DE3685536T2 - Entscheidungsrueckgekoppelter entzerrer mit musterdetektor. - Google Patents

Description

Hintergrund der Erfindung
• Die Erfindung betrifft einen entscheidungsrückgekoppelten Entzerrer (ERE) zur Beseitigung von Intersymbol-Interferenz (ISI), die bei Impulsübertragung entsteht.
• Ein ERE ist eine der bisher vorgeschlagenen Lösungen für die Beseitigung von ISI, die bei Impulsübertragung auftritt. Ein ERE enthält ein adaptives Filter mit Anzapfungen, die der Reichweite der ISI entsprechen, um eine abgeschätzte ISI zu erzeugen, so daß eine bei der Übertragung von Impulsen über einen Datenkanal auftretende ISI unterdrückt werden kann. Die Anzapfungskoeffizienten des Filters werden durch Ermittlung einer Beziehung zwischen der Rest-ISI und dem Ergebnis einer Entscheidung anhand eines empfangenen Signals fortlaufend korrigiert.
• Ein Problem des ERE besteht darin, daß die selbstanpassende Arbeitsweise unerreichbar ist, wenn die Rest-ISI, die in einem Restsignal enthalten ist, das durch Abzug der geschätzten ISI von einem mit ISI behafteten, empfangenen Signal erzeugt wird, nicht exakt im Moment der Koeffizientenkorrektur ausgewertet wird. Wenn z.B. ein Zweiphasen- oder auch Zweipegelcode, der später beschrieben wird, als Übertragungsleitungscode verwendet wird, ist es nicht praktikabel, nur die ISI zu extrahieren, da der empfangene Signalpegel aufgrund der besonderen Natur von Zweipegelcodes keinen Nulldurchgang hat, so daß es dem ERE nicht gelingt, die Anzapfungskoeffizienten zu korrigieren.
• Eine Lösung des genannten Problems wird in einem Artikel mit dem Titel "Some Considerations of the Design of Adaptive Digital Filters Equipped with the Sign Algorithm" (IEEE Transactions on Communications, Vol. COM-32, No. 3, März 1984, S. 258 - 266) vorgeschlagen. Der in dieser Arbeit vorgeschlagene Lösungsweg besteht darin, einen ERE mit einem Subtrahierglied und einer Schaltung zur automatischen Verstärkungsregelung (AVR) auszustatten, um alle Signale außer der ISI zu löschen. Ein solches Vorhaben erhöht jedoch den Hardwareaufwand in unerwünschtem Maße, zum einen, weil die AVR-Schaltung benötigt wird, zum anderen, weil eine komplizierte Regelung erforderlich ist, um ein Signal, das dem Subtrahierer von der AVR zugeführt wird und ISI-frei ist, auf einem angemessenen Pegel zu halten. Derartige entscheidungsrückgekoppelte Entzerrer sind aus EP-A-0 106 406 und JP-A-160 335/84 bekannt.
Zusammenfassung der Erfindung
• Es ist daher eine Aufgabe der Erfindung, die Nachteile der bekannten ERE zu beseitigen und einen ERE von einfachem Aufbau und geringen Ausmaßen bereitzustellen.
• Ein erfindungsgemäßer ERE weist folgendes auf: eine erste adaptive Filtereinrichtung, die auf eine erkannte Datensequenz und ein Rest-ISI-Signal anspricht, um die ISI abzuschätzen, die während der Impulsübertragung über eine Dauer von T Sekunden auftritt, und ein abgeschätztes ISI-Signal zu erzeugen, eine erste Subtrahiereinrichtung, um das geschätzte ISI- Signal von einem empfangenen, mit einem ISI-Signal behafteten Signal zu subtrahieren, um ein Restsignal zu erzeugen, eine Einrichtung zur Gewinnung des Rest-ISI-Signals aus dem Restsignal und einem verzögerten Restsignal, das durch Verzögerung des Restsignals erzeugt wird, eine erste Detektoreinrichtung zur Erzeugung der erkannten Datensequenz aus dem Restsignal und Einspeisung der erkannten Datensequenz in die erste adaptive Filtereinrichtung, eine Bitmusterdetektoreinrichtung, um ein spezifisches Bitmuster aus der erkannten Datensequenz zu ermitteln, und eine Einrichtung zur Einspeisung des Rest-ISI- Signals in die Filtereinrichtung in Abhängigkeit eines Ausgabesignals des Bitmusterdetektors.
Kurzbeschreibung der Zeichnungen
• Die obengenannten und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden durch die folgende eingehende Beschreibung anhand der zugehörigen Zeichnungen verdeutlicht. Dabei zeigen:
• Fig. 1 und 2 Wellenformen, die Übertragungskanalcodes darstellen;
• Fig. 3 ein Blockschaltbild eines ERE mit einem erfindungsgemäßen Bitmusterdetektor;
• Fig. 4A bis 4D und Fig. 6A bis 6F Wellenformen zur Erklärung des Prinzips des Bitmusterdetektors,
• Fig. 5 und 7 Blockschaltbilder zweier alternativer Bitmusterdetektoren,
• Fig. 8, 11, 13 und 14 Schaltbilder, die jeweils einen spezifischen Aufbau eines adaptiven Filters darstellen,
• Fig. 9 ein Schaltbild eines Koeffizientengenerators, der im Filter enthalten ist,
• Fig. 10 ein Blockschaltbild eines zweiten erfindungsgemäßen Ausführungsbeispiels und
• Fig. 12 ein Blockschaltbild eines dritten erfindungsgemäßen Ausführungsbeispiels.
• Es sei darauf hingewiesen, daß bei allen Zeichnungen gleiche oder ähnliche Konstruktionselemente stets durch gleiche Bezugszeichen gekennzeichnet sind.
Ausführliche Beschreibung der bevorzugten Ausführungsbeispiele
• Zum besseren Verständnis der Erfindung werden nachstehend Übertragungsleitungscodes beschrieben, die für die verschiedenen erfindungsgemäßen Ausführungsbeispiele anwendbar sind.
• Fig. 1 zeigt einen Zweiphasencode und Fig. 2 einen minimalen Umtastcode (MSK-Code). Gemäß Fig. 1 ordnet der Zweiphasencode den Werten EINS und NULL Impulsformen entgegengesetzter Polarität zu. Beide Impulsformen weisen jeweils in der Mitte einer Bitbreite, also von T Sekunden, einen Polaritätswechsel auf und sind innerhalb eines Bits in bezug auf positive und negative Polarität ausgeglichen. Im Gegensatz dazu wird der MSK-Code mit vier verschiedenen Impulsformen gemäß Fig. 2 realisiert. Insbesondere weist der MSK-Code jedem der Werte EINS und NULL zwei verschiedene Impulsformen entgegengesetzter Polarität zu, und zwar eine EINS- und eine NULL-Phase, wobei die Übergänge zwischen den vier Impulsformen in Fig. 2 durch Pfeile dargestellt sind. Der MSK-Code ist dadurch gekennzeichnet, daß die Polarität in jedem Falle am Verbindungspunkt zwischen übertragenen Impulsformen umschlägt. Wie in Fig. 2 dargestellt, ist der MSK-Code innerhalb eines Impulses für einen Wert EINS in bezug auf positive und negative Polarität ausgeglichen, nicht aber für einen Wert NULL. Dennoch sieht man anhand der Pfeilrichtungen in Fig. 2, daß ein Positiv-Negativ-Gleichgewicht besteht, wenn in einer Datensequenz eine gerade Anzahl von NULLen enthalten ist, so daß die Gleichstromkomponente nahezu vernachlässigbar ist.
• In Fig. 3 ist ein erfindungsgemäßer ERE mit einem Eingang 1 dargestellt. Ein mit ISI behaftetes, empfangenes Signal wird an den Eingang 1 und dann an einen Subtrahierer 2 angelegt. Der Subtrahierer 2 subtrahiert vom empfangenen Signal ein durch ein adaptives Filter 5 erzeugtes geschätztes ISI-Signal, wodurch ein mit ISI behaftetes Restsignal erzeugt wird. Das Restsignal wird zu einer Arithmetikschaltung 9 geleitet, nachdem es von einem Verzögerungsglied 8 um i Abtastungen verzögert wurde. Die Arithmetikschaltung 9 löscht die im Restsignal enthaltenen Daten mit Hilfe des verzögerten Signals, um ein Rest-ISI-Signal zu gewinnen. In diesem speziellen Ausführungsbeispiel wird die Löschung durch die Schaltung 9 mittels Subtraktion der zwei Eingangssignale erreicht. Das Restsignal aus dem Subtrahierer 2 wird außerdem einer Detektorschaltung 3 zugeführt, die das Restsignal mit einem Referenzwert vergleicht, um die ursprüngliche Zweipegel-Datensequenz zu ermitteln. Diese Datensequenz wird zu einem Datenausgang 4, einem Bitmusterdetektor 11 und dem adaptiven Filter 5 weitergeleitet. Die Detektorschaltung 3 kann auf einfache Weise mittels einer Konstruktion realisiert werden, die in einer Arbeit "A Study on the Subscriber Loop Transmission System for ISDN Based on the Echo Cancellation Technique" beschrieben wurde, die auf der Internationalen IEEE-Konferenz über Kommunikation vorgestellt wurde, die vom 23. bis 26. Juli 1985 in Chicago, USA, stattfand. Der Bitmusterdetektor 11 ermittelt aus dem Ausgangssignal der Detektorschaltung 3 ein spezifisches Bitmuster, aus dem das Rest-ISI-Signal, wie später beschrieben, ermittelt werden kann, wobei das ermittelte Bitmuster in einen Selektor 10 eingegeben wird. Abhängig vom Bitmustererkennungssignal wählt der Selektor 10 entweder das Rest-ISI-Signal oder eine Nullspannung und übergibt sie an das Filter 5. Basierend auf der Ausgabe des Selektors 10 und der Datensequenz der Detektorschaltung 3 korrigiert das Filter die Anzapfungs- oder Filterkoeffizienten und erzeugt ein abgeschätztes ISI-Signal. Es sei darauf hingewiesen, daß keine Korrektur der Filterkoeffizienten stattfindet, wenn der Selektor 10 eine Nullspannung ausgewählt hat.
• Der Grund dafür, daß das Rest-ISI-Signal durch Löschung der im Restsignal enthaltenen Daten gewonnen werden kann, besteht darin, daß das ISI-Signal aus dem Restsignal und jenes aus dem verzögerten Signal nicht korreliert sind. Weil der Betrag des aktuellen ISI-Signals und der des verzögerten ISI-Signals nicht korreliert sind, kann der Betrag des verzögerten ISI-Signals wie statistisches Rauschen angesehen werden. Das verzögerte ISI-Signal weist eine bezüglich der positiven und negativen Polarität symmetrische Amplitudenverteilung auf, und die Wahrscheinlichkeit, daß für seine Amplitude folgendes gilt: d wird d ≤ δ (wobei 0 ≤ δ ist), ist ungleich Null und nimmt einen bestimmten positiven Wert an. Daraus folgt, daß die Wahrscheinlichkeit dafür, daß das Ausgangssignal der Arithmetikschaltung 9 ein Rest-ISI-Signal enthält, einen gegebenen positiven Wert annimmt. Ferner ist die Stärke des Rest-ISI-Signals generell ausreichend kleiner als die eines empfangenen Signals.
• Nachstehend werden Aufbau und Arbeitsweise des Bitmusterdetektors 11 beschrieben. Wie bereits festgestellt, ist es zur Gewinnung des Rest-ISI-Signals erforderlich, aus dem Restsignal die darin enthaltenen Daten zu löschen. Es wird angenommen, der in Fig. 2 dargestellte MSK-Code wird als Übertragungsleitungscode benutzt und die Verzögerungszeit iT ist 2T. Dann müssen die Impulsform zu einer Zeit t = 0 und die Impulsform zu einer Zeit t = -2T übereinstimmen, um die im Restsignal enthaltenen Daten zu löschen. Gleichzeitig können die Daten aber nur gelöscht werden, wenn der Code aufeinanderfolgende Bitmuster gemäß Fig. 4A ("000") und 4B ("111") aufweist, da die Impulsformen bei t = 0 und t = -2T durch den Übergang des MSK-Codes zur Zeit t = -T glatt verbunden sein müssen. Es ist bekannt, daß, wenn der Code Bitmuster gemäß Fig. 4C und 4D aufweist, die Löschung der Daten durch Überlagerung der Impulsformen bei t = 0 und t = -2T erreicht werden kann. Der Bitmusterdetektor 11 ist so aufgebaut, daß er die oben erwähnten Codesequenzen "000" (Fig. 4A) und "111" (Fig. 4B) erkennt.
• Fig. 5 zeigt einen spezifischen Aufbau des Bitmusterdetektors 11. In Fig. 5 entspricht das Eingangssignal 51 der von der in Fig. 3 gezeigten Detektorschaltung 3 ausgegebenen Datensequenz und das Eingangssignal 52 dem Phasensignal. Während in Fig. 3 der Signalweg zwischen der Detektorschaltung 3 und dem Bitmusterdetektor und der Signalweg zwischen der Schaltung 3 und dem Filter 5 jeweils durch einen einzelnen Pfad dargestellt werden, entsprechen sie im Falle des MSK-Codes jeweils zwei Signalwegen - einem für das Datensignal und einem für das Phasensignal. Verzögerungsglieder 53 und 54, die jeweils so ausgelegt sind, daß sie eine Verzögerung um jeweils T Sekunden bewirken, und ein Exklusiv-NICHT-ODER-(EXNOR-)Glied 55 arbeiten zusammen, um festzustellen, ob die aktuellen Daten mit den 2T Sekunden zuvor empfangenen Daten miteinander übereinstimmen. Ebenso arbeiten die jeweils für eine Verzögerung von T Sekunden ausgelegten Verzögerungsglieder 56 und 57 sowie ein EXNOR-Glied 58 zusammen, um zu prüfen, ob das aktuelle Phasensignal und das um 2T verzögerte Phasensignal miteinander übereinstimmen. Ein UND-Glied 59 liefert eine UND-Verknüpfung zwischen den Ausgangssignalen der EXNOR-Glieder 55 und 58, um ein Bitmustererkennungssignal 60 zu erzeugen.
• Der Bitmusterdetektor 11 wird in bezug auf den in Fig. 1 dargestellten Zweiphasencode beschrieben, der eine andere Möglichkeit für einen Übertragungsleitungscode darstellt.
• Es wird angenommen, die Verzögerung ist 2T, dann müssen die Signale bei t = 0 und bei t = -2T die gleichen Impulsformen haben, um Rest-ISI gewinnen zu können, wie es beim MSK- Code der Fall war. Wenn jedoch die in Fig. 6A gezeigte Codesequenz "000" im Übertragungskanal gemäß Fig. 6B deformiert wird, dann sind die hintere Hälfte A der Impulsform bei t = 0 und die vordere Hälfte der Impulsform B bei t = -2T jeweils abhängig von den Impulsformen bei t = T bzw. bei t = -3T. Insbesondere wenn bei t = T ein Wert EINS erscheint, wird die Impulsform bei t = 0 so identifiziert, wie in Fig. 6E dargestellt, und wenn bei t = T eine NULL erscheint, wird sie wie in Fig. 6F identifiziert. Ebenso wird die Impulsform bei t = -2T so identifiziert, wie in Fig. 6C gezeigt, wenn bei t = -3T ein Wert EINS vorliegt, und wie in Fig. 6D, wenn dort eine NULL vorliegt. Daraus ist folgendes ersichtlich: Während die Impulsformen in Fig. 6D und 6F miteinander identisch sind und daher einander auslöschen können, sind die Impulsform in Fig. 6C und die in Fig. 6E oder die in Fig. 6F nicht identisch und können daher einander nicht auslöschen.
• Somit erscheint bei einer Wellenform, die einer Codesequenz "111" entspricht, bei t = T und t = -3T ein Wert EINS; bei Wellenformen, die "010" und "101" entsprechen, bei t = T und t = -3T ein Wert NULL. Das heißt, um einen Drei-Bit- Code, der gelöscht werden kann, zu erkennen, ist es erforderlich, eine Folge von fünf Bits zu überprüfen; Fünf-Bit-Codes, die gelöscht werden können, enthalten insgesamt vier Bitmuster, nämlich "00000", "10101", "11111" und "01010".
• Fig. 7 zeigt einen spezifischen Aufbau des Bitmusterdetektors 11, der für die Erkennung solcher Fünf-Bit-Muster ausgelegt wurde. Wie dargestellt, enthält der Detektor die EXNOR- Glieder 71, 72 und 73, deren Aufgabe es ist, die Übereinstimmung des ersten und dritten Bits eines Fünf-Bit-Codes bzw. des zweiten und vierten Bits bzw. des dritten und fünften Bits zu prüfen. Der Detektor weist außerdem ein UND-Glied 74 auf, das für die Erkennung der Übereinstimmung der Ausgaben der EXNOR- Glieder 71 bis 73 ausgelegt ist.
• In Fig. 8 wird das adaptive Filter 5 aus Fig. 3 in einem detaillierten Blockschaltbild dargestellt. In Fig. 8 entsprechen die Eingangssignale 106' und 106 jeweils den Daten (NULL oder EINS) und der Phase (positiv oder negativ), die von der Detektorschaltung 3 gemäß Fig. 3 ausgegeben werden. Ferner entsprechen die Eingabe- und das Ausgabesignale 107 bzw. 108 jeweils den Ausgangssignalen des Selektors 10 bzw. des adaptiven Filters 5 gemäß Fig. 3. Das Phasensignal 106 wird einem Verzögerungsglied 100&sub1;, einem Multiplizierer 101&sub0; und einem Koeffizientengenerator 102&sub0; zugeführt. Das Datensignal 106' dagegen wird an ein Verzögerungsglied 100'&sub1; und den Koeffizientengenerator 102&sub0; angelegt. Es sei daran erinnert, daß N in Fig. 8 die Anzahl der Anzapfungen darstellt, die positiv ganzzahlig ist. In der Zeichnung sind die Koeffizientengeneratoren 102&sub0; bis 102N so ausgeführt, daß sie ihren zugehörigen Multiplizierern 101&sub0; bis 101N Koeffizienten übergeben, die den jeweiligen Phasen in Abhängigkeit vom Phasensignal 106' entsprechen. Die Multiplizierer multiplizieren die Ausgangssignale ihrer zugehörigen Verzögerungsglieder mit den an sie übergebenen Koeffizienten und übergeben die Produkte an einen Addierer 103. Nach Summierung der Produkte, stellt der Addierer ein abgeschätztes ISI-Signal als Ausgangssignal 108 bereit. Jeder der Koeffizientengeneratoren 102&sub0; bis 102N korrigiert seine Koeffizienten in Abhängigkeit von einem Rest-ISI-Signal, das als Eingangssignal 107 zugeführt wird, und von einem Ausgangssignal des zugehörigen Verzögerungsgliedes.
• In Fig. 9 wird ein spezifischer Aufbau des Koeffizientengenerators 102&sub1; (l = 0,1,...,N) gezeigt. Das Eingangssignal 200 in Fig. 9 entspricht dem Eingangssignal 106 oder einem der Ausgangssignale eines der Verzögerungsglieder 100&sub1;, 100&sub2;, ..., 100N gemäß Fig. 8. Ebenso entspricht das Eingangssignal 200' dem Signal 106' oder einem der Ausgangssignale 100'&sub1;, 100'&sub2;, ..., 100'N gemäß Fig. 8, und das Eingangssignal 201 dem Signal 107 aus Fig. 8. Ferner entspricht das Ausgangssignal 209 in Fig. 9 dem Ausgangssignal des Koeffizientengenerators 102&sub1; gemäß Fig. 8.
• Wie gezeigt, wird das Datensignal 200', das eine NULL oder eine EINS darstellt, den Selektoren 204, 205 und 208 als Steuerungssignal zugeführt. Gleichzeitig wird das Phasensignal 200, das mit dem Datensignal 200' verknüpft ist und den Wert +1 oder -1 annimmt, was positiver oder negativer Phasenlage entspricht, an einen Eingang eines Multiplizierers 202 angelegt. Am anderen Eingang des Multiplizierers 202 liegt ein Rest-ISI-Signal 201 an, das nur eine ISI-Komponente aufweist. Der Multiplizierer 202 multipliziert das Phasensignal 200 mit dem Rest-ISI-Signal 201 und übergibt das Produkt an einen Eingang eines Addierers 203. Die Verzögerungsglieder 206 und 207 dienen als Koeffizientenspeicher, die einer NULL bzw. einer EINS des Datensignals 200' zugeordnet sind, wobei die Verzögerungsglieder 206 und 207 mit einem Selektor 208 gekoppelt sind. Das Datensignal 200' wird als Steuerungssignal ebenfalls an den Selektor 208 angelegt. Wenn das Datensignal 200' NULL ist, wählt der Selektor 208 einen Koeffizienten, der einer NULL zugeordnet ist, nämlich das Ausgangssignal des Verzögerungsgliedes 206, und wenn das Datensignal 200' EINS ist, wählt er den der EINS zugeordneten Koeffizienten, nämlich das Ausgangssignal des Verzögerungsgliedes 207. Der vom Selektor 208 ausgewählte Koeffizient 209 wird gemäß Fig. 9 bereitgestellt. Außerdem wird der Koeffizient 209 zum Addierer 203 weitergeleitet, um zu einem Ausgangssignal des Multiplizierers 202 hinzuaddiert zu werden. Das Ausgangssignal des Addierers 203 wird den Selektoren 204 und 205 zugeführt. Die Ausgangssignale der Verzögerungsglieder 206 und 207 werden ebenfalls den Selektoren 204 bzw. 205 zugeführt. Die Ausgangssignale der Selektoren 204 und 205 werden an die Verzögerungsglieder 206 bzw. 207 angelegt. Die Selektoren 204, 205 und 208 arbeiten wie folgt: Es wird angenommen, das Datensignal 200' ist NULL. Dann wählt der Selektor 208 das Ausgangssignal des Verzögerungsgliedes 206, das dem Wert NULL zugeordnet ist, wobei das ausgewählte Signal als Koeffizient 209 bereitgestellt wird. Der Koeffizient wird an den Addierer 203 übergeben und dann über den Selektor 204 zum Verzögerungsglied 206 zurückgeführt, wodurch der dem Wert NULL zugeordnete Koeffizient aktualisiert wird. Gleichzeitig wählt der Selektor 205 das Ausgangssignal des Verzögerungsgliedes 207 und führt es zum Verzögerungsglied 207 zurück mit dem Ergebnis, daß der dem Wert EINS zugeordnete Koeffizient nicht aktualisiert wird. Wenn umgekehrt das Datensignal 200' EINS ist, wählt der Selektor 208 das Ausgangssignal des Verzögerungsgliedes 207, das der EINS zugeordnet ist. Der resultierende Koeffizient 209 wird an den Addierer 203 übergeben und dann über den Selektor 205 zum Verzögerungsglied 207 zurückgeführt, wodurch der dem Wert EINS zugeordnete Koeffizient aktualisiert wird. Der Selektor 204 wiederum selektiert das Ausgangssignal des Verzögerungsgliedes 206 und gibt es an den Verzögerer 206 zurück mit dem Ergebnis, daß der dem Wert NULL zugeordnete Koeffizient nicht aktualisiert wird. Durch die oben beschriebene Arbeitsweise wird ein spezifischer Koeffizient, der mit dem Betrag des Datensignals verknüpft ist, d.h. mit einer NULL oder einer EINS, für die arithmetische Operation des Filters ausgewählt, und gleichzeitig wird der benutzte Koeffizient aktualisiert, während der nicht benutzte Koeffizient nicht aktualisiert wird. Auf diese Weise werden die Koeffizienten des Filters selbstanpassend eingestellt.
• In Fig. 10 wird ein zweites erfindungsgemäßes Ausführungsbeispiel dargestellt. Wie bekannt, ändert sich der Nulldurchgangspunkt eines empf angenen Signals mit zunehmender Länge der Übertragungsstrecke. Soll das empfangene Signal mittels eines Taktsignals identifiziert werden, das aus so einem Signal abgeleitet wurde, wäre der Entscheidungspunkt gegenüber dem Punkt verschoben, an dem der Datenimpuls den höchsten Pegel erreicht. Das Ausführungsbeispiel in Fig. 10 ist so aufgebaut, daß solche Fälle ausgeschlossen werden.
• Gemäß Fig. 10 weist der ERE einen Selektor 13, der dafür eingerichtet ist, abhängig von einem Ausgangssignal der Detektorschaltung 3 entweder das Ausgangssignal des Selektors 10 oder das Restsignal auszuwählen, und einen Schalter 14 auf. Der Schalter 14 hat einen vierten Anschluß 144 für den Empfang des Restsignals, einen ersten und dritten Anschluß 141 und 143 für den Empfang eines Ausgangssignals des Selektors 10 und einen zweiten Anschluß 142 für den Empfang des Ausgangssignals des Selektors 13. Zu den Zeiten t&sub1; = T/4 , t&sub2; = 2/4 T, t&sub3; = 3/4 T und t&sub4; = T wählt der Schalter 14 in Abhängigkeit vom Steuerungssignal nacheinander einen der Anschlüsse 141 bis 144. Das vom Schalter 14 ausgewählte Signal wird einem adaptiven Filter 50 zugeführt. Das Filter 50 stellt damit die Koeffizienten so ein, daß das Rest-ISI-Signal zu jeder Zeit gegen Null geht.
• In Fig. 11 wird ein spezifischer Aufbau des adaptiven Filters 50 in einem Blockschaltbild dargestellt. Das Filter 50 weist zusätzlich zu den Konstruktionselementen des Filters gemäß Fig. 8 Multiplizierer, Koeffizientengeneratoren und Addierer auf, die dazu dienen, Signale zu verarbeiten, die zu den Zeiten t&sub2; = 2/4 T, t&sub3; = 3/4 T und t&sub4; = T eintreffen. Im einzelnen werden die Multiplizierer 101&sub1;&sub0; bis 1011N, die Koeffizientengeneratoren 102&sub1;&sub0; bis 1021N und ein Addierer 103&sub0; für eine bei t&sub2; = 2/4 T eintreffende Datensequenz, die Multiplizierer 101&sub3;&sub0; bis 1013N' die Koeffizientengeneratoren 102&sub3;&sub0; bis 1023N und ein Addierer 103&sub3; für eine bei t&sub4; = T eintreffende Datensequenz genutzt. Die Verzögerungsglieder 100&sub1; bis 100N und 100'&sub1; bis 100'N werden gemeinsam für die Datensequenzen bei 2/4 T bis 4/4 T genutzt.
• In Fig. 12 wird ein drittes erfindungsgemäßes Ausführungsbeispiel gezeigt. Während das erste und zweite Ausführungsbeispiel jeweils die ISI zu beseitigen versuchen, mit der die vorangegangene Impulsform auf die aktuelle Impulsform einwirkt, strebt das dritte Ausführungsbeispiel außerdem nach Beseitigung der Intrasymbol-Interferenz (ITSI), mit der die aktuelle Impulsform die aktuellen Pegel zu den Zeiten 2/4 T und 4/4 T selbst beeinflußt. Wie dargestellt, enthält der ERE gemäß Fig. 12 einen Schalter 16 zur Verteilung des Restsignals aus dem Subtrahierer 2 zu den Zeiten t&sub1; = T/4, t&sub2; = 2/4 T und t&sub4; = T. Das Signal vom Schalter 16 bei T/4 wird als Datensignal an ein Filter 18 übergeben, während das Ausgangssignal des Schalters 16 bei t&sub4; = T als ITSI-Signal betrachtet wird, das bei t&sub4; = T aufgrund der Impulsform auftritt und als Koeffizientenkorrektursignal an ein Filter 20 übergeben wird. Ferner wird das Ausgangssignal des Schalters 16 bei 2/4 T als ITSI-Signal betrachtet, das bei t&sub2; = 2/4 T aufgrund der ersten Hälfte der Impulsform auftritt und als Koeffizientenkorrektursignal an das Filter 18 übergeben wird. Ein Selektor 17 übergibt dem Filter das bei 2/4 T eintreffende Signal oder eine Nullspannung, wenn die Detektorschaltung 3 eine EINS bzw. eine NULL ausgibt. In Abhängigkeit vom Signal des Schalters 16 bei T/4 und vom ITSI-Signal aus dem Selektor 17 bei 2/4 T erzeugt das Filter 18 ein abgeschätztes ITSI- Signal zur Beseitigung des ITSI-Signals bei 2/4 T. Ebenso reagiert das Filter 20 auf die von der Detektorschaltung 19 ausgegebenen Daten und das ITSI-Signal bei T, indem es ein abgeschätztes ITSI-Signal erzeugt, das das ITSI-Signal bei T auslöscht. Ein Addierer 21 summiert die Ausgangssignale der Filter 50 und 18, um die Summe an einen Addierer 22 zu übergeben, während der Addierer 22 ein Ausgangssignal des Filters 20 und das des Addierers 21 summiert, um ein abgeschätztes ITSI- Signal zu erzeugen.
• Fig. 13 zeigt einen spezifischen Aufbau des adaptiven Filters 18 gemäß Fig. 12. Die Eingangssignale 300 und 301 in Fig. 13 entsprechen jeweils einem Ausgangssignal eines ersten Anschlusses des Schalters 16 gemäß Fig. 12, d.h. der Polarität des Restsignals zur Abtastzeit t&sub1;, bzw. einem Ausgangssignal des Selektors 17, d.h. der Polarität eines ITSI-Signals zur Abtastzeit t&sub2; oder einem Fehlersignal, d.h. einer Nullspannung. Ferner entspricht das in Fig. 13 gezeigte Ausgangssignal 306 dem Ausgangssignal, also der abgeschätzten ITSI, des adaptiven Filters 18 gemäß Fig. 12. In Fig. 13 wird die Polarität 300 des Restsignals zu den Multiplizierern 302 und 305 weitergeleitet. Ein für eine Verzögerungszeit von T Sekunden eingerichtetes Verzögerungsglied 304 dient als Koeffizientenspeicher und übergibt ein Ausgangssignal an den Multiplizierer 305, der dann eine abgeschätzte ISI 306 generiert. Außerdem wird das Ausgangssignal des Verzögerungsgliedes 304 über einen Addierer 303 zum Verzögerungsglied zurückgeführt, so daß ein dem Ausgangssignal des Multiplizierers 302 zugeordneter Koeffizient wahlweise aktualisiert wird. Wenn das Fehlersignal 301 NULL ist, ist das Ausgangssignal des Multiplizierers 302 ebenfalls NULL, und der Koeffizient wird daher nicht aktualisiert. Auf diese Weise wird der Koeffizient wahlweise aktualisiert. Im Ausgangssignal des adaptiven Filters 18 gemäß Fig. 12 erscheint das abgeschätzte ITSI-Signal am Nulldurchgangspunkt, der in der Mitte eines Zeichens auftritt, und wird durch den Addierer 21 zum abgeschätzten ITSI-Signal addiert, das durch das adaptive Filter 50 erzeugt wird. Das Ausgangssignal des Addierers 21 wird über den Addierer 22 dem Subtrahierer 2 zugeführt.
• In Fig. 14 wird ein spezifischer Aufbau des adaptiven Filters 20 gemäß Fig. 12 in einem detaillierten Blockschaltbild dargestellt. Das Filter 20 entspricht nur einer Phase und einer Anzapfung des Filters 50. Die Arbeitsweise des Filters 20 zur Aktualisierung der Koeffizienten ist die gleiche wie die von Fig. 9, und daher wird auf eine detaillierte Beschreibung derselben verzichtet, um Wiederholungen zu vermeiden. In Fig. 14 sind die mit den in Fig. 9 übereinstimmenden Funktionsblöcke und Signale durch gleiche Bezugszeichen gekennzeichnet. Es ist zu beachten, daß in Fig. 14 das Datensignal 200 und das Phasensignal 200' den Ausgangssignalen der Detektorschaltung 3 gemäß Fig. 10 entsprechen und das Fehlersignal 201 dem Ausgangssignal des vierten Anschlusses des in Fig. 12 gezeigten Schalters 16. Das Filter in Fig. 14 weicht von dem in Fig. 9 darin ab, daß das Phasensignal 200' durch einen Multiplizierer 210 mit einem Koeffizienten 209 multipliziert wird, um abgeschätzte ITSI 211 zu erzeugen. Ein weiterer Unterschied ist der, daß das Fehlersignal 201 in Fig. 14 nur einen von zwei Werten, nämlich ±1, annimmt, während es in Fig. 9 wahlweise drei Werte, nämlich ±1 und 0, annimmt. Das abgeschätzte ITSI-Signal, das vom adaptiven Filter 20 ausgegeben wird, wird an den Addierer 22 angelegt, um zu einem Ausgangssignal des Addierers 21 hinzuaddiert zu werden, wobei die Summe dem Subtrahierer 2 zugeführt wird.
• In allen dargestellten und beschrieben Ausführungsbeispielen führt die Arithmetikeinheit 9 eine Subtraktion mit einem empfangenen und einem verzögerten Signal aus, um in einem Restsignal enthaltene Daten zu löschen. Bei Bedarf kann die Subtraktion durch eine Addition ersetzt werden, wobei ein aufeinanderfolgendes Bitmuster so gewählt wird, daß, wie in Fig. 4C und 4D dargestellt, die Wellenform des aktuellen und des verzögerten Eingangssignals mit der jeweils anderen identisch ist, wenn es invertiert wird. Im Bitmusterdetektor 11 gemäß Fig. 5 kann das EXNOR-Glied 58, das auf Übereinstimmung der Phasensignale anspricht, durch ein Exklusiv-ODER-Glied ersetzt werden, das auf Nichtübereinstimmung der Phasensignale anspricht. Obwohl in der vorangegangenen Beschreibung davon ausgegangen wurde, daß die Abtastperiode T/R T/4 Sekunden beträgt, wird deutlich, daß das erfindungsgemäße Prinzip so lange wirksam ist, wie R eine positive gerade Zahl ist. Die Ausführungsbeispiele gemäß Fig. 10 und 12 sind zwar in bezug auf den MSK-Code gemäß Fig. 2 beschrieben worden, die Erfindung ist dennoch gleichermaßen auf den Zweiphasencode gemäß Fig. 1 anwendbar.
• In der Zusammenfassung wird sichtbar, daß durch die Erfindung die selbstanpassende Arbeitsweise eines adaptiven Filters gewährleistet ist, weil das Filter so gesteuert wird, daß die Koeffizienten durch Identifizierung eines Bitmusters einer empfangenen Signalkurve wahlweise aktualisiert werden, das entsteht, wenn entweder eine Summe oder eine Differenz zwischen dem aktuellen Betrag eines Restsignals und dem des iT Sekunden zuvor empfangenen gleich dem ISI-Signal ist. Somit wird die ISI-Löschung durch Entscheidungsrückkopplung realisiert, wobei keine aufwendige Steuerung mehr erforderlich ist und eine Implementierung durch eine einfache und kleine Hardware-Konfiguration möglich ist. Außerdem erlaubt es die Erfindung, nicht nur das aus einer vorangegangenen Zeichensequenz stammende, sondern auch nur die innerhalb einer Datensequenz auftretende ISI zu beseitigen.

Claims (4)

1. Entscheidungsrückgekoppelter Entzerrer mit:

einer ersten adaptiven Filtereinrichtung (5), die auf eine festgestellte Datenfolge und ein Rest-Interzeicheninterferenz (ISI)-Signal anspricht, um die ISI abzuschätzen, die während einer Impulsübertragung über eine Zeitdauer von T Sekunden auftritt und ein abgeschätztes ISI-Signal zu erzeugen;

einer ersten Subtrahiereinrichtung (2), um das abgeschätzte ISI-Signal von dem empfangenen Signal, das ein ISI-signal enthält, zu subtrahieren und ein Restsignal zu erzeugen;

Einrichtungen (8, 9) um das Rest-ISI-Signal aus dem Restsignal und einem verzögerten Restsignal zu extrahieren, das durch Verzögern des Restsignals erzeugt wird; und

einer ersten Detektoreinrichtung (3), um die festgestellte Datenfolge aus dem Restsignal zu erzeugen und die Datenfolge an die erste Filtereinrichtung (5) anzulegen;

gekennzeichnet durch

eine Musterdetektoreinrichtung (11), um ein besonderes aufeinanderfolgendes Muster aus der festgestellten Datensequenz festzustellen; und

eine Einrichtung (10), um das Rest-ISI-Signal an die erste Filtereinrichtung (5) als Reaktion auf einen Ausgang der Musterdetektoreinrichtung (11) zu legen.

2. Entscheidungsrückgekoppelter Entzerrer nach Anspruch 1, wobei die erste adaptive Filtereinrichtung (50) N ähnliche adaptive Filterstufen (1011-N, 1021-N, 1031-N) in Parallelschaltung aufweist, und ferner aufweist:

eine erste Abtastschalteinrichtung (14), um das Rest- ISI-Signal N mal mit einer Periode von T/N in Abschnitte zu zerlegen, um so N Rest-ISIs zu erzeugen,

wobei die N adaptiven Filterstufen auf die N Rest-ISIs und einen Ausgang des Detektorschaltkreises (3) ansprechen, um N abgeschätzte ISIs zu erzeugen; und

eine Einrichtung zum aufeinanderfolgenden Anlegen der N abgeschätzten ISIs mit einer Periode von T/N an die erste Subtrahiereinrichtung.

3. Entscheidungsrückgekoppelter Entzerrer nach Anspruch 2, ferner mit:

einer zweiten Detektoreinrichtung (19), um die zweite festgestellte Datenfolge aus dem Restsignal zu erzeugen;

einer zweiten Abtastschalteinrichtung (16), um das Restsignal N mal mit einer Periode von T/N in Abschnitte zu zerlegen und einen ersten bis "N"-ten Restsignalabschnittswert zu erzeugen;

einer zweiten adaptiven Filtereinrichtung (20), die auf einen Ausgang der zweiten Detektoreinrichtung anspricht, um ein erstes abgeschätztes Signal der Innenzeicheninterferenz (ITSI) zu erzeugen; und

einer Einrichtung (22), um die Ausgänge der zweiten und ersten Filtereinrichtung (20 bzw. 50) zu addieren.

4. Entscheidungsrückgekoppelter Entzerrer nach Anspruch 3, ferner mit:

einer dritten adaptiven Filtereinrichtung (18), die auf den ersten und (N/2)ten Restsignalabschnittswert anspricht, um ein zweites abgeschätztes ITSI zu erzeugen; und

einer Addiereinrichtung (21), um die Ausgänge der dritten und ersten Filtereinrichtungen (18 bzw. 50) zu addieren.