DE3545937A1 - Mikroprozessor - Google Patents

Description

TER MEER · MÜLLER ■ STEINMEISTER

BESCHREIBUNG

MIKROPROZESSOR

Die Erfindung betrifft einen Mikroprozessor gemäß dem Oberbegriffs des Patentanspruchs 1.

Bekannte Mikroprozessoren enthalten im allgemeinen eine zentrale Prozessoreinheit (CPU), einen Speicher mit wahlfreiem Zugriff (RAM), einen Nurlesespeicher (ROM), eine Eingangs/Ausgangseinheit (I/O), ein Unterbrechungssteuerregister, einen Zeitgeber, und dergleichen. Im Falle eines

Einchip-Mikroprozessors sind alle zuvor erwähnten Segmente auf einem einzelnen Substrat angeordnet, beispielsweise auf einem Siliziumchip. Mikroprozessoren der genannten Art werden häufig mit einer oder mehreren unterschiedlichen peripheren Eingangs/Ausgangseinheiten (Eingabe/Ausgabeeinheiten) verbunden, um vollständige bzw. abgeschlossene Mikroprozessoren zu erhalten.

Die konventionelle Mikroprozessorarchitektur ist allerdings nicht so ausgelegt, daß die Mikroprozessoren wahlweise mit unterschiedlichen peripheren Eingangs/Ausgangseinheiten verbunden werden können. Sollen unterschiedliche Sätze peripherer Einrichtungen verwendet werden, so sind erhebliche Änderungen der Mikroprozessorarchitektur erforderlich, da bei einem Wechsel der peripheren Ei'nrichtungen eine Änderung des Befehlssatzes, des Befehlsdekodierers und der Anordnung der RAM's und ROM's notwendig ist, um eine Anpassung an die jeweiligen peripheren Einrichtungen zu erreichen. Die Mikroprozessoren müssen daher je nach Art der peripheren Einrichtungen neu gestaltet werden, was zusätzlichen Entwicklungsaufwand und weitere Kostensteigerungen nach sich zieht.

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Der Erfindung liegt die Aufgabe zugrunde, einen Mikroprozessor zu schaffen, der in einfacher Weise mit verschiedenen peripheren Einrichtungen verbunden werden kann, ohne daß eine entsprechende Änderung seines Aufbaus erforderlich ist. 5

Die Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patentanspruchs 1 angegeben.

Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.

Ein Mikroprozessor nach der vorliegenden Erfindung besteht grundsätzlich aus einem eine zentrale Prozessoreinheit CPU enthaltenden CPU-Kernbereich, einem RAM, einem ROM und einer Eingangs/Ausgangs-Zusatzeinrichtung. Der'RAM ist an einer Seite des CPU-Kernbereichs angeordnet, während der ROM an der anderen bzw. gegenüberliegenden Seite des CPU-Kernbereichs liegt. Die Eingangs/Ausgangs-Zusatzeinrichtung grenzt ebenfalls an den CPU-Kernbereich und darüber hinaus an den RAM und den ROM an. Die Eingangs/Ausgangs-Zusatzeinrichtung ist so ausgebildet, daß über sie eine Verbindung mit verschiedenen peripheren Einrichtungen möglich ist.

Wie bereits erwähnt, enthält der CPU-Kernbereich eine zentrale Prozessoreinheit CPU und darüber hinaus weitere

Segmente, die gemeinsam mit der CPU einen kompletten Mikroprozessor bilden. Die Segmente können beispielsweise ein RAM-Adressenregister enthalten, durch das ein Zugriff der peripheren Einrichtungen zur CPU erleichtert wird. 30

Kurz gefaßt zeichnet sich ein Mikroprozessor nach der vorliegenden Erfindung aus durch
- einen eine zentrale Prozessoreinheit CPU enthaltenden CPU-Kernbereich mit einem ersten, einem zweiten und einem dritten Seitenrand, von denen der erste und der zweite

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Seitenrand sich einander gegenüberliegen und über den dritten Soitenrand miteinander verbunden sind,

- einen Speicher mit wahlfreiem Zugriff benachbart zum ersten Seitenrand des CPU-Kernbereichs, - einen Nurlesespeicher benachbart zum zweiten Seitenrand des CPU-Kernbereichs, und durch

- eine Eingangs/Ausgangs-Zusatzeinrichtung, die mit verschiedenen peripheren Einrichtungen verbindbar ist sowie benachbart zum dritten Seitenrand des Cpu-Kernbereichs und zu den parallelen Seitenrändern des Speichers mit wahlfreiem Zugriff und des Nurlesespeichers liegt.

Nach einer vorteilhaften Ausgestaltung der Erfindujng enthält der CPU-Kernbereich einen an den-zweiten Seitenrand angrenzenden Befehlsdekodierer.

Nach einer anderen vorteilhaften Ausgestaltung der Erfindung enthält der CPU-Kernbereich weiterhin verschiedene Funktionsblöcke, die senkrecht zum ersten und zweiten Seitenrand und jeweils parallel nebeneinanderliegend angeordnet sind.

Die Funktionsblöcke liegen im wesentlichen parallel zur Eingangs/Ausgangs-Zusatzeinrichtung und enthalten vorzugsweise ein Zeitgeber-Register sowie ein serielles Eingangs/ Ausgangs-Register.

Alle Funktionsblöcke weisen vorzugsweise die gleiche Bitlänge und praktisch die gleiche Anzahl von Bytes auf.

Nach einer sehr vorteilhaften weiteren Ausgestaltung der vorliegenden Erfindung besitzt der Mikroprozessor mehrere mit der Eingangs/Ausgangs-Zusatzeinrichtung verbundene periphere Eingangs/Ausgangseinrichtungen und einen dem Speicher mit wahlfreiem Zugriff (RAM) zugeordneten Adressen-5 bus, der auch zur Adressierung der peripheren Eingangs/ Ausgangseinrichtungen dient.

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Der CPU-Kernbereich weist ferner einen RAM-Adressendekodierer zum Aufsuchen bzw. Bestimmen von Adressen in den peripheren Eingangs/Ausgangseinrichtungen auf, während weiterhin der RAM-Adressendekodierer mit den Eingangs/Ausgangseinrichtungen über Adressendekodierleitungen verbunden ist.

Der Mikroprozessor nach der vorliegenden Anmeldung kann in einfacher Weise mit verschiedenen peripheren Einrichtungen verbunden werden, wobei ein leichter Zugriff dieser peripheren Einrichtungen auf den Mikroprozessor möglich ist. Der Zugriff erfolgt dabei über die genannte Zusatzeinrichtung. Vorzugsweise ist der Mikroprozessor als Einchip-Mikroprozessor ausgebildet. ■

Die Zeichnung stellt Ausführungsbeispiele der Erfindung dar. Es zeigen:

Pig. I einen Einchip-Mikroprozessor gemäß der vorliegenden Anmeldung,

Fig. 2 die Anordnung einiger Segmente des Mikroprozessors

nach Fig. 1, und
Fig. 3 ein schematisch dargestelltes Blockdiagramm von Verbindungen zwischen einem Befehlsdekodierer und peripheren Eingangs/Ausgangseinheiten.

In der Figur 1 ist ein Einchip-Mikroprozessor dargestellt, der einen RAM 1 (Speicher mit wahlfreiem Zugriff), einen ROM 2 (Nurlesespeicher), einen Programmzähler 3 (PC), eine arithmetische/logische Betriebseinheit 6 (ALU), ein Befehlsregister 4 (IR), einen Befehlsdekodierer 5(PLA), einen Zeitgeber 7, eine serielle Eingangs/Ausgangseinheit 8 und ein Adressenregister 9 enthält. Der Programmzähler 3, die arithmetische/logische Betriebseinheit 6, das Befehlsregister 4 und der Befehlsdekodierer 5 sind miteinander verbunden, um eine zentrale Prozessoreinheit (CPU) zu bilden.

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Mit der zentralen Prozessoreinheit (CPU) sind der Zeitgeber 7, die serielle Eingangs/Ausgangseinheit 8 und das Adressenregister 9 verbunden, so daß insgesamt ein CPU-Kern 10 bzw. CPU-Kerribereich erhalten wird.

Wie der Figur 1 weiter zu entnehmen ist, sind die zuvor genannten Segmente auf dem Substrat 11 angeordnet, beispielsweise auf einem Siliziumchip. Der RAM 1, der CPU-Kern 10 und der ROM 2 sind nebeneinanderliegend angeordnet, wobei sich der RAM 1 und der ROM 2 an gegenüberliegenden Seiten des CPU-Kerns 10 befinden. Innerhalb des CPU-Kerns 10 sind das Befehlsregister 4 und der Befehlsdekodierer 5 benachbart zum ROM 2 und entlang eines Se2.tenrandes des CPU-Kerns 10 angeordnet. Das Befehlsregister 4 und der Befehlsdekodierer 5 bilden gemeinsam einen Dekodierbereich.

Der Programmzähler 3, die arithmetische/logische Betriebseinheit 6, der Zeitgeber 7, die serielle Eingangs/Ausgangseinheit 8 und das Adressenregister 9 liegen parallel zueinander und entlang der anderen Seite des CPU-Kerns 10.

Es sei darauf hingewiesen, daß selbstverständlich auch Arbeitsregister, verschachtelte Bereiche bzw. Speicherbereiche (Stack-Register), indirekt adressierbare Daten- ;.5 anzeiger (Data Pointer) usw. dem RAM 1 zugeordnet sein können, obwohl dies in der Zeichnung nicht dargestellt ist.

Sine Eingangs/Ausgangs- Zusatzeinrichtung 12 liegt benachbart zu einem Seitenrand des CPU-Kerns 10 und ebenfalls benachbart zu den parallelen Seitenrändern des RAM's I und des ROM's 2. Die Eingangs/Ausgangs-Zusatzeinrichtung 12 ist so ausgebildet, daß sie eine Schnittstelle zu einer oder mehreren peripheren weiteren Einrichtungen bildet.

Wie in der Figur 2 dargestellt ist, besitzen der Programmzähler 3, die arithmetische/logische Betriebseinheit 6, der Zeitgeber 7, die serielle Eingangs/Ausgangseinheit 8

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und das Adressenregister 9 (RAM) alle die gleiche Anzahl von Bytes und die gleiche Anzahl von Bits pro Byte. Vom Aufbau her besitzen sie die Form identischer Blöcke. Entsprechend dem vorhandenen Ausführungsbeispiel weist jeder Block acht Zellen auf, um Acht-Bit-Daten verarbeiten zu können. Jede Zelle eines jeden Blocks ist zur Eingabe and Ausgabe mit entsprechenden Zellen der anderen Blöcke verbundin. Ein Datenbus D₁ - D₀ mit parallel zueinander

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liegenden Metallleitungen verläuft quer zu den zueinander ausgerichteten Zellen aller der genannten Blöcke. Im Datenbu ; werden die Busleitungen D, - D. als geradzahliger Datenbus und die Busleitungen D_ - D„ als ungeradzahliger Datenbu; bezeichnet. Steuerleitungen C. - C,- verlaufen vcm Befehls Iekodierer 5 jeweils entlang der zugeordneten Blöcke 3,6,7,8 und 9, und zwar im wesentlichen senkrecht zum Datanbus. Nur der geradzahlige Datenbus D, - D. ist mit dem RAM 1 über Signalleitungen S, - S, verbunden.

Es sei darauf hingewiesen, daß der CPU-Kern 10 weitere zusätzliche Funktionsblöcke enthalten kann, beispielsweise eii Status-Xennzeichenregister, ein temopräres Register, den Akkumulator und so weiter. Diese Funktionsblöcke besitzen ebenfalls die gleiche Bytegröße und Blockgröße. Besitzen einige Funktionsblöcke eine größere oder kleinere Bytegröße als die anderen, so können die den größeren Blöcken zugeordneten Zellen, die zahlenmäßig oberhalb einer Standartnummer liegen, mit den kleineren Blöcken gekoppelt werden, so daß Standardblöcke erhalten werden. Besitzt beispielsweise der Programmzähler 3 insgesamt 13 Bitzellen und das Statusregister drei Bits, so können die oberen fünf Bits des Prograranzählers 3 mit den drei Bits des Statusregisters zu einem Acht-Bit-Funktionsblock kombiniert werden.

Werden wenigstens einige der Funktionsblöcke des CPU-Kerns als id'.mti:5che Bitzellenblöcke ausgebildet, und entsprechend einem regelmäßigen bzw. gleichmäßigen Muster angeordnet, so wird nur eine minimale Fläche für die Funktionsblöcke be-

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nötigt, was dazu führt, daß auch eine geringere Fläche für die Verb '.ndungsleitungen, also den Datenbus, die Steuerleitungen und die Signalleitungen benötigt wird.

Die Figur 3 zeigt ein alternatives Ausführungsbeispiel des Mikroprozessors nach der vorliegenden Anmeldung. Bei diesem Ausführungsbeispiel erfolgt ein Adressenzugriff in die periphere Eingangs/Ausgangseinheit oder in mehrere periphere Eingangs/Ausgangseinheiten 12,,...,12 , die mit dem Mikroprozessor über die Eingangs/Ausgangs-Zusatzeinrichtung verbindbar sind, über denselben Bus, der auch für den RAM 1 verwendeet wird. Die Signalleitungen S, - S. (vgl. Figur 2), die mit dem Befehlsdekodierer 5 verbunden sind, sind aufgetrennt und mit den peripheren Eingangs/Ausgangseinheiten 12.,,..., 12 verbunden, die parallel zum RAM 1 liegen. Aus diesem Grunde können Steuersignale zum Auslesen von Daten aus dem RAM und zum Einschreiben von Daten in den RAM auch für die peripheren Eingangs/Ausgangseinheiten 12.,...,12 gemeinsam verwendet werden. In diesem Fall ist

2C ein Adressendekodierer 13 zur Adressierung der peripheren Eingangs/Ausgangseinheiten vorhanden.

Bei dem oben beschriebenen alternativen Ausführungsbeispiel kann das Lese-Schreibsignal für den RAM auch für

2^r e:ne periphere Eingangs/Ausgangseinheit verwendet werden. Es sind daher nur Adressensignale erforderlich, die über die Schnittstellenleitungen zu den peripheren Eingangs/ Ausgangseinheiten geführt werden. Das bedeutet, daß nur die Adresendekodierleitung bzw. nur Adressendekodierleitungen zum Datenaustausch mit den peripheren Einrichtungen erforderlich sind.

Um verschiedene periphere Einrichtungen anschließen zu V. 5nnen, ist es demzufolge nicht erforderlich, die Struktur '■> c:·-is CPU-Kerns zu ändern. Bei der Erstellung von Software können darüber hinaus Befehle für den Akkumulator, den RAM^

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usw. zur Durchführung arithmetischer/logischer Operatione.i, de Bitverarbeitung und dergleichen für alle Akkumulatoren und Eingangs/Ausgangseinheiten gemeinsam verwendet werden. Alle Adressierungsarten, die zum Zugriff auf Operanden benutzt werden, lassen sich bei allen Eingangs/Ausgangseinheiten anwenden. Hierdurch kann eine Programmerstellung flexibler gestaltet werden.

Entsprechend der vorliegenden Anmeldung läßt sich eine Verbindung mit verschiedenen peripheren Einrichtungen leichter herstellen, ohne daß der Aufbau des Mikroprozessors und/oder des Befehlsumfangs signifikant geändert werden müssen.

Claims (9)

1. PATENTANSPRÜCHE

   gekennzeichnet durch

   - einen eine zentrale Prozessoreinheit (CPU) enthaltenen CPU-Kernbereich (10) mit einem ersten, einem zweiten und einem dritten Seitenrand, von'denen der erste und der zweite Seitenrand sich einander gegenüberliegen und über den dritten Seitenrand miteinander verbunden sind,

   - einen Speicher (1) mit wahlfreien Zugriff benachbart zum ersten Seitenrand des CPU-Kernbereichs (10),

   - einen Nurlesespeicher (2) benachbart zum zweiten Seitenrand des CPU-Kernbereichs (10), und durch

   - eine Eingangs/Ausgangs-Zusatzeinrichtung (12), die mit

   verschiedenen peripheren Einrichtungen (12 ,...,12 ) verbindbar ist sowie benachbart zum dritten Seitenrand

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   des CPU-Kernbereichs (10) und zu den parallelen Seitenrändern des Speichers (1) mit wahlfreiem Zugriff und des Nurlesespeichers (2) liegt.
2. 2. Mikroprozessor nach Anspruch 1,

   dadurch gekennzeichnet, daß der CPU-Kernbereich (10) einen an dem zweiten Seitenrand angrenzenden Befehlsdekodierer (5) enthält.
3. 3. Mikroprozessor nach Anspruch 2,

   dadurch gekennzeichnet, daß der CPU-Kernbereich weiterhin verschiedene Funktionsblöcke (3,6,7,8,9) enthält, die senkrecht zum ersten und zweiten Seitenrand und jeweils parallel nebeneinanderliegend angeordnet sind.
4. 4. Mikroprozessor nach Anspruch 3,

   dadurch gekennzeichnet, daß die Funktionsblöcke (3,6,7,8,9) im wesentlichen parallel zur Eingangs/Ausgangs-Zusatzeinrichtung (12) liegen.
5. 5. Mikroprozessor nach Anspruch 4,

   dadurch gekennzeichnet, daß die Funktionsblöcke ein Zeitgeber-Register (7) enthalten.
6. 6. Mikroprozessor nach Anspruch 4,

   dadurch gekennzeichnet, daß die Funktionsblöcke ein serielles Eingangs/Ausgangs-Register (8) enthalten.
7. 7. Mikroprozessor nach Anspruch 4,

   dadurch gekennzeichnet, daß alle Funktionsblöcke (3,6,7,8,9) die gleiche Bitlänge und praktisch die gleiche Anzahl von Bytes aufweisen.

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8. 8. Mikroprozessor nach Anspruch 1,

   gekennzeichnet durch mehrere mit der Eingangs/Ausgangs-Zusatzeinrichtung (12) verbundene periphere Eingangs/Ausgangseinrichtungen (12.. , ... ,12 ) und einen dem Speicher (1) mit wahlfreiem Zugriff (RAM) zugeordneten Adressenbus, der auch zur Adressierung der peripheren Eingangs/Ausgangseinrichtungen (12,,...,12 ) dient.
9. 9. Mikroprozessor nach Anspruch 8,

   dadurch gekennzeichnet, daß der CPU-Kernbereich (10) einen RAM-Adressendekodierer (13) zum Aufsuchen bzw. Bestimmen von Adressen in den peripheren Eingangs/Ausgangseinrichtungen (12,,...,12 ) aufweist, und daß der RAM-Adressendekodierer (13) mit den Eingangs/Ausgangseinrichtungen (12..,..., 12 ) über Adressendekodierleitungen verbunden ist.