DE3432973A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung (im folgenden auch einfach als "Speicher" bezeichnet) und insbesondere eine Technik, die wirkungsvoll beispielsweise bei einem dynamischen Speicher mit wahlfreiem Zugriff (im folgenden auch als "dynamischer RAM" bezeichnet), der eine große Speicherkapazität besitzt. Ein dynamischer RAM besitzt Speicherfelder, die aus einer Anzahl von Speicherzellen bestehen, und Adressendekoderschaltungen, um aus den Speicherfeldern Speicherzellen auszuwählen, die durch die Adressensignale bezeichnet sind.

Bei dem dynamischen RAM besteht jede Speicherzelle aus einem Feldeffekttransistor mit isoliertem Gate (im folgenden auch als "MOSFET" bezeichnet) und aus einem Kondensator. Da die Speicherzelle mit einer relativ kleinen Anzahl von Elementen aufgebaut ist, ist es leicht möglich, eine große Zahl von Speicherzellen auf einem Halbleiterchip auszubilden und einen Speicher mit einer großen Speicherkapazität zu realisieren.

Ein Anwachsen in der Zahl der Speicherzellen, die auf einem Halbleiterchip gebildet werden, führt jedoch zu einem Anwachsen der Anzahl der Elemente, die einen Adressendekoder bilden, mit dem die gewünschten Speicherzellen aus dem Speicherfeld ausgewählt werden. Mit anderen Worten wird eine größere Fläche durch die Adressendekoderschaltung besetzt. Das Anwachsen der von der Adressendekoderschaltung besetzten Fläche führt zu einer Beschränkung dann, wenn ein Speicher mit einer großen Speicherkapazität auf einem relativ kleinen Halbleiterchip gebildet werden soll.

Figur 8 zeigt in einem Diagramm eine Adressendekoderschal tung, die früher durch die Erfinder der vorliegenden Anmeldung entwickelt worden ist. Die Adressendekoderschal tung der Figur 8 wird für das X-System in einem

dynamischen RAM mit einer Speicherkapazität von beispielsweise 256K (262144) Bits verwendet.

Der dynamische RAM von 256 Kilobits besteht aus vier Speicherfeldern, von denen jedes eine Speicherkapazität von 64K (65536) Bits besitzt. Jedes dieser Speicherfelder besitzt 65536 Speicherzellen, die in Form einer Matrix angeordnet sind, Datenleitungen, die für jede der Speicherzellenzeilen vorgesehen sind, und Wortleitungen, die für jede der Speicherzellenspalten vorgesehen sind. In diesem Fall hat jedes der Speicherfelder beispielsweise 256 Datenleitungen und 256 Wortleitungen W_Q bis W₃₅₅.

Bei der Adressendekoderschaltung der Figur 8 werden durch Adressensignale bezeichnete Wortleitungen aus 256 Wortleitungen ausgewählt, und die Auswahlsignale werden nur an die ausgewählten Wortleitungen angelegt. Daher werden von der Adressendekoderschaltung Auswahlsignale an die auszuwählenden Speicherzellen angelegt.

Weiterhin wird die Adressendekoderschaltung gemeinsam für die beiden Speicherfelder verwendet. Daher ist der erwähnte dynamische RAM von 256 Kilobits mit 2, in der Figur 8 dargestellten Adressendekoderschaltungen versehen. Die Adressendekoderschaltung umfaßt eine erste Adressendekoderschaltung DEC₁ und eine zweite Adressendekoderschaltung DEC-.

Die erste Adressendekoderschaltung DEC₁ besteht aus vier Einheitsadressendekoderschaltungen DEC_1n bis DEC- 2 1 ^si-^e empfängt komplementäre Adressensignale axO, ax1 und dekodiert sie. Innerhalb der MOSFETs Q--.«

— — IOU

bis Q₁Q₃ wird daher ein durch die komplementären Adressensignale axO, ax1 bezeichneter MOSFET ausgewählt. Daher wird ein Auswahltaktsignal selektiv aus vier Auswahltaktsignalen 0 _QQ bis 0 .« gebildet. Es werden nämlich 64 Wortleitungen aus 256 Wortleitungen ausgewählt.

Eine Wortleitung wird durch die zweite Adressendekoder-

schaltung DEC₂ aus den zuvor ausgewählten 64 Wortleitungen ausgewählt. Das bedeutet, daß die zweite Adressendekoderschaltung DEC^ komplementäre Adressensignale ayi2 bis six 7 dekodiert, über ihren einen Anschluß das bezüglich des dekodierten Signals gebildete Auswahltaktsignal empfängt und an ihrem anderen Anschluß ein Ausgangssignal produziert um einen MOSFET einzuschalten, der an eine auszuwählende Wortleitung angeschlossen ist. Daher wird das Auswahltaktsignal nur zu der Wortleitung, die ausgewählt werden soll, übertragen. Die zweite Adressendekoderschaltung DEC₂ besteht aus 64 Einheitsadressendekoderschaltungen DEC₃₀₀ bis DEC₃₆₃ zum Auswählen einer Wortleitung aus 64 Wortleitungen. Da die Einheitsadressendekoderschaltungen in so großer Zahl erforderlich sind, wird eine relativ große Menge an elektrischer Leistung verbraucht.

Das vorerwähnte komplementäre Adressensignal a.n besteht aus einem Paar von internen Adressensignalen, d.h. es besteht aus einem internen Adressensignal an, das im wesentlichen phasengleich zu einem externen Adressensignal An ist, welches von einer externen Einheit zugeführt wird, und aus einem internen Adressensignal an, das im wesentlichen in der Phase bezüglich des externen Adressensignals An invertiert ist. Daher besteht das komplementäre Adressensignal axO aus einem internen komplementären Adressensignal axO und einem internen Adressensignal axO, das dazu in der Phase invertiert ist. In der folgenden Beschreibung werden daher die Adressensignale in der voranstehenden Weise ausgedrückt.

Die internen komplementären Adressensignale axO bis ax7 werden durch eine Adressenpufferschaltung gebildet, die nicht dargestellt ist. Die internen komplementären Adressensignale ax2 bis ax7 werden einer relativ großen Anzahl der oben erwähnten Einheitsadressendekoderschaltungen zugeführt. Damit wächst die Last der Adressen-

pufferschaltung an. Dementsprechend benötigt die Adressenpufferschaltung eine relativ ausgedehnte Zeitspanne um die internen komplementären Adressensignale zu bilden, und die Betriebsgeschwindigkeit des dynamischen RAM nimmt ab.

Die in Figur 8 dargestellten MOSFETs Q₁ bis Q₁₁- sind alle n-Kanal-MOSFETs vom Anreicherungstyp. In der folgenden Beschreibung sind die MOSFETs daher alle vom n-Kanal-Anreicherungstyp, soweit nichts anderes angegeben ist.

Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung anzugeben, die mit hoher Geschwindigkeit arbeitet.

Weiter ist es Ziel der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung anzugeben, deren Verbrauch an elektrischer Leistung reduziert ist.

Die Erfindung hat weiter zur Aufgäbe,eine Halbleiterspeichervorrichtung anzugeben, deren Schaltungsaufbau vereinfacht ist.

Diese Aufgabe wird mit einer im Oberbegriff des Patentanspruches 1 angegebenen Halbleiterspeichervorrichtung gelöst, die erfindungsgemäß nach der im kennzeichnenden Teil dieses Anspruches angegebenen Weise ausgestaltet ist.

Weitere, vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden wird die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Figur 1 zeigt in einem Blockschaltbild ein Ausführungs- · beispiel eines dynamischen RAM, für den die

vorliegende Erfindung geeignet ist; Figur2A zeigt in einem Blockschaltbild einen Teil des

dynamischen RAM der Figur 1; Figur 2B zeigt in einem Schaltbild eine Speicherzelle;

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Figur 3 zeigt in einem Schaltbild eine Adressendekoder schaltung X-DECp, Gatterschaltungen GCU, GCD und Worttreiber WDU, WDD;

Figur 4 zeigt in einem Schaltbild eine Adressendekoderschaltung X-DEC₁ und einen 0 -

Treiber 0 -DRV;

Figur 5 zeigt in einem Schaltbild eine Adressen-

dekoderschaltung X-DEC₃;

Figur 6 zeigt in einem Schaltbild ein weiteres Ausführungsbeispiel eines dynamischen RAM, auf

den die vorliegende -Erfindung angewendet ist; Figur 7 zeigt in einem Schaltbild eine Adresssen-

pufferschaltung X-ADB;

Figur 8 zeigt in einem Schaltbild eine Adressendekoderschaltung, die durch die Erfinder der

vorliegenden Erfindung vor dieser Erfindung entwickelt worden ist; und Figur 9 zeigt eine Draufsicht auf das Layout eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist.

Die Figur 1 zeigt ein Blockschaltbild eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist. Bei der Figur 1 sind die mit der strichpunktierten Linie umgebenen Schaltungsblocks auf einem Halbleitersubstrat mit einer bekannten Technik für integrierte Halbleiterschaltungen ausgebildet. Bei der Figur 1 sind die Hauptschaltungsblocks weiter derart dargestellt, daß sie in der Praxis auf einem Halbleitersubstrat ausgebildet werden.

Bei der Figur 1 bezeichnen M-ARY- bis M-ARY. Speicherfelder, von denen jedes 65536 Speicherzellen besitzt, wobei dies aber keine besondere Beschränkung darstellt. Dementsprechend hat der dynamische RAM nach diesem Ausführungsbeispiel eine Speicherkapazität von etwa 256 Kilobits. Wie später im einzelnen unter Bezugnahme

auf die Figur 2B beschrieben wird, besitzt eine Speicherzelle einen Auswahlanschluß, einen Eingangs/Ausgangsanschluß, einen MOSFET für die Auswahl und eine Kapazität zum Speichern von Information. Eine Steuerelektrode (Gateelektrode) des Auswahl-MOSFET ist an den Auswahlanschluß angeschlossen, eine Elektrode des Auswahl-MOSFET ist an den Eingangs/Ausgangsanschluß angeschlossen und die andere Elektrode des MOSFET ist an die Kapazität für das Speichern von Information angeschlossen. Bei dem Speicherfeld M-ARY₁ sind die Speicherzellen in Form einer Matrix angeordnet. Wie unter Bezugnahme auf die Figur 2A später im einzelnen beschrieben wird, sind Wortleitungen für die durch die Speicherzellen gebildeten Speicherzellenspalten ausgebildet, und es sind komplementäre Datenleitungen für die durch die Speicherzellen gebildeten Speicherzellenzeilen ausgebildet. Auswahlanschlüsse einer Anzahl von Speicherzellen, die die gleiche Speicherzellenspalte bilden, sind an eine Wortleitung angeschlossen, die für diese Speicherzellenspalte vorgesehen ist. Anschlüsse auf der einen Seite der Wortleitungen sind mit Ausgangsanschlüssen eines Worttreibers WDU verbunden.

Bei dem Speicherfeld' werden Auswahlanschlüsse der auszuwählenden Speicherzellen mit einem Auswahlsignal von dem Worttreiber WDU über Wortleitungen versorgt. Daher wird eine Speicherzellenspalte aus einer Anzahl von das Speicherfeld bildenden Speicherzellenspalten ausgewählt. Die in den ausgewählten Speicherzellen gespeicherten Daten werden zu den entsprechenden komplementären Datenleitungen übertragen. Für jede der Speicherzellenzeilen ist ein Leseverstärker vorgesehen. Der Leseverstärker verstärkt ein Signal der komplementären Datenleitung einer Speicherzellenzeile, für die der Leseverstärker vorgesehen ist. Daher wird die von der ausgewählten Speicherzelle zu der entsprechenden komplementären

Datenleitung übertragene 'Information durch den entsprechenden Leseverstärker verstärkt. Bei der Figur 1 ist eine Anzahl von für ein Speicherzellenfeld vorgesehenen Leseverstärkern durch den Schaltungsblock SA dargestellt. Ohne hierauf beschränkt zu sein wird weiterhin das Arbeiten der Leseverstärker durch ein Taktsignal

0 gesteuert,
pa

Die durch den Leseverstärker verstärkten Daten werden zu einem Spaltenschalter C-SW₁ übertragen, der nach Maßgabe von Signalen von einem Spaltenschalter-Treiber CSDL Daten aus den vorerwähnten Daten auswählt. Die ausgewählten Daten werden zu einer Eingangs/Ausgangsschaltung über eine komplementäre Datenleitung übertragen.

Obwohl sich die voranstehende Beschreibung nur mit dem Speicherfeld M-ARY₁ befaßt hat, sind die übrigen drei Speicherfelder M-ARY₂ bis M-ARY. in der gleichen Weise wie das Speicherfeld M-ARY- aufgebaut. Daher empfängt die Eingangs-& Ausgangsschaltung Daten von jedem der Speicherfelder,' d.h. sie empfängt vier Informationen. Die Eingangs- & Ausgangsschaltung besitzt eine Dekoderschaltung zum Dekodieren der komplementären Adressensignale ax8, ay8. Bei dem Lesevorgang wird eine durch die komplementären Adressensignale ax8, ay8 bezeichnete Information aus den vier Informationen ausgewählt und über einen Eingangs-/Ausgangsanschluß ^dj_N/^doot ^erzen9^·

Bei dem Lesevorgang werden die der Eingangs- und Ausgangsschaltung über den Eingangs-/Ausgangsanschluß D_IN/D übertragenen Daten zu einer komplementären gemeinsamen Datenleitung (komplementäre Datensammelleitung) übertragen, die durch die komplementären Adressensignale ax8, ay8 bezeichnet ist. Daher werden Daten zu einem Speicherfeld übertragen, das innerhalb der vier Speicherfelder durch die komplementären Adressensignale ax8, ay8 bezeichnet ist. Die zu dem Speicherfeld übertragene

Information wird zu einer durch den Spaltenschaltertreiber CSD bezeichneten komplementären Datenleitung übertragen. Die Information wird dann zu der Speicherzelle übertragen, die durch das Auswahlsignal von dem Worttreiber WD ausgewählt ist, und in ihr eingeschrieben.

In Abhängigkeit von dem Potential des Taktsignals 0 bringt die Eingangs- und Ausgangsschaltung die Daten von der komplementären gemeinsamen Datenleitung (der komplementären Datensammelleitung) zu dem Eingangs-/ Ausgangsanschluß D /D_onT oder überträgt die Daten von dem Eingangs-/Ausgangsanschluß D , D zu der komplementären Datensammelleitung.

Bei der Figur 1 bezeichnet X-ADB eine X-Adressenpufferschaltung, und Y-ADB bezeichnet eine Y-Adressenpufferschaltung. Externe Adressensignale A_n bis A„ werden über externe Anschlüsse A-. bis A₀ zu der X-Adressen-

O ο

pufferschaltung X-ADB und zu der Y-Adressenpufferschaltung Y-ADB übertragen. Die X-Adressenpufferschaltung X-ADB führt die externen Adressensignale A_n bis Ag synchron zu einem Taktsignal 0^_v ein, um komplementäre Adressensignale j=ixO bis ax8 des X-Systems zu bilden. In ähnlicher Weise führt die Y-Adressenpufferschaltung Y-ADB die externen Adressensignale A bis Ag synchron zu einem Taktsignal 0 ein, um komplementäre Adressensignale a.yO .bis ay_8 des Y-Systems zu bilden. Die Y-Adressenpuff erschaltung Y-ADB führt externe Adressensignale zeitlich verzögert hinter der X-Adressenpufferschaltung X-ADB ein. Daher stellt der dynamische RAM dieses Ausführungsbeispieles ein sogenanntes Adressenmultiplex-System dar.

Ohne daß dies eine besondere Beschränkung darstellen würde, werden von den komplementären Adressensignalen axO bis a.x8, die durch die Adressenpuff erschaltung X-ADB gebildet sind, die komplementären Adressensignale a.xO, ax8 ersten X-Adressendekoderschaltungen und Auswahltakt-

Signaltreibern X-DEC₁ und 0 -DRV zugeführt, die komplementären Adressensignale ax2 bis <ax6 werden zweiten X-Adressendekoderschaltungen X-DEC- zugeführt, und das komplementäre Adressensignal a.x7 wird dritten X-Adressendekoderschaltungen X-DEC₃ zugeführt. Das

übrige komplementäre Adressensignal ax8 wird wie zuvor erwähnt der Eingangs- und Ausgangsschaltung zugeführt. Wie später im einzelnen unter Bezugnahme auf die Figur 4 erörtert wird, erhalten die ersten X-Adressendekoderschaltungen und die Auswahltaktsignaltreiber X-DEC₁ & 0 -DRV ein Wortleitungs-Auswahltaktsignal 0

I X X

und die komplementären Adressensignale axO, a.x1 , um selektiv ein Auswahltaktsignal zu bilden.

Die zweite X-Adressendekoderschaltung X-DEC₂ kann man als aus einer Anzahl von Einheitsdekoderschaltungen aufgebaut ansehen, wie später unter Bezugnahme auf die Figur 3 erläutert wird. Bei diesem Ausführunsbeispiel ist eine Einheitsdekoderschaltung für acht Wortleitungen vorgesehen. Bei dem Ausführungsbeispiel besteht daher die zweite X-Adressendekoderschaltung X-DEC₂ aus 32 Einheitsdekoderschaltungen. Die zweiten X-Adressendekoderschaltungen X-DEC₂ dekodieren die komplementären Adressensignale _ax2 bis ax6 und liefern Ausgangssignale (dekodierte Signale) an die Gatterschaltungen GCU und GUD.

Jede der Gatterschaltungen GCU und GUD kann man als aus einer Anzahl von Einheitsgatterschaltungen aufgebaut ansehen,.wie später im einzelnen unter Bezugnahme auf die Figur 3 erläutert wird. Bei diesem Ausführungsbeispiel ist eine Einheitsgatterschaltung für acht Wortv leitungen vorgesehen. Deshalb bestehen, ebenso wie die oben erwähnten zweiten X-Adressendekoderschaltungen X-DEC-alle Gatterschaltungen aus 32 Einheitsgatterschaltungen.

Die einzelnen Dekoderschaltungen, die die zweiten X-Adressendekoderschaltungen X-DEC₂ bilden, liefern Ausgangssignale an ihre entsprechenden Einheitsgatter-

schaltungen in der Gatterschaltung GCU und an ihre entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCD. Man kann daher sagen, daß eine Einheitsdekoderschaltung für im wesentlichen 16 Wortleitungen vorgesehen ist.

Die 32 Einheitsdekoderschaltungen dekodieren die komplementären Adressensignale a.x2 bis a_x6, d.h. es - wird ein Auswahlsignal durch eine Einheitsdekoderschaltung gebildet, die unter den 32 Einheitsdekoderschaltungen durch die komplementären Adressensignale bezeichnet ist. Deshalb werden aus den 64 Einheitsgatterschaltungen nur 2 Einheitsgatterschaltungen ausgewählt, denen das Auswahlsignal zugeführt wird.

Die beiden Einheitsgatterschaltungen, die aus 64 Einheitsgatterschaltungen ausgewählt sind, erzeugen Auswahlsignale, die aus 8 Wortleitungen die 4 Wortleitungen auswählen, die durch die. Ausgangssignale der dritten X-Adressendekoderschaltungen X-DEC₃ bezeichnet sind.

Jeder der Worttreiber WDÜ, WDC kann als aus einer Anzahl von Einheitsworttreibern aufgebaut angesehen werden. Bei diesem Ausführungsbeispiel ist für acht Wortleitungen 1 Einheitsworttreiber vorgesehen. Daher besteht ebenso wie die Anzahl der Einheitsdekoderschaltungen jeder der Worttreiber aus 32 Einheitsworttreibern. Für jede Einheitsgatterschaltung ist im Verhältnis 1:1 ein Einheitsworttreiber vorgesehen.

Jeder Einheitsworttreiber wird mit Ausgangssignalen aus einer entsprechenden Einheitsgatterschaltung und mit Ausgangssignalen von der ersten X-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung X-DEC₁ & 0 -DRV versorgt. Ein Einheitsworttreiber, der von der Einheitsgatterschaltung zum Auswählen von vier Wortleitungen mit Auswahlsignalen versorgt wird, wählt aus den vier Wortleitungen eine durch die komplementären Adressensignale jäxO, a.x1 bezeichnete Wortleitung aus und legt an sie ein Auswahlsignal an.

Wie oben erwähnt wurde, wird aus den 256 ein Speicherfeld M-ARY₁ bildenden Wortleitungen eine durch die komplementären Adressensignale axO bis a.x7 bezeichnete Wortleitung durch die Adressendekoderschaltungen X-DEC₁ bis X-DEC, dem Auswahltaktsignaltreiber 0 -DRV, die Gatterschaltung GCU und den Worttreiber WDU ausgewählt; welche auf der linken Seite der Figur 1 dargestellt sind. In diesem Fall wird aus den das Speicherfeld M-ARY- bildenden 256 Wortleitungen eine durch die komplementären Adressensignale axO bis a.x7 bezeichnete Wortleitung ebenfalls durch die Adressendekoderschaltungen X-DEC₁ bis X-DEC₃, durch den Auswahltaktsignaltreiber 0 -DRV, die Gatterschaltung GCD und den Worttreiber GDD ausgewählt, welche auf der linken Seite der Figur 1 dargestellt sind. Im wesentlichen gleichzeitig dazu wird weiterhin eine durch die komplementären Adressensignale axO bis ax7 bezeichnete Wortleitung aus jedem der Speicherfelder M-ARY- und M-ARY₄ durch die Adressendekoderschaltungen X-DEC₁ bis X-DECo/ Auswahltaktsignaltreiber 0 -DRV, Gatterschaltungen GCU, GCD und Worttreiber WDU, WDD ausgewählt, die auf der rechten Seite der Figur 1 dargestellt sind.

Von den komplementären Adressensignalen «ayO bis ay8, die durch den Y-Adressenpuffer Y-ADB gebildet werden, werden die komplementären Adressensignale ayO, ay1 der ersten Y-Adressendekoder & Auswahltaktsignaltreiberschaltung Y-DEC & 0 -DRV zugeführt, die komplementären Adressensignale a.y2 bis a.y6 werden der zweiten Y-Adresssendekoderschaltung Y-DEC₂ zugeführt, und das komplementäre Adressensignal ay7 wird der dritten Y-Adressendekoderschaltung Y-DEC₃ zugeführt. Das übrige Adressensignal ay8 wird wie zuvor erwähnt der Eingangs & Ausgangssschaltung zugeführt.

Ohne darauf beschränkt zu sein ist die erste Y-Adressendekoder & Auswahltaktsignaltreiberschaltung Y-DEC- & 0_y-DRV in der gleichen Weise aufgebaut wie die erwähnte erste X-Adressendekoder & Auswahltaktsignal-

treibersahaltung X-DEC₁, die zweite Y-Dekoderschaltung Y-DEC₂ ist ebenso aufgebaut wie die zweite X-Adressendekoderschaltung X-DEC„, und die dritte Y-Adressendekoderschaltung Y-DEC-, ist ebenso aufgebaut wie die dritte X-Adressendekoderschaltung X-DEC₃. Weiterhin sind die Gatterschaltungen GCL, GCR in der gleichen Weise aufgebaut wie die vorerwähnten Gatterschaltungen GCU, GCD, und die Spaltenschaltertreiber CSDL, SCDR sind ebenso aufgebaut wie die vorerwähnten Worttreiber WDU, WDD.

Man kann die zweite Y-Adressendekoderschaltung Y-DEC₃ als aus einer Anzahl von Einheitsdekoderschaltungen aufgebaut ansehen. Ohne daß dies eine Beschränkung darstellt, ist bei diesem Ausführungsbeispiel eine Einheitsdekoderschaltung für 16 Paare von komplementären Datenleitungen, vorgesehen. Daher besteht die zweite Y-Adressendekoderschaltung aus 64 Einheitsdekoderschaltungen.

Man kann weiter jede der Gatterschaltungen GCL, GCR als aus einer Anzahl von Einheitsgatterschaltungen aufgebaut ansehen. Ohne daß dieses Ausführungsbeispiel eine besondere Beschränkung darstellt, ist eine Einheitsgatterschaltung für acht Paare von komplementären Datenleitungen vorgesehen. Daher besteht jede Gatterschaltung aus 64 EinheitsgatterSchaltungen.

Die die zweite Y-Adressendekoderschaltung Y-DEC„ bildenden Einheitsdekoderschaltungen stehen zu den die Gatterschaltung GCL bildenden Einheitsgatterschaltungen im Verhältnis von 1:1, und sie stehen weiterhin zu den die Gatterschaltung GCR bildenden Einheitsgatterschaltungen im Verhältnis 1:1. Die Ausgangssignale der Einheitsdekoderschaltungen werden nämlich den entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCL und den entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCR zugeführt.

Jeder der Spaltenschaltertreiber CSDL, CSDR kann als aus einer Anzahl von Einheitsspaltenschaltern aufgebaut angesehen werden. Bei diesem Ausführungsbeispiel ist ein Einheitsspaltenschaltertreiber für acht Paare von komplementären Datenleitungen vorgesehen. Daher besteht jeder Spaltenschaltertreiber aus 64 Einheitsspaltenschalter treibern. Weiterhin sind die Einheitsspaltenschaltertreiber im Verhältnis 1:1 für die Einheitsgatterschaltungen vorgesehen. Es werden nämlich die Ausgangssignale der Einheitsgatterschaltungen den entsprechenden Einheitsspaltenschaltertreibern zugeführt. Von den 64 die zweite Y-Adressendekoderschaltung Y-DEC₂ bildenden Einheitsdekoderschaltungen werden 32 Einheitsdekoderschaltungen für die Speicherfelder M-ARY-, M-ARY„ verwendet. Daher entsprechen die 3 2 Einheitsgatterschaltungen in der Gatterschaltung GCL den obigen 32 Einheitsdekoderschaltungen, und 32 Einheitsgatterschaltungen in der Gatterschaltung GCR entsprechen den obigen 32 Einheitsdekoderschaltungen und werden ebenfalls für die Speicherfelder M-ARY-, M-ARY₂ verwendet. Weiterhin werden für die Speicherfelder M-ARY₁, M-ARY₂ 32 Einheitsspaltentreiber in dem Spaltenschaltertreiber CSDL, welche 32 Einheitsgatterschaltungen in der Gatterschaltung GCL entsprechen und 32 Einheitsspaltenschaltertreiber in dem Spaltenschaltertreiber CSDR, die 32 Einheitsgatterschaltungen in der Gatterschaltung GCR entsprechen, verwendet.

Die übrigen Einheitsdekoderschaltungen, die übrigen Gatterschaltungen und die übrigen Einheitsspaltenschaltertreiber werden für die Speicherfelder M-ARY₃, M-ARY₄ verwendet.

Zur Erleichterung des Verständnisses befaßt sich die folgende Beschreibung mit den Schaltungsteilen, die für die Speicherfelder M-ARY₁, M-ARYu verwendet werden.

Die Schaltungsteile, die für die Speicherfelder M-ARY₃,

M-ARY. verwendet werden, stimmen mit jenen, welche für die Speicherfelder M-ARY₁, M-ARY₂ verwendet werden, überein.

Die 32 Einheitsdekoderschaltungen, die den zweiten Y-Adressendekoder Y-DEC₂ bilden, dekodieren die komplementären Adressensignale ay2 bis ay6 und von den 32 Einheitsdekoderschaltungen bildet nur die Einheitsdekoderschaltung, die durch die komplementären Adressensignale bezeichnet ist, ein Auswahlsignal. Das bedeutet, daß die zweite Y-Adressendekoderschaltung Y-DEC Auswahlsignale zum Auswählen von acht Paaren von komplementären Datenleitungen aus den Speicherfeldern M-ARYi und M-ARY bildet.

2
Die so gebildeten Auswahlsignale werden den Einheitsgatterschaltungen in der Gatterschaltung GCL zugeführt, die den Einheitsdekoderschaltungen entsprechen, welche die Auswahlsignale gebildet haben, und werden den ebenfalls ihnen entsprechenden Einheitsgatterschaltungen in der Gatterschaltung GCR zugeführt. Die einzelnen mit den Auswahlsignalen versorgten Gatterschaltungen bilden Auswahlsignale, die aus acht Paaren von komplementären Datenleitungen die vier Paare von komplementären Datenleitungen auswählen, die durch die Ausgangssignale der zweiten Y-Adressendekoderschaltung Y-DEC₂ bezeichnet sind.

Die einzelnen Einheitsgatterschaltungen produzieren nämlich Auswahlsignale um aus acht Paaren von komplementären Datenleitungen vier Paare VDn komplementären Datenleitungen auszuwählen, die durch das komplementäre Adressensignal £v7 bezeichnet sind.

Die Auswahlsignale, die durch die in der Gatterschaltung GCL befindlichen Einheitsgatterschaltungen erzeugt werden, werden den entsprechenden Einheitsspaltenschaltertreibern in dem Spaltenschaltertreiber CSDL zugeführt. In ähnlicher Weise werden Auswahlsignale, die durch die Einheitsgatterschaltungen in der Gatter-

schaltung GCR erzeugt werden, dem entsprechenden Einheitsspaltenschaltertreiber in dem Spaltenschaltertreiber CSDR zugeführt. Die einzelnen Einheitsspaltenschaltertreiber werden weiterhin mit Signalen der ersten Y-Adressendekoderschaltung Y-DEC- versorgt. Die mit den Auswahlsignalen versorgten Einheitsspaltenschaltertreiber erzeugen Auswahlsignale, die ein Paar von komplementären Datenleitungen, welche durch die Ausgangssignale der ersten Y-Adressendekoderschaltung Y-DEC₁ bezeichnet sind, mit einem Paar von komplementären gemeinsamen Datenleitungen verbinden. Es wird nämlich von den vier Paaren von komplementären Datenleitungen, die durch die AuswahlsignaIe der Einheitsgatterschaltungen bezeichnet werden, nur das durch die komplementären Adressensignale a.yO, a.y1 bezeichnete Paar von komplementären Datenleitungen mit dem Paar von komplementären gemeinsamen Datenleitungen verbunden.

Die verschiedenen, oben erwähnten Taktsignale wie auch verschiedene für den Ablauf erforderliche Taktsignale werden durch einen Taktsignalgenerator TG erzeugt. Der Taktsignalgenerator TG bildet also eine Anzahl von Taktsignalen nach Maßgabe eines Adressenabtastsignals RAS des X-Systems, das über einen externen Anschluß RAS zugeführt wird, eines Adressenabtastsignals CAS des Y-Systems, das über einen externen Anschluß CAS zugeführt wird, und eines Schreibfreigabesignals WE, das über einen externen Anschluß WE zugeführt wird.

Die Figur 2A ist ein Blockschaltbild, das im einzelnen das Speicherfeld M-ARY₁ und periphere Schaltungen darstellt.

Wie unter Bezugnahme auf die Figur 1 beschrieben wurde, bestehen jede der zweiten Y-Adressendekoderschaltungen Y-DEC₂, die Gatterschaltungen GCL, GCR und die Spaltenschaltertreiber CSDL, CSDR, die den Speicherfeldern M-ARY₁, M-ARY„ entsprechen, aus 32 Einheitsschaltungen. Von diesen Einheitsschaltungen zeigt die Figur 2 nur zwei

Einheitsdekoderschaltungen UY-DEC₂₀-, UY-DEC₂₃₁, vier Einheitsgatterschaltungen UGCL , UGCR , UGCL₃₁, UGCR₃₁/ welche den zwei Einheitsdekoderschaltungen UY-DEC₂₀₀, UY-DEC₃₃₁, und vier Einheitsspaltenschaltertreiber UCDL_n, UCDR_n, UCDL₃₁, UCDR₃₁, die diesen Einheitsgatterschaltungen entsprechen.

Wie früher erwähnt wurde, umfaßt das Speicherfeld M-ARY₁ 65536 Speicherzellen M, die in Form einer Matrix angeordnet sind. Die Speicherzellen sind nämlich in 256 (Zeilen) χ 256 (Spalten) angeordnet. Ein Paar von komplementären Datenleitungen D, D, die für jede Zeile gebildet sind und eine Wortleitung sind für jede Spalte ausgebildet. Daher umfaßt das Speicherfeld M-ARY₁ 256 Paare von komplementären Datenleitungen D , D^bis D^rr; Dprr sowie 256 Wortleitungen W_no bis

Von den oben erwähnten 256 Paaren von komplementären Datenleitungen zeigt Fig. 2A zwei Paare von komplementären Datenleitungen D , D_n, D_, D₇, welche durch von dem Einheitsspaltenschaltertreiber UCDL gebildeten Auswahlsignalen ausgewählt werden, sowie zwei Paare von komplementären Datenleitungen D₂48' ^D248' ^D255' ^D255' ^^e ^^urc^ ^ie ^von dem Einheitsspaltenschaltertreiber UCDL₃₁ gebildeten Auswahlsignale ausgewählt werden.

Von den 256 Wortleitungen zeigt die Figur 2A nur 16 Wortleitungen W_UQ bis W₇, und Wy₃₄ bis ^w _u247' ^die durch Auswahlsignale ausgewählt werden, welche später durch unter Bezugnahme auf die Figur 3 erläuterten Einheitsworttreibern UWDU_n, UWDU₃ erzeugt werden.

Die Figur 2B zeigt ein Ausführungsbeispiel einer Speicherzellle M, die aus einem an die Wortleitung W angeschlossenen Auswahlsanschluß, aus einem Eingangs/ Ausgangsanschluß, welcher mit einer Leitung des Paares von komplementären Datenleitungen D, D verbunden wird, aus einem MOSFET Q„_c und aus einem Kondensator C-, besteht.

Die Gateelektrode des MOSFET Q ist mit dem Auswahlanschluß verbunden, die Eingangs/Ausgangselektrode des MOSFET Q₃₅

ist mit dem Eingangs/Ausgangsanschluß verbunden und die andere Eingangs/Ausgangselektrode des MOSFET Q„_c ist mit Kondensator C., verbunden.

Ohne daß dies eine Beschränkung darstellt besitzt bei dem dynamischen RAM nach diesem Ausführungsbeispiel das Speicherfeld die Anordnung der sogenannten "umgefalteten" Bitleitungen (folded bit line arrangement).

Insbesondere ist ein Paar von komplementären Datenleitungen (d.h D und D) parallel zueinander angeordnet.

Entsprechend der Figur 2A sind die Eingangs/Ausgangsanschlüsse einer Anzahl von Speicherzellen M jeweils mit einer Leitung des Paares von komplementären Datenleitungen D / D gemäß einer vorgegebenen Regel verbunden. Ein Paar von Eingangs/Ausgangsanschlüssen eines Lese-Verstärkers ist mit dem Paar von komplementären Datenleitungen D_n, D verbunden. Ohne daß dies eine besondere Beschränkung darstellt, besteht ein Leseverstärker aus einem Paar von Eingangs/Ausgangsanschlüssen und MOSFETs Q₁₇ bis Q₁₉· Dabei sind das Gate des MOSFET Q₁₇ und die Drainelektrode des MOSFET Q_1ß mit einem Eingangs/Ausgangsanschluß des Paares von Eingangs/Ausgangsanschlüssen verbunden, und die Drainelektrode des MOSFET Q₁₇ und die Gateelektrode des MOSFET Q₁₈ sind mit dem jeweils anderen Eingangs/Ausgangsanschluß verbunden. Die Source-Elektrode des MOSFET Q₁₇ und die Source-Elektrode des MOSFET Q₁₈ sind miteinander und mit einem Massepotential führenden Schaltungspunkt über einen MOSFET Q_1g verbunden, der durch ein Taktsignal 0 gesteuert wird.

pa

Weiterhin sind zwischen einer Versorgungsspannungsquelle V und den Datenleitungen D_, D Vorlade-MOSFETs Q₁/ Q₂ vorgesehen, deren Schaltvorgang durch ein Taktsignal 0 (Vorladesignal) gesteuert wird. MOSFETs Q₃, Q₄ für Spaltenschalter sind zwischen dem Paar von komplementären Datenleitungen D_, D^ und dem Paar von komplementären Datenleitungen CD₁, CD₁ vorgesehen. Die Gateelektroden

der MOSFETs für die Spaltenschalter werden mit einem Signal C_T/~ von dem Einheitsspaltenschaltertreiber

UCDL versorgt.
0
Entsprechend zu dem vorerwähnten Paar von komplementären Datenleitungen D , D sind die anderen Paare von komplementären Datenleitungen D₁, D₁ bis D₃₅₅, D055 ebenfalls mit Speicherzellen, Leseverstärkern, Vorlade-MOSFETs und MOSFETs für die Spaltenschalter versehen. Bei dem Speicherfeld sind die Auswahlanschlüsse einer Anzahl von Speicherzellen, die eine Speicherzellenspalte bilden, an die gleiche Wortleitung (d.h. W_nn) angeschlossen. Daher werden die eine Speicherzellenspalte bildenden Speicherzellen mit einem Auswahlsignal von einem Einheitsworttreiber über die Wortleitung W versorgt. Die anderen Speicherzellenspalten sind in der gleichen Weise wie die oben beschriebene Speicherzellenspalte aufgebaut.

Obgleich dies in der Figur 2A nicht dargestellt ist, ist mit jeder der Datenleitungen eine Pseudozelle (dummy cell) verbunden. Bekanntlich legt während des Lesevorgangs die Pseudozelle ein Referenzpotential an den Leseverstärker an. Wenn also eine mit ihrem.Eingangs/Ausgangsanschluß mit einer Leitung des Paares von komplementären Datenleitungen verbundene Speicherzelle ausgewählt wird, wird die entsprechende Pseudozelle der anderen Datenleitung ausgewählt. Dementsprechend wird der Leseverstärker mit einem der in der ausgewählten Speicherzelle gespeicherten Information entsprechenden Potential und mit dem Referenzpotential der Pseudozelle versorgt.

Bei dem dynamischen RAM nach diesem Ausführungsbeispiel wählt die zweite X-Adressendekoderschaltung X-DEC-eine Einheitsgatterschaltung aus 32 Einheitsgatterschaltungen ÜGCU_ bis UGCU₃₁ aus, welche die Gatterschaltung GCU bildet, und wählt aus 32 Einheitsgatterschaltungen UGCD₀ bis UGCD₃₁, die die Gatterschaltung GCD bilden, eine Einheitsgatterschaltung aus.

Figur 3 illustriert die zweite X-Adressendekoderschaltung X-DEC₂, die Gatterschaltungen GCU, GCD, und Worttreiber WDU, WDD gemäß einem Ausführungsbeispiel der Erfindung.

Von den 32 Einheitsdekoderschaltungen UX-DEC₂ bis UX-DEC₂₃₁, die die zweite Adressendekoderschaltung X-DEC₂ bilden, zeigt Figur 3 konkret nur zwei Einheitsdekoderschaltungen UX-DEC₂₃₀ und UX-DEC₂₃₁. Die Einheitsdekoderschaltung UX-DEC₂₃₀ besteht aus einer NOR-Gatterschaltung mit fünf Eingängen, die aus fünf Treiber-MOSFETs Q₄₄ bis Q.g besteht, die zwischen die Ausgangsleitungen £~ und einem Massepunkt mit dem Potential ν_ςς der Schaltung geschaltet sind, aus einem Vorlade-MOSFET Q₄₉/ der zwischen der Ausgangsleitung l~ und dem Anschluß der Spannungsversorgungsquelle V_nn vorgesehen ist und dessen Schaltvorgang durch ein Taktsignal (Vorladesignal) 0 gesteuert wird. Andere Einheitsdekoderschaltungen sind in der gleichen Weise wie die vorerwähnte Einheitsdekoderschaltung UX-DEC₂₃₀ aufgebaut. Es ist jedoch hervorzuheben, daß die internen Adressensignale von verschiedenen Kombinationen den Einheitsdekoderschaltungen zugeführt werden.

Daher bildet von den 32 Einheitsdekoderschaltungen UX-DEC₂₀₀ bis UX-DEC₂₃₁ nur die Einheitsdekoderschaltung, die durch die komplementären Adressensignale ax2 bis ax6 bezeichnet ist, ein Auswahlsignal von hohem Pegel, und die anderen Einheitsdekoderschaltungen bilden Nichtauswahl-Signale von niedrigem Pegel. Dementsprechend wird ein Auswahlsignal nur derjenigen Einheitsgatterschaltung von den 32, die Gatterschaltung GCU bildenden Einheitsgatterschaltungen UGCU bis UGCU₃₁ zugeführt, und das Auswahlsignal wird ferner nur einer einzigen Einheitsgatterschaltung von den 32 die Gatterschaltung GCD bildenden Einheitsgatterschaltungen UGCD bis UGCD₃₁ zugeführt.

Wenn beispielsweise die internen Adressensignale äx2, ax3, ax4, ax5 und ax6 den niedrigen Pegel angenommen haben,

so erzeugt nur die Einheitsdekoderschaltung UX-DEC₇₃₀ ein Auswahlsignal von hohem Pegel. Daher wird das Ausgangssignal zu zwei Einheitsgatterschaltungen UGCDU₃₀ und UGCD₃₀ geleitet, die der Einheitsdekoderschaltung UX-DEC₂₃₀ entsprechen.

Die Einheitsgatterschaltung UGCU₃₀ besteht aus Übertragungsgatter (transfer gate)-MOSFETs Q₃₈ bis Q₃₅/ die von der entsprechenden Einheitsdekoderschaltung UX-DECp₃₀ erzeugte dekodierte Signale selektiv dem entsprechenden Einheitsworttreiber UWDU₃₀ zuführt, und aus Rücksetz-MOSFETs Q₃, bis Q₄₃, die zwischen jeden der Ausgangsanschlüsse N- bis N_g der Einheitsgatterschaltung UGCU₃₀ und dem Massepotentialpunkt der Schaltung vorgesehen sind. Die erwähnten acht Übertragungsgatter-MOSFETs Q„o bis Qoπ können in zwei Gruppen aufgeteilt werden, d.h. in vier Übertragungsgatter-MOSFETs Q„o bis Q-.. und vier weitere Übertragungsgatter-MOSFETs Q₃₇ bis Q₃₅- Die obigen vier Übertragungsgatter-MOSFETs Q₂g bis Q₃₁ und eine weitere Gruppe von vier Übertragungsgatter-MOSFETs Q₃₂ bis Q₃₅ werden in ihrem Schaltvorgang in komplementärer Weise durch Ausgangssignale 0 _, 0 _ von der dritten X-Adressendekoderschaltung X-DEC₃ gesteuert. Die erwähnten acht Rücksetz-MOSFETs können ebenfalls in im wesentlichen zwei Gruppen aufgeteilt werden. Das bedeutet, daß die acht Rücksetz-MOSFETs in vier Rücksetz-MOSFETs Q₄ bis Q₄₃/ deren Schaltvorgang durch das von der drittten X-Adressendekoderschaltung X-DEC₃ erzeugte Signal ax7 gesteuert wird, und vier Rücksetz-MOSFETs Q₃₆ bis Q₃₉/ deren Schaltvorgang durch das Signal ax7 gesteuert wird, aufgeteilt werden können. Die Rücksetz-MOSFETs dieser zwei Gruppen werden in ihrem Schaltvorgang in komplementärer Weise gesteuert. Die Übertragungsgatter-MOSFETs Q₃₈ bis Q₃. (oder die MOSFETs Q₃₂ bis Q₃₅) und die Rücksetz-MOSFETs Q₃₆ bis Q₃₉ (oder Q₄₀ bis Q₄₃) werden in ihrem Schaltvorgang in komplementärer Weise gesteuert.

Wenn beispielsweise die Übertragungsgatter-MOSFETs Q„o bis Q₃₁ (oder Q₃₂ bis Q--) eingeschaltet werden, so werden die Übertragungsgatter-MOSFETs Q₃₃ bis Q₃₅ (oder Q_o bis Q₃₁) ausgeschaltet. In diesem Fall werden die Rücksetz-MOSFETs Q₃₆ bis Q₃₉ (oder Q. bis Q₄₃) ausgeschaltet, und die Rücksetz-MOSFETs Q₄₀ bis Q₄₃ (oder Q₃₆ bis Q₃q) werden eingeschaltet.

Weitere Einheitsgatterschaltungen sind in der gleichen Weise aufgebaut wie die vorerwähnte Einheitsgatterschaltung UGCU₃₀.

Wenn ein Auswahlsignal von hohem Pegel von der Einheitsdekoderschaltung UX-DEC₂₃₀ erzeugt wird, so übertragen die Einheitsgatterschaltungen UGCU₃₀ und UGCD₃₀ die Auswahlsignale zu vier Ausgangsanschlüssen, die unter den acht Ausgangsanschlüssen N₁ bis N_R durch die Ausgangssignale der dritten X-Adressendekoderschaltung X-DEC₃ bezeichnet sind. In diesem Fall wird das Potential der vier Ausgangsanschlüsse, an die das Auswahlsignal nicht übertragen worden ist, durch die Rücksetz-MOSFETs ^auf tiefen Pegel geladen.

Figur 5 zeigt ein Beispiel der dritten X-Adressendekoderschaltung .X-DEC₃, die aus zwei Einheitsdekoderschaltungen UX-DEC₃₀ und UX-DEC₃₁ besteht. Die Einheitsdekoderschaltung UX-DEC₃₀ besteht aus MOSFETs Q₅₉/ Qg₀' die im wesentlichen einen Gegentakt-Inverter bilden, und aus einem Vorlade-MOSFET Q₁-«, der zwischen der Ausgangsleitung A₃ und dem Anschluß der Versorgungsspannung V _ vorgesehen ist und dessen Schaltvorgang durch das Taktsignal 0 gesteuert wird. Die andere Einheitsdekoderschaltung UX-DEC₃₁ ist in der gleichen Weise wie die Einheitsdekoderschaltung UX-DEC₃ aufgebaut. Entsprechend der Figur 5 werden jedoch unterschiedliche interne Adressensignale den MOSFETs zugeführt, die den Gegentakt-Inverter bilden. _;

Wenn das interne Adressensignal ax7 (oder ax7) den hohen Pegel annimmt, so erzeugt daher die Einheitsdekoder-

schaltung UX-DEC-- ein Auswahlsignal 0 _ von hohem Pegel (oder die UX-DEC₃₀ erzeugt ein Auswahlsignal 0 η von hohem Pegel), und die Einheitsdekoderschaltung UX-DEC₃₀ erzeugt ein Nichtauswahl-Signal 0 _ von niedrigem Pegel (oder die UX-DEC₃₁ erzeugt ein Nichtauswahl-Signal 0 _ von niedrigem Pegel).

Daher haben die Einheitsgatterschaltungen, die die Ausgangssignale, von der dritten X-Dekoderschaltung X-DEC₃ empfangen, die Funktion, aus acht Wortleitungen vier durch das komplementäre Adressensignal a.x7 bezeichnete Wortleitungen auszuwählen. Die Einheitsgatterschaltungen UGCU₃₀ und UGCD₃₀ übertragen nämlich Auswahlsignale zu vier Ausgangsanschlüssen, die unter den acht Ausgangsanschlüssen N₁ bis N„ durch das komplementäre Adressensignal ax7 gekennzeichnet sind.

Die von den Einheitsgatterschaltungen erzeugten Ausgangssignale werden den entsprechenden Worttreibern zugeführt. Der der Einheitsgatterschaltung UGCU- entsprechende Einheitsworttreiber UWDU^_n besteht aus acht Übertragungsgatter-MOSFETs Q₂₀' ^27' ^{wie dies die Fi}9^ur 3 darstellt. Die Gateelektrode des Übertragungsgatter-MOSFET Q₂₀ ist an den Ausgangsanschluß N₁ der entsprechenden Einheitsgatterschaltung UGCU₃₀ und an die Ausgangs leitung Jl₂ der entsprechenden Einheitsdekoderschaltung UX-DEC₂₃₀ über einen Übertragungsgatter-MOSFET Q₂O angeschlossen. In gleicher Weise ist das Gatter des Übertragungsgatter-MOSFET Q₁ an den Ausgangsanschluß N₂ und an die Ausgangsleitung £» über den MOSFET Q„_q angeschlossen, die Gateelektrode des Übertragungsgatter-MOSFET Q₂₂ ist mit dem Ausgangsanschluß N₃ und mit der

Ausgangsleitung £₂ über den MOSFET Q₃ verbunden,

und die Gateelektrode des Übertragungsgatter-MOSFET Q₉₇ ist mit dem Ausgangsanschluß N_R und der Ausgangsleitung I₂ über den MOSFET Q₃₅ verbunden. Weiterhin wird das Auswahltaktsignal 0_χΟΟ der ersten X-Adressendekoderschaltung und der Auswahltaktsignaltreiberschaltung .

X-DEC & 0 -DRV einer Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₀ο/ 0,_Ί zugeführt, Auswahltaktsignal 0 ₀₁ wird einer Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₂₂' °-96 ^zu9^eführt, das Auswahltaktsignal 0 _1o wird einer Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₂₁/ Q₂₅ zugeführt, und das Auswahltaktsignal 0 .. wird einer Elektrode eines jeden Übertragungsgatter-MOSFET Q_2n, Q₂₄ zugeführt.
Weiterhin sind die entsprechenden Wortleitungen ^WU24O k^^{S W}u248 ^Itl^"^t ^^er 3^eweil^s anderen Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₂₀ bis Q₃₇ verbunden. Die anderen Einheitsworttreiber sind in der gleichen Weise wie der oben beschriebene Einheitsworttreiber UWDU₃₀ aufgebaut.

Wenn von der Einheitsdekoderschaltung UX-DEC^_n ein Auswahlsignal erzeugt wird und ein internes Adressensignal äx7 von niedrigem Pegel der dritten X-Adressendekoderschaltung X-DEC₃ zugeführt wird, so werden an jeden der Ausgangsanschlüsse N₁ bis N. der Einheitsgatterschaltungen UGCU₃₀, UGCD₃ Auswahlsignale erzeugt und das Potential der anderen Ausgangsanschlüsse N₅ bis Ng nimmt den niedrigen Pegel an. Daher werden von den acht, die Einheitsworttreiber UWDU₃₀, UWDD-bildenden Übertragungsgatter-MOSFETs die Übertragungsgatter-MOSFETs Q₂₄ bis Q₂₇ abgeschaltet, und die Übertragungsgatter-MOSFETs Q₂ bis Q₂₃ werden eingeschaltet. Dementsprechend werden die Wortleitungen W „., und mit dem Auswahltaktsignal 0 _QQ über den Übertragungsgatter-MOSFET Q₃₃ versorgt, die Wortleitungen W₀₂₄₃ und W₀₂₄₂ werden mit dem Auswahl-Taktsignal 0 _Q1 überden Übertragungsgatter-MOSFET Q₂₂ versorgt, die Wortleitungen WTj₂₄₁ und W₀₂₄₁ werden mit dem Auswahltaktsignal 0 _1O über den Übertragungsgatter-MOSFET Q₂₁ versorgt, und die Wortleitungen W₀₂₄₀ und W _24Q werden über den Übertragungsgatter-MOSFET Q₂ mit dem Auswahltaktsignal 0_χ11 versorgt.

Wie später im einzelnen unter Bezugnahme auf die Figur 4 beschrieben wird, wird von den vier Auswahltaktsignalen 0 _oo bis 0 .J₁ nur dasjenige Auswahltaktsignal, das durch die komplementären Adressensignale axO, a.x1 bezeichnet ist, durch die erste X-Adressendekoderschaltung und Auswahltaktsignaltreiberschaltung X-DEC₁ & 0 -DRV-Schaltung auf den hohen Pegel umgeschaltet. Wenn beispielsweise das Auswahltaktsignal 0 _nn den hohen Pegel annimmt, so wird ein Auswahltaktsignal von hohem Pegel nur zu den Wortleitungen W_n^₄-., W_n?41 übertragen. Mit anderen Worten wird das Auswahltaktsignal von hohem Pegel nur zu denjenigen Wortleitungen ^943' ^Wn243 übertragen, die unter der Anzahl von die Speicherfelder bildenden Wortleitungen durch die komplementären Adressensignale a.xO bis a.x7 bezeichnet sind. Daher werden die Wortleitungen W_n;),,, ^WD243 ^aus9^ewählt.

Da das Auswahltaktsignal von hohem Pegel der Wortleitung W_n^.η zugeführt wird, werden die Speicherzellen ausgewählt, deren Auswahlanschlüsse mit dieser Wortleitung verbunden sind. Das Potential der an die Eingangs/ Ausgangsanschlüsse der ausgewählten Speicherzellen angeschlossenen Datenleitung ändert sich in Abhängigkeit von den in den Speicherzellen gespeicherten Informationen.

In diesem Fall ist eine Pseudozelle (dummy cell) mit der anderen Datenleitung verbunden, die mit der obigen Datenleitung ein Paar bildet, und an die andere Datenleitung wird ein Referenzpotential angelegt. Danach wird der an das Paar von Datenleitungen angeschlossene Leseverstärker in Betrieb gesetzt und die Potentialdifferenz zwischen den beiden Leitungen des Datenleitungspaares wird verstärkt. Wie oben erwähnt wurde, nehmen die komplementären Datenleitungen D , D bis D₂₅,, D₃₅₆ die Potentiale an, die durch die Informationen bestimmt 5 sind, die in den ausgewählten und mit einer Seite der

komplementären Datenleitungen verbundenen Speicherzellen gespeichert sind. Von diesem komplementären Datenleitungen D₀, D_n bis D_?t-_fi, D-jc^ wird das durch die komplementären Adressensignale a.yO bis a.y7 bezeichnete Paar von komplementären Datenleitungen durch die erste Y-Adressendekoder & Auswahltaktsignaltreiberschaltung Y-DEC₁ & 0_Y-DRV/ durch die zweite und die dritte Y-Adressendekoderschaltung Y-DEC₂, Y-DEC₃, den Spaltenschalter C-SW, den Spaltenschaltertreiber CSD und die Gatterschaltung GC ausgewählt. Dementsprechend empfängt die Eingangs- und Ausgangsschaltung über komplementäre gemeinsame Datenleitungen CD₁, CD₁ bis CD;, CD. Informationen, die in denjenigen Speicherzellen gespeichert sind, die durch die komplementären Adressensignale a.xO bis ax7, ayO bis a.y7 innerhalb der vier Speicherfelder M-ARY .j bis M-ARY₄ bezeichnet sind.

Bei Empfang der komplementären Adressensignale cixO, a.x1 und des von dem Taktsignalgenerator TG (vgl. Figur 1) gebildeten Auswahltaktsignals 0 erzeugt die erste X-Adressendekoderschaltung und Auswahltaktsignaltreiber schaltung X-DEC₁ & 0 -DRV die oben erwähnten vier Auswahl taktsignal 0 _ bis 0 -i-1 · Die so gebildeten Auswahltaktsignale 0 _no bis 0 ₁₁ werden den Einheitsworttreibern UWDU₀ bis UWDU₃₁ und UWDD bis UWDD-.. zugeführt. Die Figur 4 zeigt ein Ausführungsbeispiel der ersten X-Adressendekoderschaltung und Auswahltaktsignaltreiberschaltung X-DEC₁ & 0 -DRV. ;

I X

Die erste X-Adressendekoderschaltung und Auswahltaktsignaltreiberschaltung X-DEC₁ & 0 -DRV besteht aus der ersten X-Adressendekoderschaltung X-DEC₁, die die komplementären Adressensignale jaxO, a.x1 dekodiert, und aus der Auswahltaktsignaltreiberschaltung 0 -DRV, die

die Ausgangssignale der ersten X-Adressendekoderschaltung X-DEC₁ und das Auswahltaktsignal 0 empfängt und die die Auswahltaktsignale 0 _rv^ bis 0 _ΛΛ erzeugt.

Die erste X-Adressendekoderschaltung X-DEC₁ besteht aus vier Einheitsdekoderschaltungen UX-DEC₁₀ bis

Figur 4 zeigt von den vier Einheitsdekoderschaltungen die Einheitsdekoderschaltung UX-DEC₁₀ im einzelnen. Die Einheitsdekoderschaltung UX-DEC₁₀ besteht aus einer NOR-Gatterschaltung mit zwei Eingängen, die aus zwei Treiber-MOSFETs Q₅₂/ Q53 besteht, die zwischen die Ausgangsleitung Jl₁ und dem Massepotential V_cc der Schaltung geschaltet sind, aus einem Vorlade-MOSFET Qc₀, der zwischen die Ausgangsleitung Jl₁ und die Versorgungsspannung V__, gelegt ist und dessen Schaltvorgang durch ein Taktsignal (Vorladesignal) 0 gesteuert wird, und aus einem sogenannten Abschneide-MOSFET Q₅₁ ("cut MOSFET"), dessen eine Elektrode mit der Ausgangsleitung Jl₁ verbunden und dessen Gate-Elektrode mit der Versorgungsspannung Vp_C verbunden ist. Die anderen Einheitsdekoderschaltungen UX-DEC₁₁ bis UX-DEC..-sind in der gleichen Weise wie die vorerwähnte Einheitsdekoderschaltung UX-DEC₁₀ aufgebaut. Hierbei muß man darauf achten, daß die internen Adressensignale von verschiedenen Kombinationen jeder der Einheitsdekoderschaltungen zugeführt werden. Dementsprechend erzeugt unter den vier Einheitsdekoderschaltungen nur diejenige Einheitsdekoderschaltung, die durch die komplementären Adressensignale axO, ax1 bezeichnet ist, ein Auswahlsignal von hohem Pegel, und die anderen Einheitsdekoderschaltungen erzeugen Nichtauswahl-Signale von niedrigem Pegel.

Der Auswahltaktsignaltreiber 0 -DRV besteht aus vier Übertragungsgatter-MOSFETs Q₅₄ bis Q₅₇. Das Auswahltaktsignal 0 wird einer Elektrode eines jeden der Übertragungsgatter-MOSFETs Q₅₄ bis Q₅₇ zugeführt. Die Auswahltaktsignale 0 -^. bis Φ λ λ werden von der anderen Elektrode eines jeden Übertragungsgatter-MOSFETs Q bis Q__ erzeugt. In ihrem Schaltvorgang werden die Übertragungsgatter-MOSFETs durch die entsprechenden Einheitsdekoderschaltungen gesteuert. Insbesondere wird der

Übertragungsgatter-MOSFET Q₅₄ in seinem Schaltvorgang durch ein Signal gesteuert, das von der Einheitsdekoderschaltung UX-DEC_1n erzeugt wird, der Übertragungsgatter-MOSFET Q₅₅ wird in seinem Schaltvorgang durch ein Signal gesteuert, das von der Einheitsdekoderschaltung UX-DEC₁₁ erzeugt wird, der Übertragungsgatter-MOSFET Qcc wird in seinem Schaltvorgang durch ein von der Einheitsdekoderschaltung UX-DEC₁₂ erzeugtes Signal gesteuert, und der Übertragungsgatter-MOSFET Qc₇ wird in seinem Schaltvorgang durch ein von der Einheitsdekoderschaltung UX-DEC₁₃ erzeugtes Signal gesteuert. Deshalb wird von den vier Übertragungsgatter-MOSFETs nur der Übertragungsgatter-MOSFET eingeschaltet, der durch die komplementären Adressensignale a.xO, a.x1 bezeichnet wird. Daher wird von den Auswahltaktsignalen 0 _nn bis 0 ₁₁ das Auswahltaktsignal 0 als Auswahltaktsignal erzeugt. Während der Ausführung des Auswahlvorganges für die vier Wortleitungen nimmt das Auswahltaltsignal 0 den hohen Pegel an. Daher nimmt während der Ausführung des Auswahlvorganges von Wortleitungen irgendein Signal von den Auswahltaktsignalen 0 ~.~ bis

XUU

0 .... den hohen Pegel an.

Wenn beispielsweise die internen Adressensignale axO, ax1 den niedrigen Pegel annehmen, so erzeugt die Einheitsdekoderschaltung UX-DEC₁₀ ein Auswahlsignal, das veranlaßt, daß der MOSFET Q₁-. eingeschaltet wird. Daher wird das Auswahltaktsignal 0 als Auswahltakt-

signal 0 _ über den MOSFET Q . erzeugt. Während nämlich der Auswahlvorgang für die Wortleitungen ausgeführt wird, erzeugt der MOSFET Q₁- - das Auswahlsignal 0 _n_ von hohem Pegel.

Wie oben beschrieben wurde, ist die Einheitsdekoderschaltung mit einem Abschneide-MOSFET (cut MOSFET) Q₅- versehen. Deshalb kann aufgrund der Selbst-Bootstrap-Funktion des Übertragungsgatter-MOSFET der Hochpegel-

1432973

wert des Auswahltaktsignals 0__ im wesentlichen dem Hochpegelwert des Auswahltaktsignals 0 gleichgemacht werden. Wenn nämlich der hohe Pegel an die Gateelektrode des Übertragungsgatter-MOSFET Q₅₄ über den Abschneide-MOSFET Qc₁ angelegt wird, so wird unter der Gateelektrode des Übertragungsgatter-MOSFET Q₅₄ eine Inversionsschicht gebildet. Demzufolge wird zwischen der Gateelektrode und der Inversionsschicht eine Kapazität gebildet und elektrisch geladen. Wenn das Auswahltaktsignal 0 von dem niedrigen Pegel auf den hohen Pegel für die Auswahl einer Wortleitung wechselt, so wird das Potential der Gateelektrode des übertragungsgatter-MOSFETs Q₅₄ aufgrund der Funktion der elektrisch aufgeladenen Kapazität angehoben. Dementsprechend wird das Potential des Auswahltaktsignals 0 _,» nahezu gleich dem Potential des

XUU

Auswahltaktsignals 0 . Mit anderen Worten kann der durch die Schwellspannung des Übertragungsgatter-MOSFET verursachte Pegelverlust reduziert werden. Da das Potential der Gateelektrode des Übertragungsgatter-MOSFET Q,-₄ ansteigt, wird der Abschneide-MOSFET Q^₁ abgeschaltet. Dies ermöglicht es, ein Abfließen der elektrischen Ladung aus der Kapazität zu verhindern.

Nachfolgend wird der Vorgang zum Auswählen der Wortleitungen bei dem dynamischen RAM nach der vorliegenden Erfindung unter Bezugnahme auf die Figuren 3 bis erläutert.

Wenn das Adressenabtastsxgnal RAS den hohen Pegel annimmt, so erzeugt der Taktsignalgenerator TG ein Taktsignal 0 von hohem Pegel. Aufgrund dieses Taktsignales 0 wird eine parasitäre Kapazität vorgeladen.

Da das Vorladesignal 0 den hohen Pegel annimmt, wird der Vorlade-MOSFET Q,-_o während der Vorladeperiode eingeschaltet. Daher werden Signale von hohem Pegel von den Einheitsdekoderschaltungen UX-DEC₁₀ bis UX-DEC₁₃ erzeugt, welche die erste X-Adressendekoderschaltung X-DEC₁ bilden. Es werden nämlich alle Übertragungsgatter-

MOSFETs Q₁-. bis Q₅₇, die die Auswahltaktsignaltreiberschaltung 0 -DRV bilden, eingeschaltet. Da weiterhin die Vorlade-MOSFETs Q₄₉/ Q491 durch ein Vorladesignal 0 von hohem Pegel eingeschaltet werden, werden von den die zweite X-Adressendekoderschaltung X-DEC„ bildenden Einheitsdekoderschaltungen UX-DEC₂ bis UX-DECp-... Signale von hohem Pegel erzeugt. Daher werden die Einheitsgatterschaltungen mit Signalen von hohem Pegel von den entsprechenden Einheitsdekoderschaltungen UX-DEC₂ (n = 00 bis 31) versorgt. Da die Vorlade-MOSFETs Q,-_o, Q^₁ durch das Vorladesignal 0 von hohem

DO D I P

Pegel eingeschaltet worden sind, werden in diesem Fall von den die dritte X-Adressendekoderschaltung X-DEC-, bildenden Einheitsdekoderschaltungen UX-DEC₃₀, UX-DEC₃₁ Signale 0 _, 0 _ von hohem Pegel erzeugt. Da die Übertragungsgatter-MOSFETs Q₂₈ bis Q₃₅ (°-98 · ^^is °-35'^ ' die Einheitsgatterschaltungen bilden, eingeschaltet werden, werden hierbei von den Einheitsdekoderschaltungen UX-DEC₂ gebildete Signale von hohem Pegel zu den Gateelektroden der Übertragungsgatter-MOSFETs Q₂₀ bis Q₂₇ (Q₂Qi ki^s °-27' ^ ' ^wel^cne ^ie Einheitsworttreiber bilden, übertragen. Daher werden die Übertr.agungsgatter-MOSFETs Q₃₀ bis Q₃₇ (Q₂₀' ^bis °-27' ^ ^ein9^e~ schaltet. Zu diesem Zeitpunkt bildet der Taktsignalgenerator TG ein Auswahltaktsignal 0 von niedrigem

Ji

Pegel. Damit werden Auswahltaktsignale von niedrigem Pegel an die Wortleitungen angelegt.

Wenn sodann das Adressenabtastsignal RAS von hohem Pegel auf niedrigen Pegel wechselt, so erzeugt der Taktsignalgeneratdr TG ein Vorladesignal 0 von niedrigem Pegel und ein Taktsignal 0 von hohem Pegel.

ax

Entsprechend dem Taktsignal 0 führt der X-Adressen-

ax

puffer X-ADB externe Adressensignale AO bis A8 ein und erzeugt komplementäre Adressensignale jaxO bis ax8, die den aufgenommenen externen Adressensignalen AO bis A8 entsprechen.

Nachfolgend wird der. Fall beschrieben, in dem der X-Adressenpuffer X-ADB interne Adressensignale axO, ax1, ax2, ax3 bis ax8 von hohem Pegel (in diesem Fall nehmen die internen Adressensignale axO, ax1, ax2, ax3 bis ax8 den niedrigen Pegel an).

Da die internen Adressensignale axO, ax1 den niedrigen Pegel annehmen, fährt unter den vier Einheitsdekoderschaltungen UX-DEC₁ bis UX-DEC₁₃ nur die Einheit sdekoder schaltung UX-DEC₁₀ mit der Erzeugung eines Auswahlsignals von hohem Pegel fort. Demgegenüber erzeugen die anderen Einheitsdekoderschaltungen UX-DEC₁.. bis UX-DEC₁₃ Nichtauswahlsignale von niedrigem Pegel, weil die internen Adressensignale axO, ax1 den hohen Pegel annehmen. Daher wird von den vier übertragungsgatter-MOSFETs Q₅₄ bis Q₅₇ nur der Übertragungsgatter-MOSFET Q₅₄ eingeschaltet und die anderen drei MOSFETs Qcr bis Qc₇ werden ausgeschaltet.

Da die internen Adressensignale ax2, ax3 bis ax6 den niedrigen Pegel annehmen, fährt von den 32 Einheitsdekoderschaltungen UX-DECp₀₀ bis UX-DEC₇₃₁, die die zweite X-Adressendekoderschaltung X-DEC» bilden, nur die Einheitsadressendekoderschaltung UX-DEC₂₃ , welche mit einer Kombination von internen Adressensignalen ax2, ax3 bis ax6 versorgt wird, damit fort, ein Auswahlsignal von hohem Pegel zu erzeugen, und die anderen Einheitsdekoderschaltungen bilden Nichtauswahlsignale von niedrigem Pegel. Daher wird weiterhin von der Einheitsdekoderschaltung UX-DEC₂₃₀ ein Signal (Auswahlsignal) von hohem Pegel den Einheitsgatterschaltungen UGCU₃ und UGCD₃ zugeführt. Demgegenüber werden den anderen Einheitsgatterschaltungen von den entsprechenden Einheitsdekoderschaltungen UX-DEC₂ (n = 00 bis 28,31) Signale (Nichtauswahlsignale) von tiefem Pegel weiterhin zugeführt.

5 Da das interne Adressensignal ax7 den hohen Pegel annimmt, fährt von den beiden die dritte X-Adressen-

dekoderschaltung X-DEC₃ bildenden Einheitsdekoderschaltungen nur die Einheitsdekoderschaltung UX-DEC₃₀ damit fort, ein Signal (Auswahlsignal) ^ _ von hohem Pegel zu erzeugen. Demgegenüber erzeugt die Einheitsdekoderschaltung UX-DEC₃₁ ein Signal (Nichtauswahlsignal) 0 ₇ von niedrigem Pegel.

Daher bleiben von den acht übertragungsgatter-MOSFETs, die die Einheitsgatterschaltungen UGCU₃₀, UGCD₃ bilden, nur die Übertragungsgatter-MOSFETs Q₃₂ bis Q35 leitend, und die anderen Übertragungsgatter-MOSFETs Q₂g bis Q₃₁ werden nichtleitend gemacht. Von den acht Rücksetz-MOSFETs, die die Einheitsgatterschaltungen UGCU_3n, UGCD- bilden, werden die das interne Adressensignal ax7 von hohem Pegel empfangenden Rücksetz-MOSFETs Q₃₆ bis Q₃₉ eingeschaltet, und die Rücksetz-MOSFETs Q_4n bis Q*o, die das interne Adressensignal ax7 empfangen, werden abgeschaltet. Da die Rücksetz-MOSFETs Q_4n bis Q₄₃ eingeschaltet werden, nehmen die Potentiale der Ausgangsanschlüsse N₁ bis N₄ Massepotential an. Daher werden von den acht Übertragungsgatter-MOSFETs, die die Einheitsworttreiber UWDU₃₀, UWDD₃ bilden, die Übertragungsgatter-MOSFETs Q₂₀ bis Q₂₃ abgeschaltet.

Sodann wird ein Auswahltaktsignal 0 , welches auf den hohen Pegel ansteigt, von dem Taktsignalgenerator TG erzeugt; d.h. von dem Auswahltaktsxgnaltrexber 0 -DRV wird über den Übertragungsgatter-MOSFET Q₁.., der eingeschaltet ist, das Auswahltaktsignal 0 als Auswahltaktsignal 0_χΟΟ erzeugt. Die erste X-Adressendekoderschaltung X-DEC₁ läßt von den vier Auswahltaktsignalen 0 ₀₀ bis 0-1-1 nämlich nur das Auswahltaktsignal 0 _nn den hohen Pegel annehmen. Daher werden die Wortleitungen WU₂₄₇, WD₅₄₇ ausgewählt, und ihre Potentiale nehmen entsprechend dem ausgewählten Taktsignal 0 den hohen Pegel an. Ohne 5 daß dies eine Beschränkung darstellt wird dann, wenn der

Pegel des Auswahltaktsignales 0 durch die Bootstrap-Schaltung angehoben wird, der durch die Schwellspannung des MOSFETs verursachte Spannungsverlust durch die Selbst-Bootstrap-Funktion der Ubertragungsgatter-rMOSFETs Q54' Q07 ^reduziert' ^{und der} Pegel des Auswahltaktsignals 0 wird zu den Wortleitungen WU₀₄₇, WD₉₄₇ übertragen. Dabei arbeitet der MOSFET Q₃₅ als Abschneide-MOSFET (cut MOSFET) der dann, wenn die Gate-Spannung des MOSFET Q₀₇ durch die Selbst-Bootstrap-Funktion angehoben wird, verhindert, daß die Gate-Spannung zu der Seite der Einheitsdekoderschaltung UX-DEC₂,_ geliefert wird.

Obgleich die Übertragungsgatter-MOSFETs Q₃₄ bis Qjc eingeschaltet sind, werden die Wortleitungen WU₀₄₄

bis WU-.,- und WD_n.. bis WD₀., mit Nichtauswahlsignalen ZQo <£44 /s4o

von niedrigem Pegel versorgt und werden nicht ausgewählt, weil die Auswahltaktsignale 0 .. bis Φ α λ von niedrigem Pegel sind.

Figur 7 zeigt ein Ausführungsbeispiel der Adressenpuff erschaltung X-ADB, d.h. sie zeigt ein Schaltbild eines Teiles, der das komplementäre Adressensignal £x2 bei Empfang des externen Adressensignals A- erzeugt.

Bei der Figur 7 empfängt ein Verstärker 1 das Adressensignal A^ und eine Referenzspannung Vref, die von einer nicht dargestellten Referenzspannungsgeneratorschaltung erzeugt wird, und er erzeugt ein Adressensignal a2 in Phase mit dem externen Adressensignal A₀ sowie ein Adressensignal a2, dessen Phase relativ zu dem externen Adressensignal A₂ invertiert ist. Die beiden gebildeten Adressensignale a2, a2 werden einer Ausgangsschaltung zugeführt, die nachfolgend beschrieben wird.

Die Ausgangsschaltung besteht aus MOSFETs Qg., Q₈₅, Treiber-MOSFETs Q₈₆/ 0₈7' ^deren Betrieb durch die über die MOSFETs Q₈₄/ Q₈₅ zugeführten Adressensignale a2, Έ.2 gesteuert wird, und aus einem Paar von, MOSFETs Qoo' Q«9' ^^eren Drainelektroden und Gateelektroden miteinander über Kreuz verbunden sind.

Wenn das externe Adressensignal A₂ den hohen Pegel annimmt, so erzeugt der Verstärker 1 ein Adressensignal a2 von hohem Pegel und ein Adressensignal HuL von niedrigem Pegel. Daher wird der MOSFET Qgg eingeschaltet und der MOSFET Q₈- wird abgeschaltet.

Ein Taktsignal 0 von hohem Pegel, das von der Takt-

ax

signalgeneratorschaltung TG zum Einführen des Adressensignals erzeugt wird, wird zu der Gateelektrode des MOSFETs Qgg übertragen. Dementsprechend wird der MOSFET Qg₉ eingeschaltet und der MOSFET Q₈₈ wird abgeschaltet. Damit wird ein internes "Adressensignal ax2 von hohem Pegel und ein internes Adressensignal ax2 von niedrigem Pegel von der Ausgangsschaltung erzeugt. Hierbei sind die MOSFETs Q₀/ir Q_oc Abschneide-MOSFETs

o4 OD (cut MPSFETs), die so vorgesehen sind, daß die MOSFETs Q„g oder Q₈₇ die Selbst-Bootstrap-Funktion annehmen.

Andere komplementäre Adressensignale werden durch Schaltungen gebildet, die in der gleichen Weise wie die vorerwähnten Schaltungen aufgebaut sind.

Gemäß diesem Ausführungsbeispiel kann der Verbrauch an elektrischer Leistung erniedrigt werden, weil die Anzahl von Einheitsdekoderschaltungen klein ist.

Weil weiterhin die Anzahl von MOSFETs, die mit internen Adressensignalen versorgt werden, klein ist, kann die Last für die Ausgangsschaltung reduziert werden. Dementsprechend kann die Ausgangsschaltung innerhalb kurzer Zeitperioden komplementäre Adressensignale von vorgegebenen Potentialen bilden. Dementsprechend zeigt der dynamische RAM eine hohe Betriebsgeschwindigkeit.

Figur 9 zeigt eine Draufsicht auf die zweite, X-Adressendekoderschaltung X-DEC₃, die Gatterschaltung GCU und den Worttreiber WDU, die den Einheitsdekoderschaltungen DEC₂OQ» ^DEC231' ^^{en Einneits}g^atterschaltungen UGCU₃₀, UGCU₃₁, und den Worttreibern UWDU₃₀, UWDU₃₁ entsprechen, welche in Figur 3 dargestellt sind. Bei der

Figur 9 sind die den Schaltungselementen der Figur 3 entsprechenden Teile mit den gleichen Bezugszeichen versehen.

In der Figur 9 repräsentiert das mit der zweifach strichpunktierten Linie umrundete Gebiet Sub ein p-artiges Halbleitersubstrat, und die mit den unterbrochenen Linien umringten Gebiete stellen n-artige Halbleitergebiete dar, die in dem p-artigen Halbleitersubstrat Sub ausgebildet sind. Die n-artigen Halbleitergebiete bilden ein Sourcegebiet, ein Draingebiet und eine Leiterbahnschicht für den MOSFET. Die mit der strichpunktierten Linie umgegeben Gebiete stellen elektrisch leitende polykristalline Siliziumschichten dar, die auf dem Halbleitersubstrat über einem FeIdisolationsfilm oder einem Gateisolationsfilm gebildet sind. Die Gateelektrode oder die Leiterbahnschicht des MOSFET wird durch eine elektrisch leitende polykristalline Siliziumschicht gebildet. Bei der Figur 9 bezeichnen die mit ausgezogenen Linien umgebenen Gebiete Aluminiumschichten, die Leiterbahnschichten bilden. Ein Zwischenschicht-Isolationsfilm ist zwischen der Aluminiumschicht und der elektrisch leitenden polykristallinen Siliziumschicht ausgebildet. Kontaktlöcher C. sind für eine elektrische Verbindung der Aluminiumschicht mit der elektrisch leitenden polykristallinen Siliziumschicht ausgebildet. Die Kontaktlöcher C. sind nämlich in dem Zwischenschicht-Isolationsfilm ausgebildet, der zwischen der Aluminiumschicht und der elektrisch leitenden polykristallinen Siliziumschicht gebildet ist, so daß die Aluminiumschicht und die elektrisch leitende polykristalline Siliziumschicht über die Kontaktlöcher miteinander verbunden sind.

Um die Aluminiumschicht und das Halbleitergebiet miteinander elektrisch zu verbinden, sind Kontaktlöcher C- in dem Isolationsfilm ausgebildet, der dazwischen vorhanden ist, so daß die Aluminiumschicht und das Halb-

leitergebiet über die Kontaktlöcher C, miteinander verbunden sind. In gleicher Weise sind dann, wenn die elektrisch leitende polykristalline Siliziumschicht und das Halbleitergebiet miteinander elektrisch verbunden sein sollen, Kontaktlöcher C„ in einem Isolationsfilm ausgebildet, der zwischen ihnen ausgebildet ist, so daß die elektrisch leitende polykristalline Siliziumschicht über die Kontaktlöcher miteinander verbunden sind. Obgleich eine Anzahl von Kontaktlöchern ausgebildet sind, zeigt Figur 9 repräsentativ nur die mit C., C₃ und C₃ dargestellten Kontaktlöcher, damit die Zeichnung vereinfacht wird.

Ohne hierauf beschränkt zu sein, ist ein Halbleitergebiet V„„ zum Zuführen des Massepotentials Vg der Schaltung zu den Rücksetz-MOSFETs Q₃₆ bis Q₃₈ mit einer Aluminiumschicht V verbunden, die das Massepotential der Schaltung über eine elektrisch leitende polykristalline Siliziumschicht zuführt, die nicht dargestellt ist. Weiterhin ist, ohne daß dies eine Beschränkung darstellt, ein Halbleitergebiet V₃₅, welches das Massepotential V_ec der Schaltung zu den Rücksetz-MOSFETs Q.. bis Q₄₃ führt, an ein Halbleitergebiet V _ angeschlossen, welches das Massepotential V der Schaltung den Rücksetz-MOSFETs Q₃₆ bis Q₃₈ über eine Aluminiumschicht zuführt, welche nicht dargestellt ist.

Weiterhin ist eine in Figur 2B dargestellte Speicherzelle zwischen der Wortleitung (d.h. WU₃.g) und der benachbarten Wortleitung (d.h. WU₃₄₃) ausgebildet, und der Auswahlanschluß der so gebildeten Speicherzelle ist an die Wortleitung WU₃₄₆ oder WU₃₄₃ angeschlossen.

Wie man anhand des Vergleichs der Figur 9 mit der Figur 3 erkennt, ist die Ordnung der Wortleitungen unterschiedlich. Bei der Figur 3 sind die Wortleitungen von links nach rechts durchnumeriert, um die Zeichnung zu vereinfachen. Wenn die Gateschaltungen, Worttreiber u.a.

in der Praxis ausgebildet werden, werden die Wortleitungen der Figur 3 so wie in Figur 9 dargestellt ausgebildet. Beim Ausbilden der Einheitsgatterschaltungen und der Einheitsworttreiber entsprechend der Figur 9 muß nämlich ein Auswahltaktsignal von einer Stelle für die beiden Einheitsdekoderschaltungen herausgenommen werden, und die besetzte Fläche kann reduziert werden.

Die Gateelektrode eines eine Einheitsdekoderschaltung aufbauenden Treiber-MOSFET (d.h. MOSFET Q₄₅) ist mit einer Aluminiumschicht ax3 verbunden, die ein internes Adressensignal ax3 überträgt, oder mit einer Aluminiumschicht ax3 verbunden, welche ein internes Adressensignal ax3 überträgt, je nach dem internen Adressensignal, das daran angelegt wird.

Bei diesem Ausführungsbeispiel ist die erste Y-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung Y-DEC₁ & 0 -DRV (vgl. Figur 2A) in der gleichen Weise aufgebaut wie die erste X-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung X-DEC₁ & 0 -DRV, die in Figur 4 dargestellt ist. In diesem Fall werden komplementäre Adressensignale a.yO, ay1 anstelle der komplementären Adressensignale a.xO, a_x1 zugeführt, und ein Auswahltaktsignal 0_y wird anstelle eines Auswahltaktsignals 0_V zugeführt. Damit erzeugt die erste Y-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung Y-DEC₁ & 0 -DRV Auswahltaktsignale 0 _QQ bis 0 .J₁ anstelle von Auswahltaktsignalen 0 __o bis 0 .....

Weiterhin ist die dritte Y-Adressendekoderschaltung Y-DEC, (vgl. Figur 2A) in der gleichen Weise wie die dritte X-Adressendekoderschaltung X-DEC, aufgebaut, welche in Figur 5 dargestellt ist. In diesem Fall wird die dritte Y-Adressendekoderschaltung Y-DEC, mit einem komplementären Adressensignal ay7 anstelle eines komplementären Adressensignals ax7 versorgt. Daher erzeugt die dritte Y-Adressendekoderschaltung Y-DEC₃ Signale

0 ~, ~φ ₇ anstelle von Signalen 0 _, 0 _, und erzeugt weiterhin Signale ay7, ay7 anstelle von Signalen ax7, ax7.

Jeder der 32 Einheitsdekoderschaltungen UX-DEC₂₀₀ bis UY-DEC₂₃₁ (vgl. Fig. 2A), die die zweite Y-Adressendekoderschaltung Y-DEC₂ bilden, ist in der gleichen Weise aufgebaut wie die in Figur 3 gezeigte Einheitsdekoderschaltung UX-DEC₃₃ . In diesem Fall werden die Einheitsdekoderschaltungen UY-DECp₀₀ bis UY-DEC-^₁ anstelle der komplementären Adressensignale aix2 bis a.x6 mit komplementären Adressensignalen a.y2 bis a.y6 versorgt.

Jede der 32 Einheitsgatterschaltungen UGCL bis UGCL₃₁ (UGCR₀ bis UGCR₃₁), die die Gatterschaltung GCL (GCR) bilden, ist in der gleichen Weise aufgebaut wie die in Figur 3 gezeigte Einheitsgatterschaltung UGCU₃₀. Die Einheitsgatterschaltungen UGCL_Q bis UGCL₃₁ werden jedoch mit von der dritten Y-Adressendekoderschaltung Y-DEC₃ gebildeten Signalen 0 ₇, 0 ₇, ay7, äy7 anstelle der Signale 0-, 0 ₇, ax7, ax7 versorgt.

Weiter ist jeder der 32 Einheitsspaltenschaltertreiber UCDL₀ bis UCDL₃₁ (UCDR₀ bis UCDR₃₁) (vgl. Fig. 2A), welchen den Spaltenschaltertreiber CSDL (CSDR) bilden, in der gleichen Weise wie der in Figur 3 gezeigte Einheitsworttreiber UWDU₃₀ aufgebaut. In diesem Fall werden jedoch die Einheitsspaltenschaltertreiber UCDL₀ bis UCDL₃₁ (UCDRq bis UCDR₃₁) anstelle von Auswahltaktsignalen 0 _oo bis 0 .. ₁ mit Auswahltaktsignalen 0_vOO bis 0 -ι·, versorgt, die von der ersten Y-Adressendekoderschaltung & Auswahltaktsignaltreiberschaltung Y-DEC₁ & 0_Y~DRV gebildet werden.

Die erste, die zweite und die dritte Y-Adressendekoderschaltung Y-DEC₁, Y-DEC₂ und Y-DEC₃ arbeiten in der gleichen Weise wie die erwähnten ersten, zweiten und dritten X-Adressendekoderschaltungen X-DEC₁, X-DEC₂ und X-DEC₃ und werden hier nicht erwähnt. Weiterhin

arbeiten die Auswahlsignaltreiberschältung 0 -DRV, die Gatterschaltung GCL (GCR) und der Spaltenschaltertreiber CSDL (CSDR) in der gleichen Weise wie die oben erwähnte Auswahltaktsignaltreiberschaltung 0 -DRV, die Gatterschaltung GCU (GCD) und der Worttreiber WDU (WDD) und werden nicht weiter erwähnt.

Figur 6 zeigt ein weiteres Ausführungsbeispiel eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist.

Bei der Figur 6 sind Teile, die in der gleichen Weise wie jene der Figuren 3 und 5 arbeiten, mit den gleichen Symbolen versehen. Bei diesem Ausführungsbeispiel unterscheiden sich die dritte X-Adressendekoderschaltung X-DEC₃ und die Gatterschaltung GCU (GCD) von der dritten X-Adressendekoderschaltung X-DEC₃ und der Gatterschaltung GCU (GCD) der Figuren 5 und 3.

Die dritte X-Adressendekoderschaltung X-DEC₃ besteht nämlich aus zwei Einheitsdekoderschaltungen UX-DEC-. und UX-DEC₃₁. Die Einheitsdekoderschaltung UX-DEC₃₀ (UX-DEC₃₁) besteht aus einer Ratioless-Inverterschaltung, die aus MOSFETs Q₈₀/ Qo₁ (Qq?' °-83^ ^bestent· Der MOSFET Qg₀ (Qg₂) wird mit einem Vorladesignal 0 versorgt, und der Treiber-MOSFET Q₀₁ (Q_QO) wird mit

P öl ΟΔ

dem internen Adressensignal ax7 (ax7) versorgt. Die von der Ratioless-Inverterschaltung erzeugten Signale 0 ₇, 0 _ werden den Gatterschaltungen GCU, GCD zugeführt. Jeder der Gatterschaltungen GCU, GCD besteht gleich jenen des vorerwähnten Ausführungsbeispiels aus 32 Einheitsgatterschaltungen UGCU₀ bis UGCU (UGCD bis UGCD₃₁). Von diesen Einheitsgatterschaltungen ist in der Figur 6 nur die Einheitsgatterschaltung UGCU₃₁ dargestellt. Die anderen Einheitsgatterschaltungen sind in der gleichen Weise wie die Einheitsgatterschaltung UGCU₃₁ aufgebaut.

Die Einheitsgatterschaltung UGCU₃₁ besteht aus Transfer-Gate (Übertragungsgatter-)MOSFETs Q₆₄ bis Q,-, die durch das Signal 0 - gesteuert werden, aus Übertragungsgatter-

MOSFETs Qgg bis Q₇₁/ die durch das Signal 0 ₇ gesteuert werden, aus durch das Signal 0 ₇ gesteuerten Rücksetz-MOSFETs Q₇₆ bis Q₇₉ und aus durch das Signal 0~ gesteuerten Rücksetz-MOSFETs Q₇₂ bis Q₇₅-Der Pegel des Signales 0 ₇ und der Pegel des Signales 0 ₇ haben zu den komplementären Adressensignalen a.x7 komplementäre Werte. Wenn beispielsweise das interne Adressensignal ax7 (oder ax7) den hohen Pegel annimmt, so hat das Signal 0 ₇ (oder 0 ) den hohen Pegel, und das Signal 0 - (oder 0 -.) hat den niedrigen Pegel. Dementsprechend werden die übertragungsgatter-MOSFETs Q₄ bis Q₆₇ (oder Q_fig bis Q₇₁) eingeschaltet, und die Übertragungsgatter-MOSFETs Q₆₈ bis Q₇₁ (oder Qcλ bis Qf^) werden abgeschaltet. Dementsprechend wird das von der Einheitsdekoderschaltung UX-DEC₂₃₁ erzeugte Signal (dekodiertes Signal) dem Einheitsworttreiber UWDU₃₁ über die eingeschalteten Übertragungsgatter-MOSFETs Q₆₄ bis Q₅₇ (oder Q₆₈ bis Q₇₁) und über die Ausgangsanschlüsse N₁ bis N. (oder N_n. bis No) zugeführt. In diesem Fall werden die Potentiale der Ausgangsanschlüsse N₅ bis N_g (oder N₁ bis N₄), an die die Übertragungsgatter-MOSFETs Q₆₈ bis Q₇₁ (bzw. Q₆₄ bis Q_fi7) des jeweiligen AUS-Zustandes angeschlossen sind, über die eingeschalteten Rücksetz-MOSFETs Q₇₆ bis Q₇₉ (oder Q₇₂ bis Q₇₅) und über den Treiber-MOSFET Qg₁ (oder Q03) auf das Massepotential der Schaltung gelegt.

Wenn das von der Einheitsdekoderschaltung UX-DEC₃₃₁ erzeugte Signal ein Auswahlsignal ist, so wird daher wie bei dem früheren Ausführungsbeispiel das Auswahlsignal einer Wortleitung zugeführt, die durch die komplementären Adressensignale axO bis ax7 bezeichnet ist.

Gemäß diesem Ausführungsbeispiel ist keine Verdrahtung für die Übertragung der Signale ax7, ax7 zu den Einheitsgatterschaltungen notwendig. Daher kann die Größe des dynamischen RAM um diejenige Fläche reduziert werden, die sonst durch diese Verdrahtung besetzt wäre.

Nachfolgend werden einige Hauptwirkungen aufgeführt, die mit der vorliegenden Erfindung erreicht werden:

(1) Die Adressendekoderschaltung ist in drei Stufen aufgeteilt um die Anzahl der Einheitsadressendekoderschaltungen, die die Adressendekoderschaltung aufbauen, zu verringern. Beispielsweise können 256 Wortleitungen ■ (das gleiche gilt für die Datenleitungen) bei einer erforderlichen Gesamtzahl von 38 Einheitsadressendekoderschaltungen ausgewählt werden, d.h. es sind vier erste Adressendekoderschaltungen und 32 zweite Adressendekoderschaltungen sowie zwei dritte Adressendekoderschaltungen notwendig. Dies ist die Hälfte der Anzahl von Adressendekoderschaltungen bei der Figur 8.

(2) Abschneide-MOSFETs ("cut MOSFETs") werden als Übertragungsgatter-MOSFETs verwendet, die die Adressen auswählen. Daher kann die Anzahl der Einheitsadressendekoder in großem Umfang wie oben unter (1) beschrieben reduziert werden ohne daß die Anzahl der MOSFETs wesentlieh ansteigt.

(3) Wegen der Verringerung der Anzahl der Einheitsadressendekoderschaltung kann die Chipgröße der Halbr leiterspeichervorrichtung reduziert werden.

(4) Da die Anzahl der Einheitsadressendekoderschaltungen halbiert ist, wird der Verbrauch von elektrischem Strom reduziert und dementsprechend.kann auch der Verbrauch an elektrischer Leistung der Halbleiterspeichervorrichtung reduziert werden.

(5) Die Last der Adressenpufferschaltung nimmt mit der Anzahl der Einheitsadressendekoderschaltungen ab.

Daher kann innerhalb kurzer Zeitperioden die Adressenpuff erschaltung komplementäre Adressensignale von vorgegebenen Pegeln bilden, und damit kann die Halbleiterspeichervorrichtung mit hoher Geschwindigkeit arbeiten. 5 Die vorliegende Erfindung ist auf die oben beschriebenen Ausführungsbeispiele nicht beschränkt, sondern kann in verschiedener Art und Weise abgewandelt

werden. Beispielsweise kann die dritte Adressendekoderschaltung X-DEC- mit einer Dekoderschaltung aufgebaut werden, die wie die erste Adressendekoderschaltung X-DEC. die komplementären Adressensignale von zwei Bits dekodiert, und damit kann die Anzahl der Einheitsdekoderschaltungen, die die zweite Adressendekoderschaltung X-DEC₂ bilden, weiter halbiert werden.

Damit können die Bits der Adressensignale für die drei Adressendekoderschaltungen in verschiedener Art und Weise verteilt werden. Diese Möglichkeit kann auch auf die Adressendekoderschaltungen des Y-Systems angewendet werden, die Datenleitungen auswählen.

Weiterhin können die Adressendekoderschaltungen aus komplementären MOS-Schaltungen aufgebaut werden, die aus p-Kanal-MOSFETs und n-Kanal-MOSFETs bestehen.

Obgleich die voranstehende Beschreibung sich mit dem Fall befaßt hat, bei dem die vorliegende Erfindung auf einen dynamischen RAM angewendet wird, kann die Erfindung ebenfalls in der gleichen Weise auf statische RAMs oder ROMs einschließlich programmierbarer ROMs (Nur-Lese-Speicher) angewendet werden.

RS/JG

•Hi*

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Claims (1)

1. PATENTANWÄLTE; - ; ; --; - ; ;----

   STREHL SCHÜBEL-HOPF SCHULZ

   WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22 ^^-

   HITACHI, LTD.
   DEA-26 742

   7. September 1984

   Halbleiterspeichervorrichtung

   PATENTANSPRÜCHE^

   1. Halbleiterspeichervorrichtung mit einer Anzahl von Speicherzellen M, gekennzeichnet durch:

   eine Steuervorrichtung (X-ADB) die erste (a.xO, a.xl) , zweite (a.x2 .. a.x6) und dritte Auswahlsignale (ax7, ax8) und Taktsignale (0 ) bildet,

   eine erste Auswahlvorrichtung (X-DEC₁ & 0 DRV), diebei Empfang der ersten Auswahlsignale (axO, ax1) vierte Auswahlsignale bildet, die aus 'einer vorgegeben Anzahl, durch die ersten Auswahlsignale bezeichneten Speicherzellen eine Anzahl von Speicherzellen auswählt,

   eine zweite Auswahlvorrichtung (X-DEC₂) , die bei Empfang der zweiten Signale (ax2 .. ax6) und der vierten Auswahlsignale fünfte Auswahlsignale erzeugt, die aus der vorgegebenen Anzahl von Speicherzellen eine vorbestimmte Anzahl von Speicherzellen auswählt, deren Anzahl geringer ist als die der vor-

   gegebenen Speicherzellen und durch

   eine dritte Auswahlvorrichtung (X-DEC.,, GCU, WDU, GCD, WDD), die bei Empfang der dritten Auswahlsignale. (ax7), der Taktsignale und der fünften Auswahlsignale weitere Auswahlsignale erzeugt, die Speicherzellen auswählt aus der vorbestimmten, gegenüber der vorgegebenen Anzahl von Speicherzellen geringeren Anzahl von Speicherzellen,

   wobei die durch die ersten, zweiten und dritten Auswahlsignale bezeichneten Speicherzellen aus einer Anzahl von Speicherzellen ausgewählt werden.

   2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennz eichnet, daß die zweite Auswahlvorrichtung eine erste Dekoderschaltung aufweist, die die zweiten Auswahlsignale dekodiert, und erste Schaltelelemente aufweist, die durch die von der ersten Dekoderschaltung erzeugten Signale gesteuert wird, und wobei die vierten Auswahlsignale den Eingangsanschlüssen der Schaltelemente zugeführt und fünfte Auswahlsignale von den Ausgangsanschlüssen der Schaltelemente erzeugt werden.

   3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die dritte Auswahlvorrichtung zweite Schalterelemente aufweist, die von den fünften Auswahlsignalen gesteuert werden,

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   und eine vierte Auswahlschaltung aufweist, die die dritten Auswahlsignale und die Taktsignale empfängt und die alternativ ein sechstes Auswahlsignal dem Eingangsanschluß der zweiten Schaltelemente zuführt.

   4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennz eichnet, daß die vierte Auswahlvorrichtung eine zweite Dekoderschaltung aufweist, die die dritten Auswahlsignale dekodiert, eine Treiberschaltung (WDU, WDD) aufweist, die die von der zweiten Dekoderschaltung erzeugten Signale und die Taktsignale empfängt und die alternativ ein sechstes Auswahlsignal den Eingangsanschlüssen der Anzahl von zweiten Schalterelementen zuführt.

   5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch g e. k ennze.ichnet, daß der Treiber eine Anzahl von dritten Schalterelementen aufweist, die die Taktsignale über ihre Eingangsanschlüsse empfangen und die durch die von der zweiten Dekoderschaltung erzeugten Signale gesteuert wird.

   6. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Auswahlvorrichtung eine Vorrichtung aufweist, die an die Ausgangsanschlüsse der ersten Schalterelemente

   angeschlossen ist und die ein vorgegebenes Potential an die Ausgangsanschlüsse anlegt, wenn die fünften Auswahlsignale nicht an den Ausgangsanschlüssen erzeugt worden sind.

   7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Vorrichtung einen Feldeffekttransistor (Q,_, Q,_) mit

   bO do

   isoliertem Gate aufweist, der zwischen den Ausgangsanschluß des ersten Schalterelementes und einen Punkt vorgegebenen Potentials geschaltet ist.

   8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das erste Schalterelement ein Feldeffekttransistor mit isoliertem Gate ist.

   9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweiten und dritten Schalterelemente Feldeffekttransistoren mit isoliertem Gate sind.

   10. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennz eichnet, daß die Speicherzelle M einen Feldeffekttransistor (Q ) mit isoliertem Gate und einen Kondensator (CM) zum Speichern von Information aufweist.