DE3225365C2 - - Google Patents

Description

Stand der Technik

Die Erfindung geht aus von einem Verfahren zur Seriell-/Parallel-Wandlung von Datensignalen nach der Gattung des Hauptanspruchs.

Aus der US-PS 39 46 379 ist ein Serien-/Parallel-Wandler bekannt, dem an seinem Eingang Datenwörter und an jeweils einem Start- und einem Stop-Bit bestehende Synchronisierwörter zugeführt werden. Die Erkennung der Synchronisierzeichen erfolgt aus dem am Eingang anliegenden seriellen Datenstrom. Die seriellen Datensignale werden dann im Bit-Takt in ein Schieberegister eingeschrieben und parallel mit Hilfe des aus den Synchronisierzeichen abgeleiteten Worttaktes ausgelesen. Die Ableitung des Worttaktsignals ist bei dem bekannten Verfahren, insbesondere bei einer hohen Datenrate, nicht problemlos, da beispielsweise die Erkennung von Synchronwörtern bei den dann auftretenden hohen Frequenzen schwierig ist.

Aufgabe der Erfindung ist es, ein Verfahren zur Wandlung serieller Daten anzugeben, bei welchem die vorerwähnten Schwierigkeiten nicht auftreten.

Die Lösung dieser Aufgabe erfolgt mit den im kennzeichnenden Teil des Hauptanspruchs angegebenen Maßnahmen.

Vorteile der Erfindung

Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat den Vorteil, daß die Erkennung von Synchronworten in der parallelen Ebene erfolgen kann, in welcher wesentlich niedrigere Frequenzen auftreten.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Verfahrens möglich, ferner sind in weiteren Unteransprüchen vorteilhafte Schaltungen zur Durchführung des erfindungsgemäßen Verfahrens angegeben.

Zeichnung

Ausführungsbeispiele der Erfindung sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert.

Fig. 1 zeigt ein Blockschaltbild einer Schaltung zur Durchführung des erfindungsgemäßen Verfahrens.

Fig. 2 zeigt ebenfalls ein Blockschaltbild einer Schaltung zur Durchführung des erfindungsgemäßen Verfahrens in etwas detaillierterer Darstellung.

Fig. 3 zeigt eine Wahrheitstabelle für einen bei der Schaltung nach Fig. 2 verwendeten Auslesespeicher.

Fig. 4 zeigt schematisch mehrere Fälle der zeitlichen Zuordnung zwischen einem Synchronwort und dem Worttakt.

Fig. 5 zeigt ein weiteres Ausführungsbeispiel für eine in den Fig. 1 und 2 stark verallgemeinert dargestellte Verknüpfungsschaltung.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel für eine Verknüpfungsschaltung,

Fig. 7 ein Ausführungsbeispiel einer Schaltung zur Korrektur der Zuordnung der Bits zu jeweils einem Datenwort.

Fig. 8 zeigt eine Schaltungsanordnung zur Regenerierung des Taktes.

Fig. 9 zeigt Spannungszeitdiagramme von bei der Anordnung nach Fig. 8 auftretenden Signalen und

Fig. 10 zeigt eine weitere Schaltung zur Durchführung des erfindungsgemäßen Verfahrens.

Beschreibung der Ausführungsbeispiele

Der Schaltung nach Fig. 1 werden bei 1 serielle Datensignale zugeführt. Diese können beispielsweise aus aufeinanderfolgenden jeweils 8 Bit umfassenden Datenworten bestehen, wobei nach einer von der jeweiligen Anwendung abhängenden Anzahl von Datenworten ein oder mehrere Synchronworte eingeschoben sind. So hat es sich beispielsweise als günstig herausgestellt, bei der digitalen Übertragung von Videosignalen für etwa 200 Acht-Bit-Datenworte zwei jeweils 16 Bit umfassende Synchronworte vorzusehen. Die vorliegende Erfindung ist jedoch nicht auf diesen Sonderfall beschränkt. Der Einfachheit halber werden verschiedene Schaltungen anhand eines Beispiels mit einem 8-Bit-Synchronwort erläutert. Als praktisches Beispiel sei für die Folgefrequenz der Datenworte 12,5 MHz angegeben, womit sich eine Bit-Folgefrequenz von 100 MHz ergibt.

Die so beschriebenen Datensignale gelangen nun bei der Schaltung nach Fig. 1 in einen Regenerator 2, welcher aus den Datenworten ein Taktsignal mit der Bit-Folgefrequenz - im folgenden Bitfrequenz genannt - erzeugt. Diese Frequenz wird im Frequenzteiler 3 durch 8 geteilt und ergibt somit ein Worttaktsignal - im folgenden auch Taktsignal Tw genannt - welches jedoch in bezug auf die zeitliche Zuordnung zu den einzelnen Bits eines jeden Datenwortes mehrdeutig ist. Es enthält also keine Information darüber, wann ein Datenwort beginnt. Bei dem anschließenden Seriell/Parallel-Wandler 4 kann daher ebenfalls keine Zuordnung der 8 Ausgänge zu den 8 Bits eines jeden Datenwortes erfolgen. Es liegt somit hiermit eine Art vorläufige Seriell/Parallel-Wandlung vor. Um nun diese Zuordnung nachträglich herzustellen, werden die parallel vorliegenden Daten in einen Zwischenspeicher 5 eingeschrieben, welcher die Kapazität von 15 Bit hat. Der Ausgang einer jeden Speicherzelle des Zwischenspeichers 5 ist mit je einem Eingang einer Schaltung 6 verbunden, welche im folgenden als Mehrfachumschalter bezeichnet wird. Ferner sind die Ausgänge der Speicherzellen des Zwischenspeichers 5 mit den Eingängen einer Verknüpfungsschaltung 7 verbunden, deren Ausgänge wiederum mit den Steuereingängen des Mehrfachumschalters in Verbindung stehen. Wie im folgenden näher beschrieben, ist die Verknüpfungsschaltung 7 derart aufgebaut, daß bei Vorhandensein eines Synchronwortes im Zwischenspeicher 5 am Ausgang der Verknüpfungsschaltung 7 ein Signal ansteht, welches Informationen über das Vorhandensein und über die Position des Synchronwortes im Zwischenspeicher 5 enthält. Entsprechend wird dann der Mehrfachumschalter 6 angesteuert, so daß die zu jeweils einem Daten- bzw. Synchronwort gehörenden Bits gleichzeitig an den Ausgängen des Mehrfachumschalters 6 anliegen.

Eine Anordnung nach Fig. 1 ist in Fig. 2 etwas detaillierter dargestellt. Der Regenerator 2 besteht im wesentlichen aus einem steuerbaren Oszillator (VCO) 11 und einer Phasenvergleichsschaltung 10. Die Eingangssignale werden in der Phasenvergleichsschaltung 10 mit den Ausgangssignalen des steuerbaren Oszillators 11 bezüglich ihrer Phasenlage verglichen. Mit dem Ergebnis diese Vergleichs wird die Frequenz des Oszillators 11 nachgesteuert. Die Frequenz der Ausgangsspannung des steuerbaren Oszillators 11 wird in dem Frequenzteiler 3 durch 8 geteilt. Das damit entstehende Taktsignal wird den Takteingängen eines 8fachen D-Flip-Flops 12 zugeführt. Die bei 1 zugeführten seriellen Daten gelangen in ein Schieberegister 13, welchem als Takt die Ausgangsspannung des steuerbaren Oszillators 11 zugeführt ist. Die seriellen Daten werden somit durch das Schieberegister 13 durchgeschoben. Nach jeweils 8 Bitperioden werden 8 Bit gleichzeitig in das 8fach-D-Flip-Flop 12 übernommen. Sämtliche weiteren in den Figuren gezeigten D-Flip-Flops werden mit dem mit Hilfe des Frequenzteilers 3 gewonnenen Taktsignals Tw getaktet, was jedoch der Übersichtlichkeit halber im einzelnen nicht dargestellt ist.

Die Ausgänge des D-Flip-Flops 12 sind mit den Eingängen eines weiteren D-Flip-Flops 14 verbunden. Durch die oben erwähnte Taktung auch dieses Flip-Flops 14 ergibt es sich, daß in beiden Flip-Flops zusammen 16 im seriellen Signal zeitlich aufeinanderfolgenden Bits für eine Taktperiode gespeichert werden. Da jedoch bisher keine Wortsynchronisierung erfolgte, ist bei dieser Zwischenspeicherung keine Zuordnung der einzelnen Zellen zu vorgegebenen Bits eines jeden Datenwortes gegeben. Mit anderen Worten: Durch die bisherigen Schaltungsmaßnahmen ist nicht sichergestellt, daß sich ein komplettes Datenwort im Flip-Flop 14 und ein weiteres im Flip-Flop 12 befindet. Eine als Beispiel angenommene zufällige Verteilung eines Datenwortes auf die Flip-Flops 12 und 14 ist in Fig. 2 gestrichelt dargestellt. Da jedoch - wie eingangs erwähnt - auch bei den bekannten Verfahren Synchronworte erforderlich sind und diese voraussetzungsgemäß in den seriellen Signalen enthalten sind, werden erfindungsgemäß die Synchronworte zur Feststellung einer möglicherweise falschen Zuordnung des Takts zu den Datenworten benutzt. Hierzu werden sowohl die Ausgänge des Flip-Flops 12 als auch die Ausgänge des Flip-Flops 14 mit den Eingängen eines PROMs 16 verbunden. Wie später anhand der Wahrheitstabelle und anhand von Fig. 4 noch genauer erläutert wird, genügen 15 Eingänge. Mit Hilfe des PROMs 16 wird nun festgestellt, ob und an welchen Eingängen ein Synchronwort anliegt. Entsprechend dieser Information werden am Ausgang 17 des PROM 16 Signale abgegeben, die einerseits ein Synchronsignal S und andererseits ein Information über die Anzahl von Bits enthalten, um welche die vorläufige Zuordnung der Datenworte zum Takt falsch ist.

Zur Korrektur dieser Zuordnung werden die Ausgangssignale des D-Flip-Flops 14 in ein weiteres D-Flip-Flop 18 eingeschrieben, so daß an den Eingängen des Mehrfachumschalters 6 15 im seriellen Signal aufeinanderfolgende Bits parallel zur Verfügung stehen. Entsprechend der mit Hilfe des PROMs 16 gewonnenen Information werden nun 8 der 15 Eingänge des Mehrfachumschalters 6 mit 8 Ausgängen verbunden. Wie ein derartiger Mehrfachumschalter mit Hilfe von Bauelementen der Digitaltechnik verwirklicht werden kann, ist in Fig. 7 dargestellt.

Fig. 3 zeigt eine Wahrheitstabelle für das PROM 16, wobei jeweils an einem der Ausgänge 1 bis 8 ein L anliegt, wenn ein Synchronwort in entsprechender Position den Eingängen 1 bis 15 zugeführt ist. Als Beispiel für ein Synchronwort wurde LLLLLOLO gewählt. Liegt dieses Synchronwort beispielsweise - wie in der ersten Zeile der Wahrheitstabelle gezeigt - an den Eingängen 1 bis 8 an, so erscheint ein L am Ausgang 1. Da voraussetzungsgemäß an den anderen Eingängen des PROM 16 ein Datensignal, dessen Inhalt natürlich je nach Informationsgehalt der Daten unterschiedlich ist, anliegt, dürfen die an den Eingängen 9 bis 15 liegenden Daten keinen Einfluß auf das Auftreten eines L am Ausgang 1 haben und sind entsprechend programmiert, wofür im angelsächsischen Sprachraum der Ausdruck "don't care" üblich ist. In Fig. 3 sind die entsprechenden Eingänge mit X gekennzeichnet.

In Zeile 2 der Wahrheitstabelle ist das Synchronwort um ein Bit verschoben. Als Meldung, ob überhaupt und wo das Synchronwort auftritt, gibt das PROM 16 am Ausgang Nr. 2 ein L ab. Mit dieser Information wird nun der Umschalter 6 (Fig. 2) gesteuert. Durch eine entsprechende ODER-Verknüpfung kann aus den Ausgangssignalen des PROM 16 ein Synchronsignal gewonnen werden.

Zur weiteren Veranschaulichung des erfindungsgemäßen Verfahrens ist in Fig. 4 schematisch der Ausschnitt aus einem an dem PROM anliegenden Datensignal dargestellt. Und zwar handelt es sich hierbei um 24 Bit, welche in drei Datenworten à 8 Bit aufgeteilt sind. Das Synchronwort besteht in diesem Ausführungsbeispiel aus 16 Bit. In Zeile a der Fig. 4 befindet sich das erste Bit des Synchronwortes 0101000011111010 in Position 5 eines Wortes. Zeile b stellt eine andere Zuordnung des Synchronwortes dar, und zwar befindet sich hier das erste Bit in Position 8 des Wortes. In beiden Fällen ist eine entsprechende Änderung der Zuordung erforderlich, so daß sich am Ausgang des Umschalters 6 der in Zeile c dargestellte Zustand ergibt.

Die Schaltung nach Fig. 2 setzt ein PROM mit 15 Eingängen und 8 Ausgängen voraus. Derartige PROMs sind jedoch in der Technik unüblich und wurde nur zur Erläuterung der Funktion der Schaltungsanordnung nach Fig. 2 angenommen. Eine Schaltung, welche von handelsüblichen PROMs Gebrauch macht und gleichzeitig noch einige Verbesserungen der Erfindung umfaßt, ist in Fig. 5 dargestellt. Die Flip-Flops 12 und 14 entsprechen denjenigen, welche in Fig. 2 dargestellt sind. Da mit Hilfe der Schaltung nach Fig. 5 16-Bit- Synchronworte verarbeitet werden sollen, ist ein weiteres Flip-Flop 20 hinzugefügt. Die Ausgänge der Flip-Flops 12, 14 und 20 sind jeweils mit den Eingängen der PROMs 21, 22 und 23 verbunden. Diese PROMs weisen 8 Eingänge und 8 Ausgänge auf. Die Ausgänge sind parallelgeschaltet, wodurch sich eine fest verdrahtete UND-Verknüpfung bei PROMs mit Open- Collector-Ausgangsstufen ergibt. Diese steht mit zwei weiteren in Reihe geschalteten D-Flip-Flops 24 und 25 in Verbindung. In ähnlicher Weise wie bei dem PROM 16 (Fig. 2) liegt an einem der acht Ausgänge der PROMs 21, 22 und 23 je nach Zuordnung des Synchronwortes zum Taktsignal ein L an. Dieses Signal wird mit Hilfe der D-Flip-Flops 24 und 25 um 16 Bit verzögert und über ein weiteres D-Flip-Flop 26 zum Ausgang 26′ der Anordnung nach Fig. 5 geleitet.

Die Anordnung nach Fig. 5 ist darauf eingerichtet, daß zur Erhöhung der Erkennungssicherheit von Synchronworten jeweils zwei 16-Bit-Synchronworte nacheinander übertragen werden. Da diese dann die gleiche Zuordnung zu dem Takt aufweisen, ergibt sich eine Möglichkeit zu überprüfen, ob die Synchronworte richtig erkannt wurden. Hierzu werden die Signale vor dem D-Flip-Flop 24 und nach dem D-Flip-Flop 25 in einer Vergleichsschaltung 27 miteinander verglichen und nur bei Übereinstimmung ein entsprechendes Signal zur Torschaltung 28 weitergegeben. Dadurch wird erreicht, daß ein ebenfalls mit Hilfe der Schaltung nach Fig. 5 abgeleiteter Synchronimpuls nur dann weitergegeben wird, wenn zwei Synchronworte hintereinander mit gleicher Zuordnung zum Taktsignal festgestellt wurden. Ferner wird durch das D-Flip-Flop 26 auch nur dann ein Signal weitergegeben.

Wie im Zusammenhang mit der Wahrheitstabelle zum PROM 16 (Fig. 9) erläutert wurde, kann ein Synchronsignal durch eine ODER-Verknüpfung der Ausgänge des PROMs 16 abgeleitet werden. Bei der Schaltung nach Fig. 5 wurde jedoch die Ableitung eines Synchronsignals in anderer Weise gelöst. Und zwar wurde bei der Schaltung nach Fig. 5 davon ausgegangen, daß in den zugeführten Datensignalen mehrere verschiedene Synchronworte enthalten sind, welche bei der Umwandlung in serielle Daten voneinander zu unterscheiden wären und verschiedene Synchronimpulse zur Folge haben. Es werden deshalb die Ausgangssignale der D-Flip-Flops 12, 14 und 20 weiteren PROMs 31, 32 und 33 zugeführt. Diese PROMs sind derart programmiert, daß sie unabhängig von der Zuordnung der Synchronworte zum Takt Ausgangssignale abgeben, wenn ein Synchronwort vorliegt. Die Ausgangssignale sind jedoch abhängig von der Art des Synchronsignals.

In ähnlicher Weise wie die Ausgänge der PROMs 21, 22 und 23 sind auch die Ausgänge der PROMs 31, 32 und 33 zu einer UND-Schaltung miteinander verknüpft und dem Eingang einer Reihenschaltung aus zwei D-Flip-Flops 34 und 35 zugeführt. Im Fall von zwei unterschiedlichen Synchronworten genügt hier eine 2-Bit-Parallel- Verarbeitung. Wird nun beispielsweise ein 16-Bit-Synchronwort aus Gründen der Erkennungssicherheit zweimal hintereinander übertragen, so gibt die Vergleichsschaltung 37 ein entsprechendes Ausgangssignal ab, welches die Torschaltung 38 öffnet, so daß das Synchronsignal vom Ausgang des D-Flip-Flops 35 zum Eingang der Torschaltung 28 gelangt, welche unter der oben erläuterten Voraussetzung das Synchronsignal zum Ausgang 39 weiterleitet.

Fig. 6 zeigt eine weitere schaltungstechnische Möglichkeit, die vorläufige und somit ggf. falsche Zuordnung der Datenworte zu dem Taktsignal zu erkennen. Sie kann anstelle des PROMs 16 verwendet werden. Von den Eingangs- und Ausgangssignalen des D-Flip-Flops 14 (s. auch Fig. 2) werden jeweils 8 Bit mit dem vorgegebenen Synchronwort miteinander verglichen. Dieses erfolgt derart, daß die Bits 1 bis 8 den Eingängen eines ersten Komparators 41 zugeführt werden, die Bits 2 bis 9 den Eingängen eines zweiten Komparators 42 und so fort, bis die Bits 8 bis 15 den Eingängen eines achten Komparators 48 zugeführt werden. Jedem Komparator wird - was in Fig. 6 nicht dargestellt ist - als Sollwert das Synchronwort zugeführt. Derjenige Komparator, bei welchem die zugeführten 8 Bits denen des Synchronworts entsprechen, gibt ein Signal ab, das dem Umschalter 6 (Fig. 2) zugeführt werden kann.

Fig. 7 stellt ein Beispiel für eine Realisierung des Umschalters 6 (Fig. 2) mit üblichen Bauelementen dar. Das D-Flip-Flop 18 ist das gleiche wie das D-Flip- Flop 18 in der Schaltung nach Fig. 2. Die Ausgangssignale des D-Flip-Flops 18 werden gemeinsam mit den Eingangssignalen wie folgt auf die D-Flip-Flops 51 bis 58 verteilt: Die Eingänge des D-Flip-Flops 51 sind sämtlich mit den Ausgängen des D-Flip-Flops 18 verbunden. Von den Eingängen des D-Flip-Flops 52 sind jedoch nur sieben mit entsprechenden Ausgängen des D-Flip-Flops 18 verbunden, während ein Eingang mit einem Eingang des D-Flip-Flops 18 verbunden ist. Beim D-Flip-Flop 53 sind nur noch 6 Eingänge mit Ausgängen des Flip-Flops 18 verbunden, während zwei Eingänge an Eingänge des D-Flip-Flops 18 angeschlossen sind, bis dann schließlich beim D-Flip- Flop 58 nur noch ein Eingang mit einem Ausgang des D- Flip-Flops 18 und die übrigen Eingänge mit Eingängen des D-Flip-Flops 18 verbunden sind. Dadurch wird erreicht, daß in einem der D-Flip-Flops die zu einem Datenwort gehörenden Bits vollständig vorhanden sind. Die Ausgänge der D-Flip-Flops 51 bis 58 sind parallelgeschaltet und mit den Eingängen eines weiteren D- Flip-Flops 59 verbunden, an dessen Ausgängen die richtig zugeordneten 8-Bit-parallelen Datenworte abnehmbar sind. Die D-Flip-Flops 51 bis 58 sind sogenannte "Tri- State-Flip-Flops", welche einen "Enable"-Eingang aufweisen. Nur bei Vorhandensein eines entsprechenden Signals an diesem Eingang werden die in dem D-Flip- Flop gespeicherten Daten zum Ausgang weitergeleitet. Den Eingängen 61 bis 68 werden deshalb diejenigen Signale, welche die vorläufige Zuordnung der Datenworte zum Taktsignal kennzeichnen, zugeleitet. Je nach Ausführung erfolgt dieses vom PROM 16 (Fig. 2), vom Ausgang 26 der Schaltung nach Fig. 5 oder den Ausgängen der Komparatoren 41 bis 48 der Schaltung nach Fig. 6.

Fig. 8 zeigt eine Schaltung zum Regenerieren des Bittaktes, welche sich besonders zur Durchführung des erfindungsgemäßen Verfahrens eignet. Bei herkömmlichen Schaltungen zur Taktregeneration wird ein zweistufiges Prinzip angewandt. Zunächst erfolgt eine grobe Regenerierung durch Laufzeitoszillatoren oder Start/Stop-Oszillatoren. Ihre Genauigkeit ist abhängig von der Zahl der Sprünge im Datensignal. Deshalb wird dieses vorkorrigierte Taktsignal einem Phasenvergleich mit einem stabileren Taktsignal zugeführt. Dieses zweite stabilere Taktsignal wird einem steuerbaren Oszillator entnommen, dessen Frequenz bzw. Phase von der Regelspannung des Phasenvergleichers nachgeregelt wird. Die im folgenden beschriebene Schaltung weist einen einstufigen Charakter auf. Der Phasenvergleich erfolgt direkt zwischen Taktsignal und Datensignal ohne Zwischenschaltung eines Hilfsoszillators. Damit verringert sich der Schaltungsaufwand gegenüber herkömmlichen Schaltungen.

Bei 71 werden der Schaltung nach Fig. 8 Datensignale zugeführt, welche beispielhaft in Fig. 9, Zeile a, dargestellt sind. Eine Bitperiode ist mit T _B gekennzeichnet. Diese Signale werden in einem Verzögerungsglied 72 um eine halbe Bitperiode τ verzögert. Die verzögerten und die unverzögerten Signale werden über ein Exclusiv-ODER-Gatter 73 einem Eingang eines Phasenvergleichers (einer Nicht-UND- Schaltung 74) zugeführt. Am Ausgang des Exclusiv-ODER- Gatters 73 entstehen die in Zeile b dargestellten Impulse, die jeweils mit einer Flanke des Datensignals beginnen und eine halbe Bitperiode danach enden. Der steuerbare Oszillator 11 gibt eine mäanderförmige Spannung, welche in Zeile c dargestellt ist, ab. Je nach Phasenlage dieser mäanderförmigen Spannung in bezug auf die in Zeile b dargestellten Impulse ändert sich die Impulsbreite der Ausgangsimpulse des Phasenvergleichers 74. In Fig. 8 ist dieser Phasenvergleicher beispielhaft mit einem Exclusiv-ODER-Gatter realisiert. Eine Integration dieser Impulse mit Hilfe des RC-Gliedes 75, 76 ergibt eine Steuerspannung für den steuerbaren Oszillator 11.

In Zeile c der Fig. 9 sind drei verschiedene Phasenlagen der Ausgangsspannung des steuerbaren Oszillators 11 dargestellt, welche die in Zeile d gezeigte Steuerspannung zur Folge haben.

Die Schaltung nach Fig. 8 weist noch eine weitere Besonderheit auf: und zwar ist zur weiteren Steuerung der Frequenz des Oszillators 11 ein D/A-Wandler 77 vorgesehen. Werden nämlich die nach dem erfindungsgemäßen Verfahren zu wandelnden Signale durch die Wiedergabe einer Aufzeichnung gewonnen, so ist bei manchen Anwendungen die Taktfrequenz nicht konstant. Dies tritt beispielsweise bei Fernseh-Magnetaufzeichnungsgeräten mit Zeitlupen- und Zeitrafferwiedergabe auf. Dem D/A-Wandler 77 wird nun ein digitales Signal zugeführt, welches von der eingestellten Wiedergabegeschwindigkeit abhängt und die für die jeweilige Taktfrequenz erforderliche Oszillatorfrequenz beinhaltet.

Während bei den Anordnungen nach den Fig. 1, 2 und 7 die richtige Zuordnung zwischen den Datenworten und dem Takt bzw. den für die Datenworte vorgesehenen parallelen Leitungen durch eine Art Mehrfachumschalter erreicht wird, ist in Fig. 10 eine Schaltung dargestellt, bei welcher parallel zum D-Flip-Flop 12 ein weiteres D-Flip-Flop 12′ angeordnet ist. Dieses weitere D-Flip-Flop 12′ wird mit einem Taktsignal T _w ′ angesteuert, welches aus dem Taktsignal T _w durch Verzögerung mit Hilfe des Zählers 19 abgeleitet wird. Die Größe der Verzögerung ist abhängig von der Abweichung der Zuordnung zwischen Datenwort und Taktsignal vom Sollwert - also vom Ausgangssignal des PROMs 16.

Der Zähler 16 wird mit der Ausgangsspannung des Oszillators 11 getaktet. Durch das Ausgangssignal des PROMs 16 wird der Zähler auf eine entsprechende Zahl gesetzt. Mit dem Taktsignal T _w wird ein Rückwärts-Zählvorgang ausgelöst. Bei Erreichen von Null wird das Taktsignal T _w ′ an den Takteingang des Flip-Flops 12′ abgegeben. Die Daten werden also dann aus dem Schieberegister 13 übernommen, wenn die Bits eines Datenworts jeweils gleichzeitig an den Ausgängen anliegen. Am Ausgang 8′ der Schaltung nach Fig. 10 stehen dann die Datensignale in Paralleldarstellung zur Verfügung.

Claims (14)

1. Verfahren zur Wandlung serieller Datensignale, welche Datenworte und Synchronworte umfassen, die jeweils aus einer Anzahl von Bits bestehen und aus denen ein Taktsignal (T _W ) abgeleitet wird, dessen Frequenz der Folgefrequenz der Datenworte entspricht und mit dessen Hilfe eine Seriell/Parallel-Wandlung erfolgt, dadurch gekennzeichnet, daß das Taktsignal (T _W ) den Daten- bzw. Synchronworten zeitlich nicht fest zugeordnet ist, daß die parallelen Datensignale zwischengespeichert werden, daß die Anzahl der Bitperioden, um welche die zeitliche Zuordnung der Datensignale zu dem Taktsignal von einem Sollwert abweicht, ermittelt wird und daß die parallelen Datensignale aus dem Zwischenspeicher derart ausgelesen werden, daß in den parallelen Signalleitungen gleichzeitig in einer vorgegebenen Verteilung die zu jeweils einem Datenwort gehörenden Bits anliegen.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Taktsignal durch Frequenzteilung aus dem Bittakt abgleitet wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Anzahl von Bits gespeichert wird, welche mindestens zwei Datenworten entspricht.

4. Schaltung zur Durchführung des Verfahrens nach Anspruch 1, bei welcher ein steuerbarer Oszillator (11) mit dem Bittakt der seriellen Datensignale synchronisiert ist, dadurch gekennzeichnet, daß ein Teiler (3) vorgesehen ist, welcher die Frequenz des steuerbaren Oszillators (12) durch eine Zahl teilt, welche der Anzahl der Bits eines Datenwortes der seriellen Datensignale entspricht, daß sowohl das Ausgangssignal des steuerbaren Osziallators (11) als auch das Ausgangssignal des Teilers (3) einem Seriell/Parallel-Wandler (13) zugeführt ist, welcher mit Zwischenspeichern (12, 14) in Verbindung steht, daß die Ausgänge der Zwischenspeicher (12, 14) mit einer Verknüpfungsschaltung (16) verbunden sind, an deren Ausgängen ein der Abweichung der zeitlichen Zuordnung der Datensignale bzw. der Synchronsignale zu dem Taktsignal von einem Sollwert entsprechendes Signal abnehmbar ist, und daß dieses Signal dem Steuereingang eines Mehrfachumschalters (6) zuführbar ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Verknüpfungsschaltung (16) aus einem oder mehreren Auslesespeichern (PROM) (16, 21, 22, 23) besteht.

6. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Verknüpfungsschaltung (16) über n Eingänge verfügt, wobei n gleich der Anzahl der Möglichkeiten der Zuordnung eines Datenwortes zum Taktsignal plus der Anzahl der Bits je Datenwort minus 1 ist.

7. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Verknüpfungsschaltung aus mehreren Komparatoren (41, . . ., 48) besteht, welche jeweils eine Anzahl von Bits, welche der Anzahl der Bits eines Datenwortes entspricht, mit einem vorgegebenen Synchronwort vergleicht.

8. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Mehrfachumschalter (6) aus einer der Zahl der Bits je Datenwort entsprechenden Anzahl von D-Flip-Flops (51, . . . 58) besteht, welche jeweils eine Anzahl von Bitzellen aufweisen und daß die Eingänge der D-Flip-Flops mit den Eingängen und Ausgängen eines weiteren D-Flip-Flops (18) gleicher Bitzellenzahl derart verbunden sind, daß am Eingang eines jeden D-Flip-Flops (51, . . . 58) ein Datenwort mit jeweils um ein Bit verschiedener Zuordnung zum Taktsignal anliegt, daß die Ausgänge der D-Flip-Flops parallel geschaltet sind und daß die Enable-Eingänge der D-Flip-Flops mit den Ausgängen der Verknüpfungsschaltung (16) in Verbindung stehen.

9. Schaltung zur Regenerierung des Taktes von Datensignalen, bei welcher ein steuerbarer Oszillator (11) vorgesehen ist, insbesondere zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch einen Impulsformer (72, 73), welcher beginnend mit jeder Flanke der Datensignale einen Impuls vorgegebener Breite erzeugt, eine Korrelationsschaltung (74), welcher die Impulse vorgegebener Breite und das Ausgangssignal des steuerbaren Oszillators (11) zuführbar sind, und eine zwischen die Korrelationsschaltung und einen Steuereingang des steuerbaren Oszillators (11) geschaltete Integrationsschaltung (75, 76).

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Impulsformer aus einem Verzögerungsglied (72) und einer Antikorrelationsschaltung (73) besteht.

11. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß dem steuerbaren Oszillator (11) eine Steuerspannung zuführbar ist, welche in Abhängigkeit der Bit-Rate der Datensignale veränderbar ist.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß dem steuerbaren Oszillator (11) ein Digital/ Analog-Wandler zugeordnet ist, dem Signale zugeführt sind, welche von der Wiedergabegeschwindigkeit eines Aufzeichnungsgerätes abhängig sind.

13. Schaltung zur Durchführung des Verfahrens nach Anspruch 1, bei welcher ein steuerbarer Oszillator (11) mit dem Bittakt der seriellen Datensignale synchronisiert ist, dadurch gekennzeichnet, daß ein Teiler (3) vorgesehen ist, welcher die Frequenz des steuerbaren Oszillators (12) durch eine Zahl teilt, welche der Anzahl der Bits eines Datenwortes der seriellen Datensignale entspricht, daß sowohl das Ausgangssignal des steuerbaren Oszillators (11) als auch das Ausgangssignal des Teilers (3) einem Seriell/Parallel-Wandler (13) zugeführt ist, welcher mit Zwischenspeichern (12, 14) in Verbindung steht, daß die Ausgänge der Zwischenspeicher (12, 14) mit einer Verknüpfungsschaltung (16) verbunden sind, an deren Ausgängen ein der Abweichung der zeitlichen Zuordnung der Datensignale bzw. der Synchronsignale zu dem Taktsignal von einem Sollwert entsprechendes Signal abnehmbar ist und daß ferner an die Ausgänge des Seriell/Parallel-Wandlers (13) ein weiterer Zwischenspeicher (12′) angeschlossen ist, welcher die an den Ausgängen des Seriell/Parallel-Wandlers anliegenden Signale mit einem Takt übernimmt, welche in Abhängigkeit von den Ausgangssignalen der Verknüpfungsschaltung aus dem Taktsignal abgeleitet ist.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß ein Zähler (19) vorgesehen ist, welcher mit der Ausgangsspannung des steuerbaren Oszillators (11) getaktet wird, in welchen zu Beginn des durch das Taktsignal ausgelösten Zählvorgangs die Ausgangssignale der Verknüpfungsschaltung eingeschrieben werden und welcher bei Erreichen von Null ein verzögertes Taktsignal an den Takteingang des als D-Flip-Flop ausgebildeten weiteren Zwischenspeichers (12′) abgibt.