DE3033173A1

DE3033173A1 - Automatic measurement of relatiVe frequency and phase deviations - uses signal counted according to relative time count durations

Info

Publication number: DE3033173A1
Application number: DE19803033173
Authority: DE
Inventors: Heinz Ing.(grad.) 8018 Grafing Beetz; Roberto Dipl.-Ing. Curitiba Fischer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1980-09-03
Filing date: 1980-09-03
Publication date: 1982-03-18
Also published as: BR8105633A

Abstract

The method and arrangement for measuring relative frequency and phase deviations perform the measurements automatically as opposed to manually using a stopwatch and standard curves. A reference frequency signal is used to derive a first time unit. A second time unit is derived from the measurement signal delayed according to the reference frequency. Counting from a centre value begins at the start of the first time unit and ends at the start of the second time unit. The count is repeated or performed in the opposite direction depending on whether the first time period ends after or before the second. The second count ends with the later time period and its result is stored digitally and displayed. The first and second time unit counts give the phase and frequency deviations respectively.

Description

Verfahren und Anordnung zur Messung von relativenMethod and arrangement for measuring relative

Frequenz- und Phasenabweichungen Die Erfindung betrifft ein Verfahren und eine Anordnung zur Messung von relativen Frequenz- und Phasenabweichungen.Frequency and phase deviations The invention relates to a method and an arrangement for measuring relative frequency and phase deviations.

Es sind bereits Verfahren bekannt, bei welchen die relative Frequenzabweichung manuell durch Auszählen mit einer Stoppuhr und mit Hilfe einer Normierungskurve ermittelt wird.Methods are already known in which the relative frequency deviation manually by counting with a stopwatch and with the help of a normalization curve is determined.

Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem diese Messung und die Messung der Phasenabweichung automatisch durchgeführt werden können.The object of the invention is to provide a method with which this Measurement and the measurement of the phase deviation can be carried out automatically.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß aus einer definierten Anzahl -A von Perioden einer Normalfrequenz in Form einer Rechteckspannung durch eine erste Zählung eine erste Zeiteinheit abgeleitet wird, daß mindestens um eine Peride der Meßfrequenz nach Beginn der ersten Zeiteinheit7aus einer Anzahl A-fM/<N von Perioden der Meßfrequenz in Form einer Rechteckspannung, beginnend mit einer positiven oder negativen Flanke, durch eine zweite Zählung eine zweite Zeiteinheit abgeleitet wird, daß mit Beginn der ersten Zeiteinheit eine dritte Zählung von einem Mittenwert aus in einer ersten Richtung eingeleitet wird (Beginn einer ersten Zählperiode), daß zu Beginn der zweiten Zeiteinheit die dritte Zählung in der ersten Richtung beendet wird (Ende der ersten Zählperiode), daß für einen ersten Fall, in dem die zweite Zeiteinheit vor der ersten beendet ist, bei Abschluß der zweiten Zeiteinheit die dritte Zählung in der ersten Richtung wieder aufgenommen wird (Beginn einer zweiten Zählperiode), daß für einen zweiten Fall, in dem die erste Zähleinheit vor der zweiten Zeiteinheit beendet ist, am Ende der ersten Zähleinheit die dritte Zählung in der zweiten Richtung aufgenommen wird (Beginn einer zweiten Zählperiode), daß mit dem Ende der von der ersten und der zweiten Zähleinheit zuletzt endenden Zähleinheit die dritte Zählung beendet wird (Ende der zweiten Zählperiode), daß das Ergebnis der dritten Zählung gespeichert und digital angezeigt wird, daß das Ergebnis der ersten Zählperiode die Phasenabweichung ist und daß das Ergebnis nach der zweiten Zählperiode die Frequenzabweichung ist.According to the invention, this object is achieved in that a defined Number -A of periods of a normal frequency in the form of a square-wave voltage a first count a first time unit is derived that at least one Period of the measurement frequency after the beginning of the first time unit 7 from a number A-fM / <N of periods of the measuring frequency in the form of a square wave voltage, starting with a positive or negative edge, a second time unit by a second count it is deduced that at the beginning of the first time unit a third count of one Middle value off is initiated in a first direction (start of a first counting period), that at the beginning of the second time unit the third count in the first direction is ended (end of the first counting period) that for a first case in which the second time unit ends before the first, upon completion the second time unit resumed the third count in the first direction is (beginning of a second counting period) that for a second case in which the first counting unit ends before the second time unit, at the end of the first counting unit the third count is recorded in the second direction (beginning of a second Counting period) that with the end of the first and second counting units last the third count is ended at the end of the counting unit (end of the second counting period), that the result of the third count is stored and digitally displayed that the result of the first counting period is the phase deviation and that the result after the second counting period is the frequency deviation.

Vorteilhaft ist es daher, wenn ein positives Ergebnis der dritten Zählung im Zweierkomplement direkt gespeichert und angezeigt wird und wernein negatives Ergebnis der dritten Zählung dekomplementiert gespeichert und digital angezeigt wird.It is therefore advantageous if a positive result of the third The count is stored and displayed directly in two's complement and if it is negative The result of the third count is stored decomplemented and displayed digitally will.

Die Dekomplementierung ergibt sich in vorteilhafter Weise, wenn die dritte Zahlung,um eine Zähleinheit vermindert wird, w-enn vom Ergebnis das einfache Komplement gebildet wird und: wenn ein negatives Ergebnis angezeigt wird.The decomplementation results in an advantageous manner when the third payment, reduced by one counting unit, if the result is the simple one Complement is formed and: when a negative result is displayed.

Für eine kontinuierliche Anzeige der Phasenabweichung wird die dritte Zählung näch jeder ersten Zählperiode von neuem aufgenommen und nur die erste Zählperiode ausgewertet. Für eine kontinuierliche Anzeige der Frequenzabweichung wird dagegen die dritte Zählung nach jeder zweiten Zählperiode von neuem aufgenommen.For a continuous display of the phase deviation, the third Counting resumed every first counting period and only the first counting period evaluated. On the other hand, for a continuous display of the frequency deviation the third count is restarted after every other counting period.

Bei einem Ergebnis der dritten Zählung, das über der Zählkapazität liegt, ist es vorteilhaft, wenn die An- zeige blinkt während das Vorzeichen in der Anzeige erhalten bleibt. Ebenso ist es vorteilhaft, wenn das Fehlen einer Frequenz durch Blinken angezeigt wird.If the result of the third count is greater than the counting capacity it is advantageous if the show flashes during the Sign is retained in the display. It is also beneficial if the absence a frequency is indicated by flashing.

Vorteilhaft ist es, wenn Zeiteinheiten von 1s, 10s, 100s, 1000s usw. gewählt werden.It is advantageous if time units of 1s, 10s, 100s, 1000s etc. to get voted.

Eine Anordnung zur Durchführung des Verfahrens ist dadurch gekennzeichnet, daß ein erster Zähler für die Normalfrequenz vorgesehen ist, daß ein zweiter Zähler für die Meßfrequenz vorgesehen ist, daß eine vom ersten Zähler steuerbare und den zweiten Zähler steuernde Synchron-Start-Einrichtung vorgesehen ist, daß ein dritter aufwärts- und abwärtszählender Zähler vorgesehen ist, daß ein den dritten Zähler antreibender Generator vorgesehen ist, daß eine Start-Stopp-Einrichtung vorgesehen ist, die vom ersten Zahler und vom zweiten Zähler steuerbar ist und an den dritten Zähler Startsignale, Aufwärtszählsignale, Abwärtszählsignale und Stoppsignale abgibt, daß eine digitale Speicher- und Anzeigeeinrichtung vorgesehen ist, daß UND-Gatter vorgesehen sind, deren erster Eingang jeweils mit einem Ausgang des dritten Zählers mit Ausnahme des Ausgangs für das Bit höchster Wertigkeit und deren Ausgang jeweils mit dem entsprechenden Eingang der Speicher- und Anzeigeeinrichtung verbunden snd, daß NAND-Gatter vorgesehen sind, deren erster Eingang und deren Ausgang jeweils den entsprechenden Anschlüssen der UND-Gatter parallelgeschaltet sind und daß eine vom Ausgang des dritten Zählers für das Bit höchster Wertigkeit gesteuert te Anzeigesteuereinrichtung vorgesehen ist, die bei einem positiven Ergebnis des dritten Zählers ein Signal an die zweiten Eingänge der NAND-Gatter anlegt und die bei einem negativen Ergebnis des dritten Zählers einen Abwärtszählschritt dieses dritten Zählers veranlaßt und um diesen Zählschritt verzögert ein Signal an die zweiten Eingänge der UND-Gatter anlegt.An arrangement for carrying out the method is characterized in that that a first counter is provided for the normal frequency, that a second counter it is provided for the measuring frequency that one controllable by the first counter and the second counter controlling synchronous start device is provided that a third Up and down counting counter is provided that a third counter driving generator is provided that a start-stop device is provided is controllable by the first counter and the second counter and to the third Counter emits start signals, count up signals, count down signals and stop signals, that a digital storage and display device is provided, that AND gate are provided, whose first input each with an output of the third counter with the exception of the output for the most significant bit and its output connected to the corresponding input of the storage and display device, that NAND gates are provided, the first input and output of which, respectively the corresponding connections of the AND gates are connected in parallel and that one from the output of the third counter for the most significant bit controlled te display control device is provided that a signal when the result of the third counter is positive to the second inputs of the NAND gate and those in the event of a negative result of the third counter causes this third counter to count down and a signal to the second inputs of the AND gate is delayed by this counting step applies.

Vorteilhaft ist es weiter, wenn eine Einrichtung vorgesehen ist, die bei Erreichung eines Endwertes im dritten Zähler ein Blinken in der Anzeigeeinrichtung bewirkt.It is also advantageous if a device is provided which when a final value is reached in the third counter, the display device flashes causes.

Vorteilhaft ist die Anwendung der Erfindung in der Trägerversorgung für Frequenzmultiplextechnik,in Meßgeräten oder im Integrierten Frequenzkontrollnetz IFN für digitale und analoge Synchronnetze.The use of the invention in carrier supply is advantageous for frequency multiplex technology, in measuring devices or in the integrated frequency control network IFN for digital and analog synchronous networks.

Anhand eines Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert.The invention is explained in more detail below with the aid of an exemplary embodiment explained.

Fig. 1 zeigt eine erfindungsgemäße Anordnung und Fig. 2 zeigt einen Impulsplan zur Erläuterung der Anordnung nach Fig. 1.Fig. 1 shows an arrangement according to the invention and Fig. 2 shows one Pulse diagram for explaining the arrangement according to FIG. 1.

Die erfindungsgemäße Anordnung enthält Geradeaus zähl er Z1 und Z2, einen Aufwärts-Abwärtszähler Z3, eine Synchron-Start-Einrichtung SSA, einen Taktgenerator G, eine Speicher- und Anzeigeeinrichtung D, UND-Gatter U1 bis U4, NAND-Gatter N1 bis N4, eine Anzeige-Steuereinrichtung AE, einen Speicher Sp und eine Entwert-Festhalteeinrichtung E.The arrangement according to the invention contains straight counters Z1 and Z2, an up-down counter Z3, a synchronous start device SSA, a clock generator G, a storage and display device D, AND gates U1 to U4, NAND gate N1 through N4, a display control device AE, a memory Sp and a validation hold device E.

An den Eingang El des Zählers Z1 wird eine Normalfrequenz fN und an den Eingang E2 des Zählers Z2 wird eine Meßfrequenz fM angelegt. Beide Frequenzen sind in Fig. 2 oben dargestellt.A normal frequency fN and an is applied to the input El of the counter Z1 a measuring frequency fM is applied to the input E2 of the counter Z2. Both frequencies are shown in Fig. 2 above.

Der Zähler Z1 gibt an seinem Ausgang, beginnend mit einer positiven oder negativen Flanke, zwischen den Zeitpunkten t1 und t3 ein Signal a ab, das je nach der Stellung des Schalters S Is, 10s, 100s, 1000s usw. andauert.The counter Z1 gives at its output, starting with a positive one or negative edge, between the times t1 and t3, a signal a from that ever after the position of the switch S Is, lasts 10s, 100s, 1000s etc.

Der Zähler Z1 sendet nach dem Zeitpunkt t1 ein Signal an die Synchron-Start-Einrichtung SSE ab, die ihrerseits den Zähler Z2 zum Zeitpunkt t2 mindestens um eine Periode der Meßfrequenz fM verzögert startet. Der Zähler Z2 gibt dann bis zum Zeitpunkt t4 ein'Signal b ab, das ebenfalls mit einer positiven oder negativen Flanke beginnt und die gleiche Impulszahl beinhaltet wie das Signal a.The counter Z1 sends a signal to the synchronous start device after time t1 SSE from which in turn the counter Z2 at time t2 by at least one period the measuring frequency fM starts with a delay. The counter Z2 then gives up to the point in time t4 a 'signal b from, which also begins with a positive or negative edge and contains the same number of pulses as signal a.

Die Signale a und b werden der Start-Stopp-Einrichtung SSA zugeführt, die ein Startsignal c, ein Aufwärts-oder Abwärts-Zählsignal d und ein Stoppsignal e abgibt.The signals a and b are fed to the start-stop device SSA, which is a start signal c, an up or down counting signal d and a stop signal e gives off.

Diese Signale werden dem von dem Generator G angetriebenen Zähler Z3 zugeführt. Dieser zählt in der ersten Zählperiode ZPl die Phasenabweichung zwischen der Normalfrequenz 9 und der Meßfrequenz fM und zwar so, daß auch bei gleicher Phasenlage mindestens eine Periode ausgezählt wird. Diese erste Zählperiode (ZP1) wird immer positiv gewertet.These signals are driven by the generator G counter Z3 supplied. This counts the phase deviation between in the first counting period ZPl the normal frequency 9 and the measuring frequency fM in such a way that even with the same phase position at least one period is counted. This first counting period (ZP1) is always rated positively.

Die Frequenzabweichung ergibt sich aus der Summe der Zählungen in der ersten Zählperiode ZP1 und in der zweiten Zählperiode ZP2. In letzterer kann der Zähler Z3 sowohl aufwärts als auch abwärts zählen, je nachdem ob die Meßfrequenz fM größer oder kleiner als die Normalfrequenz fN ist.The frequency deviation results from the sum of the counts in the first counting period ZP1 and in the second counting period ZP2. In the latter can the counter Z3 count both up and down, depending on whether the measuring frequency fM is greater or less than the normal frequency fN.

Der gestrichelt dargestellte Fall zeigt ein Signal b, das zwischen den Zeitpunkten t2 und t5 auftritt.The case shown in dashed lines shows a signal b between occurs at times t2 and t5.

Ist die Meßfrequenz fM gleich der Normalfrequenz fN, zählt der Zähler Z3 wieder bis zur Mitte zurück und die Anzeige ist null. Der Zähler Z3 ist als 12-Bit-Aufwärts- und Abwärtszähler aufgebaut, welcher bei einem Start in die Mittelstellung gebracht wird. Das höchstsignifikante Bit MSB wird als Vorzeichen gewertet.If the measuring frequency fM is equal to the normal frequency fN, the counter counts Z3 back to the middle and the display is zero. The counter Z3 is available as a 12-bit upward and down counter set up, which is brought into the middle position at a start will. The most significant bit MSB is evaluated as a sign.

Eine logische Null am Ausgang dieser Stufe bedeutet +, eine logische Eins bedeutet -.A logical zero at the output of this stage means +, a logical one One means -.

Bei einem positiven Ergebnis des Zählers Z3 bewirkt die Anzeige-Steuereinrichtung AE, das das Ergebnis über die NAND-Gater N1 bis N4 an die Speicher- und Anzeigeeinrichtung D weitergegeben wird. Ist das Ergebnis negativ, so ist eine Dekomplementierung notwendig. Die Anzeige-SteuereinrichtungAE gibt das Vorzeichen an die Speicher- und Anzeigeeinrichtung D und veranlaßt den Zähler Z3 einen Takt abwärts zu zählen und gibt nach der entsprechenden Verzögerungszeigt das Ergebnis über die UND-Gatter U1 bis U4 an die Speicher- und Anzeigeeinrichtung D.If the result of the counter Z3 is positive, the display control device operates AE, which sends the result via the NAND gates N1 to N4 to the storage and display device D is passed on. If the result is negative, a decomplementation is necessary. The display control device AE gives the sign to the storage and display device D and causes the counter Z3 to count down one clock and gives after the corresponding Delay shows the result via the AND gates U1 to U4 to the memory and Display device D.

Das Ergebnis im Zähler Z3 wird zusätzlich in den Speicher Sp übernommen. Über die Endwert-Festhalteeinrichtung E wird der Zähler Z3 beim Uberschreiten des Endwertes blockiert, wobei die Anzeige mit dem Vorzeichen erhalten bleibt. Am Ausgang A erscheint ein Signal, das ein Blinken der Anzeige in der Anzeigeeinrichtung D auslöst.The result in counter Z3 is also transferred to memory Sp. The counter Z3 is set via the end value retaining device E when the End value blocked, whereby the display with the sign is retained. At the exit A appears a signal that a flashing of the display in the display device D triggers.

13 Patentansprüche 2 Figuren13 claims 2 figures

Claims

Claims 1. A method for measuring relative frequency and Phase deviations, d u r c h e k e n n z e 1 c h n e t that from a defined Number A of periods of a normal frequency (fM) in the form of a square-wave voltage a first count a first time unit is derived that at least one Period of the measuring frequency (£ M) after the beginning of the first time unit delayed from one Number A fM / fN of periods of the measuring frequency (fM)) in the form of a square-wave voltage, starting with a positive or negative edge, through a second count one second time unit is derived that at the beginning of the first time unit a third Counting is derived from a mean value in a first direction (+) (start a first counting period) that at the beginning of the second time unit the third count ends in the first direction (end of the first counting period) that for one first case in which the second unit of time ends before the first, upon completion the third count in the first direction (+) resumed after the second time unit becomes (beginning of a second number period) that for a second case in which the first counting unit ends before the second time unit, at the end of the first counting unit the third count is recorded in the second direction (-) (beginning of a second Counting period) that with the end of the first and second counting units last the third count is ended at the end of the counting unit (end of the second counting period), that the result of the third count is stored and digitally displayed that the The result of the first counting period (ZP1) is the phase deviation and that is the result of the second counting period (ZP2) is the frequency deviation.

2. The method according to claim 1, characterized in that a positive The result of the third count is saved and displayed directly in two's complement and that a negative result of the third count is stored decomplemented and is displayed digitally.

3. The method according to claim 2, characterized in that for decomplementation the third count is reduced by one counting unit that the result is the simple one Complement is formed and that a negative result is indicated.

4. The method according to claim 1, 2 or 3, characterized in that for a continuous display of the phase deviation, the third count after each first counting period (ZP1) recorded again and only the first counting period evaluated will.

5. The method of claim 1, 2 or 3, d a du r c h g e k e n n z e i c h n e t that for a continuous display of the frequency deviation the third one Counting is started again after every second counting period (ZP2).

6. The method according to any one of the preceding claims, since d u r ch it is not noted that with a result of the third count that is over the counting capacity, the display flashes and the sign of the display is retained remain.

7. The method according to any one of the preceding claims, characterized in, that the lack of a frequency is indicated by flashing.

8. The method according to any one of the preceding claims, d a d u r c h e k e n n n n e i n e t that time units of is, 10s, 100s, 1000s etc.

to get voted.

9. Arrangement for performing the method according to one of the claims 1 to 6 or 8, indicating that a first counter (Z1) for the normal frequency (fN) is provided that a second counter (Z2) for the measuring frequency (fM) is provided that one of the first counter (Z1) is controllable and the second counter (Z2) controlling synchronous start device (SSE) is provided is that a third up and down counting counter (Z3) is provided that a generator (G) driving the third counter (Z3) is provided, that a start-stop device (SSA) is provided, which can be controlled by the first counter (Z1) and the second counter (Z5) and to the third counter (Z3) start signals, up-counting signals, down-counting signals and emits stop signals, that a digital storage and display device (D) it is provided that AND gates (U1 ... U4) are provided, the first input of which each with an output of the third counter (Z3) with the exception of the output for the highest value bit and its output with the corresponding input the storage and display device (D) are connected that NAND gates (N1 ... N4) are provided whose first input and output each correspond to the corresponding Connections of the AND gates (U1 ... U4) are connected in parallel and that one of the output of the third counter (Z3) for the most significant bit controlled display control device (AE) is provided, which is a positive result of the third counter (Z3) Signal to the second inputs of the NAND gates (N1 ... N4) and the one negative result of the third counter (Z3) a downward counting step of this third Counter (Z3) initiated and delayed by this counting step, a signal to the second Inputs of the AND gates (U1 ... U4).

10. The arrangement according to claim 9, d a d u r c h g e k e n n z e i c h n e t that a final value retaining device (E) is provided which, when of a final value in the third counter (Z3) a flashing in the display device (D) causes.

11. The arrangement according to claim 9 or 10, g e k e n n z e i c h n e t d u r c h the application in the carrier supply for frequency multiplex technology.

12. The arrangement according to claim 9 or 10, g e k e n n z <i c h n e t d u r c h the application in a measuring device.

13. Arrangement according to claim 9 or 10, g e k e n n z e i c h n e t d u r c h the application in the Integrated Frequency Control Network (JFN) for digital and analog synchronous networks.