DE3027456A1 - Integrated circuit astable trigger stage - has two parallel sets of leakage compensating IGFETs in gate circuit of supply transistor - Google Patents
Integrated circuit astable trigger stage - has two parallel sets of leakage compensating IGFETs in gate circuit of supply transistorInfo
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Abstract
Description
Integrierte Halbleiterschaltung mit einer Integrated semiconductor circuit with a
Stromquelle aus einem Verarmungs-IG-FET Die Erfindung betrifft eine integrierte Halbleiterschaltung mit einer Stromquelle aus einem Verarmungs-IG-FET. Derartige Stromquellen werden beispielsweise verwendet, um Schaltungen einem konstanten Strom zu entziehen. Dies ist beispielsweise bei einer astabilen Kippstufe aus kreuzgekoppelten Anreicherungs-IG-FET's mit Kondensatoren in den Kopplungszweigen der Fall, wobei diese Kondensatoren über die Stromquelle entladen werden, so daß die Ohmigkeit der Stromquelle entscheidend in die Kippfrequenz der Kippstufe eingeht. Bei der Konzipierung einer Halbleiterschaltung wird von Sollwerten für die einzelnen Halbleiterbauelemente ausgegangen, bei deren Einhaltung beispielsweise eine astabile Kippstufe exakt die Sollfrequenz aufweist. Es hat sich nun jedoch gezeigt, daß fertigungsbedingte Abweichungen von den Sollwerten nicht zu verhindern sind. So besteht bei der Hersteliung von Feldeffekttransistoren innerhalb einer integrierten Schaltung die Gefahr, daß einmal die Kanalweite variiert, wodurch die Ohmigkeit des Transistorkanals verändert wird, und andererseits kann die Schwellspannung der verwendeten Feldeffekttransistoren von den Sollwerten abweichen, wodurch gleichfalls bei vorgegebenen Gate-Spannungen Stromänderungen gegenüber den Sollwerten auftreten. Depletion IG-FET Current Source The invention relates to a Semiconductor integrated circuit having a power source from a depletion IG FET. Such current sources are used, for example, to provide circuits with a constant To withdraw electricity. This is for example in the case of an astable multivibrator made of cross-coupled Enrichment IG FETs with capacitors in the coupling branches are the case, with these capacitors are discharged through the power source, so that the ohmic resistance of the Power source has a decisive influence on the flip-flop frequency of the flip-flop stage. When designing a semiconductor circuit is based on setpoints for the individual semiconductor components assumed, when adhered to, for example, an astable flip-flop exactly the Has setpoint frequency. However, it has now been shown that manufacturing-related deviations cannot be prevented by the setpoints. So there is in the production of Field effect transistors within an integrated circuit risk that once the channel width varies, which changes the resistance of the transistor channel, and on the other hand, the threshold voltage of the field effect transistors used deviate from the setpoints, which also results in given gate voltages Current changes occur compared to the setpoints.
Der Erfindung liegt die Aufgabe zugrunde, derartige fertigungsbedingte Abweichungen von Sollwerten der Kenndaten von Feldeffekttransistoren zu kompensieren. In einem speziellen Fall geht es darum, Abweichungen der Schwellspannung eines Verarmungsfeldeffekttransistors, der als Stromquelle einer astabilen Kippstufe dient, sowie Veränderungen in der Kanalweite dieses Stromquelletransistors zu kompensieren. In Verbindung mit der astabilen Kippstufe aus kreuzgekoppelten Anreicherungsfeldeffekttransistoren besteht eine weitere Aufgabe darin, die Kippfrequenz des Oszillators auch unabhängig von der Schwellspannung der Anreicherungsfeldeffekttransistoren zu machen, so daß die Gesamtschaltung kompensiert und damit frequenzstabil ist. Fertigungsbedingte Streuungen der Frequenz sind damit vermieden oder extrem stark reduziert.The invention is based on the object of such production-related To compensate for deviations from nominal values of the characteristics of field effect transistors. In a special case it is a matter of detecting deviations in the threshold voltage of a depletion field effect transistor, which serves as a power source of an astable multivibrator, as well as changes in the To compensate channel width of this power source transistor. In connection with the astable multivibrator consists of cross-coupled enhancement field effect transistors another task is to make the sweep frequency of the oscillator also independent of to make the threshold voltage of the enhancement field effect transistors, so that the The entire circuit is compensated and therefore frequency-stable. Manufacturing-related scatter the frequency are thus avoided or extremely greatly reduced.
Die gestellte Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine Kompensationsschaltung vorgesehen ist, durch die gleichzeitig herstellungsbedingte Schwankungen der Schwellspannung des Stromquelletransistors und seiner Kanalweite kompensiert werden. Die Kompensationsschaltung besteht beispielsweise aus einem Spannungsteiler aus Verarmungs-IG-FET's, wobei der Spannungsabgriff des Teilers mit der Gate-Elektrode des Stromquelletransistors verbunden ist. Die Teilerschaltung ist so ausgebildet, daß eine durch den Herstellungsprozeß bedingte Stromänderung beim Betrieb der Stromquelle gegenüber dem Sollwert durch eine entsprechende Potentialänderung an der Gate-Elektrode des Stromquelletransistors kompensiert wird. Der Spannungsteiler besteht insbesondere aus drei Verarmungs-IG-FET's, wobei ein erster Transistor als Diode mit kurzgeschlossener Gate-Source-Strecke parallel zur Gate-Sourcestrecke eines zweiten Transistors geschaltet ist. Das Gate dieses Transistors ist ebenso wie das Gate und die Source-Elektrode des ersten Transistors mit Massepotential verbunden. Die Drain-Elektrode des zweiten Transistors, die zugleich den zur Gate-Elektrode des Stromquelletransistors führenden Spannungsabgriff bildet, wird über einen als Diode geschalteten dritten Transistor mit dem positiven Pol der Versorgungsgleichspannung verbunden.The object is achieved according to the invention in that a Compensation circuit is provided through the production-related at the same time Fluctuations in the threshold voltage of the power source transistor and its channel width be compensated. The compensation circuit consists of one, for example Voltage divider from depletion IG-FETs, where the voltage tap of the divider is connected to the gate electrode of the power source transistor. The divider circuit is designed so that a change in current caused by the manufacturing process when operating the current source with respect to the setpoint value by means of a corresponding change in potential is compensated at the gate electrode of the power source transistor. The voltage divider consists in particular of three depletion IG-FETs, with a first transistor as Diode with short-circuited gate-source path parallel to the gate-source path of a second transistor is switched. The gate of this transistor is also like the gate and the source electrode of the first transistor with ground potential tied together. The drain electrode of the second transistor, which is also the gate electrode of the current source transistor leading voltage tap is via a as Third transistor connected to the diode positive pole of DC supply voltage connected.
Durch diese Art der Spannungsteilerschaltung werden Abweichungen in der Schwellspannung des Verarmungsfeldeffekttransistors, der die Stronquelle bildet, kompensiert. Zur weiteren Kompensation von Kanalweitenfehlern wird der erste und der zweite Transistor in mehrere parallel geschaltete und an den Gates miteinander verbundenen Teiltransistoren aufgeteilt, wobei die Zahl der Transistoren und deren jeweilige Kanalweite so gewählt wird, daß Evanalweitenabweichungen und Abweichungen der Schwellspannung beim Stromquelletransistor optimal korrigiert werden Wie bereits erwähnt, dient eine derartig kompensierte Strom quelle vorzugsweise zur Entladung von Kondensatoren einer astabilen Stufe aus kreuzgekoppelten Anreicherungs-ïG-FEm DS, wobei die Kondensatoren in den Kopplungszweigen angeordnet sind. Dadurch lasse sich astahile Kippstufen mit einer von Fertigungsstreuungen unabhängigen Kippfrequenz realisieren.This type of voltage divider circuit prevents deviations in the threshold voltage of the depletion field effect transistor, which forms the power source, compensated. To further compensate for channel width errors, the first and the second transistor in several parallel connected and connected to each other at the gates connected sub-transistors, the number of transistors and their respective channel width is chosen so that evanal width deviations and deviations the threshold voltage at the power source transistor can be optimally corrected As already mentioned, such a compensated power source is preferably used for discharge of capacitors of an astable stage from cross-coupled enrichment ïG-FEm DS, the capacitors being arranged in the coupling branches. By doing this let astahile flip-flops with a flip-flop frequency that is independent of manufacturing variations realize.
Die Erfindung und ihre vorteilhafte Ausgestaltung soll anhand eines Ausführungsbeispieles näher erläutert werden.The invention and its advantageous embodiment is based on a Embodiment are explained in more detail.
Die Figur 1 zeigt den Stromquelletransistor TD7, der in dem speziellen Fall zur Entladung der Koppelkondensatoren cl und C2 einer astabilen Kippstufe aus kreuzgekoppelten Anreicherungsfeldeffekttransistoren T und T E4 dient. In den Drain-Strecken der Schalttransistoren TE2 und TE4 befinden sich Lastwiderstände, die aus den Verarmungsfeldeffekttran sistoren TD1 und TD3 mit kurzgeschlossener Source-Gate-Strecke bestehen. Der Verbindungspunkt P1 bzw. P3 zwischen den beiden Feldeffekttransistoren eines Stromzweiges führt über jeweils einen Koppelkondensator C1 bzw. C2 zur Gate-Elektrode des Schalttransistors TE2 bzw. TE4 im anderen Stromzweig. Die Potentialpunkte an den Gate-Elektroden dieser Schalttransistoren TE2 und TEo sind mit P2 und P4 bezeichnet. Die Kondensatoren C1 und C2 werden über die Potentialpunkte P2 und P4 und den Kopplungstransistoren. TE6 bzw. TEg sowie den nachgeschalteten Stromquelletransistor TD7 entladen. Die Entkopplungstransistoren TE6 und TEg sind gleichfalls Anreicherungsfeldeffekttransistoren mit kurzgeschlossener Gate-Drain-Strecke. Die Source-Elektroden beider Transistoren sind mit der Drain-Elektrode des Stromquelletransistors TD7 verbunden, dessen Source-Elektrode auf Massepotential U s liegt.Figure 1 shows the current source transistor TD7, which in the particular Case for the discharge of the coupling capacitors cl and C2 of an astable multivibrator cross-coupled enhancement field effect transistors T and T E4 is used. In the drain stretches the switching transistors TE2 and TE4 are load resistors that result from the depletion field effect There are sistors TD1 and TD3 with a short-circuited source-gate path. The connection point P1 and P3 between the two field effect transistors of a current branch leads over a coupling capacitor C1 or C2 to the gate electrode of the switching transistor TE2 or TE4 in the other branch. The potential points on the gate electrodes of this Switching transistors TE2 and TEo are labeled P2 and P4. The capacitors C1 and C2 are via the potential points P2 and P4 and the coupling transistors. TE6 or TEg and the downstream power source transistor TD7 unload. The decoupling transistors TE6 and TEg are also enhancement field effect transistors with short-circuited gate-drain path. The source electrodes of both transistors are connected to the drain electrode of the power source transistor TD7, the source electrode thereof is at ground potential U s.
55 Die Kompensationsschaltung für fertigungsbedingte Streuungen der Schwellspannung des Stromquelletransistors TD7 und seiner Kanalweite besteht aus den Feldeffekttransistoren und TDll und TDl2 vom Verarmungstyp. Die Gate-Source-Strecke des Transistors TD12 ist kurzgeschlossen und mit dem Potential Uss verbunden. Die Drain-Gate-Strecke des Transistors TD12 liegt somit parallel zur Gate-Source-Strecke des Transistors TDll, , dessen Drain-Elektrode über den Transistor bei bei dem die Drain-Gate-Strecke kurzgeschlossen ist, mit dem positiven Pol UDD der Versorgungsgleichspannung verbunden ist. Der zur Gate-Elektrode des Stromquelletransistors führende Spannungsabgriff liegt zwischen den Transistoren TDlo und TDll Eine fertigungsbedingte Abweichung der Schwellspannung des Stromquelletransistors TD7 wirkt sich infolge der Gleichartigkeit der Herstellungsprozesse gleichermaßen bei den Transistoren TD12 und TDll aus. Wenn somit beispielsweise die Ohmigkeit des Transistors TD7 aufgrund einer veränderten Schwellspannung über dem Sollwert liegt, sind auch die Transistoren TD12 und TDll höherohmig. Der Transistor TD12 reduziert die Aussteuerung von TDll und verstärkt damit die Auswirkung des fertigungsbedingten Fehlers. Dadurch steigt der Spannungsabfall am Spannungsabgriff des Spannungsteilers und damit an der Gate-Elektrode des Stromquelletransistors TD7 an, so daß dieser Stromquelletransistor stärker ausgesteuert wird, und der Strom durch diesen Transistor wieder seinen Sollwert erreicht. Die Teilerausgangsspannung verhält sich somit reziprok proportional zur Änderung der Schwellspannung des Verarmungsfeldeffekttransistors TD7 Die Kompensation der Fertigungstoleranz der Kanalweite des Transistors TD7 wird durch Aufteilung der Transistoren TDll und TD12 in mehrere Teiltransistoren realisiert. Hierdurch steigt der Einfluß der Kanalweitetoleranz auf das Spannungsteiler-Verhältnis an. Wenn beispielsweise die Kanalweite des Transistors TD7 um 0,1 > fertigungsbedingt vom Sollwert abweicht, so tritt die gleiche Abweichung bei jedem Teiltransistor der Transistoren TDll und TD12 auf, so daß durch diese vervielfachte Fehlerauswirkung gleichfalls eine Kompensation durch eine entsprechende Potentialänderung an der Gate-Elektrode des Transistors TD7 bewirkt wird. 55 The compensation circuit for manufacturing-related fluctuations in the The threshold voltage of the power source transistor TD7 and its channel width consists of the field effect transistors and TDll and TDl2 of the depletion type. The gate-source route of the transistor TD12 is short-circuited and connected to the potential Uss. the The drain-gate path of the transistor TD12 is thus parallel to the gate-source path of the transistor TDll, whose drain electrode over the transistor in which the Drain-gate path is short-circuited to the positive pole UDD of the DC supply voltage connected is. The voltage tap leading to the gate electrode of the current source transistor lies between the transistors TDlo and TDll. A manufacturing-related deviation the threshold voltage of the power source transistor TD7 acts due to the similarity of the manufacturing processes for the transistors TD12 and TDll. if thus, for example, the resistance of the transistor TD7 due to a changed The threshold voltage is above the setpoint value, so are the transistors TD12 and TDll higher resistance. The transistor TD12 reduces the modulation of TDll and amplifies it thus the effect of the manufacturing-related error. This increases the voltage drop at the voltage tap of the voltage divider and thus at the gate electrode of the power source transistor TD7 on, so that this current source transistor is more controlled, and the current reached its nominal value again through this transistor. The divider output voltage behaves thus reciprocally proportional to the change in the threshold voltage of the depletion field effect transistor TD7 The compensation of the manufacturing tolerance the channel width of the transistor TD7 is determined by dividing the transistors TDll and TD12 implemented in several sub-transistors. This increases the influence of the channel width tolerance on the voltage divider ratio. For example, if the channel width of the transistor TD7 deviates from the target value by 0.1> due to production, the same deviation occurs at each sub-transistor of the transistors TDll and TD12, so that through this If the effect of the error is multiplied, it is also compensated by a corresponding one A change in potential at the gate electrode of the transistor TD7 is effected.
Die Aufteilung der Transistoten TDll und TD12 in Teiltransistoren muß derart optimiert werden, daß sowohl Kanalweitenfehler als auch Fehler der Schwellspannung des Stromquelletransistors optimal kompensiert werden. In einem speziellen Fall wurde ein Stromquelletransistor TD7 verwendet, bei dem das Verhältnis Kanalweite/Kanallänge 20/600 ym betrug. In diesem Fall wurde der Transistor TDll in 21 Teiltransistoren mit einer Kanalweite von 10 um und einer Kanal länge von 50 um und der Transistor TD12 in 7 Transistoren mit einer Kanalweite von 10 um und einer Kanallänge von 50 um sowie einen Transistor mit einer Kanalweite von 7,5 ym und einer Kanallänge von 50 Um aufgeteilt. Der Transistor TDlO war identisch mit einem Teiltransistor des Transistors TDll. Bei diesen Verhältnissen wurden fertigungsbedingte Toleranzen in der Schwellspannung des Stromquelletransistors und in der Kanalweite, die zu Frequenzänderungen der Kippstufe geführt hätten, optimal korrigiert, so daß der Oszillator praktisch keine fertigungsbedingten Frequenzstreuungen mehr aufwies.The division of the transistor dead TDll and TD12 into partial transistors must be optimized in such a way that both channel width errors and errors in the threshold voltage of the current source transistor can be optimally compensated. In a special case a current source transistor TD7 was used, in which the ratio of channel width / channel length Was 20/600 ym. In this case, the transistor TDll was divided into 21 sub-transistors with a channel width of 10 µm and a channel length of 50 µm and the transistor TD12 in 7 transistors with a channel width of 10 µm and a channel length of 50 um as well as a transistor with a channel width of 7.5 ym and a channel length of 50 To split. The transistor TD10 was identical to a sub-transistor of the Transistor TDll. With these conditions there were manufacturing-related tolerances in the threshold voltage of the power source transistor and in the channel width, which to Frequency changes of the flip-flop would have been corrected optimally, so that the The oscillator had practically no production-related frequency spreads.
Frequenzstreuungen, die durch Veränderungen der Schwellspannung der Anreicherungsfeldeffekttransistoren TE2 und TE4 in der Kippstufe bedingt sind, werden mit Hilfe der Spannungsteilerschaltung aus den Transistoren TD13 , TEl4, sowie den Transistoren TES und TE8 kompensiert. Die Transistoren TE14 und TElS im Spannungsteiler sind Anreicherungsfeldeffekttransistoren mit kurzgeschlossener Gate-Drain-Strecke, so daß an der Reihenschaltung aus diesen beiden Transistoren die doppelte Transistorschwellspannung 2 UTE abfällt. Der Transistor TD13 vom Verarmungstyp, der mit den Transistoren Teil4 und TEIS in Reihe geschaltet ist, ist relativ hochohmig und sorgt dafür, daß durch den Spannungsteiler ein möglichst geringer Strom fließt. Die Gate-Source-Strecke des Transistors TD13 ist gleichfalls kurzgeschlossen und bildet den Spannungsabgriff am Spannungsteiler, der zu den Gate-Elektroden der Transistoren TE5 und TE8 von Anreicherungstyp führt. Die Source-Drain-Strecke der Transistoren TES und TE8 liegt zwischen dem Potentialpunkt 2 bzw. P4 und dem positiven Pol UDD der Versorgungsgleich spannung. Da an der Gate-Elektrode des Transistors TES bzw.Frequency spreads caused by changes in the threshold voltage of the Enrichment field effect transistors TE2 and TE4 are conditional in the trigger stage with the help of the voltage divider circuit from the transistors TD13, TEl4, and the Transistors TES and TE8 compensated. The transistors TE14 and TEIS in the voltage divider are enhancement field effect transistors with a short-circuited gate-drain path, so that on the series connection of these two transistors twice the transistor threshold voltage 2 UTE drops. The transistor TD13 of the depletion type, which is connected to the transistors part4 and TEIS is connected in series, is relatively high resistance and ensures that through the voltage divider as low a current as possible flows. The gate-source route of transistor TD13 is also short-circuited and forms the voltage tap at the voltage divider that goes to the gate electrodes of the transistors TE5 and TE8 of Enrichment type leads. The source-drain path of the transistors TES and TE8 lies between the potential point 2 or P4 and the positive pole UDD the supply of the same tension. Since the gate electrode of the transistor TES resp.
TE8 die Spannung 2 UTE (UTE = Schwellspannung der Anreicherungsfeldeffekttransistoren) abfällt, liegt an den Potentialpunkten P2 bzw. P4 eine Gleichspannung 1 UTE in der Größe der Schwellspannung eines Anreicherungsfeldeffekttransistors an. Zu dieser Gleichspannung addiert sich in den Schaltphasen die über die Kondensatoren C1 bzw. C2 eingekoppelte Spannungsflanke, die im wesentlichen der Gleichspannung UDD entspricht. Nur diese Flanke bestimmt dann in Verbindung mit der Zeitkonstanten der Auf- bzw. Entladewege die Frequenz des Oszillators, während die fertigungsbedingt streuende Schwellspannung der Anreicherunqsfeldeffekttransistoren keine Rolle spielt. Der Spannungsverlauf an den Potentialpunkten P1 bis P4 ergibt sich aus der Figur 2, Demnach springt das Potential am Punkt P1 zur Zeit tl, wenn der Stromfluß durch den Transistor TE4 unterbrochen wird, auf die Spannung UDD und bleibt auf diesem Wert bis zum Zeit- punkt t2, wenn der Transistor TE2 in den sperrenden und der Transistor TE4 in den leitenden Zustand übergeht.TE8 the voltage 2 UTE (UTE = threshold voltage of the enrichment field effect transistors) drops, there is a DC voltage of 1 UTE at the potential points P2 and P4 Size of the threshold voltage of an enhancement field effect transistor. To this DC voltage is added in the switching phases over the capacitors C1 resp. C2 coupled voltage edge, which essentially corresponds to the direct voltage UDD. Only this edge then determines, in connection with the time constants, the opening or closing. Discharge paths the frequency of the oscillator, while the manufacturing-related scatter Threshold voltage of the enrichment field effect transistors does not matter. Of the The voltage curve at the potential points P1 to P4 results from FIG. 2, Accordingly, the potential at point P1 jumps at time tl when the current flows through the transistor TE4 is interrupted to the voltage UDD and remains on this Value by time point t2 when the transistor TE2 is in the blocking state and the transistor TE4 goes into the conductive state.
Dieser Spannungssprung wird ausgelöst durch den Potentialverlauf am Punkt P4. Dort ist das Potential zum Zeitpunkt tl auf den Wert UTE abgefallen, so daß der Transistor T4 in den sperrenden Zustand übergeht. Der dadurch ausgelöste Spannungssprung um den Wert UDD bzw. um den Wert - UDD an den Potentialpunkten P1 und P3 überträgt sich auf die Potentialpunkte P2 und P4 in entsprechender Weise, da die Spannung an den Kondensatoren C1 und C2 nicht springen kann. Somit springt die Spannung am Punkt P2 zum Zeitpunkt tl auf den Wert UTE + UDD und fällt danach wieder auf den Spannungswert UTE aufgrund der Entladung über den Stromquelletransistor TD7 ab. Sobald dekor Wert UTE erreicht ist, ändert die Kippstufe ihren Schaltzustand und der Transistor TE4 wird leitend, während der Transistor TE2 gesperrt wird.This voltage jump is triggered by the potential curve on Point P4. There the potential has dropped to the value UTE at time t1, see above that the transistor T4 goes into the blocking state. The one triggered by it Voltage jump by the value UDD or by the value - UDD at the potential points P1 and P3 is transferred to the potential points P2 and P4 in a corresponding manner, because the voltage on the capacitors C1 and C2 cannot jump. So jumps the voltage at point P2 at time tl to the value UTE + UDD and then falls back to the voltage value UTE due to the discharge via the current source transistor TD7. As soon as the decor value UTE is reached, the flip-flop changes its switching state and the transistor TE4 becomes conductive, while the transistor TE2 is blocked.
Die Aufladezeit der Kondensatoren über die Transistoren TES bzw. TE8 ist au grund der Dimensionierung der Transistoren TE5 und TE8 klein gegenüber der Entladezeit t2 - t1.The charging time of the capacitors via the transistors TES and TE8 is due to the dimensioning of the transistors TE5 and TE8 small compared to the Discharge time t2 - t1.
Dies ergibt sich aus dem Potentialverlauf an Pa. Zum Zeitpunkt tl springt dort die Spannung aufgrund des Potentialsprungs an P3 auf den Wert - DD + UTE und steigt ann in der Zeit t3 - t1 wieder auf den Gleichspannungswert UTE an.This results from the potential curve at Pa. At the time tl there the voltage jumps to the value - DD due to the potential jump at P3 + UTE and rises again to the DC voltage value UTE in the time t3-t1 at.
Die Zeitspanne t3 - t ist wesentlich kleiner als die Zeitspanne t2 - tl, so daß die Kippfrequenz durch diesen Aufladeprozeß nicht bestimmt wird. Da eine Ent- bzw. Aufladung jeweils auf den Gleichspannungswert UTE, der der Schiellspannung eines Anreicherungsfeldeffekttransistors entspricht, erfolgt, ist die Kippfrequenz nicht mehr abhängig von dieser Schwellspannung, sondern ausschließlich von dem durch den Stromquelletransistor TD7 fließenden Strom und von der Gleichspannung UDD, die den Spannungswert an den Kondensatoren C1 und C2 bestimmt. Durch die ideale Kompensierung der fertigungsbedingten Schwankungen der strombestimmenden Kennwerte des Stromquelletransistors ist die Frequenzstabilität des Oszillators gewährleistet.The time span t3-t is significantly smaller than the time span t2 - tl, so that the sweep frequency is not determined by this charging process. There a discharge or charge to the DC voltage value UTE, that of the threshold voltage of an enhancement field effect transistor occurs, is the sweep frequency no longer dependent on this threshold voltage, but exclusively on the through the current source transistor TD7 flowing current and from the DC voltage UDD, the determines the voltage value across capacitors C1 and C2. With the ideal compensation the manufacturing-related fluctuations in the current-determining characteristic values of the current source transistor the frequency stability of the oscillator is guaranteed.
Alle Transistoren der dargestellten integrierten Schaltung sind vorzugsweise MOS-Feldeffekttransistoren, wobei der Kennbuchstabe Ein den Transistorbezeichnungen für den Anreicherungstyp (Enhancement) und der Buchstabe D für den Verarmungstyp (Depletion) steht. Bei einem ideal kompensierten Oszillator, der realisiert wurde, hatten die Kapazitäten C1 und C2 den Wert C = 3,5 pF. Die einzelnen Transistoren sind wie folgt dimensioniert, wobei W die Kanalweite und L die Kanallänge in um bedeutet.All of the transistors in the illustrated integrated circuit are preferred MOS field effect transistors, where the letter A denotes the transistor designation for the enhancement type and the letter D for the depletion type (Depletion) stands. With an ideally compensated oscillator that has been implemented, the capacitances C1 and C2 had the value C = 3.5 pF. The individual transistors are dimensioned as follows, where W is the channel width and L is the channel length in µm means.
Transistor Xi/L (µm) TD1, TD3 20/40 TE2, TE4 80/20 TEES, TE8 50/5 TE6, TE9 25/5 TD7 20/600 TD7 10/50 TDll 21 Transistoren à 10/50 TD12 7 Transistoren à 10/50 + 1 Transistor 7,5/50 TD13 5/80 TE14, TE15 50/5 LeerseiteTransistor Xi / L (µm) TD1, TD3 20/40 TE2, TE4 80/20 TEES, TE8 50/5 TE6, TE9 25/5 TD7 20/600 TD7 10/50 TDll 21 transistors à 10/50 TD12 7 transistors 10/50 + 1 transistor 7.5 / 50 TD13 5/80 TE14, TE15 50/5 Blank page
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