DE3011554A1 - Verfahren zum synchronisieren eines vierphasenempfaengers und taktimpulssynchronisieranordnung zum durchfuehren des verfahrens - Google Patents

Description

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"Verfahren zum Synchronisieren eines VierphasenompfSngers und Taktimpulssynchronisieranordnung zum Durchführen des Verfahrens"

Die Erfindung bezieht sich auf ein

Verfahren zur Taktimpulssynchronisation eines Empfängers zum Demodulieren eines vierphasenkodierten Datensignals, das Worte enthält, die aus ersten, zweiten, dritten und vierten gleich langen aufeinanderfolgenden halben Bitinfcervallen bestehen.

Die Erfindung bezieht sich weiterhin auf eine Taktimpulssynchronisieranordnung zum Durchführen dieses Verfahrens.

Die Vierphasenkodiorung ist aus dem

Zeitschriftartikel von U.Appel und K.Tröndle: "Zusammenstellung und Gruppierung verschiedener Codes für die Uebertragung digitaler Signale* erschienen in Nachrichtentechnische Zeitschrift, Heft 1, 1970, Seiten II-I6, insbe-

sondere Fig. 7» bekannt. Ein vierphasenkodiertes Signal wird dadurch erhalten, dass ein nichtkodiertes binäres Datensignal in Gruppen zu zwei Bits, als Dibits bezeichnet, aufgeteilt wird. In das erste bzw. zweite halbe Bitinter-

vaHdes kodierten Wortes wird das erste bzw. zweite Bit 20

des Dibits gesetzt und in das dritte bzw. vierte halbe Bitintervall des kodierten Wortes der invertierte Wert des ersten bzw. zweiten Bits des Dibits. Die Kodierung verdankt ihren Namen "Vierphasen" der Eigenschaft, dass

sich vier Basissignale erkennen lassen, und zwar 0011, 25

1001, 0110 und 1100 (den Dibits 00, 10, 01 bzw. 11 zugeordnet) .

Aufgabe der Erfindung ist es, ein Verfahren zur Taktimpulssynchronisation eines Empfängers

zum Demodulieren eines zweiwertigen vierphasenkodierten 30

Datensignals zu schaffen. Diese Aufgabe wird erfinduiiijsgoraäss dadurch gelöst, dass ein erster Vergleichswert aus der Differenz zwischen einem Abtastwert in >lem ersten hai-

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ben Bitintervall und einem Abtastwert in dem dritten halben Bitintervall ermittelt wird, dass ein zweiter Vergleichswert aus der Differenz zwischen einem Abtastwert in dem zweiten halben Bitintervall und einem Abtastwert in dem vierten halben Bitintervall ermittelt wird und dass aus einer Abweichung des ersten und/oder des zweiten Vergleichs wertes von vorbestimmten Werten ein Korrektursignal abgeleitet wird, mit dem die Bitsynchronisation in eine andere Bitphase gebracht wird.

^ Die Erfindung bezieht sich weiterhin auf

eine Taktimpulssynchronisieranordnung zum Durchführen des Verfahrens und hat zur Aufgabe, eine TaktimpulsSynchronisieranordnung für einen Empfänger zum Demodulieren eines vierphasenkodierten Datensignals zu schaffen, mit der

^ auf zweckmässige Weise eine Synchronisation des Empfängers verwirklicht wird. Eine Taktimpulssynchronisieranordnung zum Durchführen des erfindungsgemässen Verfahrens weist dazu das Kennzeichen auf, dass die TaktimpulsSynchronisieranordnung eine Bit— und eine WortSynchronisieranordnung enthält, dass die Bitsynchronisieranordnung mindestens einen Abtastimpuls je halbem Bitintervall erzeugt, dass die Wortsynchronisieranordnung eine Vergleichsanordnung enthält zum E_rmitteln eines ersten Vergleichswertes eines Signalabtastwertes in dem dritten Bitintervall und einem

Signalabtastwert in dem ersten Bitintervall und zum Ermitteln eines zweiten Vergleichswertes eines Signalabtastwertes in dem vierten Bitintervall und einem Signalabtastwert in dem zweiten Bitintervall und dass die Wortsynchronisieranordnung eine Entscheidungsanordnung enthält, deren

einer Eingang an die Vergleichsanordnung angeschlossen ist zum Zuführen eines Korrektursignals zu der Bitsynchronanordnung beim Ermitteln einer Abweichung der Vergleichs— werte von vorbestimmten Werten, um den Empfänger in eine andere Wortphase zu bringen.

Dem erfindungsgemässen Verfahren liegt

die nachfolgende Erkenntnis zugrunde. Das Signal, das in dem dritten bzw. vierten halben Bitintervall übertragen

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wurde, hat einen ¥ert, der dem Signal in dem ersten bzw. zweiten halben Bitintervall entgegengesetzt ist. Wenn das zweiwertige Signal als Signal mit einer positiven und einer negativen Polarität dargestellt und der ei'sfce Vergleichswert durch Addition des Signalabtastwertes in dem dritten halben Bitintervall zu dem Signalabtastwert in den ersten halben Bitintervall erhalten wird, ergibt bei einwandfreier Synchronisation der erste Vergleichswert einen ¥ert Null. Auf gleiche Weise ergibt der zweite Vergleichswert bei einwandfreier Synchronisation einen Wert Null. Es ist jedoch auch möglich, dass, obschon die Wortsynchronisation einwandfrei ist, die Vergleichswerte nicht Null ergeben, und zwar dadurch, dass infolge von Uebertragungsfehlern, Rauschen usw. irrtümmlicherweise

'⁵ einer der Abtastwerte nicht einwandfrei detektiert wurde· Wenn die Wortsynchronisation nicht einwandfrei ist, treten auch zwei Fälle auf: in einem ersten Fall ergeben einer oder die beiden Vergleichswerte einen Wert ungleich Null, wodurch mangelnde Wortsynchronisation ermittelt ist. In einem zweiten Fall ergeben die beiden Vergleichswerte einen Wert Null, und zwar dadurch, dass die Information, die in dem Signal kodiert ist, in Kombination mit der nicht-einwandfreien Wortsynchronisation eines der vier Vierphasenkodeworte ergibt. Die Vierphasenkodeworte werden

durch vier der sechzehn Kodeworte, die mit vier Bits möglich sind, gebildet. In dem ersten Fall wird auf diese Weise ein (aus möglicherweise 12) nicht zu den Vierphaseiikodeworten gehörendes Wort detektiert, und in dem zweiten Fall wird ein anderes als das einwandfreie Vierphasenkodewort detektiert. Die Wahrscheinlichkeit, dass der zweite Fall auftritt, ist wesentlich kleiner, als dass der erste Fall auftritt: dadurch, dass einige Male hintereinander Vergleichswerte ermittelt werden, kann mit grosser Zuverlässigkeit eine nicht einwandfreie Synchronisation ermittelt werden.

Eine erste Ausführungsform nach der Erfindung weist das Kennzeichen auf, dass die Wortsynchro-

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nisieranordnung einen Speicher zum Speichern eines Symbolwerfcos des Datensignals in dem ersten, zweiten, dritten und vierten aufeinanderfolgenden halben Bitintervall

enthält, dass die Vergleichsanordnung an einen Ausgang 5

des Speichers angeschlossen ist, um mindestens einmal je Wort den ersten und den zweiten Vergleichswert als zweiwertiges Signal zu ermitteln, dass die Entseheidungsanordnung eine Summieranordnung·, deren Eingang an den Eingang der Entscheidungsanordnung angeschlossen ist und die die Anzahl einer der beiden Werte in einer Reihe von in η (η = 2, 3» h ···) aufeinanderfolgenden Worten bestimmten Vergleichswerten ermittelt, und eine Schwellenanordnung enthält, die an die Summieranordnung zum Vergleichen der ermittelten Anzahl mit einem vorbestimmten Schwellenwert

angeschlossen ist.

Beispielsweise durch Rauschen kann es

passieren, dass das empfangene Datensignal nicht einwandfrei detektiert wird. So wird dann beispielsweise statt

einer negativen Polarität eine positive Polarität ermittelt, 20

Die Folge davon ist, dass die Synchronisieranordnung mangelnde Synchronisation detektiert, obschon die Synchronisation einwandfrei ist. Ein Vorteil dieser Ausführungsform ist, dass die Anzahl einer Reihe zugeordneter Worte(n)

und der Schwellenwert der Schwellenanordnung an den Stör-25

pegel des empfangenen Datensignals leicht angepasst werden können, so dass eine optimale Ermittlung der Synchronisation gewährleistet ist.

Es ist nicht ausgeschlossen, dass in der

obenstehenden Ausführungsform dreimal ein Synchronzyklus 30

durchlaufen werden muss, bevor die einwandfreie Synchronisation erreicht ist. In einem derartigen Fall weicht die Ist-Wortsynchronisatiori um drei halbe Bitintervalle von der einwandfreien Synchronisation ab. Um diesen Nachteil auszuschalten, weist eine zweite Ausführungsform nach der Erfindung das Kennzeichen auf, dass die Vergleichsanordnung einen Spitzenwertdetektor und eine daran angeschlossene Fenstervergleichsanordnung enthält, um mindestens einmal

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je Wort den ersten und den zweiten Vergleichswert als zweiwertiges Signal zu ermitteln, dass der Spitzenwertdetektor mit einem Eingang zum Zuführen eines Signals, das aus dem Datensignal und dem von der Verzögerungsanordnung um ein Bitintervall verzögerten Datensignal besteht, versehen ist und ein Ausgang der Fenstervergleichsanordnung an die Entscheidungsanordnung angeschlossen ist, die eine erste und eine zweite Summieranordnung enbhält, die parallel an den Eingang der Entscheidungsanordnung angeschlossen sind, dass die erste Sunmieranordnung die Anzahl einer der beiden Werte in einer Reihe von in η (n = 2, '), k, ..·) aufeinanderfolgenden Worten bestimmten ersten Vergleichswerten und die zweite Summieranordnung die Anzahl einer der beiden Werte der Reihe zweiter Vergleichs-

'5 werte ermittelt und dass die Entscheidungsanordnung weiterhin mit einer Dekodieranordnung versehen ist, die an die beiden Summieranordnungen angeschlossen ist zum Dekodieren der beiden Summierungsresultate, um mit dem diesen Resultaten entsprechenden Korrektursignal den Empfänger in die

erwünschte Wortphase zu bringen.

Es passiert, dass die Information, die

vierphasenkodiert ist, in Form von Datenblöcken angeboten wird. Die Datenblöcke folgen einem Synchronisiersignal, um zu gewährleisten, dass der Empfänger am Anfang des Datenblocks einwandfrei synchronisiert ist. Das Synchronisiersignal ist empfangsseitig bekannt und kann daher dazu benutzt werden zu ermitteln, ob die Wortsynchronisation des Empfängers einwandfrei ist und, sollte dies nicht der Fall sein, auf welche Weise diese Synchronisa-

tion korrigiert werden soll. Beim Fehlen von Störsignalen ist im Grunde eine einmalige Ermittlung; des ersten und zweiten Vergleichswertes dafür ausreichend. Eine dritte Ausführungsform der erfindungsgemassen Taktimpulssynchronisieranordnung, die dies durchführt, weist das Kennzeichen

auf, dass die ersten und die zweiten Vergleichswerte durch ein zweiwertiges Signal dargestellt werden und dass die Entscheidungsanordnung eine Dekodieranordnung enthält,

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deren einer Eingang mit dem Eingang der Ent sehe idungsanordnung gekoppelt ist und die beim Ermitteln einer Abweichung des ersten und/oder des zweiten Vergleichswertes von dem bekannten Synchronsignal ein Korrektursignal zu der Bitsynchronanordnung zuführt, um den Empfänger in die gewünschte ¥ortphase zu bringen.

Ausführungsbeispiele der Erfindung

sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen

^ Fig. 1 die vier Basissignalformen eines

Vierphasenkodes,

Fig. 2 eine erste Ausführungsform eines Vierphasenempfängers,

Fig. 3 eine erste Ausführungsform einer Taktimpuls synchroni sieranordiaung nach der Erfindung zum Gebrauch in einem Vierphasenempfanger nach Fig.2,

Fig. h eine zweite Ausführungsform eines Vierphasenempfängers,

Fig. 5 eine geänderte zweite Ausführungs-

20

form eines Vierphasenempfangers,

Fig. 6 einige Signalformen, die in einem Vierphasenempfänger nach Fig. h oder Fig. 5 auftreten,

Fig. 7 eine zweite Ausführungsform einer

Taktimpulssynchronisieranordnung· nach der Erfindung zum

25

Gebrauch in einem Vierphasenempfänger nach Fig. 4 oder Fig.5.

Fig. 8 eine dritte Ausführungsform einer

Taktimpuls Synchronisieranordnung nach der Erfindung zum Gebrauch in einem Vierphasenempfanger nach Fig. 2, Fig. oder Fig. =5.

Fig. 9^a eine vierte Ausführungsform einer

Taktimpuls.synchronisieranordnung nach der Erfindung zum Gebrauch in einem Vierphasenempfänger nach Fig. 2, Fig.

oder Fig.5,

35

Fig. 9\> eine Signalform, die bei der

TaktimpulsSynchronisieranordnung nach Fig. 9^a auftritt.

Bei Datenübertragungssystemen wird sende-

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seitig die digitale Information meistens in Signale umgewandelt, die sich besser dazu eignen, über den Uebertragungskanal ausgesendet zu werden. Die Umwandlung kann durch Modulation, Kodierung oder Filterung oder aber durch Kombinationen dieser Methoden erfolgen. Der Empfänger führt eine inverse Umwandlung durch, wodurch die Information in die ursprüngliche Form rückgewandelt wird.

Eine binäre Kodierung, die sich dazu besonders eignet, ist die Vierphasenkodierung (Fig. 1).

" Die Koderegeln für Vierphasenkodierung sind die folgenden. Die Datenbits der binären Information in der ursprünglichen Form werden in zwei-Bit~¥orte, als Dibits bezeichnet, aufgeteilt. Ein vierphasenkodiertes Wort besteht aus zwei gleichlangen Bitintervallen, die je in halbe Bitintervalle aufgeteilt sind. In dem ersten und zweiten halben Bitintervalle, 1 bzw. 2 des kodierten Wortes wird das Dibit ausgesendet. In dem dritten und vierten halben Bitintorvall 3 bzw. 4 des kodierten Wortes wird der inverse Weri;e des Dibits ausgesendet. In Fig. 1 sind die vier möglichen Basissignale eines Vierphasensignals dargestellt, wo beispielsweise eine logische "1" durch einen positiven Signalpegel und eine logische "0" durch einen negativen Signalpegel dargestellt wird. So ergibt das Dibit 00 vierphasenkodiert 0011 (Fig. 1a), 01 ergibt 0110 (Fig. Ib), 10 ergibt 1001 (Fig. Ic) und 11 ergibt 1100 (Fig. Id). Die Kodierung verdankt ihren Namen der Eigenschaft, dass sich in einem vierphasenkodxerten Signal vier Basissignalformen erkennen lassen (in dem Artikel von U. Appel und

K. Tröndle: "Zusammenstellung und Gruppierung verschiedener

Codes für die Uebertragung digitaler Signale", Nachrichtentechnische Zeitschrift, Heft 1, 1970, Seiten 11-10, wird diese Kodierung als binärer Blockkode bezeichnet). Die Vierphasenkodeworte 0011, 0110, 1001 und 1100 bilden nur vier der sechzehn möglichen Kodeworte, die mit vier Bits

möglich sind. Die Vierphasenkodierung weist daher «ine hohe Redundanz auf. Diese hohe Redundanz wird bei der TaktimpulsSynchronisation auf vorteilhafte Weise benutzt.

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Es ist übrigens auch möglich, in dem

ersten und zweiten halben Bitintervall des kodierten Wortes den inversen Wert des Dibits zu senden. Zn dem dritten und vierten halben Bitintervall wird dann das Dibit gesendet. In diesem Fall liefert das Dibit OO vierphasenkodiert 1100, 01 liefert 1001, 10 liefert 0110 und 11 liefert 0011. Die Vierphasenködeworte weichen nicht von den Kodeworten ab, die in dem vorhergehenden Fall erhalten wurden. In der weiteren Beschreibung wird von der erstgenannten Beziehung zwischen den Vierphasenködeworten und den Datenbits der binären Information ausgegangen.

Fig. 2 zeigt eine erste Ausführungsform

eines Vierphasenempfängers. Ein vierphasenkodiertes Signal wird einem Eingangsanschluss 5 des Vierphasenempfängers zugeführt. Der Eingangsanschluss 5 ist mit einem invertierenden Eingang einer ersten Vergleichsanordnung 6, einer zweiten Vergleichsanordnung 7 und mit einem Eingang einer Verzögerungsanordnung 8 verbunden. Die Verzögerungsanordnung enthält eine erste Abtast- und Halteschaltung mit

einem ersten einpoligen Schalter 9 und einem ersten Kondensator 10 und eine zweite Abtast- und Halteschaltung mit einem zweiten einpoligen Schalter 11 und einem zweiten Kondensator 12. Ein Steuereingang des ersten und des zweiten Schalters 9 bzw. 11 ist mit einer Taktimpulssynchronanordnung 13 (in Fig. 2 durch eine gestrichelte Linie auf schema tische Weise dargestellt) gekoppelt. Die noch näher zu beschreibende TaktimpulsSynchronanordnung 13' ist mit der Eingangsklemme 5 verbunden zum aus dem Empfangssignal Rückgewinnen von bit- und wortsynchronen Taktimpuls-

Signalen. Dem Steuereingang des Schalters 9 wird zu dem Zeitpunkt p1 (nach Fig. 1) ein Abtastimpuls zugeführt, mit dem be Absichtigt wird, diesen Schalter 9 kurze Zeit (kürzer als T/2 zu schliessen wodurch der Kondensator 10 eine Ladun-j erhält, die für den Wert des Signals an der

Eingangsklomme zu dem Zeitpunkt pi ein Mass ist. Auf gleiche Weise wird dem Steuereingang des Schalters 11 der zweiten Abtast- und-Halteschaltung zu dem Zeitpunkt p2

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(Fig. 1) ein Abtastimpuls zugeführt zum Schliessen des Schalters 11, wodurch der Kondensator 10 eine Ladung erhält, die für den Wert des Signals an der Eingangsklemme zu dem Zeitpunkt p2 ein Mass ist. Die Vergleichsanordnung 6 bzw. 7 ermittelt ein Differenzsignal zwischen dem Signal an der Eingangsklemme 5 und der Spannung, die der Kondensator 10 bzw. 12 erhalten hat und dieses Differenzsignal wird einem Pol eines einpoligen Schalters i4 bzw. 15 zugeführt, der mit dem Ausgang der Vergleichsanordnung (5 bzw.

Ό 7 verbunden ist. Ein Steuereingang des Schalters lh und 15 ist mit der TaktimpulsSynchronanordnung 13, wie in Fig. 2 durch eine gestrichelte Linie auf schematische Weise dargestellt, verbunden. Das obenstehend erläuterte Verfahren lässt sich wie folgt zusammenfassen: das Signal wird mit einer verzögerten Form dieses Signals korreliert ohne dass Intersymbolinterferenz auftritt. Durch diesen Vorgang entsteht eine "matched filter"-Wirkung die u.a. bewirkt, dass eine optimale Unterdrückung der Störkomponenten gegenüber der Information erhalten wird.

Ein vierphasenkodiertes Wort enthält die

ursprüngliche (nicht kodierte) Information in dem ersten und dem zweiten halben Bitintervall und die ursprüngliche (nicht kodierte) Information in inversem Sinne in dem dritten und vierten halben Bitintervall. Dadurch, dass das vierphasenkodierte Signal zu den Zeitpunkten pi und ql bzw. p2 und q2 ermittelt wird, wird daher korrelierte Information zusammengefügt. Diese zusammengefügte Information soll daraufhin zu einem geeigneten Zeitpunkt detektiert werden. Dazu wird dem Steuereingang des Schalters 14 zu dem Zeitpunkt q1 (Fig. 1) ein Abtastimpuls zugeführt, mit dem beabsichtigt wird, diesen Schalter 14 kurze Zeit (kürzer als T/2) zu schliesstsn, wodurch ein Diffarenzsi^na J an dem Ausgang der Vergleichsanox'dnung 6 zu dem Zeitpunkt; q1 dem Eingang einer kombinierten Anordnung 6 zugeführt

wird. Auf gleiche Weise wird dem Steuereingang des Schalters 15 zu dem Zeitpunkt q2.(Fig. l) ein Abtastimpuls zugeführt, mit dem beabsichtigt wird, diesen Schalter 15 kurze

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Zeit zu schliessen, wodurch das Differenzsignal am Ausgang der Vergleichsanordnung 7 zum Zeitpunkt q2 über ein Verzögerungsglied 17 der Kombinieranordnung 16 zugeführt wird. Dieses ¥ort eines vierphasenkodierten Signals (Wortwiederholungafrequena pt·) ^wi^rd daher zu vier vorbestimmten Zeitpunkten abgetastet. Ein Vorteil dieser Detektion ist, dass das Ausgangssignal des Empfängers vergrössert wird (um 3 dB) wodurch ein zuverlässigerer Empfänger verwirklicht wird. Ausserdem ist der Empfänger dadurch vor Schwankungen des Gleichstrompegels des empfangenen Signals besser geschützt. Auch Störsignale mit einer Frequenz entsprechend oder fast entsprechend der Frequenz (l/T) werden durch diese verdoppelte Detektion besser unterdrückt.

Die Abtastzeitpunkte q1 und q2 weichen

ein halber Bitintervall (τ/2) voneinander ab. Um die

Informationsbits zu äquidistanten Zeitpunkten zu erhalten wird das vom Schalter 15 zu dem Zeitpunkt q2 abgetastete Differenzsignal des Differenzverstärkers 7 um eine Zeit entsprechend einem halben Bitintervall (τ/2) verzögert. *" Durch die Kombinieranordnung i6 wird die zu dem Zeitpunkt q1 durchgeführte Abtastung mit der zu dem Zeitpunkt q2 durchgeführten um T/2 verzögerten Abtastung zum an einer Ausgangsklemme 18 Abgeben des dekodierten ursprünglichen Datensignals verschachtelt. Statt der beschriebenen mechanischen Schalter eignen sich auch TriggerschaItungen oder elektronische Schalter. So sind die Schalter 9 und 11 beispielsweise durch IG-FET-Transistoren (BSV 8i) und die Schalter 14 und 15 durch eine integrierte Triggerschaltung (SN7474) verwirklicht worden.

Statt der Vergleichsanordnung können für

die Differenzschalter 6 und 7 auch Differenzverstärker verwendet werden. Eine Vergleichsanordnung liefert an dem Ausgang ein zweiwertiges digitales Signal, das für die Differenz der "analogen" Signale an den beiden Eingängen ein Mass ist. Bei einem Differenzverstärker ist am Ausgang ein analoges Signal verfügbar, das für die Differenz der "analogen" Signalen an den beiden Eingängen ein Mass ist.

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Bei Verwendung eines Differenzverstärkers ist es deswegen meistens erforderlich., an dem Aus gangs signal eine zusätzliche Bearbeitung durchzuführen (Spannungspegel abtasten, Gleichrichten) um das Signal für Abtastung durch den Sohalter 14 bzw. 15 (beispielsweise als Triggerschaltung ausgebildet) geeignet zu machen.

Es ist nicht notwendig, zusätzliche

Massnahmen zu treffen um die Kondensatoren 10 und 12 der Abtast-und-Halteschaltungen zu entladen, da die Grosse dieser Kondensatoren derart gewählt werden kann, dass bei aufeinanderfolgenden Abtastungen die gespeicherten Ladungsmengen von den vorhergehenden gespeicherten Ladungen praktisch unabhängig sind.

Tn der obenstehend beschriebenen Aus-

¹^ führungsform wird einmal je halbes Bitintervall der Wert des vierphasenkodierten Datensignals ermittelt. ¥ 2111 das Datensignal sehr starke Störkomponenten aufweist, beispielsweise dadurch, dass die Bandbreite des Uebartragungskanals gegenüber der Bandbreite des Vierphasensignals breit ist,

kann durch Filterung des Datensignals bevor dies dem Empfänger zugeführt wird oder durch Integration des Datensignals über ein halbes Bitintervall die Zuverlässigkeit der Detektion erhöht werden.

Ein derartiger Empfänger eignet sich

insbesondere zum Gebrauch auf dem Gebiet der Datenübertragung über Aderpaare und auf dem Gebiete der magnetischen Aufzeichnung. Der Empfänger bietet eine Anzahl Vorteile. Ein Vorteil ist, dass der Empfänger nur ein geringes Frequenzband aufzuweisen braucht. So ist im Vergleich

zu einer Kodierung, die oft bei magnetischer Aufzeichnung benutzt wird - Zweiphasenkodierung - nur etwa das halbe Frequenzband' erforderlich. Im Gegensatz zu einer Kodierung, die als "Miller-Kodierung" bekannt ist, schafft Vierphasenkodierung ein Signal, das keine Gleichstromkomponente auf-

weist. Das bedeutet, dass Wiederherstellung des Gleichstromes in einem Vierphasenempfänger fortbleibt. Weiterhin weist ein Vierphasensignal eine ausreichende Anzahl Null-

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durchginge auf (im Schnitt einen je Bitinbervall), wodurch in einem Vierphasenempfänger auf einfache Weise die Talctimpulsfrequenz regeneriert werden kann. Ein Vorteil, den die Vierphasenkodierung allen zweiwertigen Kodierungen gemein hat, ist, dass bei Anwendung dieser Kodierung auf dem Gebiet der magnetischen Aufzeichnung das Einschreiben bis in die magnetische Sättigung möglich ist. Information, die sich in dem Magnetträger befindet, wird überschrieben, wodurch vorhergehendes Löschen überflüssig ist. Ein weiterer Vorteil ist, dass das Leistungsspelctrum eines vierpha senkodier ten Signals einen Nullpunkt bei der Bitfrequenz (l/T) aufweist, wodurch die Möglichkeit geboten wird, dort eine Pilotfrequenz zu legen. Das Spektrum eines zweiphasenkodierten Signals weist zwar auch einen Nullpunkt

¹^ auf, aber dieser tritt bei einer vorgegebenen Bandbreite erst bei einer Frequenz der doppelten Bitfrequenz auf (2/t). In vielen Fällen wird daher die Grenzfrequenz des Zweiphasensystems dem Gebrauch dieses Nullpunktes im Wege stehen.

Eine Ausführungsform einer Taktimpuls-

synchronisieranordnung zum Gebrauch in einem Vierphasenempfanger, beispielsweise einem Vierphasenempfanger nach Fig. 2, ist in Fig. 3 dargestellt. In der Taktimpulssynchronisier anordnung wird eine Frequenz entsprechend der doppelten Bitfrequenz (2/τ) aus dem empfangenen Signal erhalten. Denn ein vierpha senkodier te s Datensignal enthält übrigens die mit 3±uem Zeitintervall entsprechend T/2, 2 T/2, 3 T/2 oder 4 T/2 aufeinanderfolgend. Dadurch, dass die Frequenz 2/T daraus selektiert wird, entspricht die Periodenzeit

dieser Frequenz dem Zeitintervall zwischen zwei aufeinanderfolgenden Abtastungen in dem Empfänger (T/2). Abtastungen einer bestimmten Art, beispielsweise die ρ1-Abtastungen, treten nur einmal je Wort auf, deswegen mit einer viermal niedrigeren Frequenz. Diese Frequenz lässt sich durch Teilung aus der Frequenz 2/T ermitteln. Dies wird dadurch bewirkt, dass das an der Ausgangsklemme 5 erhaltene Vierphasensignal einer Begrenzeranordnung 19 zugeführt wird,

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an die ein differenzierendes Netzwerk 20 und ein Register 21 angeschlossen ist. Das differenzierende NTetzwerk 20 erzeugt einen Impuls bei jedem Signalübergang. Biese Impulse werden einem Zweiphas.engleichrichter 23 zugeführt zum einer phasenverriegelten Schleife 23 zuführen einer "random"-Impulsfolge mit einer (mittleren) Taktimpulsfrequenz entsprechend 2/T. Die phasenverriegelte Schleife (PLL) enthält nacheinander einen Phasendetektor 24, ein Schleifenfilter 25 und einen spannungsgesteuerten Oszillator 26. Der Ausgang des spannung s ge s teuer ten Oszillators 2.6 ist mit einem Steuereingang des Phasendetektors 2k verbunden. Das Schleifenfilter 25 liefert dem spannungsgesteuerten Oszillator eine Spannung, die dem Phasenunterschied zwischen dem Eingangssignal des Phasendetektors und dem Steuersignal des Phasendetektors proportional ist, wodurch die phasouverriegelte Schleife 23 auf bekannte Weise auf dio Frequenz; 2/T verriegelt. Diese Frequenz, die Taktimpulsfrequenz, ist an einem Ausgang 27 der PLL verfügbar. XJeber ein Gatter wird die Taktimpulsfrequenz 2/T einem Teiler mit einer

Teilingszahl k zugeführt. An den Ausgängen des Teilers 29 sind dann Abtastsignale für den Schalter 9> II» "I'+ und 15 verfügbar, die je ein Frequenz entsprechend -r~; aufweisen (die halbe Bitfrequenz) und eine Phase entsprechend 0°, 90°, 180° bzw. 270°. Der Teiler 29 introduziert eine Phasen-

Ungewissheit, wodurch abhängig von der Phase, in der dieser Teiler startet, die Phase der Abtastsignale um 0°, 90°, 18O° bzw. 270° von den gewünschten Werten abweichen. Axisserdem ist Synchronisation des Empfängers am Anfang des Empfangs nicht bekannt bzw. wird die Synchronisation des

Empfängers durch Störungen in dem empfangenen Signal gestört. Um diese Ungewissheiten auszuschalten ist die Taktimpulssynchronanordnung mit einer WortSynchronanordnung versehen. Diese Wortsynchronanordnung enthält das Register

21 und eine Vergleichsanordnung 30_c Zu den Abtastzeitpunkton 35

p1, p2, q1 und q2 wird das von dem Begrenzer 19 begrenzte Signal abgetastet und die Abtastwerte UpI, Up2, XJqI und Uq2 die also die Polarität des empfangenen vierphasenkodierten

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Signals zu den Zeitpunkten pi, p2, q1 und q2 darstellten, worden in dem Register 21 gespeichert. Fach dem' Zeitpunkt q2 werden dio Abtastwerto der Vergleichsanordnung 30 zugeführt, wo die logische Funktion E = (Up1©Uq1).(Up2©Uq2) durchgeführt wird; ( © ) entspricht der Modulo-2-Addierung).

Es lassen sich vier Möglichkeiten unterscheiden

1. E =0. Modulo-2-Addierung eines Signalwertes mib dem korrelierten Signalwert in dem obenstehend angegebenen Sinne ergibt 0, wenn die Wortsynchronisation einwandfrei ist.

2. E=O. Modulo-2-Addierung eines Signal-

wertos zu einem anderen Signalwert ergibt zufälligerweise (abhängig von der kodierten Information) E=O, während die Synchronisation nicht einwandfrei ist. ¥enn das kodierte Vierphasensignal aus einer ausreichenden langen Reihe derartiger Forte bestehen würde, lässt sich Synchronisation überhaupt nicht erreichen. Durch bekannte Techniekn (beispielsweise "scrambling") lässt sich dies verhindern.

3.E= 1. Obschon die ¥ortsynchronisation

einwandfrei ist, ist durch einen ITebertragungsf ehler, eine Störung usw. eine Polarität eines Signalwertes nicht einwandfrei festgestellt.

4.E= 1. Wortsynchronisation ist nicht

. ,„ .
einwandfrei.

Um diese Fälle unterscheiden zu können, wird der Ausgang der Vergleichsanordnung 30 an einen Speicher 31 angeschlossen, der einen Teil von Entseheidungs— mitteln 33 bildet. Dadurch, dass der Speicher 31 aufeinanderfolgeade Worte von E (E. , Έ ...E) addiert und diei ΐ= m

ser Wert > E. einer Schwellenschaltung 32 zugeführt

i = 1 ^Χ

wird, die mit einer einstellbaren Schwelle versehen ist. Der SchwelLenpegel dieser Schwelle wird derart hoch gewählt, dass bei einwandfreier Synchronisation bei der dann herrschenden Uebertragungsqualität (Rauschen, Uebersprechen), der Schwellenwert nicht überschritten wird. Es wurde fest-

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gestellt, dass ein Schwellenpegel, der 0,4 m entspricht sich in der Praxis bewährt hat. XJeberschreitet das der Schwellenanordnung 32 angebotene Signal den Schwellenwert, so wird einem Steuereingang des Tores 28 ein Signal zugeführt, wodurch das von der phasenverriegelten Schleife herrührende Signal einmalig um die halbe Periode (τ/2) unterdrückt wird und die Phase jedes der Ausgangssignale des Teiles 29 um 90° verschoben werden. Durch Ueberschreiten des Schwellenwertes wird zugleich ein Signal erzeugt, mit dem der Speicher 31 auf 0 rückgestellt wird. Der Speicher 31 ist als Modulo-m-Zähler ausgebildet, so dass dieser nach m aufeinanderfolgenden Werten von E rückgestellt wird. In dem Fall, wo es keine Phasenverschiebung von 270° gibt

zwischen der Phase jedes der wirklichen Abtastimpulsen, 15

die von dem Teiler 29 geliefert werden und dem gewünschten Wert, ist im allgemeinen nach drei Reihen von Worten die Ist-Synchronisation gleich der Soll-Synchronisation. In der Praxis hat es sich herausgestellt, dass m = 16 ein

günstiger Wert ist. Ein Vorteil dieser Taktimpulsregenera-20

tionsanordnung ist, dass auf zuverlässige Weise zwischen Uebertragungsfehlern infolge von beispielsweise Rauschen und nicht einwandfreier Synchronisation einen Unterschied gemacht wird. Ein weiterer Vorteil ist, dass wenn durch

Rauschen oder Störung die statistischen Eigenschaften .

des empfangenen vierphasenkodierten Signals ändern, (Fohlermöglichkeit kleiner oder grosser), die Taktimpulssynchroni si er anordnung durch eine entsprechend andere Einstellung der Schwellenwerte und die Länge der Reihe m auf einfache

Weise angepasst wird.
30

Die Abtastwerte, die zwecks der Demodulation des vierphasenkodierten Signals in einem Empfänger erzeugt sind, sind auf eine andere Art und Weise erhalten als die Abtastwerte für die Wortsynchronisation. Daher ist es denkbar, dass obschon durch die Wortsynchronanordnung

irrtümlicherweise Synchronisationsmangel festgestellt wird, das von dem Empfänger demodulierte ^faignal einwandfrei ist. Dadurch, dass dies nur vereinzelt auftritt, wird die

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Wortsynchronanordnung von der Schwellenanordnung davor geschützt.

Eine zweite Ausführungsform eines Vierphasenempiängers ist in Fig. K dargestellt. In dem obenstehend beschriebenen Ausführungsbeispiel werden die Abtastwerte zu den Zeitpunkten p1 und q1 bzw. p2 und q2 in erster Instanz parallel verarbeitet und daraufhin verschachtelt zu einem Squidistanten und sequentiellen Signal. Bei dem ersten Ausführungsbeispiel könnte von einem Raumverteilsystem (Englisch: space-division) die Rede sein. Bei dem zweiten Ausführungsbeispiel werden die Abtastwerte in erster Instanz reihenweise verarbeitet, dann voneinander getrennt und daraufhin verschachtelt zu einem äquidistanten und sequentiellen Signal. Bei dem zweiten Ausführungsbeispiel könnte von einem Zeitverteilsystem (Eng.: time division) die Rede sein.

Das vierphasenkodierte Signal, das in

der zweiten Ausführungsform an der Eingangsklemme 5 angeboten wird, wird unmittelbar und über eine Verzögerungsanordnung 8 einem Differenzverstärker Jk zugeführt. Die Verzögerungszeit der Verzögerungsanordnung 8 entspricht einem Bitixitervall (τ) . Die Verzögerungsanordnung 8 kann als analoges (beispielsweise Charge Transfer Devices oder JSample-and—Holds) oder als digitales Schieberegister oder

aber als eine Verzögerungsleitung ausgebildet sein. Das Differenzsignal des kodierten Vierphasensignals und das um ein Bitintervall verzögerte Vierphasensignal werden einem Pol «ines einpoligen 'Wechselschalters 35 zugeführt. Ein Steueroingang des Fechselsehalters 35 mit der Taktim-

pulssynchronisieranordnung 13 verbunden wie dies in Fig. k durch eine gestrichelte Linie auf schematische Weise dargestellt i:;t. Die Taktimpulssynchronisieranordnung 13 ist mit der Eingangsklemme 5 verbunden und zwar zum aus dem empfangenen Signal Rückgewinnen bit- und wortsynchroner

Taktimpuls signale. Dem Steuereingang des Wechselschalters 35 wird zu dem Zeitpunkt q1 (nach Fig. i) ein Abtastimpuls zugeführt, der den Schalter 35 kurze Zeit (auf jeden Fall

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1.2.80 -^-M- 30

küi"zer als T/2) in die dargestellte erste Stellung bringt, wodurch das Differenzsignal am Ausgang des Differenzverstärkers zu dem Zeitpunkt q1 der Kombinieranordnung 16 zugeführt wird. Auf gleiche Weise wird über den Steuereingang der Wechselschalter 35 zu dem Zeitpunkt q2 (Fig. 1) kurze Zeit in die nicht dargestellte Stellung gebracht, wodurch das Differenzsignal zu dem Zeitpunkt q2 über das Verzögerungsglied 17 der Kombinieranordnung lö zugeführt wird. An der Ausgangsklemme !8 wird auf die bereits bei Fig. 2 angegebene Art und Weise zu äquidistanten Zeitpunkten das verschachtelte dekodierte ursprüngliche Datensignal angeboten. Die zweite Ausführungsform weicht gegenüber der ersten Ausführungsform an einigen Punkten ab. Ein erster Unterschied ist, dass die Speicheranordnung bei der zweiten Ausführungsfortn auf sehr einfache Weise bei einem Empfänger für Bitfrequenz über etwa 200 kHz verwirklicht werden kann: in diesem Fall kann ein einziges Verzögerungselerntmi: (Spule) ausreichen. Der Empfänger nach der ersten Ausführungsform eignet sich dagegen mehr für niedrigex'e Frequenzen,

kann aber bis einige MHz benutzt werden. Ein weiterer Unterschied ist, dass die zweite Ausführungsform nur einen Differenzverstärker erfordert, weil der Differenzverstärkßr zum Liefern eines Differerizsignals zum Zeitpunkt q1 sowie zum Zeitpunkt q 2 benutzt wird.

Wenn das an der Eingangsklemme 5 angebotene vierphasenkodierte Signal weitgehend gestört ist durch beispielsweise Rauschen wird die Detektion des Signals nach einer abgeänderten Ausführungsform nach Fig.4 dadurch verbessert, dass das Ausgangssignal des Differenz-

Verstärkers integriert wird, wie dies in Fig. 5 dargestellt ist. Einige idealisierte Signalformen, die in der abgeänderten Ausführungsform nach Fig. 5 auftreten, sind in Fig. 6 dargestellt. Das Eingangssignal (a, Fig. 6) und das um ein Bitintervall verzögerte Eingangssignal (b, Fig.6)

werden dem Differenzverstärker 34 zugeführt. Das Ausgangssignal des Differenzverstärkers 34 (c, Fig. 6) wird einem Integrator 36 zugeführt, der an den Taktimpulssynchronisier-

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1.2.80 .- .

anordnung 13 angeschlossen ist. Der Integrator 3& wird am Anfang jedes halben Bitintervalls auf Null gestellt und liefert daher ein Signal, das als d dargestellt ist. Dieses

Signal wird über einen Begrenzer 37 dem Pol des Wechsel-5

schalters 35 zugeführt. Das Ausgangssignal des Begrenzers 37s das Signal e, wird auf die bei Fig. 2 beschriebene Art und Weise in das ursprüngliche nicht-kodierte Signal (f, Fig. 6) umgewandelt.

Wie bereits erwähnt, weist die erste

Ausführungsform einer Taktimpulssynchronanordnung den Nachbeil auf, dass im ungünstigsten Fall erst nach drei Zyklen die Wortsynchronisation den einwandfreien Wert aufweist. Eine Taktimpulssynchronanordnung, die diesen Nachteil aufweist, ist in Fig. 7 dargestellt. Zugleich ist in Fig.7

der Empfänger nach Fig. 5 dargestellt.

Die Bitsynchronanordnung enthält nacheinander das differenzierende Netzwerk 20, den Zweiweggleichrichter 22, die phasenverriegelte Schleife 23 und einen

Teiler 44. Die Bitsynchronanordnung arbeitet auf die Art 20

und Weise wie bei Fig. 3 beschrieben worden ist. Die Wortsynchronanordnung enthält eine Vergleichsanordnung 30> von der ein Ausgang an die Entscheidungsmittel 33 angeschlossen ist. Die Vergleichsanordnung 30 ist an den Ausgang

des Integrators 36 angeschlossen. Ein Vorteil dabei ist, 25

dass an diesem Ausgang der integrierte Unterschied zwischen dem Datensignal und dem um ein Bitintervall T verzögerten Datensignal verfügbar ist, so dass ein Speicher für die Wortsynchronanordnung überflüssig ist. (Die Funktion des

Registers 21 in Fig. 3 wird in der betreffenden zweiten 30

Ausführungsform durch die Verzögerungsanordnung 8 durchgeführt). Die Vergleichsanordnuug 30 enthält einen Spitzen- . wertdetektor 38, der mit einem Eingang an den Ausgang des Integrators 36 angeschlossen ist. Der Spitzenwertdetektor

ermittelt auf bekannte Weise den augenblicklichen Spitzen-35

wert des Eingangssignals. Der Ausgang des Spitzenwertdetekfcors 38 1st mit dem Eingang der Fenstervergleichsanordnung 39 (window comparator) verbunden. Ein Steuereingang der

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1.2.80

Fenstervergleichsanordnung 39 ist mit dem Ausgang des Integrators 36 verbunden. Die Fenstervergleichsanordnung ermittelt, ob das ingangssignal sich innerhalb eines von dem Steuersignal abgeleiteten minimalen und maximalen Wertes befindet und liefert, falls dies nicht der Fall ist, am Ausgang einen Impuls. Eine derartige Fenstervergleichsanordnung ist bekannt aus: "Operational amplifiers, Design and Application", von Tobey, Craeme und Huelsman, herausgegeben von McGraw Hill, New York, insbesondere Seite 365· Der* Ausgang der Fenstervergleichsanordnung 39 ist mit dem Eingang der Entscheidungsmittel 33 verbunden. Die Entscheidungsmittel 33 enthalten eine Reihenschaltung aus einem ersten UND-Tor 40~1, einem ersten Zähler 4o und einer Reihenschaltung aus einem zweiten UND-Tor 4i-1 und einem zweiten Zähler 41. Ein erster Eingang der beiden UND-Tore ist an den Eingang der Entscheidungsmittel 33 angeschlossen. Ein zweiter Eingang des ersten UND-Tores 40-1 i.st mit de:n Zähler 44 verbunden zum zu dem Zeitpunkt qi Stellen des zweiten Eingangs und ein zweiter Eingang des zweiten UND-

Tores 4i-1 ist mit dem Teiler 44 verbunden zum zu dem Zeitpunkt q2 Stellen des zweiten Einganges. Wenn zu dem Zeitpunkt q1 der erste ^Eingang des ersten UND-Tores 40-1 von einem von der Fenstervergleichsanordnung 39 herrührenden Impuls ebenfalls gestellt wird, wird über das UND-Tor dies

Zähler stellung des Zählers 40 um eins erhöht". Auf gleiche Weise wird, wenn zu dem Zeitpunkt q2 der erste Eingang des zweiten UND-Tores 41-1 von einem Impuls gestellt wird, der Zählerwert des zweiten Zählers 41 um eins erhöht.

Dieser Zyklus wird insgesamt η mal durchgeführt, d.h. von

einer Reihe von α aufeinanderfolgenden Datenworten wird zu den Zeitpunkten q1 bzw. q2 ermittelt, wie viele Male die Fenstervergleichsanordnung angesprochen hat. Die folgenden Fälle treten auf. Bei einwandfreier Synchronisation

hat das Eingangssignal des Integrators 36 (d, Fig. 6) zu 35

allen Zeitpunkten q1 und q2 einen Wert ungleich Null. Dio Fenstervergleichsanordnung liefert kein Ausgangssignal und daher werden die Zähler nicht erhöht und am Ende der

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1.2.80

Reihe befinden sich die beiden Zähler in der O-Stellung. In den droi anderen möglichen Fällen, nämlich wo die Ist-Synchronisation 1/4, i/2 oder 3/4 Dibit gegenüber der einwandfreien Synchronisation verschoben ist, wird mindestens einer der Zähler 40, 41 erhöht werden. So wird bei einer um l/h Dibit verschobenen Wortsynchronisation d.h. zu dem Zeitpunkt q2 in dem ursprünglichen Signal wird das Ist-Signal abgetastet als wäre es qi (d, Fig. 6), wird zu all diesen Zeitpunkten ein Signal ungleich Null am

Ό Ausgang des Integrators 36 verfügbar sein. Zu den Zeitpunkten q2 wird jedoch in, im Schnitt, der Hälfte der Fälle ein Signal mit einem Wert null abgetastet werden. Dies bedeutet, dass der Zähler '+0 am Ende der Reihe von αϊ Abtastungen den Wert Null hat und der Zähler 41 einen ¥ert ungleich ITuIl. Bei einer Verschiebung um 3/h Dibit oder (-1/4 Dibit) tritt der komplementäre Fall auf: der Zähler 41 hat am Ende der Reihe einen Wert 0 und der Zähler 4θ einen Wert ungleich 0. Bei einer Verschiebung um 1/2 Dibit werden die beiden Zähler 4θ und 4i in ver-

^ gleichbarem Masse erhöht.

Die erste und die zweite Ausfükrungsform

weichen noch an dem folgenden Punkt voneinander ab. Bei der ersten Aus f ühruiigsf or in wird nach Ermittlung einer mangelnden Synchronisation eine Periode des Ausgangssignals des spannungsgesteuerten Oszillators 2.6 unterdrückt (durch das Gatter 28), xvas bedeutet, dass in dem Empfänger eine Bitinformafcion freigegeben wird ("überschlagen"). In dem ungünstigsten Fall können auf diese Weise 3 Bits verloren gehen. Bei der zweiten Ausführungsform erfolgt die Korrektür auf einmal und in Vorwärts- oder Rückwärtsrichtung, wodurch im Schnitt keine Bits preisgegeben oder hinzugefügt werden.

Durch Uebertragungsfehler, Rauschen usw.

werden auch bei einwandfreier Synchronisation der Zähler 4o und 4l im allgemeinen am Ende der Reihe von η Worten eine .Endstellung ungleich Null aufweisen.

Auf entsprechende Weise wie bei der

030041/071 1

BAD ORio!i\AL

1.2.80 *f - PHN

Ausführungsform nach Fig. 3 bietet die Ausführungsform nach Fig. 7 den Vorteil, dass der Endwert des Zählers, der als "0" betrachtet wird, dertirt hoch gewählt werden kann, dass dieser bei der herrschenden Uebertragungsquali~ tat nicht überschritten wird. Dazu sind Ausgänge der Zähler 40 und 41 mit einer einen Teil der Bntscheidungsmittel bildenden Dekodieranordnung 42 verbunden. Die Dekodieranordnung 42 wählt die Zählerendstelluiigen und kodiert diese als T1T2 = 00, 01, 10 oder 11, wobei "0" einen Wert

W unterhalb eines Schwellenwertes und "1" einen Wert oberhalb des Schwellenwertes darstellt. Ein Korrektursignal entsprechend einer der vier möglichen Kombinationen der Zählerstellungen wird dem Steuereingang 43 des Zählers 44 zugeführt. Der Teiler 44 wird dadurch in die einwandfrei ο Phase gebracht.

Bei Verwendung eines Vierphasenempfängers

zum Empfangen von Datenblöcken tritt ein spezielles Problem auf. Die Information des Datenblockes ist derartig, dass man sich keinen Verlust an Information infolge nicht ein-

²" wandfreier Synchronisation leisten kann. Um dies zu vermeiden, folgen die Datenblöcke einem Synchronsignal. Das Synchronsignal ist dem Empfänger bekannt, wodurch auf einfache Weise ermittelt werden kann, ob die Wortsyxichronisa-tion des Empfängers einwandfrei ist.

In Fig. 8 ist eine Ausführungsform einer

Taktimpulssynchronanordnung 13 dargestellt, die sich durchaus zu diesem Zweck eignet.

An die Eingangsklemme 5 des Empfänger«

ist eine Bitsynchronanordnung angeschlossen die nacheinan-

der das differenzierende Netzwerk 20, den Zweiweggleichrichter 22, die phasenverriegelte Schleife 23 und den Teiler 44 enthält. Die Bitsynchronanordnung arbeitet auf die Art und Weise wie bei Fig. 4 beschrieben wortien ist.

Bei der ersten und zweiten Ausführungsform der Taktimpuls-/ \

regenerationsanordmmg ist eine Vergleichsanordnung (30) aufgenommen um die Abtastwerte miteinander zn vergleichen. Bei der betreffenden dritten Ausführungsform wird dor

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1.2.80 "⁹^nI ^PHN

Empfänger als solcher benutzt. Die Entscheidungsmittel werden dabei an die Ausgangsklemme 18 des Vierphasenempfängers angeschlossen. Die Entscheidungsmittel 33 enthalten ein Register 45 von dem ein Eingang an den Eingang der Entscheidungsmittel 33 angeschlossen ist. Das Register enthält 2 η (n = 3, 4, 5 ...) Elemente, u.a. 45-1 bis einschliesslich 45-6. Zwischen den Elementen 45-2 und 45-3 und zwischen 45-4 und 45-5 können noch eine beliebige gerade Anzahl von Elementen angeordnet sein. Das Register 45 eignet sich zum Speichern von η Worten des Synchronsignals. Die Elemente entsprechend mindestens drei Worten sind mit einem Ausgang versehen (in Fig. 8 die Elemente 45-1 bis einschliesslich 45-6). Die Ausgänge der Elemente, in denen das erste Symbol eines Synchronwortes gespeichert ist (45-1, 45-3, 45-5) sind mit einer ersten Mehrheitswahlanordnung 46 verbunden und die Ausgänge der Elemente, in denen das zweite Symbol eines Synchronwortes gespeichert ist (45-2, 45-4, 45-6) sind mit einer zweiten Mehrheitswahlanordnung 47 verbunden. Nachdem das Register 45 mit dem von dem Empfänger dekodierten Synchronsignal gefüllt ist, ermitteln die Mehrheitswahlanordnungen 46 bzw. 47 welches Symbol in den Elementen 45-1, 45-3, 45-5 bzw. 45-2, 45-4, 45-6 in Mehrheit gespeichert ist. Das Symbol, das in Mehrheit auftritt, wird von der Mehrheitswahlanordnung der Dekodieranordnung 48 zugeführt, die ein entsprechendes Korrektursignal der Steueranordnung 43 des Teilers 44 ■zuführt. Damit wird erreicht, dass am Ende des Synchronsignals die einwandfreie Fortsynchronisation eingestellt ist bzw. wird.

Uebrigens ist es nicht notwendig, unter

allen Umständen Mehrheifcswahlanordnungen zu benutzen. Wenn das dem Eiripfanger angebotene vierphasenkodierte Signal einer derart hohen Qualität ist (wenig Rauschen, u.dgl.) dass Uebertragungs- bzw. Einpfängerf ehler praktisch ausge-

schlossen sind, kann das an dem Ausgang 18 des Empfängers verfügbare detektierte Signal unmittelbar der Dekodieranordnung 48 zugeführt werden.

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301155A

1.2.80 -^"-lu PHN 9387

2%

In Fig. 9a ist eine vierte Ausführungsform einer Taktimpuls Synchronanordnung dargestellt. Das vierphasenkodierte Datensignal, das der Eingangsklemme 5 angeboten wird, wird unmittelbar und über eine Verzögerungsanordnung h-9 Eingängen eines DifferenzverstSrkers 50 zugeführt. Die Verzögerungszeit der Verzögerungsanordnung k-9 entspricht einem Bitintervall (τ). Das Ausgangssignal des Differenzverstärkers 50 wird dem Zweiweggleichrichter 51 zugeführt. Der Taktimpulssynchronanordnung liegt die folgende Erkenntnis zugrunde. ¥enn das zweiwertige vierphasenkodierte Signal als Signal mit einem positiven Wert, (vorausgesetzt den Wert i) und als Signal mit einem negativen ¥ert (vorausgesetzt den Wert -1) dargestellt wird, hat das Ausgangssignal des Differenzverstärkers 50 einen Wert +2 zu den AbtastZeitpunkten die bit- und wortsynchron sind und abhängig von der Information einen Signalwert +2, 0 oder -2 zu den anderen Abtastzeitpunkten. Nach Zweiweggleichrichtung hat das Signal zu den erstgenannten Zeitpunkten im Schnitt einen Wert +2 (abgesehen von Uebertra-

gungsfehlern u.dgl., nämlich ständig einen Wert +2 und zu den letztgenannten Zeitpunkten im Schnitt einen Wert +1 (der Mittelwert von +2, 0, 0, -2 bei vorausgesetzter "random "-Verwendung positiver und negativer Sigualwerte). Eine derartige mittlere Signalform ist in Fig. 9^> dargestellt.

Mit Hilfe einer phasenverriegelten Schleife, die aus einer Phasenvergleichsanordnung 51> einem Schleifenfilter 52 und einem spannungsgesteuerten Oszillator 5''*■ besteht, lässt sich daraus die Frequenz — mit einer eindeutigen Phase selektieren. Ein Signal mit dieser Frequenz (Wortfrequenz) wird einer Anordnung 55 zugeführt., die diese Frequenz mit vier multipliziert und am Ausgeingvier Abtastimpulse je Wortintervall zur Verfügung stellt.

Bei Anwendung der vierten Ausführungsform der Taktimpulssynchronanordnung bei einem Vierphasen-35

empfänger nach Fig. 4 oder 5 kann statt der Verzögerungsanordnung 41 und des Differenzverstärkers 50 die entsprechende Schaltungsanordnung bestehend aus der Verzögerung^-

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1.2.80 -SJr * PHN 9387

anordnung 8 und dem Differenzverstärker 3k, die einen Teil des Empfängers bildet, "benutzt werden. In diesem Fall wird der Eingang des Zweiweggleichrichters 5I an den Ausgang des Differenzverstärkers 3^ des Empfängers nach Fig. h oder Fig. 5 angeschlossen.

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Claims (2)

1 .2.80 ^- PHN 9387

PATENTANSPRÜCHE

(λ/ Verfahren zur Taktimpulssynchronisation

eines Empfängers zum Demodulieren eines vierphasenkodierten Datensignals, das Worte enthält, die aus ersten, zweiten, dritten und vierten gleich langen aufeinanderfolgenden halben Bitintervallen bestehen, dadurch gekennzeichnet, dass ein erster Vergleichswert aus der Differenz zwischen einem Abtastwert in dem ersten halben Bitintervall und einem Abtastwert in dem dritten halben Bitintervall ermittelt wird, dass ein zweiter Vergleichswert aus der Differenz zwischen einem Abtastwert in dem zweiten halben Bitintervall und einem Abtastwert in dem vierten halben Bitintervall ermittelt wird und dass aus einer Abweichung des ersten und/oder zweiten Vergleichswertes von vorbestimmten Werten ein Korrektursignal abgeleitet wird, mit

dem die Bitsynchronisation in eine andere Bitphase gebracht * wird.

2. TaktimpuJsBynchronisieranordnung zum

Durchführen des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass die Taktimpulssynchronisieranordnung airie

Bit- und Wortsynchronisieranordnung enthält, dass die Bitsynchronisieranordnung mindestens einen Abtastimpuls je halbem Bitintervall erzeugt, dass die Wortsynchronisieranordnung eine Vergleichsanordnung enthält zum Ermitteln eines ersten Vergleichswertes eines Signalabtastwertes in dem dritten Bitintervall und einem Signalabtastwert in dem ersten Bitintervall und zum Ermitteln eines zweiten Vergleichswertes eines Signalabtastwertes in dem vierten Bitintervall und einem Signalabtastwert in dom zweiten Bitintervall und dass die Wortsynchronisieranordnung eine

Entscheidungsanordnung enthält, deren einer Eingang an ^

die Vergleichsanordnung angeschlossen ist zum Zuführen eines Korrektursignals zu der Bitsynchronanordnung beim

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ORIGINAL INSPECTED

1.2.80 2 JPHN

Ermitteln einer Abweichung der Vergleichswerte von vorbestimmten Werten, um den Empfänger in eine andere ¥ortphase zu bringen.
3· Taktimpulssynchronisieranordnung nach

Anspruch 2, dadurch gekennzeichnet, dass die Wortsynchronanordnung einen Speicher zum Speichern eines Symbolwertes des Datensignals in dem ersten, zweiten, dritten und vierten aufeinanderfolgenden halben Bitintervall enthält, dass die Vergleichsanordnung an einen Ausgang des Speichers angeschlossen ist, um mindestens einmal je Wort den ersten und des zweiten Vergleichswert als zweiwertiges Signal zu ermitteln, dass die EntscTieidungsanordnung eine Summieranordnung, deren Eingang an den Eingang der Entscheidungsmittel angeschlossen ist und die die Anzahl einer der beiden Werte einer Reihe von in η (η = 2, 3» ^- · · · m) aufeinanderfolgenden Worten ermittelter Vergleichswerte ermittelt, und eine Schwellenanordnung enthält, die an die Summieranordnung zum Vergleichen der genannten Anzahl Symbole mit einem vorbestimmten Schwellenwert angeschlossen ist.

k. Taktimpulssynchronisieranordnung nach

Anspruch 2, dadurch gekennzeichnet', dass die Vergleichsanordnung einen Spitzenwertdetektor und eine daran angeschlossene Fenstervergleichsanordnung enthält, um mindestens einmal je Wort den ersten und zweiten Vergleichswert als zweiwertiges Signal zu ermitteln, dass der Spitzenwertdetektor mit einem Eingang zum Zuführen eines Signals, daa aus dem Datensignal und. dem von einer Verzögerungsanordnung um ein Bitintervall verzögertes Datensignal besteht, versehen ist und ein Ausgang der Fenstervergleinhsanordnung an die Entscheidungsanordnung angeschlossen ist, die eine erste und eine zweite Summieranordnung enthält, die parallel an den Eingang der Entscheidungsanordnung angeschlossen sind, dass die erste Summieranordnung die

™ Anzahl einer der beiden Werte in einer Reihe von in η (η = 2, 3, h-, ...τα) aufeinanderfolgenden Worten ermittelter erster Vergleichswerte und die zweite Summieranordnung

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1 .2.80

die Anzahl einer der beiden Werte in einer Reihe zweiter Vergleichswerte ermittelt und dass die Entscheidungsanordnung weiterhin mit einer Dekodieranordnung versehen ist, die an die beiden Summieranordnungen angeschlossen ist zum Dekodieren der beiden Summierungsresultate, um mit dem diesen Resultaten entsprechenden Korrektursignal den Empfänger in die einwandfreie Phase zu bringen. 5· Taktimpulssynchronisieranordnung nach

Anspruch k, dadurch gekennzeichnet, dass die Dekodieran-Ordnung eine erste und eine zweite Schwelionanordnung enthält, von denen die erste Schwellenanordnung an die erste Summieranordnung und die zweite Schwellenanordnung an die zweite Summieranordnung angeschlossen ist, und dass die Schwellenanordnungen zweiwertige Ausgangssignalo

¹^ liefern, die in Kombination das Korrektursignal bilden. 6. TaktimpulsSynchronisieranordnung nach

Anspruch 2, wobei das vierphasenkodierte Datensignal einem dem Empfänger bekannten Synchronisiersignal folgt, dadurch gekennzeichnet, dass die ersten und die zweiten Vergleichswerte durch ein .zweiwertiges Signal dargestellt werden und dass die Entscheidungsanordnung eine Dekodieranordnung enthält, deren einen Eingang mit dem Eingang der Entscheidungsanordnung gekoppelt ist und die beim Ermitteln einer Abweichung des ersten und/oder des zweiten

^⁵ Vergleichswertes mit dem bekannten Synchronsignal ein Korrektursignal zu der Bitsynchronanordnung zuführt, Um den Empfänger in die einwandfreie Wortphase zu bringen. 7· Taktimpulssynchronisieranordnung nach

Anspruch 6, dadurch gekennzeichnet, dass die Entscheidungsanordnung ein Register und eine erste und eine zweite Mehrheit swahlanordnung enthält, wobei ein Eingang des Registers an den Eingang der Entscheidungsmittel angeschlossen ist und das Register mindestens eine ungerade Anzahl η (η = 3, h, 5> . ...m) Elemente enthält, von denen die ungo-

raden Elemente je einen ersten Vergleichswert speichern und mindestens drei der ungeraden Elemente mit der ersten Mehrheitswahlanordnung verbunden sind, deren Ausgang mit

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1.2.80

30 Ή UV

dem Eingang der Dekodieranordnung verbunden ist zum Zuführen des Wertes, der in Mehrheit in den ungeraden Elementen gespeichert ist, und von denen geraden Elemente je^einen zweiten Vergleichswert speichern und mindestens drei der geraden Elemente mit der zweiten Mehrheitswahlanordnung verbunden sind, deren Ausgang mit dem Eingang der Dekodieranordnung verbunden ist zum Zuführen des ¥ertes, der in Mehrheit in den geraden Elementen gesped.ch.ert ist. 8. Taktimpulssynchronisieranordnung nach

Anspruch 2, dadurch gekennzeichnet, dass die Entscheidungsanordnung mit einer Zweiweggleichrichterschaltung, deren Eingang den Eingang der Entscheidungsanordnung darstellt, und weiterhin mit einer phasenverriegelten Schleife versehen ist. die eine Reihenschaltung aus einer PhasenvergleichsanordiTung, einem Schleifenfilter und einem spannungsgesteuerten Oszillator enthält, wobei ein erster Eingang der Phasenvergleichsanordnung an einen Ausgang der Gleichrichterschaltung und ein zweiter Eingang der Phasenvergleichsanordnung an einen Ausgang des spannungsgesteuerten

Oszillators angeschlossen ist zum Zuführen des Vergleichswertes mit vorbestimmten Werten und das Ausgangssignal des spannungsgesteuerten Oszillators das Korrektursignal ist, das eine Frequenz hat, die phasentreu dem Reziprokwert der Zeitdauer zweier Bitintervalle entspricht, und das

einer Frequenzmultiplizieranordnung zugeführt wird, die einen Teil der Bitsynchronisieranordnung bildet.

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