DE2913288A1 - Multiprozessorsystem - Google Patents

Description

Beschreibung:

Die Erfindung betrifft ein Multiprozessorsystem.

Mit der Entwicklung und Ausweitung von Computer-Terminal-Geräten, wie sie beispielsweise an den Abrechnungsstellen von Supermärkten und dergleichen verwendet werden, hat die Forderung nach solchen Terminals, welche in der Lage sind, eine Vielzahl spezieller Aufgaben zu lösen, zur Schaffung von solchen Geräten und Einrichtungen geführt, welche eine Vielzahl von Prozessoren enthalten, von denen jeder auf die Durchführung einer speziellen Aufgabe innerhalb des Gesamtsystems zugeschnitten ist. Ein solches Multiprozessorsystem ist begleitet von der Forderung nach einem Informationsübertragungs- oder Verbindungssystem, welches einen schnellen Echt-Zeit-Informationsaustausch zwischen den unabhängigen Prozessoren ermöglicht.

Bei bekannten Multiprozessorsystemen ist es üblich, daß jeder Prozessor außer der ihm zugeordneten Funktion die Aufgabe besitzt, auf Prozessor-Informationsaustauschvorgänge zu achten, auf welchen er ansprechen muß. Normalerweise werden die Daten auf eine gemeinsame Baustein-Sammelleitung gegeben, mit welcher alle Prozessor-Bausteine des Systems verbunden sind. Diese Daten enthalten die Adresse eines Ziel-Bausteins, für welche die betreffende Nachricht bestimmt ist und alle zentralen Verarbeitungseinheiten des Systems dekodieren den Adressenteil der Nachricht, um festzustellen, für welchen Baustein die Daten bestimmt sind. Dies bedeutet, daß alle zentralen Verarbeitungs- ■ einheiten ständig die Bausteinverbindungssammelleitung überwachen und Daten dekodieren müssen, wobei lediglich der Baustein, für welchen die Daten bestimmt sind, anspricht.

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Dieses bekannte System hat den Nachteil, daß es sehr zeitaufwendig arbeitet und daß im allgemeinen ein großer Software-Aufwand erforderlich ist.

Bei einem anderen bekannten Multiprozessorsystem wird eine gemeinsame Sammelleitung verwendet, um Datenübertragungen zwischen den einzelnen Prozessor-Bausteinen durchzuführen, wobei ein Datenaustausch innerhalb des Systems durch Baustein-Steuereinheiten gesteuert wird, von denen jede mit anderen Baustein-Steuereinheiten zusammenarbeitet. Ein bekanntes System dieser Art besitzt jedoch den Nachteil, daß aufgrund eines Prioritätenschemas, durch welches die Benutzung der Sammelleitung definiert wird, Verbindungen zwischen den einzelnen Bausteinen nicht garantiert sind, sondern von der Verfügbarkeit der Sammelleitung abhängen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, ein Multiprozessorsystem zu schaffen, in welchem die oben aufgeführten Nachteile vermieden werden.

Diese Aufgabe wird durch die im Patentanspruch 1 definierte Erfindung gelöst.

Bei dem gemäß der Erfindung ausgebildeten Multiprozessorsystem brauchen somit die einzelnen Datenverarbeitungseinheiten nicht mehr die auf den Verbindungsleitungen auftretenden Informationen dekodieren und alle Prozessor-Bausteine erhalten mit Sicherheit Zugriff zu der Verbindungsleitung, so daß nur die adressierte Datenverarbeitungseinheit in der ihr zugewiesenen Datenverarbeitungsfunktion unterbrochen zu werden braucht.

Im folgenden wird ein Ausführungsbeispiel des

erfindungsgemäßen Multiprozessorsystems anhand von Zeichnungen im einzelnen beschrieben. In diesen zeigt:

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Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Multiprozessorsystems;

Fig. 2 ein Blockschaltbild eines individuellen Prozessor-Bausteins, welcher in dem in Fig. 1 dargestellten Multiprozessorsystem enthalten ist;

Fig. 3, welche sich aus den Figuren 3A und 3B zusammensetzt, ein Blockschaltbild eines Sendeteils einer in einem individuellen Prozessor-Baustein enthaltenen Verbindungsleiteinheit (Communication Network Routing Unit - CNR); und

Fig. 4, welche sich aus den Figuren 4A und 4B zusammensetzt, ein BlockschaltbiYadeiner In einem individuellen Prozessor-Baustein enthaltenen Verbindungsleiteinheit.

Wie aus Fig. 1 ersichtlich, besteht das erfindungsgemäße Multiprozessorsystem aus einer Anzahl (N) unabhängiger Prozessor-Bausteine 11-1 bis 11-N, von denen jeder durch Benutzung seiner zentralen Verarbeitungseinhext (CPU) zur Ausführung bestimmter Funktionen bestimmt ist, und von denen jeder durch einen anderen Baustein aufgerufen werden kann oder selbst einen anderen Baustein aufrufen kann, um eine solche vorbestimmte Funktion im Zusammenhang mit dem gesamten Systemablauf auszuführen. Die Prozessor-Bausteine 11-1 bis 11-N sind längs einer Prozessor-Verbindungsleitung oder Sammelleitung 10 verteilt und treten untereinander über diese gemeinsame Sammelleitung 10 in Verbindung. Außer der zentralen Verarbeitungseinhext (CPU), einem Speicher und einer Eingabe-Ausgabe-Einheit (I/O) kann jeder Prozessor-Baustein 11-1 bis 11-N weitere funktioneile Verarbeitungseinheiten enthalten, wie beispielsweise Tastenfeldsteuereinheiten, welche mit einer peripheren Tastenfeld-Anzeige-Einheit gekoppelt sind. Darüber hinaus kann auch die Eingabe-Ausgabe-Einheit mit einem vorbestimmten peripheren Gerät, wie beispielsweise einem Drucker oder einer Bandeinheit,

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gekoppelt sein. Die einzelnen Prozessor-Bausteine 11-1 bis 11-N können voneinander verschieden sein, so daß das gesamte System aus einer Kombination solcher Prozessor-Bausteine besteht, deren Funktionen genau den von dem Benutzer geforderten Bedingungen genügen.

Um zu gewährleisten, daß das Multiprozessorsystem alle gewünschten Funktionen ausführen kann, ist es erforderlich, daß Informationen zu und von den verschiedenen Prozessor-Bausteinen 11-1 bis 11-N übertragen werden können, so daß jeder Baustein mit den anderen Prozessor-Bausteinen des Gesamtsystems zusammenarbeiten kann und somit das System in die Lage versetzen, alle Vorgänge bzw. Arbeitsabläufe durchzuführen, für die es bestimmt ist. Da die Übertragung von Daten zwischen den Prozessor-Bausteinen Zeit benötigt, welche somit nicht der eigentlichen Informationsverarbeitung zur Verfügung steht, sind zur Erzielung einer wirkungsvollen Arbeitsweise eine Verminderung der für die Durchführung eines Informationsaustausches zwischen zwei Prozessor-Bausteinen erforderlichen Zeit und die Befreiung des Prozessor-Bausteines bzw. der zentralen Verarbeitungseinheit von der Aufgabe der Überwachung der Datenübertragung und des Datenempfangs äußerst erwünschte Merkmale. Diese vorteilhaften Merkmale werden mit dem erfindungsgemäßen, im folgenden unter Bezugnahme auf die Zeichnungen näher beschriebenen Multiprozessorsystem durch Verwendung einer Übertragungsanschlußeinheit in jedem Prozessor-Baustein erreicht, welche im folgenden als Verbindungsleiteinheit (Communication Network Routing Unit CNR) bezeichnet wird und welche die zentralen Verarbeitungseinheiten von der Aufgabe des Überwachens der Übertragungsvorgänge zwischen den einzelnen Verarbeitungsbausteinen 11-1 bis 11-N befreit und welche in der Weise arbeitet, daß jedem Prozessor-Baustein die gleiche Gelegenheit zur Benutzung der Prozessor-Verbindungssammelleitung 10 gegeben wird.

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Wie aus Fig. 2 ersichtlich, besitzt ein typischer Prozessor-Baustein 11-1 bis 11-N eine zentrale Verarbeitungseinheit 21, eine Eingabe-Ausgabe-Einheit 22, einen Speicher und eine Verbindungsleiteinheit (CNR) 24, welche mit einer Prozessor-internen Sammelleitung 25 verbunden sind, durch welche Daten, Adressen und Steuerinformationen innerhalb des Bausteins selbst übertragen werden. Die Prozessor-interne Sammelleitung 25 und die Anschlüsse zu dieser können einen herkömmlichen Aufbau besitzen und bilden für sich allein keinen Teil der Erfindung. Gegenstand der Erfindung ist vielmehr die Art und Weise, in welcher ein Prozessor-Baustein mit einem anderen Prozessor-Baustein in Verbindung tritt und demzufolge richtet sich die folgende Beschreibung auf Einzelheiten der Verbindungsleiteinheit und deren Arbeitsweise bei der Durchführung von Übertragungsvorgängen zwischen Prozessor-Bausteinen 11-1 bis 11-Ν über die Baustein-Verbindungssammelleitung 10.

Die Verbindungsleiteinheit 24 innerhalb jedes Prozessor-Bausteins spricht auf Anfragen der zugeordneten zentralen Verarbeitungseinheit 21 an, wenn dieser Baustein mit einem anderen Prozessor-Baustein in Verbindung treten möchte, und überwacht ferner die Bausteins-Verbindungssammelleitung 10 bezüglich Übertragungen von anderen Bausteinen. Zu diesem Zweck enthält jede Verbindungsleiteinheit einen Sender, einen Empfänger und zugeordnete Steuerlogikschaltungen. Zum besseren Verständnis der Aufgaben jeder Verbindungsleiteinheit CNR werden der Sende- und Empfängerteil derselben separat beschrieben, wonach eine Erläuterung der Arbeitsweise des gesamten Systems für einen als Beispiel gewählten Informationsaustausch zwischen verschiedenen Bausteinen, welcher durch die Verbindungsleiteinheiten des sendenden bzw. empfangenden Prozessor-Bausteins ausgeführt wird.

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Aufbau des Sendeteils der Verbindungsleiteinheit

In Fig. 3 sind die einzelnen Komponenten des Sendeteils einer Verbindungsleiteinheit 24 und die Sammelleitungsanschlüsse sowohl für die Baustein-internen Verbindungen als auch für die Verbindungen zwischen verschiedenen Bausteinen dargestellt. Die Steuerschaltung der Verbindungsleiteinheit, welche dem Sendeteil und dem Empfängerteil derselben gemeinsam ist, ist sowohl in Fig. 3 als auch in Fig. 4 dargestellt, um eine vollständige Beschreibung sowohl des Sendevorgangs als auch des Empfangsvorgangs zu erleichtern, wobei die jeweils gleichen Schaltungskomponenten in den Figuren 3 und 4 mit den gleichen Bezugszeichen versehen sind.

Die Baustein-interne Sammelleitung 25, welche zur Durchführung eines Informationsaustausches innerhalb des Prozessor-Bausteins selbst dient, ist mit vier separaten Anschlußschaltungen 49 - 52, welche als Anschlußschaltungen A, B, L und K bezeichnet werden, und außerdem mit internen Verarbeitungseinheiten IPU gekoppelt. Die Anschlußschaltung A 49 ist eine doppelseitig gerichtete Daten-Sammelleitung-Anschlußschaltung, welche den die Daten übertragenden Teil der Sammelleitung 25 über eine Leitung 83 mit einem Datenregister 48 verbindet, in welchem Daten vor dem Übertragungsvorgang gespeichert werden. Bei dem dargestellten Ausführungsbeispiel ist das Datenregister 48 ein 8-Bit-Speicherregister, dessen Inhalt über Treiberstufen 59-66 und über Leitungen 93 - 100 an den die Daten übertragenden Teil der die einzelnen Bausteine verbindenden Sammelleitung 10 gelangt. Es sei darauf hingewiesen, daß die Anzahl der Datenbits nicht auf 8 beschränkt ist, sondern in Abhängigkeit von den jeweiligen Erfordernissen des Systems erhöht oder vermindert werden kann. Die über die Baustein-interne Sammelleitung 25 an die Anschlußschaltung A gelangenden Daten sind vor der übertragung

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in dem Speicher 23 (Fig. 2) gespeichert und werden aus diesem zeichenweise ausgelesen und für den Sendevorgang in dem,Register 48 zwischengespeichert. Die Anschlußschaltung B 50 ist eine doppelt gerichtete Steuer-Sammelleitungs-Anschlußschaltung zur Steuerung der Priorität und Bestimmung der Daten von der Verbindungsleiteinheit eines Prozessor-Bausteins zu der Verbindungsleiteinheit eines anderen Prozessor-Bausteins. Eine Leitung 82 stellt einen Vier-Draht-Kanal von der Anschlußschaltung B zu einem Prioritäten- und Identifikationsregister 47 dar. Drei der Drähte führen einen binären 3-Bit-Code, welcher die Adresse der Verbindungsleiteinheit darstellt, für die die zu übertragende Information bestimmt ist, während der vierte Draht ein Prioritätsbit führt, welches für die Arbeitsweise der Verbindungsleiteinheit charakteristisch ist. Der Inhalt des Registers wird über Treiberstufen 55 - 58 und Ausgangsleiter 89-92 mit der die verschiedenen Bausteine verbindenden Sammelleitung 10 gekoppelt.

Die Anschlußschaltung L 51 ist eine impulsgesteuerte Verbindungsleiteinheit-Steueranschlußschaltung, welche von der Verbindungsleiteinheit kommende Steuersignale an verschiedene Logikelemente der übertragungsschaltung anlegt, welche für den Betrieb der Verbindungsleiteinheit erforderlich sind. Die Anschlußschaltung K 52 ist eine Datenhaite-Verbindungsleiteinheit-Steueranschlußschaltüng zur Programmierung der Identität des Prozessor-Bausteins in bezug zu den anderen Bausteinen des Systems, wie dies während der Vorbereitung ^des Systems festgelegt wurde. Ein bei der Vorbereitung erzeugter binärer Drei-Bit-Code wird über eine Leitung 73 zu einem Verbindungsleiteinheit- Identifikationsregister 37 geliefert. Ein weiterer Ausgang der Anschlußschaltung K 52 ist über eine Leitung 71 mit einer Treiberstufe 33 gekoppelt, welche mit dem

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Übertrags-Ausgang eines binären Drei-Bit-Zählers 32 des Steuerlogikteils der Verbindungsleiteinheit verbunden ist. Der Übertrags-Ausgang 26 des Zählers 32 einer der Verbindungsleiteinheiten des Systems ist mit der Treiberstufe verbunden und wird zur Steuerung der Taktsynchronisation aller anderen Verbindungsleiteinheiten verwendet, welche mit der Sammelleitung 10 gekoppelt sind; das Auftreten dieses Sammelleitungs-Synchronisationssignals wird jedem Prozessor des Systems über ein bestimmtes Bit der Anschlußschaltung K angezeigt, welches über die Leitung 71 der Treiberstüfe und einem Inverter 34 zugeführt wird. Der Ausgang des Inverters 34 steuert eine Treiberstufe 35, dessen Ausgang die Rückstellung einer Teilerstufe 31 und des Zählers 32 steuert. Bei dem als Sammelleitungs-Synchronisationssteuer-Baustein ausgewählten Prozessor-Baustein ist dasjenige Bit der Anschlußschaltung K, mit welchem die Leitung 73 gekoppelt ist, gesetzt, um den Übertrags-Ausgang des Zählers 32 über eine Leitung 69 mit der Sammelleitung 10 zur Verwendung durch alle anderen Verbindungsleiteinheiten zu koppeln, während das entsprechende Bit der Anschlußschaltung K der anderen Prozessor-Bausteine gesetzt ist, um die Kopplung des Übertrags-Ausgangs ihrer Zähler 32 mit der Sammelleitung 10 zu verhindern, während die Treiberstufe 35 dazu vorbereitet wird, das Übertragssignal von dem Zähler 32 des Sammelleitungs-Synchronisations-Steuer-Bausteins über eine Leitung 70 an die Rückstelleingänge ihrer Teilerstufe 31 und ihres Zählers 32 anzulegen.

Wie bereits erwähnt, besteht einer der vorteilhaften Merkmale der Erfindung darin, daß jedem Prozessor-Baustein die gleiche Gelegenheit garantiert wird, Informationen zu einem anderen Prozessor-Baustein zu übertragen. Aus diesem Grunde wird die grundsätzliche Steuerung für die übertragung einer Information von einer Verbindungsleiteinheit durch den n-Bit-Zähler 32 (3 Bits bei dem beschriebenen Ausführungsbeispiel) bewirkt, welcher Taktimpulse mit einer

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vorbestimmten Geschwindigkeit zählt und beim Erreichen seiner Kapazität (wenn ein Übertragssignal erzeugt wird) mit einem neuen Zählzyklus beginnt. Die verschiedenen durch die n-Bits des Zählers 32 dargestellten Binärcodes entsprechen den Adressen der Prozessor-Bausteine 11-1 bis 11-N des Systems. Bei Verwendung eines Drei-Bit-Zählers 32 ergeben sich somit maximal acht Codes, welche als Adressen für Prozessor-Bausteine verwendet werden können, zwischen denen ein Datenaustausch stattfinden kann. Es sei jedoch nochmals darauf hingewiesen, daß die Erfindung nicht auf ein System mit acht Prozessor-Bausteinen beschränkt ist, sondern je nach den Erfordernissen erweitert oder auch beschränkt werden kann, und zwar auf einfache Weise durch Verändern der Zählkapazität und der entsprechenden Identifikationscodes für die Prozessor-Bausteine.

In Fig. 3 ist der n-Bit-Zähler 32 als Drei-Bit-Binärzähler ausgebildet, welcher über eine Leitung 68 von der Teilerstufe 31 kommende Taktimpulse zählt. Die Teilerstufe 31 teilt die über eine Leitung 67 gelieferte Systemtaktfrequenz CL (dieses Taktsignal steuert die gesamten Prozessorabläufe mit einer relativ höheren Frequenz) um einen geeigneten Faktor, um dadurch nacheinander die einzelnen Adressen (oder Zeitabschnitte) zu bilden, welche den entsprechenden Verbindungsleiteinheiten zugeordnet sind, wobei die Beendigung von notwendigen internen Operationen für die Informationsübertragung (oder den Empfang) ermöglicht werden. Um einer bestimmten Verbindungsleiteinheit 24 die Möglichkeit für eine Informationsübertragung anzuzeigen, ist eine Vergleichsstufe 36 über Leiter 110 - 112 mit entsprechenden Stufen des Zählers 32 und über Leiter 113 - 115 mit entsprechenden Stufen eines Registers 37 verbunden. Wenn der

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Inhalt des Zählers 32 mit der in dem Register 37 gespeicherten Prozessor-Identifikation übereinstimmt, liefert die Vergleichsstufe 36 über einen Leiter 84 ein Ausgangssignal an einen Eingang eines UND-Gliedes 38. Der andere Eingang des UND-Gliedes 38 ist über einen Leiter 85 mit dem Q-Ausgang eines iJBERTRAGEN-"EIN"-Flip-Flops 39 gekoppelt. Dieses Flip-Flop 39 dient dazu, den Sender einzuschalten. Dies bedeutet, daß die Verbindungsleiteinheit nicht in der Lage ist, Daten zu einem anderen Prozessor-Baustein zu übertragen, außer das Flip-Flop 39 befindet sich in seinem eingeschalteten Zustand. Der Einstell-Eingang S des Flip-Flops 39 ist über eine Leitung 75 mit einer Steuerlogikschaltung 150 verbunden, während sein Rückstelleingang R mit dem Ausgang eines ODER-Gliedes 40 verbunden ist. Die Steuerlogikschaltung 150 ist mit der Prozessorinternen Sammelleitung 25 und über eine Rückstell-Leitung 72 und eine Synchronisationsleitung 152 mit der zentralen Verarbeitungseinheit 21 verbunden und erzeugt verschiedene Steuersignale in Übereinstimmung mit dem Systemtakt, so daß die Operationen des Senderteils als auch des Empfängerteils der Verbindungsleiteinheit in einer vorbestimmten Folge ablaufen. Um die Beschreibung der Erfindung nicht unnötig auszuweiten, wird auf eine Erläuterung bzw. Darstellung von Einzelheiten der Steuerlogikschaltung 150 verzichtet, insbesondere auch deswegen, weil deren Realisierung aufgrund der in der Beschreibung genannten Eingangs- und Ausgangs-Signale für den Fachmann auf einfache Weise durch Zusammenstellen eines entsprechenden Verknüpfungsnetzwerkes möglich ist. Zunächst liefert die Steuerlogikschaltung ein Signal auf dem Leiter 74, um die an der Anschlußschaltung A anliegenden Daten in das Register 37 zu laden. Sie liefert außerdem über die Leitung 75 ein Signal an den Einstelleingang S des üBERTRAGEN-"EIN"-Flip-Flops 39 an den Ladenoder Schreib-Eingang LD eines Prioritäten-Identifikations-

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registers 47 und an einen Eingang eines ODER-Gliedes 43, dessen .Ausgang mit dem Rückstelleingang R eines ÜBERTRAGEN-BESTäTXGEH"?Iip"Flops 42 gekoppelt ist. Schließlich liefert die SteuerIogikschaltung 150 über eine Leitung 76 auch ein Signal an den Ladeeingang des Datenregisters 48. Das ÜBER-TRAGEN-BESTÄTIGEN-Flip-Flop 42 dient zur Speicherung einer Anzeige dafür, ob ein übertragenes Nachrichtenzeichen von dem Prci-^sscr-Baustein, für den die Nachricht bestimmt ist, empfangen oder aufgenommen wurde oder nicht.

Der Q-Ausgang des ÜBERTRAGEN-"EIN"-Flip-Flops 39 ist über sine LsitV-ig 85 mit einem Eingang eines UND-Gliedes 3c veric^cien - so c;.:"i In abhängigkeit von einem Ausgangssignal ~!~'j 7-3ΐ"·::Ι·=1οΙ*·£.?-^ϊβ 36 über eine Leitung 84 und von dem eingestellten Zustand des ÜBERTRAGEN-"EIN"-Flip-Flops 39 das UND-Glied 38 über den Leiter 86 ein Vorbereitungssignal an ein UND-Glied 53 und an die Treiberstufen 54 66 liefert. Die Treiberstufe 54 ist mit einem "1"-Bit-Eingang fest verdrahtet und ihr Ausgang ist über eine Leitung 88 mit der Verbindungssammelleitung 10 gekoppelt, um anzuzeigen, daß der Inhalt des Prioritätsbits, der Bestimmungsempfänger-Identifikationsbits und der Datenbits der Verbindungssammelleitung 10 gültige Informationen darstellen. Der zweite Eingang des UND-Gliedes 53 ist über einen Leiter 87 mit einem Bestätigungsleiter der Sammelleitung 10 verbunden.

den Bestätigungsleiter an, wodurch der Leite:: Ov ε.";: AO.ies Potential geht und ein Ausgangssignal von dem UND-Glied 53 erzeugt wird, durch welches das ÜBERTRAGEN-BESTÄTIGEN-Flip-Flop 42 eingestellt wird, wodurch wiederum sein Ausgang Q auf hohes Potential geht und dadurch den sendenden Baustein von dem Empfang der Daten im empfangenden Baustein informiert.

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Der Ausgang des Flip-Flops 42 ist über eine Leitung 81 mit einem Mono-Flop oder Verzögerungsglied 41, mit einem Eingang eines UND-Gliedes 46 und mit einem Bit der Anschlußschaltung B 5O gekoppelt. Der Ausgang des Verzögerungsgliedes 41 ist über eine Leitung 1O1 mit einem Eingang eines ODER-Gliedes 40 verbunden. Eine vorbestimmte Zeitspanne nach dem Empfang eines Bestätigungs-Signals, durch welches das ÜBERTRAGEN-BEST&TIGEN-Flip-Flop 42 eingestellt wird, erzeugt das Mono-Flop 41 ein Ausgangssignal, welches über das ODER-Glied 4O das Flip-Flop 39 rückstellt. Das Flip-Flop 39 wird außerdem über das ODER-Glied 40 durch ein über den Leiter 72 von der zentralen Verarbeitungseinheit kommendes Prozessor-Rückstellsignal rückgestellt. Dieses Prozessor-Rückstellsignal wird ferner über ein ODER-Glied 44 an den Rückstelleingang eines ÜBERTRAGEN-UNTERBRECHEN-VORBEREITEN-Flip-Flops 45 angelegt. Dieses Flip-Flop 45 hält ein von der Anschlußschaltung L kommendes Steuereingangssignal fest, um entweder die Durchschaltung eines an dem Q-Ausgang des ÜBERTRAGEN-BESTäTIGEN-Flip-Flops 42 auftretenden Signals über das UND-Glied 46 und über eine Leitung zu der zentralen Verarbeitungseinheit CPU vorzubereiten oder zu sperren. Falls nach der Beendigung eines Datenübertragungsvorgangs ein Unterbrechen-Signal an die zentrale Verarbeitungseinheit zu liefern ist, dann wird dasjenige Bit der Anschlußschaltung L, welches mit einer Leitung gekoppelt ist, aktiviert, wodurch das ÜBERTRAGEN-UNTERBRE-CHEN-VORBEREITEN-Flip-Flop 45 gesetzt und das¹ UND-Glied vorbereitet wird. Falls nach der Beendigung eines Datenübertragungsvorgangs kein Unterbrechen-Signal an die zentrale Verarbeitungseinheit zu liefern ist, wird dasjenige Bit der Anschlußschaltung L, welches mit einer Leitung 79 gekoppelt ist, aktiviert, wodurch das ÜBERTRAGEN-UNTERBRE-CHEN-VORBEREITEN-Flip-Flop 45 über das ODER-Glied 44 rückgestellt und dadurch das UND-Glied 46 gesperrt wird. Die Anschlußschaltung L enthält ferner zwei zusätzliche Bit-

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Signale, welche mit den Leitern 77 und 78 gekoppelt sind, welche dazu dienen, über das ODER-Glied 4O das ÜBERTRAGEN-"EIN"-Plip-Flop 39 und über das ODER-Glied 43 das ÜBERTRAGEN-BESTäTIGEN-Flip-Flop 42 rückzustellen. Die Aktivierung desjenigen Bits der Anschlußschaltung L, mit welchem der Leiter 77 gekoppelt ist, entaktiviert den Sender, da das ÜBERTRAGEN-"EIN"-Flip-Flop 39 rückgestellt wird, während die Aktivierung desjenigen Bits der Anschlußschaltung L, mit welchem der Leiter 78 gekoppelt ist, das ÜBERTRAGEN-BESTÄTIGEN-Flip-Flop 42 löschen bzw. rückstellen.

Aufbau des Empfängerteils der Verbindungsleiteinheit

In Fig. 4 sind die Schaltungskomponenten des Empfängerteils der Verbindungsleiteinheit und die Sammelleitungsverbindungen sowohl für die Baustein-internen als auch für die externen Verbindungen dargestellt. Wie dies auch bei den Verbindungen zwischen der Baustein-internen Sammelleitung 25 und den Logikelementen des Senders der Fall war, erfolgt die Übertragung der Adressen-, der Daten- und Steuersignale zwischen dem Empfängerteil der Verbindungslei teinheit und der Baustein-internen Sammelleitung 25 aufgrund der Wirkung der Anschlußschaltungen A, B, L und K. Die Anschlußschaltung A 49 ist über Leitungen 177 mit einem Datenregister 176 gekoppelt, in welches Daten aus einem anderen der Prozessor-Bausteine 11-1 bis 11-N über die Dateneingänge 168 - 175 von der externen Sammelleitung 10 her geladen werden. Während beim Sender die doppelt gerichtete Datenanschlußschaltung A dazu verwendet wird, auf der Sammelleitung 25 vorhandene Daten dem abgehenden Datenregister 48 (Fig. 3) zuzuführen, dient beim Empfänger die Anschlußschaltung A dazu, ankommende Daten, welche in dem Register 176 zwischengespeichert werden, der Sammelleitung 25 zuzuführen. Der datenübertragende Teil der Sammelleitung 25 kann über die zentrale Verarbeitungseinheit 21 mit einem

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Nachrichtenpufferteil des Speichers 23 (Fig. 2) gekoppelt sein, welcher dazu dient, die nacheinander ankommenden Datenzeichen in der Reihenfolge ihres Empfangs zu speichern, so daß sie durch die zentrale Verarbextungseinheit des Empfängers verarbeitet werden können.

Dia Änschlußschaltung B 50 ist über eine Leitung 204 mit dem Prioritäten-Identifikations-Register 192, über eine Leitung 215 mit dem Q-Ausgang des PRIORITÄTS-ART-Flip-Flops 199 und über eine Leitung 203 mit dem Q-Ausgang des EMPFÄNGER-BESTÄTIGEN-Flip-Flops 202 verbunden. Das PRIORITÄTS-ART-Flip-Flop 1S9 bestirät, ^L- ai~ a^!~CE::=e::d3S

genommen wird» Aus diesem Grands hält -is? ΐBICSXTX"S=^E¹T" Flip-Flop 199 die Priorität fest, weiche eiB £r:-!-:ccrc-:,ei;ds3 Nachrichtenzeichen besitzen muß, um aufgenommen zu werden. Wenn sich das PRIORITÄTS-ART-Flip-Flop 199 in seinem rückgestellten Zustand befindet, werden Zeichen sowohl mit niedriger als auch mit hoher Priorität aufgenommen. Wenn sich jedoch das PRIORITÄTS-ART-Flip-Flop 199 in seinem eingestellten Zustand befindet, dann werden nur Zeichen mit hoher Priorität aufgenommen. Da das Prioritäts-Protokoll des erfindungsgemäßen Übertragungssystems das erste Zeichen einer Nachricht als ein Zeichen mit niedriger Priorität und alle folgenden Zeichen als Zeichen mit hoher Priorität festlegt, wird das PRIORITÄTS-ART-Flip-Flop 199 durch die Aufnahme des ersten Zeichens einer Nachricht eingestellt, wodurch die Aufnahme von von anderen Prozess·"- ~·-'JSteir.en kommenden Nachrichten solange verhindert wird, bis die Übertragung der gerade empfangenen Nachricht beendet ist.

Das EMPF&NGER-BESTÄTIGEN-Flip-Flop 202 wird zur Anzeige dafür verwendet, ob der Empfänger ein Nachrichtenzeichen aufgenommen hat oder nicht. Normalerweise ist das

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EMPFÄNGER-BESTÄTIGEN-Flip-Flop 202 in seinem rückgestellten Zustand, wird jedoch beim Aufnehmen eines Nachrichtenzeichens eingestellt. Diese Bestätigung des Empfangs eines Nachrichtenzeichens wird wiederum der Anschlußschaltung B angezeigt und kann die Lieferung eines maskierbaren Unterbrechen-Signals an die zentrale Verarbeitungseinheit bewirken. Die Zustände der Stufen des Registers 192 und der Flip-Flops 199 und 102 werden somit über die AnSchlußschaltung B an die interne Sammelleitung 25 angelegt, um die zentrale Verarbeitungseinheit über die Adresse des sendenden Prozessor-Bausteins sowie darüber zu informieren, ob Daten von dem sendenden Prozessor-Baustein angenommen werden sollen (d.h. über die Priorität des Nachrichtenzeichens) und ob die Daten angenommen worden sind. Die Anschlußschaltung L 51 wird dazu verwendet, Steuersignale von der zentralen Verarbeitungseinheit an verschiedene Logikelemente des Empfängers anzulegen. Diese Steuersignale werden dazu verwendet, den Zustand der Flip-Flops 191, 199 und 208 über die Leitungen 195, 200, 209 und 212 voreinzustellen. Wenn das der Leitung 195 zugeordnete Bit gesetzt ist, dann wird der Empfänger durch Rückstellen des EMPFÄNGER-"EIN"-Flip-Flops über ein ODER-Glied 194 und eine Rückstell-Steuerleitung 193 ausgeschaltet. Das EMPFÄNGER-"EIN"-Flip-Flop 191 hält somit die erlaubte Operationsbedingung des Empfängers fest. Wenn das EMPFÄNGER-"EIN"-Flip-Flop eingestellt wird, dann wird der Empfänger eingeschaltet und überwacht die externe Sammelleitung 10 im Hinblick auf an ihn adressierte Nachrichtenzeichen. Wenn das EMPFÄNGER-"EIN"-Flip-Flop 191 rückgestellt wird, dann wird der Empfänger abgeschaltet und kann keine an ihn adressierte Nachrichtenzeichen aufnehmen.

Wenn das Bit der Anschlußschaltung L, welches der Leitung 200 zugeordnet ist, gesetzt wird, dann wird das PRIORITÄTS-ART-Flip-Flop 199 rückgestellt. Die entsprechenden

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Bits der Anschlußschaltung L, welche den Leitungen 209 und 212 zugeordnet sind, werden dazu verwendet, das EMPFÄNGER-UNTERBRECHEN-VORBEREITEN-Flip-Flop 208 rückzustellen oder einzustellen, wodurch gesteuert wird, ob ein Unterbrechen-Signal über die Leitung 207, ein UND-Glied 205 und eine Ausgangsleitung 206 an die zentrale Verarbeitungseinheit angelegt wird, wenn das Flip-Flop 202 zur Bestätigung des Empfangs übertragener Daten eingestellt wird. Das EMPFÄNGER-UNTERBRECHEN-VORBEREITEN-Flip-Flop 208 stellt somit eine steuerbare Maske für an die zentrale Verarbeitungseinheit zu liefernde Unterbrechen-Signale dar, welche immer dann erzeugt werden, wenn Daten angenommen wurden. Die Anschlußschaltung K 52 wird wieder dazu verwendet, die der betreffenden Verbindungsleiteinheit zugeordnete Adresse über die Leitung 73 in das Identifikationsregister 37 und das Sammelleitungs-Synchronisations-Steuer-Zustandsbit über die Leitung 71 in die Steuerschaltung einzugeben.

Das Identifikationsregister 37, welches dem

Sender- und Empfängerteil (Figuren 3 und 4) der Verbindungsleiteinheit gemeinsam ist, speichert seine Identifikationsadresse, welche ihm über die Anschlußschaltung K zugeführt wird und liefert die die Adresse definierenden Bitwerte über Leitungen 113 bis' 115 an eine Vergleichsstufe 156 (Fig. 4). Die Vergleichsstufe 156 ist über Eingangsleiter 160 bis 162 mit den Bestimmungs-Identifikationsbits der externen Sammelleitung 10 gekoppelt und erzeugt auf einer Leitung 188 immer dann ein Ausgangssignal, wenn die an den Eingängen 160 bis 162 anliegende Adresse mit dem Adresseninhalt des Registers 37 übereinstimmt, wodurch der Empfänger darüber informiert wi'rd, daß ein anderer der Prozessor-Bausteine 11-1 bis 11-N eine Nachricht an ihn sendet.

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Der Ausgangsleiter 188 ist mit einem Eingang eines UND-Gliedes 178 verbunden. Ein anderer Eingang des UND-Gliedes 178 ist über die Leitung 68 mit dem Ausgang der Teilerstufe 31 verbunden, so daß das UND-Glied 178 synchron mit dem Verbindungsleiteinheit-Takt aktiviert wird. Ein Eingangsleiter 189 des UND-Gliedes 178 ist mit dem Sammelleitung-Aktiv-Bit der externen Sammelleitung 10 gekoppelt, welches die Gültigkeit der Daten, Priorität und Identifikationsinformation auf der Sammelleitung 10 anzeigt. Ein weiterer Eingangsleiter 187 des UND-Gliedes 178 ist mit dem Q-Ausgang des EMPFÄNGER-"EIN"-Flip-Flops 191 gekoppelt, während ein letzter Eingangsleiter 186 dieses UND-Gliedes 178 mit dem Ausgang eines ODER-Gliedes 185 verbunden ist. Ein Eingang des ODER-Gliedes 185 ist über einen Leiter mit dem Q-Ausgang des PRIORITÄTS-ART-Flip-Flops 199 verbunden, während ein zweiter Eingang des ODER-Gliedes 185 über einen Leiter 184 mit dem Ausgang eines UND-Gliedes gekoppelt ist. Ein Eingang des UND-Gliedes 183 ist mit dem Q-Ausgang des PRIORITÄTS-ART-Flip-Flops 199 gekoppelt, während ein zweiter Eingang über einen Leiter 182, eine Treiberstufe 188 und einen Leiter 167 mit dem Prioritätsbit der externen Sammelleitung 10 gekoppelt ist. Der Ausgang der Treiberstufe 181 ist ferner über einen Leiter 182 mit der Prioritätsbitstufe des Registers 192 verbunden. Das UND-Glied 178 stellt das Grundverknüpfungsglied für die Steuerung des Empfängers (Fig. 4) dar und gestattet oder verhindert das Arbeiten des Empfängers in Abhängigkeit davon, ob der Empfänger vorbereitet ist, ob er durch eine andere Verbindungsleiteinheit aufgerufen ist und ob er noch dabei ist, Informationen von einer anderen Verbindungsleiteinheit zu empfangen oder nicht. In dem zuletzt genannten Fall ist die Prioritätsart derart, daß der Empfang von Daten nur von derjenigen Verbindungsleiteinheit fortgesetzt wird, von welcher bereits Daten durch den Empfänger

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angenommen wurden, und zwar solange, bis die Übertragung abgeschlossen ist oder unterbrochen wird. Der bereits tätige Prozessor-Baustein 11-1 bis 11-K hat somit Vorrang (aufgrund der hohen Priorität seines Nachrichtenzeichens) gegenüber allen anderen Versuchen, eine Verbindung aufzunehmen, so daß selbst dann, wenn die Vergleichsstufe 156 auf dem Leiter 188 ein Ausgangssignal erzeugt, durch welches angezeigt wird, daß eine Verbindungsleiteinheit eines anderen Prozessor-Bausteins einen Verbindungswunsch an ihn gerichtet hat, das UND-Glied 178 durch das PRIORITÄTS-ART-Flip-Flop 199 entaktiviert wird, welches anzeigt, daß die neu übertragende Verbindungsleiteinheit keine hohe Priorität besitzt und deshalb warten muß, bis der Vorrang genießende Prozessor-Baustein die Übertragung einer vollständigen Nachricht beendet hat.

Der Ausgang des UND-Gliedes 178 ist über einen Leiter 179 mit einer Treiberstufe 180 Verbunden, deren Ausgang über einen Leiter 166 mit dem Bestätigungsbit der externen Sammelleitung 10 verbunden ist. Der Leiter 179 ist ferner mit den Lade- oder Schreib-Eingängen LD der Register 192 und 176 und mit einer Verzögerungsstufe oder einem Mono-Flop 178 gekoppelt. Der Ausgang des Mono-Flops 178 ist über einen Leiter' 198 mit ODER-Gliedern 197 und 194 verbunden.Eine vorbestimmte Zeitperiode nach dem Empfang eines Ausgangssignals von dem UND-Glied 178 liefert das Mono-Flop 178 über die ODER-Glieder 197 und 194 einen Impuls an den Einstelleingang des PRIORITÄTS-ART-Flip-Flops 199 bzw. an den Rückstelleingang des EMPFÄNGER-"EIN"-Flip-Flops 191. Die durch das Mono-Flop 178 erzielte Verzögerung ist ausreichend, die Zeitspanne eines individuellen Zeitabschnittes zu überdecken, während welcher Daten von einer sendenden Verbindungsleiteinheit von der empfangenden Verbindungsleiteinheit angenommen werden, ein Empfänger-Bestäti-

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gen-Signal durch das Flip-Plop 202 gehalten, ein Unterbrechen-Signal an die zentrale Verarbeitungseinheit geliefert und ein Bestätigungs-Signal zu dem sendenden Prozessor-Baustein zurückgesandt wird. Die ODER-Glieder 194 und 197 sowie die ODER-Glieder 201 und 211 sind ebenfalls mit der Prozessor-Baustein- Rückstelleitung 72 verbunden, welche während des Einleitungsvorganges die Zustände der Flip-Flops 191, 199, 202 und 208.voreinstellt.

Der Einstelleingang des EMPFÄNGER-"EIN"-Flip-Flops 191 ist über einen Leiter 154 mit der Steuerlogikschaltung 150 verbunden, so daß der Empfängerteil der Verbindungsleiteinheit wirksam eingeschaltet wird, um unter Steuerung seiner zentralen Verarbeitungseinhext auf ankommende Nachrichten zu achten. Das auf dem Leiter 154 vorhandene Signal wird über ein ODER-Glied 201 ferner dem Rückstelleingang des EMPFÄNGER-BESTÄTIGEN-Flip-Flops 202 zugeführt. Der Q-Ausgang des EMPFÄNGER-BESTÄTIGEN-Flip-Flops 202 ist über den Leiter 203 mit dem UND-Glied 205 und mit einem ausgewählten Bit der Anschlußschaltung B 50 gekoppelt. Wenn das EMPFÄNGER-BESTÄTIGEN-Flip-Flop 202 über den Leiter 179 durch ein Ausgangssignal des UND-Gliedes 178 eingestellt wird, wodurch angezeigt wird, daß diese Verbindungsleiteinheit aufgerufen bzw. adressiert wurde und dabei ist, Daten anzunehmen, dann wird eine Empfänger-Bestätigen-Anzeige an die Anschlußschaltung B geliefert, um Zustandsinformationen für das Nicht-Unterbrechen von Empfängerroutinen oder die gemeinsame Verwendung eines Unterbrechen-Vektors abzugeben. In Abhängigkeit davon, ob das Unterbrechen-Vorbereiten-Bit über die Anschlußschaltung L gesetzt ist, wird ein Empfänger-Unterbrechen-Signal über das UND-Glied 205 in Abhängigkeit von dem Voreinstell-Zustand des Empfänger-Unterbrechen-Vorbereiten-Flip-Flops 208 an die zentrale Verarbeitungseinhext geliefert. Die übrigen in den Figuren 4A und 4B dargestellten Komponenten sind die gleichen Komponenten, wie sie bereits im Zusammenhang mit den Figuren 3A und 3B beschrieben

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wurden und sind in beiden Fällen mit den gleichen Bezugszeichen bezeichnet.

Arbeitsweise

Für die folgende Beschreibung der Arbeitsweise des oben beschriebenen Nachrichtenübertragungssystem sei angenommen, daß ein als Beispiel gewähltes Terminal aus fünf Prozessor-Bausteinen 11-1 bis 11-5 besteht. Um ein systematisches Verfahren festzulegen, nach welchem der Nachrichtenaustausch zwischen den einzelnen Bausteinen zu erfolgen hat, wird einem Prozessor-Baustein des Terminals, welcher im folgenden als Hauptprozessor-Baustein (Main Processor Board MPB) bezeichnet wird, die Aufgabe zugeteilt, den verschiedenen in dem Terminal enthaltenen Prozessor-Bausteinen Adressen und Zeitabschnitten zuzuordnen. Die anderen Prozessor-Bausteine des Terminals werden im folgenden als Bausteine mit wahlweise auszuführenden peripheren Funktionen (Optional Peripheral Functional - OPF - Module) bezeichnet. Bei dem gewählten Ausführungsbeispiel mit fünf Bausteinen sind somit ein MPB-Baustein zusammen mit vier OPF-Bausteinen längs der Sammelleitung 10 verteilt.

Da die Art und Weise, in welcher den verschiedenen Prozessor-Bausteinen Adressen zugeordnet werden, im wesentlichen eine spezielle Datenverarbeitungsoperatxon darstellt und für das Verständnis der Erfindung nicht erforderlich ist, wird auf eine Beschreibung dieser speziellen von der zentralen Verarbeitungseinheit des MPB-Bausteins verzichtet. Es sei lediglich angenommen, daß jedem der fünf Prozessor-Bausteine des Systems eine Adresse bzw. ein Zeitabschnitt zugeordnet wurde. Aufgrund des erstellten Protokolls kann dem MPB-Baustein

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die Adresse 000 und den vier OPF-Bausteinen die Adressen bis 100 aufeinanderfolgend zugeordnet werden. Würde das System acht Prozessor-Bausteine enthalten, dann würde dem MPB-Baustein die Adresse 000 und den sieben OPF-Bausteinen des Systems die übrigen Adressen 001 bis 111 aufeinanderfolgend zugeteilt werden. Vorzugsweise werden die Adressen in Abhängigkeit von einer bestimmten Rangfolge zugeteilt, welche sich durch die jeweilige Art oder Aufgabe der einzelnen Prozessor-Bausteine innerhalb des Systems ergibt, wobei sich die Art bzw. Aufgabe der einzelnen Prozessor-Bausteine nach der Gesamtfunktion des Systems und/oder nach den mit den einzelnen Bausteinen gekoppelten peripheren Einheiten richtet. Für die folgende Erläuterung der Arbeitsweise des Systems sei angenommen, daß die OPF-Bausteine 001 und 100 mit dem OPF-Baustein 010 zusammenarbeiten bzw. eine Nachricht an diesen senden möchten. Diese Nachrichten können Anfragen nach einer Übertragung von Informationen von der aufgerufenen zentralen Verarbeitungseinheit, nach der Verwendung der ihr zugeordneten peripheren Einheit, nach der ihr eigenen Prozessor-Operation usw. sein. Die Erfindung ist nicht auf die Datenverarbeitungsoperationen der Bausteine selbst gerichtet, sondern auf die Art und Weise, wie die Nachrichten zwischen den einzelnen Bausteinen übertragen werden, so daß eine Beschreibung des Inhalts einer Nachricht für das Verständnis des verwendeten Übertragungsverfahrens nicht erforderlich ist. Zum besseren Verständnis der Beschreibung sei jedoch angenommen, daß eine typische Nachricht so angeordnet ist, daß das erste Datenwort ein Nachrichtensteuerzeichen enthält, welches die Länge der Nachricht angibt (die Gesamtzahl der die Nachricht darstellenden Datenwörter, so daß der Nachrichtenpufferspeicher in dem aufgerufenen Prozessor-Baustein aufeinanderfolgende Speicherplätze zur Speicherung zuweisen kann und erkennt, wenn das letzte Nachrichtenzeichen empfangen wurde und damit die Nachricht abschließt).

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Zu Beginn wird jede Verbindungsleiteinheit gelöscht, so daß sie zum Empfang einer Nachricht von einem anderen Prozessor-Baustein bereit ist, welcher die Hilfe eines oder mehrerer der unabhängigen Prozessor-Bausteine und/oder zugeordneter peripherer Einrichtungen des Systems benötigt. Nach der Vorbereitung wird jedes Verbindungsleiteinheit-Identifikations-Register 37 mit einer Adresse geladen, welche einem der acht binären Drei-Bit-Zahlen oder Taktzählungen entspricht, welche von dem Zähler 32 periodisch erzeugt werden. Diese Bits werden von der Anschlußschaltung K über die .Leitung 73 geladen. Das Verbindungsleiteinheit-Identifikations-Register 37 des OPF-Bausteins 001 enthält somit das binäre Wort 001. In ähnlicher Weise enthalten die Verbindungsleiteinheit- Identifikations-Register 37 der anderen vier Bausteine einschließlich des MPB-Bausteins die durch die ihnen zugeordneten Zeitabschnitte dargestellten Adressen. Unter der Annahme, daß die Steuerschaltung des MPB-Bausteins auch für die Sammelleitungs-Synchronisation verwendet wird, wird die von der AnSchlußschaltung K kommende Leitung 71 jedes OPF-Bausteins des Systems nicht gesetzt, so daß das Rückstellsignal für den Zähler 32 und die Teilerstufe 31 über das Sammelleitungs-Synchronisationsbit der externen Sammelleitung von dem MPB-Baustein (welcher den Zeitabschnitt oder die Identifikationsadresse 000 besitzt) abgeleitet und ist mit den genannte Baugruppen über eine Leitung 69, die aktivierte Treiberstufe 35 und die Rückstelleingangsleitung 70 verbunden.

Es sei nunmehr der Zustand der übertrager- und Empfängerteile der einzelnen Bausteine betrachtet. Da angenommen wurde, daß nur die Prozessoren 001 und 100 eine Übertragung durchzuführen wünschen, sind die übertrager- oder Sendeteile der anderen Verbindungsleiteinheiten abgeschaltet, während alle Verbindungsleiteinheiten sich in einem empfangsbereiten Zustand befinden, d.h. sie befinden sich

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in einem Zustand, in welchem sie die externe Sammelleitung 10 im Hinblick auf Nachrichten überwachen. Aus diesem Grunde sind die Sendeteile des MPB-Bausteins (Identifikations-Adresse = 000) und der OPF-Bausteine 010 und 011 abgeschaltet, während die Sendeteile der OPF-Bausteine 001 und 100 eingeschaltet und mit dem ersten Zeichen einer zu dem OPF-Baustein 010 zu übertragenden Nachricht geladen sind. Die Bedingungen dieser Sender und Empfänger sind folgende:

SENDER ABGESCHALTET

Ursprünglich, d.h. bei der Vorbereitung, wurden das ÜBERTRAGEN-"EIN"-Flip-Flop 39, das ÜBERTRAGEN-BESTÄTIGEN-Flip-Flop 42 und das Übertragen-Unterbrechen-Vorbereiten-Flip-Flop 45 über die von der zentralen Verarbeitungseinheit kommende Rückstelleitung 72 gelöscht. Die Steuer-UND-Glieder 38, 53 und 46 sind somit entaktiviert, wodurch eine Sendeoder Übertragungsoperation verhindert wird, über die Anschlußschaltung L braucht keine Steuerinformation angelegt zu werden, da die übertragungsschaltung bereits wirksam entaktiviert wurde.

SENDER BEREIT

Da die OPF-Bausteine 001 und 100 eine Nachricht an den OPF-Baustein 010 zu übertragen wünschen, sind ihre Sender mit der Bestimmungs-Identifikationsadresse, mit der entsprechenden Priorität und dem ersten an den OPF-Baustein 010 zu übertragenden Datenwort zu laden. Die Anschlußschaltungen A der beiden OPF-Bausteine 001 und 100, in welche notwendigerweise vor dem Einschalten der Sender eingeschrieben wurde, liefern somit die ersten acht Bits der auf die Sammelleitung 10 zu gebenden Datenwörter zu den entsprechenden Registern 48. über die Anschlußschaltung B wird ferner

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jeweils das Register 47 mit der Bestimmungs-Identifikationsadresse 010 geladen. Die Priorität des ersten Zeichens jeder Nachricht wird auf niedrige Priorität eingestellt. Alle dem ersten Zeichen folgenden Zeichen werden mit einer hohen Priorität belegt, so daß das Prioritätsbit im Register 47 für alle solche Zeichen mit einer "1" geladen wird. Wenn somit ein Empfänger Daten akzeptiert oder aufnimmt und auf die Betriebsart mit hoher Priorität schaltet, werden neue Zeichen mit niedriger Priorität solange ignoriert, bis die laufende Nachricht vollständig übertragen ist oder unterbrochen wird.

Die Anschlußschaltung L überträgt ein Steuerbitsignal über eine der Leitungen 79 oder 80, um das ÜBERTRAGEN-UNTERBRECHEN-VORBEREITEN-Flip-Flop 45 einzustellen oder rückzustellen und dadurch das Anlegen eines Übertragen-Bestätigen-Unterbrechen-Signals an die zentrale Verarbeitungseinheit zu ermöglichen, wenn die Bestimmungs-Verbindungsleiteinheit aufgrund eines Bestätigungssignals angezeigt hat, daß sie Daten angenommen hat. Tn Abhängigkeit davon, ob die zentrale Verarbeitungseinheit die Tatsache, daß der Prozessor-Baustein, an welche die Nachricht gesandt wurde, diese Nachricht empfangen hat, zu überwachen wünscht oder nicht, entaktiviert oder aktiviert die Anschlußschaltung L das UND-Glied 46 durch Steuerung des Zustands des Flip-Flops 45. Es sei hier angenommen, daß die zentralen Verarbeitungselnhelten von beLden Prozessor-Bausteinen 100 und 011 zu überwachen wünschen, wenn der Baustein 011 Daten aufgenommen hat, so daß über die Leitung 80 ein Eiru;tell-Aktlvlerunqs-SLgnaL tin das FLLp-FLop 45 angelegt wird, wodurch ein flincjurig dos [IND-GLiedes 46 vorbereitet wird. Dle:s bedeutet mit anderen Worten, daß die iibertragen-LInturbrcichen-Leltung nicht mar.kLert Lst. Da ferner der Verb Indunqsleitelrihe it- Eclont i E i kat■ ions-Adressencode; und das Hammel It-Lt urigs-Synchron L «at- Lorif:-i5t.eiiü rs LfjriaL

_|fJ7l 9 Π Π B Λ 1

BAD ORIGINAL

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über die Anschlußschaltung K geladen werden, sind die Sender der beiden OPF-Bausteine 100 und 001 nunmehr bereit, das erste Zeichen einer Nachricht zu übertragen.

SENDER EINGESCHALTET

Aufgrund des über die Leitung 152 von der zugeordneten zentralen Verarbeitungseinheit kommenden Synchronisationseingangssignals laden die Steuerlogikschaltungen der beiden OPF-Bausteine 001 und 100 die entsprechenden Register 47 und 48 über die Laden-(oder Schreib-)Aktivierungsleiter 75 bzw. 76 mit der an den Anschlußschaltungen A und B anliegenden Information. Außerdem schaltet das auf der Leitung 75 vorhandene Signal, welches das Laden der Bestimmungs-Identifikationsadresse und des Prioritätsbits in das Register 47 bewirkt, das ÜBERTRAGEN-"EIN"-Flip-Flop 39 ein, wodurch ein Eingang des UND-Gliedes 3 8 aktiviert wird.

ÜBERTRAGUNG DES ERSTEN DATENZEICHENS

Während der Zähler 32 die über die Leitung 68 gelieferten Taktimpulse zählt, vergleicht die Vergleichsstufe 36 den Inhalt des Verbindungsleiteinheit-Identifikationsregisters 37 mit dem Inhalt des Zählers 32. Da der OPF-Baustein 001 der erste Prozessor-Baustein in der numerischen Zäh L-reihenfolge (000, 001, 010 ... 111) ist, welcher eine Übertragung durchzuführen wünscht, erzeugt das UND-Glied JB beim Ausftreten eines Ausgangsimpulses auf dem Ausgangs Leiter 84 der VergLeLchsstufe 36 zum Zeitabschnitt 001 ein AusbLend-Ausgangnsignal auf dem Leiter 86, wodurch der Enhalt der Register 47 und 48 zusammen mit einem SanimeLLeitungs-Akt iv-Bit "I" auf die externe SammeiLeitung 10 übertragen wird. Danach, d.h. zum Zeitabschnitt K)C), erzeugt die Verg L" i c-hsstufo H) in dem OPF-Baustein 100 (der nächste übert raqt-inU· Baustein in der numerischen ZeitnbHchnLtt-RuihuriEohjf) -in

9 0 0 8 I₁ I / Π ί! t η

BAD ORIGINAL

Äusgangssignal auf dem Leiter 84, wodurch sein UND-Glied 38 aktiviert und der Inhalt seiner Register 47 und 48 sowie das Sammelleitungs-Aktiv-Bit "1" auf die externe Sammelleitung 10 gegeben wird. Ein Eingang des UNDrGliedes 53 in jedem der Sender der Verbxndungsleiteinheiten der OPP-Bausteine 001 und 100 ist ebenfalls aktiviert, so daß das UND-Glied 53 bereit ist, ein Bestätigungs-Signal von der Bestimmungs-Identifikationsadresse (OPF-Baustein 01O) aufzunehmen, wodurch die Übertragung zum zweiten Nachrichtenzeichen fortschreiten kann. Da das weitere Arbeiten der Sender der OPF-Bausteine 001 und 100 davon abhängt, ob das übertragene erste Datenzeichen von dem OPF-Baustein 010 empfangen wurde oder nicht, wird als nächstes die Arbeitsweise des Empfängers beschrieben.

EMPFÄNGER EINGESCHALTET

Wie oben bereits erläutert, wird das Register 37 der Verbindungsleiteinheit jedes Prozessor-Bausteins über die interne Sammelleitung 25 mit dem der betreffenden Verbindungsleiteinheit eigenen Identifikationscode geladen und über die AnSchlußschaltung K wird die Sammelleitungs-Synchronisationssteuerung erstellt. Außerdem sind durch das auf der Leitung 72 vorhandene Rückstellsignal von der zentralen Verarbeitungseinheit über die ODER-Glieder 194, 201 und 211 das EMPFÄNGER-"EIN"-Flip-Flop 171, das EMPFÄNGER-BESTATI-GEN-Flip-Flop 202 bzw. das EMPFÄNGER-UNTERBRECHEN-VORBEREI-TEN-Flip-Flop 208 zurückgestellt worden. Außerdem ist über das ODER-Glied 197 das Prioritäten-Art-Flip-Flop 199 eingestellt worden. Außerdem sind bis zu diesem Zeitpunkt noch keine Zeichen in die Register 192 und 176 geladen worden, da das UND-Glied 178 entaktiviert ist. In Abhängigkeit von der gerade laufenden Operation der zentralen Verarbeitungs-

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einheit aktiviert die Anschlußschaltung L eine der Leitungen 209 oder 212, so daß sie selektiv ein Empfänger-Unterbrechen-Signal überwachen kann, welches anzeigt, daß Daten von einem anderen Prozessor-Baustein angenommen wurden, so daß die zentrale Verarbeitungseinheit Vorkehrungen treffen oder warten kann, bis sie die gerade laufende Datenverarbeitungsoperation beendet hat, wenn Unterbrechungen maskiert sind. Normalerweise ist das Bit der Anschlußschaltung L, welches mit der Leitung 200 gekoppelt ist, eine Null, so daß der Zustand des Prioritäts-Art-Flip-Flops 199 unverändert bleibt. Zwischen den Nachrichten befindet sich der Empfänger auf niedriger Prioritätsbetriebsart, so daß zu Beginn einer neuen Nachricht Zeichen mit einer niedrigen Priorität angenommen werden können. Der Q-Ausgang des PRIORITÄTS-ART-Flip-Flops 199 geht beim Annehmen eines Zeichens durch den Empfänger auf einen hohen Pegel, wie dies im vorangehenden bereits beschrieben wurde. Der Ausgang bleibt hoch, wodurch die Annahme eines Zeichens mit niedriger Priorität über das UND-Glied 183 verhindert wird, bis die Leitung 200 von der Anschlußschaltung L auf einen hohen Pegel gesetzt wird, um das PRIORITÄTS-ART-Flip-Flop 199 nach Beendigung einer Nachricht rückzustellen.

In Abhängigkeit von dem von der zentralen Verarbeitungseinheit gelieferten Synchronisationssignal liefert die Steuerlogikschaltung 150 ein Ausgangssignal auf dem Leiter 154, durch welches das EMPFÄNGER-"EIN"-Flip-Flop 191 eingestellt und der Empfänger eingeschaltet wird, wodurch derjenige Eingang des UND-Gliedes 178, welcher mit dem Leiter 187 verbunden ist, aktiviert wird. Die Empfänger aller Bausteine sind nunmehr bereit, jeweils an sie adressierte Daten aufzunehmen.

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ANNAHME VON DATEN IM EMPFÄNGER

Nachdem eine Verbindungsleiteinheit vorbereitet und mit ihrer Identifikationsadresse geladen wurde, fährt ihre Empfänger-Vergleichsstufe' 156 damit fort, die Bestimmungs-Identifikationsadressen-Bits auf der externen Sammelleitung 10 zu überwachen, um Bestimmungscodes festzustellen, welche mit der in dem Verbindungsleiteinheit-Identifikations-Register 37 gespeicherten Adresse übereinstimmen. Stellt die Vergleichsstufe 156 eine Übereinstimmung fest, dann erzeugt sie ein Ausgangssignal auf dem Leiter 188. Da bei dem hier beschriebenen Arbeitsbeispiel der einzige erzeugte Bestimmungs-Identifikationscode derjenige des OPF-Bausteins 010 ist, liefert nur die Vergleichsstufe 156 des OPF-Bausteins 010 ein Ausgangssignal über den Leiter 188 an das UND-Glied 178. Dieses übereinstimmungssignal wird zum erstenmal während des Zeitabschnittes 001 erzeugt, wenn der OPF-Baustein 001 sein erstes Nachrichtenzeichen auf die externe Sammelleitung 10 gegeben hat und auf ein Bestätigungssignal von dem Bestimmungs-Baustein (OPF-Baustein 010) wartet. Da die Zähler 32 in allen Prozessor-Bausteinen durch ein gemeinsames Sammelleitungs-Synchronisationssignal synchronisiert werden, enthält der Zähler 32 des OPF-Bausteins 010 zu dem Zeitpunkt, in welchem die Vergleichsstufe auf dem Leiter 188 ein Übereinstimmungssignal erzeugt, die Binärzahl 001. Da das Sammelleitung-Aktiv-Bit der externen Sammelleitung eine "1" ist, befindet sich der Leiter 189 auf einem hohen Pegel und das UND-Glied 178 erzeugt synchron mit dem Taktsignal auf dem von der Teilerstufe 31 kommenden Leiter 68 ein Ausgangssignal. Das von dem UND-Glied 178 gelieferte Ausgangssignal wird über den Leiter 179 an die Sammelleitungstreiberstufe 180, das Mono-Flop 198, die Laden- oder Schreibaktivierungseingänge der Register 192 und 176 und an den Einstelleingang des EMPFÄNGER-BESTÄTIGEN-Flip-Flops 202 angelegt. Das Datenregister 176 wird dadurch

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mit dem auf dem Acht-Bit-Datenteil der externen Sammelleitung 10 vorhandenen ersten Datenwort geladen, und das Prioritäten-Identifikationsregister 192 wird mit dem Inhalt (001) des Zählers 32 und dem eine niedrige Priorität anzeigenden Null-Bit auf dem Leiter 167 über die Treiberstufe 181 und den Leiter 182 geladen. Die in den Registern 192 und 176 aufgenommenen Zeichen stellen die Priorität und die Quelle der Nachricht (d.h. von welchem Baustein die Nachricht ausgesandt wurde) bzw. ein Datenzeichen der Nachricht dar. Der Inhalt der Register 192 und 176 kann nunmehr ausgelesen und auf die Systemsammelleitung gegeben und die Daten in einen Nachrichtenpufferspeicher eingespeichert werden, welcher Teil eines Speichers mit wahlfreiem Zugriff (Random Access Memory) sein kann, welcher durch die Speichereinheit 23 (Fig. 2) gebildet wird, um anschließend von der zentralen Verarbeitungseinheit verarbeitet zu werden, wie dies im vorangehenden beschrieben wurde.

Nach einer Verzögerungszeit, welche ausreicht, um die Haltefunktionen zu unterbrechen und ein Bestätigungssignal zu dem sendenden Baustein zurückzusenden, d.h. nach allen erforderlichen Signalisierungsvorgangen, erzeugt das Mono-Flop 198 über das ODER-Glied 197 einen Impuls, um das EMPFANGER-"EIN"-Flip-Flop 191 zurückzustellen und das PRIORITÄTS-ART-Flip-Flop 199 einzustellen, wodurch der Empfänger abgeschaltet wird, während die Anschlußschaltungen A und B ausgelesen werden, um auch zu verhindern, daß der Empfänger Nachrichten mit niedriger Priorität (Prioritätsbit 0) annimmt. Im zuletzt genannten Fall, wenn das Flip-Flop 199 eingestellt ist, hängt die Aktivierung des UND-Gliedes 178 von der Aktivierung des UND-Gliedes 183 ab, von dem ein Eingang über die Leitung 182, die Treiberstufe 181 und die Prioritätsbit-Leitung 167 mit dem Prioritätsbit auf der externen Sammelleitung verbunden ist.

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Der Ausgang des UND-Gliedes 178, welcher die Betätigung des Mono-Flops 198 auslöste, lieferte ferner ein Bestätigungssignal über die Treiberstufe 180 auf die Leitung 166 und bewirkte einen EMPFÄNGER-BESTÄTIGEN-Pegel, welcher über die Leitung 203 an ein Bit der Anschlußschaltung B und an das UND-Glied 205 angelegt wird, so daß sowohl der sendende Baustein als auch die zentrale Verarbeitungseinheit des Empfängers über die Aufnahme der Daten informiert werden können.

ÜBERTRAGUNG DES ERSTEN DATENZEICHENS, FORTSETZUNG

Wenn der Empfänger, für den die übertragene Nachricht bestimmt ist, durch Anlegen eines Bestätigungssignals an die externe Sammelleitung 10 angezeigt hat, daß er die Daten aufgenommen hat, dann wird dieses Bestätigungssignal über die Leitung 87 dem UND-Glied 53 zu dessen Aktivierung zugeführt, welches ein Einstell-Eingangssignal an das ÜBERTRAGEN-BESTäTIGEN-Flip-Flop 42 der Verbindungsleiteinheit des übertragenden Bausteins anlegt. Wenn somit bei dem beschriebenen Ausführungsbeispiel der OPF-Baustein 010 Daten aufgenommen hat, liefert er ein Bestätigungssignal an die externe Sammelleitung 10 und der übertragende OPF-Baustein 001 erkennt das Bestätigungssignal durch Einstellen seines ÜBERTRAGEN-BESTÄTIGUNGS-Flip-Flops 42. Durch Einstellen dieses Flip-Flops 42 wird das UND-Glied 46 aktiviert, so daß die Anschlußschaltung B ein übertragungs-Bestätigungssignal an die interne Sammelleitung 25 . anlegt und ein Übertragen-Unterbrechensignal über das UND-Glied 46 und die Leitung 70 zu der zentralen Verarbeitungseinheit gelangt, da das ÜBERTRAGEN-ÜNTERBRECHEN-VORBEREITEN-Flip-Flop 45 in der im vorangehenden beschriebenen Weise über die Leitung 80 von der Anschlußschaltung L eingestellt wurde.

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Nach der oben erwähnten Verzögerungsperiode stellt das Verzögerungsglied 41, welches auch mit dem Q-Ausgang des ÜBERTRAGEN-BESTÄTIGEN-Flip-Flops 42 gekoppelt ist, das ÜBERTRAGEN-"EIN"-Flip-Flop 39 über das ODER-Glied 40 ein. Das UND-Glied 38 wird entaktiviert, so daß für eine neue übertragung von dem OPF-Baustein 001 ein neues Steuersignal von der Steuerlogik 150 abgewartet werden muß, welches den Sender über die Leitung 75 einschaltet. Der Sender des OPF-Bausteins 001 bleibt somit in Ruhefunktion bis ein neues Zeichen, einschließlich eines zweiten Datenzeichens, in die Register 47 und 48 geladen und geeignete Steuersignale über die Anschlußschaltungen A und B von der internen Sammelleitung 25 erhalten und die Zeitabschnitt-Identifikation/ welche dem OPF-Baustein 001 entspricht, durch den Zähler 32 zu der Vergleichsstufe 36 geliefert wurde.

ZURÜCKWEISUNG VON DATEN

Wie bereits weiter oben beschrieben wurde, erfolgt dann, wenn der Zähler 32 in jedem OPF-Baustein mit der Zählung der Frequenz-geteilten Taktimpulse fortfährt, keine weitere übertragung auf der externen Sammelleitung 10, bis die Zählung 100 erreicht ist, während der der dem Zeitabschnitt 100 zugeordnete OPF-Baustein 100, welcher ebenfalls mit dem OPF-Baustein 010 in Verbindung treten möchte, sein erstes Nachrichtenzeichen, welches ein niedriges Prioritätsbit, Daten, Sammelleitungs-Aktiv- und Bestimmungs-Identifikationsinformationen enthält, auf die externe Sammelleitung 10 gibt. Während des Zeitabschnittes 100 stellt die Empfänger-Vergleichsstufe 156 des OPF-Bausteins 010 wiederum seine eigene Identifikationsadresse 010 als Bestimmungsidentifikation in einer von einem sendenden Baustein gelieferten Nachricht fest, wobei die Quellenidentifikation 100 des sendenden Bausteins zu diesem Zeit-

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punkt von dem Zähler 32 über Leiter 110, 111 und 112 dem Register 192 zugeführt wird. Das UND-Glied 178 erhält somit Aktivierungssignale von der Sammelleitungs-Aktiv-Eingangsleitung 189, der Leitung 68 von der Teilerstufe 31, dem Leiter 188 von der Vergleichsstufe 156 und dem Leiter 187 von dem EMPFÄNGER-"EIN"-Plip-Flop 191 (unter der Annahme, daß der Inhalt der Register 176 und 192 über die Anschlußschaltungen A und B ausgelesen und der Empfänger wieder eingeschaltet wurde). In Abhängigkeit von der Verarbeitungszeit der internen Sammelleitung 25 können mehrere Zählzyklen des Zählers 32 vergehen, bis der Empfänger wieder eingeschaltet wird. Zum Zwecke der Veranschaulichung der Arbeitsweise des Systems, insbesondere der Wirkung der Prioritätsart des übertragenen Zeichens, sei jedoch angenommen, daß die Anschlußschaltungen A und B ausgelesen wurden und daß das EMPFÄNGER-"EIN"-Flip-Flop 191 wieder eingestellt wurde. Da das PRIORITÄTS-ART-Flip-Flop 199 durch die Aufnahme von Daten von dem OPF-Baustein 001 eingestellt wurde und die Prozessor-Bausteineinheiten des OPF-Bausteins 010 über den Leiter 215 und die Anschlußschaltung B hiervon informiert wurden, geschieht die anschließende über die Anschlußschaltung L erfolgende Einschaltvorbereitung des Empfängers in der Weise, daß das Bit der Anschlußschaltung L, welches über die Leitung 200 mit dem Ruckstelleingang des PRIORITÄTS-ART-Flip-Flops 199 gekoppelt ist, dieses Flip-Flop 199 nicht rückgestellt hat, so daß es in seinem eingestellten Zustand oder dem Zustand hoher Priorität bleibt, wodurch ein Eingang des UND-Gliedes 183 aktiviert wird. Der andere Eingang des UND-Gliedes 183 wird durch das Prioritätsbit des von dem OPF-Baustein 100 kommenden Nachrichtenzeichens über die Leitung 182, die Treiberstufe 181 und die Leitung 167 beeinflußt. Da das Nachrichtenzeichen von dem OPF-Baustein 100 sein erstes Nachrichtenzeichen mit einer Priorität 0 (niedrige Priorität) ist, bleibt das UND-Glied 183 entaktiviert, so daß das ODER-Glied 185 kein Eingangssignal empfängt, durch welches das UND-Glied 178 aktiviert

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werden kann, und es erfolgt somit keine Aufnahme von Daten. Es wird somit kein Bestätigungs-Signal von dem OPF-Baustein 010 zu dem sendenden OPF-Baustein 100 zurückgesandt, so daß das ÜBERTRAGEN-BESTÄTIGEN-Flip-Flop 42 des OPF-Bausteins rückgestellt bleibt und sein Prozessor-Baustein wird über die Anschlußschaltung B informiert, daß eine Datenaufnahme nicht erfolgt ist. Wenn der Sender des OPF-Bausteins 100 während seines Übertragungs-Zeitabschnitts 100 kein Bestätigungssignal erhält und dadurch darüber informiert wird, daß der Empfänger des OPF-Bausteins nicht in der Lage war, das an ihn gesandte Nachrxchtenzeichen aufzunehmen, dann wartet der OPF-Baustein 100 bis zu seinem nächsten Übertragungs-Zeitabschnitt 100 und wiederholt die vorhergehende übertragung. Dieser Vorgang wird fortgesetzt, bis ein Bestätigungssignal erhalten wurde oder die Übertragung durch die zentrale Verarbeitungseinheit des OPF-Bausteins 100 abgebrochen wird.

ÜBERTRAGUNG UND EMPFANG EINES ZWEITEN UND FOLGENDER DATENZEICHEN^

Wie vorangehend beschrieben, ist dem ersten

Nachrichtenzeichen jedes Übertragungsvorgangs eine niedrige Prioritcit zugeordnet, während allen folgenden Zeichen eine hohe Priorität zugeordnet ist. Wenn somit das zweite und alle folgenden Nachrichtenzeichen in die Register 47 und 48 des OPF-Bausteins 001 geladen werden, dann wird das über die Anschlußschaltung B gelieferte Prioritätsbit für eine Betriebsart mit hoher Priorität eingestellt. Das erste Datenzeichen definiert die Länge der Nachricht, so daß im Nachrichtenpufferspeicher des empfangenden OPF-Bausteins (hier der Baustein 010), in welchem die Datenzeichen geladen werden, eine entsprechende Anzahl von Adressen zur Verfügung gestellt werden, wobei durch Laden von Daten in die letzte zugeordnete

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Adresse das Ende der Nachricht angezeigt wird, so daß die Verarbeitungseinheit des OPF-Bausteins 010 weiß, daß in seinem Speicher eine vollständige Nachricht eingespeichert wurde.

Wenn diese Nachrichtenzeichen mit hoher Priorität dem OPF-Baustein 010 zugeführt werden, werden diese aufgenommen, da der Zustand des Leiters' 182, welcher den Prioritätspegel des gerade gesendeten Nachrichtenzeichens führt, eine hohe Prioritätsart anzeigt, wodurch das UND-Glied 183 und demzufolge auch das UND-Glied 178 aktiviert wird, so daß die vorangehend beschriebene Aufnahme von Daten erfolgt. Demzufolge wird ein Bestätigungssignal zu dem OPF-Baustein 001 zurückgesandt und das dritte und folgende Datenzeichen werden zu den OPF-Baustein 010 gesendet, bis die Nachricht beendet ist. Während der Zeit, während der der OPF-Baustein 001 zu dem OPF-Baustein 010 sendet, werden alle anderen OPF-Bausteine daran gehindert, mit dem OPF-Baustein 010 in Verbindung zu treten, da die Priorität des ersten Zeichens der Nachricht, welche sie zu den OPF-Baustein 010 zu übertragen versuchen, niedriger ist, als die Priorität des zweiten und der folgenden Zeichen des OPF-Bausteins 001, so daß der OPF-Baustein 001 seinen Übertragungsvorgang zu dem OPF-Baustein 010 beenden kann, bevor andere Bausteine fortfahren. Übertragungsvorgänge zwischen anderen OPF-Bausteinen sind jedoch während jedes Zeitabschnitt-Zählzyklus möglich, da jeder Prozessor-Baustein zu einer bestimmten Zeit nur einen anderen Prozessor-Baustein adressiert, wobei bei dem als Beispiel gewählten Adressenschema für acht Bausteine bis zu acht unabhängige Übertragungsvorgänge stattfinden können,von denen jeder die übertragung von Datenzeichen, die Annahme von Daten und die Übermittlung eines Bestätigungs- oder Quittungssignals enthält.

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Am Ende eines Übertragungsvorgangs, nachdem die Anschlußschaltungen A und B für das letzte aufgenommene Zeichen der Nachricht ausgelesen wurden, werden über die Anschlußleitung L Steuersignale angelegt, um den Empfänger in die Betriebsart mit niedriger Priorität zu bringen, so daß er wieder Nachrichten von allen anderen Bausteinen überwachen kann und neue Nachrichten aufzunehmen vermag.

Wie aus der vorangehenden Beschreibung hervorgeht, sind bei dem erfindungsgemäßen Multiprozessorsystem die Verbindungsschnittstellenschaltungen oder Verbindungsleiteinheiten als Teil jedes Datenverarbeitungs-Bausteins ausgebildet und übernehmen die erforderlichen Sammelleitungssteuerfunktionen, welche bisher von den zentralen Verarbeitungseinheiten der Bausteine wahrgenommen wurden. Aufgrund der Zuordnung eines Übertragungs-Zeitabschnittes für jeden Prozessor-Baustein des Systems wird allen Prozessor-Bausteinen 11-1 bis 11-N Zugriff zu der externen Sammelleitung 10 garantiert. Es wird ferner ein Prioritätsprotokoll verwendet, um eine Beeinträchtigung zwischen Prozessor-Bausteinen zu verhindern, welche mit dem gleichen Baustein in Verbindung zu treten versuchen, so daß die Ausnutzung der Sammelleitung wesentlich erhöht und die Nachrichtenübertragung zwischen entsprechenden Prozessor-Bausteinen beschleunigt wird. Wenn somit ein Baustein mit einem anderen Baustein in einer Übertragungs-Betriebsart hoher Priorität steht, dann wird verhindert, daß alle Nachrichtenzeichen mit niedriger Priorität in diesen anderen Baustein gelangen; jedoch können andere Bausteinpaare miteinander im Datenaustausch stehen. Dies bedeutet mit anderen Worten, daß kein Prozessor-Baustein die Möglichkeit hat, die Sammelleitung 1O festzulegen oder zu blockieren, um andere Bausteine daran zu hindern, miteinander in Verbindung zu treten.

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ORIGINAL INSPECTED

Es sei ferner darauf hingewiesen, daß die Übertragung, der Empfang, die Prioriätserkennung und die Bestätigung vollständig unabhängig von dem Arbeiten der zentralen Verarbeitungseinheit sind, nachdem die Daten auf das Sammelleitungssystem gegeben wurden, so daß die für die Übertragung eines Daten-Bytes erforderliche Zeit unabhängig ist von irgendeinem Prozessor des Systems.

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L e e r s e i t e

Claims (1)

1. 2313288

   NCR CORPORATION Dayton, Ohio (V.St.A.)

   Patentanmeldung

   Unser Az.: Case 2394/GER

   MULTIPROZESSORSYSTEM

   Patentansprüche:

   ;1. Multiprozessorsystem mit einer Vielzahl von Prozessor-Bausteinen, von denen jeder eine Datenverarbeitungseinheit enthält, und welche entlang einer Verbindungsleitung verteilt angeordnet sind, mittels welcher die Übertragung von Informationen von einem Prozessor-Baustein zu einem anderen Prozessor-Baustein erfolgen kann, wobei jeder Prozessor-Baustein eine Übertragungsanschlußeinheit enthält, die mit der genannten Verbindungsleitung und mit der Datenverarbeitungseinheit des betreffenden Prozessor-Bausteins gekoppelt ist und die so beschaffen ist, daß sie die Übertragung und den Empfang von Nachrichten zwischen diesem Prozessor-Baustein und einem anderen Prozessor-Baustein ausführen kann, dadurch gekennzeichnet, daß das System Einrichtungen (32) enthält, um jede übertragungsanschlußeinheit (24) während eines vorbestimmten wiederholt auftretenden und diesem Baustein (11-1 bis 11-N) zugeordneten Zeitabschnittes zur Übertragung eines Nachrichtenzeichens über die genannte Verbindungsleitung (10) vorzubereiten.

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   §03841/0838

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   2913283

   2. Multiprozessorsystem nach Anspruch 1, dadurch gekennzeichnet, daß den Prozessorbausteinen (11-1 bis 11-N) entsprechende Adressencodes zugeordnet sind und daß die Übertragungsanschlußeinheit (24) jedes Prozessor-Bausteins erste Einrichtungen (Fig. 3) enthält, welche auf eine Anfrage von der in diesem Baustein enthaltenen Datenverarbeitungseinheit ansprechen,um ein Nachrichtenzeichen über die Verbindungsleitung (10) zu übertragen, wobei das Nachrichtenzeichen die Adresse des Prozessor-Bausteins, für die das Nachrichtenzeichen bestimmt ist, enthält, und daß jeder Prozessor-Baustein zweite Einrichtungen (Fig. 4) enthält, welche mit der Verbindungsleitung gekoppelt sind, um diese im Hinblick auf Nachrichtenzeichen zu überwachen, welche die Adresse des die genannten zweiten Einrichtungen enthaltenden Bausteins enthalten, und um in diesem Baustein die Speicherung solcher Daten zu bewirken, welche in einem die Adresse dieses Bausteins enthaltenden Nachrichtenzeichen enthalten sind.

   3. Multiprozessorsystem nach Anspruch 2, dadurch gekennzeichnet, daß die Übertragungsanschlußeinheit (24) jedes Prozessor-Bausteins einen Adressengenerator (32) zum Erzeugen des genannten Adressencodes während entsprechender Zeitintervalle enthält, und daß die genannten ersten Einrichtungen jedes Prozessor-Bausteins so beschaffen sind, daß sie während eines Zeitintervalls, wenn der erzeugte Adressencode mit dem dem betreffenden Baustein zugeordneten Adressencode übereinstimmt, ein Nachrichtenzeichen über die genannte Verbindungsleitung (10) übertragen.

   4. Multiprozessorsystem nach Anspruch 3, gekennzeichnet durch Einrichtungen (32, 33) zum Synchronisieren des Adressengenerators in allen Prozessor-Bausteinen.

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   5- Multiprozessorsystem nach einen der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß jeder Prozessor-Baustein einen Speicher (37) zum Speichern eines die Adresse dieses Bausteins bestimmenden Codes enthält, und daß die genannten ersten Einrichtungen jedes Prozessor-Bausteins eine Vergleichseinheit (36) enthalten welche mit dem Adressengenerator (32) und mit dem Speicher gekoppelt ist, um die genannten ersten Einrichtungen für den Fall, daß der Ausgang des Adressengenerators mit dem in dem Speicher gespeicherten Code übereinstimmt, zur übertragung eines Nachrichtenzeichens über die genannte Verbindungsleitung (10) vorzubereiten.

   6. Multiprozessorsystem nach Anspruch 5, dadurch gekennzeichnet, daß die genannten zweiten Einrichtungen jedes Prozessor-Bausteins eine weitere Vergleichseinheit (156) enthalten, welche mit der Verbindungsleitung (10) und dem Speicher (37) gekoppelt sind, um zu bewirken, daß ein auf der Verbindungsleitung auftretendes Nachrichtenzeichen von dem Baustein empfangen und in diesem gespeichert wird, wenn die in dem Nachrichtenzeichen enthaltene Adresse mit der in dem Speicher des betreffenden Bausteins gespeicherten Adresse übereinstimmt.

   7. Multiprozessorsystem nach einem der Ansprüche

   2 bis 6, dadurch gekennzeichnet, daß die zweiten Einrichtungen jedes Prozessor-Bausteins eine Halteschaltung (42) enthalten, welche auf ein die Adresse des Bausteins enthaltendes Nachrichtenzeichen anspricht und den Empfang des Nachrichtenzeichens während eines diesem Baustein zugeordneten Zeitabschnitts über die genannte Verbindungsleitung bestätigt.

   8. Multiprozessorsystem nach Anspruch 7, dadurch gekennzeichnet, daß jeder Prozessor-Baustein so beschaffen ist, daß er die genannte Verbindungsleitung (10) zur Bestäti-

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   gung des Empfangs eines Nachrichtenzeichens durch einen anderen Baustein überwacht, und daß er Schaltungen (36, 38, 39) enthält, welche so beschaffen sind, daß ein solches Nachrichtenzeichen, welches während des aufeinanderfolgenden Auftretens von dem übertragenden Baustein zugeordneten Zeitabschnitten wiederholt übertragen werden, bis der genannte weitere Baustein den Empfang des Nachrichtenzeichens bestätigt.

   9. Multiprozessorsystem nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß die Übertragungsanschlußeinheit (24) jedes Prozessor-Bausteins Schaltungen (45, 46) enthält, welche auf die Übertragung einer Nachricht durch die betreffende Einheit zu einem empfangenden Prozessor-Baustein und auf den Empfang eines Nachricht-Empfangen-Bestätigungssignals von dem empfangenden Prozessor-Baustein ansprechen, um ein Unterbrechen-Signal an die Datenverarbeitungseinheit (21) anzulegen, mit welcher die Übertragungsanschlußeinheit verbunden ist.

   10. Multiprozessorsystem nach einem der Ansprüche

   2 bis 9, dadurch gekennzeichnet, daß die ersten Einrichtungen jedes Prozessor-Bausteins eine Schaltung (47) zum Übertragen eines eine niedrige oder eine hohe Priorität anzeigenden Signals als Teil jedes Nachrichtenzeichens über die genannte Verbindungsleitung enthalten, wobei das erste Zeichen jeder Nachricht ein eine niedrige Priorität anzeigendes Signal und jedes anschließende Zeichen ein eine hohe Priorität anzeigendes Signal enthält, und daß die zweiten Einrichtungen jedes Prozessor-Bausteins eine Schaltung (199) enthalten, welche den Empfang eines Nachrichtenzeichens mit einer eine niedrige Priorität anzeigenden Signal anschließend an den Empfang des ersten Nachrichtenzeichens einer vorangehenden Nachricht durch den betreffenden Baustein verhindert, bis die vorangehende Nachricht beendet ist.

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   11 · Multiprozessorsysteiti nach den Ansprüchen 4 und 10, dadurch gekennzeichnet, daß die Verbindungsleitung (10) eine Bausteinverbindungs-Sammelleitung, welche mit jeder Übertragungsanschlußeinheit verbunden ist, wobei diese Sammelleitung Adressen-, Daten- und Steuerleitungen enthält, und daß jede von einem Baustein zu einem anderen Baustein übertragene Nachricht eine über die genannten Datenleitungen übertragene Datenkomponente, eine über die genannten Adressenleitungen übertragene Adressencodekomponente und eine über die genannten Steuerleitungen übertragene Steuerkomponente enthält, welche wiederum ein Prioritätsanzeigesignal und ein Signal zum Synchronisieren des genannten Adressengenerators enthält.

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