DE2838937A1 - Rom-speicheranordnung mit feldeffekttransistoren - Google Patents
Rom-speicheranordnung mit feldeffekttransistorenInfo
- Publication number
- DE2838937A1 DE2838937A1 DE19782838937 DE2838937A DE2838937A1 DE 2838937 A1 DE2838937 A1 DE 2838937A1 DE 19782838937 DE19782838937 DE 19782838937 DE 2838937 A DE2838937 A DE 2838937A DE 2838937 A1 DE2838937 A1 DE 2838937A1
- Authority
- DE
- Germany
- Prior art keywords
- potential
- line
- lines
- igfet
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 230000005669 field effect Effects 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 235000012239 silicon dioxide Nutrition 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 239000002784 hot electron Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 210000004072 lung Anatomy 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 54
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 11
- 238000002955 isolation Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012774 insulation material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000010893 electron trap Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
DR.-ING. FRIEDRICH B. FfSCHEU ίΌου KGLN r-n
PATtHTAHWAlT - S~ - SAARSTRASSE 71
Fnirchild Camera and Instrument
Corporation
464 Ellis Street
Mountain View, California 94040, V.St.A. F 7840
ROM-Speicher anordnung rr.it Felde/: feiet transistoren
Die Erfindung betrifft Auslesecpeicher (ROM), programmierbare
Avislesespeicher (PROM), löschbare programmierbare Auslesespeicher (EPRO1M) und insbesondere Auslesespeicher, die aus Feldeffekttransistoren
mit isolierter Torelektrode hergestellt sind, bei welchen Informationen durch das Phänomen der Heißelektronenanlagerung
gespeichert v/erden.
Ein Speicher mit wahlfreiem Zugriff (random access memory - RAH)
ist eine Anordnung von Verriegelungen (latches), von denen jede eine eindeutige Adresse besitzt, deren Adressenstruktur gerneinsam
sowohl für das Lesen als auch für das Schreiben ist. In einer RAM-Anordnung gespeicherte Daten sind flüchtig, da sie nur solange
gespeichert sind, wie der RAM-Anordnung Leistung zugeführt wird.
Ein Auslesespeicher (read-only memory - FiOM) ist eine Schaltung, in welcher Informationen fest, also nicht-flüchtig, gespeichert
sind; das bedeutet, daß die gespeicherte Information selbst dann bestehen bleibt, wenn der Schaltung keine Leistung zugeführt v/ird.
Im technischen Sprachgebrauch ist eine ROM-Anordnung eine Schaltung, bei der Informationen durch geeignete Veränderungen während
der Herstellung oder der Bearbeitung des Halbleiterplattchens gespeichert sind, während ein programmierbarer Auslesespeicher
(programmable read-only memory - PROM) eine Speicheranordnung darstellt, bei der die Inf ormaüonaa gespeichert worden sind., nachdem
die Anordnung hergestellt und eingekapselt (packaged) worden ist. Löschbare programmierbare Auslesespeicher (erasable programmable
read-only memories - EPROM) sind PROMs, welche vollständig gelöscht und wieder programmiert v/erden können. EPROMs werden im
allgemeinen aus Anordnungen von MOS-Transistoren hergestellt.
909813/0783
Elektrisch programmierbare ROMs, welche unter Verwendung von
Feldeffekttransistoren tr.it isolierter Steuerelektrode (insulated
gnte field-effect transistors - IGFET) hergestellt worden sine',
stehen in zwei Typen zur Verfügunci. Ein Typ einer elektrisch programmierbaren ROM ist die Metall—Nitrid—Oxyd-Halbleiteranordnung
(metal nitride oxide semiconductor - MMOS). Anordnungen dieser Art beruhen auf dem Phänomen der Ladunqstunnelungj sie
sind in zahlreichen Veröffentlichungen beschrieben worden, z.B.
"IKEE Transactions on Electron Devices", Mai 1977, Bd. ED 24,
Nr. 5 (es handelt sich hier um ein Sonderheft über nicht-flüchtige
Halbleiterspeicher).
Ein Ausführungsbeispiel einer MNOS-Anordnung ist in Fig. 1 dargestellt.
Bei einer solchen Anordnung wird eine sehr dünne Schicht aus Isoliermaterial, vorzugsweise Siliaiumdioxyd, verwendet, um
ein Silisiumnitridgebiet und eine Torelektrode (gEite electrode)
von dem Kanal (channel) des Bauelements zu trennen. MNOS-Bauelernente
v/erden dadurch programmiert, daß man ein positives Potential an die Torelektrode anlegt, während die Quelle (source), die
Senke (drain) und das Substratgebiet auf einem niedrigen Potential gehalten werden. Dies veranlaßt Elektronen, in dem Substratgebiet
und dem Kanalgebiet vertikal durch die Oxydschicht einen "Tunnel" zu bilden und sich in der Nitridschicht anzulagern.
Damit die Elektronen durch das Oxyd tunneln können, muß die Oxydschicht
sehr dünn sein, im Regelfall in der Größenordnung von 20 bis 30 Angström. Außerdem muß das elektrische Feld in dem Torisoliergebiet
sehr hoch sein, damit eine wirksame und wirtschaftliche Tunnelung erfolgen kann. Das entsprechend starke elektrische
Feld erfordert die Anwendung von hohen Spannungen und einer verhältnismäßig dünnen Nitridschicht, im Regelfall in der Größenordnung
von 500 Angström.
Eine genaue Kontrolle und Steuerung der Stärke der dünnen Siliziumdioxydschicht
bereitet in der Herstellung Schwierigkeiten, und das Gleiche ist der Fall hinsichtlich der Eigenschaften des Siliziumnitridfilms.
Auch kann das für die Tunnelung erforderliche
909813/0783
- 7 - 7840
starkelektrische Feld bei den Speicherzellen oder bei peripheren
Schaltungen leicht permanenten Schaden verursachen, so daß die
Ausbringung an Einrichtungen dieser Art verringert wird und ihre Kosten sich erhöhen. Außerdem kann die Bewegung von Ladung
innerhalb des Nitrids und die"Rücktunnelung" der in der Nitridschicht
angelagerten Elektronen durch das dünne Oxyd die in dein Bauelement gespeicherte Information andern oder zerstören und
damit ihre Wirksamkeit vernichten.
Bei MNOS-Strukturen werden im allgemeinen epitaktische Substrate und Isolationsdiffusionen benutzt, um jede einzelne Speicherzelle
oder Gruppen von Speicherzellen, je nach der gewünschten Anordnungsart,
gegenüber benachbarten Zellen oder anderen peripheren Schaltungen zu isolieren. Da der Tunneleffekt über die volle
Breite der Torelektrode (gate electrode) gleichmäßig ist, werden die in dem Nitrid angelagerten Elektronen fast gleichmäßig über
die Breite der Siliziumnitridschicht verteilt. Dies führt zu einer elektrisch symmetrischen Arbeitsweise des Bauelements, da
die Arbeit des Bauelements nicht durch Quellen- und Senken-Austausch beeinträchtigt wird.
Eine weitere Art von Speicherelementen, welche bei der Ausbildung elektrisch programmierbarer ROM-Anordnungen verwendet wird, ist
die MOS-Transistoranordnung mit änderbarem Feld (field alterable MOS transistor structure), die auch als flotierende Gatteranordnung
(floting gate structure) bezeichnet wird. Für diese Transistoren wird auch die Kurzbezeichnung FAMOS benutzt. Anordnungen
dieser Art sind bekannt. In diesem Zusammenhang wird auf die US-PS 3 500 142 mit der Bezeichnung "Field Effect Semiconductor
Apparatus with Memory Involving Entrapment of Charge Carriers" verwiesen; Erfinder ist D. Kahng. Ein Beispiel einer FAMOS-Anordnung
ist in Fig. 2 dargestellt. Bei FAMOS-Anordnungen benutzt man die Erscheinung der Ladungsinjektion, wobei Steuertor- und
Senkenelektrode eine Vorspannung erhalten, damit der Elektronenfluß zwischen Quelle und Senke von dem Substrat fortgelangt und
sich auf der flotierenden Torelektrode sammelt. Der Elektronen-
909813/0783
- 8 - F 7840
impuls (electrons' momentum) von der Quelle zur Senke bewirkt,
daß die meisten Elektronen in den Teil der f lotirr enden Torelektrode
injiziert werden, v/elcher der Senke am nächsten liegt. De1
die flotiercnde Torelektrode leitfähig ist, verteilen sich die
Elektronen auf dem flotierenden Tor, da sie einander abstoßen, so daß gegenüber den Quellen- und Senkenanschlüssen die elektrische
Symmetrie erhalten bleibt.
Dabei ist jedoch zu beachten, daß die FAMOS-Strukturen verschiedene
Nachteile haben. Insbesondere ist es erforderlich, daß eine verhältnismäßig dünne Schicht aus Oxyd oder Isoliermaterial
zwischen der flotierenden Torelektrode und der Steuerelektrode ausgebildet wird. Dies erfordert einen sorgfältig überwachten und
gesteuerten Herstellungsprozeß, so daß geringere Ausbringung und höhere Kosten die Folge sind. Zusätzlich erfordert die Programmierung
der FAMOS-Anordnungen verhältnismäßig hohe Spannungen, beispielsweise
in der Größenordnung von 25 bis 30 Volt. Derart hohe Spannungen können zu übermäßigen parasitären Leitungserscheinungen
und/oder zu Brüchen der an anderer Stelle auf dem Halbleiterplättchen ausgebildeten dünnen Filme führen. Auch führen die erforderlichen
hohen Spannungen zu einer komplexeren Struktur des Bauelements, da Quelle und Senke mit sorgfältig überwachten und
gesteuerten Konzentrationsprofilen ausgebildet werden müssen,um
den Durchbruch des pn-Übergangs bei den gewünschten hohen Spannungen
sicherzustellen.
Es wurde festgestellt und als Nachteil der IGFET-Bauart erkannt,
daß unter bestimmten Vorspannungsverhältnissen der Elektronenfluß zwischen der Quelle und der Senke eines IGFET ausreichend Energie
annehmen kann, um in das Isoliermaterial zwischen der Torelektrode und dem Kanal injiziert zu werden. Einige der injizierten Elektronen
werden in dem Isoliermaterial nahe der Senke eingeschlossen, und verändern dadurch das Strom-Spannungs-Verhalten des IGFET;
auch führen sie zu einer elektrisch asymmetrischen Struktur, . welche auf Auswechselungen der Quellen/Senken-Anschlüsse empfindlich
reagiert. Dieser Effekt ist in einem Aufsatz "N-Channel IGFET
Design Limitations Due to Hot Electron Trapping" von S. A. Abbas
90 98 13/0783
- 9 - F 7840
und R. C. Dockerty beschrieben, der im Jahre 1975 in den IEDM-proceedings,
Washington D.C, veröffentlicht wurde. Abbasund
Dockerty erläiatern darin, daß die zwischen der Quelle und der
Senke eines IGFET fließendein Elektronen unter bestimmten Bedingungen
randornizierende, zur willkürlichen Verteilung führende Zerstreuungsbewegungen ausführen, welche zur Folge haben, daß sie
in Richtung auf die Trennschicht zwischen dem Silizium-Substrat und der daraufliegenden Siliziumdioxydschicht bewegt werden. Ein
Teil der Elektronen, die an dieser Grenzschicht ankommen, haben ausreichende Energie, um in das Isoliermaterial injiziert und angelagert
zu werden, so daß sie eine Änderung der Betriebskenngrößen des jeweiligen Transistors bewirken. Abbas und Dockerty
bemerken, daß die Änderung der betrieblichen Kenngrößen besonders evident ist, wenn der Transistor im Rückwärtsbetrieb arbeitet,
wenn also Quelle und Senke vertauscht sind.
Die vorliegende Erfindung beruht auf der Erkenntnis, daß die Erscheinung
der Anlagerung von Heißelektronen (hot electron trapping) benutzt werden kann, um IGFET-Speicherzellenanordnungen herzustellen,
die besonders vorteilhafte Eigenschaften haben. Eine Zelle
einer solchen Anordnung kann unter Verwendung der bekannten MOS-Technologie
hergestellt und elektrisch programmiert werden, indem geeignete Potentiale an die Quellen-, Senken- und Torelektroden
angelegt werden. Dadurch, daß der IGFET in das Abschnürungsgebiet ( inch-off region) vorgespannt wird, werden Heißelektronen
erzeugt, welche von dem Kanal in das Torisoliermaterial injiziert nicht aber getunnelt werden, wo sie angelagert werden* Die angelagerten
Elektronen bewirken eine Verschiebung der Strom-Spannungseigenschaften
des IGFET, welche am größten ist, wenn der IGFET im einen Sinne programmiert ist und im entgegengesetzten Sinne betrieben
wird, also wenn Quellen- und Senken—Klemmen umgepolt sind. Die Änderung der Strom-Spannungs-Eigenschaften einzelner Zellen
kann für die betreffende Information repräsentativ sein.
Eine Zelle der erfindungsgemäß vorgesehenen Anordnung kann durch
einfache Anwendung bekannter MOS-Herstellungsverfahren hergestellt
werden. Da die Speicherzelle einfach aufgebaut ist, verbraucht sie
9 09813/0783
- 10 - F 7840
nur einen verhältnismäßig kleinen Anteil der Oberfläche des Halbleitorplättchens,
so daß große, verhältnismäßig dichte Anordnungen hergestellt werden können. Auch sind im Gegensatz zu bekannten
MMOS- und FAMOS-Bauelementen keine besonders dünnen Gebiete
aus Isoliermaterial erforderlich. Dies ermöglicht höhere Ausbringungen, niedrigere Kosten und eine größere Zuverlässigkeit der
hergestellten Bauelemente.
MMOS- und FAMOS-Bauelementen keine besonders dünnen Gebiete
aus Isoliermaterial erforderlich. Dies ermöglicht höhere Ausbringungen, niedrigere Kosten und eine größere Zuverlässigkeit der
hergestellten Bauelemente.
Gemäß der Erfindung können die Speicherzellen in verschiedener
Weise angeordnet werden, um ROM-, PROM- und EPROM-Anordnungen
herzusbellen. Bei einer bevorzugten Ausführungsform der Erfin- :
dung sind mehrere IGFETs vorgesehen, die jeweils eine Quelle :
haben, die mit einer einzelnen gemeinsamen Leitung verbunden ist,
sowie ein Tor, das mit einer von mehreren x-Leitungen und eine
Senke, die mit einer von mehreren y-Leitungen verbunden ist.
Durch Anlegen geeigneter Signale an die gemeinsame Leitung und
die x- und y-Leitungen können Informationen in jedem gewünschten
IGFET gespeichert und später wieder gelesen werden.
Bei einer anderen bevorzugten Ausführungsform der Erfindung ist
bei mehreren IGFETs jeweils ein Gatter mit einer von mehreren .
i-Leitungen, eine Quelle mit einer von mehreren j-Leitungen und !
eine Senke mit einer von mehreren k-Leitungen verbunden. Durch ;
Anlegen eines geeigneten Signals an die i-, j- und k-Leitungen f
können Informationen in jeder gewünschten Zelle gespeichert und ;
später wieder gelesen werden. :
Ausführungsbeispiele der Erfindung sowie weitere Vorteile der !
einzelnen Zellen und Zellenanordnungen gemäß der Erfindung wer- [ den nachfolgend anhand der Zeichnungen näher beschrieben. ;
Fig. 1 zeigt einen Querschnitt einer bekannten MNOS-Anordnung. ;
Fig. 2 zeigt einen Querschnitt einer bekannten FAMOS-Anordnung. j Fig. 3 zeigt einen Schnitt einer IGFET-Anordnung, in der schema- |
tisch dargestellt ist, daß.Elektronen, welche zwischen
Quelle und Senke fließen, hinreichend Energie aufnehmen '. können, um in das Torisoliermaterial injiziert und dort angelagert zu werden. 909813/0783
Quelle und Senke fließen, hinreichend Energie aufnehmen '. können, um in das Torisoliermaterial injiziert und dort angelagert zu werden. 909813/0783
- 11 - F 7840
Fig. 4 zeigt im Diagramm, wie das Strom-Spannungsverhalten des
IGFET durch Anlagerung von Heißelektronen geändert werden kann.
Fig. 5 zeigt schematisch eine einzelne IGFET-Anordnung mit den
Potentialen, die an Quelle, Senke und Tor angelegt werden, um den IGFET zu programmieren und betrieblich zu benutzen.
Fig. Ga bis Gd zeigen ein Verfahren zur Ausbildung der in Fig.
Ge dargestellten Struktur.
Fig. 6e zeigt vereinfacht im Schnitt eine bevorzugte Ausführungsform einer IGFET-Speicherzelle mit Quellen-, Tor- und
Senkenelektroden.
Fig. 7 zeigt schematisch eine Anordnung mehrerer Speicherzellen der in Fig. 5 oder 6e dargestellten Art.
Fig. 8 zeigt schematisch eine andere Anordnung von Speicherzellen der in den Fig. 5 und 6e dargestellten Art..
Fig. 1 zeigt vereinfacht eine Schnittansicht einer MNOS-Struktur
bekannter Art. Bei dieser Struktur ist eine sehr dünne Oxydschicht, deren Stärke großenordnungsmaßig etwa zwischen 20 und 30 Angstrom
liegt, über dem Kanalgebiet des Transistors und unter der Torelektrode ausgebildet. Ein in der Regel etwa 500 Angström starkes
Gebiet aus Siliziumnitrid ist auf der oberen Fläche des sehr dünnen Oxyds ausgebildet. Um die MNOS-Zelle von anderen auf dem
gleichen Substrat ausgebildeten Zellen zu isolieren, muß ein in Fig. 1 dargestellter pn-übergang die Speicherzellen umgeben.
Die Nachteile einer solchen Bauart sind bereits dargelegt worden.
Fig. 2 zeigt vereinfacht einen Querschnitt einer bekannten FAMOS-Anordnung.
Bei dieser FAMOS-Anordnung wird ein flotierendes Tor, also ein dünnes, leitendes Gebiet, welches sowohl gegenüber dem
Kanal als auch gegenüber der Steuertorelektrode isoliert ist, zur Speicherung einer Ladung verwendet, welche später abgefühlt
werden kann. Die Nachteile der FAMOS-Strukturen sind ebenfalls bereits beschrieben worden.
909813/0783
- 12 - F 7840
Fig. 3 zeigt in vereinfachter Darstellung eine Schnittansicht eines IGFET. Der Transistor enthält ein Substrat 12, ein Qüellengebiet.15,.ein
Senkengebiet 16, Isolierschichten 18 und 20 und eine Torelektrode 14. MOS-Transistoren der in Fig. 3 dargestellten
Art sind bereits bekannt. Solche Transistoren können mit einem p-Substrat 12, einem n-Quellengebiet 15 und einem n-Senkengebiet
16 hergestellt werden. Isolierschichten 18 und 20 können aus einem beliebigen geeigneten Material bestehen, jedoch wird im Regelfall
die Schicht 18 aus Siliziumdioxyd und die Schicht 20 aus Siliziumnitrid bestehen. Torelektrode 14 besteht aus einem elektrisch
leitfähigen Material, beispielsweise polykristallinen-! Silizium oder Metall.
Bs wurde nun festgestellt, daß durch Vorspannen der in Fig. 3 dargestellten IGFET-Transistorstruktur durch Anlegen einer positiven
Spannung an die Senke 16, einer im wesentlichen gleichen oder stärkeren positiven, vorzugsweise pulsierenden, Spannung
an die Torelektrode 14 und einer niedrigeren Spannung, im allgemeinen Erdpotential, an die Quelle 15, erreicht wurde", daß
die zwischen Quelle und Senke fließenden Elektronen hinreichend Energie aufnehmen können, um in die Torisolationsgebiete 18 und
injiziert werden zu können. Abbas und Dockerty berichten in der obenangegebenen Literaturstelle, daß die zwischen Quelle 15 und
Senke 16 fließenden Elektronen vermutlich einer richtungsrandomizierenden Zerstreuungswirkung ausgesetzt sind, welche einige
von ihnen dazu veranlaßt, sich in Richtung der Grenzschicht zwischen der Siliziumdioxydschicht 18 und dem Substrat 12 zu bewe
gen. Einige sich in dieser Richtung bewegende Elektronen besitzen eine ausreichende Energie, um von dem Siliziumsubstrat 12 in die
Torisoliermaterialien 18 und 20 zu gelangen, in denen sie angelagert werden. Diese Wirkung ist in Fig. 3 schematisch durch
den Pfeil und durch Minuszeichen angedeutet, um den Weg eines Elektrons bzv/. die Anlagerungsstelle früher angelagerter Elektronen
darzustellen. Die Zahl der eingefangenen Elektronen hängt
von zahlreichen Faktoren ab, wie von Abbas und Dockerty festgestellt worden ist. Hauptfaktoren sind jedoch die Zahl der injizierten
Elektronen, die Zahl der für das Einfangen zur Verfugung stehenden Gitterplätze und ihr Einfangquerschnitt. Es ist
909813/0783
- 13 - F 7840
bekannt, daß Siliziumnitrid 20 eine wesentlich größere Einfangwirksamkeit
hat als die Siliziumdioxydschicht 18, und dementsprechend werden sich die meisten der in die das Tor isolierenden
Schichten 18 und 20 injizierten Elektronen in.der Siliziumnitridschicht
20 anlagern. Der Elektronenimpuls (momentum of the electron) bewirkt, daß die meisten der Elektronen näher der Senke
16 als der Quelle 15 angelagert werden. Fig. 3 zeigt schematisch durch die "-" -zeichen, daß die meisten Elektronen in der
Schicht 20 nahe der Senke 16 eingefangen und angelagert sind.
Die genaue Zahl der Elektronen, die eingefangen werden müssen, ist nicht kritisch, solange die Zahl ausreicht, um zu ermöglichen,
daß die Differenz zwischen dem programmierten und dem unprograinmierten
Zustand elektrisch festgestellt werden kann. Für die Programmierung verwendbare Schwellenspannungsänderungen können
in Abständen in der Größenordnung von Millisekunden erhalten werden,
wobei die Tor- und Senken-Spannungen in der Größenordnung von 15 bis 20 Volt liegen. Für die anschließende praktische Arbeit
der Schaltung reichen 5 Volt aus.
Die Wirkung der eingeschlossenen und angelagerten Elektronen auf die Betriebseigenschaften des IGFET ist in Fig. 4 dargestellt.
Die Strom/Spannungs-Kurve für den nicht programmierten IGFET, bei dem also keine Elektronen in dessen Torisoliergebiete 18 und
injiziert worden sind, ist in Fig. 4 durch die mit "ursprünglich unprogrammiert" bezeichnete Kurve dargestellt. Wenn nach Programmierung
der Struktur durch Injizierung von Elektronen in die Torisoliergebiete 18 und 20 der IGFET in der gleichen Richtung betrieben
wird, wie er programmiert, ist, so verschiebt sich die Beziehung zwischen Strom und Spannung geringfügig nach rechts. Das
bedeutet, daß- eine gegebene Spannung einen etwas kleineren Strom als bei einem unprogrammierten Bauelement hervorruft. Dies zeigt
Fig. 4 durch die mit "Normalbetrieb nach Programmierung" bezeichnete Kurve. Die Verschiebung der Strom/Spannung-Eigenschaften
nach Programmierung kfcnn jedoch sehr ausgeprägt sein, wenn der
IGFET im Umkehrbetrieb arbeitet, also die Polaritäten von Quelle
Θ09813/0783
- 14 - - F 7840
und Senke vertauscht sind. Diese Wirkung ist auch in Fig. 4 dargestellt,
in der die Strom/Spannung-Beziehung für das Bauelement nach Programmierung bei Umkehrbetrieb durch die mit "Umkehrbetrieb
nach Programmierung" bezeichnete Kurve dargestellt ist. Bei der Arbeit des Bauelements im Umkehrbetrieb nach Programmierung
ist eine wesentlich größere Spannung erforderlich, um einen gegebenen Strom zu erzeugen, als dies in der "ursprünglich unprogramrnierten"
Arbeitsweise oder dem "Normalbetrieb nach Programmierung" der Fall ist. Diese wesentliche Änderung in der Strom/
Spannung-Beziehung kann zur Änderung des "Zustands" gewählter Transistoren innerhalb eines Speichers benutzt werden, um Informationen
für den späteren Abruf beim "Lesen" des Speichers zu speichern.
Eine vereinfachte Darstellung eines nach einem Ausführungsbeispiel
der Erfindung programmierten und arbeitenden IGFETs zeigt im Querschnitt Fig. 5. In dieser Figur ist ein IGFET dargestellt,
welcher eine Torelektrode 14, ein Quellengebiet 15, ein Senkengebiet 16 und Torisoliergebiete 18 und 20 aufweist. Quelle und Senke
haben einen Leitfähigkeitstyp, während das Substrat die entgegengesetzte
Leitfähigkeit besitzt. Eine Struktur der in Fig. 5 dargestellten Art kann eine Einzelzelle eines ROM, eines PROM
oder eines EPROM darstellen. Um die in Fig. 5 dargestellte Speicherzelle zu programmieren, werden gewählte Spannungen an die Quelle-
und Torelektrode angelegt, während eine niedrigere Spannung an die Senke angelegt wird. Die an das Tor angelegte Spannung ist
bei einigen Ausführungsformen pulsierend. Die angelegten Spannungen bewirken, daß Elektronen von der Senke 16 durch den Kanal 17
in Substrat 12 und in Richtung auf die Quelle 15 fließen. In der bereits beschriebenen Weise werden einige der Elektronen in die
Torisoliergebiete 18 und 20 injiziert. Wenn Gebiet 18 Siliziumdioxyd und Gebiet 20 Siliziumnitrid ist, so werden aufgrund der
Einfangeigenschaften dieser beiden Materialien die meisten der injizierten Elektronen in dem Siliziumnitridgebiet 20 eingefangen werden. Da die Elektronen außerdem in Richtung auf Quelle 15
fließen, werden die meisten in der Nähe dieses Endes der SELisium-
909813/0783
- 15 - F 7840
nitridschlcht 20 eingefangen und angelagert werden. Die in der
Zelle gespeicherte Information kann durch Änderung der Polarität von Quelle und Senke abgefühlt v/erden, also durch Vorspannen der
Senke 16 auf eine höhere Spannung als Quelle 15 und anschließende Feststellung der Verschiebung der Strom/Spannung-Eigenschaften.
Der Halbleiterfachmann wird erkennen, daß die Zelle dadurch programmiert werden kann, daß eine höhere Spannung an die Senke 16
als an die Quelle 15 gelegt wird, und dieser Zustand wird dann für den Lesevorgang umgekehrt. Die. Entscheidung, welches Gebiet
die Quelle und welches Gebiet die Senke sein soll, ist eine Sache der Vereinbarung.
Die Programmierung der Zelle in der gegenüber der Arbeitsweise entgegengesetzten Richtung hat wenigstens zwei Vorteile. Wenn
die Zelle nicht mit einer Polarität programmiert wäre, die der der normalen Leseoperation entgegengesetzt ist, würde die Schweilenspannungsverschiebung
klein und schwer abzutasten sein. Dies ergibt sich aus Fig. 4 durch die relative gegenseitige Nähe der
beiden Kurven "ursprünglich unprogrammiert" und "Normalbetrieb nach Programmierung". Zweitens werden durch Vermeiden der Umkehrung
der Vorspannungsspannung die Bauelemente in der peripheren Steuerschaltung für eine gemäß der Erfindung aufgebaute Speicheranordnung
nicht den Nachteil unerwünschter Änderungen ihrer Betriebseigenschaften
haben.
Fig. 6e zeigt in vereinfachter Darstellung einen Querschnitt
einer bevorzugten Ausführungsform eines einseinen IGFET, welcher
als ROM-, PROM- oder EPROM-ZeIIe verv/endet werden kann. Die in Fig. 6e dargestellte Struktur enthält ebenso wie die in den Fig.
3 und 5 dargestellten Strukturen ein Substrat 30, einen Kanal 33, eine Quelle 31 und eine Senke 32. Auch sind Torisoliergebiete
aus Siliziumdioxyd 37 und Siliziumnitrid 38,.Torelektrode 41,
ein ohmscher Kontakt 42a zur Quelle 31, ein Kontakt 42b zur Senke 32 und ein Kontakt 42c zur Elektrode 41 dargestellt. Da die in
Fig. 6e abgebildete Struktur unter Anwendung konventioneller Halbleiterherstellverfahren
hergestellt werden kann, wird die Art der Herstellung lediglich kurz beschrieben.
909813/0783
- 16 - F 7840
Ein Verfahren zur Herstellung der in Fig. 6e dargestellten Halbleiterstruktur
ist. in den Fig. 6a bis 6d dargestellt. Gemäß diesem Verfahren wird ein Isoliergebiet 46, beispielsweise ein ein Mikrometer
starkes thermisch erzeugtes Siliziumdioxyd, auf der oberen Fläche eines Halbleitersubstrats 30 ausgebildet. Bei einer
bevorzugten Ausführungsform besteht das Substrat 30 aus Halbleitermaterial mit p-Leitfähigkeit und 5 Ohm je Zentimeter spezifischem
Widerstand. Die starke Isolierschicht wird unter Anwendung bekannter fotolithografischer Verfahren und Ätztechniken mit
einem geeigneten Muster versehen. Wie aus Fig. 6a hervorgeht, ist ein Teil des Isoliermaterials 46 entfernt worden, so daß zwei
kleinere Gebiete 46a und 46b aus Isoliermaterial zurückbleiben. Das Gebiet des Substrats 30 zwischen den Isoliergebieten 46a und
46b wird zur Ausbildung einer Ausführungsform der Speicherzelle
gemäß der Erfindung benutzt. Wie in Fig. 6b dargestellt ist, v/erden als nächstes für das Tor dielektrische Gebiete 37 und 38
ausgebildet. Eine Möglichkeit zur Herstellung des Tordielektrikums ist, eine Schicht aus Siliziumdioxyd 37 auszubilden, auf
dessen Oberseite eine Schicht aus/Siliziumnitrid 38 gebildet
wird, ebenfalls vorzugsweise etwa 350 Angström stark, welche zur Stabilisierung wärmebehandelt werden kann. Die Siliziumnitridschicht
38 verzögert od£r verhindert die Ausbildung von weiterem Siliziumdioxyd 37 unter ihr während nachfolgender Herstellungsphasen.. Dann wird eine polykristalline Silizium__schicht 41, welche
vorzugsweise-eine Stärke von etwa 5000 Angström hat, auf die
Oberseite der Siliziuranitridschicht 38 aufgebracht. Durch Ausbildung einer weiteren Oxydschicht (nicht dargestellt) auf der
Oberfläche des polykristallinen Siliziums und Bemusterung der Oxydschicht kann dann eine Maske ausgebildet werden. Nunmehr können
ausgewählte chemische Ätzlösungen verv/endet werden, um unerwünschte Teile der polykristallinen Siliziumschicht 41, der Siliziumnitridschicht
38 und des Siliziumoxyds 37 zu entfernen. Die sich dann ergebende Struktur ist in Fig. 6d dargestellt, in welcher
die Torisolationsgebiete 37 und.38 und die Elektrode 41 ein solches Muster erhalten haben, daß Quellengebiet 31 und Senkengebiet
32 in zwei nicht benachbarten Gebieten des Substrats 30 ausgebildet werden können.
909813/0783
- 17 - F 7840
Wie aus Fig. 6c hervorgeht, werden dann Störstoffe mit n-Leitfähigkeit
in die freigelegten Gebiete des Substrats 30 und der polykristallinen Siliziumschicht 41 eindifffundiert, implantiert
oder in anderer geeigneter Weise eingebracht. Diese n-Gebiete bilden das Quellengebiet 31 .und das Senkengebiet 32. Die Störstoffe
bewirken auch, daß das polykristalline Silizium 41-elektrisch
leitfähig wird.
Wie nun in Fig. 6d gezeigt ist, ist eine dicke Isolierschicht 48, vorzugsweise aus Siliziumdioxyd, die im allgemeinen phosphordotiert
und etwa ein r-fficrometer 'dick ist, über der Oberfläche der
Halbleiterstruktur ausgebildet, und es werden durch bekannte
Halbleiterbearbeitungsverfahren Öffnungen ausgebildet, so daß ohmsche Verbindungen zu der Quelle 31, der Senke 32 und der Elektrode
41 aus polykristallinem Silizium hergestellt werden können. Man erkennt in Fig. 6d Gebiete 48a, 48b, 48c und 48d der Schicht
48. Schließlich wird eine leitfähige Schicht 42, vorzugsweise eine Metallschicht, bis zu einer bevorzugten Schichtstärke von
1 Mikrometer aufgebracht und auf der Oberfläche der Struktur so abgegrenzt, daß Gebiete 42a, 42b und 42c entstehen, welche ohmsche
Kontakte zur Quelle 31, zur Senke 32 und zur Torelektrode 41 bilden.
Gemäß einem weiteren Ausführungsbeispiel der Erfindung wird ein
IGFET vom Sperrschichttyp (depletion-mode IGFET) dadurch ausgebildet, daß ein Störstoff von der gleichen Leitfähigkeit wie der der
Quelle und der Senke in den Kanal eingeführt wird. Ein solcher Sperrschicht-IGFET kann in der gleichen Weise programmiert und
abgetastet werden, wie der IGFET vom Anreicherungstyp (enhancementmode
IGFET), welcher bereits beschrieben wurde, jedoch differieren die erforderlichen Spannungen.
Bei einigen Ausführungsformen kann die in der Speicherzelle gemäß der Erfindung gespeicherte Information entfernt oder gelöscht
werden, so daß die Herstellung von EPROMs möglich ist» Die in der
Struktur gespeicherte Information (Anwesenheit oder Nichtanwesenheit
eingefangener und.angelagerter Elektronen) kann dadurch
- 18 - F 7840
entfernt werden, daß die' angelagerten Elektronen aus der Siliziumnitridschicht
20 entfernt werden. Diese angelagerten Elektronen können durch beliebige geeignete Verfahren entfernt werden; eines
dieser Verfahren besteht darin, die Torelektrode zu erden und ein hinreichendes Potential an die Senke.anzulegen, um einen Lawinendurchbruch
zu bewirken. Die Leichtigkeit, mit der der Lawinendurchbruch .in dem Bauelement eingeleitet werden kann, kann dadurch
erhöht werden, daß ein stark dotierter Störstoff von der gleichen Leitfähigkeit wie das Substrat in den Kanal 33 zwischen
dem Quellengebiet 31 und dem Senkengebiet 32 implantiert, eindiffundiert oder in anderer Weise eingeführt wird, um einen selektiv
niedrigeren Durchbruch zu erhalten. Beispielsweise kann ein p+ Störstoff bei einem p-Substrat verwendet werden, während ein
n+ Störstoff im Zusammenhang mit einem η-Substrat verwendet v/erden kann. Die Anwesenheit dieses Störstoffes kann auch die Effektivität
der Elektroneninjektion in die Gatterisolation, beispielsweise
Siliziumdioxydschicht 37 und SiliziumnxtridschicH: 38, verbessern.
Bei einer weiteren bevorzugten Ausführungsform der Erfindung wird
ein ausgewählter Störstoff in das Torisoliergebiet eingebettet, um die Einfangfähigkeit des Torisolationsgebiets zu erhöhen. Dabei
können Einfanggitterplätze zusätzlich geschaffen werden, indem die Einfangdichte und /oder der Einfangquerschnitt des Torisolationsgebietes
erhöht werden. Man kann dies durch zusätzliche Einbringung eines Störstoffs in den Torisolator erreichen, so beispielsweise
durch polykristallines Silizium, Molybdän oder andere Materialien, die mit den nachfolgenden Verfahrensschritten der
Bearbeitung kompatibel sind«, Die Menge des zugefügten Störstoffs
wird nicht ausreichen, um einen leitfähigen Film zu bilden, wie beispielsweise in einer FAMOS-Struktür, sondern lediglich genügen,
um die Dichte der Fangstellen in dem Isoliermaterial zu erhöhen und dadurch dessen Einfangfähigkeit zu verbessern. Eine schematische
Darstellung einer Anordnung 70 von IGFET-Speicherzellen der
in den Fig. 5 und 6e dargestellten Art zeigt-Fige 7= Obwohl Fig. 7
13/0
- 19 - F 7840
nur eine Anordnung 70 mit vier IGFETs zeigt, kann die Anordnung auf jede gewünschte Größe von m.Reihen und η Spalten erweitert
werden, wobei m und η positive ganze Zahlen sind.
Im allgemeinen wird eine Anordnung von willkürlicher Größe, welche
so aufgebaut ist wie die Anordnung 70, dadurch programmiert, daß elektrische Signale angelegt werden an (1) eine gemeinsame
Leitung (nicht dargestellt, welche jedoch die geerdeten Klemmen der Zellen T11, T12, ... T1n, ^2I' T22 **' T2n' *" Tml' Tm2»
... T verbindet), (2) die x-Leitungen und (3) die y-Leitungen. mn
Die elektrischen Signale werden gewöhnlich in einer Reihenfolge angelegt, welche zunächst die unbeabsichtigte Programmierung
der gewünschten Zelle verhindert und dann die Programmierung der gewünschten Zelle vornimmt. Der Schritt zur Verhinderung einer
unbeabsichtigten Programmierung nicht gewünschter Zellen wird nachfolgend als Herstellung eines "sicheren" Zustandes ("safe"
condition) bezeichnet.
Der Fachmann der Halbleitertechnik wird erkennen, daß für jede gegebene Speicheranordnung mehrere Verfahren zur Herstellung
des "sicheren" Zustandes zur Verfügung stehen. Beispielsweise befindet sich Anordnung 70 in einem sicheren Zustand, wenn die
beiden folgenden Bedingungen nicht gleichzeitig existieren:
1. Quelle und Senke befinden sich auf verschiedenen Potentialen.
2. Das Torpotential ist gleich oder höher als das größere des Quellen- oder Senkenpotentials.
Bei einigen Ausführungsformen der Erfindung können jedoch kurze Perioden eines unsicheren Zustands zugelassen werden. Beispielsweise
kann bei bestimmten Ausführungsformen der in Fig. 6e dar^
gestellten Speicherzelle, wo verlängerte hohe Spannungen oder zahlreiche wiederholte Impulse zur Programmierung der Zelle an
die Torelektrode angelegt werden müssen, über einen geeigne *■*"
kurzen Zeitraum hinweg ein unsicherer Zustand bestehen daß die Zelle programmiert wird.
909813/0783
- 20 - F 7840
Bei einer bevorzugten A.usführungsforrri des Verfahrens zur Programmierung
einer Zelle in einer Anordnung, welche entsprechend der
Anordnung 70 in Fig. 7 aufgebaut ist, sind die folgenden Verfahrensschritte vorgesehen:
1. Versetze zunächst alle Leitungen auf ein niedriges Potential oder Erdpotential, wobei alle Zellen in einen sicheren Zustand
versetzt werden.
2. Lege ein hohes Potential, beispielsweise V , an die gemeinsame Leitung an, welche alle Quellen verbindet.
3. Lege ein hohes Potential, beispielsweise V , an oder laß alle nicht gewählten y-Leitungen flotieren.
4. Lege ein hohes Potential, welches ein pulsierendes Signal sein kann, und größer oder gleich dem bei Schritt 2 angelegten
Signal ist, an die gewählten x-Leitungen.
Die genannten Schritte bewirken, daß nur diejenige Zelle, welche mit den gewählten x- und y- Leitungen in der Anordnung 70 verbunden
ist, programmiert wird. Der erste Schritt versetzt alle Zellen innerhalb der Anordnung 70 in einen sicheren Zustand und
verhindert dadurch, daß nicht gewählte Zellen unbeabsichtigt programmiert werden. Der zweite Schritt ermöglicht, daß jede
Zelle innerhalb der Anordnung programmiert werden kann. Der dritte Schritt verhindert die Programmierung aller Transistoren in
der Anordnung außer denjenigen, welche mit der gewünschten y-Leitung verbunden sind. (Dieser Schritt ermöglicht auch, daß die
mit der gewünschten y-Leitung verbundenen Transistoren programmiert v/erden können, je nach dem Potential, welches an ihre "entsprechenden
Torelektroden angelegt wird.) Schließlich führt das Anlegen eines hohen Potentials an die gewählte x-Leitung zu der
beabsichtigten Programmierung eines einzelnen Transistors T innerhalb der Anordnung 70. Das beschriebene Vorgehen kann mehrfach
wiederholt werden, um jede gewünschte Zahl von Transistoren in einer Anordnung 70 von willkürlicher Größe zu programmieren.
909813/0783
- 21 - F 7840
Zum Lesen der Information in einer gewählten Zelle oder einem gewählten Transistor innerhalb der Anordnung kann wie folgt vorgegangen
werden:
1. Lege ein niedriges Potential oder Erdpotential an die Quellen aller Transistoren an, und
2. hebe eine einzelne x-Leitung und eine einzelne y-Leitung auf das gewünschte hohe Potential an.
In diesem Fall wird erreicht, daß ein Strom auf der y-Leitung erscheint, und zwar abhängig von der vorherigen Programmierung,
und dieser Strom kann festgestellt und als eine logische 0 oder eine logische 1 interpretiert werden.
Eine weitere bevorzugte Ausführungsform einer Anordnung von IGFETs,
die gemäß der Erfindung programmiert und betriebsmäßig benutzt werden kann, ist in Fig. 8 dargestellt. Fig. 8 zeigt eine Anordnung
80 mit 8 IGFETs, und diese Anordnung kann auch als ROM-Anordnung mit virtueller Erde (virtual ground read-only memory
arrangement) bezeichnet werden.
Die in Fig. 8 dargestellten j-Leitungen werden als virtuelle E.rdl eitungen bezeichnet, weil sie selektiv geerdet oder auf
einem niedrigen Potential gehalten sind, wenn die Speicheranordnung 80 gelesen wird. Die k-Leitungen der Anordnung 80 werden als
die Abtastleitungen bezeichnet, und bei dem in Fig. 8 dargestellten Ausführungsbeispiel wechseln sie sich ab mit j-Leitungen. Die
Tore der Zellen der Anordnung 80 sind mit den i-Leitungen verbunden, während die Quellen und Senken mit den j- bzw. k-Leitungen
verbunden sind.
Bei einer bevorzugten Ausführungsform des Verfahrens kann eine
Information in einen Transistor, beispielsweise Cp^, innerhalb
einer Anordnung entsprechend der Anordnung 80 in Fig. 8 durch die folgenden Verfahrensschritte einprogrammiert v/erden:
909813/0783
- 22 - F 7840
1. Bridge zu Anfang alle i-, j- und k~Lcitungen auf ein niedriges
Potential oder auf Erdpotential, wobei alle Zellen in einen sicheren Zustand versetzt werden.
2. Lege ein hohes Potential, beispielsweise V , an die virtuelle
Erdleitung j an, welche mit der gewünschten Zelle verbunden ist, '/,. B. j ρ.
3. Lasse alle j- und k-Leitungen, welche sich auf der gleichen
Seite der mit der gewünschten Zelle verbundenen k-Lcitung befinden, wie die in Stufe 2 gewählte j-Leitung, z.B. j. und k^, flotieren
oder lege ein hohes Potential an sie an.
4. Lasse alle j- und k-Leitungen, welche sich auf derselben Seite der mit der gewünschten Zelle verbundenen j-Leitung befinden wie
die mit der gewünschten Zelle verbundene k-Leitung, z.B. i_, flotieren oder lege ein niedriges Potential oder Erdpotential an
sie an.
5. Lege ein hohes Potential, welches pulsierend sein kann und das wenigstens dem in Stufe 2. angelegten Potential gleich ist,
beispielsweise V , an die mit der gewünschten Zelle verbundene i-Leitung an, z.B. i„.
Das hohe Potential auf den Leitungen i„ und j~ zusammen mit dem
Erdpotential bzw. dem niedrigen Potential auf Leitung k2 veranlassen,
daß Elektronen in das Torisolationsgebiet von Zelle C„.,
injiziert werden, so daß eine Programmierung dieser Zelle in der beschriebenen Weise erfolgt.
Die in einer einzelnen Zelle der Anordnung 80 gespeicherte Information
kann in ähnlicher Weise wiedergefunden oder gelesen werden. Dabei kann beispielsweise anhand der folgenden Verfahrensschritte
vorgegangen werden:
1. Versetze zu Anfang alle i-, j- and k-Leitungen auf ein niedriges
Potential oder Erdpotential.
2. Hebe die mit der gewünschten Zelle verbundene i-Leitung auf ein gewähltes hohes Potential an.
3. Lasse alle j- und k-Leitungen, die auf der Seite der Zeile, v/elche der j-Leitung gegenüberliegt, mit der Zelle verbunden sind,
flotieren.
909813/0783
- 23 - F 7840
4. Hebe die gewählte Abtastleitung k auf ein gewähltes hohes Potential, beispielsweise V .
Die in der gewählten Zelle gespeicherte Information kann dadurch abgetastet werden, daß der auf der gewählten Abtastleitung j
auftretende Strom festgestellt und als eine logische 1 oder eine logische 0 interpretiert wird.
Die Erfindung ist nicht auf- die dargestellten und beschriebenen Ausführungsbeispiele beschränkt, insbesondere können die Leitfähigkeitstypen,
die verwendeten Materialien und die benutzten Verfahren im Rahmen fachmännischen Handelns und im Bereich der
Äquivalente in zweckmäßiger Weise abgeändert und ausgestaltet werden.
909815/0703
Claims (18)
- dining. F=RItOKICH B. FiSCHKK 500ύ KÖLN soPATENTAKWAtT SAAIiSTE AS SK ΠFairenUd Camera and Instrument 2838937C C) r ρ ο r a t i ο η464 EUiE StreetMountain Viev/S California 94040, V.St.A. F 7840Ansprücheil.' Halbleiterspeicheranordnung mit wahlfreiem Zugriff (RAM) gekennzeichnet durch eine gemeinsame Leitung, mehrere x-Leitungen, mehrere y-Leitungen, mehrere Feldeffekttransistoren mit isoliertem Gatter (IGFETs), welche jeweils mit wenigstens einer der x-Leitungen, einer der y-Leitungen sowie der gemeinsamen . Leitung derart verbunden sind, daß bei Anlegen eines elektrischen Signals an die gemeinsame Leitung und an die x- und y-Leitungen Informationen in ausgewählte IGFETs der Anordnung durch Heißelektronenanlagerung einprogrammiert werden können.
- 2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder IGFET eine Quelle (source), eine Senke (drain) und ein Tor (gate) aufweist, daß jeweils eine der Quellen und der Senken eines jeden IGFETs mit einer der y-Leitungen verbunden ist, daß die andere der Quellen und der Senken jedes IGFETs mit der gemeinsamen Leitung verbunden ist und daß das Tor jedes IGFETs mit einer der x-Leitungen verbunden ist.
- 3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Tor aus polykristallinen» Silizium besteht und sowohl die Quelle als auch die Senke aus einem Material eines ersten Leitfähigkeitstyps bestehen.
- 4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein Torisoliergebiet das Tor von einem Substrat trennt und das Torjsoliergebiet aus einer Schicht aus Siliziumdioxyd und einer Schicht aus Siliziumnitrid gebildet ist, welche auf der Siliziumdioxydschicht angeordnet ist.
- 5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die gemeinsame Leitung mit einem gewählten niedrigen.Potential selektiv gekoppelt werden kann.909813/0783ORlGtNAL INSPECTED- 2 - F 7840
- 6« Verfahren ?:ur Programüiierung einer Halbleiter-RAM-Anordnung mit eine).' gemeinsamen Lei Lung, einer Anzahl m von x-Lextungen, einer Anzahl η von y-Leitungen und einer Anzahl von IGFETs, wobei ieder der IGFKTs mit einer x—Leitung und einer y—Leitung verbünde η ist5 di:rnrt, dnii ein Transistor T , , welcher mit Leitung α und b derart verbunden ist, daß 0 <C a <ζ_ m und 0 < b <^ η mit Hilfe der folgenden Schritte programmiert wird: Anlegen eines ersten Potentials an die gemeinsame Leitungs die x-Leitungen und die y-Leitungen,Anlegen eines zweiten Potentials an die gemeinsame Leitung, Anlegen eines dritten Potentials an alle y-Leitungen außer Leitung b,Anlegen eines vierten Potentials an .Leitung a, derart, daß Elektronen veranlaßt werden, in die Torisolation des Transistors T , injiziert zu werden.
- 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Quelle jedes IGFET mit der gemeinsamen Leitung, die Senke jedes IGFET mit einer y-Leitung und das Tor jedes IGFET mit einer x-Leitung verbunden sind.
- 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das zweite, das dritte und das vierte Potential jeweils höher sind als das erste Potential.
- 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das vierte Potential wenigstens so hoch wie das zweite und das dritte Potential ist.
- 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das vierte Potential ein pulsierendes Signal ist, dessen maximales Potential größer als das zweite und das dritte Potential ist.
- 11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das erste Potential Erdpotential ist und das zweite und das dritte Potential gleich sind.909813/07832838337- 3 - P 7840
- 12. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die in Transistor T , gespeicherte Information dadurch abgetastet wird, daß ein.niedriges Potential an die gemeinsame Leitung und an alle x- und y-Leitungen und ein hohes Potential an die a- und b-Leitungen angelegt v/erden.
- 13. Verfahren zur Programmierung einer Halbleiter-RAM-Anordnung mit einer Anzahl r von i-Leitungen, einer Anzahl s von j-Leitungen, einer Anzahl t von k-Leitungen und einer Anzahl von IGFEts, wobei das Tor jedes IGFETs verbunden ist'mit einer i-Leitung, die Quelle jedes IFGETs verbunden ist mit einer j-Leitung und die Senke jedes IGFEts verbunden ist mit einer k-Leitung, wobei Transistor T d , welcher mit Leitung c, Leitung d und Leitung e verbundenist, wobei 0 < c< r, 0 <! d < s und 0 < e <_ t ist, durch die folgenden Schritte programmiert wird:Anlegen eines ersten Potentials an alle i-, j- und k-Leitungen, Anlegen eines zweiten Potentials an Leitung d, Anlegen eines dritten Potentials an alle j- und k-Leitungen, welche sich auf der gleichen Seite der Leitung d befinden wie Leitung e,Anlegen eines vierten Potentials an alle j- und k-Leitungen, welche sich auf der gleichen Seite der Leitung e befinden wie Leitung d,Anlegen eines fünften Potentials an Leitung c, derart, daß Elektronen in die Torisolation des Transistors T , injiziert werden.
- 14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß das zv/eite, das vierte und das fünfte Potential größer sind als das erste und das dritte Potential.
- 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß das erste Potential und das dritte Potential Erdpotentiale sind.909813/0783- 4 - F 7840
- 16. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß wenigstens das dritte und/oder dc-.s vierte Potential dadurch erh?lten werden, daß die Leitungen, an die sie angelegt sind,fIotieren.
- 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das fünfte Potential wenigstens so hoch ist wie das zweite und dos vierte Potential.
- 18. Verfahren nach Anspruch 17,' dadurch gekennzeichnet, daß das fünfte Potential ein pulsierendes Signal ist, dessen maximales Potential höher als das zweite und das vierte Potential
ist.909813/0783
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/834,016 US4173791A (en) | 1977-09-16 | 1977-09-16 | Insulated gate field-effect transistor read-only memory array |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2838937A1 true DE2838937A1 (de) | 1979-03-29 |
Family
ID=25265887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19782838937 Ceased DE2838937A1 (de) | 1977-09-16 | 1978-09-07 | Rom-speicheranordnung mit feldeffekttransistoren |
Country Status (6)
Country | Link |
---|---|
US (1) | US4173791A (de) |
JP (1) | JPS5453929A (de) |
CA (1) | CA1067208A (de) |
DE (1) | DE2838937A1 (de) |
FR (1) | FR2403623A1 (de) |
GB (1) | GB2004414B (de) |
Families Citing this family (76)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4357571A (en) * | 1978-09-29 | 1982-11-02 | Siemens Aktiengesellschaft | FET Module with reference source chargeable memory gate |
JPS56108259A (en) * | 1980-02-01 | 1981-08-27 | Hitachi Ltd | Semiconductor memory device |
US4387447A (en) * | 1980-02-04 | 1983-06-07 | Texas Instruments Incorporated | Column and ground select sequence in electrically programmable memory |
US4344154A (en) * | 1980-02-04 | 1982-08-10 | Texas Instruments Incorporated | Programming sequence for electrically programmable memory |
US4313106A (en) * | 1980-06-30 | 1982-01-26 | Rca Corporation | Electrically programmable logic array |
FR2468185A1 (fr) * | 1980-10-17 | 1981-04-30 | Intel Corp | Procede de fabrication d'une matrice de memoire electriquement programmable a haute densite |
US4450537A (en) * | 1981-08-19 | 1984-05-22 | Siemens Aktiengesellschaft | Monolithically integrated read-only memory |
US4795719A (en) * | 1984-05-15 | 1989-01-03 | Waferscale Integration, Inc. | Self-aligned split gate eprom process |
US4639893A (en) * | 1984-05-15 | 1987-01-27 | Wafer Scale Integration, Inc. | Self-aligned split gate EPROM |
US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
FR2600810A1 (fr) * | 1986-06-27 | 1987-12-31 | Eurotechnique Sa | Procede de programmation de donnees dans une memoire morte programmable electriquement |
US5016215A (en) * | 1987-09-30 | 1991-05-14 | Texas Instruments Incorporated | High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing |
US5162880A (en) * | 1989-09-27 | 1992-11-10 | Kabushiki Kaisha Toshiba | Nonvolatile memory cell having gate insulation film with carrier traps therein |
DE69217738T2 (de) * | 1991-06-27 | 1997-07-24 | Toshiba Kawasaki Kk | Permanenter Halbleiterspeicher und seine Arbeitsweise |
JPH0567789A (ja) * | 1991-09-09 | 1993-03-19 | Rohm Co Ltd | 不揮発性記憶装置及びその製造方法 |
JP3375087B2 (ja) * | 1991-10-21 | 2003-02-10 | ローム株式会社 | 半導体記憶装置およびその記憶情報読出方法 |
JP3358663B2 (ja) * | 1991-10-25 | 2002-12-24 | ローム株式会社 | 半導体記憶装置およびその記憶情報読出方法 |
DE4311358C2 (de) * | 1992-04-07 | 1999-07-22 | Mitsubishi Electric Corp | Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung |
GB9217743D0 (en) * | 1992-08-19 | 1992-09-30 | Philips Electronics Uk Ltd | A semiconductor memory device |
JP3613594B2 (ja) * | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
US6297096B1 (en) * | 1997-06-11 | 2001-10-02 | Saifun Semiconductors Ltd. | NROM fabrication method |
IL125604A (en) | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6430077B1 (en) | 1997-12-12 | 2002-08-06 | Saifun Semiconductors Ltd. | Method for regulating read voltage level at the drain of a cell in a symmetric array |
US6633499B1 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Method for reducing voltage drops in symmetric array architectures |
US6633496B2 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
US6030871A (en) * | 1998-05-05 | 2000-02-29 | Saifun Semiconductors Ltd. | Process for producing two bit ROM cell utilizing angled implant |
US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
US6429063B1 (en) | 1999-10-26 | 2002-08-06 | Saifun Semiconductors Ltd. | NROM cell with generally decoupled primary and secondary injection |
US6490204B2 (en) | 2000-05-04 | 2002-12-03 | Saifun Semiconductors Ltd. | Programming and erasing methods for a reference cell of an NROM array |
US6396741B1 (en) | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
US6928001B2 (en) | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
US6960819B2 (en) * | 2000-12-20 | 2005-11-01 | Broadcom Corporation | System and method for one-time programmed memory through direct-tunneling oxide breakdown |
US6614692B2 (en) | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
US6584017B2 (en) | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
US6677805B2 (en) * | 2001-04-05 | 2004-01-13 | Saifun Semiconductors Ltd. | Charge pump stage with body effect minimization |
US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
US6643181B2 (en) | 2001-10-24 | 2003-11-04 | Saifun Semiconductors Ltd. | Method for erasing a memory cell |
US7098107B2 (en) * | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
US6583007B1 (en) | 2001-12-20 | 2003-06-24 | Saifun Semiconductors Ltd. | Reducing secondary injection effects |
US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
US6700818B2 (en) | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US7221591B1 (en) | 2002-05-06 | 2007-05-22 | Samsung Electronics Co., Ltd. | Fabricating bi-directional nonvolatile memory cells |
US6747896B2 (en) | 2002-05-06 | 2004-06-08 | Multi Level Memory Technology | Bi-directional floating gate nonvolatile memory |
US6914820B1 (en) | 2002-05-06 | 2005-07-05 | Multi Level Memory Technology | Erasing storage nodes in a bi-directional nonvolatile memory cell |
US6804136B2 (en) | 2002-06-21 | 2004-10-12 | Micron Technology, Inc. | Write once read only memory employing charge trapping in insulators |
US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
US7847344B2 (en) * | 2002-07-08 | 2010-12-07 | Micron Technology, Inc. | Memory utilizing oxide-nitride nanolaminates |
US7221017B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide-conductor nanolaminates |
US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US6826107B2 (en) | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
JP2004127405A (ja) * | 2002-10-01 | 2004-04-22 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
US7142464B2 (en) | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
JP2006024680A (ja) * | 2004-07-07 | 2006-01-26 | Oki Electric Ind Co Ltd | 半導体不揮発性メモリへの情報の記録方法 |
US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
EP1686592A3 (de) | 2005-01-19 | 2007-04-25 | Saifun Semiconductors Ltd. | Teil-Löschüberprüfung |
US8053812B2 (en) * | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
EP1746645A3 (de) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Speicherzellenanordnung mit sub-minimalem Wortleitungsabstand und Verfahren zu deren Herstellung |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US7221138B2 (en) * | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US7709402B2 (en) | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US7638835B2 (en) * | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3744036A (en) * | 1971-05-24 | 1973-07-03 | Intel Corp | Electrically programmable read only memory array |
JPS5232719B2 (de) * | 1972-05-18 | 1977-08-23 | ||
US3836992A (en) * | 1973-03-16 | 1974-09-17 | Ibm | Electrically erasable floating gate fet memory cell |
JPS5534582B2 (de) * | 1974-06-24 | 1980-09-08 | ||
US4051464A (en) * | 1975-09-08 | 1977-09-27 | Honeywell Inc. | Semiconductor memory cell |
GB1569897A (en) * | 1975-12-31 | 1980-06-25 | Ibm | Field effect transistor |
-
1977
- 1977-09-16 US US05/834,016 patent/US4173791A/en not_active Expired - Lifetime
-
1978
- 1978-07-14 CA CA307,472A patent/CA1067208A/en not_active Expired
- 1978-07-18 GB GB7830247A patent/GB2004414B/en not_active Expired
- 1978-09-07 DE DE19782838937 patent/DE2838937A1/de not_active Ceased
- 1978-09-14 JP JP11244678A patent/JPS5453929A/ja active Pending
- 1978-09-14 FR FR7826419A patent/FR2403623A1/fr active Granted
Also Published As
Publication number | Publication date |
---|---|
US4173791A (en) | 1979-11-06 |
GB2004414A (en) | 1979-03-28 |
JPS5453929A (en) | 1979-04-27 |
GB2004414B (en) | 1982-10-20 |
CA1067208A (en) | 1979-11-27 |
FR2403623B3 (de) | 1980-12-26 |
FR2403623A1 (fr) | 1979-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2838937A1 (de) | Rom-speicheranordnung mit feldeffekttransistoren | |
DE2235533C3 (de) | Halbleiterbauelement mit einem Ladungsspeicherelement | |
DE3687108T2 (de) | Halbleiterzellen fuer integrierte schaltungen. | |
DE69527388T2 (de) | EEPROM-Zelle mit Isolationstransistor und Betriebs- und Herstellungsverfahren | |
DE2600337C2 (de) | Halbleiterspeicheranordnung | |
DE19733975B4 (de) | Speicherzelle und Verfahren zum Programmieren sowie Verfahren zum Lesen derselben | |
DE69130163T2 (de) | Verfahren zur Herstellung einer MOS-EEPROM-Transistorzelle mit schwebendem Gate | |
DE69810096T2 (de) | Nichtflüchtiger speicher | |
DE2838907A1 (de) | Verfahren zum programmieren einer igfet-speicherzelle | |
DE2802141C2 (de) | Halbleiteranordnung | |
DE2409472C3 (de) | Elektrisch löschbares Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht-FET | |
EP0045469B1 (de) | Nichtflüchtige, programmierbare integrierte Halbleiterspeicherzelle | |
DE3002493A1 (de) | Substratgekoppelte speicherzelle mit einem floating-gate und verfahren zum betrieb dieser zelle | |
DE2654728A1 (de) | Programmierbarer festwertspeicher und verfahren zu seiner herstellung | |
DE3033333A1 (de) | Elektrisch programmierbare halbleiterspeichervorrichtung | |
DE2356275C2 (de) | Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht- FET | |
DE3203516A1 (de) | Nicht fluechtige, elektrisch umprogrammierbare floating-gate-speicheranordnung | |
DE69622115T2 (de) | Verbesserungen an nichtflüchtigen Speicheranordnungen oder bezüglich derselben | |
DE69226176T2 (de) | Elektrisch aenderbare einzel-transistor-halbleiterfestwertspeicheranordnung | |
DE102004006505A1 (de) | Charge-Trapping-Speicherzelle und Herstellungsverfahren | |
DE2614698C2 (de) | Halbleiterspeicher | |
DE2455484A1 (de) | Monolithisch integriertes halb-festspeicher-element | |
DE69528118T2 (de) | Speichermatrix mit einer vergrabenen Schicht und Löschverfahren | |
DE112004003019T5 (de) | Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung | |
DE19620032A1 (de) | Halbleiterbauelement mit Kompensationsimplantation und Herstellverfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
8181 | Inventor (new situation) |
Free format text: BELL, ANTONY GEOFFREY, SUNNYVALE, CALIF., US |
|
8131 | Rejection |