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Verfahren zur fiberprüfung von Speichern mit wahlfreiem
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Zugriff.
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Von Datenverarbeitungsanlagen im allgemeinen und Fernsprechvermittlungsanlagen
im besonderen wird eine hohe Betriebssicherheit gefordert, die im Falle der Fernsprechvermittlungsanlagen
mit einem unterbrechungsfreien 24-Stunden-Betrieb einhergehen soll. Neben der Verwendung
wartungsfreier, zuverlässiger Bauelemente ist daher eine Reihe von Maßnahmen zu
treffen, die den geforderten ungestörten Ablauf des Betriebes gewährleisten; hierzu
sind entsprechende Überwachungs- und Prüfsohaltungen vorzusehen, die eine schnelle
und sichere Störungserkennung und -beseitigung und gegebenenfalls die Ersatzschaltung
bzw. Abschaltung gestörter Einrichtungen ermöglichen.
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Wesentliche Bestandteile von Datenverarbeitungsanlagen, insbesondere
Fernsprechvermittlungsanlagen, sind Speicher, in die für den Betrieb der Anlage
erforderliche Informationen, insbesondere über den jeweiligen
Betriebszustand
der betreffenden Anlage einschließlich der von ihr bedienten Einrichtungen eingeschrieben
- und bei Bedarf ausgelesen - werden.
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Solche Speicher kann man- in ihrer Funktion dadurch überwachen, daß
man einzuschreibenden Informationen Paritätsbits hinzufügt und diese beim Auslesen
von Informationen zu.deren Überprüfung auf Fehler heranzieht. Ein solches Verfahren
ermöglicht jedoch nur eine Überprüfung der gespeicherten Informationen selbst, und
zwar gegen sogenannte Einfach-Fehler.
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Es ist auch bekannt, bei Speichern mit Speicherelementen, die beim
Einschreiben von Informationen jeweils in Abhängigkeit von dem in dem betreffenden
Speicherelement einzuspeichernden, auf einer Schreibleitung (Inhibitleitung) auftretenden
Zeichen einen Zustandswechsel ausführen oder nicht ausführen und beim Auslesen von
Informationen auf ein Abfragesignal hin einen entsprechenden Zustandswechsel ausführen
bzw. nicht ausführen, aufgrund dessen das in dem betreffenden Speicherelement gespeicherte
Zeichen auf einer Leseleitung auftritt, Einschreibvorgänge dadurch zu überwachen,
daß mit den Schreib-(bzw.
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Inhibit-)Leitungen des Speichers der eine Eingang und mit den Leseleitungen
des Speichers der andere Eingang eines Vergleiches verbunden ist, welcher in der
Schreibphase bei Zeichenabweichung ein entsprechendes Signal abgibt (DE-PS 1 549
053). Auch ein solches Verfahren ermöglichst nur eine Überwachung der betreffenden
einge-?.peicherten Informationen selbst und zugleich damit eine Überwachung der
von ihnen durchlaufenen Schaltungsteile.
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Die Erfindung zeigt demgegenüber einen Weg zu einer weitergehenden
Überprüfung von Speichern. Die Erfindung betrifft ein Verfahren zur Überprüfung
von vorzugsn weise ein Speicherformat n x 2 aufweisenden Speichern mit wahlfreiem
Zugriff; dieses Verfahren ist erfindungsgemäß dadurch gekennzeichnet, daß bei einer
ersten sukzessiven adressierten Ansteuerung sämtlicher Speicherzellen des Speichers
die jeweilige Ansteueradresse zugleich in die betreffende Speicherzelle eingespeichert
wird und bei einer darauffolgenden zweiten sukzessiven adressierten Ansteuerung
sämtlicher Speicherzellen die jeweilige Ansteueradresse mit dem Speicherinhalt der
betreffenden Speicherzelle verglichen wird, wobei bei Nichtübereinstimmung ein Fehlersignal
abgegeben wird.
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Die Erfindung ermöglicht mit relativ geringem Aufwand eine wirkungsvolle
Überprüfung eines Speichers sowohl im Hinblick auf Fehler bei der Ansteuerung von
Speicherzellen als auch im Hinblick auf die eigentliche Informationsspeicherung
selbst.
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An Hand der Zeichnung sei die Erfindung noch näher erläutert. Die
Zeichnung zeigt schematisch in zum Verständnis der Erfindung erforderlichem Umfange
ein Ausführungsbeispiel einer Schaltungsanordnung zur Überprüfung eines adressiert
ansteuerbaren Speichers Sp nach dem erfindungsgemäßen Verfahren. Der eigentliche
Speicher Sp weist dabei bis zu 2n Speicherzellen Zl...Z15...Z2n auf; die einzelnen
Speicherzellen mögen jeweils n Speicherelemente 1.. .n umfassen. Es kann beispielsweise
n = 8 sein, womit es sich dann um einen 8 x 256-Speicher Sp handeln kann. Die Ansteuerung
der einzelnen Speicherzellen beim Betrieb des Speichers Sp geschieht in an
sich
bekannter Weise mittels über einen Adressenbus AB gelieferter Adressen über einen
Decoder D; die Eingabe von Daten in den Speicher Sp und die Ausgabe von darin gespeicherten
Daten geschieht in ebenfalls bekannter Weise über einen Datenbus DB.
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Zur Überprüfung des Speichers Sp sowohl im Hinblick auf seine Ansteuerung
über den Adressenbus AB und den Decoder D als auch im Hinblick auf die Speicherung
von Daten im Speicher Sp und ihre Ein-/Ausgabe über den Datenbus DB sind nun in
der in der Zeichnung dargestellten Schaltungsanordnung in den Adressenbus AB und
in den Datenbus DB Umschalter UAB, UDB eingefügt, mit deren Hilfe eine Prüfsiwltung
P an den Speicher Sp anschaltbar ist. Diese Prüfschaltung weist einen Adressengenerator
AG auf, der sukzessive die Ansteueradressen sämtlicher Speicherzellen Z1...Z2n des
Speichers Sp abgibt und damit über Umschalter UAB, Adressenbus AB und An#euerdekoder
D eine entsprechende sukzessive AnsSuerung der Speicherzellen Zl...Z15...Z2n ermöglicht.
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Dabei wird jeweils bei einer solchen ersten sukzessiven adressierten
Ansteuerung sämtlicher Speicherzellen Z1...Z2n des Speichers Sp die jeweilige Ansteueradresse,
beispielsweise die Ansteueradresse 00001111, zugleich über den Datenbus DB in die
betreffende Speicherzelle, beispielsweise in die Speicherzelle Z15, eingespeichert.
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In der Zeichnung ist hierzu angedeutet, daß die jeweilige Ansteueradresse
vom Adressengenerator AG her über einen in seinem Betriebszustand Al befindlichen
Umschalter A1/A2, einen in seinem Betriebszustand I befindlichen Umschalter I/II
und den Umschalter UDB auch zum Datenbus DB gelangt. Nachdem so sämtliche Speicherzellen
Z1...Z2n des Speichers Sp unter gleichzeitiger Einspeicherung der jeweiligen Ansteueradresse
angesteuert
worden sind, werden die einzelnen Speicherzellen Z1...Z2n des Speichers Sp vom Adressengenerator
AG her erneut sukzessive angesteuert. Bei dieser zweiten sukzessiven adressierten
Ansteuerung der Speicherzellen Zl...Z2n wird die jeweilige Ansteueradresse, beispielsweise
die Ansteueradresse 00001111, mit dem Speicherinhalt der gerade angesteuerten Speicherzelle,
beispielsweise also der Speicherzelle Z15, verglichen. Hierzu ist in der in der
Zeichnung dargestellten Schaltungsanordnung der Adressengenerator AG über den weiterhin
im Schaltzustand Al befindlichen Umschalter A1/A2 und den bei dieser zweiten sukzessiven
adressierten Ansteuerung der Speicherzellen Z1...Z2n im Schaltzustand II befindlichen
Umschalter I/II mit dem einen Eingang eines Vergleichers Vgl verbunden, dessen anderer
Eingang über den Umschalter UDB mit dem Datenbus DB verbunden ist. Der Vergleicher
Vgl vergleicht somit die jeweilige Ansteueradresse mit dem Speicherinhalt der gerade
angesteuerten Speicherzelle, wobei bei Nichtübereinstimmung von Ansteueradresse
und Speicherinhalt am Ausgang f ein Fehlersignal abgegeben wird.
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Zu einer solchen Nichtübereinstimmung von Speicherzelleninhalt und
Ansteueradresse kann es kommen, wenn es bei der Eingabe, während der Speicherung
oder beim Auslesen zu einer Verfälschung des Speicherzelleninhalts gummen ist. Zusätzlich
zu einer damit bewirkten Überprüfung der eigentlichen Speicherfunktion des Speichers
Sp spricht der Vergleicher Vgl aber auch bei Fehlern in der Ansteuerung der einzelnen
Speicherzellen an: Wird aufgrund eines Fehlers im Decoder D auf eine bestimmte Ansteueradresse
hin eine falsche Speicherzelle angesteuert, so wird die betreffende Speicherzelle
im
Zuge der genannten ersten sukzessiven adressierten Ansteuerung
sämtlicher Speicherzellen zweimal angesteuert, nämlich einmal unter ihrer richtigen
Adresse und das andere Mal unter der verfälschten Adresse, wobei bei der späteren
Misteuerung die früher eingespeicherte (richtige oder verfälschte) Ansteueradresse
überschrieben wird. Im Verlaufe der darauffo weiten sukzessiven adressierten Ansteuerung
sämtlicher Speicherzellen stellt dann der Vergleicher Vgl bei der ersten Ansteuerung
der betreffenden Speicherzelle eine Nichtübereinstimmung von Ansteueradresse und
Speicherzelleninhalt fest und gibt damit an seinem Ausgang f ein Fehlersignal ab.
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Werden aufgrund eines Fehlers im Decoder D auf eine bestimmte Ansteueradresse
hin zwei Speicherzellen gleichzeitig angesteuert, so kann dies auf dreierlei Weise
vor sich gehen: Es kann eine bereits ordnungsgemäß unter ihrer eigenen Ansteueradresse
angesteuerte und daher ihre eigene Adresse bereits enthaltende Speicherzelle im
Zuge der ersten sukzessiven adressierten Ansteuerung sämtlicher Speicherzellen Z1...Z2n
bei der Ansteuerung einer nachfolgenden Speicherzelle mit dieser zusammen fehlerhafter
Weise erneut angesteuert werden, wobei der Speicherzelleninhalt durch die Adresse
der genannten nachfolgenden Speicherzelle überschrieben wird. Im Verlaufe der darauffolgenden
zweiten sukzessiven adressierten Ansteuerung der Speicherzellen Zl...Z2n stellt
der Vergleicher Vgl dann fest, daß Speicherinhalt und Ansteueradresse nicht miteinander
übereinstimmen, und gibt an seinem Ausgang f ein entsprechendes Fehlersignal ab.
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Es kann umgekehrt zugleich mit der ordnungsgemäßen Ansteuerung einer
Speicherzelle eine nachfolgende Speicherzelle fehlerhafterweise mit an gesteuert
werden, in die zunächst die Ansteueradresse der ersteren Speicherzelle miteingeschrieben
wird, wo sie dann aber bei der nachfolgenden ordnungsgemäßen Ansteuerung der betreffenden
Speicherzelle im Zuge der ersten sukzessiven adressierten Ansteuerung sämtlicher
Speicherzellen Z1...Z2n durch deren Ansteueradresse überschrifben wird.
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Bei der darauffolgenden zweiten sukzessiven adressierten Ansteuerung
sämtlicher Speicherzellen Z10..Z2n wird dann wiederum bei der Ansteuerung der genannten
ersteren Speicherzelle zugleich auch die genannte nachfolgende Speicherzelle angesteuert,
so daß auf dem Datenbus DB die in den-beiden Speicherzellen gespeicherten Ansteueradressen
der beiden Speicherzellen gleichzeitig erscheinen und damit gemischt (geODERt) werden.
Dies hat zur Folge, daß der Vergleicher wiederum keine Übereinstimmung zwischen
Speicherinhalt und Ansteueradresse festzustellen vermag und somit ein entsprechendes
Fehlersignal abgibt.
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Es können schließlich zwei Speicherzellen sowohl auf die Ansteueradresse
der einen Speicherzelle als auch auf die Ansteueradresse der anderen Speicherzelle
hin fehlerhafterweise jeweils gleichzeitig angesteuert werden, wobei im Zuge der
ersten sukzessiven adressierten Ansteuerung sämtlicher Speicherzellen Z1...Z2n auf
die Ansteueradresse der jeweils nachfolgenden der beiden Speicherzellen hin durch
diese Ansteueradresse auch der Speicherinhalt der jeweils vorangehenden der beiden
Speicherzellen überschrieben wird; dies hat zur
Folge, daß bei
der darauffolgenden zweiten sukzessiven adressierten Ansteuerung sämtlicher Speicherzellen
Z1...Z2n beim Auftreten der Ansteueradresse der jeweils vorangehenden der beiden
Speicherzellen diese Ansteueradresse mit dem Speicherinhalt der beiden fehlerhafterweise
gleichzeitig angesteuerten Speicherzellen nicht übereinstimmt, so daß der Vergleicher
Vgl wiederum ein entsprechendes Fehlersignal abgibt.
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Wird schließlich aufgrund eines Ansteuerungsfehlers auf eine bestimmte
Ansteueradresse hin eine zugehörige Speicherzelle überhaupt nicht angesteuert und
damit im Zuge der ersten sukzessiven adressierten Ansteuerung sämtlicher Speicherzellen
Zl...Z2n die betreffende Ansteueradresse auch nicht in die zugehörige Speicherzeli
eingespeichert, so vermag bei der darauffolgenden zweiten sukzessiven adressierten
Ansteuerung sämtlicher Speicherzellen Z1...Z2n der Vergleicher Vgl (in der Regel)
auch keine Übereinstimmung zwischen Speicherinhalt und Ansteueradresse festzustellen;
der Vergleicher Vgl gibt daher wiederum ein entsprechendes Fehlersignal ab.
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Im Falle der Nichteinspeicherung der jeweiligen Ansteueradresse im
Zuge der ersten sukzessiven adressierten Ansteuerung der einzelnen Speicherzellen
Z1...Z2n kann eine Speicherung der Ansteueradresse in der zugehörigen Speicherzelle
u.U. noch dadurch vorgetäuscht werden, daß die einzelnen Speicherelemente der betreffenden
Speicherzelle zufällig gerade solche Signalzustände aufweisen, daß das Bitmuster
der zugehörigen Ansteueradresse vorgetäuscht wird. Um auch derartige Fehler
feststellen
zu können, kann in Weiterbildungder Erfindung das beschriebene Verfahren in der
Weise modifiziert wiederholt werden, daß bei einer wiederholten ersten sukzessiven
adressierten Ansteuerung sämtlicher Speichern zellen Z1...Z2 des Speichers nunmehr
die jeweilige invertierte Ansteueradresse in die betreffende Speicherzelle eingespeichert
wird, beispielsweise also die invertierte Ansteueradresse 11110000 in die Speicherzelle
Z15, wonach dann bei der darauffolgenden wiederholten zweiten sukzessiven adressierten
Ansteuerung sämtlicher Speicherzellen Z1...Z2n die jeweilige invertierte Ansteueradresse
mit dem Speicherinhalt der betreffenden Speicherzelle verglichen wtd, wobei bei
Nichtübereinstimmung von Speicherinhalt und invertierter Ansteueradresse ein Fehlersignal
abgegeben wird. Bei diesen modifiziert wiederholten Ansteuerungen der Speicherzellen
Z1...Z2n des Speichers Sp befindet sich der Umschalter A1/A2 der in der Zeichnung
angedeuteten Prüfschaltung P in seinem Schaltzustand A2, so daß in die Verbindung
des Adressengenerators AG mit dem Umschalter I/II ein Inverter Inv eingefügt ist;
der Umschalter I/II befindet sich während der modifiziert wiederholten Ansteuerungen
der Speicherzellen Z1...Z2n wiederum während der ersten sukzessiven adressierten
Ansteuerung sämtlicher Speicherzellen Zl...Z2n in seinem Schaltzustand I und bei
der darauffolgenden zweiten sukzessiven Ansteuerung sämtlicher Speicherzellen Zl...Z2n
in seinem Schaltzustand II. Aufgrund der idresseninvertierung werden dann, wie gesagt,
auch solche Decoderfehler und/oder Speicherzellenfe#ler festgestellt, die etwa dadurch
verdeckt werden könnten, daß durch einen zufallsbedingten Speicherzelleninhalt die
Ansteueradresse der betreffenden Speicherzelle vorgetäuscht wird.
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Es sei noch bemerkt, daß das erfindungsgemäße Verfahren auch dann
Anwendung finden kann, wenn die einzelnen Speicherzellen mehr Speicherelemente enthalten,
als der Länge der Speicherzellenadresse entspricht. Es können dann in die einzelnen
Speicherzellen jeweils neben deren vollständiger Adresse Teile der betreffenden
Speicherzellenadresse, und zwar vorzugsweise ihre niedrigstwertigen Bits, -wiederholt
eingespeichert werden, die dann in den späteren Vergleich von Speicherzelleninhalt
und Speicherzellenadresse entsprechend miteinbezogen werden; In der in der Zeichnung
dargestellten Prüfschaltung P behalten dabei die Eingänge des Vergleichers Vgl eine
der Speicherzellenbreite entsprechende Breite, wobei bei dem adressengeneratorseitigen
Eingang des Vergleichers jeweils wiederholt eingespeicherten Adressenbits entsprechende
Eingangsklemmen einander parallelgeschaltet sind.
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2 Patentansprüche