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DE2840006C2 - CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung - Google Patents

CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung

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DE2840006C2
DE2840006C2 DE2840006A DE2840006A DE2840006C2 DE 2840006 C2 DE2840006 C2 DE 2840006C2 DE 2840006 A DE2840006 A DE 2840006A DE 2840006 A DE2840006 A DE 2840006A DE 2840006 C2 DE2840006 C2 DE 2840006C2
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Germany
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cmos inverter
signal
channel transistor
ratio
output
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DE2840006A
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Joachim Dipl.-Ing. 7801 March Grosse
Arnold Dipl.-Ing. 7804 Glottertal Uhlenhoff
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TDK Micronas GmbH
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Deutsche ITT Industries GmbH
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Publication date
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Priority to GB7930577A priority patent/GB2031694B/en
Priority to IT25633/79A priority patent/IT1193220B/it
Priority to JP11680879A priority patent/JPS5541093A/ja
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description

Die Schaltungstechnik monolithisch integrierter, komplementärer Isolierschicht-Feldeffekttransisto-. ren, also die sogenannte CMOS-Technik, ist beispielsweise in der Zeitschrift »The Electronic Engineer«, Mai 1970, S. 52 bis 57 beschrieben. Das Grund-Schaltungselement der CMOS-Tedinik ist der sogenannte CMOS-Inverter, also die Serienschaltung eines N=KanaN und eines P-KanaUTransistors, deren beide Gates miteinander verbunden sind und als Eingang des Inverters dienen, während dessen Ausgang der gemeinsame Verbindungspunkt der Drain-Elekh--> troden des N-Kanal- und des P-Kanal-Tnmsistors ist. Die Source-Elektrode des N-Kanal-Transistors liegt dabei am Schaltungsnullpunkt und die des P-Kanal-Transistors an einer positiven Gleichspannung als Be-
triebsspannung. Beide Transistoren sind dabei vom Anreicherungstyp.
In der genannten Literaturstelle werden derartige Schaltungen als komplementär-symmetrische MOS-Schaltungen bezeichnet, was darauf hinweist, daß der P-Kanal- und der N-Kanal-Transistor hinsichtlich ihrer geometrischen Abmessungen so ausgebildet sind, daß der Widerstand des gesteuerten Strompfades im eingeschalteten Zustand des jeweiligen Transistors bei beiden Transistoren gleich ist. Ein Maß für diesen Innenwiderstand ist das Verhältnis der Kanalbreite W zur Kanallänge L, also das sogenannte WIL -Verhältnis. Um die erwähnte Gleichheit des Innenwiderstandes der beiden komplementären Transistoren zu erreichen, muß aufgrund physikalischer Gegebenheiten das WIL -Verhältnis des P-Kanal-Transistors etwa l,5fach größer gewählt werden als das des zugehörigen N-Xanal-Transistors. Für einen niederohmigen Transistor gilt, daß das HVL-Verhältnis groß gegen eins sein muß.
Die bekannten CMOS-Schaltungen eignen sich aufgrund ihres Aufbaus insbesondere für Digitalschaltungen, die Binärsignale, also Signale mit zwei Zuständen, verarbeiten. Der eine Zustand hat dabei einen Wert, der praktisch gleich der Betriebsspannung ist und daher mit H bezeichnet wird, während der andere praktisch einen Wert hat, der dem Potential des Schaltungsnullpunkts entspricht und der daher mit L bezeichnet wird. Wird also an den Eingang eines CMOS-Inverters einer dieser beiden Zustände angelegt, so »springt« das Signal am Ausgang des Inverters in den jeweils anderen Zustand. Dieses »Springenerfolgt dabei be: symmetrischen CMOS-Invertern dann, wenn die Eingangsspannung etwa den Bereich der halben tf-Zustand-Spannung überstreicht.
Aufgabe
Soll mit derartigen Binärsignale verarbeitenden Digitalschaltungen auch ein Temärsignal, als ein Digitalsignal mit drei Zuständen, verarbeitet werden, so muß ein solches im allgemeinen auf einer Eingangsleitung zugeführtes Temärsignal in zwei gleichzeitig, im allgemeinen an zwei Schaltungspunkten bzw. zwei Leitungen anstehende Digitalsignale umgewandelt werden. Die Aufgabe der in den Patentansprüchen definierten Erfindung besteht daher darin, eine CMOS-Schaltung anzugeben, mit der eine derartige Umwandlung von Ternärsignalen in entsprechende Digitalsignale erreicht werden kann. Eine Unteraufgabe der Erfindung besteht darin, eine bevorzugte und bei integrierten Schalungen mit begrenzter Zahl der äußeren Anschlüsse besonders vorteilhafte Verwendung anzugeben.
Die Erfindung wird nun anhand der Figuren der Zeichnungen näher erläutert.
Fig. 1 zeigt schematisch das Schaltbild eines bevorzugten Ausführungsbeispiels der erfindungsgemäßen Schaltungsanordnung;
Fig. 2 zeigt eine vorteilhafte Weiterbildung der Eifindung für den Fall, daß an einem gesonderten Ausgang der Schaltung ein Binärsignal erzeugt werden soll, dessen //^Zustand nur dann auftritt, wenn der mittlere Zustand des Ternärsignals am Eingang der Schaltung liegt;
Fig. 3 zeigt eine der Anordnung der Fig. 2 entsprechende andere vorteilhafte Weiterbildung für den Fall, daß an einem gesonderten Ausgang der Schaltung ein Binärsignal erzeugt werden soll, dessen L-Zustand nur dann auftritt, wenn der mittlere Zustand des Ternärsignals am Eingang der Schaltung liegt; und
Fig. 4 zeigt in Tabellenform den Zusammenhang
der am Eingang und den verschiedenen Ausgängen der vorteilhaften Weiterbildungen nach den Fig. 2
und 3 auftretenden Ternär- bzw. Binärsignal-Zustände.
Das Schaltbild der erfindungsgemäßen CMOS-Schaltung nach Fig. 1 zeigt die beiden CMOS-Inverter /1,II, deren N-Kanal-Transistoren TIl, 7"2I und
ίο deren P-Kanal-Transistoren 712, 722 jeweils in der eingangs geschilderten Art miteinander verbunden sind und deren Eingänge zusammengeschaltei und mit dem Ternärsignaleingang E verbunden sind. Entsprechend der Erfindung sind die beiden CMOS-Inverter einerseits jeweils für sich bezüglich des WIL-Verhältnisses stark unsymmetrisch dimensioniert, und andererseits ist die starke Unsymmetrie bezüglich beider CMOS-Inverter sozusagen über Kreuz ausgebildet, wobei im allgemeinsten Fall alle vier Transistoren voneinander verschiedene WIL-Verhältnisse haben können. Bevorzugt wird jedoch, wenn, wie in Fig. 1 eingezeichnet, der N-Kanal-Transistor TIl des ersten CMOS-Inverters 71 und der P-Kanal-Transistor T22 des zweiten CMOS-Inverters /2 ein den gleichen Innenwiderstand ergebendes WIL -Verhältnis haben, der N-Kanal-Transistor T21 des zweiten CMOS-Inverters /2 und der P-Kanal-Transistor 7Ί2 des ersten CMOS-Inverters Tl jedoch etwa das dazu reziproke WIL-Verhältnis haben.
«ι Der gemeinsame Drain-Elektroden-Verbindungspunkt des ersten CMOS-Inverters /1 ist als Ausgang Al und der entsprechende Verbindungspunkt des zweiten CMOS-Inverters /2 als Ausgang Al bezeichnet. Die beiden CMOS-Inverter /I, /2 liegen mit ihrer
J5 jeweiligen Hauptstrombahn zwischen dem Schaltungsnullpunkt und dem spannungsführenden Pol + der Betriebsspannungsquelle UB.
Aus den Angaben zu Fig. 2 der Tabelle nach Fig. 4 können die an den Ausgängen /11, Al auftretenden Binärsignal-Zustände entnommen werden, wenn am Ternärsignaleingang E ein Temärsignal ST anliegt, dessen drei Zustände mit H, Z, L bezeichnet sind und die den in der untersten Zelle der Tabelle nach Fig. 4 angegebenen Spannungswerten entsprechen. Im einzelnen entsprechen die Zustände H :ind L den entsprechenden mit dem gleichen Bezugszeichen versehenen Zuständen der Binärsignale SB, während der mittlere Zustand Z etwa der halben Betriebsspannung UB entspricht. Die Angaben zu Fig. 2 setzen
w voraus, daß der N-Kanal-Transistor TIl des ersten CMOS-Inverters /1 hochohmig ist.
Liegt somit am Ternärsignaleingang E der Zustand L, so liegt am Ausgang A\ und auch am Ausgang Aider Zustand H entsprechend der def initionsgemäßen Inverter-Wirkungsweise der beiden CMOS-Inverter 11, 11. Liegt am Ternärsignaleingang E der //-Zustand, so liegt an den beiden Ausgängen Al, Al jeweils der Zustand L, was wiederum der definitionsgemäßen Inverterfunktion entspricht.
Μ» Liegt dagegen der Zustand Z am Ternärsignaleingang E, so liegt am Ausgang A1 der Zustand H, da. wie oben vorausgesetzt, der N-Kanal-Transistor TU des ersten CMOS-Inverters /1 hochohmig sein soll. Zusammen mit der stark unsymmetrischen Dimensio-
b"> nierung (der P-Kanal-Transistor 712 ist somit niederohmig) wird somit bewirkt, daß der eingangs erwähnte Bereich des »Springens« in den anderen Zustand schon bei einer Söannune erfolet. die unterhalb der
Z-Zustands-Spannuiig liegt.
Aus der vorausgesetzten Hnchohmigkeit des N-Kanal-Transistors 711 ergibt sich ferner, daß andererseits der N-Kanal-Transistor 7*21 des zweiten CMOS-Inverters niedemhmig und der P-Kanal-Transistor 722 hochohmig dimensioniert sind, so daß der Bereich des »Springens« hier oberhalb der Z-Zustands-Spannung liegt, so daß am Ausgang Al bei Anliegen des Z-Zustandes am Ternärsignaleingang E ein L-Zustand auftritt. Die an den Ausgängen ,4 1. Al auftretenden Binärsignale S„ haben also für den Ternärsignalzustand L die Zustände H, H für den Ternärsignalzustand H die Zustände L, I. und für den Ternärsignalzustand Z die Zustände H, L. Diese Zustandskombinationen sind somit in eindeutiger Weise den drei Ternärsignalzuständen zugeordnet.
Die Angaben zu Fig. 3 der Tabelle nach Fig. 4 setzen voraus, daß nicht der N-Kanal-Transistor 711 des ersten CMOS-Inverters /1, sondern der N-Kanal-Transistor T21 des zweiten CMOS-Inverters Il hochohmig vorgegeben wird. Man sieht, daß sich die zuletzt genannte Signalkombination an den Ausgängen Al. Al bei anliegendem Z-Zustand am Ternärsignaleingang E in diesem Falle gerade umgekehrt, da nun der zweite CMOS-Inverter Il in den anderen Zustand schon bei einer Spannung »springt«, die unterhalb der Z-Zustands-Spannung liegt.
Die Fig. 2 zeigt eine vorteilhafte Weiterbildung der Erfindung für den Fall, daß an einem weiteren Ausgang ein Binärsignal erzeugt werden soll, dessen H-Zustand nur dann auftreten soll, wenn der mittlere Zustand Z statisch am Ternärsignaleingang E liegt. Die Weiterbildung gegenüber Fig. 1 besteht darin, daß einerseits der bezüglich des WIL-Verhältnisses seiner Transistoren symmetrisch dimensionierte CMOS-Inverter /3 dem Ausgang AX des ersten CMOS-Inverters nachgeschaltet ist und daß andererseits dem Ausgang Al des zweiten CMOS-Inverters Il das NOR-Gatter 4 nachgeschaltet ist. Da das NOR-Gatter lediglich Binärsignale zu verarbeiten hat, ist dieses wie üblich ebenfalls bezüglich des Wl L-Verhältnisses seiner Transistoren symmetrisch diren Angaben zu Hg. 2 entnommen werden, wobei die obigen Angaben bezüglich des hochohmig gewählten N-Kanal-Transistors 711 zu berücksichtigen sind. Arn Ausgang A3 liegt somit bei einem Ternärsignal-/ustand H am Ternärsignaleingang E ebenfalls ein W-Zustand, wahrend bei den Ternärsignalzuständen Λ und Z am Ausgang A3 ein /.-Zustand liegt Somit liegt nur dann am Ausgang A 4 ein W-Zustand. wenn ein Z-Zustand statisch am Ternärsignaleingang E liegt.
Da das Ternärsignal S7. beim Übergang zwischen seinen beiden Zuständen //, /. jedesmal den Zustand Z kurzzeitig überstreicht, wäre zu erwarten, daß auch kurzzeitig am Ausgang /14 der W-Zustand auftritt. Dies wird jedoch durch die in derartigen Schaltungen immer vorhandenen Schaltverzögerungen verhindert, wobei im Bedarfsfall derartige Verzögerungen bewußt vorgegeben werden können.
Die Weiterbildung nach dem Ausführungsbeispiel der Fig. 3 entspricht weitgehend dem der Fig. 2, jedoch mit dem wesentlichen Unterschied, daß der N-Kanal-Transistor 711 des ersten CMOS-Inverters /1 nunmehr niederohmiggewählt ist, was durch die Wahl des M-' L-Verhältnisses α als groß gegen eins erreicht wird. Auch das Ausführungsbeispiel nach Fig. 3 enthält den symmetrischen CMOS-Inverter /3, der dem Ausgang A 1 des ersten CMOS-Inverters /1 nachgeschaltet ist. Im Gegensatz zur Anordnung nach Fig. 2 ist dem zweiten CMOS-Inverter Il das NAND-Gatter 5 nachgeschaltet, das entsprechend Fig. 8 auf S. 54 der eingangs genannten Literaturstelle unter Re duzierung von vier auf zwei Eingänge ausgebildet ist
Das NAND-Gatter 5 besteht aus den Transistorer 7511. 7512. 7521, 7522, wobei die zusammengeschalteten Gates der Transistoren 7511. 7512 seiner ersten Eingang darstellen, der mit dem Ausgang A3 des symmetrischen CMOS-Inverters /3 verbunden ist und die zusammengeschalteten Gates der Transistoren 7521. 7522 den zweiten Eingang des NAND-Gatters 5 bilden, der mit dem Ausgang A2 des zweiten CMOS-Inverters Il verbunden ist. Am Ausgang /45 des NAND-Gatters 5, der mit den zusammenge-
in Fig. 2 durch das WiL-Verhältnis b angegeben, während die stark unsymmetrische Dimensionierung des ersten und des zweiten CMOS-Inverters durch das W/L -Verhältnis α gekennzeichnet ist, das im speziellen Ausführungsbeispiel der Fig. 2 klein gegen eins sein soll, so daß der N-Kanal-Transistor 711 des ersten CMOS-Inverters /1 hochohmig ist.
Die Schaltung des NOR-Gatters 4 entspricht dem in Fig. 7 auf S. 54 der eingangs genannten Literaturstelle angegebenen NOR-Gatter unter entsprechender Reduzierung von vier auf zwei Eingänge. Es besteht aus den N-Kanal-Transistoren 7412, 7422 und den P-Kanal-Transistoren 7411, 7421. Die zusammengeschalteten Gates der Transistoren 7411, 7412 stellen den ersten Eingang des NOR-Gatters 4 dar, der mit dem Ausgang A 3 des symmetrischen CMOS-Inverters /3 verbunden ist, während die zusammengeschalteten Gates der Transistoren 7421, 7422 den zweiten Eingang des NOR-Gatters 4 darstellen, der mit dem Ausgang des zweiten CMOS-Inverters /2 verbunden ist. Der Ausgang A 4 des NOR-Gatters 4 wird durch die miteinander verbundenen Drain-Elektroden der Transistoren 7412, 7421, 7422 gebildet.
Die Signalzustände an den vier Ausgängen Al, Al1 A3, A4 können der Tabelle nach Fig. 4 bezüglich de-
7521. 7522 identisch ist, liegt nur dann ein L -Signal, wenn der mittlere Zustand Z des Ternärsignals ST statisch am Ternärsignaleingang E liegt. Die Zustände der einzelnen Ausgangssignale Al, Al. A3. A 5 ergeben sich wiederum aus der Tabelle nach F i g. 4 bezüglich deren Angaben zu Fig. 3.
Eine bevorzugte Anwendung der Erfindung besteht bei solchen integrierten Schaltungen, bei denen die Anzahl der äußeren Anschlüsse aufgrund des vorgegebenen Gehäuses so begrenzt ist, daß einer dieser Anschlüsse doppelt ausgenutzt werden muß. In diesem Fall können die Weiterbildungen nach den Fig. 2 und 3 als Teilschaltung einer solchen integrierten Schaltung vorgesehen werden, wobei der Ternärsignaleingang E dieser doppelt ausgenutzte Anschluß ist. Über diesen Anschluß gelangen einerseits der höchste Zustand H und der niedrigste Zustand L des Ternärsignals ST als die zwei Zustände H, L eines zu verarbeitenden Binärsignais SB in die Schaltung, wo sie an den Ausgängen Al, Al der beiden CMOS-Inverter /1, Il abgenommen werden. Liegt dagegen der mittlere Zustand Z am Ternärsignaleingang E, so wird das Signal am Ausgang /44 bzw. AS der Anordnung nach den Fig. 2 und 3 zur Auslösung eines Schaltsignals innerhalb der integrierten Schaltung be-
nutzt. Dadurch ist es möglich, durch den /-Zustand des Tcrnärsignals eine sogenannte Option oder auch in besonders vorteilhafter Weise eine Umschaltung wahrend des Tesiens der integrierten Schaltung vorzunehmen.
Unter dem Begriff »Option« ist dabei zu verstehen, daß die integrierte Schaltung für den Anwender hinsichtli, ·; eines Parameters zwei Betriebsweisen ermöglicht in deren einer er über den doppelt genutzten Eingangsanschluß die Biriärsignale H, I. zuführen muß. während die andere Betriebsweise durch den Z-Zustand am Eingangsanschluß bewirkt wird.
Beim bereits erwähnten Testen der Schaltung kann durch den Z-Zustand insbesondere erreicht werden, daß ein Signalablauf bewirkt wird, der gegenüber dem bei der beabsichtigten Funktion auftretenden Signalablauf andersartig, insbesondere jedoch verkürzt, ist. Diese Verkürzung des .Signalablaufs ist von besonderem Vorteil, wenn ir! der integrierter! Schaltung Zähler großer Zählkapazität oder Frequenzteiler mit großem Teilerverhältnis enthalten sind, die eine vorgegebene Frequenz so stark teilen, daß die bei der beabsichtigten Funktion der integrierten Schaltung auftretende Ausgangsfrequenz, wie z. B. bei integrierten Schaltungen für Quarzuhren, eine Sekunde oder mehr beträgt. Eine derart lange Testzeit ist bei der Herstellung der integrierten Schaltungen unerwünscht. Durch das erwähnte Umschaltsignal, das durch den Z-Zustand am Ternärsignaleingang E bewirkt wird, werden daher einzelne oder mehrere Stufen derartiger Zähler oder Frequenzteiler z. B. kurzgeschlossen oder umgeschaltet, so daß die Ausgangsfrequenz wesentlich höher liegt und das Meßergebnis nicht solange auf sich warten laßt. Ein Beispiel für eine derartige Umschaltung ist anhand einer integrierten Schaltung für eine Quarzuhr in der DE-OS 2362470, Fig. I bezüglich des Teils /·. beschrieben.
Es ist natürlich selbstverständlich, daß derartige Umschaltungen beim Testen von integrierten Schaltungen nicht auf integrierte Schaltungen für Quarzuhren beschränkt sind, sondern immer dann angewendet werden können, wenn das Problem der langen Meßzeit durch Verkürzung oder Umschaltung von Mcßzyklen gelöst werden muß. Besonders vorteilhaft ist es in diesem Zusammenhang, wenn der mittlere Zustand Z des Ternärsignals ST am Eingang E dadurch erzeugt wird, daß der Abgriff eines über der Betriebsspannung Un liegenden, innerhalb der integrierten Schaltung angeordneten hochohmigen Spannungsteiler eiwd in der Tviiiie des Gesamtwiderstandswertes angeordnet ist und die abgegriffene Spannung dauernd am Anschluß für den Eingang E liegt. Ist somit dieser Anschluß von außen nicht beschaltet, also offen, so werden die beabsichtigten Schaltfunktionen durch den Zustand Z ausgelöst. Wird an dem äußeren Anschluß dagegen eine Signalquelle, der Schaltungsnullpunkt oder die Betriebsspannung UB gelegt, so dient dieser Anschluß als üblicher Binärsignaleingang. Die Signalquelle muß lediglich wesentlich niederohmiger als der Spannungsteiler sein. Der Spannungsteiler wird zweckmäßig mittels entsprechend geschalteter CMOS-Transistoren realisiert.
Hierzu 2 BIaIt Zeichnungen

Claims (7)

Patentansprüche:
1. In monolithisch integrierter, komplementärer Isolierschicht-Feldeffekttransistor-Technik, der sogenannten CMOS-Technik, realisierte Schaltungsanordnung zur Umwandlung eines Digitalsignals mit drei Zuständen (Ternärsignal) in zwei Digitalsignale mit zwei Zuständen (Binärsignale), gekennzeichnet durch folgende Merkmale:
- ein erster und
- ein zweiter hinsichtlich seines jeweiligen Verhältnisses von Kanalbreite zu Kanallänge, des sogenannten WIL -Verhältnisses, seiner Transistoren stark unsymmetrisch dimensionierter CMOS-Inverter (72, 72) sind mit ihren Eingängen zusammengeschaltet,
- die als Ternärsignaleingang (E) dienen,
- der N-Kanal-Transistor (711) des ersten CMOS-Inverters (/1) und der P-Kanal-Transistor (722) des zweiten CMOS-Inverters (/2) haben ein kleines bzw. ein großes WIL -Verhältnis,
- dagegen haben der P-Kanal-Transistor (712) des ersten CMOS-Inverters (/1) und der N-Kanal-Transislor (T21) des zweiten CMOS-Inverters (/2) ein großes bzw. ein kleines Verhältnis, und
- die beiden Ausgänge (Al, AZ) des ersten und zweiten CMOS-Inverters (71, 72) sind die Ausgänge der beiden Digitalsignale (SB) (Fig. 1).
2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch folgend-. Merkmale:
- der N-Kanal-Transistor (711) des ersten CMOS-Inverters (/1) und der P-Kanal-Transistor (722) des zweiten CMOS-Inverters (/2) haben dasselbe WIL-Verhältnis,
- dagegen haben der P-Kanal-Transistor (712) des ersten CMOS-Inverters (/1) und der N-Kanal-Transistor (721) des zweiten CMOS-Inverters (/2) das dazu etwa reiiproke WIL -Verhältnis.
3. Schaltungsanordnung nach den Ansprüchen 1 und 2, gekennzeichnet durch folgende Merkmale:
- das WIL-Verhältnis (a) des N-Kanal-Transistors (711) des ersten CMOS-Inverters (71) ist klein gegen eins,
- der Ausgang (Al) des ersten CMOS-Inverters (71) ist mit dem Eingang eines bezüglich des WIL-Verhältnisses (b) seiner beiden Transistoren symmetrischen CMOS-Inverters (73) verbunden,
- der Ausgang (Al) des zweiten CMOS-Inverters (72) und
- der Ausgang des symmetrischen CMOS-Inverters (73)
- sind mit den beiden Eingängen eines ODER- bzw. eines NOROatters (4) verbunden*
- an dessen Ausgang(/14) ein Signal entnehmbar ist, dessen 77-Zustand nur auftritt, wenn der mittlere Zustand (Z) des Tenärsignals (ST) statisch am Ternärsignaleingang (E) liegt (Fig. 2).
4. Schaltungsanordnung nach den Ansprüchen I und 2, gekennzeichnet durch folgende
Merkmale:
- das H7L-Verhältnis (a) des N-Kanal-Transistors (711) des ersten CMOS-Inverters (71) ist groß gegen eins,
- der Ausgang (Al) des ersten CMOS-Inverters (71) ist mit dem Eingang eines bezüglich des HVL-Verhältnisses (b) seiner beiden Transistoren symmetrischen CMOS-Inverters (73) verbunden,
- der Ausgang (Al) des zweiten CMOS-Inverters (72) und
- der Ausgang des symmetrischen CMOS-Inverters (73)
- sind mit den beiden Eingängen eines UND- bzw. eines NAND-Gatters (5) verbunden,
- an dessen Ausgang (AS) ein Signal entnehmbar ist, dessen L -Zustand nur auftritt, wenn der mittlere Zustand (Z) des Teniärsignals (Sj) statisch am Ternärsignaleingang (E) liegt (Fig. 3).
5. Verwendung· einer Schaltungsanordnung nach Anspruch 3 oder 4 als Teilschaltung einer integrierten Schaltung, bei der der Ternärsignaleingang (E) einer der für die beabsichtigte Funktion erforderlichen äußeren Anschlüsse der integrierten Schaltung ist, über den der höchste (77) und der niedrigste (L) des Ternärsignals (S7.) als die zwei Zustände (77, L) eines zu verarbeitenden Binärsignals (SB) eingegeben werden, zur Auslösung eines Schaltsignals innerhalb der integrierten Schaltung, wenn der mittlere Zustand (Z) des Ternärsignals (S7.) am Ternärsignaleingang (E) liegt.
6. Verwendung nach Anspruch 5, bei der das Schaltsignal während des Testens der integrierten Schaltung einen Signalablauf bewirkt, der gegenüber dem bei der beabsichtigten Funktion auftretenden Signalablauf andersartig, insbesondere verkürzt, ist.
7. Verwendung nach Anspruch 5 oder 6, bei der der mittlere Zustand (Z) des Ternärsignals (S7.) dadurch fest am Ternärsignaleingang (E) vorgegeben ist, daß innerhalb der integrierten Schaltung ein über der Betriebsspannung liegender hochohmiger Spannungsteiler mit seinem etwa in der Mitte des Gesamtwiderstandswertes liegenden Abgriff mit dem Ternärsignaleingang (E) dauernd verbunden ist.
DE2840006A 1978-09-14 1978-09-14 CMOS-Schaltung zur Umwandlung eines Ternärsignals in zwei Binärsignale und Verwendung dieser CMOS-Schaltung Expired DE2840006C2 (de)

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