[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE2709933A1 - Verfahren zum herstellen durchgehender metallischer verbindungen zwischen mehreren metallisierungsebenen in halbleitervorrichtungen - Google Patents

Verfahren zum herstellen durchgehender metallischer verbindungen zwischen mehreren metallisierungsebenen in halbleitervorrichtungen

Info

Publication number
DE2709933A1
DE2709933A1 DE19772709933 DE2709933A DE2709933A1 DE 2709933 A1 DE2709933 A1 DE 2709933A1 DE 19772709933 DE19772709933 DE 19772709933 DE 2709933 A DE2709933 A DE 2709933A DE 2709933 A1 DE2709933 A1 DE 2709933A1
Authority
DE
Germany
Prior art keywords
pattern
layer
copper
substrate
metallization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19772709933
Other languages
English (en)
Other versions
DE2709933C2 (de
Inventor
Bai Cwo Feng
John S Lechaton
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2709933A1 publication Critical patent/DE2709933A1/de
Application granted granted Critical
Publication of DE2709933C2 publication Critical patent/DE2709933C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Description

Amelderins Amtlichea Aktenzeichens Aktenseichen d. Anmelderint Vertreters Beseichnungt
Böblingen, 3. März 1977 heb-pi
International Business Machines Corporation, Armonk, N.T. 1050«
Neuanmeldung
PI 975 047
Patentanwalt
Dipl.-Ing.
H. E. Böhmer
7030 Böblingen
Verfahren sum Herstellen durchgehender metallischer Verbindungen zwischen mehreren Metallisierungsebenen in Halbleitervorrichtungen
709846/068S
Die Erfindung betrifft ein Verfahren zum Herstellen metallisch leitender, durchgehender Verbindungen zwischen mehreren Metallisierungsebenen bei der Halbleiterherstellung, insbesondere bei mehreren Metallisierungsebenen auf der Oberseite von hochintegrierten Halbleiterschaltungen.
Beschreibung des Standes der Technlk
Der Fortschritt in der Halbleiterfertigungstechnik hat eine ständige Vergrößerung der Anzahl der Bauelemente und Schaltungen ermöglicht, die innerhalb eines einzigen Halbleiterplättchens untergebracht «erden können. Dies hat eine ständig zunehmende Mikrominiaturisierung der Halbleiterbauelemente wie auch der diese verbindenden metallischen Leitungen erfordert· Durch eine solche Miniaturisierung nehmen einmal die Kosten je Bauelement ab, und das Betriebsverhalten integrierter Schaltungen wird verbessert, wobei insbesondere jedoch die Fabrikationsverfahren, insbesondere die fotolithographischen und Ätzverfahren für die Herstellung der metallischen Verbindungsleitungen immer komplizierter werden.
Beim Entwurf von integrierten logischen Schaltungen werden
normalerweise tausende von mit Störelementen dotierten Zonen
auf einem Silizlumplättchen von etwa 0,8 bis 1,3 cm Oberfläche hergestellt. Solche Zonen oder Bereiche bilden Transistoren, Dioden, Widerstände und dgl., die dann durch ein auf der Oberseite des HalbleiterpIMttchens angebrachtes Verdrahtungs- oder Leitungsmuster zur Bildung verschiedener Schaltungen und zum Anschluß an die Eingangs/Ausgangsstifte miteinander verbunden werden.
Diese metallisierten Leitungezüge auf der Oberseite eines Halbleiterplättchens sind außerordentlich kompliziert aufgebaut und benutzen normalerweise zwei oder drei voneinander unabhängige Metallisierungsebenen mit komplizierten Lei-
709846/0685
FI 975 047
tungsmustern, die jeweils durch eine oder mehrere Schichten aus dielektrischem Material voneinander getrennt sind. Normalerweise dient die erste Ebene eines Leitungsmusters auf der Oberfläche des Halbleiterplättchens für die Zusammenschaltung von Transistoren, Widerständen und Dioden zu einzelnen Schaltkreisen sowie für eine Verbindung zwischen den Schaltkreisen. Diese Verbindung zwischen den einzelnen Schaltkreisen wird normalerweise durch parallele Leitungszüge hergestellt, die mit den einzelnen Schaltkreisen verbunden sind. In der zweiten Ebene eines Leitungsmusters werden normalerweise die Verbindungen zwischen den einzelnen Schaltkreisen vervollständigt und die Anschlußverbindungen mit den Anschlußklemmen hergestellt, die ihrerseits wieder an einem Träger, wie z.B. einem Modul, einem Substrat oder einer Schaltungskarte, befestigbar sind. Die zweite Metallisierungsebene besteht normalerweise aus parallel verlaufenden Leitungszügen, die zu der ersten Gruppe von parallel verlaufenden Leitungszügen in der darunter liegenden ersten Ebene des Leitungsmusters senkrecht verlaufen.
Andererseits kann auch eine dritte Metallisierungsebene
für die Stromversorgung und für die Eingabe/Ausgabeanschlüsse j
erforderlich sein. '■
Die von aktiven und passiven Halbleiterbauelementen auf j
einem Halbleiterplättchen eingenommene Fläche in den ver- '
schiedenen Schaltkreisen bedeckt normalerweise nur einen j kleinen Teil der Gesamtoberfläche des Halbleiterplättchens.
Der Bereich, in dem die Metallisierung untergebracht ist,
ι ist ein wesentlicher bestimmender Faktor für die gesamte
Größe des Halbleiterplättchens.
Beim augenblicklichen Stand der Technik sind die untersten Grenzen für die Breite von elektrischen Leitungszügen im wesentlichen durch die fotolithographische Technik gegeben.
709846/0685
FI 975 047
Die Breite solcher Linienzüge liegen in der Größenordnung von Ο«0038 mn mit einem Abstand von benachbarten Linienzügen von Ο«0038 mm für lange Leitungen. Bei Verwendung üblicher Verfahren ergeben sich jedoch für in mehreren Ebenen angeordnete Leitungsmuster wesentlich schärfere Einschränkungen. ;Derzeit müssen für die Herstellung durchgehender leitender Verbindungen von einer Metallisierungsebene zur anderen ■ dielektrische Schichten geätzt werden. Normalerweise wird !nach dem Ätzverfahren die zweite Metallisierungsschicht !über der dielektrischen Schicht niedergeschlagen und in den !durchgehenden Bohrungen in Kontakt mit der ersten MetalIi-
jsierungsschicht gebracht.
iEine Oberätzung einer dielektrischen Schicht, die sich beij spielsweise aus einer Fehlausrichtung einer Maske ergeben kann, kann zu einer Atzung einer darunter liegenden dielektrischen Schicht führen. Um einer solchen Möglichkeit vorjzubeugen, ist es allgemein üblich geworden, an den Orten von durchgehenden Bohrungen vergrößerte Metallisierungsflächen anzubringen. Diese MetalIslerungsflachen verhindern 'natürlich ein überätzen, vergrößern aber andererseits die für die Querverbindung zwischen den Metallisierungsebenen erforderliche Oberfläche des Halbleiterplättchens.
Eine Lösung für dieses Problem findet sich in der Deutschen !Patentanmeldung P 23 46 565.8. In dieser Patentanmeldung ist die Verwendung von dielektrischen Schichten unterschiedlicher Ätzeigenschaften offenbart, wobei ein Ätzmittel, das das eine Dielektrikum angreift, das andere Dielektrikum nicht beeinträchtigt.
!Obgleich dieses Verfahren mit Erfolg eingesetzt worden ist, werden durch Ätzen eines Dielektrikums immer noch Kurzschlüsse, feinste, nadelspitzendünne Löcher (pinholes) und Verunreinigungen verursacht, unabhängig davon, wie genau das Verfahren gesteuert wird.
FI 975 047 '703*48Λθβ·5
Es wäre daher wünschenswert, wenn man in der Lage wäre, elek- : trisch leitende Verbindungen zwischen einzelnen MetalIisierungsebenen herzustellen, ohne daß dabei eine dielektrische Schicht geätzt werden muß. i
Aufgabe der Erfindung ist es also, ein neues Verfahren für die Verbindung «wischen verschiedenen Metallisierungsebenen anzugeben, bei denen keine dielektrischen Schichten geätzt werden nüssen. Dadurch soll dann auch erreicht werden, daß der Fllchenbedarf für die Leitungsmuster auf der Oberseite eines Halbleiterplättchens verringert wird. Diese der Erfindung zugrunde liegende Aufgabe wird durch ein neuartiges Verfahren bei der Herstellung von durchgehenden leitenden Verbindungen auf der Oberseite eines Leitungsnusters auf einem Substrat gelöst, in den zunächst ein Muster von Leitungsdurchführungen aus eine« üblichen funktioneilen Metall
j und einer Kappe aus einen zweiten, sich verbrauchenden Mate-I rial hergestellt wird, das vorzugsweise ebenfalls ein Metall 1 ist. Da« Muster wird vorzugsweise durch ein Maskenablöseverfahren hergestellt, wie es beispielsweise in der Deutschen Patentanmeldung P 24 48 535.6 der Anmelderin beschrieben ist. Das sich verbrauchende Material wird so ausgewählt, daß es durch ein Ätzmittel entfernt werden kann, das den leitenden FiIn oder das Substrat nicht angreift.
In einer bevorzugten Ausführungsform werden für die metallischen Streifen, die das Leitungsmuster bilden, und die funktionalen metallischen Durchführungen entweder Aluminium, mit Kupfer dotiertes Aluminium oder mit Kupfer dotiertes Aluminium mit zusätzlichen Silizium benutzt· Das sich verbrauchende Material ist vorzugsweise Kupfer oder Chrom oder eine Schichtung aus Chron-Kupfer-Chrom. Das Substrat besteht normalerweise aus Sllisiumdioxid, Siliziumnitrid oder einer Zusammensetzung aus diesen Materialien.
709846/0685
FI 975 047
Eine Isolierschicht, vorzugsweise Siliziumdioxid, wird dann sowohl auf dem Substrat als auf den Leitungen»stern durch Hochfrequenz zerstäubung bei einer so hohen Vorspannung aufgebracht» daß eine wesentliche Re-Emission des Isolators erfolgt. Dadurch werden das freiliegende Substrat und die Oberflächen der Metallisierung, wie auch das sich verbrauchende Material mit einer Isolierschicht überzogen, während die Seitenflächen des Materials frei bleiben. Das Verbrauchsmaterial wird dann chemisch abgeätzt, so daß sich sowohl das Material als das darauf niedergeschlagene Siliziumdioxid ablösen läßt, wodurch ein vollständig isoliertes Leitungsmuster der ersten Ebene mit freiliegenden Durchführungen gebildet wird. Anschließend kann ein zweites Leitungsmuster auf dem Isolator niedergeschlagen werden, das mit der ersten Metallisierungsebene über die Durchführungen verbunden wird.
Das Verfahren ist auch auf weitere Metallisierungsebenen anwendbar.
Die Erfindung wird nunmehr anhand eines Ausführungsbeispiels in Verbindung mit den beigefügten zeichnungen näher beschrieben. Die unter Schutz zu stellenden Verfahrensmerkmale der Erfindung sind den ebenfalls beigefügten Patentansprüchen zu entnehmen.
In den zeichnungen zeigt« Fig. 1 teilweise im Schnitt, eine perspektivische
Ansicht einer erfindungsgemäß hergestellten integrierten Schaltung und
Fign. 2A - 2F schematische Querschnittsansichten einer
gemäß einer bevorzugten Ausführungsform der Erfindung hergestellten Halbleiterstruktur.
975 047 709S*6/06l5
Beschreibung der bevorzugten Ausfflhrungsform
In Flg. 1 ist eine Metallisierung 8 einer ersten Metallisierungsebene dargestellt, der durch eine dielektrische Schicht 4 hindurch mit einer mit einem Störelement dotierten Zone 3 in einem Halbleitersubstrat 2 verbunden ist. Die Metallisierung 8 stellt einen Teil eines komplizierten Leitungsinusters auf dem Halbleitersubstrat 2 dar und ist hier relativ langgestreckt dargestellt für einen Anschluß an eine zweite Metal- ;lisierungsebene 12 sowie an andere MetalIisierungsabschnitte ;(nicht gezeigt) der ersten Ebene. Eine Durchführung 10 verbindet die Metallisierungsebene 12 mit der Metallisierung 8 durch eine dielektrische Schicht 20 hindurch. Die dielektrische Schicht 20 besteht vorzugsweise aus Siliziurodioxid. Das Verfahren zum Herstellen dieser Art von leitender Verbindung wird Im Zusammenhang mit den Fign. 2A bis 2F beschrieben.
In der ganzen Beschreibung soll der Klarheit und Eindeutigkeit halber das Leitungsmuster, das später einen Teil der Metallisierung darstellt, als funktionale Metallisierung und das auf der funktionalen Metallisierung niedergeschlagene und anschließend entfernte Material als verbrauchbares Metall oder Kappe bezeichnet werden. Ganz allgemein gesprochen, kann die funktionale Metallisierung aus jedem beliebigen elektrisch leitenden Material sein. Die Kappe besteht aus einem Material, das entfernt werden kann, ohne daß dadurch die funktionale Metallisierung oder das darunterliegende Substrat angegriffen werden. Wegen der hohen, bei Hochfrequenz-
zerstäubung auftretenden Temperaturen eignet sich Metall besser als Verbrauchsmaterial, als ein organisches oder anorganisches Dielektrikum. Die Erfindung ist trotzdem nicht auf Metalle beschränkt. Das Substrat kann ein Halbleitermaterial sein wie z.B. Silizium oder aber ein Halbleitersubstrat mit einer Oberflächenschicht aus einem elektrisch i
j isolierenden Material wie z.B. Siliziumdioxid, Siliziumnitrid
709846/0685
FI 975 047 ,
oder einer zusammengesetzten Schicht aus Siliziumdioxid und Siliziumnitrid.
Zur Erläuterung des Herstellungsverfahrens zeigt Fig. 2A eine Querschnittsansicht einer dünnen Metallisierungeschicht , 18, die auf der Oberfläche eines isolierenden Substrats 4 I [angebracht ist. Nie bereits erläutert, enthält die Schicht 8 ' leinen Teil einer ersten Ebene eines Leitungsmusters, das ' ιdurch das Substrat 4 hindurch mit einer mit Störelementen !dotierten Zone oder Zonen innerhalb des Halbleitersubstrats i (nicht gezeigt) verbunden ist. Die Schicht 8 kann außerdem mit anderen Metallisierungsschichten der gleichen Ebene zur 'Herstellung von Verbindungen zwischen den einzelnen Bauelementen oder Schaltkreisen verbunden sein.
Das Verfahren zum Niederschlagen einer dünnen leitenden Schicht 8 auf einem Substrat entspricht dem in der Deutschen !Patentanmeldung P 24 48 535.6 beschriebenen Verfahren unter IVervendung einer ablösbaren Maske. Andere Verfahren könnten j ebenfalls eingesetzt werden. So eignet sich beispielsweise j das in der Deutschen Patentanmeldung P 24 60 988.9 offeniharte Verfahren in gleicher Weise.
Das bevorzugt verwendete Verfahren ist in der US-Patentanmeldung 576 054 der Anmelderin vom 9. Mai 1975 mit dem Titel " A Method For Forming Patterned Films Utilizing A Transparent Lift-Off Mask" beschrieben. Kurz gesagt, besteht ' dieses Verfahren darin, daß zunächst eine erste organische ; polymere Maskenschicht auf dem Substrat niedergeschlagen j wird, das dann zur Verbesserung der Haftung und der thermi- \ sehen Stabilität aufgeheizt wird. Anschließend wird eine j Polydiaethylsiloxan-Harzschicht mit einem Übergewicht von j Si-O Bindungen über Si-CH. Bindungen über der polymeren Schicht durch Schleudern in der Zentrifuge aufgebracht. Eine |
7098Α6/06Θ5
FTS7TÖ4T
■weite Maskenschicht, die ein Fotolack oder ein Elektronenstrahl lack sein kann, wird dann auf der Harzschicht aufgetragen. In der «weiten Maskenschicht wird unter Verwendung von üblichen Foto· oder Elektronenstrahl-lithographischen Verfahren ein Master erzeugt, wodurch diejenigen Abschnitte der Harzschicht, die dem gewünschten Muster entsprechen, freigelegt werden. Verwendet nan diese ein Muster bildende «weite Maskenschicht als Maske, dann werden unter eine Fluorgasdecke in der Harzachicht durch reaktives Zerstäubungsatsen Offnungen hergestellt. AnschlieBend werden entsprechende Öffnungen in der ersten Maskenschicht durch ein zweites reaktive· Zeratäubungsätzen in der gleichen Zerstäubungskanner in einer Sauerstoffatmosphäre anstelle der Fluorgasatnosphäre hergestellt. Die dünne Metallisierung 8 wird dann, alles überdeckend, auf der Oberseite der Harzschicht und in den Öffnungen der ersten Maskenschicht auf de« Substrat 4 niedergechlagen. Die erste Maskenschicht wird dann entfernt, so
dafl der Teil der dünnen Metallisierung, der auf der Harzschlchi liegt, abgelöst wird. Ein Oberätzen der ersten Maskenschicht erzeugt einen Oberhang in den in der darüberliegenden PoIydimethylsiloxan-Harζschicht angebrachten Offnungen, wodurch ein leichtes Ablösen der nichtgewünschten Teile der zuletzt niedergeschlagenen dünnen Metallisierung 8 erleichtert wird.
anstelle der Ablöseverfahren könnten auch andere Verfahren zur Herstellung der in Fig. 2A gezeigten Struktur benutzt werden. Beispielsweise könnte nan reaktives Ionenätzen oder Zerstäubungeätzen einsetzen, obgleich dies zur Zeit weniger gut durchführbar erscheint. Solche Verfahren umfassen dabei in allgeneInen den Niederschlag einer alles überdeckenden Metallschicht 8 auf den Substrat und das Aufbringen einer geeigneten Fotolackschicht, das Entwickeln des Fotolacks als Maske für das gewünschte Muster und das Entfernen der unerwünschten Teile der Metallschicht durch reaktives Ionenätzen oder Zer-
7098U/06Ö5
FI 975 O4T
st&ubungsKtzen an den Stellen, an denen der Fotolack entfernt worden ist.
Die Bildung der Durchführung 10 ist in den Fign. 2B bis 2E gezeigt. In Fig. 2B wird das bereits erwähnte AblOseverfahren sur Bildung der eigentlichen Durchführung 10 und einer Metallkappe 11 auf der ersten Metallisierung β eingesetzt.
In des bevorzugt angewandten Verfahren wird eine organische» polymere Naskenschicht 18 auf den Substrat 4 und der Metallisierung 8 niedergeschlagen. Nach den Brennen wird ein Polydimethylsiloxan-Hars 19 durch Schleudern in der Zentrifuge über der Schicht 18 aufgebracht. Eine zweite (nicht gezeigte) Maskenschicht wird auf der Oberseite der Harzschicht 19 aufgebracht und zum Freilegen derjenigen Teile der Harzschicht 19» die als Orte für die Durchführungen dienen sollen, zu einen Muster umgewandelt. Verwendet man das Muster der zweiten Maskenschicht als Maske, dann werden durch reaktives Xtsen unter einer Fluorgasatmosph&re öffnungen in die Harzschicht 19 geltzt. Entsprechende Offnungen werden dann durch ein zweites reaktives Ätzverfahren unter einer Sauer stoff atmosphäre anstelle einer Fluor atmosphäre in der Maskenschicht 18 hergestellt.
Anschliefiend werden unter Verwendung der zum Ablösen bestimmten zusammengesetzten Struktur 19/18 metallische Schichten 10' und 11', die sur Bildung der metallischen Durchführungen und Kappen dienen sollten, alles überdeckend über der Struktur aufgebracht. Durchführung 10 besteht vorzugsweise aus Aluminium, Aluminium-Kupfer-Legierungen oder AIuminium-Kupfer-Sillzium. Die Kappe besteht vorzugsweise aus einer Chrom-Kupfer-Chrom Schichtenfolge, obgleich auch eine einzige Kupferschicht benutzt werden kann. Zunächst wird eine erste Chromschicht mit einer Dicke von etwa 500 X aufge-
709846/06*5
FI 975 Ο47
tragen, die als Sperrschicht gegen eine Legierung des Kupfers mit dem Aluminium dient. Auf der Oberseite der Kupferschicht wird eine Chronschicht aufgetragen, die das Kupfer gegen das anschließend zum Entfernen der Schicht 18 angewandte Ätzmittel schützen soll.
Neben den bisher genannten Metallen können anstelle der Aluminiumdurchführung auch Schichtenfolgen von Chrom-Silber-Chrom oder Tantal-Gold-Tantal benutzt werden, während Aluminium dann als später entfernbare Kappe, anstelle der Chrom-Kupfer-Chrom-Schicht, dienen kann.
Anschließend wird gemäß einem üblichlichen Ablöseverfahren die Fotolackschicht 18 durch Eintauchen für etwa 15 bis 30 Minuten in ein Lösungsmittel wie z.B. N-Methylpyrrolidon als Standardlösungsmittel für Fotolack entfernt, wodurch eine dünne zusammengesetzte Schicht 8/10/11 in dem gewünschten Muster gemäß Fig. 2C übrigbleibt. Das ausgewählte Lösungsmittel sollte dabei das polymere Material der Maskenschicht 18 quellen oder auflösen, ohne dabei die dünne metallische Schicht anzugreifen. Solche Lösungsmittel sind beispielsweise Azeton, Isopropanol, Methyläthylketon oder Trichloräthylen.
Fig. 2D zeigt dann den kritischen Verfahrensschritt. Eine Isolierschicht 20 wird durch Zerstäubungsniederschlag, alles überdeckend auf der Oberseite des Substrats 2 und der metallischen Kappe 11 aufgebracht. Die Isolierschicht, die vorzugsweise aus Glas besteht, wird durch Hochfrequenzzerstäubung bei einer so hohen Vorspannung niedergeschlagen, daß sich eine wesentliche Re-Emission der Isolierschicht 20 ergibt. Hie man aus Fig. 2D erkennt, werden dadurch die freiliegenden Subetratoberflachen und die Kappe 11 vollständig überdeckt, während die Seitenflächen der Kappe 11 unbedeckt bleiben.
700046/0605 FI 975 047 "*"
Eine dafür geeignete Hochfrequenzzerstäubungsvorrichtung ist allgemein bekannt und ist beispielsweise in Technical Disclosure Bulletin, September 1971, Seite 1032 unter dem Titel "Power Networks For Substrates" beschrieben. Dieses System ist außerdem in der US-Patentschrift 3 804 728 der JAmnederin beschrieben.
Unter Verwendung einer derartigen Hochfrequenzzerstäubungs- ;vorrichtung wird das Glas gemäß Fig. 2D bei einer Gesamt- :leistung von 3000 Watt in dem Hochfrequenzzerstäubungs-
!system niedergeschlagen. Die Anode, die das Substrat aufnimmt, hat eine Leistungsaufnahme von 500 Watt. Die aus Siliziumdioxidmaterial bestehende Auffangelektrode nimmt jeine Leistung von 2500 Watt auf. Die Kanten der Schicht 11 bleiben dann unbedeckt, wenn der Winkel θ der Glas schicht 20* gegenüber der Waagrechten 31° oder weniger beträgt. Der Re-Emissionskoeffizient des zerstäubten Materials während des Niederschlagsverfahrens ist im allgemeinen etwa 0,60 oder größer.
I In der Praxis muß die Durchführung 10 mindestens so dick
\ sein wie das durch Hochfrequenzzerstäubung aufgebrachte Glas 20, um damit sicherzustellen, daß die Kappe 11 freiliegt. Außerdem muß die Dicke der Durchführung 10 so groß gewählt sein, daß eine ausreichende Bedeckung der Metallisierung 8 durch das Glas 20 sichergestellt ist. In der Paxis müssen dann, wenn die Metallisierung 8 ein Mikron stark ist, das Glas 20 und die Durchführung 10 etwa 2 Mikron stark sein.
Es kann dabei nicht ausdrücklich genug darauf hingewiesen werden, wie wichtig es ist, daß die Seiten des funktionalen Materials 10 von Glas frei bleiben. Das neue Verfahren kann nämlich nicht wirksam werden, wenn auf den Seiten des Ma-
709646/0685
FI 975 Ο47
'■ terials 11 Irgendeine merkliche Menge von Glas anhaftet.
: Nenn jedoch ganz geringe Mengen von Glas an den seitlichen Oberflächen der Kappe 11 anhaften, dann könnte dies durch kurzzeitiges Eintauchen in gepufferte Fluorwasserstoffsäure entfernt «erden. Dies würde ausreichen, un die seitlichen Oberflächen der Kappe 11 zu reinigen, würde jedoch die Schicht 20 nicht beeinflussen.
In Fig. 2E sind die Metallisierung 8 der ersten Ebene und die Durchführung 10 nach Entfernen der Kappe geseigt. Als Ätzmittel Susi Batfernen der Chrom~Kupfer-Chrom-Kappe 11 wird vorzugsweise konsentrierte Salpetersäure benutzt, die weder AltsBlnlum, Siliciumnitrid oder Glas stark angreift. Wenn
Aluminium als Kappe 11 und Chroe-Silber-Chrom oder Tantal-
Gold-Tantal-Schlchten für die Durchführung 10 verwendet, würde man eine Xaliumhydroxid-LOsung als Ätzmittel verwenden.
Fig. 2F zeigt dann die fertiggestellte Struktur bei der die zweite Metallislerungs- oder Verdrahtungsebene 12 oben auf der Durchführung 10 niedergeschlagen ist.
7098U/06Ö5
FI 975 047
Leerseite

Claims (3)

270993b PATENTANSPRÜCHE
1. J Verfahren zum Herstellen von leitenden Verbindungen
zwischen mehreren Metallisierungsebenen gekennzeichnet durch folgende Verfahrensschritte: Herstellen eines ersten Leitungsmusters (8) auf einem Substrat (4),
Herstellen eines zweiten Musters aus einem ersten Metall (10) und einem auf dem ersten Metall liegenden zweiten j verbrauchbaren Material (11) auf Teilen des ersten Leitungsmusters, wobei das verbrauchbare Material durch ein Ätzmittel entfert werden kann, das weder das Metall noch das Substrat angreift,
Miederschlagen einer isolierenden Schicht (20) über dem Substrat (4) und den Mustern (8, 10, 11) durch Hochfrequenzzerstäubung bei einer so hohen Vorspannung, dafi eine wesentliche Re-Emmission des Isoliermaterials (20) stattfindet, wodurch die freiliegenden Oberflächen des Substrats (4) und des zweiten Musters (10, 11) mit einer Isolierschicht überzogen, die Seitenflächen des verbrauchbaren Materials jedoch freibleiben, Xtzen des verbrauchbaren Materials (11) mit dem genannten Ätzmittel zur Entfernung dieses Materials mit der darauf befindlichen Isolierschicht.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, da6 für die erste Metallisierungsschicht ein aus der Aluminium, Aluminium-Kupfer und Aluminium-Kupfer-Silizium enthaltenden Gruppe ausgewähltes Metall verwendet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als verbrauchbares Material Kupfer oder Kupfer-Chrom-Kupfer verwendet und daß als Ätzmittel Salpetersäure benutzt wird.
709848/068*
PI 975 047
ORIGINAL INSPECTED
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daB das zweite leitende Muster aus Chrom-Silber-Chrom oder aus Tantal-Gold-Tantal besteht.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, daB das verbrauchbare Material aus Aluminium besteht und daß als Ätzmittel eine Kaiiumhydroxidlösung verwendet wird.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, daB auf der Oberseite der isolierenden Schicht (2O) und in Kontakt mit dem zweiten Muster (10) ein zweites Leitungsmuster (12) aufgebracht wird und daB das zweite Muster (10) als leitende Verbindung zwischen den beiden Leitungsmustern (8, 12) dient.
709846/0685
FI 975 047
DE2709933A 1976-04-29 1977-03-08 Verfahren zur Herstellung von leitenden Verbindungen zwischen übereinander angeordneten Metallisierungsschichten Expired DE2709933C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/681,367 US4029562A (en) 1976-04-29 1976-04-29 Forming feedthrough connections for multi-level interconnections metallurgy systems

Publications (2)

Publication Number Publication Date
DE2709933A1 true DE2709933A1 (de) 1977-11-17
DE2709933C2 DE2709933C2 (de) 1983-08-04

Family

ID=24734983

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2709933A Expired DE2709933C2 (de) 1976-04-29 1977-03-08 Verfahren zur Herstellung von leitenden Verbindungen zwischen übereinander angeordneten Metallisierungsschichten

Country Status (5)

Country Link
US (1) US4029562A (de)
JP (1) JPS52132679A (de)
CA (1) CA1079683A (de)
DE (1) DE2709933C2 (de)
FR (1) FR2349957A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2911132A1 (de) * 1978-03-27 1979-10-11 Intel Corp Verfahren zur bildung einer kontaktzone zwischen schichten aus polysilizium
EP0013728A1 (de) * 1978-12-29 1980-08-06 International Business Machines Corporation Verfahren zur Herstellung von elektrischen Verbindungen zwischen Leiterschichten in Halbleiterstrukturen

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621332A (en) * 1979-07-31 1981-02-27 Fujitsu Ltd Manufacture of semiconductor device
WO1981002222A1 (en) * 1980-01-21 1981-08-06 Mostek Corp Composit gate interconnect structure
US4396458A (en) * 1981-12-21 1983-08-02 International Business Machines Corporation Method for forming planar metal/insulator structures
US4600663A (en) * 1982-07-06 1986-07-15 General Electric Company Microstrip line
US4703392A (en) * 1982-07-06 1987-10-27 General Electric Company Microstrip line and method for fabrication
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
US4541893A (en) * 1984-05-15 1985-09-17 Advanced Micro Devices, Inc. Process for fabricating pedestal interconnections between conductive layers in an integrated circuit
JPS61242044A (ja) * 1985-04-19 1986-10-28 Matsushita Electronics Corp 半導体装置の製造方法
US4784967A (en) * 1986-12-19 1988-11-15 American Telephone And Telegraph Company, At&T Bell Laboratories Method for fabricating a field-effect transistor with a self-aligned gate
US4771017A (en) * 1987-06-23 1988-09-13 Spire Corporation Patterning process
DE3742669A1 (de) * 1987-12-16 1989-06-29 Siemens Ag Integrierte schaltung und verfahren zur herstellung
US5244833A (en) * 1989-07-26 1993-09-14 International Business Machines Corporation Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
EP0411165B1 (de) * 1989-07-26 1997-04-02 International Business Machines Corporation Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip
US5434451A (en) * 1993-01-19 1995-07-18 International Business Machines Corporation Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines
US6331481B1 (en) 1999-01-04 2001-12-18 International Business Machines Corporation Damascene etchback for low ε dielectric
DE10222609B4 (de) * 2002-04-15 2008-07-10 Schott Ag Verfahren zur Herstellung strukturierter Schichten auf Substraten und verfahrensgemäß beschichtetes Substrat
US8349727B2 (en) * 2010-04-08 2013-01-08 Liang Guo Integrated method for high-density interconnection of electronic components through stretchable interconnects
DE102013104953B4 (de) * 2013-05-14 2023-03-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches Bauelement und Verfahren zu seiner Herstellung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2346565A1 (de) * 1972-10-27 1974-05-02 Ibm Verfahren zur herstellung von mehrlagen-metallisierungen bei integrierten halbleiteranordnungen
DE2448535A1 (de) * 1973-11-29 1975-06-05 Ibm Verfahren zum niederschlagen eines duennen filmes unter verwendung einer abloesbaren maske

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3661761A (en) * 1969-06-02 1972-05-09 Ibm Rf sputtering apparatus for promoting resputtering of film during deposition
JPS4830888A (de) * 1971-08-25 1973-04-23
US3804738A (en) * 1973-06-29 1974-04-16 Ibm Partial planarization of electrically insulative films by resputtering

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2346565A1 (de) * 1972-10-27 1974-05-02 Ibm Verfahren zur herstellung von mehrlagen-metallisierungen bei integrierten halbleiteranordnungen
DE2448535A1 (de) * 1973-11-29 1975-06-05 Ibm Verfahren zum niederschlagen eines duennen filmes unter verwendung einer abloesbaren maske

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2911132A1 (de) * 1978-03-27 1979-10-11 Intel Corp Verfahren zur bildung einer kontaktzone zwischen schichten aus polysilizium
EP0013728A1 (de) * 1978-12-29 1980-08-06 International Business Machines Corporation Verfahren zur Herstellung von elektrischen Verbindungen zwischen Leiterschichten in Halbleiterstrukturen

Also Published As

Publication number Publication date
FR2349957A1 (fr) 1977-11-25
US4029562A (en) 1977-06-14
JPS52132679A (en) 1977-11-07
CA1079683A (en) 1980-06-17
DE2709933C2 (de) 1983-08-04
FR2349957B1 (de) 1980-02-01

Similar Documents

Publication Publication Date Title
DE2709933A1 (de) Verfahren zum herstellen durchgehender metallischer verbindungen zwischen mehreren metallisierungsebenen in halbleitervorrichtungen
DE2709986C2 (de) Verfahren zum Herstellen einer koplanaren Schichtstruktur
DE69216502T2 (de) Elektrische Durchführungsstruktur und Herstellungsverfahren
EP0008359B1 (de) Verfahren zum Herstellen einer Dünnfilmstruktur
DE2729030C2 (de) Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen
DE3685906T2 (de) Hochtemperatur abhebeverfahren ohne zwischenschicht fuer eine strukturierte zwischenverbindungsschicht.
DE3877412T2 (de) Bei einer mehrere halbleiterbausteine beinhaltenden verpackung fuer hohe ansprueche verwendbares mehrschichtenverbindungssystem.
DE69622607T2 (de) Flüssigkristall-Anzeige und Verfahren zu ihrer Herstellung
DE19808990C2 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE69111890T2 (de) Verfahren zur Herstellung einer Mehrschichtleiterplatte.
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
DE2638799B2 (de) Verfahren zur Verbesserung der Haftung von metallischen Leiterzügen auf Polyimidschichten in integrierten Schaltungen
DE2617914A1 (de) Verfahren zum herstellen von mustern duenner filme unter verwendung von abloesbaren masken
DE2722557A1 (de) Verfahren zum aufbringen von metallisierungsmustern auf einem halbleitersubstrat
DE68920291T2 (de) Verfahren zum Herstellen von leitenden Bahnen und Stützen.
DE2746778A1 (de) Verfahren zur herstellung von mehrlagen-leitungssystemen fuer integrierte halbleiteranordnungen
DE2901697C3 (de) Verfahren zur Ausbildung von Leitungsverbindungen auf einem Substrat
DE2326314A1 (de) Verfahren zur herstellung einer passivierenden schicht mit wenigstens einer kontaktoeffnung
DE3874785T2 (de) Duennfilmkondensator.
EP0002669A1 (de) Verfahren zum Entfernen von Material von einem Substrat durch selektive Trockemätzung und Anwendung dieses Verfahrens bei der Herstellung von Leitungsmustern
EP0016251B1 (de) Elektronische Dünnschichtschaltung und deren Herstellungsverfahren
DE3604368A1 (de) Verfahren zur herstellung eines duennfilm-transistors
DE19614164A1 (de) Verfahren zum Bilden einer Mehrschichtverbindung
DE2024494A1 (de) Verfahren zur Beseitigung von durch Fehlstellen, insbesondere Nadellöcher verursachten Kurzschlüssen in DünnschichtÜberkreuzungen
DE69616687T2 (de) Elektronisches bauelement, welches eine dünnschichtstruktur mit passiven elementen enthält

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification

Ipc: H01L 21/60

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee