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DE2636377C3 - Binary memory cell - Google Patents

Binary memory cell

Info

Publication number
DE2636377C3
DE2636377C3 DE19762636377 DE2636377A DE2636377C3 DE 2636377 C3 DE2636377 C3 DE 2636377C3 DE 19762636377 DE19762636377 DE 19762636377 DE 2636377 A DE2636377 A DE 2636377A DE 2636377 C3 DE2636377 C3 DE 2636377C3
Authority
DE
Germany
Prior art keywords
transistor
potential
address line
memory cell
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE19762636377
Other languages
German (de)
Other versions
DE2636377B2 (en
DE2636377A1 (en
Inventor
Kazumasa Kawasaki Shiga
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Priority claimed from JP50098205A external-priority patent/JPS5221734A/en
Priority claimed from JP8672976A external-priority patent/JPS5312239A/en
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of DE2636377A1 publication Critical patent/DE2636377A1/en
Publication of DE2636377B2 publication Critical patent/DE2636377B2/en
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Publication of DE2636377C3 publication Critical patent/DE2636377C3/en
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Description

Die Erfindung betrifft eine Binärspeicherzelle gemäß dem jeweiligen Oberbegriff der Patentansprüche 1 und 2.The invention relates to a binary memory cell according to the respective preambles of patent claims 1 and 2.

Bekanntermaßen werden Datenspeicher mit direktem bzw. wahlfreiem Zugriff, die Informationen unter Verwendung bistabiler Speicherzellen abspeichern, als statische Speicher bezeichnet. Die bistabilen Speicherzellen bilden hierbei jeweils zwei identische Inverter, deren Eingangs- und Ausgangsanschlüsse in Flip-Flop-Konfiguration kreuzgekoppelt sind. So ist z. B. aus »IBM Technical Disclosure Bulletin«, Band 13, Juli 1970, Nr. 2, Seiten 302, 303, eine aus zwei kreuzgekoppelten Transistor-Inverterstufen bestehende statische Speicherzelle bekannt, die einen aus zwei Schottky-Dioden aufgebauten Ladekreis aufweist, mit dessen Hilfe die als Binärinformation gespeicherte Ladungsmenge im statischen Betrieb durch Kompensation von Leckströmen aufrechterhalten werden soll. DerartigeAs is well known, data storage devices with direct or random access that store information using bistable memory cells are referred to as static memories. The bistable memory cells each form two identical inverters whose input and output connections are cross-coupled in a flip-flop configuration. For example, from "IBM Technical Disclosure Bulletin", Volume 13, July 1970, No. 2, pages 302, 303, a static memory cell consisting of two cross-coupled transistor inverter stages is known, which has a charging circuit made up of two Schottky diodes, with the help of which the amount of charge stored as binary information is to be maintained in static operation by compensating for leakage currents. Such

«> Speicherzellen weisen jedoch den Nachteil auf, daß zu ihrer Herstellung eine relativ hohe Anzahl von Bauelementen je Einheitsfiäche eines Halbleitersubstrats erforderlich ist.
Zwar ist auch bereits eine statische Speicherzelle bekannt (»IBM Technical Disclosure Bulletin«, Band 17, Nr. 12, Mai 1975, Seiten 3575,3576), die aus lediglich vier Feldeffekttransistoren besteht und keine weiteren Bauelemente mehr benötigt, wie dies bei dem vorstehend genannten Stand der Technik noch der Fall ist.«> However, memory cells have the disadvantage that their manufacture requires a relatively high number of components per unit area of a semiconductor substrate.
A static memory cell is already known (»IBM Technical Disclosure Bulletin«, Volume 17, No. 12, May 1975, pages 3575,3576), which consists of only four field-effect transistors and does not require any further components, as is still the case with the state of the art mentioned above.

so Allerdings eignet sich diese bekannte Speicherzelle im wesentlichen auch nur für statische Datenspeicherung und nicht für einen dynamischen Speicherbetrieb mit Wiederauffrischung der gespeicherten Daten.However, this well-known memory cell is essentially only suitable for static data storage and not for dynamic storage operation with refreshing of the stored data.

Datenspeicher mit direktem Zugriff, bei denen Inkrementalladungen zur Informationsabspeicherung in einer Speicherzellenanordnung dienen, werden dagegen als dynamische Speicher bezeichnet (DE-OS 19 58 309). Aufgrund der Energieabhängigkeit der solcherart abgespeicherten Daten muß die informationsbildende Speicherladung periodisch wiederaufgefrischt werden, wozu ein aufwendiger Schaltungsaufbau erforderlich ist, da die unterschiedliche Bits der Werte »1« und »0« enthaltenden Speicherzellen zur Zuführung entsprechender Wiederauffrischungssignale jeweils identifiziert bzw. voneinander unterschieden werden müssen.Data storage devices with direct access, in which incremental charges are used to store information in a memory cell arrangement, are referred to as dynamic memories (DE-OS 19 58 309). Due to the energy dependency of the data stored in this way, the information-forming memory charge must be periodically refreshed, which requires a complex circuit design, since the different bits of the memory cells containing the values "1" and "0" must be identified or differentiated from one another in order to supply the corresponding refresh signals.

Darüber hinaus ist bereits ein sowohl statisches als auch dynamisches Speicherelement mit vier (komple-In addition, a static and dynamic storage element with four (complete

mentären) Feldeffekttransistoren (&Pgr; vom N-Kanaltyp, :C2 vom P-Kanaltyp, T3 vom N-Kanaltyp und &Ggr; 4 vom P-Kanaltyp), die paarweise (&Ggr;1 mit Tl; T3 mit TA) in Serie geschaltet sind, vorgeschlagen worden (DE-PS 24 46 028). Bei diesem Speicherelement ist die Drain-Elektrode des ersten Transistors (T1I) mit der Drain-Eiektrode des zweiten Transistors {TI) sowie mit der jeweiligen Gate-Elektrode des dritten (&Ggr;3) und des vierten (T4) Transistors verbunden, während die Gate-Elektrode des zweiten Transistors (Tl) an den Drain-Elektroden des dritten und des vierten Transistors liegt und die Source-Elektroden des zweiten und des vierten Transistors mit einer gemeinsamen ersten Potentialleitung (13) verbunden sind. Die Gate-Elektrode des ersten Transistors ist an eine Wbrtleitung (15) angeschlossen, während seine Source-Elektrode an einer Bitleitung (16) liegt Die Source-Elektrode des dritten Transistors (&Ggr;3) liegt an einer zweiten Potentialleitung (14). Alternativ kann die Source-Elektrode aes dritten Transistors auch mit der Bitleitung (16) oder mit der Wortleitung (15) verbunden sein. Die Speicherung des ersten Binärwerts »1« erfolgt statisch, die des zweiten Binärwerts »0« kapazitiv. Der zweite Binärwert wird zum Ausgleich von Leckströmen - mittels eines Kompensationsstromes, d. h. also dynamisch, aufrechterhalten. mentary) field effect transistors (Π of the N-channel type, Π of the P-channel type, T3 of the N-channel type and Γ4 of the P-channel type) which are connected in pairs (Γ1 with Tl; T3 with TA) in series have been proposed (DE-PS 24 46 028). In this memory element, the drain electrode of the first transistor (T 1 I) is connected to the drain electrode of the second transistor (T1) and to the respective gate electrode of the third (Γ3) and fourth (T4) transistors, whilst the gate electrode of the second transistor (T1) is connected to the drain electrodes of the third and fourth transistors and the source electrodes of the second and fourth transistors are connected to a common first potential line (13). The gate electrode of the first transistor is connected to a word line (15), while its source electrode is connected to a bit line (16). The source electrode of the third transistor (Γ3) is connected to a second potential line (14). Alternatively, the source electrode of the third transistor can also be connected to the bit line (16) or to the word line (15). The first binary value "1" is stored statically, the second binary value "0" is stored capacitively. The second binary value is maintained dynamically to compensate for leakage currents - by means of a compensation current.

Der Erfindung liegt die Aufgabe zugrunde, eine schaltungstechnisch möglichst einfach zu realisierende und sowohl statisch als auch dynamisch betreibbare Binärspeicherzelle mit automatischer Ladungswiederauffrischung zu schaffen.The invention is based on the object of creating a binary memory cell with automatic charge refreshment that is as simple to implement in terms of circuitry as possible and can be operated both statically and dynamically.

Diese Aufgabe wird mit den im Kennzeichen des Patentanspruchs 1 bzw, alternativ im Kennzeichen des Patentanspruchs 2 angegebenen Mitteln gelöst.This object is achieved by the means specified in the characterizing part of patent claim 1 or, alternatively, in the characterizing part of patent claim 2.

Erfindungsgemäß lassen sich somit die Vorteile der statischen und dynamischen Speicherung in einer sehr einfach aufgebauten Binärspeicherzelle vereinigen, ohne gleichzeitig die vorstehend genannten Nachteile in Kauf nehmen zu müssen, da einerseits aufgrund der automatisch erfolgenden Ladungswiederauffrischung das nachteilige Erfordernis des aufwendigen Adressiercns bestimmter Binärspeicherzellen entfällt und andererseits eine Binärspeicherzelle herstellbar ist, deren Transistorkomponenten sich durch Verwendung von lediglich zwei Paaren komplementärer MOS-FeIdefTekttransistoren in unkompliziertem Schaltungsaufbau realisieren lassen.According to the invention, the advantages of static and dynamic storage can thus be combined in a very simply constructed binary memory cell without having to accept the disadvantages mentioned above, since on the one hand, due to the automatic charge refresh, the disadvantageous requirement of the complex addressing of certain binary memory cells is eliminated and on the other hand, a binary memory cell can be produced whose transistor components can be implemented by using only two pairs of complementary MOS field-default transistors in an uncomplicated circuit structure.

Die Erfindung wird nachstehend anhand von Ausrührungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:The invention is described in more detail below using exemplary embodiments with reference to the drawing. It shows:

Fig. 1 ein Blockschaltbild eines Teils einer Speicheranordnung, Fig. 1 is a block diagram of part of a memory arrangement,

Fig. 2 eine graphische Darstellung von an verschiedenen Punkten des Blockschaltbildes gemäß F i g. 1 auftretenden Signalen,Fig. 2 is a graphical representation of signals occurring at various points of the block diagram according to Fig. 1,

Fig. 3 ein ein aus dem älteren Patent 24 46 028 hervorgehendes Schaltbild für Speicherzellen, die Adressenleitungen Xi und Y1 sowie X2 und Y\ zugeordnet sind,Fig. 3 is a circuit diagram from the earlier patent 24 46 028 for memory cells assigned to address lines Xi and Y 1 and X 2 and Y\ ,

Fig 4 p.in Ausführungsbeispiel der Erfindung gemäß einer ersten Lösungsvariante,Fig 4 p.in embodiment of the invention according to a first solution variant,

Fi g. 5 ein Schaltbild eines weiteren Ausführungsbcispicls einer Speicherzelle,Fig. 5 is a circuit diagram of another embodiment of a memory cell,

Fig.6 eine dem Ausführungsbeispiel gemäß Fig.5 äquivalente Schallungsanordnung im Betriebszustand der Auffrischung,Fig.6 shows a sound system arrangement equivalent to the embodiment according to Fig.5 in the refreshment operating state,

Fig.7 eine graphische Darstellung von Kennwerten und Kennlinien der Speicherzelle gemäß F i g. 5,Fig.7 a graphical representation of characteristics and characteristics of the memory cell according to Fig. 5,

Fig.8 eine Weiterbildung des Ausführungsbeispiels gemäß F ig. 5 undFig.8 a further development of the embodiment according to Fig. 5 and

Fig. 9 ein Ausführungsbeispiel der Erfindung gernäß einer zweiten Lösungsvariante.Fig. 9 shows an embodiment of the invention according to a second solution variant.

Fig. 1 zeigt sin Blockschaltbild eines Teiles der Gesamiiinordnung eines allgemein mit der BezugszahlFig. 1 shows a block diagram of a part of the overall arrangement of a generally designated by the reference number

10 bezeichneten Speichers mit direktem oder wahlfreiem Zugiifl, der das der Erfindung zugrundeliegende Prinzip veranschaulicht. Der Speicher 10 weist eine Vielzahl Speicherzellen 11 auf, die in einer aus &Sgr;&egr;&udigr;&egr;&eegr; und Spalten bestehenden Gruppierung angeordnet sind. Die Speicherzellen 11 einer jeden Zeile sind miteinander durch eine X-Adressenleitung verbunden, z. B. durch die X-Adressenleitung &Lgr;&Iacgr;, während die Speichcrzellen einer jeden Spalte durch eine V-Adressenieitung, wie z. B. die V-Adressenleitung V|, verbunden sind. Jede Zeile wird von einem bestimmten X-Adressen-Dekodierer einer Vielzahl von X-Adressen-Dekodierern 12] bis 12m identifiziert. In gleicher Weise wird eine jede Spalte von einem bestimmten V-Adressen-Dekodierer einer Vielzahl von V-Adressen-Dekodierern 13| bis 13„ identifiziert.10, which illustrates the principle underlying the invention. The memory 10 comprises a plurality of memory cells 11 arranged in an array consisting of rows and columns. The memory cells 11 of each row are connected to one another by an X address line, such as the X address line Λ, while the memory cells of each column are connected by a V address line, such as the V address line V|. Each row is identified by a particular X address decoder of a plurality of X address decoders 12] to 12m . Similarly, each column is identified by a particular V address decoder of a plurality of V address decoders 13| to 13|.

Die Speicherzellen 11 einer jeden Spalte sind über eine Lese/Schreib- oder Daten-Sammelleitung miteinander verbunden, z. B. durch die Daten-Sammelleitung Vi, die mit dem V-Adressen-Dekodierer 13i und über diesen mit einei· Dateneingangs· oder Schreibschaltung 14 sowie einer Datenausgangs- oder Leseschaltung 15 verbunden ist.The memory cells 11 of each column are connected to one another via a read/write or data bus line, e.g. via the data bus line Vi, which is connected to the V address decoder 13i and via this to a data input or write circuit 14 and a data output or read circuit 15.

Außerdem ist eine Datenzugriffs- und Steuerschaltung 16 vorgesehen, die Befehls- und Taktsignale erzeugt und einem X-V-Adressenkodierer 17 zuführt, der wiederum X-Adressenkodes für die X-Adressen-Dekodierer I2| bis 12,„ und V-Adressenkodes für die V-Adressen-Dekodierer 13i bis 13„ bildet und diesen zuführt. Die X- und V-Adressenkodes werden von den X- und V-Adressen-Dekcdierern dekodiert, um eine bestimmte der X-Adressen-Sammelleiiungen Xi bis Xn- und eine bestimmte der V-Adressen-Sammelleitungen Vi bis VnZu adressieren.A data access and control circuit 16 is also provided which generates and supplies command and clock signals to an XV address encoder 17 which in turn forms and supplies X address codes to the X address decoders 12| to 12," and V address codes to the V address decoders 13i to 13." The X and V address codes are decoded by the X and V address decoders to address a particular one of the X address collections Xi to X n and a particular one of the V address collections Vi to V n .

Die Datenzugriffs- und Steuerschaltung 16 ist außerdem mit der Dalcn-Eingangsschaltung 14 und der Datcn-Ausgangsschaltung 15 verbunden, um die letztere zur Aufnahme eines Daicnsignals von der adressierten Speichereelle 11 zu steuern.The data access and control circuit 16 is also connected to the data input circuit 14 and the data output circuit 15 to control the latter to receive a data signal from the addressed memory cell 11.

In Fig. 2 ist eine Reihe typischer Signale dargestellt, die an verschiedenen Punkten der Speicheranordnung gemäß Fig. 1 auftreten. Fig.2 veranschaulicht zwei Zyklen im Airbcilsablauf des Direktzugriffsspeichers 10 gemäß F ig. I. Der erste Zyklus umfaßt das Zeitintervall von fo bis &iacgr;&ogr;', während der zweite Zyklus das Zeitintervall von fo' bis to" umfaßt. Während dieser beiden Zyklen werden lediglich die beispielhaft dargestellten X-Adressenleiiungcn X\ und X2 adressiert. Ein vollständiger Arbeitszyklus des Speichers 10 würdeFig. 2 shows a series of typical signals which occur at various points in the memory arrangement according to Fig. 1. Fig. 2 illustrates two cycles in the air flow of the random access memory 10 according to Fig. 1. The first cycle covers the time interval from fo to Ø', while the second cycle covers the time interval from fo' to t0" . During these two cycles only the X address lines X\ and X 2 shown as examples are addressed. A complete operating cycle of the memory 10 would

zahlreiche weitere Zyklen der X-Adressenleitungen erfordern. Jedoch sind zwei, lediglich die X-Adressenleitungen Xi und Xj betreffenden Zyklen zur Veranschaulichung der Wirkungsweise des Speichers 10 ausreichend. Wenn angenommen wird, daß die X-Adressenleitungrequire numerous additional cycles of the X address lines. However, two cycles concerning only the X address lines Xi and Xj are sufficient to illustrate the operation of the memory 10. If it is assumed that the X address line

Xi von dem X-Adressen-Dekodierer 12| während des Zeitintexvails fo bis t\ adressiert worden ist, so liegt ein Potential + Van der adressierten X-Adressenleitung Xi an (Pig.2A), während sämtliche nicht adressierte X-Adressenleitungen auf Massepotential gehalten wer-Xi has been addressed by the X-address decoder 12| during the time interval fo to t\ , a potential + Van is applied to the addressed X-address line Xi (Pig.2A), while all non-addressed X-address lines are kept at ground potential.

den (Fig.2C). Wenn der Binärwert »1« in die den Adress«nleitungen X\ und Vt zugeordnete Speicherzelle(Fig.2C). When the binary value »1« is written into the memory cell assigned to the address lines X\ and Vt

11 eingeschrieben werden soll, wird ein Potential + Van die V-Adressenleitung Vl angelegt, wie es in F i g. 2B11 is to be written, a potential +V is applied to the V address line Vl, as shown in Fig. 2B

veranschaulicht ist Während des Zeitintervalls fi bis V liegen sämtliche A'-Adresserileitungeri' X\ bis Xn, an einem Potential + Vi*, um diejenigen Speicherzellen wieder aufzufrischen,'die eine Information des binären Wertes »0« speichern. Es sei nun angenommen, daß die X-Adressenleitung Xi während des Zeitintervall to bis W adressiert worden ist Damit liegt an der Adressenleitung &KHgr;&idigr;ein Potential +Van, während die restlichen A"-Adressenleitungen einschließlich der Adressenleitung &Lgr;&Iacgr; an Massepotential liegen (Fig.2A).-Wenn nun der Binärwert »0« in die den Adressenleitungen Xi und Vi zugeordnete Speicherzelle 11 eingeschrieben werden soll, wird die V-Adressenleitung Vi auf Massepotential vorgespannt (Fig.2B). Während des Zeitintervalls ti' bis ta" werden sämtliche X-Adressenleitungen auf das Potential von + V1/, Volt gebracht, so daß die in den Speicherzellen 11 einschließlich der dem Kreuzungspunkt &KHgr;&idigr;, Vi zugeordneten Speicherzelle abgespeicherten Daten des Wertes »0« gleichzeitig wieder aufgefrischt werden. Die Arbeitsweise der Speicherzelle 11 und das Wiederauffrischen der Datenwerte »0« abspeichernden Speicherzellen wird nachstehend noch näher beschrieben.is illustrated. During the time interval fi to V all A' address lines i ' X\ to X n , are at a potential + Vi* in order to refresh those memory cells which store information of the binary value "0". It is now assumed that the X address line Xi has been addressed during the time interval to to W. This means that the address line &KHgr;&idigr; a potential +Van, while the remaining A" address lines including the address line �L&Iacgr; are at ground potential (Fig.2A). -If the binary value "0" is now to be written into the memory cell 11 assigned to the address lines Xi and Vi, the V address line Vi is biased to ground potential (Fig.2B). During the time interval ti' to ta" all X address lines are brought to the potential of + V 1 /, volts, so that the data of the value "0" stored in the memory cells 11 including the memory cell assigned to the crossing point &KHgr;&idigr;, Vi are simultaneously refreshed. The operation of the memory cell 11 and the refreshing of the memory cells storing data values "0" is described in more detail below.

Wenn die in der am Kreuzungspunkt der Leitungen &Lgr;&Iacgr; und Ki angeordneten Speicherzelle 11 abgespeicherte Information während des zweiten Zyklus ausgelesen werden soll, werden ein Potential von + V Volt an die A"-Adressenleitung Xx während des Zeitintervalles u>' bis t\ angelegt und ein Lesesignal von der Datenzugriffsund Steuerschaltung 16 dem Y-Adressen- Dekodierer 13i. zugeführt Der Dekodierer 13t stellt dann das Potential an der Adressenleitung Y\ fest Nach dem Auslesen der in der Speicherzelle U abgespeicherten Information erfolgt während des Zeitintervalles t\ bis to" eine Wiederauffrischung derjenigen Speicherzellen, die Datenwerte »0« speichern (F i g. 2D).If the information stored in the memory cell 11 arranged at the intersection point of the lines Λλ and Ki is to be read out during the second cycle, a potential of + V volts is applied to the A" address line X x during the time interval u>' to t\ and a read signal from the data access and control circuit 16 is fed to the Y address decoder 13i. The decoder 13t then detects the potential on the address line Y\. After the information stored in the memory cell U has been read out, those memory cells which store data values "0" are refreshed during the time interval t\ to t\ (F i g. 2D).

In Fig.3 ist eine detaillierte Schaltungsanordnung der den Adressenleitungen Xx und X1 zugeordneten Speicherzelle 11 dargestellt. Die Speicherzelle 11 weist eine durch ein strichpunktiert dargestelltes Rechteck bezeichnete rnonostabiie Speicherschaltung 2G auf, die mit einem Eingangsanschluß 21 und einem Ausgangsanschluß 22 versehen ist und einen ersten Transistor 31 in Form eines N-Kanal-MOS-FeldeiTekttransistors des Anreicherungstyps und einen zweiten oder P-Kanai-MOS-Feldeffekttransistor 32 aufweist Femer sind ein dritter oder N-Kanal-MOS-Feldeffekttransistor 33 sowie ein vierter oder P-Kanal-MOS-Feldeffekttransistor 34 vorgesehen. Der erste Transistor 31 weist eine Steuerelektrode 41 auf, die in Form einer Kreuzkopplung mit einer ersten gesteuerten Elektrode 42 des zweiten Transistors 32 und außerdem mit dem Eingangsanschluß 21 der monostabilen Speicherschaltung 20 über einen Knotenpunkt A verbunden ist In ähnlicher Weise weist der zweite Transistor 32 eine Steuerelektrode 43 auf, die in Form einer Kreuzkopplung mit einer ersten gesteuerten Elektrode 44 des ersten Transistors 31 und außerdem mit dem Ausgangsanschluß 22 der monostabilen Speicherschaltung 20 über einen Knotenpunkt B verbunden ist Die zweite gesteuerte Elektrode 45 des ersten Transistors 31 liegt an Masse, während die zweite gesteuerte Elektrode 46 des zweiten Transistors 32 mit einem Stromversorgungsanschluß 49 verbunden ist und an einem Potential von + V Volt liegtFig.3 shows a detailed circuit arrangement of the memory cell 11 assigned to the address lines X x and X 1 . The memory cell 11 has a non-static memory circuit 2G, indicated by a dot-dash rectangle, which is provided with an input terminal 21 and an output terminal 22 and has a first transistor 31 in the form of an N-channel MOS field effect transistor of the enhancement type and a second or P-channel MOS field effect transistor 32. Furthermore, a third or N-channel MOS field effect transistor 33 and a fourth or P-channel MOS field effect transistor 34 are provided. The first transistor 31 has a control electrode 41 which is cross-coupled to a first controlled electrode 42 of the second transistor 32 and also to the input terminal 21 of the monostable memory circuit 20 via a node A. Similarly, the second transistor 32 has a control electrode 43 which is cross-coupled to a first controlled electrode 44 of the first transistor 31 and also to the output terminal 22 of the monostable memory circuit 20 via a node B. The second controlled electrode 45 of the first transistor 31 is connected to ground, while the second controlled electrode 46 of the second transistor 32 is connected to a power supply terminal 49 and is at a potential of + V volts.

Der Eingangsanschluß 21 der monostabilen Speicherschaltung 20 ist über die erste und die zweite Elektrode des dritten Transistors 33 mit der Adressenleitung Vi und außerdem mit der Steuerelektrode des vierten Transistors 34 verbunden. Der vierte Transistor 34 weist eine mit dem das Potential + Vführenden Stromversorgungsanschluß 49 verbundene erste gesteuerte Elektrode 47 sowie eine mit dem Ausgangsanschluß' 22 der monostabilen Speicherschaltung 20 verbundene zweite gesteuerte Elektrode 48 auf.The input terminal 21 of the monostable memory circuit 20 is connected via the first and second electrodes of the third transistor 33 to the address line Vi and also to the control electrode of the fourth transistor 34. The fourth transistor 34 has a first controlled electrode 47 connected to the power supply terminal 49 carrying the potential +V and a second controlled electrode 48 connected to the output terminal 22 of the monostable memory circuit 20.

Die Wirkungsweise · der ■ Speicherzelle U wird nachstehend unter Bezugnahme auf F i g. 2 beschrieben.The operation of the memory cell U is described below with reference to Fig. 2.

Während des Zeitintervalles fo bis ti liegen beide Adressenleitungen X\ und Y\ an einem Potential von + V Volt. Durch das Anliegen eines Potentials +Van der Adressenleitung X\ wird der dritte Transistor 33 durchgeschaltet. In ähnlicher Weise werden sämtlicheDuring the time interval fo to ti, both address lines X\ and Y\ are at a potential of + V volts. The application of a potential +V to the address line X\ turns on the third transistor 33. In a similar way, all

!5 Transistoren in den Speicherzellen Ii. deren Stcucrelektroden mit der Adressenleitung X\ verbunden sind, durchgeschaltet. Jedoch bewirkt lediglich das Durchschalten des dritten Transistors 33 der Speicherzelle 11 an dem Kreuzungspunkt X\, Y\, daß das Potential + V der Adressenleitung Vj zu dem Knotenpunkt A gelangt. Der als N-Kanal-Transistor ausgebildete erste Transistor 31 wird durchgeschaltel und legt Massepotential an die Steuerelektrode des als P-Kanal-Transistor ausgebildeten zweiten Transistors 32 an, so daß dieser durchgeschaltct wird und das Potential + V des Stromversorgungsanschlusses 49 zu der Steuerelektrode 41 des ersten Transistors 31 gelangt Die Knotenpunkte oder Verbindungspunkte A und B werden daher auf ein Potential von + VVoIt bzw. 0 Volt vorgespannt, so daß der leitende Zustand der Transistoren 31 und 32 auch dann aufrechterhalten wird, wenn das Potential + V nicht mehr an der Adressenleitung Vi anliegt Dieser durchgeschaltete Zustand der beiden Transistoren 31 und 32 stellt den stabilen Zustand der monostabilen Speicherschaltung 20 dar, bei dem der Binärwert »1« statisch in der Speicherzelle 11 abgespeichert ist!5 transistors in the memory cells Ii, whose control electrodes are connected to the address line X\ , are switched through. However, only the switching through of the third transistor 33 of the memory cell 11 at the crossing point X\, Y\ causes the potential + V of the address line Vj to reach the node A. The first transistor 31, designed as an N-channel transistor, is switched through and applies ground potential to the control electrode of the second transistor 32, designed as a P-channel transistor, so that the latter is switched through and the potential + V of the power supply connection 49 reaches the control electrode 41 of the first transistor 31. The nodes or connection points A and B are therefore biased to a potential of + VVoIt or 0 volts, so that the conductive state of the transistors 31 and 32 is maintained even when the potential + V is no longer present on the address line Vi. This switched-through state of the two transistors 31 and 32 represents the stable state of the monostable memory circuit 20, in which the binary value "1" is statically stored in the memory cell 11.

Während des Zeitintervalles &iacgr;&ogr;' bis t\' wird der Binärwert »0« in der dem Kreuzungspunkt &Lgr;&Iacgr; Vi zugeordneten Speicherzelle 11' ungeachtet ihres vorherigen Zustandes abgespeichert, indem die Adresscnieitung Vi an Massepotential gelegt und das Adressenpotential (+V Volt) der Adressenleitung X2 zugeführt wird. Der dritte Transistor 33' wird durchgsschs'.tet und hält den Anschlußpunkt A'auf Massepotential, so daß der als N-Kanal-Transistor ausgebildete erste Transistor 3&Ggr; sperrt Gleichzeitig wird der als P-Kanal-Transistor ausgebildete vierte Transistor 34' durchgeschaltet, so daß das Potential + V des Stromversorgungsan-Schlusses 49' zu dem Knotenpunkt B'gelangt und der als P-Kanal-Transistor ausgebildete zweite Transistor 32' ebenfalls sperrt. In diesem Zustand wirken die Transistoren 3V, 32' und 34' als Kondensatoren, deren Ladung oder Speicherinhalt während einer Entladungsdauer bzw. Abfallzeit abnimmt die von der Größe der Transistoren und den zugehörigen Leckströmen über die gegenüberliegenden Elektroden bestimmt wird, und als Ergebnis wird ''er Binärwert »0« in der Speicherzelle 11' abgespeichert Da das Potential an den Verbindungspunkten A' und B' mit der Zeit abfällt, muß die Speicherzelle 11' innerhalb der Entladungsdauer oder Abfallzeit aufgefrischt werden.During the time interval t' to t', the binary value "0" is stored in the memory cell 11' assigned to the crossing point Λ Vi regardless of its previous state by connecting the address line Vi to ground potential and supplying the address potential (+V volts) to the address line X 2. The third transistor 33' is turned on and keeps the connection point A 'at ground potential so that the first transistor 3', designed as an N-channel transistor, is blocked. At the same time, the fourth transistor 34', designed as a P-channel transistor, is turned on so that the potential +V of the power supply connection 49' reaches the node B' and the second transistor 32', designed as a P-channel transistor, is also blocked. In this state, the transistors 3V, 32' and 34' act as capacitors whose charge or storage content decreases during a discharge period or fall time which is determined by the size of the transistors and the associated leakage currents across the opposing electrodes, and as a result the binary value "0" is stored in the memory cell 11'. Since the potential at the connection points A' and B' decreases over time, the memory cell 11' must be refreshed within the discharge period or fall time.

Zwischen aufeinanderfolgenden Lese/Schreib-Vorgängen werden diejenigen Speicherzellen, die Daten des Wertes »0« abspeichern, wieder aufgefrischt. Dies wird erreicht, indem ein Potential + V/A, das ein wenig über dem Schwellenwert des dritten Transistors 33 Hegt, sämtlichen Adressenleitungen &Lgr;&Iacgr; bis Xm gleichzeitigBetween successive read/write operations, those memory cells that store data of the value "0" are refreshed again. This is achieved by applying a potential + V /A , which is slightly above the threshold value of the third transistor 33, to all address lines �L&Iacgr; to X m simultaneously.

zugeführt wird und gleichzeitig sämtliche V-Adressenleitungen Y\ bis Yn an Massepotential gelegt werden. Durch das Anlegen des Potentials + V,h wird der dritte Transistor 33 sämtlicher Speicherzellen teilweise leitend, so daß das Potential an den Knotenpunkten A und B derjenigen Speicherzellen, die einen Datenwert »0« abspeichern, auf einen zur Aufrechterhaltung des Datenwertes »0« ausreichenden Wert erneuert wird, während das Potential an den Knotenpunkten A und B derjenigen Speicherzellen, die einen Datenwert »1« abspeichern, keine Änderung auf einen Wert erfährt, die zur Umwandlung in den Binärwert »0« ausreicht Dies beruht darauf, daß die Durchlaßstrecke des dritten Transistors 33 für das Knotenpunkt-Potential nahe Null Volt einen niedrigeren Widerstandswert und für das Knotenpunkt-Potential bei + V Volt einen größeren Widerstandswert aufweist. Da die dem Kreuzungspunkt &Lgr;&Iacgr;, Vi zugeordnete Speicherzelle 11 ein hohes Potential am Knotenpunkt A aufweist, bildet der Transistor 33 zwischen der Adressenleitung Vi und dem Knotenpunkt A eine Verbindung mit einem hohen Widerstandswert, so daß der abgespeicherte Binärwert »1« während der Auffrischungsintervalle nicht beeinflußt wird. In der Speicherzelle 11' bildet der dritte Transistor 33' zwischen der Adressenleitung Vi und dem Knotenpunkt A'eine Verbindung mit einem niedrigen Widerstandswert, so daß das Potential an dem Knotenpunkt A' während der Auffrischungsperioden auf Massepotential reduziert wird. Es bedarf somit zur Wiederauffrischung keiner Identifikation derjenigen Speicherzellen, die Daten des Wertes »0« abspeichern.is supplied and at the same time all V address lines Y\ to Y n are connected to ground potential. By applying the potential + V, h the third transistor 33 of all the memory cells becomes partially conductive so that the potential at the nodes A and B of those memory cells which store a data value "0" is renewed to a value sufficient to maintain the data value "0", while the potential at the nodes A and B of those memory cells which store a data value "1" does not change to a value sufficient to convert to the binary value "0". This is due to the fact that the on-state path of the third transistor 33 has a lower resistance value for the node potential close to zero volts and a higher resistance value for the node potential at + V volts. Since the memory cell 11 associated with the crossing point Λλ, Vi has a high potential at node A , the transistor 33 forms a connection with a high resistance value between the address line Vi and node A , so that the stored binary value "1" is not influenced during the refresh intervals. In the memory cell 11', the third transistor 33' forms a connection with a low resistance value between the address line Vi and node A ', so that the potential at node A' is reduced to ground potential during the refresh periods. It is therefore not necessary to identify those memory cells that store data with the value "0" for refreshing.

Die erfindungsgemäße Speicherzelle läßt sich z. B. realisieren, indem MOS-Feldeffekttransistoren mit gleichen Kanälen verwendet werden, wie dies in F i g. 4 veranschaulicht ist, gemäß der die monostabile Speicherschaltung 20 einen ersten P-Kanzl-MOS-Feldeffekttransistor 51 und einen zweiten P-Kanal-MOS-Feldeffekttransistor 52 aufweist, die jeweils eine Steuerelektrode und eine erste und zweite gesteuerte Elektrode besitzen, welche in Form einer Kreuzkopplup.g derart geschaltet sind, daß die Steuerelektrode eines jeden Transistors mit der ersten Elektrode des jeweils anderen Transistors an Verbindungspunkten A und B verbunden ist, während die zweite Elektrode eines jeden Transistors mit einem Stromversorgungsanschluß verbunden ist, der an einem Potential von + V Volt liegt. Wie bei dem vorstehend beschriebenen Ausführungsbeispiel ist ein dritter P-Kanal-MOS-Feldeffekttransistor 53 vorgesehen, dessen Steuerelektrode mit der Adressenleitung X\ und dessen erste gesteuerte Elektrode mit der Adressenleitung Y\ verbunden sind, während die zweite gesteuerte Elektrode über den Eingangsanschluß 21 der monostabilen Speicherschaltung 20 mit dem Knotenpunkt A verbunden ist Der Knotenpunkt B ist über den Ausgangsanschluß 22 mit einer ersten gesteuerten Elektrode eines vierten P-Kanal-MOS-Feldeffekttransistors 54 verbunden, dessen Steuerelektrode und dessen zweite gesteuerte Elektrode gemeinsam an Masse liegen.The memory cell according to the invention can be realized, for example, by using MOS field effect transistors with equal channels, as illustrated in Fig. 4, according to which the monostable memory circuit 20 comprises a first P-channel MOS field effect transistor 51 and a second P-channel MOS field effect transistor 52, each having a control electrode and a first and second controlled electrode, which are connected in the form of a cross-coupled circuit such that the control electrode of each transistor is connected to the first electrode of the other transistor at connection points A and B , while the second electrode of each transistor is connected to a power supply terminal which is at a potential of +V volts. As in the embodiment described above, a third P-channel MOS field effect transistor 53 is provided, the control electrode of which is connected to the address line X\ and the first controlled electrode of which is connected to the address line Y\ , while the second controlled electrode is connected to the node A via the input terminal 21 of the monostable memory circuit 20. The node B is connected via the output terminal 22 to a first controlled electrode of a fourth P-channel MOS field effect transistor 54, the control electrode and the second controlled electrode of which are jointly connected to ground.

Der Binärwert »1« wird in der Speicherzelle 11 abgespeichert, indem gleichzeitig ein Potential von + V Volt an die Adressenleitungen X\ und Y\ angelegt wird, so daß der dritte Transistor 53 durchgeschaltet und das Potential + V dem Knotenpunkt A der monostabilen Speicherschaltung 20 zugeführt wird. Der zweite Transistor 52 sperrt dann, wobei der Knotenpunkt B an Massepotential liegt, so daß der erste Transistor 51 durchceschahet wird und das Potential vom Anschluß 55 zum Knotenpunkt A gelangt. Die Knotenpunkte A und B sind daher auf ein Potential + V bzw. Massepotential vorgespannt, wodurch der Zustand der beiden Transistoren 51 und 52 auch dann aufrechterhalten wird, wenn das Potential + V nicht mehr an der Adressenleitung Vi anliegt, so daß auf diese Weise der Binärwert »1« auf statische Weise abgespeichert wird.The binary value "1" is stored in the memory cell 11 by simultaneously applying a potential of + V volts to the address lines X\ and Y\ , so that the third transistor 53 is switched on and the potential + V is fed to the node A of the monostable memory circuit 20. The second transistor 52 then blocks, whereby the node B is at ground potential, so that the first transistor 51 is switched on and the potential from the terminal 55 reaches the node A. The nodes A and B are therefore biased to a potential + V or ground potential, whereby the state of the two transistors 51 and 52 is maintained even when the potential + V is no longer applied to the address line Vi, so that in this way the binary value "1" is stored in a static manner.

Wenn dagegen der Binärwert »0« in der von der Adressenleitung X\ adressierten Speicherzelle 11 abge-&ogr; speichert wird, bewirkt das Anlegen von Massepotential an die Adressenleitung X\, daß der zweite Transistor 52 durchgeschaltet wird, so daß das Potential am Knotenpunkt B auf + VVoIt angehoben wird, wodurch der erste Transistor 51 sperrt. Die Speicherzelle 1 i wird instabil, nachdem das Massepotential nicht mehr an der Adressenleitung Vi anliegt, wobei dieser Zustand lediglich während der Abnahmedauer der Ladung bzw. des Speicherinhaltes besteht, die von der Speicherkapazität des ersten und zweiten Transistors bestimmt wird.If, however, the binary value "0" is stored in the memory cell 11 addressed by the address line X\ , the application of ground potential to the address line X\ causes the second transistor 52 to be switched on, so that the potential at node B is raised to + VVoIt, whereby the first transistor 51 is blocked. The memory cell 1 i becomes unstable after the ground potential is no longer applied to the address line Vi, this state only existing during the decrease period of the charge or the memory content, which is determined by the storage capacity of the first and second transistors.

Wie bereits vorstehend beschrieben, erfolgt das Auffrischen derjenigen Speicherzellen, die Daten des Wertes »0« speichern, nach dem Lese/Schreib-Vorgang, wobei der dritte Transistor 53 während der Auffrischungsperiode in Abhängigkeit von dem Potential am Knotenpunkt A eine Verbindung mit variablem Widerstandswert zwischen der entsprechenden V-Adressenleitung und dem Knotenpunkt A einer jeden Speicherzelle herstellt.As already described above, the refresh of those memory cells which store data of the value "0" takes place after the read/write operation, the third transistor 53 establishing a connection with a variable resistance value between the corresponding V address line and the node A of each memory cell during the refresh period depending on the potential at the node A.

Während des statischen Speicherzustandes der Speicherzelle sperrt somit einer der Transistoren 51 und 52, während der andere leitet, so daß eine den Binärwert »1« enthaltende Speicherschleife gebildet wird, während bei dem kapazitiven Speicherzustand der Speicherzelle die EIN-AUS-Zustände der TransistorenDuring the static storage state of the memory cell, one of the transistors 51 and 52 is blocked while the other is conducting, so that a storage loop containing the binary value "1" is formed, while during the capacitive storage state of the memory cell, the ON-OFF states of the transistors

j5 umgekehrt werden, um Ladungen in dem zwischen den gegenüberliegenden Elektroden beider Transistoren befindlichen Bereich zur Bildung des Binärwertes »0« zu speichern.j5 must be reversed to store charges in the area between the opposite electrodes of both transistors to form the binary value "0".

Gemäß einem zweiten Ausführungsbeispiel, das in Fig.5 veranschaulicht ist, weist die Speicherzelle 11 einen komplementären MOS-Inverter 60 (im folgenden als CMOS-Inverter60 bezeichnet) mit einem Eingangsanschluß 61 und einem Ausgangsanschluß 62, sowie einen MOS-Inverter 63 auf, der nur auf ein bestimmtesAccording to a second embodiment, which is illustrated in Fig.5, the memory cell 11 has a complementary MOS inverter 60 (hereinafter referred to as CMOS inverter 60) with an input terminal 61 and an output terminal 62, as well as a MOS inverter 63 which is only responsive to a specific

4-, Potential am Ausgang des CMOS-inverters 60 anspricht. Der CMOS-Inverter 60 umfaßt einen ersten oder N-Kanal-MOS-Transistor 71 und einen zweiten oder P-Kanal-MOS-Transistor 72. deren Steuerelektroden gemeinsam über einen Knotenpunkt C mit dem Eingangsanschluß 61 und deren erste Elektroden gemeinsam über einen Knotenpunkt D mit dem Ausgangsanschluß 62 des Inverters 60 verbunden sind.4-, potential at the output of the CMOS inverter 60. The CMOS inverter 60 comprises a first or N-channel MOS transistor 71 and a second or P-channel MOS transistor 72, whose control electrodes are connected together via a node C to the input terminal 61 and whose first electrodes are connected together via a node D to the output terminal 62 of the inverter 60.

Die zweite gesteuerte Elektrode des ersten Transistors 71 ist mit Masse verbunden, während axt zweite gesteuerte Elektrode des zweiten Transistors 72 mit einem Stromversorgungsanschluß 64 verbunden ist, der an einem Potential von + VVoIt liegt. Der MOS-Inverter 63 weist einen Eingangsanschluß 65 auf, der mit dem Ausgangsanschluß 62 des CMOS-Inverters 60 verbunden ist, sowie einen Ausgangsanschluß 66, der mit dem Eingangsanschluß 61 des CMOS-Inverters 60 verbunden ist.The second controlled electrode of the first transistor 71 is connected to ground, while the second controlled electrode of the second transistor 72 is connected to a power supply terminal 64 which is at a potential of +VVoIt. The MOS inverter 63 has an input terminal 65 which is connected to the output terminal 62 of the CMOS inverter 60 and an output terminal 66 which is connected to the input terminal 61 of the CMOS inverter 60.

Außerdem ist ein dritter Transistor oder N-Kanal-MOS-Feldeffekttransistor 73 vorgesehen. Dieser Tran-In addition, a third transistor or N-channel MOS field effect transistor 73 is provided. This transistor

b5 sistor hat die gleiche Funktion wie der dritte Transistor der vorstehend beschriebenen Ausführungsbeispiele, so daß hier nicht näher auf ihn eingegangen wird. Der MOS-Inverter 63 besteht aus einem vierten oderb5 sistor has the same function as the third transistor of the embodiments described above, so it will not be discussed in detail here. The MOS inverter 63 consists of a fourth or

P-Kanal-MOS-Feldeffekttransistor 74,. dessen Steuerelektrode über den Inverter-Eingangsanschliiß 65 mit dem Knotenpunkt D des CMOS-Inverters 60 über dessen Ausgangsanschluß 62 verbunden ist und dessen erste gesteuerte Elektrode über den Ausgangsanschluß 66 des MOS-!nverters 63 mit dem Knotenpunkt C des CMOS-Inverters 60 und außerdem mit der zweiten gesteuerten Elektrode des dritten Transistors 73 verbunden ist, während die zweite gesteuerte Elektrode des vierten Transistors mit dem Stromversorgungsanschluß 64 verbunden istP-channel MOS field effect transistor 74, whose control electrode is connected via the inverter input terminal 65 to the node D of the CMOS inverter 60 via its output terminal 62 and whose first controlled electrode is connected via the output terminal 66 of the MOS inverter 63 to the node C of the CMOS inverter 60 and also to the second controlled electrode of the third transistor 73, while the second controlled electrode of the fourth transistor is connected to the power supply terminal 64

Es sei nun ein Betriebszustand angenommen, bei dem die dem Kreuzungspunkt Xi und Vi zugeordnete Speicherzelle It zur Abspeicherung des Binärwertes »1« adressiert worden ist. Das Durchschalten des dritten Transistors 73 bei Anliegen des Potentials + V an der Adressenleitung X\ bewirkt, daß das an der Adressenleitung Vi anliegende Potential + V zum Knotenpunkt C gelangt, so daß der erste Transistor 71 durchschaltet, wodurch wiederum der Knotenpunkt D auf Massepotential gehalten wird. Der Zustand am Ausgangsanschluß des CMOS-Inverters 60 stellt daher das Gegenteil des an seinem Eingangsanschluß herrschenden Zustandes dar. Das am Ausgangsanschluß 62 des Inverters 60 anliegende Massepotential bewirkt, daß der als P-Kanal-Transistor ausgebildete vierte Transistor 74 des MOS-Inverters 63 durchschaltet, wodurch das Potential + V vom Anschluß 64 zum Eingangsanschluß 61 des CMOS-Inverters 60 gelangt Der Ausgangszustand des CMOS-Inverters 60 wird daher durch den MOS-Inverter 63 umgekehrt, so daß eine Speicherschleife gebildet und eine Information oder ein Datenbit des Wertes »1« in der Speicherzelle 11 abgespeichert wird.Let us now assume an operating state in which the memory cell It assigned to the intersection point Xi and Vi has been addressed to store the binary value "1". The switching through of the third transistor 73 when the potential + V is applied to the address line X\ causes the potential + V applied to the address line Vi to reach the node C , so that the first transistor 71 switches through, which in turn keeps the node D at ground potential. The state at the output terminal of the CMOS inverter 60 is therefore the opposite of the state at its input terminal. The ground potential present at the output terminal 62 of the inverter 60 causes the fourth transistor 74 of the MOS inverter 63, which is designed as a P-channel transistor, to switch through, whereby the potential + V passes from the terminal 64 to the input terminal 61 of the CMOS inverter 60. The output state of the CMOS inverter 60 is therefore reversed by the MOS inverter 63, so that a memory loop is formed and information or a data bit of the value "1" is stored in the memory cell 11.

Beim Einschreiben des Binärwertes »0« in die adressierte Speicherzelle 11 wird der Knotenpunkt Cin der vorstehend beschriebenen Weise auf Massepotential gebracht, wodurch die Steuerelektrode des ersten Transistors 71 zur Sperrung des Transistors in Sperricbtung vorgespannt wird, während die Steuerelektrode des zweiten Transisotrs 72 zu dessen Durchschaltung in Durchlaßrichtung vorgespannt wird. Das Durchschalten des zweiten Transistors 72 bewirkt, daß das Potential + V vom Anschluß 64 zum Ausgangsanschluß des Inverters 60 gelangt und von dort zum Eingangsanschluß des MOS-Inverters 63, so daß der vierte Transistor 74 sperrt Die Knotenpunkte C und D sind auf Null Volt bzw. + KVoIt vorgespannt, und die Speicherzelle 11 befindet sich in dem den Binärwert »0« darstellenden kapazitiven Speicherzustand, der während der Abnahmedauer der Ladung bzw. des Speicherinhakes bes'eht, die von der Speicherfähigkeit des ersten, zweiten und vierten Transistors bestimmt wird.When the binary value "0" is written into the addressed memory cell 11, the node C is brought to ground potential in the manner described above, whereby the control electrode of the first transistor 71 is biased in the reverse direction to block the transistor, while the control electrode of the second transistor 72 is biased in the forward direction to switch it on. The switching on of the second transistor 72 causes the potential + V from the terminal 64 to pass to the output terminal of the inverter 60 and from there to the input terminal of the MOS inverter 63, so that the fourth transistor 74 is blocked. The nodes C and D are biased to zero volts or + KVoIt, and the memory cell 11 is in the capacitive storage state representing the binary value "0", which exists during the decrease period of the charge or the storage hook, which is determined by the storage capacity of the first, second and fourth transistors.

Unmittelbar nach einem Lese/Schreib-Vorgang erfolgt die Wiederauffrischung derjenigen Speicherzellen, die Daten des Wertes »0« speichern, in der vorstehend beschriebenen Weise. Während des Auffrischungsintervalles kann die Speicherzelle 11 gemäß F i g. 5 als die in F i g. 6 dargestellte äquivalente Schaltung angesehen werden, bei der Transistoren 73 und 74 einen Inverter 75 mit zwei Eingangsanschlüssen 76 und 77 bilden, wobei der Anschluß 76 mit dem Ausgang des Inverters 60 und der Anschluß 77 mit der X-Adressenleitung verbunden sind, welche auf das Potential + V,j, vorgespannt ist, das ein wenig über der Sehwellenspannung des dritten Transistors 73 liegt. F i g. 7 veranschaulicht die Kennlinien der Inverter 60 und 75. Die Kurve A bezeichnet die Kennlinie des Inverters 60, welche deutlich zeigt, daß zwei stabile Zustände an den mit »0« und »1« bezeichneten Punkten als Funktion einer Spannung V, am Eingang des Inverters 60 existieren. Die Kurven B\ Immediately after a read/write operation, the memory cells storing data of the value "0" are refreshed in the manner described above. During the refresh interval, the memory cell 11 of Fig. 5 can be viewed as the equivalent circuit shown in Fig. 6 in which transistors 73 and 74 form an inverter 75 having two input terminals 76 and 77, terminal 76 being connected to the output of inverter 60 and terminal 77 being connected to the X address line which is biased to the potential +V,j, which is slightly above the visual threshold voltage of the third transistor 73. Fig. 7 illustrates the characteristics of inverters 60 and 75. Curve A represents the characteristic of inverter 60, which clearly shows that two stable states exist at the points marked "0" and "1" as a function of a voltage V at the input of inverter 60. Curves B\

r, bis Bi bezeichnen Kennlinien des Inverters 75, der einen scharfen Amplitudenübergang als Funktion einer am Ausgang des Inverters 60 anliegenden Spannung Vo für einen bestimmten Spannungswert an der Steuerelektrode des dritten Transistors 73 aufweist. Aus Gründen der r, to Bi denote characteristics of the inverter 75, which has a sharp amplitude transition as a function of a voltage Vo applied to the output of the inverter 60 for a certain voltage value at the control electrode of the third transistor 73. For reasons of

to Störunempfindlichkeit wird die Spannung an der Steuerelektrode des Transistors 73 vorzugsweise auf einen Wert eingestellt, der gleich wie oder ein wenig größer als die Schwellenspannung (2,0 Volt) ist, wie es durch die Kurve Bi veranschaulicht ist, da eine geringeTo ensure noise immunity, the voltage at the control electrode of transistor 73 is preferably set to a value equal to or slightly greater than the threshold voltage (2.0 volts), as illustrated by curve Bi , since a small

&igr; s Änderung der Ausgangsspannung Vo den stabilen Punkt von dem Datenwert »0« zu dem Daten wert »1« verschieben kann.&igr; s change in the output voltage Vo can shift the stable point from the data value »0« to the data value »1«.

Die gemäß dem vorstehend beschriebenen Ausführungsbeispiel aufgebaute Speicherzelle 11 läßt sich auch realisieren, indem MOS-Feldeffekttransistoren mit gleichen Kanälen verwendet werden, wie dies in Fi g. 8 veranschaulicht ist Hierbei umfaßt der Inverter 60 einen ersten P-Kanal-MOS-Feldeffekttransistor 81 und einen zweiten P-Kanal-MOS-Feldeffekttransistor 82. Die Steuerelektrode des ersten Transistors 81 ist mit dem Eingangsanschluß 61 des Inverters 60 verbunden, während seine erste gesteuerte Elektrode mit dem Ausgangsanschluß 62 des Inverters 60 und außerdem mit einer ersten gesteuerten Elektrode des zweiten Transistors 82 verbunden ist. Die zweite gesteuerte Elektrode des ersten Transistors 81 ist mit dem an dem Potential + V Volt liegenden Stromversorgungsanschluß 64 verbunden, während die zweite gesteuerte Elektrode des zweiten Transistors 82 geerdet ist Ein ferner vorgesehener dritter Transistor in Form eines P-Kanal-MOS-Feldeffekttransistors 83 hat die gleiche Funktion, wie der dritte Transistor der vorstehend beschriebenen Ausführungsbeispiele. Der Inverter 63 umfaßt einen vierten Transistor in Form eines P-Knal-MOS-Feldeffekttransistors 84, dessen Steuerelektrode mit dem Eingangsanschluß 65 des Inverters 63 und dessen erste gesteuerte Elektrode mit dem Ausgangsanschluß 66 verbunden sind. Die zweite gesteuerte Elektrode des vierten Transistors ist mit dem Spannungsversorgungsanschluß 64 verbunden.The memory cell 11 constructed according to the embodiment described above can also be realized by using MOS field effect transistors with the same channels, as is illustrated in Fig. 8. Here, the inverter 60 comprises a first P-channel MOS field effect transistor 81 and a second P-channel MOS field effect transistor 82. The control electrode of the first transistor 81 is connected to the input terminal 61 of the inverter 60, while its first controlled electrode is connected to the output terminal 62 of the inverter 60 and also to a first controlled electrode of the second transistor 82. The second controlled electrode of the first transistor 81 is connected to the power supply terminal 64 which is at the potential +V volts, while the second controlled electrode of the second transistor 82 is grounded. A further provided third transistor in the form of a P-channel MOS field effect transistor 83 has the same function as the third transistor of the embodiments described above. The inverter 63 comprises a fourth transistor in the form of a P-channel MOS field effect transistor 84, the control electrode of which is connected to the input terminal 65 of the inverter 63 and the first controlled electrode of which is connected to the output terminal 66. The second controlled electrode of the fourth transistor is connected to the voltage supply terminal 64.

Wenn angenommen wird, daß die Speicherzelle 11 durch Anliegen von + VVoIt an der Adressenleitung Vi adressiert worden ist, erfolgt die Abspeicherung einer Information des Wertes »1« in der Speicherzelle 11 inIf it is assumed that the memory cell 11 has been addressed by the presence of + VVoIt on the address line Vi, an information of the value »1« is stored in the memory cell 11 in

so der vorstehend beschriebenen Weise, so daß der Eingangsanschluß 61 des Inverters 60 positiv vorgespannt ist, wodurch der erste Transistor 81 sperrt. Aufgrund des Sperrens des Transistors 81 gelangt Massepotential über den dann leitenden Transistor 82in the manner described above, so that the input terminal 61 of the inverter 60 is positively biased, whereby the first transistor 81 is blocked. Due to the blocking of the transistor 81, ground potential passes through the then conductive transistor 82

ss zum Ausgangsanschluß 62 und von dort zum Eingang des Inverters 63, wodurch der vierte Trßnsisior 84 durchgeschaltct wird. Das an dem Stromversorgungsanschluß 64 anliegende Potential + V gelangt über den nun leitenden Transistor 84 zum Eingangsanschluß 61 des Inverters 60. Dieser Zustand stellt den Speicherzustand»!« dar.ss to the output terminal 62 and from there to the input of the inverter 63, whereby the fourth transistor 84 is switched through. The potential + V present at the power supply terminal 64 passes through the now conductive transistor 84 to the input terminal 61 of the inverter 60. This state represents the memory state »!«.

Eine Information des Wertes »0« wird in der Speicherzelle 11 abgespeichert, indem das an der Adressenleitung Ki anliegende Potential von Null Volt über den leitenden Transistor 83 dem Eingangsanschluß 61 des Inverters 60 zugeführt wird. Der erste Transistor 81 wird durchgeschaltct, so daß das Potential am Ausgangsanschluß 62 des Inverters 60 auf + V VollInformation of the value "0" is stored in the memory cell 11 by supplying the potential of zero volts present on the address line Ki via the conductive transistor 83 to the input terminal 61 of the inverter 60. The first transistor 81 is switched through so that the potential at the output terminal 62 of the inverter 60 is + V full

ansteigt, wodurch der vierte Transistor 84 sperrt urnd die Zufuhr des Potentials + V zum Eingangsanschlmß 61 unterbricht. In dem Bereich zwischen den gegenüberliegenden Elektroden des ersten Transistors 81 und des vierten Transistors 84 werden Ladungen gespeichert, die den Speicherzustand »0« darstellen.rises, whereby the fourth transistor 84 blocks and interrupts the supply of the potential + V to the input terminal 61. In the area between the opposite electrodes of the first transistor 81 and the fourth transistor 84, charges are stored which represent the storage state "0".

Bei einer in Fig. 9 dargestellten Lösungsvariante ist eine weitere Adressenleitung Y" zusätzlich zu der Adressenleitung Y\ vorgesehen, welche zusammen mit der Adressenleitung Y" die vorstehend beschriebene Adressenleitung Yi bildet. Die Speicherzelle 11 weist die monostabile Speicherschaltung 20 auf, die einen ersten N-Kanal-MOS-Feldeffekttransistor 91 und einen zweiten N-Kanal-MOS-Feldeflekttransistor 92 enthält welche in Form einer Kreuzkopplung wie in Fig. 3 derart miteinander verbunden sind, daß die Knotenpunkte A und B jeweils den Verbindungspunkt zwischen der Steuerelektrode und der ersten gesteuerten Elektrode der jeweiligen Transistoren 91 und 92 bilden, während die zweite Elektrode des ersten Transistors 91 geerdet ist und die zweite Elektrode des zweiten Transistors 92 mit einem Anschluß 95 verbunden ist, der an einem Potential von +V liegt. Mit dem Knotenpunkt A ist die erste gesteuerte Elektrode eines dritten N-iKanal-MOS-Feldeffekttransistor 93 verbunden, während die erste gesteuerte Elektrode eines vierten N-Kanal-MOS-FeldefTekttransistors 94 mit dem Knotenpunkt B verbunden ist. Die Steuerelektroden der Transistoren 93 und 94 sind mit der Adressenleitung Xx verbunden, während ihre zweiten gesteuerten Elektroden jeweils mit der K-Adressenleitung Y\ bzw. Y" verbunden sind. Der K-Dekodierer 13, weist eine in dem gestrichelt dargestellten Rechteck 100 gezeigte Schaltungsanordnung zur Bildung gegensätzlicher Potentiale für die entsprechenden Adressenleitungen Vi auf. Die Schaltungsanordnung 100 weist einen ersten N-Kanal-MOS-Feldeffekttransistor 101 und einen zweiten N-Kanal-MOS-Feldcffekttransistor 102 auf, deren Steuerelektroden gemeinsam mit der Y-Adressenleitung Vi und deren erste gesteuerte Elektroden mit der Adressenleitung Yi' bzw. der Adressenleitung Yi" verbunden sind, während die zweite gesteuerte Elektrode des Transistors 101 mit einer Spannungsquelle des Potentials + V verbunden und die zweite gesteuerte Elektrode des Transistors 102 geerdet sind. Die Schaltungsanordnung 100 weist ferner einen dritten P-Kaual-MOS-FeldefFekttransistor 103 und einen vierten P-Kanal-MOS-Feldeffekttransistor 104 auf, deren Steuerelektroden gemeinsam mit der Y-Adressenleilung Vi und deren erste gesteuerte Elektroden mit der Adressenleitung Yi' bzv/. der Adressenleitung Yi" verbunden sind, während die zweite gesteuerte Elektrode des Transistors 103 geerdet ist und die zweite gesteuerte Elektrode des Transistors 104 an einem Potential + V liegt.In a solution variant shown in Fig. 9, a further address line Y" is provided in addition to the address line Y\ , which together with the address line Y" forms the address line Yi described above. The memory cell 11 has the monostable memory circuit 20, which contains a first N-channel MOS field effect transistor 91 and a second N-channel MOS field effect transistor 92, which are connected to one another in the form of a cross-coupling as in Fig. 3 such that the nodes A and B each form the connection point between the control electrode and the first controlled electrode of the respective transistors 91 and 92, while the second electrode of the first transistor 91 is grounded and the second electrode of the second transistor 92 is connected to a terminal 95 which is at a potential of +V . To node A, the first controlled electrode of a third N-channel MOS field effect transistor 93 is connected, while the first controlled electrode of a fourth N-channel MOS field effect transistor 94 is connected to node B. The control electrodes of the transistors 93 and 94 are connected to the address line X x , while their second controlled electrodes are connected to the K address line Y\ and Y" respectively. The K decoder 13 has a circuit arrangement shown in the dashed rectangle 100 for forming opposite potentials for the corresponding address lines Vi. The circuit arrangement 100 has a first N-channel MOS field effect transistor 101 and a second N-channel MOS field effect transistor 102, the control electrodes of which are connected together to the Y address line Vi and the first controlled electrodes of which are connected to the address line Yi' and the address line Yi" respectively, while the second controlled electrode of the transistor 101 is connected to a voltage source of the potential + V and the second controlled electrode of the transistor 102 is grounded. The circuit arrangement 100 further comprises a third P-channel MOS field-effect transistor 103 and a fourth P-channel MOS field-effect transistor 104, the control electrodes of which are connected in common to the Y-address line Vi and the first controlled electrodes of which are connected to the address line Yi' or the address line Yi", while the second controlled electrode of the transistor 103 is grounded and the second controlled electrode of the transistor 104 is at a potential + V .

Es sei nun angenommen, daß die den Adressenleitungen X1, Y\ und Yi" zugeordnete Speicherzelle U adressiert worden ist. Eine Information des Wertes »1« wird in der adressierten Speicherzelle 11 abgespeichert, indem ein Potential + V an die Y-Adressenleitung Yi angelegt wird, wodurch die beiden Transistoren 101 und 102 der Schaltungsanordnung 100 leitend werden, so daß an der Adressenlsitung Yt' ein Potential von + V Volt und an der Adressenleitung Y\" ein Potential von Null Volt anliegen. Gleichzeitig werden der dritte Transistor 93 und der vierte Transistor 94 der Speicherzelle 11 durch Anlegen eines Potentials + Van die Adressenleitung X\ durchgeschaltet, so daß der Knotenpunkt A auf + V Volt und der Knotenpunkt S auf Null Volt vorgespannt werden. Der erste Transistor 91 und der zweite Transistor 92 werden daraufhin leitend, so daß ein Potential von Null Volt an der zweiten ,gesteuerten Elektrode des zweiten Transistors 92 und ein Potential von + V Volt an der zweitenIt is now assumed that the memory cell U assigned to the address lines X 1 , Y \ and Yi" has been addressed. Information of the value "1" is stored in the addressed memory cell 11 by applying a potential + V to the Y address line Yi, whereby the two transistors 101 and 102 of the circuit arrangement 100 become conductive, so that a potential of + V volts is applied to the address line Y t ' and a potential of zero volts is applied to the address line Y \" . At the same time, the third transistor 93 and the fourth transistor 94 of the memory cell 11 are switched through by applying a potential + Van to the address line X \ , so that the node A is biased to + V volts and the node S to zero volts. The first transistor 91 and the second transistor 92 then become conductive, so that a potential of zero volts is present at the second controlled electrode of the second transistor 92 and a potential of +V volts is present at the second

gesteuerten Elektrode des ersten Transistors 91 anliegen, wodurch eine Speicherschleife gebildet wird, die den Binärwert »1« enthält.controlled electrode of the first transistor 91, thereby forming a memory loop that contains the binary value "1".

Ein Datenwert »0« wird in der Speicherzelle U abgespeichert, indem ein Potential von Null Volt an die Y-Adressenleitung Yi in der vorstehend beschriebenen Weise angelegt wird. Hierdurch werden der dritte Transistor 103 und der vierte Transistor 104 der Schaltungsanordnung 100 leitend, wodurch die entgegcngeselzten Potentiale den entsprechenden Adressen-. leitungen zugeführt werden, so daß der erste Transistor 91 und der zweite Transistor 92 der Speicherzelle sperren. Der Datenwert »0« wird kapazitiv in dem Bereich zwischen den gegenüberliegenden Elektroden der Transistoren 91 und 92 abgespeichert. In Intervallen werden die Ladungen wieder aufgefrischt, indem ein Potential von Null Volt an die Adressenleitung Yi und ein Potential von + V(* Volt in der bereits beschriebenen Weise an die Adressenleitung X\ angelegt werden, so daß der dritte Transistor 93 und der vierte Transistor 94 •die zur Auffrischung dienenden Potentiale teilweise den Knotenpunkten A und B zuführen. Selbstverständlich werden die restlichen" Speicherzellen 11 des Speichers 10 zur gleichen Zeit wiederaufgefrischt.A data value "0" is stored in the memory cell U by applying a potential of zero volts to the Y address line Yi in the manner described above. This causes the third transistor 103 and the fourth transistor 104 of the circuit arrangement 100 to become conductive, whereby the opposite potentials are fed to the corresponding address lines, so that the first transistor 91 and the second transistor 92 of the memory cell are blocked. The data value "0" is stored capacitively in the area between the opposite electrodes of the transistors 91 and 92. At intervals the charges are refreshed by applying a potential of zero volts to the address line Yi and a potential of +V ( * volts to the address line X\ in the manner already described, so that the third transistor 93 and the fourth transistor 94 supply the potentials used for refreshing part of the nodes A and B. Of course, the remaining" memory cells 11 of the memory 10 are refreshed at the same time.

Hierzu 6 Blatt Zeichnungen6 sheets of drawings

Claims (3)

Patentansprüche:Patent claims: 1. Binärspeicherzelle für eine eine Vielzahl von X- und y-Adressenleitungen aufweisende Datenspeicheranordnung mit direktem Zugriff, mit einem ersten und einem zweiten Transistor, deren Steuerelektroden in Kreuzkopplung über einen ersten und einen zweiten Verbindungspunkt mit einer ersten gesteuerten Elektrode des jeweils anderen Transistors gekoppelt und deren zweite gesteuerte Elektroden gemeinsam mit einer ersten Potential quelle verbunden sind, einem mit seiner Durchlaßstrecke zwischen eine zugehörige y-Adressenleitung und den ersten Verbindungspunkt geschalteten und über seine Steuerelektrode mit einer zugehörigen ^-Adressenleitung verbundenen dritten Transistor, dessen Durchlaßstrecke in Abhängigkeit vom Anliegen eines ersten Steuerpotentials an der Z-Adressenleitung eine niedrige Impedanz und in Abhängigkeit vom Anliegen eines zweiten Steuerpotentials an der X-Adressenleitung eine hohe Sperrimpedanz annimmt, und mit einem vierten Transistor, dadurch gekennzeichnet, daß die Durchlaßstrecke des vierten Transistors (54) als Lastkreis zwiichen den zweiten Verbindungspunkt (Zi) und eine zweite Potentialquelle (Masse) geschaltet ist, während seine Steuerelektrode mit der zweiten Potentialquelle (Masse) verbunden ist, wodurch zwischen dem ersten und dem zweiten Verbindungspunkt in Abhängigkeit vom Anliegen eines ersten Eingangsdatenpotentials an der y-Adressenleitung ein erster Binärwert statisch abspeicherbar und in Abhängigkeit vom Anliegen eines zweiten Eingangsdatenpotentials an der K-Adressenleitung ein zweiter Binärwert dynamisch abspeicherbar und über die Durchlaßstrecke des dritten Transistors (53) bei deren hoher Impedanz periodisch regenerierbar sind (Fig. 4).1. Binary memory cell for a direct access data storage arrangement having a plurality of X and y address lines, with a first and a second transistor, the control electrodes of which are coupled in cross-coupling via a first and a second connection point to a first controlled electrode of the other transistor and the second controlled electrodes of which are jointly connected to a first potential source, a third transistor connected with its forward path between an associated y address line and the first connection point and connected via its control electrode to an associated ^ address line, the forward path of which assumes a low impedance depending on the application of a first control potential to the Z address line and a high blocking impedance depending on the application of a second control potential to the X address line, and with a fourth transistor, characterized in that the forward path of the fourth transistor (54) is connected as a load circuit between the second connection point (Zi) and a second potential source (ground), while its control electrode is connected to the second potential source (ground), whereby a first binary value can be statically stored between the first and the second connection point depending on the presence of a first input data potential on the y-address line and a second binary value can be dynamically stored depending on the presence of a second input data potential on the K-address line and can be periodically regenerated via the conduction path of the third transistor (53) at its high impedance (Fig. 4). 2. Binärspeicherzelle für eine eine Vielzahl von X- und y-Adressenleitungen aufweisende Datenspeicheranordnung mit direktem Zugriff, mit einem ersten und einem zweiten Transistor, deren Steuerelektroden in Kreuzkopplung über einen ersten und einen zweiten Verbindungspunkt mit einer ersten gesteuerten Elektrode des jeweils anderen Transistors gekoppelt und deren zweite gesteuerte Elektroden mit jeweiligen Potentialquellen verbunden sind, einem mit seiner Durchlaßstrecke zwischen eine zugehörige erste Y-Adressenleitung und den ersten Verbindungspunkt geschalteten dritten Transistor, einem mit seiner Durchlaßstrecke zwischen eine zugehörige zweite K-Adressenleitung und den zweiten Verbindungspunkt geschalteten vierten Transistor, wobei die Steuerelektroden des dritten und vierten Transistors mit einer gemeinsamen A'-Adressenleitung verbunden sind und die Durchlaßstrecken des dritteil und vierten Transistors in Abhängigkeit vom Anliegen eines ersten Steuerpoter.tiais an der .Y-Adressenleitung eine niedrige Impedanz und in Abhängigkeit vom Anliegen eines zweiten Steuerpotentials an der J-Adressenleitung eine hohe Sperrimpedanz annehmen, dadurch gekennzeichnet, daß die zweite gesteuerte Elektrode des ersten Transistors (91) mit einer ersten Potcntialiiucllc (Masse) und die zweite gesteuerte Hlcktrode des zweiten Transistors (92) mit einer /weilen Potenlialqucllc (95) verbunden sind.2. Binary memory cell for a direct access data storage arrangement having a plurality of X and y address lines, with a first and a second transistor, the control electrodes of which are cross-coupled via a first and a second connection point to a first controlled electrode of the respective other transistor and the second controlled electrodes of which are connected to respective potential sources, a third transistor with its forward path connected between an associated first Y address line and the first connection point, a fourth transistor with its forward path connected between an associated second K address line and the second connection point, the control electrodes of the third and fourth transistors being connected to a common A' address line and the forward paths of the third and fourth transistors assuming a low impedance depending on the application of a first control potential to the Y address line and a high blocking impedance depending on the application of a second control potential to the J address line, characterized in that the second controlled electrode of the first transistor (91) is connected to a first potential source (ground) and the second controlled electrode of the second transistor (92) is connected to a second potential source (95). wodurch zwischen dem ersten und dem zweiten Verbindungspunkt (A bzw. B) in Abhängigkeit vom Anliegen eines ersten und eines zweiten Eingangsdatenpotentials an der ersten bzw. der zweiten y-Adressenleitung (Y\ bzw. Y'{) ein erster Binärwert statisch abspeicherbar und in Abhängigkeit vom Anliegen entgegengesetzter Eingangsdatenpotentiale an den y-Adressenleitungen ein zweiter Binärwert dynamisch abspeicherbar und über die Durchlaßstrecken des dritten und des vierten Transistors (93 bzw. 94) bei deren hoher Impedanz periodisch regenerierbar sind (Fig. 9).whereby a first binary value can be stored statically between the first and the second connection point (A or B) depending on the presence of a first and a second input data potential on the first or the second y-address line (Y\ or Y'{) and a second binary value can be stored dynamically depending on the presence of opposite input data potentials on the y-address lines and can be periodically regenerated via the conduction paths of the third and the fourth transistor (93 or 94) at their high impedance (Fig. 9). 3. Binärspeicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste (51; 91), zweite (52; 92), dritte (53; 93) und vierte (54; 94) Transistor jeweils aus einem MOS-Feldeflekttransistor bestehen.3. Binary memory cell according to claim 1 or 2, characterized in that the first (51; 91), second (52; 92), third (53; 93) and fourth (54; 94) transistors each consist of a MOS field effect transistor.
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