DE2553258C3

DE2553258C3 - Circuit arrangement for a digital multi-frequency character receiver

Info

Publication number: DE2553258C3
Application number: DE2553258A
Authority: DE
Inventors: Herbert Dipl.-Ing. 7000 Stuttgart Ball; Wolf Dipl.-Ing. 7015 Korntal Ohl
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1975-11-27
Filing date: 1975-11-27
Publication date: 1980-07-03
Also published as: DE2553258A1; GB1545254A; DE2553258B2; FR2333398B1; ZA766727B; FR2333398A1; ES453636A1; BE848776R; CA1078980A; CH601955A5

Description

Die Anmeldung betrifft eine Schallungsanordnung für einen Zeichenempfänger zur Erkennung von mehreren gleichzeitig und jeweils in einer anderen Frequenzgruppe als ein Zeichen ausgesandten Signalfrequenzen, in der für jede Frequenzgruppe Zähler zur Ausmessung der Zeit zwischen Nulldurchgängen vorgesehen sind, sowie Einrichtungen, die bei Feststellung eines Störsignals ein Rückstellsignal erzeugen, welches die Zählung für die betroffene Frequenzgruppe neu beginnen läßt, insbesondere für digitale Tastwahlempfänger in Ferniprechanlagen. The application relates to a sound arrangement for a character receiver for the recognition of several at the same time and each in a different frequency group Signal frequencies transmitted as a symbol, in the counters for measurement for each frequency group the time between zero crossings are provided, as well as devices which, when an interfering signal is detected generate a reset signal, which starts counting for the frequency group concerned, especially for digital touch dial receivers in remote intercom systems.

Eine derartige Schaltungsanordnung ist aus der DE-OS 23 41224 bekannt In diesem nach dem Zwei-GrUppen-Köde (2 mal IaUs 4) arbeitenden Zeichenempfänger werden die Frequenzen eintreffender und hinsichtlich ihrer Gültigkeit zu prüfenden Signale mit digitalen Zählern erkannt- In gruppenindividuellen Auswerteschaltungen werden beim Eintreffen eines Signals ein Halbperiodenzähler und gleichzeitig ein Taktzähler angelassen. Durch Vergleich der beiden Zählerstände wird festgestellt, ob die Frequenz dps Signals in einem vorgegebenen Raster liegt oder nicht. Im ersten Fall gibt die Auswerteschaltung auf einer von vier vorhandenen frequenzzugeordneten Ausgangsädern ein Signal an eine Zeichenausgabeschaltung ab und im zweiten Fall werden die Zähler der betroffenen Frequenzgruppe durch Rückstellung neu angelassen. Erst wenn die Zeichenausgabeschaltung aus beiden Auswerteschaltungen je ein Signal empfängt, is das parallelkodierte Zeichen erkanntSuch a circuit arrangement is known from DE-OS 23 41224 Two-group-Köde (2 times IaUs 4) working character receivers, the frequencies are more arriving and signals to be checked with regard to their validity with digital counters recognized in individual groups When a signal arrives, evaluation circuits become a half-cycle counter and one at the same time Clock counter left on. By comparing the two counter readings, it is determined whether the frequency dps Signal lies in a predetermined grid or not. In the first case, the evaluation circuit is on one of four existing frequency-assigned output wheels from a signal to a character output circuit and in the second case the counters are affected Frequency group restarted by resetting. Only when the character output circuit consists of both Each evaluation circuit receives a signal, the parallel-coded character is recognized

Die Zeit die eine Auswerteschaltung zur Frequenzerkennung benötigt, hängt ab von einer festgelegten Anzahl von für einen Erkennvorgang zu berücksichtigenden Perioden und von der Frequenz des zu prüfenden Signals, so daß die Signale höherer Frequenz schneller erkannt werden als die Signale niederer Frequenz. Ein in beiden Auswerteschaltungen gleichzeitig beim Auftreten eines parallelkodierten Zeichens begonnener Erkennvorgang wird aufgrund der unterschiedlichen Erkennzeiten um eine systembedingte Differenzzeit der auseinanderliegenden Zeitpunkte mit der Signalabgabe an die Zeichenausgabeschaltung abgeschlossen sein. Dieses Zeichen muß unter Berücksichtigung der systembedingten Differenzzeit als gültigThe time that an evaluation circuit needs for frequency detection depends on a specified one Number of periods to be taken into account for a recognition process and the frequency of the to test signal, so that the higher frequency signals are recognized faster than the lower signals Frequency. One in both evaluation circuits at the same time when a parallel-coded character occurs recognition process started is due to the different Detection times around a system-related difference time between the points in time with the signal output to the character output circuit must be completed. This sign must be taken into account the system-related difference time as valid

ausgegeben werden. Es ist aber auch die aus der Verwendung eines Parallelkodes ableitbare gegensätzliche Forderung nach einer möglichst kurzen Differenzzeit zu berücksichtigen, damit zwischen parallel- und serienkodierten Signalen unterschieden werden kann.are issued. But it is also the opposite which can be derived from the use of a parallel code Requirement for the shortest possible difference time to be taken into account so that between parallel and serial coded signals can be distinguished.

Zu diesem Zweck ist eine maximal zulässige Differenzzeit festzulegen.For this purpose, a maximum permissible difference time must be specified.

Wenn das zu prüfende Zeichen mit einer Störung behaftet ist, die sich nur in einer Frequenzgruppe auswirkt und somit nur in der zugehörigen Auswerteschaltung als Frequenzfeh'er oder aufgrund eines anderen Gültigkeitskriteriums als unzulässig erkannt wird, werden die Zähler dieser Auswerteschaltung durch Rückstellung neu angelassen, und die Erkennzeit verlängert sich entsprechend. Dieses an sich gültige Zeichen wird nicht als solches erkannt, weil die zulässige Differenzzeit überschritten wird.If the character to be checked is affected by a disturbance that is only in one frequency group affects and therefore only in the associated evaluation circuit as a frequency error or due to a other validity criterion is recognized as inadmissible, the counters of this evaluation circuit restarted by resetting, and the detection time is extended accordingly. This is valid in itself Character is not recognized as such because the permissible difference time has been exceeded.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, mit der auch Zeichen, die mit den erwähnten Störungen eintreffen ausgewertet werden können.The invention is based on the object of providing a circuit arrangement of the type mentioned at the beginning to indicate with the also characters that with the mentioned When faults occur, they can be evaluated.

Dies wird erfindungsgemäß dadurch erreicht, daß der Auswerteschaltung jeder Frequenzgruppe für jede andere Frequenzgruppe eine Folgeschaltung zugeordnet ist. daß das Rückstdlsignal aus jeder Frequenzgruppe an die Eingänge aller dieser Frequenzgruppe zugeordneten Folgeschaltungen gelegt ist und daß der Ausgang einer jeden Folgeschaltung mit den Rückstelleingangen der Zähler einer anderen Frequenzgruppe verbunden ist.This is achieved according to the invention in that the evaluation circuit of each frequency group for each a sequential circuit is assigned to another frequency group. that the reset signal from each frequency group is applied to the inputs of all sequence circuits assigned to this frequency group and that the Output of each sequential circuit with the reset inputs the counter of another frequency group is connected.

Dadurch ergibt sich der Vorteil, daß die zu prüfenden Signale die zusätzliche Bedingung erfüllen müssen, eine vorgebbare Zeit gleichzeitig aufzutreten, um als ein Zeichen erkannt zu werden. Damit wird der Schutz gegen Zeichenimitationen (Sprachschutz) verbessert, obwohl die Anzahl der als ungültig zurückgewiesenen Zeichen sinktThis has the advantage that the to be tested Signals must meet the additional condition to occur simultaneously for a predeterminable time in order to be used as a Characters to be recognized. This improves the protection against imitation characters (speech protection), although the number of characters rejected as invalid decreases

Desweiteren sieht die Erfindung vor, daß jede Folgeschaltung eine Torschaltung enthält deren erster Eingang das an den Eingang angelegte RückstellsignalFurthermore, the invention provides that each sequential circuit contains a gate circuit, the first of which Input the reset signal applied to the input

6$ Und deren zweiter Eingang Signale aus einem Nulldurchgangserkenner der Auswerteschaltung, ah die das Ausgangssignal der Folgeschaltung angelegt ist, zugeführt erhält Und daß der Ausgang der Torschaltung6 $ And their second input signals from one Zero crossing detector of the evaluation circuit, ah to which the output signal of the sequential circuit is applied, and that the output of the gate circuit receives

den Ausgang der Folgeschaltunß bildet.forms the output of the subsequent circuit.

Dadurch ergibt sich der weitere Vorteil, daß der zeitliche Verzug beim Auswertebeginn in den einzelnen Gruppen nicht größer als eine halbe Periodendauer ist, wodurch die vorgegebene Erkennzeit für Zeichen weiter verkürzt werden kann.This results in the further advantage that the time delay at the start of the evaluation in the individual Groups is no longer than half a period, which means that the specified recognition time for characters can be further shortened.

Vorteilhafte Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.Advantageous further developments of the invention can be found in the subclaims.

Die Erfindung wird anhand des in Zeichnung dargestellten Ausführungsbeispiels näher erläutertThe invention is explained in more detail with reference to the embodiment shown in the drawing

Zwischen den an sich bekannten Auswerteschaltungen A 1 und A 2 sind die erfindungsgemäß neu hinzugekommenen Folgeschaltungen FSl und FS2 mit ihren Anschlüssen dickstrichig dargestellt Die Bezugszeichen sind mit Indizes versehen; Index 1 bzw. 2 kennzeichnet ein Schaltelement als der Auswerteschaltung A 1 bzw. A 2 der oberen bzw. der unteren Frequenzgruppe zugegörig.Between the evaluation circuits A 1 and A 2 , which are known per se, the subsequent circuits FS1 and FS2, newly added according to the invention, are shown with their connections in thick lines. The reference symbols are provided with indices; Index 1 or 2 identifies a switching element as belonging to the evaluation circuit A 1 or A 2 of the upper or lower frequency group.

Die an einem Eingang z.B. Il der Auswcrteschaltung A 1 auftretenden Signale, die üblicherweise rechteckförmig sind, erzeugen in einem Nulldurchgangserkenner ND1 Nadelimpulse, die in einen NuIIdurchgang^c.'ähler NZ1 laufen und diesen mit jedem Nadelimpuls weiterschalten. Dem Nulldurchgangszähler NZi ist auch ein Taktzähler TZl zugeordnet, der von einem hochfrequenten Bezugstakt T in bekannter Weise geschaltet wird und dessen Rückstelleingänge RTX denen des Nulldurchgangszählers NZ \ parallelgeschaltet sind, so daß ein Rückstellimpuls R 1 beide Zähler NZX und TZX gleichzeitig beeinflußt. Sobald in den Nulldurchgangszähler NZXn Nadelimpulse gelaufen sind, ist ein bestimmter mit nz X η bezeichneter Ausgang erregt und gibt ein »!«-Signal ab. Wenn der Taktzähler TZ1 in der gleichen Zeit die Zählstellung N erreicht hat, ist auch dessen mit Iz XN bezeichneter Ausgang erregt. Beide Ausgangsanschlüsse nzXn und tzXN sind mit einer Logik L X verbunden, die bei Anwesenheit eines »1 «-Signals auf jedem Anschluß nz Xn und tzXN einen der Signalfrequenz zugeordneten Ausgang z.B. Ol der Auswerteschalt ng A X erregt.The signals occurring at an input, for example II of the output circuit A 1, which are usually square-wave, generate needle pulses in a zero crossing detector ND ^{1 which run into a zero crossing c. '} Counter NZ 1 and advance this with each needle pulse. The zero-crossing counter NZi is also assigned a clock counter TZl, which is switched by a high-frequency reference clock T in a known manner and whose reset inputs RTX are connected in parallel to those of the zero-crossing counter NZ \ , so that a reset pulse R 1 influences both counters NZX and TZX at the same time. As soon as needle pulses have run into the zero crossing counter NZXn , a certain output labeled nz X η is excited and emits a "!" Signal. If the clock counter TZ 1 has reached the counting position N at the same time , its output labeled Iz XN is also excited. Both output connections nzXn and tzXN are connected to a logic LX which, in the presence of a "1" signal on each connection nz Xn and tzXN, excites an output, eg Ol of the evaluation circuit ng AX , assigned to the signal frequency.

Angemerkt sei, daß der Taktzähler TZ X neben dem Ausgang IzX Nnoch drei weitere nicht näher bezeichnete Ausgänge an bestimmten Zählerständen zur Erkennung der anderen drei Zeichenfrequenzen dieser Gruppe enthält.It should be noted that the clock counter TZ X, in addition to the output IzX N, also contains three further outputs (not shown in more detail) at specific counter readings for recognizing the other three symbol frequencies of this group.

Wenn bei eirem Erkennvorgang der Kulldurchgangszähler NZX bis η gezählt hat und das abgegebene »!«-Signal mit keinem »1«-Signal von einem der genannten Taktzählerausgänge koinzidiert, weil die empfangene Frequenz gest'rt war, dann erzeugt die Logik L X nach dieser Feststellung ein Rückstellsignal Al. welches einerseits die Zähler NZX und TZX zurückstellt und andererseits in einer der Gruppe zugeordneten Folgeschaltung FSX ein Flipflop FFl setzt, welches ein nachgeschaltetes UND-Glied TX vorbereitet, den nächsten eintreffenden Nadelimpuls aus dem Nulldurchgangserkenner ND 2 der anderen Gruppe an die Rückstelleingänge RN2 und RT2 dieser anderen Gruppe durchzuschalten. Somit wirkt der Rückstellimpuls aus einer Gruppe auf die Zähler beider Gruppen und die Zählung beginnt in jeder Gruppe genau zum Zeitpunkt eines Nulldurchgangs, so daß immer nur die vollen Intervalle zwischen Nulldurchgängen ausgemessen werden.If, during a recognition process, the zero crossing counter has counted NZX to η and the emitted "!" Signal does not coincide with a "1" signal from one of the cycle counter outputs mentioned because the received frequency was disturbed, then the logic generates LX after this determination a reset signal Al. which on the one hand resets the counters NZX and TZX and on the other hand sets a flip-flop FFl in a sequential circuit FSX assigned to the group, which prepares a downstream AND element TX for the next incoming needle pulse from the zero crossing detector ND 2 of the other group to the reset inputs RN2 and RT2 of this group through to another group. Thus, the reset pulse from one group acts on the counters of both groups and the counting begins in each group exactly at the time of a zero crossing, so that only the full intervals between zero crossings are measured.

Der Rückstelieingang des Flipflops FFl ist mit einem in Nullstellung erregten Ausgang nz2Q des Nulldurchgangszählers NZ2 verbunden, so daß nach erfolgter Zählerrückstellung das Flipflop FFl zurückgestellt und das UND-Glied TX gesperrt wird. So v/ird verhindert, daß nachfolgende Nadelimpulse aus dem Nulldurchgangserkenner ND 2 die Zähler NZ2 und TZ 2 wiederholt zurückstellen.The reset input of the flip-flop FFl is connected to an output nz2Q of the zero-crossing counter NZ2, which is excited in the zero position, so that after the counter has been reset, the flip-flop FFl is reset and the AND element TX is blocked. This prevents subsequent needle pulses from the zero crossing detector ND 2 from repeatedly resetting the counters NZ2 and TZ 2.

Ebenso wie das in der Logik L 1 der i/beren Gruppe erzeugte Rücksiellsignal R 1 ist auch ein in der Logik L 2 der unteren Gruppe erzeugtes Rückstellsignal R 2 in beiden Gruppen wirksam. Mit dieser erfinderischen Maßnahme wird der Zählbeginn beider Gruppen zwangsweise synchronisiert. Der dabei auftretende Schlupf kann höchstens eine Halbperiode betragen; er ist bedingt durch die Zeit, die zwischen Setzen des Flipflops FFund Auftreten des nächsten Nadelimpulses vom Nulldurchgangserkenner NDverstreicht.As well as the in the logic L of the i / Beren Group 1 Rücksiellsignal generated R 1 is also a logic L in the low group generated reset signal R 2 in both groups 2 effectively. With this inventive measure, the start of counting of both groups is forcibly synchronized. The resulting slip can be a maximum of half a period; it is due to the time that elapses between the setting of the flip-flop FF and the occurrence of the next needle pulse from the zero crossing detector ND.

Es wurde schon gesagt, daß die Logik L dann ein Rückstellsignal R erzeugt, wenn die Frequenz des empfangenen Signals nicht in das vorgegebene Zeichenfrequenzraster paßt, also einem Gültigkeitskriterium nicht genügt. Gleichermaßen veranlassen auch andere Zeichenprüfeinrichtungen (nicht dargestellt) die Logik, mit der sie verbunden sind, Rückstellsignale zu erzeugen, wenn die empfangenen Signale hinsichtlich anderer Kriterien als ungültig erkannt werden.It has already been said that the logic L then generates a reset signal R if the frequency of the received signal does not fit into the predetermined character frequency grid, that is, does not meet a validity criterion. Likewise, other character checking devices (not shown) cause the logic to which they are connected to generate reset signals if the received signals are found to be invalid with regard to other criteria.

Der mit der erfindungsgemäßen Schaltungsanordnung erzielte gemeinsame Zählbeginn in beiden Gruppen impliziert eine Koinzidenzprüfung hinsichtlich der beiden Signale, die ein parallelkodiertes Zeichen bilden. Beide Signale müssen eine Mindestzeit (Erkennzeit) hindurch ungestört empfangen werden, um als gültig erkannt zu werden.The common start of counting achieved with the circuit arrangement according to the invention in both Groups implies a coincidence test with regard to the two signals that make up a parallel-coded character form. Both signals must be received undisturbed for a minimum time (detection time) in order to be used as to be validly recognized.

In mit mehr als zwei Frequenzgruppen arbeitenden Zeichenempfängern ist einer jeden Gruppe für jede andere Gruppe eine Folgeschaltung FS zuzuordnen, die entsprechend dem Ausführungsbeispiel zu beschälten ist.In character receivers operating with more than two frequency groups, a sequential circuit FS is to be assigned to each group for each other group, which is to be wired according to the exemplary embodiment.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Circuit arrangement for a character receiver for the detection of several signal frequencies transmitted simultaneously and in each case in a different frequency group as a character, in which counters for measuring the time between NuII passages are provided for each frequency group in an evaluation circuit, as well as devices which, when one is detected Interference signal generate a reset signal which starts counting for the frequency group concerned, especially for digital touch-dial receivers in telephone systems, characterized in that the evaluation circuit of each frequency group is assigned a sequential circuit (FS) for every other frequency group, so that the reset signal (R) is off each frequency group is applied to the inputs of all sequence circuits assigned to this frequency group and that the output of each sequence circuit is connected to the reset inputs (RN. RT) of the counters (NZ, TZ) of another frequency group.

2. Circuit arrangement according to claim 1, characterized in that each sequential circuit (e.g. FS 1) contains a gate circuit (T \) whose first input is the reset signal (RI) applied to the input and whose second input is signals from a zero crossing detector ( ND 2) of the evaluation circuit to which the output signal of the sequence circuit is applied, and that the output of the gate circuit forms the output of the subsequent sound.

3. Circuit arrangement according to claim 2, characterized in that each follow-up Hung (ζ. B. FS 1) contains a flip-flop (FFi) which is set by the reset signal (R \) and whose output is connected to the first input of the Gate circuit (T 1) is connected.

4. Circuit arrangement according to claim 3, characterized in that an output (nz20) which is excited in the zero position of the zero crossing counter (NZ2) of the evaluation circuit to which the output signal of the sequential circuit is applied is connected to the reset input of the flip-flop (FF 1).