DE2542102A1

DE2542102A1 - DATA PROCESSING SYSTEM

Info

Publication number: DE2542102A1
Application number: DE19752542102
Authority: DE
Inventors: Ronald H Grinner
Original assignee: Data General Corp
Current assignee: EMC Corp
Priority date: 1974-09-25
Filing date: 1975-09-20
Publication date: 1976-04-08
Also published as: JPS5731176B2; GB1520486A; AU497876B2; JPS5151244A; NL7511288A; CA1051121A; GB1520484A; DE2542102C2; AU8511175A

Description

Anmelderin: Stuttgart, 17. September 1975 Applicant: Stuttgart, September 17, 1975

Data General Corporation P 5083 S/kg Southboro, Mass. 01772Data General Corporation P 5083 S / kg Southboro, Mass. 01772

Datenverarbeitende AnlageData processing system

Die Erfindung bezieht sich auf eine datenverarbeitende Anlage mit mindestens einer Zentraleinheit und einem mehrere Speichermoduln umfassenden Speicher, zu dessen Speichermoduln die Zentraleinheit Zugriff hat, um eine Datenübertragung zwischen jedem der Öpeichermoduln und der Zentraleinheit zu bewirken.The invention relates to a data processing System with at least one central unit and a memory comprising several memory modules, to its Memory modules the central unit has access to a To effect data transfer between each of the Öpeichermoduln and the central unit.

609815/0939609815/0939

Bei datenverarbeiteuden Anlagen ist es üblich, c.i.ne einzige Zentraleinheit (CPU) in Verbindung mit einem einzigen Speichersystem zu verwenden. Eine geeignete Steuerlogik in der CFU steuert die Übertragung der Adresse un-.l der Dateninformation zwischen solchen Einheiten auf geeigneten Leitungen,, Bei der Konstruktion einer solchen datenverarbeitenden Anlage ist es erwünscht, die Steuerlogik so auszulegen, daß die Zentraleinheit auch dann mit einer Speiohereinheit arbeiten kann, wenn die Dauer eines Speicherzyklus nicht mit der Dauer des Arbeitszyklus der Zentraleinheit übereinstimmt, der Arbeitsablauf von CFU und Speicher also nicht genau synchron sind und die CPU beispielsweise mit Speichereinheiten Zusammenwirken kann, die verschiedene Arbeitsgeschwindigkeiten haben. Eine solche nichtsynchrone Arbeitsweise wird häufig wirkungsvoll so organisiert, daß die CPU- und Speicher-Arbeitszyklen nicht vollständig asynchron ablaufen, sondern vielmehr quasi-synchran, d.h«, daß zwischen ihnen eine bestimmte Phasen- oder Zeitbeziehung besteht. Ein solches System ist in der am 10.8.1973 eingereichten US-Patentanmeldung SN. 387 523 beschrieben.In the case of data processing systems, it is common to use c.i.ne use a single central processing unit (CPU) in conjunction with a single storage system. A suitable one Control logic in the CFU controls the transfer of the address un-.l of the data information between them Units on suitable lines ,, When designing such a data processing system, it is It is desirable to design the control logic so that the central unit also then has a memory unit can work if the duration of a memory cycle does not match the duration of the central processing unit's duty cycle the workflow of CFU and So memories are not exactly synchronized and the CPU interacts with memory units, for example can that have different working speeds. Such a non-synchronous way of working is common effectively organized so that the CPU and memory work cycles are not completely asynchronous, but rather quasi-synchronic, that is, that there is a certain phase or time relationship between them. One such system is disclosed in U.S. Patent Application SN. 387 523.

Um ein solches quasi-synchrones Syatem optimal auszunutzen, ist es erwünscht, daß die Arbeitsgeschwindigkeit des Gesamtsystems soweit wie möglich reduziert wird, indem ein gleichzeitiges Arbeiten von mehr als einem Speichermodul ermöglicht wird,To make the most of such a quasi-synchronous Syatem, it is desirable that the operating speed of the overall system be as high as possible is reduced by enabling more than one memory module to work at the same time,

SQ9815/QSQ9815 / Q

. ₃ - 25421. ₃ - 25421

so daß ein Zugriff zu einem zweiten Modul nicht nur möglich ist, bevor der erste Speichermodul seinen Wiedereinschreibzyklus beendet hat, sondern sogar, bevor die Datenübertragung für den ersten Modul abgeschlossen ist.so that access to a second module is not only possible before the first memory module The rewrite cycle has ended, but even before the data transfer for the first module is completed.

Da weiterhin die Konstruktion und Herstellung von Speichereinheiten allgemein verhältnismäßig teurer ist als die Konstruktion und Herstellung von Zentraleinheiten, besteht ein Weg zur Verminderung der Gesamtkosten von datenverarbeitenden Anlagen darin, mehr als einer Zentraleinheit einen Zugriff zu einem Speichersystem zu ermöglichen. Wenn eine einzige Speichereinheit mehreren Zentraleinheiten zur Verfügung steht und eine wirksame Übertragung geeigneter Adressen und Daten eine verhältnismäßig kleine Erhöhung an Kosten und Einrichtungen erfordert, kann die Gesamt-Wirtschaftlichkeit des Betriebs in bezug auf die Kosten bedeutend verbessert werden. Da weiterhin nur ein Ab-■chnitt des Speichersystems zu einer gegebenen Zeit in Aktion iat, kann die Ausnutzung des restlichen (Dells dta Bpeicharaystema verbessert werden, wenn mehr ale eine Zentraleinheit mit dem Speichersystem zusammenwirkt, so daß mehr Daten pro Zeiteinheit verarbeitet werden können.Furthermore, storage units are generally relatively more expensive to design and manufacture than the design and manufacture of central processing units, there is a way to reduce the overall cost of data processing systems in that more than one central unit has access to one Enable storage system. When a single storage unit is available to several central processing units and an effective transfer of suitable addresses and data is a relatively small increase In terms of costs and facilities, the overall economy can be reduced operation can be significantly improved in terms of cost. There is still only one section of the storage system in action at any given time may take advantage of the remaining (Dells dta Bpeicharaystema to be improved, though more than one central unit interacts with the storage system, so that more data is processed per unit of time can be.

Eine vorgechlagene Methode, die zu einem wenigstens teilweisen gleichzeitigen Betrieb von mehr als einem Speichermodul führt, besteht darin, die in dem Speichereystem gespeicherten Wörter so zu verschachtelt daßA proposed method that allows for at least partial simultaneous operation of more than one Memory module leads is those in the memory system stored words to be nested so that

609815/0939609815/0939

aufeinanderfolgende Wörter, die normalerweise hintereinander in dem gleichen Speichermodul gespeichert sind, in verschiedenen Spe.; chermoduln gespeichert werden, so daß bei der Verarbeitung der aufeinanderfolgenden Daten der Zugriff nacheinander zn verschiedenen Moduln erfolgt. Derart verschachtelte Systeme, wie sie bisher bekannt sind, bewirken einer Reduktion der ^esamtarbeitszeit des Speichersystems, indem sie einen Zugriff zu einem zweiten Speichermodul während der Zeit gestatten, während der ein erster Speichermodul seinen Wiedereinschreibzyklus ausführt. Bei Anwendungen* für die eine noch höhere Gesamtarbeitsgeschwindigkeit erwünscht ist, können die Vorteile des Prinzips der verschachtelten Speichermoduln nicht immer in der wirksamsten Weise verwirklicht werden.consecutive words that are usually consecutive are stored in the same memory module, in different memories .; chermodules saved be so that when processing the consecutive Data is accessed one after the other in different modules. Such nested systems, as they are known so far, cause a reduction in the total working time of the storage system by allow access to a second memory module during the time that a first memory module executes its rewrite cycle. For applications * for which an even higher overall working speed is desirable, the advantages of the nested memory module principle may not always be available be realized in the most effective way.

Bei bekannten Systemen, bei denen zwei oder mehr Zentraleinheiten zu einem einzigen Speichersystem Zugriff haben, ist das Speichersystem gewöhnlich als Kombination getrennter Speichermoduln fester Kapazität ausgebildet, und es sind getrennte Adressen- und Datenleitungen zwischen jeder Zentraleinheit und 3^eäem Speichermodul des Speichersystems angeordnet, zu dem die Jeweilige Zentraleinheit Zugriff hat. Die Anzahl zusätzlich benötigter Leitungen kompliziert das System und erhöht auch dessen Kosten. Obwohl eine, solche Technik der Raumaufteilung hilfreich ist, wird keine maximale Erhöhung des Gesamtwirkungsgrades der Datenverarbeitung in bezug auf die Kosten erzielt.In known systems, in which two or more central units to a single storage system access, the memory system is usually designed as a combination of separate memory modules fixed capacity, and there are arranged separate address and data lines between each central unit and 3 ^e äem memory module of the memory system to to which the respective central unit has access. The number of additional lines required complicates the system and also increases its costs. While such a technique of floor planning is helpful, it does not provide a maximum increase in overall data processing efficiency in relation to cost.

609815/0939609815/0939

Bei anderen datenverarbeitenden Mehrfachsystenen ist eine Haupt-Zentraleinh(-Lt in geeigneter V/eise ;ait einem Speichersystem verbunden. Die Arbeitslogik des Systems ist speziell so ausgelegt, daß ein Arbeitszustand für einen besonderen, äußeren Datenkanal möglich ist, so daß eine außerhalb des Systems angeordnete Zentraleinheit Zugriff zu dem Speichersystem erhalten und die gewünschten Daten zu einer von der Haupt-Zentraleinheit unabhängigen Verarbeitung entnommen werden können. Bei einem solchen System muß der Arbeitszustand des äußeren Datenkanals speziell so programmiert sein, daß die äußere Zentraleinheit das Speichersystem nur dann verwenden kann, wenn es verfügbar ist, also nur dann, wenn die Haupt-Zentraleinheit keinen Zugriff zum Speichersystem wünscht. Die Kompliziertheit der benötigten Logik, der Bedarf an zusätzlichen Schnittstellen-Einrichtungen und die relativ in-effektive Ausnutzung des Systems führen dazu, daß der Gesamtwirkungsgrad beim Betrieb eines solchen Systems in bezug auf die Kosten relativ klein ist.In other data-processing multiple systems, a main central unit (-Lt in a suitable manner; ait connected to a storage system. The working logic of the system is specially designed so that a Working status for a special, external data channel is possible, so that a central unit arranged outside the system has access to the storage system and the desired data for processing that is independent of the main central unit can be taken. In such a system, the working state of the external data channel must be special be programmed so that the external central processing unit cannot use the storage system unless it is available, i.e. only if the main central processing unit does not want access to the storage system. The complexity of the logic required, the need for additional interface devices and the relatively in-effective use of the system lead to the overall efficiency when operating a such a system is relatively small in terms of cost.

Demgemäß liegt der Erfindung die Aufgabe zugrunde, bei einer datenverarbeitenden Anlage der eingangs beschriebenen Art die Geaamt-Arbeitsgeschwindigkeit des Speichersystems zu erhöhen und außerdem für eine solche Steuerung der Arbeitsabläufe Sorge zu tragen, daß eine gleichzeitige Adressen- und Datenübertragung zwischen mehreren Zentraleinheiten und einem einzigen Speichersystem möglich ist. Accordingly, the object of the invention is to increase the overall operating speed of the memory system in a data processing system of the type described at the outset and also to ensure that the work processes are controlled in such a way that a simultaneous address and data transmission between several central units and a single memory system is possible.

609815/0939609815/0939

Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß Jeder Speichermodul Mittel aufweist, die der Zentraleinheit einen Zugriff zu dem Speichermodul gestatten, bevor eine Datenübertragung zwischen der Zentraleinheit und einem anderen der Speichermoduln abgeschlossen ist, und weitere Mittel, die eine Datenübertragung zwischen diesem Speichermodul und der Zentraleinheit gestatten, wenn die Datenübertragung zwischen der Zentraleinheit und dem anderen der Speichermoduln abgeschlossen ist.This object is achieved according to the invention in that each memory module has means that the Central unit provides access to the memory module allow before a data transfer between the central unit and another of the memory modules is completed, and further means that enable data transfer between this memory module and the Central unit allow when the data transfer between the central unit and the other of the Memory modules is complete.

Bei der erfindungsgemäßen datenverarbeitenden Anlage ist die Operationslogik des Systems so ausgebildet, daß eine Zentraleinheit einen Zugriff zu einem zweiten Speichermodul erhalten kann, bevor die Datenübertragung im Verhältnis zu einem ersten Speichermodul abgeschlossen ist. Auch kann das Auslesen von Daten aus dem zweiten Speichermodul erfolgen, während noch der Wiedereinsehreibzyklus des ersten Moduls abläuft. Die Anwendung einer solchen Überlappung der Zugriffs- od#r Holoperationen der Speiehermoduln reduziert die Geanmtverarbeitungazeit und let höchst wirksam, wenn sie mit der Anwendung einer VerachaöhtelungBtechnik gekoppelt ist. Ea wird dann eine noch größere Verminderung der Verarböitungazeit erzielt, ala es mit den bisher bekannten verschachtelten Systemen möglich iat. Ein solcher Betrieb ist unabhängig davon vorteilhaft, ob das Speichersystem in Verbindung mit einer oder mehreren Zentraleinheiten benutzt wird.In the data processing system according to the invention, the operational logic of the system is designed so that a central unit can obtain access to a second memory module before the data transmission is completed in relation to a first memory module. Data can also be read out from the second memory module while the reinsertion cycle of the first module is still running. The use of such an overlap of the access or fetch operations of the storage modules reduces the overall processing time and is highly effective when it is coupled with the use of a cross-linking technique. An even greater reduction in processing time is then achieved, ala it is possible with the previously known nested systems. Such an operation is advantageous regardless of whether the memory system is used in conjunction with one or more central processing units.

6Q9815/Q9396Q9815 / Q939

Wenn eine datenverarbeite-nde Anlage für einen Betrieb mit mehreren Zentraleinheiten eingerichtet ist, der Zugriff der Zentraleinheiten :;u einem einzigen quasisynchronen speichersystem durch die Anwendung einer einzigartigen Zeitmultiplex-Technik erfolgen, für welche die Anwendung einer einzigen Adressen-Sammelleitung und einer einzigen Daten-Sammelleitung genügt und die einen hochwirksamen Betrieb bei relativ geringen zusätzlichen Kosten ermöglicht, welche durch Konstruktion und Herstellung der hierfür notwendigen Steuerlogik bedingt sind. Wie im folgenden näher ausgeführt wird, können bei der im Zeitmultiplex arbeitenden Ausführungsform der Erfindung zwei Zentraleinheiten, die mit dem gleichen Speichersystem zusammenarbeiten und nicht gleichzeitig Zugriff zu dem gleichen Speichermodul wünschen, jeweils mit ihrer vollen Arbeitsgeschwindigkeit arbeiten, ohne daß eine Verminderung der Gesamtleistung des Systems eintritt. Wenn vier Zentraleinheiten Zugriff zu der gleichen Speichereinheit haben, können die Zentraleinheiten mit zeitlicher Versetzung paarweise betrieben werden, wie es ebenfalle nachstehend mehr im einzelnen erläutert wird. In diesem Fall findet eine Verminderung der Leistung nur statt, wenn zwei Zentraleinheiten im gleichen Zeitabschnitt beide Zugang zur Adressen-Sammelleitung oder zur Daten-Sammelleitung oder wenn zwei Zentraleinheiten in verschiedenen Zeitabschnitten Zugriff zum gleichen Speichermodul wünschen.If a data processing system for a company is set up with several central units, the access of the central units: u a single quasi-synchronous storage system through the application of a unique time division multiplexing technique for which satisfies the use of a single address bus and a single data bus and which enables highly efficient operation at a relatively low additional cost, which by construction and production of the necessary control logic are required. As will be explained in more detail below, can in the time division multiplex working embodiment of the invention two central units that work together with the same storage system and not access the same storage module at the same time wish to work in each case at their full working speed without any reduction the overall performance of the system occurs. When four central processing units have access to the same storage unit have, the central processing units can be operated in pairs with a time offset, like it is also explained in more detail below. In this case there is a decrease in Service only takes place if two central processing units both have access to the address bus in the same period of time or to the data collection line or if two central units in different time periods Want access to the same memory module.

609815/0939609815/0939

Im Fall einer datenverarbeitenden Anlage mit Mehrfachverarbeitung, die beispielsweise vier Zentraleinheiten umfaßt, ist dafür Sorge getragen, daß jeder Vorgang, beispielsweise eine Informationsübertragung, auf der Adressen-Bammelleitung oder der Daten-Sammelleitung in einem festen Zeitabschnitt stattfindet, der in einer ganzzahligen Beziehung zu der Mindestzeit steht, die für ein Befehlswort benötigt wird. Wenn beispielsweise die Mindestzeit eines Befehlswortes 200 ns beträgt, ist jeder Leitungsvorgang so ausgelegt, daß er in 100 jßi stattfinden kann. Die Gesamtzeit des Befehlswortes ist demnach in zwei Abschnitte unterteilt und es führt eine Gruppe der Zentraleinheiten die gewünschten Adressen- und Daten-Übertragungen während eines ausgewählten Zeitabschnittes, beispielsweise dem A-Abachnitt, und die andere Gruppe der Zentraleinheiten die Übertragungen während des anderen Zeitabschnittes, dem B-Abschnitt, aus_o In the case of a data-processing system with multiple processing, which includes, for example, four central units, care is taken that every process, for example information transfer, takes place on the address jamming line or the data collecting line in a fixed period of time that has an integral relationship to the Is the minimum time required for a command word. If, for example, the minimum time of a command word is 200 ns, each conduction process is designed so that it can take place in 100 µsi. The total time of the command word is therefore divided into two sections and one group of the central units carries out the desired address and data transfers during a selected time period, for example the A section, and the other group of the central units carries out the transmissions during the other time period, the B-section, from _o

Die Steuerung der Multiplex-Arbeitsweise erfolgt mit Hilfe einer Steuereinheit (MPC), die zwischen die Zentraleinheiten und das Speichersystem geschaltet ist« Die Steuereinheit beetimmt die Prioritäten dea Zugriffe der verschiedenen Zentraleinheiten zu dem Speichersystem gemäß einer vorbestimmten Zuordnung von Prioritäten zu den einzelnen Zentraleinheiten. Beiapiel0weiee erhält bei einem System mit vier Zentraleinheiten eine davon die höchste Priorität, eine zweite die nächathöchste Priorität und die beiden restlichen effektiv gleiche, abwechselnde Prioritäten.The multiplex mode of operation is controlled with Using a control unit (MPC), which is connected between the central processing units and the storage system is «The control unit determines the priorities for access to the various central units Storage system according to a predetermined assignment of priorities to the individual central units. Beiapiel0weiee receives in a system with four central units one of them the highest priority, a second the next highest priority and the other two effectively the same, alternating priorities.

60981 5/093960981 5/0939

Weitere Einzelheiten und Ausgestaltungen der Erfindung, insbesondere bezüglich der Verschachtelungs- und Uberlappungsvorgänge sowie der ausbildung der üteuereinheit in Verbindung mit den Zentraleinheiten und den Speichermoduln des Speichersystems, ergeben sich aus der folgenden Beschreibung der in der Zeichnung dargestellten Ausführungsbeispiele. Die der Beschreibung und der Zeichnung zu entnehmenden Merkmale können bei anderen Ausführungsformeη der Erfindung einzeln für sich oder zu mehreren in beliebiger Kombination Anwendung finden. Es zeigenFurther details and refinements of the invention, in particular with regard to the nesting and overlapping processes as well as the training of the control unit in connection with the central processing units and the storage modules of the storage system, result from the following Description of the embodiments shown in the drawing. The one of the description and the Characteristics to be taken from the drawing can be used individually or in other embodiments of the invention several can be used in any combination. Show it

Fig. 1 das Blockschaltbild einer datenverarbeitenden Anlage nach der Erfindung mit einer einzigen Zentraleinheit und einem Speichersystem,1 shows the block diagram of a data processing system according to the invention with a single one Central processing unit and a storage system,

Fig. 2 das Blockschaltbild eines typischen Speichermoduls des Speichersystem^ der Anlage nach Fig„ 1,FIG. 2 shows the block diagram of a typical memory module of the memory system ^ of the system according to FIG. 1,

Fig. 3 das Schaltbild eines Teils der in einem Speicheraodul nach Fig. 2 vorhandenen Logikachalirung»3 shows the circuit diagram of part of the in a memory module according to Fig. 2 existing logic analysis "

Fig. 5A eine Tabelle, welche die verschiedenen Verbindungsmöglichkeiten in der Logikschaltung nach Fig. 3 wiedergibt,5A is a table showing the various connection options reproduces in the logic circuit according to FIG. 3,

Fig. 4 bis 10 weitere Teile der in dem Speichermodul4 to 10 further parts of the in the memory module

nach Fig. 2 verwendeten Logikschaltung,logic circuit used according to Fig. 2,

Fig. 11 das Blockschaltbild einer datenverarbeitenden Anlage nach der Erfindung, die mehrere Zentraleinheiten, ein gemeinsames Speichersystem und eine damit zusammenwirkende Steuereinheit umfaßt,11 shows the block diagram of a data processing system according to the invention, which has several central units, comprises a common storage system and a co-operating control unit,

609815/0939609815/0939

Fig. 12 eine graphische Darstellung einer Ausführungsform der in der Anlage nach Fig. 11 verwendeten Zeitmultiplex-Technik,Figure 12 is a diagram of an embodiment that used in the system of FIG Time division multiplex technology,

Fig. 13 bis 18 graphische Darstellungen von typischen,13 to 18 are graphic representations of typical,

in der Anlage nach F^:,;. 11 auftretenden Signalen zur Erläuterung verschiedener Betriebszustände,in the appendix after F ^: ,;. 11 occurring signals to explain various operating states,

Fig. 19 das Blockschaltbild einer Ausführungsform der Steuereinheit der Anlage nach Fig. 11 und19 shows the block diagram of an embodiment of FIG Control unit of the system according to FIGS. 11 and

Fig. 20 bis 28 verschiedene TeiliJ der in der Steuereinheit; nach Fig. 19 verwendeten Logikschaltungen. 20 to 28 different parts of the control unit; 19 logic circuits used.

Wie aus Fig. 1 ersichtlich, ist ein einziges Speichersystem 10, das eine Anzahl getrennter Speichermoduln, die später noch im einzelnen "beschrieben und dargestellt werden, umfaßt, so angeordnet und ausgebildet, daß es mit einer Zentraleinheit 11 verkehren kann. Die Zentraleinheit 11 hat Zugang zu einer Adreaoen-Sammelleitung 16 und au einer Daten-Sammelleitung 1?, so daß von der Zentraleinheit geeignete Informationen über Adressen einem ausgewählten Speichermodul zugeführt und Daten zwischen der Zentraleinheit und dem ausgewählten Speichermodul übertragen werden können. Bei dem hier beschriebenen Ausführungabeispiel ist die Adressen-Sammelleitung eine Einrichtungaleitung für achtzehn Bit und die Daten-Sammelleitung eine in beiden Richtungen benutzbare Leitung für sechzehn Bit. Die Schnittstellensignale zwischen derAs can be seen from Fig. 1, a single memory system 10, which has a number of separate memory modules, which are later "described and illustrated in detail, includes, so arranged and designed that it can communicate with a central unit 11. The central unit 11 has access to an Adreaoen manifold 16 and on a data collecting line 1? so that suitable information about addresses can be obtained from the central unit supplied to a selected memory module and data between the central processing unit and the selected memory module can be transferred. In the embodiment described here, the address bus is one Setup line for eighteen bits and the data bus a line that can be used in both directions sixteen bits. The interface signals between the

609815/0939609815/0939

Zentraleinheit 11 und dem Speichersystem 10 umfassen fünf Speichersteuersignale 18, die mit MCI bis HÜ5 bezeichnet sind und die Informationen übermittele, welche die Adresse und eine Datenanforderun^ von der Zentraleinheit an das Speichersystem betreffen. Zwei den Speicherzustand angebende Schnittstellensignale 19, die vom Speicheraystem der Zentraleinheit zugeführt werden, liefern eine Information über den Zustand des Speichermoduls, zu welchem Zugriff gewünscht wii'd. Diese Speicherzustandsignale sind in Fig. 1 mit MS1 und MS0 bezeichnet. V/eitere Signale, die sich auf eine Steuerung der Adressen- und Datenübertragung beziehen, sowie Adressen- und Speicher-Wahlsignale stehen für einen Betrieb mit mehreren Zentraleinheiten zur "Verfügung und sind in Fig. 11 dargestellt. Sie werden jedoch für den Betrieb mit einer einzigen Zentraleinheit nicht benötigt, stehen jedoch für einen Betrieb mit mehreren Zentraleinheiten in Verbind; ig mit dem einzigen Speichersystem 10 zur Verfügung und werden später anhand der Fig. 11 bis 27 erläuterteCentral processing unit 11 and the memory system 10 comprise five memory control signals 18, which start with MCI to HÜ5 are designated and transmit the information which the address and a data request from the Central unit to relate to the storage system. Two interface signals 19 indicating the memory status, which are fed from the storage system to the central unit provide information about the status of the memory module to which access is desired. These Memory status signals are indicated by MS1 and MS0 in FIG. 1 designated. Other signals that relate to a control of the address and data transmission, as well as Address and memory selection signals are available for operation with several central units and are shown in FIG. However, they are designed to operate with a single central processing unit not required, but are connected for operation with several central units; ig with the only one Storage system 10 available and will be explained later with reference to FIGS. 11 to 27. FIG

Daa Speichersystem 10 nach Fig. 1 kann in relativ kleine Blöcke oder Speichermoduln unterteilt werden, von denen jeder beispielsweise 8K oder 16K Speicherwörter enthält. Jeder Speichermodul enthält die gesamte Takt- und Steuerlogik, die für einen von den anderen Speichermoduln unabhängigen Betrieb erforderlich ist. Beispielsweise erfolgt bei einem Kernspeichersystem, wenn die Zentraleinheit Informationen au3 einem bestimmten SpeichermodulThe storage system 10 of FIG. 1 can be relatively small in size Blocks or memory modules, each of which contains, for example, 8K or 16K memory words. Each memory module contains all of the clock and control logic required for one of the other memory modules independent operation is required. For example, in a core storage system, if the central processing unit Information from a specific memory module

6 Q 9 8 1 5/09396 Q 9 8 1 5/0939

2542125421

ausliest, wie "beispielsweise beim Holen eines Befehls, das Wiedereinschreiben der Daten in den adressierten Platz eines solchen Speichermoduls automatisch durch den Speichermodul selbst, nachdem die Zentraleinheit die Daten erhalten hat. Die Anordnung der Logik im Speichermodul, die erforderlich ist, um ein Wiedereinschreiben der Daten unabhängig von der ,Zentraleinheit zu ermöglichen, gestattet e3 der Zentraleinheit, zum Abrufen des nächsten Befehls oder zur Verarbeitung der gerade abgerufenen Daten unabhängig vom Speichersystem fortzuschreiten.reads out, such as "for example when fetching a command, the data is automatically rewritten in the addressed location of such a memory module the memory module itself after the central processing unit received the data. The arrangement of the logic in the memory module that is required for a rewrite to enable the data independently of the central unit, e3 allows the central unit to Get the next command or process the data just retrieved regardless of the storage system to progress.

Weiterhin kann das Speichersystem so ausgebildet sein, daß es für Verschachtelungsverfahren geeignet ist. Bei nicht verschachtelten Speichersystemen sind Gruppen von Speicherwörtern, beispielsweise Befehlswörtern, die normalerweise nacheinander gebraucht werden, häufig in dem gleichen Speichermodul gespeichert. Infolgedessen können nacheinander gebrauchte Wörter nicht gleichzeitig zur Verfügung stehen, da in einem Speichermodul zur gleichen Zeit nur der Zugriff zu je einem Wort möglich iatt Die Verschachtelung von Wörtern im Speicher vermindert die Wahrscheinlichkeit, daß nacheinander gebrauchte Speicherwörter sich im gleichen Speichermodul befinden, während die Wahrscheinlichkeit erhöht wird, daß zu nacheinander gebrauchten Wörtern ein gleichzeitiger Zugriff möglich ist. Gemäß einer solchen Verachachtelung der Speicherwörter werden Wörter, von denen angenommen wird, daß sie normalerweise nacheinander benutzt werden, in verschiedenen SpeichermoJuln gespeicherteFurthermore, the memory system can be designed in such a way that it is suitable for interleaving processes. In non-interleaved memory systems, groups of memory words, such as instruction words, are the usually used one after the other, often stored in the same memory module. Consequently words used one after the other cannot be available at the same time, as they are stored in a memory module for Access to only one word at a time is possible iatt The nesting of words in memory is reduced the probability that memory words used one after the other are in the same memory module while increasing the likelihood that words used one after the other will have a simultaneous Access is possible. According to such interleaving of the memory words, words from which are believed to be normally used sequentially, in different storage modules saved

60981 5/093960981 5/0939

Um das Prinzip der Verschachtelung an einem extrem vereinfachten Beispiel zu erläutern, sei angenommen, daß das Speichersystem zwei Speichermoduln umfaßt, von denen jedes vier Speicherwörter aufnimmt. Bei einem nichtverschachtelten System werden die acht Wörter, die normalerweise nacheinander benutzt werden, also in der Reihenfolge der Wörter 0, 1, 2, 3, 4, 5, 6, 7* so gespeichert, daß sich die V/örter 0, 1, 2 und 3 im Speichermodul Nr« 1 und die V/örter 4, 5» 6 und 7 im Speichermodul Nr. 2 befinden. Bei einer Zweifaöh-Verschachtelung können diese V/örter abwechselnd in jeden Speichermodul eingegeben werden, so daß sich die Wörter 0, 2, 4 und 6 im Speie he ririodul Nr. 1 und die Wörter 1, 3» 5 und 7 im Speichermodul Nr. 2 befinden. To explain the principle of nesting using an extremely simplified example, let us assume that that the memory system comprises two memory modules, each of which accommodates four memory words. at in a non-nested system, the eight words that are normally used consecutively So stored in the order of the words 0, 1, 2, 3, 4, 5, 6, 7 * so that the words 0, 1, 2 and 3 are in the Memory module no «1 and the words 4, 5» 6 and 7 in the Memory module no. 2 are located. In the case of a Zweifaöh nesting these words can be entered alternately in each memory module so that the words 0, 2, 4 and 6 in Speie he ririodul no. 1 and the words 1, 3 »5 and 7 are in memory module no.

Wird die Verschachtelung auf eine achtfache Verschachtelung ausgedehnt, also auf ein System mit acht Speichermoduln, können die aufeinanderfolgenden Wörter iü den verschiedenen Speichermoduln angeordnet sein, wie es die folgende Tabelle zeigt.If the nesting is extended to eightfold nesting, i.e. to a system with eight memory modules, the successive words can be arranged in the various memory modules, such as the following table shows.

Memory module

Nr. 1 Nr. 2 Nr. 3 Nr. 4 Nr. 5 Nr. 6 Nr. 7 Nr. )01234567 No. 1 No. 2 No. 3 No. 4 No. 5 No. 6 No. 7 No. ) 01234567

) 10 11 12 13 14 15 16 17 Wörter^ _2Q _{21 22 2? 24 2}^ _{26 2?} ) 10 11 12 13 14 15 16 17 words ^ _2Q _{21 22 2? 24 2} ^ _{26 2?}

Ni ι ι ι ι ι t ι Ni ι ι ι ι ι ι ιNi ι ι ι ι ι t ι Ni ι ι ι ι ι ι ι

B09815/0939B09815 / 0939

Ohne Verschachtelung bezeichnet normalerweise das oder die höchststellige (n) Bit (s) einer Adresse den adressierten Speichermodul, während die übrigen Bits der Adresse das spezielle Wort innerhalb des Speichermoduls bezeichnen. Demnach wird in einem 64-K-Speicheraystem, das von acht 3K-Speichermoduln Gebrauch macht, eine 16-Bit-Adresse benötigt, deren drei höchststelligen Bits das adressierte Modul bezeichnen, während die restlichen 13 Bits das spezielle Wort der sich im Speicher befindenden achttausend Wörter bezeichnen.Without interleaving usually denotes the most significant bit (s) of an address the addressed memory module, while the remaining bits of the address represent the special word within the Designate memory module. Accordingly, in a 64 K memory system, that of eight 3K memory modules Makes use, requires a 16-bit address, the three most significant bits of which identify the addressed module, while the remaining 13 bits are the special Designate word of the eight thousand words in memory.

Der Aufbau und die Betriebsweise der nach der Erfindung vorgesehenen Speichermoduln kann der Zugriff zum Speicher und der Lesevorgang in einer verminderten Gesamtarbeitszeit erfolgen, unabhängig davon, ob von einer Verschachtelung Gebrauch gemacht wird oder nicht. Danach ist die Steuerlogik so ausgebildet, daß eine Überlappung der Zugriff- und Lesevorgänge stattfinden kann, die es der Zentraleinheit ermöglicht, den Zugriff und den Lesevorgang in bezug auf einen zweiten Speichermodul au beginnen, bevor die Datenübertragung bezüglich eines ersten Speichermodula abgeschlossen ist, wie ea im folgenden beispielsweise dargestellt wirdoThe structure and the mode of operation of the memory modules provided according to the invention can allow access to the memory and the reading process takes place in a reduced total working time, regardless of whether from an interleaving Use is made or not. Thereafter, the control logic is designed so that an overlap of the Access and read processes can take place, which enables the central unit to access and read the process with respect to a second memory module au begin before the data transfer with respect to a first storage module is completed, as shown in the following for example o

Wenn ein solcher Betrieb mit einer Einrichtung gekoppelt wird, bei der die Moduln verschachtelt sind, ergibt dies eine höchst wirkungsvolle Gesamtanordnung. Die Verschachtelungstechnik reduziert die Wahrscheinlichkeit,When such an operation is coupled with a facility where the modules are nested gives this a highly effective overall arrangement. The nesting technique reduces the likelihood

609815/0939609815/0939

2542125421

daß gleichzeitig ein Zugriff zu zwei Adressen im gleichen Speichermodul verlangt wird. Die Überlappungstechnik nutzt diese Tatsache aus, indca sie im wesentlichen gleichzeitig einen Zugriff und einen Lesevorgang bei zwei verschiedeneu Speichermoduln ermöglicht, so daß die Gesamtarbeitszeit bedeutend vermindert wird.that simultaneous access to two addresses in the same memory module is required. The overlap technique takes advantage of this fact, indca they essentially simultaneously provide access and enables a read operation at two different memory modules, so that the total working time is significantly reduced.

Wenn beispielsweise ein erster Modul (z.B. Mod 1) adressiert wird, weil Daten auszulesen sind, und ein zweiter Modul (z.B. Mod 2) unmittelbar nach dem ersten Modul adressiert wird, um darin enthaltene Daten auszulesen, können beide Moduln ihre Lese- und Wiedereinschreib-Operationen in einer überlappenden Weise ausführen, wie es nachstehend gezeigt wird. Jeder unten dargestellte Zeitabschnitt hat die Dauer eines normalen Arbeitszyklus der Anlage, beträgt also beispielsweise gemäß den obigen Angaben 200 ns.If, for example, a first module (e.g. Mod 1) is addressed because data is to be read out, and a second module (e.g. Mod 2) is addressed immediately after the first module in order to be contained therein To read out data, both modules can carry out their read and rewrite operations in an overlapping manner In the manner shown below. Each time period shown below has the duration of a normal working cycle of the system, for example according to the above 200 ns.

*0* 0

__1 __1

Befehle der Zentraleinheit Central unit commands

MQD 1 BetriebMQD 1 operation

MOD 2 BetriebMOD 2 operation

Adresse Mod 1Address Mod 1

*2* 2

■€-■■' ■- - -> ■ € - ■■ ' ■ - - ->

Lesen ModReading mod

Ruhezustand Hibernation

Adresse Mod 2Address Mod 2

LesenRead

I«—>I «->

'; Lesen ι Mod 2'; Read ι Mod 2

! .Y/ieder-! .Y / ieder-

adressierten } einschreiben . _x Wortesaddressed} registered. _x word

RuhezustandHibernation

Lesen des
adressiertenReading the
addressed

WertesWorth

WiedereinschreibenRe-enroll

609815/0939609815/0939

Demnach ermöglicht der überlappende Betrieb, daß beide Moduln in nur vier Zeitabschnitten aufgerufen und 3-lesen werden, weil zu dem zweiten l-odul der Zugriff freigegeben wird und darin der Lesevorgang beginnen kann, bevor die Datenübertragung für den er ten Modul abgeschlossen war. Solange zwei verschiedene Moduln im Spiele sind, ist dieser Zustand bei Anw< idung der Ver schacht elungstechnik wahr sehe inlicher-rThus, the overlapping operation enables both modules to be called and 3-read in only four time slots because access to the second l-module is released and the reading process can begin before the data transfer for the first module was completed. As long as two different modules are involved, this state is with Anw < idling the nesting technique true see inlicher-r

So ist beispielsweise bei Anwendung einer Verschachtelungstechnik die Zeit, die zum Lesen oder Schreiben vier aufeinanderfolgender Wörter benötigt wird, gegenüber der Zeit, die bei nichtverschachtelten Systemen benötigt wird, bedeutend reduziert. Wenn beispielsweise die Zeit, die zum Lesen von vier aufeinanderfolgenden Wörtern in einem nichtverschachtelten Speichersystem benötigt wird, unter Verwendung der Überlappungs-Technik 3,2 /äs beträgt, erfordert der gleiche Vorgang bei einer Zweifach-Verschachtelung nur 1,2 i^;s und bei einer Vierfach-Verachachtelung nur 1,2 ■ s. Die Schreibzeit wird in gleicher Weise von 312 fl "bei einem nichtverschachtelten System auf 1,6 a und 0,8 β bei einer Zweifach- bzw. Vierfach-Verachachtelung reduziert.For example, when using an interleaving technique, the time required to read or write four consecutive words is significantly reduced compared to the time required in non-interleaved systems. For example, if the time it takes to read four consecutive words in a non-interleaved memory system using the overlap technique is 3.2 / as, the same process for double interleaving requires only 1.2 i ^; s and with quadruple interleaving only 1.2 ■ s. The writing time is reduced in the same way from 312 fl "with a non-interlaced system to 1.6 a and 0.8 β with double or quadruple interleaving.

Wie oben angegeben, arbeitet das bei der erfindungsgemäßen Anlage verwendete Speichersystem quasi-oynchron und es ist Jeder Speichermodul für eine Synchronisierung der Datenübertragung zu oder von dem Speicherraodul verantwortlich. Hierzu dienen die beiden in Fig. 1 dargestellten Speicherzustandsleitunbcn, welche die Speicher-As stated above, the storage system used in the system according to the invention works quasi-oynchronously and each memory module is responsible for synchronizing the data transfer to or from the memory module. The two memory status lines shown in FIG. 1 are used for this purpose.

609815/0939609815/0939

zustandaignale MS0 und MS1 führen. Wenn die Zentraleinheit Zugriff zu einem bestimmten Speichermodul verlangt und dieser Modul infolge einer früheren Anforderung einer Datenübertragung in einem "Besetzt"-Zustand ist, wird der Speichermodul d^a Signal MS0 liefern, um die Zentraleinheit von seinem Besetzt-Zustand zu unterrichten. Wenn der Speichermodul dann frei wird, um der Zentraleinheit zu dienen, wird das Signal MSl? nicht langer abgegebene Wenn die Zentraleinheit Informationen aus einem vorher ausgelösten Speichermodul auszulösen wünscht und die Daten für einen Lesevorgang und eine folgende Übertragung auf die Daten-Sammelleitung nicht bereit sind, liefert der Modul das Signal MS1, um die Zentraleinheit davon zu unterrichten, daß sie auf die Bereitstellung der Daten warten muß« Wenn der Modul endlich bereit ist, Daten zu übertragen, wird das Signal MS1 nicht langer geliefert und es stehen die Daten zur Übertragung auf der Daten-Sammelleitung zur Verfügung.Lead status signals MS0 and MS1. When the central unit Access to a specific memory module is requested and this module as a result of an earlier Request for data transfer in a "busy" state is, the memory module d ^ a signal MS0 deliver to the central unit from its busy state to teach. When the memory module becomes free to serve the central processing unit, that will Signal MSl? no longer delivered when the central unit Desires to trigger information from a previously triggered memory module and the data for a read process and a subsequent transfer to the data bus are not ready, the delivers The module sends the signal MS1 to inform the central processing unit that it is ready to provide the data must wait «When the module is finally ready to transmit data, the MS1 signal is no longer delivered and the data is available for transmission on the data collector line.

Wenn die Zentraleinheit Daten in einen Speichermodul einzuschreiben wünscht, das vorher ausgelöst worden ist, wird der Modul die Daten unmittelbar annehmen, d.h., daß daa Signal MS1 nicht geliefert wird, und verhindert, daß die neuen Daten in ein I/0-Puffer eingegeben werden. Die neuen Daten werden in den adressierten Platz eingeschrieben.If the central processing unit wishes to write data into a memory module which has previously been triggered , the module will accept the data immediately, ie that the signal MS1 is not supplied, and prevents the new data from being entered into an I / 0 buffer . The new data are written into the addressed location.

609815/0939609815/0939

Die Steuerung des Speichermoduls durch die Zentraleinheit erfolgt durch die Verwendung einer geeigneten Logik zur Erzeugung der Speichersteuersignale MG1 bis MC5. Diese Signale und deren Verwendung wird im folgenden mehr im einzelnen erläutert„ Die Logik zur Erzeugung dieser Signale braucht hier nicht im einzelnen beschrieben zu werden, da die Erzeugung solcher Signale für jede spezielle datenverarbeitende Anlage dem Fachmann bekannt ist. Ein Beispiel für eine solche Logik ist in den US-Patentanmeldungen "Microprogram Data Processing System" und "Microprogram Data Processing Technique and Apparatus", von Ronald H. Grüner bzw. Ronald H» Grüner und Carl L₀ Alsing beschrieben»The central unit controls the memory module by using suitable logic for generating the memory control signals MG1 to MC5. These signals and their use are explained in more detail below. The logic for generating these signals does not need to be described in detail here, since the generation of such signals for each specific data processing system is known to the person skilled in the art. An example of such a logic is in the US patent applications "Microprogram Data Processing System" and "Microprogram Data Processing Technique and Apparatus", described by Ronald H. Grüner and Ronald H »Grüner and Carl L ₀ Alsing»

Wie Fig. 1 erkennen läßt, löst ein Signal MC1 einen ausgewählten Speichermodul aus, wenn dieser Modul nicht gerade im "Besetzt"-Zustand ist. Wenn das Signal M(H vorliegt, ist die Speicheradresse stets auf der 18-Bit-Adressen-Sammelleitung 16 vorhanden. Diese Adresse wird von Jedem Speichermodul geprüft und es wird demgemäß der richtige Modul gewählt.As shown in FIG. 1, a signal MC1 triggers a selected memory module if this module is not currently in the "busy" state. If that Signal M (H is present, the memory address is always present on 18-bit address bus 16. This address is checked by each memory module and the correct module is selected accordingly.

Das Signal MC 2 wird erzeugt, wenn gewünscht wird, daß ein ausgewählter Modul nicht ausgelöst wird. Demgemäß kann ein solches Signal nur vorliegen, wenn auch daa Signal MC1 vorliegt. Demgemäß wird, wenn ein Speichermodul gerade nicht "besetzt" isjb und das Signal MC1 zur Auswahl dieses Moduls vorliegt, das Vorliegen des Signals MC2 das Auslösen des ausgewählten Moduls verhindern. Demgemäß bleibt dieses Speichermodul im "E¹rei^ll-Zustand6The MC 2 signal is generated when it is desired that a selected module not be triggered. Accordingly, such a signal can only be present if the signal MC1 is also present. Accordingly, if a memory module is currently not "occupied" isjb and the signal MC1 is present to select this module, the presence of the signal MC2 will prevent the selected module from being triggered. Accordingly, this memory module remains in the "E ¹ rei ^ll state" 6

609815/0939609815/0939

Die Signale MC3 und MC4- werden als Signalkombination erzeugt und sind in geeigneter Weise codiert, wie es unten bezüglich der entsprechenden Signale behandelt wird, die jeder der Zentraleinheiten zugeordnet sind, so daß die Funktionen NUR LESEN (ohne Viiedereinsuhreib-Vorgang), NUR SCHREIBEN oder LESEN (mit Wiedereinschreib-Vorgang) ausgeführt werden.The signals MC3 and MC4- are used as a signal combination and are appropriately encoded as discussed below with respect to the corresponding signals assigned to each of the central units so that the functions READ ONLY WRITE ONLY or READ (with rewriting process) are executed.

Demgemäß bestimmen die Signale MC5 und SCA die Art der Datenübertragung, welche die Zentraleinheit bezüglich des gewählten Speichermoduls auszuführen wünscht, nachdem die Zentraleinheit mit Erfolg einen Speicherzyklus ausgelöst hat. Die Codierung dieser Signale ergibt sich aus der folgenden Tabelle. Darin sind die Bezeichnungen T (True) und F (False) dazu benutzt, um anzuzeigen, ob diese Signale vorliegen oder nicht vorliegen.Accordingly, signals MC5 and SCA determine the type the data transfer that the central unit carries out with regard to the selected memory module wishes after the central unit has successfully initiated a memory cycle. The coding of this Signals can be found in the following table. This includes the terms T (True) and F (False) used to indicate whether these signals are present or not.

MC4MC4 Funktionfunction FF. FF. NULLZERO FF. 0?0? NUR LESENJUST READ 0?0? FF. SCHREIBENTO WRITE

LESENREAD

d.h., es findet kein Vorgang statt that is, no process takes place

d„h., der ausgewählte Modul ist zu lesen, Jedoch ist der Speicher·- zyklus noch nicht abgeschlossen that is, the selected module is to be read. However , the storage cycle is not yet completed

d.h., es wird dem auegewählten Speichermodul ein Schreibeignal zugeführt und der Spelcherzyklua abgeschlossen that is, a write property is supplied to the selected memory module and the spelcher cycle is completed

d.h., der gewählte Speichermodul ist auszulesen und es wird der Speicherzyklus vollendet.ie the selected memory module is to be read out and the memory cycle is completed.

6Q9815/09396Q9815 / 0939

Wenn unter Verwendung des vorstehend beschriebenen Codes eine LESE-MODIFIZIER-SCHREIB-Operation durchgeführt werden soll, geben die codierten Signale zunächst die Funktion NUR LESEN an, wonach die Punktion SCHREIBEN folgt. Die Signale MÜ3 und MC4· liegen einzeln oder gemeinsam so lange vor, wiu das Signal Ks~0 oder MSi vorhanden ist.When a READ-MODIFY-WRITE operation is performed using the code described above is to be, the coded signals first indicate the function READ ONLY, after which the puncture WRITING follows. The signals MÜ3 and MC4 · are individually or together as long as the signal Ks ~ 0 or MSi is available.

Das Signal MC5 zeigt an, daß eine Zentraleinheit den zur Datenübertragung dienenden Teil eines Speicherzyklus zu sperren wünscht. Infolgedessen verhindert dieses Signal die Benutzung der Daten-Sammelleitung durch diesen Speichermodul, so daß die Sammelleitung verfügbar bleibt.The signal MC5 indicates that a central unit is the to block serving for data transfer part of a memory cycle. As a result prevented this signal indicates the use of the data bus by this memory module, so that the bus remains available.

Ein typischer Speichermodul, der in Verbindung mit einer oder mit mehreren Zentraleinheiten geeignet ist, ist in Fig. 2 dargestellt. Zunächst bezieht sich die Beschreibung auf die Verwendung nur einer Zentraleinheit mit dem Speichersystem» Eine Beschreioung der Abschnitte des Speichermoduls, die einem Zusammenwirken mit mehreren Zentraleinheiten dienen» erfolgt später. Während Fig. 2 die Geaamtanordnung eines Speichermoduls in Form eines relativ allgemeinen Blockschaltbildes zeigt, sind spezielle Logikanordnungen zur Ausführung der allgemein behandelten Funktionen in den Fig. 3 bis 10 dargestellt. Wie aus Fig. 2 ersichtlich, empfängt die Adressenlogik 20 das Signal JlCi und geeignete Adressensignale von der Zentraleinheit. DieseA typical memory module that is suitable in connection with one or more central processing units is shown in FIG. First of all, the description refers to the use of only one central unit with the storage system »A description of the Sections of the memory module that are used to interact with several central units »will be given later. While FIG. 2 shows the overall arrangement of a memory module in the form of a relatively general block diagram shows special logic arrangements for Execution of the functions generally discussed in FIGS. 3 to 10 shown. As can be seen from Fig. 2, the address logic 20 receives the signal JlCi and appropriate address signals from the central unit. These

809815/0939809815/0939

Signale bezeichnen den speziellen Speicher odul, zu dem Zugriff gewünscht wird, wie es Fig. 3 mehr im einzelnen zeigt. Der gewählte Speichermodul liefert dann ein internes Adressenwählsignal, das der Befehlslogik 21 zugeführt wird, um die Operation des Speichermoduls auszuloten.Signals denote the special memory module, too access is desired, as Fig. 3 shows in greater detail. The selected memory module delivers then an internal address select signal applied to command logic 21 to control the operation of the memory module to sound out.

Die Befehlslogik 21 empfängt das interne Adressenwählsignal sowie die Speicherateuersignale MC2, MC 3, MC4 und MC5 und liefert geeignete interne Signale zur Steuerung der Funktion des Speichermoduls, nämlich Signale zum Auslösen von Operationen des Speichermoduls, zur Durchführung von Lese- und Schreib-Operationen oder zum Verhindern eines Auslösens des Speichermoduls oder einer Datenübertragung, wie es Fig. 4· mehr im einzelnen zeigt·The command logic 21 receives the internal address selection signal as well as the memory file control signals MC2, MC 3, MC4 and MC5 and provides suitable internal signals to control the function of the memory module, namely signals to trigger operations of the memory module, for performing read and write operations or to prevent triggering of the memory module or data transmission, as shown in FIG. 4 in more detail shows·

Der Arbeitszyklus des Speichermoduls wird von einem Taktgeber 22 gesteuert, bei dem es sich um einen üblichen Gray-Code-Taktgeber handelt, der mit einer bestimmten Zeitbeziehung zu einem Syatem-Taktsignal (SYS CLK) arbeitet und interne Taktimpulse liefert, wie sie der Speichermodul für seine Funktion benötigt, wie es im einzelnen in Fig. 5 dargestellt ist. Das Zustandsregister 23 liefert geeignete Signale zur Anzeige, ob gerade eine Datenübertragung bezüglich dieβes Moduls stattfindet, ob der Speichermodul darauf wartet, daß eine Datenübertragung bei einem anderen Speichermodul auageführt wird, oder ob der Speichermodul sich im richtigen Zustand befindet, um einzuschreibendeThe duty cycle of the memory module is controlled by a clock 22 which is a common one Gray code clock acts with a specific Time relationship to a Syatem clock signal (SYS CLK) works and delivers internal clock pulses, as they are Memory module required for its function, as shown in detail in FIG. The status register 23 supplies suitable signals for indicating whether a data transmission is currently being carried out with regard to this Module takes place whether the memory module is waiting for a data transfer from another memory module is executed, or whether the memory module is in the correct state to be written

6Q981 5/0Θ396Q981 5 / 0Θ39

Daten aufzunehmeη„ Solche Zustandesignale hängen allgemein von den FunktionsSignalen und den internen Tiktsignalen sowie den Speicherzustandsignal MS1 über der Eingangslogik 23A ab, wie es Fig. 6 im einzelnen zeigt.To record data “Such status signals hang generally from the function signals and the internal Tiktsignalen and the memory status signal MS1 via the input logic 23A, as shown in FIG. 6 in detail shows.

Das letztgenannte Signal wird von der Zustandslogik 24-erzeugt, das die beiden Speicherzustandösignal« MS0 und MS1 in Abhängigkeit von geeigneten Funktions- und Taktsignalen erzeugt und auch ein Signal liefert, dfts den "Besetzt"-Zustand des Speichers anzeigt, wie es in Fig. näher dargestellt ist.The latter signal is generated by the state logic 24, that the two memory status signals «MS0 and MS1 generated as a function of suitable function and clock signals and also supplies a signal dfts the Indicates the "busy" status of the memory, as shown in Fig. is shown in more detail.

Die Fühllogik 25 spricht auf die internen Taktsignale des Speichermoduls an um übliche Lese-, Schreib-, Abtast- und Sperrsignale für den Betrieb eines Kernspeichers zu erzeugen, wie es in Fig. 8 im einzelnen dargestellt ist. Die Prioritätslogik 26 und die Leitungslogik 27 werden später bezüglich der Arbeitsweise mit mehreren Zentraleinheiten behandelt und sind im einzelnen in den Fig. 9 und 10 näher dargestellt. The sensing logic 25 responds to the internal clock signals of the memory module to the usual read, write, scan and lock signals for the operation of a core memory to generate, as shown in Fig. 8 in detail. The priority logic 26 and the line logic 27 will be dealt with later with regard to the mode of operation with several central units and are shown in more detail in FIGS.

Die Pufferregister 28 und 29 haben einen allgemein bekannten Aufbau. Das Pufferregister 28 ist das Adressenregister, das die Adressenßi^nale aufnimmt und die Speicheradresse für die speziellen X/Y-Kernspeicher liefert. Das Pufferregister 29 ist das Datenregister, das entweder die gelesenen Daten zur Übertragung vom Speichermodul auf die Daten-SammelleitungThe buffer registers 28 and 29 are of well known construction. The buffer register 28 is that Address register that holds the address signals and the memory address for the special X / Y core memory supplies. The buffer register 29 is the data register, either the read data for transfer from the memory module to the data bus

809815/0939809815/0939

oder die Schreibdaten zur Übertragung von der Daten-Sammelleitung auf den Speichermodul aufnimmt. Der Aufbau und die Wirkungsweise solcuer Register ist allgemein bekannt und braucht hier nicht näher erläutert zu werden.or receives the write data for transmission from the data bus to the memory module. Of the The structure and mode of operation of such registers is generally known and does not need any further details here to be explained.

Wie aus Fig. 3 ersichtlich, bilden die Adressenbits XPA2, PAi und PA2 die drei höchststelligen Bits der 16 Bit (XPA2 und PA1 bis PAI5) umfassenden Adresse, die angeben, welches der acht 8K-Speichermoduln in einem nichtverschachtelten 8-Modul-(64-K)-Speichersystem adressiert worden ist« Statt dessen können auch die drei letztstelligen Bits PA13 * I^JA14 und PAI5 für die Angabe benutzt werden, welches der acht Moduln in einem 8-fach verschachtelten System adressiert worden ist, wie es oben behandelt wurde₀ Verschiedene Kombinationen einer Zweifach-, Vierfach- und Achtfach-Verschachtelung bei einem von 8K-Moduln Gebrauch machenden Speichersystem können gemäß den in der Tabelle nach Fig„ 3A veranschaulichten Verbindungen hergestellt werden. Weiterhin können zusätzliche Adressenbits XPA0 und XPAI dazu benutzt werden, die Speicherkapazität auf 256000 Plätze zu erhöhen, indem beispielsweise 32 8K-Speichermoduln verwendet werden. In diesem Fall werden fünf Bits benötigt, um ein Speichermodul zu identifizieren, so daß die Adresse 18 Bits umfassen muß. In jedem Fall wird, wenn eine Adresse in einen bestimmten Speichermodul gewählt wird, von der AdressenlogikAs can be seen from Fig. 3, the address bits XPA2, PAi and PA2 form the three most significant bits of the 16-bit address (XPA2 and PA1 to PAI5), which indicate which of the eight 8K memory modules in a non-interleaved 8-module (64 -K) memory system has been addressed «Instead, the three last-digit bits PA13 * I ^J A14 and PAI5 can be used to indicate which of the eight modules has been addressed in an 8-way interleaved system, as discussed above ₀ Various combinations of a double, quadruple and octuple interleaving in a solubilizing of 8K modules use the memory system can also illustrated in the table of Figure "3A compounds are prepared according to. Furthermore, additional address bits XPA0 and XPAI can be used to increase the storage capacity to 256,000 locations by using, for example, 32 8K memory modules. In this case five bits are required to identify a memory module, so that the address must be 18 bits. In either case, when an address is chosen into a particular memory module, the address logic

60981 5/093960981 5/0939

- 2Λ -- 2Λ -

das Signal ADDRSEL zusammen mit drei Speicherwählbits MASEL 15, MASEL 14 und IiASEL 15 gebildet, welche die drei letzten Bits der Platzadresse sind, welche Bits entweder die höchststelligen Bits, die letztstelligen Bits oder eine Kombination davon sind, je nachdem, ob das System verschachtelt ist oder nicht.the ADDRSEL signal along with three memory select bits MASEL 15, MASEL 14 and IiASEL 15 formed which the The last three bits of the location address are which bits are either the most significant bits or the last Bits or a combination thereof, depending on whether the system is interleaved or not.

Fig. 4- zeigt die spezielle Logik zur Erzeugung eines Signals SÜ&RT HEU, wenn das Signal ADDRSEL vorliegt und das Auslösen einer Funktion verhinderte Signale EÜSY οά&± MC2~ fehlen. Ein Signal DATA EIJABLE wird zur Freigabe des Datenregisters 29 geliefert, vorausgesetzt, $äß das Signal MC5 nicht angibt, daß eine Sperrung der Datenübertragung gefordert wird, und weiterhiß vorausgesetzt, daß das Signal PORT COMP nicht anzeigt, daß der Modul die Datenübertragung bezüglich eines anderen Moduls (WAITING) abwarten muß und ttlcht anzeigt, daß gerade eine Datenübertragung Stattfindet (TRAIiSPEND) _β Fig. 4- shows the special logic for generating a signal SÜ & RT HEU when the signal ADDRSEL is present and the triggering of a function is missing signals EÜSY οά & ± MC2 ~. A DATA EIJABLE signal is provided to enable the data register 29, provided that the MC5 signal does not indicate that data transfer is required, and provided that the PORT COMP signal does not indicate that the module is transferring data to another Module (WAITING) and ttlcht indicates that a data transfer is currently taking place (TRAIiSPEND) _β

Fig. 5 veranschaulicht den nach dem G-ray-Code arbeitenden Taktgenerator zur Erzeugung der vier Taktimpulse MTG0, MTGI₁ MTG 2 und MTGJ, die gemäß bekannten Prinzipien für die Gray-Gode-Taktgebung benötigt werden. Die Speicher-Taktimpulse stehen in einer bestimmten zeitlichen Beziehung zu den Taktimpulsen der Zentraleinheit, die von dem System-Taktsignal SYS OLK gesteuert wird, das dem Takteingang des Taktgebers 22 zugeführt wird ο5 illustrates the clock generator operating according to the G-ray code for generating the four clock pulses MTG0, MTGI _1, MTG 2 and MTGJ, which are required according to known principles for the Gray-Gode clocking. The memory clock pulses have a specific temporal relationship with the clock pulses of the central unit, which is controlled by the system clock signal SYS OLK, which is fed to the clock input of the clock generator 22 ο

60981 5/093960981 5/0939

. 6 zeigt die Eingangslogik 23A für das Zustandsregister 23, das ebenso wie der Taktgeber 22 in bestimmter zeitlicher Beziehung zu dem Taktgeber der Zentralexnheit über das Signal SYS CLK steht. Demgemäß zeigt das Signal TRANSPEND an, daß gerade eine Datenübertragung stattfindet_o Demgemäß wird dieses Signal immer gestellt, wenn der Speichermodul ausgelöst wird, und wird gelöscht, wenn die Datenübertragung zu oder von dem Speichermodul beendet ist. Das Signal Y/AITING wird gestellt, wenn der Speichermodul ausgelöst ist, aber bereits für einen anderen Speichermodul eine Datenübertragung stattfindet, so daß der fragliche Modul warten muß, bis der andere Modul die Datenübertragung abgeschlossen hat» Das Signal WAITING wird gelöscht, wenn die Datenübertragung bezüglich des anderen Moduls erfolglich abgeschlossen wurde». 6 shows the input logic 23A for the status register 23, which, like the clock generator 22, has a specific temporal relationship with the clock generator of the central unit via the signal SYS CLK. Accordingly, the signal TRANSPEND indicates that a data transmission takes place just _o Accordingly, it is always set this signal when the memory module is triggered, and is cleared when the data transfer is completed to or from the memory module. The signal Y / AITING is set when the memory module is triggered, but a data transfer is already taking place for another memory module, so that the module in question has to wait until the other module has completed the data transfer. The signal WAITING is cleared when the data transfer has been successfully completed with regard to the other module »

Ein Signal MBLOAD wird gestellt, wenn von der Zentraleinheit ein Schreibbefehl empfangen wird und der Speicher sich in einem Taktzustand befindet, um Daten zum Einschreiben in den Speichermodul aufzunehmen» Das Signal bleibt bis zum Bnde des Speicher-Zyklus "bestehen« Das Signal MBLOAD wird nur gestellt, wenn ein Zustand ΥΛίΙΤΕ vorliegt, während es unter allen anderen Bedingungen ungestellt bleibt.A signal MBLOAD is set when a write command is received from the central unit and the Memory is in a clocked state to accept data for writing into the memory module » The signal remains until the end of the storage cycle "pass" The MBLOAD signal is only set if there is a state ΥΛίΙΤΕ while it is under all other conditions remain unaffected.

Die Zustandslogik nach Pig. 7 liefert die Signale BW, BTFT und lüST. Das Signal SsTS teilt der Zentraleinheit mit, daß der Speichermodul besetzt ist, während das Signal MS1 die Zentraleinheit davon unterrichtet,The state logic according to Pig. 7 supplies the signals BW, BTFT and lüST. The signal SsTS divides the central unit with that the memory module is occupied while the signal MS1 informs the central unit thereof,

6Q98 1 5/09336Q98 1 5/0933

daß die Daten noch nicht zur Übertragung bereit sind, also der Speicher noch nicht den Punkt in seinem Taktzyklus erreicht hat, zu dem die Daten zur Verfugung stehen, beispielsweise den Zustand MT0_eMTG3 bis Gray-Code-Taktzyklus. Demgemäß unterbricht dieses Signal die Funktion der Zentraleinheit, bis die Daten verfügbar sind. Weiterhin liefert der Speichermodul, wenn es einem vorhergehenden Aufruf für eine Datenübertragung nachkommt, das Signal BUSY zusammen mit dem Signal MS0, um anzuzeigen, daß der Modul für eine Datenübertragung nicht zur Verfügung steht.that the data are not yet ready for transmission, that is, the memory has not yet reached the point in its clock cycle at which the data are available, for example the status MT0 _e MTG3 to Gray code clock cycle. Accordingly, this signal interrupts the function of the central unit until the data is available. Furthermore, if it complies with a previous call for a data transmission, the memory module supplies the signal BUSY together with the signal MS0 in order to indicate that the module is not available for a data transmission.

Die in Pig. 8 dargestellte Fühllogik 25 hat, wenn sie von einer Gray-Cade-Taktgebung Gebrauch macht, einen üblichen Aufbau und dient in bekannter V/eise zur Erzeugung der Signale EEAD 1, READ 2, STIlOBE, INHIBIT und WRITE, die für den Betrieb eines X/Y-Kernspeichers benötigt werden,,The one in Pig. 8 has the sensing logic 25 shown if they makes use of a Gray-Cade clocking, a common structure and is used in a known manner for generation of the signals EEAD 1, READ 2, STIlOBE, INHIBIT and WRITE, which are used for the operation of an X / Y core memory are needed,

Obwohl die vorstehende Beschreibung die Wirkungsweise einer erfindungsgemäßen Anlage mit einer einzigen, mit dem Speichersystem zusammenwirkenden Zentraleinheit behandelt, ist es auch möglich, mehrere Zentraleinheiten zusammen mit einem einzigen Speichersystem zu betreiben. Bei der in Fig. 11 dargestellten Ausführungaform ist ein einziges Speichersystem 10, das eine Anzahl getrennter Speichermoduln umfaßt, wie sie vorstehend behandelt worden sind, so ausgebildet und angeordnet,Although the above description shows the mode of operation of a system according to the invention with a single, Treated central unit interacting with the storage system, it is also possible to have several central units to operate together with a single storage system. In the embodiment shown in Fig. 11 is aform a single memory system 10 comprising a number of separate memory modules such as those above have been treated, trained and arranged in such a way that

609815/0939609815/0939

daß zu ihm vier Zentraleinheiten 11, 12, 13 und 14 Zugriff haben, die auch mit A0, Λ1, B0 und B1 bezeichnet sind. Eine den Betrieb mit mehreren Zentraleinheiten steuernde Steuereinheit 15 ist mit den vier Zentraleinheiten und dem Speichersystem so verbunden, daß sie einen Multiplexbetrieb der Zentraleinheiten mit dem Speichersystem unter Berücksichtigung vorbestimmter Prioritäten ermöglicht, Jede der Zentraleinheiten 11 bis 14 hat im Zeitmultiplex Zugang zu der einzigen Adressen-Sammelleitung 16 und der einzigen Daten-Üummelleitung 17<> Diese Sammelleitungen wurden oben bereits bezüglich des Betriebs mit nur einer Zentraleinheit behandelt. Der Zeitmultiplex-Betrieb erfolgt unter dem Einfluß der Steuereinheit in der Weise, daß eine geeignete Adresseninformation von der Zentraleinheit einem ausgewählten Speichermodul zugeführt und Daten zwischen dieser Zentraleinheit und dem ausgewählten Speichermodul übertragen werden können. Die Schnittstellensignale zwischen Jeder der Zentraleinheiten 11 bis 14 und der Steuereinheit 15 uffifaasen Jeweila fünf ßpeisesteueraignale 18, die mit 3&tÖ1 bia XMÖ5 bezeichnet wird, wobei X für die Jeweilige Bezeichnung A0, A1, B0 oder B1 der entsprechenden Zentraleinheit steht, um Informationen bezüglich der Adressen und Datenabrufe von Jeder Zentraleinheit zur Steuereinheit I5 zu übermitteln_e Drei zusätzliche Schnittst/ellensignale 19, die von der Steuereinheit 15 Jeder Zentraleinheit zugeführt werden, liefern Informationen über die Zulassung deathat four central units 11, 12, 13 and 14 have access to it, which are also designated with A0, Λ1, B0 and B1. A control unit 15, which controls the operation of several central units, is connected to the four central units and the memory system in such a way that it enables the central units to be multiplexed with the memory system, taking into account predetermined priorities. Collecting line 16 and the single data transfer line 17 <> These collecting lines have already been dealt with above with regard to operation with only one central unit. The time division multiplex operation takes place under the influence of the control unit in such a way that suitable address information can be supplied from the central unit to a selected memory module and data can be transferred between this central unit and the selected memory module. The interface signals between each of the central units 11 to 14 and the control unit 15 uffifaasen each five ßpeisesteueraignale 18, which is denoted by 3 & tÖ1 bia XMÖ5, where X stands for the respective designation A0, A1, B0 or B1 of the corresponding central unit, for information about the addresses and data fetches from each central unit to the control unit to forward _e I5 Three additional Interface / elle signals 19 that are supplied to each CPU of the control unit 15, provide information about the authorization dea

60981 5/093960981 5/0939

Antrags einer Zentraleinheit auf Zugang zu der Adressen— oder Daten-Sammelleitung. Die letztgenannten Signale sind in Fig. 1 mit XADDRSEL, XMIiMSEL und XHS0 bezeichnet, wobei X wiederum für die Bezeichnung A0, A1, B0 oder B1 der jeweiligen Zentraleinheit steht.Request from a central unit for access to the address or data collection line. The latter signals are designated in Fig. 1 with XADDRSEL, XMIiMSEL and XHS0, where X again stands for the designation A0, A1, B0 or B1 of the respective central unit.

Die Schnittstellensignale zwischen der Steuereinheit und dem Speichersystem umfassen fünf Datenabrufsignale von der Steuereinheit an die Speichereinheit, bei denen es sich effektiv um die gleichen Signale handelt, die auch bei einem Betrieb mit nur einer Zentraleinheit dem Speichersystem zugeführt werden und die hier mit MC1 bis MC5 bezeichnet sind. Weiterhin finden vier Anschluß-Codesignale Verwendung, die eindeutig die Adressen- und Datenanschlüsse der aufrufenden Zentraleinheit bezeichnen und die im folgenden als APORTjS,The interface signals between the control unit and the storage system comprise five data request signals from the control unit to the memory unit, which are effectively the same signals as the can be fed to the storage system even when operated with only one central unit and here with MC1 to MC5 are designated. Continue to find four Use connection code signals that uniquely identify the address and data connections of the calling central unit and which are hereinafter referred to as APORTjS,

i DPORT0 und DPORT1 bezeichnet sind. Zwei zusätzliche Schnittstellensignale werden von dem Speichersystem der Steuereinheit zugeführt, um anzuzeigen, ob der gewählte Speichermodul in der Lage ist, einen Speicherzyklus zu beginnen, und ob die in einem angewählten Speichermodul enthaltenen Daten zum Auslesen bereit sind«, Diese Signale sind die gleichen, wie sie als Speicherzustandsignale im Betrieb mit nur einer Zentraleinheit verwendet werden und oben mit MS0 und MS1 bezeichnet sind. _v i DPORT0 and DPORT1 are designated. Two additional interface signals are fed from the memory system to the control unit to indicate whether the selected memory module is able to begin a memory cycle and whether the data contained in a selected memory module is ready to be read out. These signals are the same as they are used as memory status signals in operation with only one central unit and are designated above with MS0 and MS1. _v

Für einen Betrieb mit mehreren Zentraleinheiten müssen die Speichermoduln in der Lage sein, die Zentraleinheit zu identifizieren, die entweder einen Zugriff zu oderFor operation with several central units, the memory modules must be able to handle the central unit to identify who either has access to or

©09815/0939© 09815/0939

eine Datenübertragung zu oder von einem speziellen Speichermodul verlangt. Diese Identifikation i«t durch die Anschluß-Codesignale gewährleistet₃ die Adressenanschluß-CA-PORT) und Datenanschluß-(D-FOHT) Codesignale umfassen«. Jeder Zentraleinheit ist ein eindeutiger Anschlußcode zugeordnet. Wenn ein Speichermodul von einer aufrufenden Zentraleinheit ausgelöst wird, wird das Adressenanschluß-Codesignal (A-PORT0 und A-PORT1) im Speichersystem zusammen mit der Adresse zugesandt und es wird der Adressenanschluß-Code in dem Speichermodul aufbewahrt, der außerdem in der oben beschriebenen Weise ausgelöst wird. Bevor Daten zu oder von dem ausgewählten Speichermodul bei einem Schreib- oder Lesevorgang übertragen werden, muß der aufbewahrte Adressenanschluß-Code mit dem zur Identifizierung dienenden Datenanschluß-Code (D-PORT0 und D-PORT1) übereinstimmen, der die Datenanforderung begleitet. Demgemäß ist der Datenanschluß-Code für Jede Zentraleinheit mit dem Adressenanschluß-Code identisch.requires data transfer to or from a special memory module. This identification is ensured by the connection code signals ₃ which include address connection CA-PORT and data connection (D-FOHT) code signals. Each central unit is assigned a unique connection code. When a memory module is triggered by a calling central unit, the address connection code signal (A-PORT0 and A-PORT1) is sent in the memory system together with the address and the address connection code is stored in the memory module, which is also stored in the manner described above is triggered. Before data is transferred to or from the selected memory module during a write or read operation, the stored address connection code must match the data connection code (D-PORT0 and D-PORT1) which is used for identification and which accompanies the data request. Accordingly, the data port code for each central processing unit is identical to the address port code.

Die spezielle Logik, die von der Steuereinheit 15 benutzt wird, wird anhand der Fig. 19 biß 28 beschrieben. In der folgenden Beschreibung werden die Zentraleinheiten 11 bis 14 mit A0, A1, B0 und B1 bezeichnet, wie es auch in Fig. 11 der Fall ist.The special logic used by the control unit 15 is used is described with reference to FIGS. 19 to 28. In the following description will be the central units 11 to 14 are designated by A0, A1, B0 and B1, as is also the case in FIG.

Bevor die Logikschaltungen im einzelnen beschrieben werden, soll der Zeitmultiplex-Betrieb und die Prioritätssteuerung anhand Fig. 12 behandelt werden. WieBefore the logic circuits are described in detail, the time division multiplex operation and the priority control should be discussed can be treated with reference to FIG. As

6Θ9815/09396Θ9815 / 0939

Fig. 12 zeigt, kann der kleinste Vortzyklus der Anlage in eine ganze Anzahl aufeinanderfolgend*.·!* Zeitabschnitte oder Phasen unterteilt werden. Bei einer aolchen, brauchbaren Zeitbeziehung, wie sie speziell in Fig. 12 dargestellt ist, ist der minimale Wortzyklus der Anlage in zwei Phasen unterteilt, die mit Α-Phase und B-Phase bezeichnet sind. Demnach hat in einem System, das von einem Minimum-V/ortzyklus von 200 ixs Gebrauch macht, jede Phase eine Dauer von 100 ns βFig. 12 shows, the smallest preliminary cycle of the system can be broken down into a whole number of consecutive *. ·! * Periods or phases can be divided. With a very useful temporal relationship like her specifically shown in Fig. 12 is the minimum Word cycle of the plant divided into two phases, which are designated with Α-phase and B-phase. So has in a system made by a minimum local cycle makes use of 200 ixs, each phase has a duration of 100 ns β

Die Anlage, die von den vier in Fig. 11 dargestellten Zentraleinheiten Gebrauch macht, ist so ausgebildet, daß die Zentraleinheiten 11 und 12 (A0 und A1) zu den Adressen- und Daten-Sammelleitungen nur während der Phase A Zugang haben, wogegen die Zentraleinheiten 13 und 14 (B0 und Bi) den Zugang zu diesen Sammelleitungen nur während der Phase B erhalten. In einer Anlage, in der nur zwei Zentraleinheiten durch die Steuereinheit gesteuert werden, kann die eine der A-Pha3# und die andere der B-Phase zugeordnet sein. In einem solchen Fall kann, solange die Zentraleinheiten verschiedene Speichermodule adressieren, keinerlei Verminderung in der Geschwindigkeit der Programmausfüfrjmng eintreten. Ein Problem ste.Mt sich nur, wenn beide Zentraleinheiten Zugriff zum gleichen Speichermodul verlangen. In diesem Fall kann eine zu einer Zeitaufteilung führende Priorität eingerichtet werden.The system which makes use of the four central units shown in FIG. 11 is designed in such a way that that the central units 11 and 12 (A0 and A1) to the address and data buses only during the Phase A have access, whereas the central units 13 and 14 (B0 and Bi) have access to these collecting lines only obtained during phase B. In a system in which only two central units are connected to the Controlled by the control unit, one of the A-Pha3 # and the other of the B-phase can be assigned. In such a case, as long as the central units address different memory modules, none of them can Decrease in the speed of program execution enter. A problem arises only if both central units have access to the same Request memory module. In this case, a priority leading to a time division can be established will.

S09815/0939S09815 / 0939

In. Fällen, in. denen, die Steuereinheit den Verkehr von vier Zentraleinheiten mit einer einzigen Speichereinheit überwacht, können keine Konflikte bezüglich des Zuganges zu Adressen- und Daten-Sammelleitungen auftreten, solange die Zentraleinheiten, die in einer der beiden Phasen arbeiten, nicht gleichzeitig Zugang zu der gleichen Sammelleitung fordern und solange eine Zentraleinheit, die in der Α-Phase arbeitet, keinen Zugriff zu dem gleichen Speichermodul fordert wie eine in der B-Phase arbeitende Zentraleinheit. Demgemäß muß bei einer Anlage mit vier Zentraleinheiten für den Fall, daß eine der Zentraleinheiten der Α-Phase Zugriff zu dem gleichen Speichermodul verlangt wie eine Zentraleinheit der B-Phase eine geeignete Interphasensteuerung vorgesehen sein, Um eine geeignete Arbeitsprioritat; zwischen den Zentraleinheiten vorzusehen,, Wenn weiterhin eine in einer bestimmten Zeitphase arbeitende Zentraleinheit gleichzeitig mit der anderen in der gleichen Zeitphase arbeitenden Zentraleinheit Zugang zu der Adressenoder der Daten-Sammelleitung haben möchte, muß eine PrioritätaBteuerung innerhalb der Phaoe vorgeßehen sein.In. Cases in. Those, the control unit will stop the traffic monitored by four central processing units with a single storage unit, there can be no conflicts regarding of access to address and data collecting lines occur as long as the central units that are in a of the two phases, do not request access to the same manifold at the same time and as long as one Central unit operating in phase does not request access to the same memory module as a central unit operating in the B phase. Accordingly, in a system with four central units in the event that one of the Α-phase central processing units requires access to the same memory module like a central unit of the B-phase, a suitable interphase control must be provided in order to an appropriate work priority; to be provided between the central units, if still one in a central unit working in a certain time phase at the same time as the other in the same time phase operating central unit would like to have access to the address or the data bus, a Priority control within the Phaoe be.

Die Prioritätssteuerung innerhalb der Phase wird anschließend zunächst in bezug auf die Α-Phase behandelt. Das Prinzip dieser Phasensteuerung ist ebenfalls auf di«. B-Phase anwendbar.The priority control within the phase is then treated first with reference to the Α phase. The principle of this phase control is also on di «. B-phase applicable.

6Q9815/Q9396Q9815 / Q939

Da die beiden Zentraleinheiten A0 und A1 die gleiche Phase teilen, kann einer Zentraleinheit willkürlich eine höhere Priorität zugeordnet werden als der anderen. So kann beispielsweise der Zentraleinheit A0 die höhere Priorität zugeordnet werden, so daß, wenn A0 einen Zugriff zu einem Speichermodul fordert, der Zugriff ao schnell wie möglich zugelassen wird_Q Jede laufende Datenverarbeitung, die von der Zentraleinheit Al ausgeführt wird, wird unterbrochen, so daß die Zentraleinheit A0 die Datenverarbeitung mit einem Minimum an zeitlicher Verzögerung aufnehmen kann. Wie die Steuerung der Prioritäten innerhalb jeder Phase erfolgt, wird bei einer Betrachtung von Fig. 11 und der Diagramme nach den Fig. 13 bis 16 besser ver_ ständlich. Wie aus Fig. 11 ersichtlich, erhält eine Zentraleinheit dann und nur dann Zugang zu der Adressen-Sammelleitung, wenn ihr charakteristisches Adressen-Wählsignal, beispielsweise das Signal A0ADDRSEL oder A1ADDRSEL erzeugt wird. Weiterhin wird jeder Zentraleinheit der Zugang zu einer Datenleitung dann und nur dann freigegeben, wenn ihr Speicher-Wählsignal, nämlich A0MEMSEL oder A1MEMSEC gebildet wird. In dieser Hinsicht und mit bezug auf Fig. 11 werden die Schnittstellensignale zwischen der Steuereinheit und jeder Zentraleinheit nachstehend in bezug auf die Zentraleinheit A0 beschrieben. Es versteht sich, daß die entsprechenden Signale die gleichen Funktionen bezüglich der anderen Zentraleinheiten ausführen.Since the two central units A0 and A1 share the same phase, one central unit can arbitrarily be assigned a higher priority than the other. For example, the central processing unit are assigned to A0 the higher priority, so that when A0 requests access to a memory module, the access ao soon as possible approved _Q is any current data processing that is performed by the central unit Al is interrupted so that the central unit A0 can start the data processing with a minimum of time delay. How the priorities are controlled within each phase can be better understood when considering FIG. 11 and the diagrams according to FIGS. 13 to 16. As can be seen from FIG. 11, a central unit receives access to the address bus if and only if its characteristic address selection signal, for example the signal A0ADDRSEL or A1ADDRSEL, is generated. Furthermore, each central unit is given access to a data line if and only if its memory selection signal, namely A0MEMSEL or A1MEMSEC, is generated. In this regard, and with reference to Fig. 11, the interface signals between the control unit and each central unit will be described below with reference to central unit A0. It goes without saying that the corresponding signals perform the same functions with respect to the other central units.

o/.O/.

609815/0939609815/0939

Demgemäß zeigt die Bildung des Signales A0MC1 durch die Zentraleinheit A0 an, daß diese Zentraleinheit die Durchführung eines Speicherzyklusses wünscht. Wenn sie von der Steuereinheit ein Signal A0ADDHSEL empfängt, das die Verfügbarkeit der Adressen-Sammelleitung anzeigt, führt die Zentraleinheit A0 der Adressen-Sammelleitung 16 eine 18-Bit-Adresse zu, um hierdurch einen durch die Adresse identifizierten Speichermodul aufzurufen,, Das Signal A0MC1 bleibt bestehen, solange das Signal A0MS0 vorhanden ist.Accordingly, the formation of the signal A0MC1 shows through the central unit A0 indicates that this central unit wishes to carry out a memory cycle. When it receives a signal A0ADDHSEL from the control unit indicating the availability of the address bus indicates, the central unit A0 supplies the address bus 16 with an 18-bit address, in order to call up a memory module identified by the address, the signal A0MC1 remains exist as long as the A0MS0 signal is present.

Die Erzeugung des Signals A0MG2 durch die Zentraleinheit A0 zeigt an, daß diese Zentraleinheit den gegenwärtigen Aufruf eines Speicherzyklus zu sperren wünscht. Demgemäß kann ein solches Signal nur vorliegen, wenn auch das Signal A0MC1 vorliegt. Bei Vorliegen des Signals A0MC2 wird das Speichersystem in geeigneter V/eise die Anforderung eines Speieherzyklua durch die Zentraleinheit A0 unbeachtet lassen· Das Signal A0MC2 bleibt bestehen, solange das Signal A0MS0 vorhanden ist.The generation of the signal A0MG2 by the central unit A0 indicates that this central processing unit is blocking the current call of a memory cycle wishes. Accordingly, such a signal can only be present if the signal A0MC1 is also present. at If the A0MC2 signal is present, the storage system will suitably request a storage cycle ignored by the central unit A0 · The signal A0MC2 remains as long as the signal A0MS0 is present.

Das Signal A0ADDRSEL wird von der Steuereinheit 15 gebildet, um anzuzeigen, daß die aufrufende Zentraleinheit Zugang zur Adressen-Sammelleitung hat. Diese Anzeige aetzt die aufrufende Zentraleinheit in Stand, die geeignete 18-Bit-Adresse auf die körperliche Adressen-Sammelleitung 16 zu geben.The signal A0ADDRSEL is generated by the control unit 15 to indicate that the calling central unit has access to the address bus. This indication enables the calling central processing unit to put the appropriate 18-bit address on the physical address bus 16.

609815/0939609815/0939

Die Bildung des Signals Ä0MEMSEL durch die Steuereinheit zeigt der anfordernden Zentraleinheit A0 an, daß sie Zugang zur Daten-Sammelleitung für die Übertragung von Lese- oder Schreibdaten hat. Bei einem Schreib-Vorgang setzt diese Anzeige die aufrufende Zentraleinheit in den Stand, eine 16-Bit-Schreibinformation auf die Daten-Sammelleitung zu geben.The generation of the signal Ä0MEMSEL by the control unit indicates to the requesting central processing unit A0 that it has access to the data bus for the transmission of read or write data. In the case of a write operation, this display sets the calling one Central unit in the state, a 16-bit write information to give to the data collection line.

Das Signal A0MS0 wird von der Steuereinheit 15 während der Α-Phase nur dann gebildet, wenn eine Adressenoder Datenübertragung von oder zu del¹ Zentraleinheit A0 im Gange ist, und v/ährend aller B-Phasen. Wenn ein solches Signal während der Α-Phase vorliegt, zeigt es an, daß die Adressen- oder Datenübertragung, die von der Zentraleinheit A0 gevninscht wird, nicht stattfinden kann. Demgemäß muß die anfordernde Zentraleinheit alle ihre Steuerleitungen im Ruhezustand halten, solange das Signal A0MS0 vorliegt. Bezüglich der Prioritätssteuerung innerhalb eines Zeitabschnittes, wie z.B. zwischen den Zentraleinheiten A0 und A1, können bei der Erläuterung der Funktion der Steuereinheit bei der Betriebssteuerung verschiedene Fälle unterschieden werden. Da der Zentraleinheit A0 willkürlich die höchste Priorität zugeordnet wurde, ist das System so organisiert, daß die Zentraleinheit A1 während der Α-Phase ständig Zutritt au der Speichereinheit hat, solange die Zentraleinheit A0 nicht einen Speicherzyklus fordert. Es können vier FälleThe signal A0MS0 is formed only by the control unit 15 during the Α phase when an address or data transmission from or to the central unit ¹ del A0 in progress, and v / hile all B-phases. If such a signal is present during the Α-phase, it indicates that the address or data transfer, which is being pinched by the central unit A0, cannot take place. Accordingly, the requesting central processing unit must keep all of its control lines in the idle state as long as the signal A0MS0 is present. With regard to the priority control within a time segment, for example between the central units A0 and A1, different cases can be distinguished when explaining the function of the control unit in the operational control. Since the central unit A0 was arbitrarily assigned the highest priority, the system is organized in such a way that the central unit A1 has constant access to the storage unit during the Α phase as long as the central unit A0 does not request a storage cycle. There can be four cases

609815/Q939609815 / Q939

betrachtet werden, um das Verständnis der Prioritätsregelung zu erleichtern. Diese vier Fälle sind beispielhaft für typische Situationen, bei denen eine PrioritätsZuordnung notwendig ist.to facilitate understanding of the priority system. These four cases are exemplary for typical situations in which priority assignment is necessary.

Für diesen Fall wird angenommen, daß die Zentraleinheit A0 nacheinander Zugriff zu zwei verschiedenen Speichermoduln wünscht und daß während der Datenübertragung bezüglich des zweiten Moduls die Zentraleinheit A1 Zugriff zu einem dritten Speichermodul haben möchte. Die zur Erläuterung der Funktion benötigten Signale sind in Fig. 13 dargestellt. Wie dort ersichtlich, zeigt während der ersten A-Phase das Signal A0MC1 die Forderung der Zentraleinheit A0 auf Zugang zu der Adressen-Sammelleitung an. Da die Adressen-Sammelleitung nicht von der Zentraleinheit A1 besetzt ist, ist der Zentraleinheit A0 der Zugang möglich. Demgemäß erzeugt die Steuereinheit das Signal A$ADDI?SEL_e Demnach wird die Adresse des ersten gewählten Speichermoduls, der als MOD 1 bezeichnet iat, auf die Adressen-Sammelleitung gegeben. Y/ährend der nächsten A-Phasa verlangt die Zentraleinheit A0 Zugriff zu einem zweiten Modul MOD 2 und empfängt das Signal A0ADDRSEL, welches anzeigt, daß die Adressen-Sammelleitung frei ist» Daraufhin wird die Adresse des Moduls MOD 2 auf die Sammelleitung gegeben. Gleichzeitig werden die Signale A0MC3 und A0MO4- gemäß einem Code derart gebildet,In this case it is assumed that the central unit A0 wishes to have access to two different memory modules one after the other and that the central unit A1 would like to have access to a third memory module during the data transmission with regard to the second module. The signals required to explain the function are shown in FIG. As can be seen there, during the first A phase, the signal A0MC1 indicates the request from the central unit A0 for access to the address bus. Since the address bus is not occupied by the central unit A1, the central unit A0 has access. Accordingly, the control unit generates the signal A $ ADDI? SEL _e. Accordingly, the address of the first selected memory module, which is designated as MOD 1, is put on the address bus. During the next A phase, the central unit A0 requests access to a second module MOD 2 and receives the signal A0ADDRSEL, which indicates that the address bus is free. The address of the module MOD 2 is then put on the bus. At the same time, the signals A0MC3 and A0MO4- are generated according to a code in such a way that

609815/0939609815/0939

daß sie den Aufruf für eine Datenübertragung in bezug auf die Daten in dem zuerst gewählten Speichermodul, also eine Lese- oder Schreiboperation anzeigen» V/enn die Daten für eine Übertragung noch nicht zur Verfügung stehen, d.h., wenn die Geschwindigkeit des Speicherzyklus so gering ist, daß ein Zugriff zu den Daten nicht innerhalb eines einzigen Befehlsvvortzyklus möglich ist, stehen die Daten für eine übertragung nicht zur "Verfügung, so daß die Anforderung während der laufenden Α-Phase nicht zugelassen werden kann und keine Daten auf die Daten-Sammelleitung gegeben werden. Während der zweiten Α-Phase wird das Signal A0MS0 gebildet, um anzuzeigen, daß die Zentraleinheit A0 bis zur nächsten Α-Phase warten muß, weil das Mikrobefehlswort nicht vollständig gebildet werden kann. In diesem Fall verlangt dahtir das Mikrobefehlswort das Aufgeben der Adresse des Moduls MOD 2 auf die Adressen-Sammelleitung und die Übertragung der Daten des Moduls MOD 1 auf die Daten-Sammelleitung. Da die letztgenannte Übertragung nicht stattfinden kann, wird das Signal A0MS0 gebildet und das Mikrobefehlswort bis zur nächsten A-Phase gespeichert. Ea aei bemerkt, daß die Steuereinheit solange, wie bei den Zentraleinheiten A0 oder A1 eine Übertragung anhängig ist, während der B-Phase automatisch die Signale A0MSJ3 oder A1MS0 bildet.that they are referring to the call for a data transfer on the data in the memory module selected first, ie indicate a read or write operation »V / enn the data is not yet available for a transfer, i.e. when the speed of the storage cycle is so small that the data cannot be accessed within a single instruction cycle is possible, the data are not available for transmission, so that the request during the current Α-phase cannot be admitted and no data is given to the data collector line will. During the second Α phase, the signal A0MS0 is generated to indicate that the central unit A0 must wait until the next Α phase because the microinstruction word cannot be completely formed. In this case, the microinstruction word requests that the address of the module MOD 2 be given to the Address bus and the transfer of the data from the MOD 1 module to the data bus. Since the The latter transmission cannot take place, the signal A0MS0 is formed and the microinstruction word bis stored for the next A phase. Ea aei noticed that the control unit as long as the central units A0 or A1 a transmission is pending, while the B phase automatically generates the signals A0MSJ3 or A1MS0.

Während der nächsten Α-Phase wird von der Steuereinheit das Signal A0MEMSEL gebildet, um anzuzeigen, daß die Daten des Moduls MOD 1 zur Übertragung zur VerfugungDuring the next Α phase, the control unit generates the signal A0MEMSEL to indicate that the Data of the MOD 1 module available for transmission

609815/0939609815/0939

stehen» Demgemäß werden die Daten von diesem Speichermodul zur Zentraleinheit A0 auf der Daten-Sammelleitung übertragen und es wird die Adresse für den Modul MOD 2 auf die Adressen-Sammelleitung gegeben. Das Signal A0MS0 ist während der Adressen- und Datenübertragung auf hohem Pegel. Während der folgenden Α-Phase begehrt die Zentraleinheit Al Zugang zu einem dritten Modul MOD 3» während die Zentraleinheit A0 gleichzeitig Zugang zu der Daten-Sammelleitung zur Übertragung von Daten vom Modul MOD verlangt. Nunmehr liefert die Steuereinheit das Signal pE3ÄEE um anzuzeigen, daß die Daten-Sammelleitung für eine Übertragung von Daten vom Modul MOD 2 £ür Verfügung steht, während gleichzeitig das Signal AIADDRSEE erzeugt wird, um anzuzeigen, daß der Zentraleinheit A1 die Adressen-Sammelleitung zur Aufgabe der Adresse des von der Zentraleinheit Al gewünschten Speichermoduls MOD zur Verfügung steht. In beiden Fällen liegen die Signale»Accordingly, the data are transferred from this memory module to the central unit A0 on the data bus and the address for the MOD 2 module is sent to the address bus. The signal A0MS0 is high during address and data transfer. During the following Α phase, the central unit desires Al access to a third module MOD 3 »while the central unit A0 simultaneously has access to the data collection line required to transfer data from the MOD module. The control unit now delivers the signal pE3ÄEE to indicate that the data bus for transferring data from the MOD 2 module Is available while the AIADDRSEE is generated to indicate that the central processing unit A1 has taken the address bus to post the address of the from the central unit Al desired memory module MOD is available. The signals are in both cases

und A1MS0 nicht vor, so daß die entsprechenden Daten- und Adressen-Übertragungen auf den entsprechenden Sammelleitungen stattfinden können. Während der nächsten A-Phaaö hat die Zentraleinheit A0 ihre Datenübertragung von dem aufgerufenen üpeichermodul abgeschloaaen, ho daß die Daten-Sammelleitung für die Zentraleinheit Al zur Übertragung von Daten bezüglich des aufgerufenen Speichermoduls MOD 3 zur Verfügung steht. Zu diesem Zeitpunkt sind die Daten jedoch nicht gültig, so daß sie nicht auf die Daten-Sammelleitung gegeben werden können, bis festgestellt wird, daß das Signal A1MS0 niedrig ist, um das Mikrobefehlswort bis zur folgendenand A1MS0 do not exist, so the corresponding data and address transfers are made to the corresponding Manifolds can take place. During the next A-Phaaö, the central unit A0 has its data transmission locked by the called up storage module, ho that the data collection line for the central unit Al to Transmission of data relating to the called up memory module MOD 3 is available. To this At this point, however, the data are not valid, so they are not sent to the data bus until the A1MS0 signal is determined to be low, the microinstruction word through to the following

^098 15/0939^ 098 15/0939

AvPhase festzuhalten, in der die Daten ihre gültige Form angenommen haben und zur Übertragung bereit sind. In diesem Zeitpunkt wird das Signal AIiUJUSEL erneut festgestellt und es werden die Daten vom Modul MOD 3 zur Zentraleinheit A1 auf der Daten-Sammelleitung in der gewünschten Weise übertragen. Hier ist vias Signal A1MS0 wiederum auf hohem Pegel.Record AvPhase in which the data has taken its valid form and is ready for transmission. At this point in time the signal AIiUJUSEL is determined again and the data is transmitted from the module MOD 3 to the central unit A1 on the data bus in the desired manner. Here, vias signal A1MS0 is again at a high level.

FALL 2CASE 2

In diesem Fall begehren die beiden Zentraleinheiten A0 und A1 gleichzeitig Zugriff zu zwei verschiedenen Speichermodulnο Bei der angenommenen Prioritätssteuerung wird der Zentraleinheit A0 der Zugriff zu dem Speichermodul zuerst gestattet, weil ihm die höhere Priorität zugeordnet ist, und es kann diese Zentraleinheit die Datenübertragung abschließen, bevor die Zentraleinheit Al Zugriff zu dem von ihr gewählten Speichermodul erhält. Fig. 14- zeigt die hierbei vorkommenden Signale in der gleichen Weise, wie sie anhand Fig. 13 behandelt worden ist. Wie ersichtlich, wird die Adrease für den von der Zentraleinheit A1 gewählten Speichermodul erst in der A-Phase auf die Adreasen-Sammelleitung gegeben, welche der Α-Phase folgt, in der die Adresse des Speichermoduls aufgegeben wurde, der von der Zentraleinheit A0 aufgerufen wurde. Die Adresse des Moduls, der von der Zentraleinheit A1 gewählt wurde, kann in dem gleichen Zeitabschnitt auf die Adressen-Sammelleitung gegeben werden, indem die von der Zentraleinheit A0 verlangteIn this case, the two central units A0 and A1 simultaneously request access to two different memory modules. With the assumed priority control, the central unit A0 is granted access to the memory module first because it is assigned the higher priority, and this central unit can complete the data transfer before the central unit Al receives access to the memory module selected by it. FIG. 14 shows the signals occurring here in the same way as was treated with reference to FIG. As can be seen, the adrease for the memory module selected by the central unit A1 is only given in the A phase to the address collecting line, which follows the Α phase in which the address of the memory module that was called up by the central unit A0 was given . The address of the module selected by the central unit A1 can be put on the address bus in the same period of time as that requested by the central unit A0

80981 5/093980981 5/0939

Datenübertragung auf der Daten-Sammelloitung stattfindet, auch wenn die tatsächliche Datenübertragung bezüglich der Zentraleinheit A0 nicht vor der folgenden Α-Phase stattfindet. Die Datenübertragung von dem von der Zentraleinheit A1 gewählten Speichermodul kann nicht stattfinden, bevor die von der Zentraleinheit A0 geforderte Datenübertragung vollständig abgeschlossen ist, also bis zu dem Zeitpunkt, zu dem die entsprechenden Signale A1MS0 und A0MS0 wie dargestellt nicht gebildet werden.Data transfer takes place on the data collection line, even if the actual data transfer with respect to the central unit A0 is not before the following Α phase takes place. The data transfer from the memory module selected by the central unit A1 cannot take place before the data transfer required by the central unit A0 has been completed is completed, i.e. until the point in time at which the corresponding signals A1MS0 and A0MS0 like not be formed.

FALL 5CASE 5

In diesem Fall fordert die Zentraleinheit A0 Zugang zu einem ausgewählten Speichermodul, während die Zentraleinheit A1 mit einer Datenübertragung von einem vorher gewählten Speichermodul befaßt ist. Wie Fig. 15 zeigt, kann unter diesen Umständen zwar die Zentraleinheit A0 Zugriff zu dem ausgewählten Speichermodul nehmen, jedoch keine Datenübertragung veranlassen, bis die Datenübertragung bezüglich des von der Zentraleinheit A1 gewählten Moduls abgeschlossen ist» Selbst dann, wenn die Daten für din von der Zentraleinheit A1 geforderte übertragung in dem Zeitpunkt, in dem die Zentraleinheit A0 den Zugriff zu einem gewählten Modul fordert, zur Übertragung noch nicht bereit sind, wird der Zentraleinheit A1 gestattet, die Datenübertragung während der folgenden A-Phase abzuschließen, bevor die Datenübertragung für den von der Zentraleinheit A0 gewählten Modul freigegebenIn this case, the central unit A0 requests access to a selected memory module while the Central unit A1 is concerned with data transmission from a previously selected memory module. As FIG. 15 shows, under these circumstances the central processing unit A0 can access the selected one Take the memory module, but do not initiate any data transfer until the data transfer regarding the module selected by the central unit A1 is »Even if the data for din is from the Central unit A1 requested transmission at the time in which the central unit A0 requests access to a selected module for transmission are not ready, the central unit A1 is allowed to start the data transmission during the following A phase to be completed before the data transmission is enabled for the module selected by the central unit A0

609815/0939609815/0939

wird, um ein Festfahren des Speichersystems zu verhindern, obwohl die Zentraleinheit A0 die höhere Priorität hat. Wie der folgende,, nachstehend behandelte Fall zeigt, muß die Zentraleinheit A1 warten, bis alle Datenübertragungen für die Zentraleinheit A0 abgeschlossen sind, wenn die Zentraleinheit A0 den Zugriff zu den Adressen- und Daten-Sammelleitungen für folgende Zugriffe zu den Speichermoduln und Datenübertragungen behalten will.is to prevent the storage system from freezing, although the central unit A0 is the higher Has priority. As the following, dealt with below Case shows, the central unit A1 must wait until all Data transfers for the central processing unit A0 are complete when the central processing unit A0 access to the address and data bus lines for subsequent accesses to the memory modules and data transfers want to keep.

FALL 4-CASE 4-

In diesem Fall begehren sowohl die Zentraleinheit A1 als auch die Zentraleinheit A0 Zugang zu zwei aufeinanderfolgenden Speichermoduln, und zwar beginnt beispielsweise die Anforderung der Zentraleinheit A1 vor der Anforderung der Zentraleinheit Α0τ VJie in Fig. 16 dargestellt, adressiert die Zentraleinheit A1 den von ihr zuerst gewählten Speichermodul, nämlich den Modul MOD 1«, Während sie in der nächsten A-Phase eine Datenübertragung verlangt, begehrt die Zentraleinheit A0 Zugriff zu dem von ihr gewählten Modul, "beispielsweise dem Modul MOD 3« Da der Zentraleinheit A0 eine höhere Priorität gegeben wurde ala der Zentraleinheit A1, erhält sie vorrangig den Zugang zu der Adressen-Sammelleitung während der zweiten A-Phase, so daß ein Zugriff der Zentraleinheit A1 zum Speicher, beispielsweise zum Modul MOD 2, verhindert wird und die gewählte Adresse für den Modul MOD 3 von der Zentraleinheit A0 auf die Adressen-Saimaelleitung gegeben werden kann. Während der nächsten A-PhaseIn this case, both the central unit A1 and the central unit A0 request access to two successive memory modules, for example the request from the central unit A1 begins before the request from the central unit Α0τ As shown in FIG. 16, the central unit A1 addresses the first selected by it Memory module, namely the module MOD 1 «, While it requests data transmission in the next A phase, the central unit A0 requests access to the module selected by it," for example the module MOD 3 «Since the central unit A0 has been given a higher priority ala of the central unit A1, it receives priority access to the address bus during the second A phase, so that the central unit A1's access to the memory, for example to the module MOD 2, is prevented and the selected address for the module MOD 3 from the Central unit A0 can be given to the address room line during the next A phase

6 0 9815/09396 0 9815/0939

verlangt das Befehlswort der Zentraleinheit A1 eine Datenübertragring bezüglich des Speichermoduls MOD und eine Adressenübertragung für den ausgewählten Speichermodul MOD 2_O Da jedoch die Zentraleinheit A0 die Priorität über die Adressen-Sammelleitung für die folgende Adressierung des ausgewählten Speichermoduls, beispielsweise des Moduls MOD 4, behält, kann der Befehl der Zentraleinheit A1 nicht voll ausgeführt werden. Um jedoch einen Verlust der Daten zu vermeiden, zu denen die Zentraleinheit A1 bezüglich des gewählten Moduls MOD 1 Zugriff erhalten hat, werden die abgerufenen Daten in ein Pufferregister gebracht, das sich in der Steuereinheit befindet und in Fig. 16 durch A1BUF identifiziert ist, so daß während folgender Arbeitszyklen die Daten im Register A1BUF erhalten bleiben, bis sie auf der Daten-Sammelleitung übertragen werden können. Das Eingeben der Daten in das Pufferregister gibt auch die Möglichkeit, daß diese Daten in den Speichermodul MOD 1 wieder eingeschrieben werden, so daß sie für den Zugriff durch eine andere Zentraleinheit, beispielsweise die Zentraleinheit A0, zur Verfügung stehen. Wenn die Adressen-Sammelleitung frei wird, kann die von der Zentraleinheit ü.1 gewählte Adresse des Moduls MOD auf diese Adressen-Sammelleitung gegeben werden. Inzwischen ist die Zentraleinheit A0 in der Lage, die Daten aus dem Modul MOD 3 auf die Daten-Sammelleitung zu bringen. Da die Zentraleinheit k0 ihren Zugang zuthe command word of the central unit A1 requires a data transfer ring with respect to the memory module MOD and an address transfer for the selected memory module MOD 2 _O. However, since the central unit A0 retains the priority over the address bus for the subsequent addressing of the selected memory module, for example the module MOD 4, the command of the central unit A1 cannot be fully executed. However, in order to avoid a loss of the data to which the central processing unit A1 has been given access with regard to the selected module MOD 1, the retrieved data are placed in a buffer register which is located in the control unit and is identified in FIG. 16 by A1BUF, see above that the data are retained in register A1BUF during the following work cycles until they can be transferred on the data bus. Entering the data in the buffer register also enables these data to be rewritten into the memory module MOD 1 so that they are available for access by another central unit, for example the central unit A0. If the address bus is free, the address of the module MOD selected by the central unit ü.1 can be given to this address bus. The central unit A0 is now able to transfer the data from the MOD 3 module to the data collection line. Since the central unit k0 its access to

609815/0939609815/0939

der Daten-Sammelleitung behält, müssen die im Register A1BUF gespeicherten Daten darin gehalten werden, bis die Daten-Sammelleitung verfügbar wird» Infolgedessen ist eine Übertragung der Daten aus dem Register A1BUF auf die Daten-Sammelleitung erst möglich, nachdem die Datenübertragung bezüglich des von der Zentraleinheit A0 adressierten Speichermoduls MOD 4 beendet ist. Die Datenübertragung bezüglich des von der Zentraleinheit A1 ausgewählten Moduls MOD 2 kann dann in der nächstfolgenden Α-Phase erfolgen, wie es Fig. 16 zeigt. Bei jeder der vorstehend genanten Operationen sind die geeigneten Signale A0MS0 und A1HS0 im niedrigen Zustand, wenn der Mikrobefehl nicht ausgeführt werden kann, und im hohen Zustand, wenn dessen Ausführung möglich ist.the data collector retains, the data stored in register A1BUF must be retained in it until the data bus becomes available »As a result, there is a transfer of the data from the register A1BUF on the data collecting line only possible after the data transfer with respect to the from the central unit A0 addressed memory module MOD 4 has ended. The data transfer related to the from the central unit A1 selected module MOD 2 can then take place in the next following Α phase, as FIG. 16 shows. at for any of the above operations, the appropriate signals A0MS0 and A1HS0 are low, when the microinstruction cannot be executed and high when it can be executed.

Die vorstehend als Beispiele beschriebenen Fälle, bei welchen den Funktionen der Zentraleinheiten A0 und A1 geeignete Prioritäten zugeordnet worden sind, befassen sich im wesentlichen mit den Prioritäten innerhalb der Arbeitsphasen oder Zeitabschnitte. Diese Fälle gelten analog auch für den Betrieb der Zentraleinheiten B0 und B1. Obwohl die Steuereinheit auf diese Weise wirksam die gewünschten Prioritäten erteilen kann, um beim Betrieb entstehende Konflikte innerhalb Jeder Phase zu lösen, stellt sich ein Problem, wenn eine in der Α-Phase aktive Zentraleinheit zu dem gleichen Speichermodul Zugriff haben will, mit dem gerade eine Zentraleinheit der B-Phase verkehrt. Wenn nicht auch in diesem Fall für eine geeignete ZuordnungThe cases described above as examples in which the functions of the central units A0 and A1 appropriate priorities have been assigned, essentially deal with the priorities within the work phases or time periods. These cases also apply analogously to the operation of the central units B0 and B1. Although the control unit in this way you can effectively assign the desired priorities to avoid conflicts that arise during operation To solve within each phase, a problem arises when a central unit active in the Α-phase to the wants to have access to the same memory module that a B-phase central unit is currently using. if not even in this case for a suitable assignment

6098 15/09396098 15/0939

von Prioritäten Sorge getragen wird, kann einer bevorrechtigten Zentraleinheit, beispielsweise der Zentraleinheit A0, der Zugriff zu einem solchen Speichermodul verwehrt bleiben, bis eine Zentraleinheit der B-Phase mit geringerer Priorität, beispielsweise die Zentraleinheit B1, den Verkehr mit einem solchen Speichermodul beendet hat. Die hierdurch bedingte Wartezeit könnte unter gewissen Bedingungen sehr erheblich sein. Ohne eine Prioritäts-Zuordnung im Verhältnis der in verschiedenen Phasen arbeitenden Zentraleinheiten kann es also vorkommen, daß eine Zentraleinheit mit hoher Priorität, wie die Zentraleinheit A0, eine erhebliche Latenzzeit aufweist, also eine Zeit, welche die Zentraleinheit abwarten muß, um Zugriff zu einem gewählten Speichermodul zu erhalten.is taken care of by priorities, a preferred central unit, for example the Central unit A0, access to such a memory module is denied until a central unit the B phase with lower priority, for example the central unit B1, the traffic with such a memory module has ended. The resulting waiting time could be under certain conditions be very significant. Without a priority assignment in relation to those working in different phases Central units, it can happen that a central unit with high priority, such as the central unit A0, has a considerable latency, that is, a time which the central unit must wait to To get access to a selected memory module.

Eine wirksame Zwischenphasen-PrioritätaZuordnung kann gemäß dem folgenden Codierschema erfolgen, das sich auf die Anschluß-Codesignale bezieht.An effective interphase priority assignment can according to the following coding scheme relating to the port code signals.

609815/0939609815/0939

Ar-Port 0 Α-Port Ar port 0 Α port Λ Λ Prioritätpriority

0 Die Zentraleinheit mit der höchsten 0 The central unit with the highest

Priorität, beispielsweise die Zentraleinheit A0, für welche die kleinste Wartezeit "bein Zugriff zu einem ausgewühlten üpeii.hermodul vorgesehen ist,Priority, for example the central unit A0, for which the smallest Waiting time "when accessing a selected one üpeii.hermodul is provided,

1 Bezeichnet die Zentraleinheit mit der1 Designates the central unit with the

nächsthöchsten Priorität, z.B. die Zentraleinheit B0, für welche eine minimale Wartezeit vorgesehen ist, solange die Zentraleinheit mit der höchsten Priorität nicht Zugriff zu dem gleichen Speicherinodul verlangtenext highest priority, e.g. the central unit B0, for which a minimum waiting time is provided as long as the central processing unit with the highest priority does not have access to it required the same storage module

0 Bezeichnet eine Zentraleinheit einer0 Designates a central unit of a

Phase, mit einer gemeinsamen unteren Priorität, beispielsweise die Zentraleinheit A1, für die eine minimale Wartezeit nur solange vorgesehen ist, wie keine andere Zentraleinheit, nämlich eine der Zentraleinheiten A0, B0 oder B1, zu dem gleichen üpeichermodul Zugriff verlangt.Phase, with a common lower Priority, for example the central unit A1, for which a minimum Waiting time is only provided as long as no other central unit, namely one of the central units A0, B0 or B1, requests access to the same memory module.

Λ Bezeichnet eine Zentraleinheit einer Phase, mit einer gemeinsamen unteren Priorität, beispielsweise die Zentraleinheit B1, i'iir die eine minimale Wartezeit nur solange vorgesehen ist, wie keine andere Zentraleinheit, nämlich eine der Zentraleinheiten A0, B0 oder A1, zu dem gleichen Speichermodul Zugriff verlangt. Λ denotes a central unit of a phase with a common lower priority, for example, the CPU B1, i'iir a minimum waiting time is provided only as long as no other central processing unit, namely, one of the central units A0, B0 or A1, to the same memory module access demands.

609815/0939609815/0939

Wie die vorstehende Tabelle zeigt, wurde den beiden Zentraleinheiten A1 und B1 mit der kleinen Priorität tatsächlich die gleiche Priorität zugeordnet, so daß, wenn ein Speichermodul gerade mit der Zentraleinheit A1 zusammenarbeitet und ein Aufruf von der Zentraleinheit B1 vorliegt, der Speichermodul automatisch bei der nächsten B-Phase, die nach dem Abschluß des Speicherzyklus folgt, auf die Zentraleinheit B1 umschaltet, vorausgesetzt, daß keine Aufrufe von einer der Zentraleinheiten A0 oder B0 mit höherer Priorität vorliegt. Beim Arbeiten mit der vorstehend behandelten Prioritätslogik wird der ivnschlußcode der Zentraleinheit, die den Speichermodul als erste auslöst, in geeigneter V/eise gespeichert. Wenn während der Zeit, während der der Speichermodul besetzt und ein solcher Anschlußcode gespeichert ist, der Speichermodul einen Aufruf von einer Zentraleinheit mit höherer Priorität erhält, wird der vorher gespeicherte Anschlußcode durch den Anschlußcode höherer Priorität ersetzte Y/enn ein solcher Anschlußcode höherer Priorität gespeichert wird, wird ein Prioritäts-Umschalt-Flipflop in dem Speichermodul gestellt, das ein Signal PSP liefert, so daß während des nächsten Speicherzyklus automatisch auf den Anschluß mit der höheren Priorität umgeschaltet wird, selbst wenn ein solcher Vorgang ein Umschalten der Betriebsphase erfordert. V/enn eine weitere Anfrage mit einem Anschlußcode noch höherer Priorität eintrifft, dann wird der vorher gespeicherte Anschlußcode gelöscht und es wird der neue Anschlaßcode mit noch höherer Priorität gespeichert. V/enn der Speichermodul frei ist, wird es nur den Aufruf von der Zentraleinheit annehmen, deren Anschlußcode gespeichert ist oder deren Anschlußcode einen gespeicherten ersetzt hat.As the table above shows, the two central processing units A1 and B1 were given the low priority actually assigned the same priority, so that if a memory module is currently connected to the central unit A1 cooperates and there is a call from the central unit B1, the memory module automatically with the next B-phase, which follows after the completion of the memory cycle, switches to the central processing unit B1, provided that there are no calls from one of the central units A0 or B0 with a higher priority. When working with the The priority logic discussed above is the connection code of the central unit, which has the memory module first triggers, stored in a suitable manner. If during the time during which the memory module is occupied and a such connection code is stored, the memory module receives a call from a central processing unit with a higher priority is obtained, the previously stored connection code is replaced by the connection code of higher priority Y / enn a such higher priority connection code is stored, becomes a priority toggle flip-flop in the memory module placed, which supplies a signal PSP, so that during the next memory cycle automatically on the Port with the higher priority is switched even if such an operation involves switching the Operating phase required. If another request arrives with a connection code with an even higher priority, then the previously stored connection code is erased and the new connection code is still used higher priority. If the memory module is free, it will only be called by the central processing unit accept whose connection code is stored or whose connection code has replaced a stored one.

609815/0939609815/0939

Wenn beispielsweise von der Zentraleinheit B1 ein Speicheriaodul gewählt und dadurch der Speichermodul in den Besetzt-Zustand gebracht worden ist und die Zentraleinheit A1 Zugriff zu diesem Speicheriaodul begehrt, so wird dieses Begehren abgewiesen, weil der öpeichermodul gerade besetzt isto Der Anschlußcode der Zentraleinheit A-I wird jedoch gespeichert und es wird das Prioritäts-Umschalt-Flipflop gestellt, so daß beim nächsten Speicherzyklus der Zentraleinheit A1 der gewünschte Zugriff zu den Speichermodul freigegeben wird. Wenn der Speichermodul in der B-Phase frei wird, wird er jede weitere Anfrage der Zentraleinheit Bi zurückweisen und statt dessen in der nächsten Α-Phase die Anfrage der Zentraleinheit A1 annehmen.For example, if a Memory module selected and thereby the memory module has been brought into the occupied state and the central unit A1 has access to this memory module requested, this request is rejected because the memory module is currently occupied. o The connection code of the central unit A-I is saved and the priority toggle flip-flop is set so that the next memory cycle of the central unit A1 the desired access to the memory module is enabled. When the memory module is in the B phase becomes free, it will reject any further request from the central unit Bi and instead in the in the next Α phase, accept the request from the central unit A1.

Der Prioritätsfluß hätte in den vorstehend genannten beiden Fällen unter den folgenden Bedingungen umgeleitet werden können. Insbesondere hätte in dem Fall, daß im Zeitpunkt des Freiwerdens des von der Zentraleinheit Bi gewählten Speichermoduls ein Aufruf von der Zentraleinheit B0 vorlage, der Speichermodul den Aufruf der Zentraleinheit B0 angenommen. Da die Zentraleinheit B0 eine höhere Priorität hat als die Zentraleinheit B1, hätte die Steuereinheit zugelassen, daß die Zentraleinheit B0 die Datenübertragungen während der B-Phasen abschließt«The priority flow could have been rerouted in the above two cases under the following conditions. In particular, in the event that a call from the central unit B0 was present at the time when the memory module selected by the central unit Bi was free, the memory module would have accepted the call from the central unit B0. Since the central unit B0 has a higher priority than the central unit B1, the control unit would have allowed the central unit B0 to complete the data transfers during the B phases «

60981 5/093960981 5/0939

Wenn in deia Zeitpunkt, in dem der von der Zentral einheit Bi gewählte öpeicheriaodul frei wurde und zur Α-Phase umschaltete, ein Aufruf für diesen Speichermodul von der Zentraleinheit A0 vorliegt, würde der Aufruf der Zentraleinheit A1 von der !Steuereinheit zurückgehalten werden, während der Aufruf der Zentraleinheit A0 freigegeben würde.If at deia point in time at which the storage module selected by the central unit Bi became free and switched to the Α phase, there is a call for this memory module from the central unit A0, the call to the central unit A1 would be held back by the control unit during the Calling the central unit A0 would be enabled.

Zwei weitere Beispiele zur Veranschaulichung der Prioritätssteuerung im Verhältnis zwischen den Arbeitsphasen werden im folgenden anhand der Fig. 17 und 18 beschrieben.Two more examples to illustrate the priority control in the relationship between the Work phases are described below with reference to FIGS. 17 and 18.

In diesem in Fig. 17 veranschaulichten Fall wünscht die Zentraleinheit Al Zugang zu zwei verschiedenen Speichermoduln, nämlich den Moduln !.IOD 1 Und MOD 2, und eine entsprechende Datenübertragung. Die Zentraleinheit B1 wünscht jedoch Zugriff zu dem letztgenannten Speichermodul MOD 2 und löst diesen Speichermodul aus, bevor die Zentraleinheit A1 Zugang zu dieaem Speichermodul erhalten hat. Wie ersichtlich, kann der Befehl der Zentraleinheit Δ1, der ein Adreasieren des Bpeichermoduls MOD 2 und eine Übertragung der Daten des Speichermoduls MOD 1 verlangt, nicht ausgeführt werden, weil der Speichermodul MOD 2 durch daa Adreaeieren durch die Zentraleinheit Bi und die geforderte Datenübertragung besetzt ist. Demgemäß werden die Daten von dem ßpeichermodul MOD 1 auf daa Al-Speicherregister für eine vorüber gehende Speicherung übertragen, was durch daa Signal A1BUF In this case illustrated in FIG. 17 , the central unit A1 wishes access to two different memory modules, namely the modules IOD 1 and MOD 2, and a corresponding data transmission. The central unit B1, however, wants access to the last-mentioned memory module MOD 2 and triggers this memory module before the central unit A1 has received access to the memory module. As can be seen, the command of the central unit Δ1, which requires an addressing of the B memory module MOD 2 and a transfer of the data from the memory module MOD 1, cannot be carried out because the memory module MOD 2 is occupied by the processing by the central unit Bi and the requested data transfer . Accordingly, the data is transferred from the memory module MOD 1 to the A1 memory register for temporary storage, which is indicated by the signal A1BUF

609815/0939609815/0939

angezeigt wird, während die Zentraleinheit 131 die Datenübertragung bezüglich des Moduls MOD 2 vollendet und das automatische Wiedereinschreiben der Daten stattfindet. Nach der letztgenannten Datenübertragung kann die Zentraleinheit A1 den Speichermodul MOD 2 adressieren und gleichzeitig die Daten des Speichermoduls MOD 1 von dem Pufferspeicher auf die Datenleitung übertragen. Anschließend kann die Übertragung der Daten des Speichermoduls MOD 2 auf die Daten-Sammelleitung stattfinden, wie es Fig. 17 zeigt.is displayed while the central unit 131 is the Data transfer on the MOD 2 module completed and the automatic rewriting of the Data takes place. After the last-mentioned data transfer, the central unit A1 can use the memory module Address MOD 2 and at the same time the data of the memory module MOD 1 from the buffer memory transmit the data line. The data can then be transferred to the memory module MOD 2 the data bus take place as shown in FIG. 17 shows.

FALL 6CASE 6

Der in Fig. 18 veranschaulichte Fall betrifft die Verwendung der vorstehend behandelten Zwischenphasen-PrioritatsZuordnung bei Verwendung eines Hochgeschwindigkeits-Speichers, bei dem beispielsweise der Speicherzyklus die gleiche Dauer hat wie die Mindestdauer eines Befehlswortzyklus. Beim dargestellten Fall begehren die beiden Zentraleinheiten A1 und B1 Zxigriff zu dem gleichen Speichermodul, wobei der Aufruf der Zentraleinheit A1 vor demjenigen der Zentraleinheit B1 vorliegt. In diesem Fall muß die Datenübertragung bezüglich der Zentraleinheit -M abgeschlossen sein, bevor eine Datenübertragung bezüglich der Zentraleinheit B1 stattfinden kann, wie es Fig. 18 zeigt.The case illustrated in FIG. 18 relates to Use of the interphase priority assignment discussed above when using high-speed storage, in which, for example, the storage cycle has the same duration as the minimum duration of a Command word cycle. In the case shown, they desire both central processing units A1 and B1 access to the same Memory module, whereby the call of the central unit A1 before that of the central unit B1. In this In this case, the data transfer with respect to the central unit -M must be completed before a data transfer can take place with respect to the central unit B1, as FIG. 18 shows.

Die spezielle Ausbildung einer Ausführungsform einer Logik zur Steuerung des Betriebes von mehreren Zentraleinheiten mit einer Speichereinheit, welche die obenThe specific design of an embodiment of a Logic to control the operation of several central processing units with a memory unit, which the above

609815/0939609815/0939

beschriebenen Prioritäts-Zuordnungen ermöglicht, ist für vier Zentraleinheiten und ein Speichersystem, das eine Vielzahl von Speichermoduln umfaßt, in den Fig. 2 bis 10 und 19 bis 28 dargestellt. Die Fig. 19 bis 28 zeigen die Logik- und Steuerkreise, die in der Steuereinheit 15 verwendet werden und welche die benötigten Schnittstellensignale bezüglich der Steuereinheit und der vier Zentraleinheiten sowie der Speichereinheit sowie auch die in der Steuereinheit benotigten, internen Steuersignale erzeugen, während die oben behandelten Fig. 2 bis 10 ein SpeicherHodul des Speichersystems 10 und die Logik- und Bteuerkreiae zur Steuerung der Operation eines solchen Moduls und zur Erzeugung der gewünschten Schnittstellensignale bezüglich des Speichers und der Zentraleinheiten sowie die im Speichermodul benotigten internen Steuersignale dienen.described priority assignments is possible for four central processing units and a storage system, comprising a plurality of memory modules, shown in Figs. 2-10 and 19-28. The Fig. 19 through 28 show the logic and control circuits used in the control unit 15 and which ones are required Interface signals with respect to the control unit and the four central units as well as the Storage unit and also generate the internal control signals required in the control unit while FIGS. 2 to 10 discussed above show a memory module of the memory system 10 and the logic and control circuits to control the operation of such a module and to generate the desired interface signals with regard to the memory and the central units as well as the internal control signals required in the memory module to serve.

Fig. 19 zeigt in Form eines allgemeinen Blockschaltbildes den Aufbau der Steuereinheit 15» in der verschiedene Logikaohaltungen dazu benutzt werden, Schnittstellensignale von den Zentraleinheiten und der Speiohereinheit zu empfangen und die gewünschten Steuersignale für die Zentraleinheiten und die öpeichereinhelt zu erzeugen* So erzeugt die Adressenlogik 20 die Signale XADDRSEL, XTOlSEL und XS3# für jede der Zentraleinheiten, wobei X jeweils für eine der Bezeichnungen A0, A1, B0 und B1 der Zentraleinheit steht, in Abhängigkeit von den von der Speichereinheit19 shows in the form of a general block diagram the structure of the control unit 15 »in the various Logicao settings are used to receive interface signals from the central units and of the storage unit and the desired Control signals for the central units and the storage unit to generate * So the address logic 20 generates the signals XADDRSEL, XTOISEL and XS3 # for each of the Central processing units, where X stands for one of the designations A0, A1, B0 and B1 of the central processing unit stands, depending on the from the storage unit

60981 5/093960981 5/0939

-anSpeicherzustandsignale MS0 und I1S1 und den von den Zentraleinheiten gelieferten Speichersteuersignalen XMC^ bis XMC5· Eine spezielle Ausführungsform der Adressenlogik 20 wird anhand der Fig. 20 und 21 behandelt. to memory status signals MS0 and I1S1 and the memory control signals XMC ^ to XMC5 supplied by the central units. A special embodiment of the address logic 20 is dealt with with reference to FIGS.

Die Speichersteuerlogik 21 benutzt die von der Adressenlogik 20 zugeführten Signale XilEMSEL zusammen mit den Speichersteuersignalen XMC1 bis XMG5 von den Zentraleinheiten, um die entsprechenden Steuersignale MC1 bis MC5 für die üpeichereinheit zu bilden. Kine spezielle Ausfuhrungsform einer Speichersteuerlogik ist in l⁽¹ig. im einzelnen dargestellt. Die Anschlußlogik 22 benutzt die von der Adressenlogik 20 in geeigneter Vi/eise erzeugten internen Steuersignale zur Erzeugung der AnschIuBcodesignale A PORT und D PORT für die Zentraleinheit. Eine spezielle Ausführungsform einer solchen Logik ist in den l^ig. 23 und 24 im einzelnen dargestellt. Die A-Phasen-Anschlußlogik 23 und die B-Phasen-Anschlußlogik 24 benutzen die Speicherzustandsignale Wiä$ und MS1, die von der Speichereinheit geliefert werden, und die Signale Xte/1 bis XkC5, die von den Zentraleinheiten geliefert werden, um den Betrieb der Anachlüsae in den A- und B-Phasen zu steuern, die mit geeigneten Steuersignalen versorgt werden, welche den laufenden Betrieb, den Warte- und den Speicherzustand der Anschlüsse anzeigen» Eine spezielle Ausführungsform einer solchen Logik iat in den I^?ig. 25 und 26 dargestellt. Einzelheiten der Hegi3terlogik 25 ergeben 3ich aus den Pig» 27 und 20.The memory control logic 21 uses the signals XilEMSEL supplied by the address logic 20 together with the memory control signals XMC1 to XMG5 from the central units in order to form the corresponding control signals MC1 to MC5 for the memory unit. A special embodiment of a memory control logic is shown in detail in FIG ^{. 1 (1} ). The connection logic 22 uses the internal control signals generated in a suitable manner by the address logic 20 to generate the connection code signals A PORT and D PORT for the central unit such logic is shown in detail in Figures 23 and 24. The A-phase connection logic 23 and the B-phase connection logic 24 use the memory status signals Wi1 and MS1 supplied by the memory unit and the signals Xte / 1 to XkC5, which are supplied by the central units to control the operation of the Anachlüsae in the A and B phases, which are supplied with suitable control signals that indicate the current operation, the waiting and the memory status of the connections » a specific embodiment of such logic iat in the ^I? ig. 25 and 26.. details of Hegi3terlogik 25 result 3I of the Pig "and 27 20th

609815/0939609815/0939

Bei der in Fig. 20 dargestellten Ausführungsform der Adressenlogik 20 findet eine Anzahl von JK-Flipflops 31 bis 34 dazu Verwendung festzustellen, welche der vier Zentraleinheiten den Zugang zu der Adressen-Sammelleitung oder zu der Daten-Sammelleitung zur Übertragung von Daten zu oder von einem Speichermodul während der Α-Phase oder der B-Phase erhält. Das Vorliegen einer Α-Phase oder einer B-Phase wird durch ein Systemtaktsignal definiert, das in einer Einheit der datenverarbeitenden Anlage erzeugt und einem JK-Flipflop 30 zugeführt wird, um an dessen Ausgängen die geeigneten '!'aktsignale PHASE A und PHASE B zu erzeugen«. Die Form dieser Taktsignale ist in Fig. 12 dargestellt» Die Flipflops 31 und liefern geeignete Adressen- und Speicher-Viählsignale für die Zentraleinheiten A0 und A1, wogegen die Flipflops 33 und 3^ die Adressen- und Speicher-Wählsignale für die Zentraleinheiten B0 und B1 erzeugen. Gemäß der in Fig. 20 veranschaulichten Logik wird beispielsweise für die Zentraleinheiten A0 und A1 das Signal A1ADDRSEL für oine Übertragung bezüglich der Zentraleinheit A1 ao lange erzeugt, wie die Zentraleinheit A0 nicht den Zugang zu der Adreasen-Sammelleitung durch Bildung des Signals A0MC1 fordert. Im letzten Fall wird ein Viählsignale SELA0 für die Zentraleinheit A0 gebildet, um ein Signal Ä0ADDftSEC zu erzeugen, das anzeigt, daß der Zugang zu der Adressen-Sammelleitung der Zentraleinheit A0 freigegeben wurdeβIn the embodiment of the address logic 20 shown in FIG. 20, a number of JK flip-flops 31 to 34 are used to determine which of the four central processing units has access to the address bus or to the data bus for transmitting data to or from one Storage module received during the Α-phase or the B-phase. The presence of a Α-phase or a B-phase is defined by a system clock signal that is generated in a unit of the data processing system and fed to a JK flip-flop 30 in order to send the appropriate '!' Act signals PHASE A and PHASE B to its outputs produce". The form of these clock signals is shown in Fig. 12. The flip-flops 31 and provide suitable address and memory selection signals for the central units A0 and A1, whereas the flip-flops 33 and 3 ^ provide the address and memory selection signals for the central units B0 and B1 produce. According to the logic illustrated in FIG. 20, the signal A1ADDRSEL is generated for the central units A0 and A1, for example, for a transmission with respect to the central unit A1 for a long time as the central unit A0 does not request access to the address bus by forming the signal A0MC1. In the latter case, a selection signal SELA0 is generated for the central unit A0 in order to generate a signal 0ADDftSEC which indicates that the access to the address bus of the central unit A0 has been released

60 9 815/093960 9 815/0939

In gleicher Weise wird der Zugang zu der Daten-Sammelleitung der Zentraleinheit A1 freigegeben, was durch die Erzeugung des Signals AIIiEIdSEL angezeigt wird, sofern nicht die Zentraleinheit A0 den Zugang zu dem gleichen Speichermodul fordert und einen bevorrechtigten Zugriff hat. Ein solcher bevorrechtigter Zugriff kann nur so lange gewährt werden, wie der Zentraleinheit A1 nicht bereits schon vorher Zugang zu der Daten-Sammelleitung gestattet wurde, was durch das Vorliegen des Signals A1PE1JD angezeigt wird, oder so lange, wie die Zentraleinheit A1 nicht die ausgewählten Daten in das Pufferregister A1 eingibt, was durch das Signal A1BUFL angezeigt wird, oder solange wie die Zentraleinheit A1 eine laufende Datenübertragung noch nicht abgeschlossen hat, was durch das Signal A1XPER angezeigt wird, oder solange kein Signal vorliegt, das eine Unterbrechung der Punktion der Zentraleinheit A0 verlangt, was durch das Signal HOLDA0 angezeigt wird_o In the same way, access to the data collecting line of the central unit A1 is enabled, which is indicated by the generation of the signal AIIiEIdSEL, unless the central unit A0 requests access to the same memory module and has privileged access. Such preferential access can only be granted as long as the central unit A1 has not already been granted access to the data bus, which is indicated by the presence of the signal A1PE1JD, or as long as the central unit A1 does not receive the selected data inputs into the buffer register A1, which is indicated by the signal A1BUFL, or as long as the central unit A1 has not yet completed an ongoing data transfer, which is indicated by the signal A1XPER, or as long as there is no signal that an interruption of the puncture of the central unit A0 demands what is indicated by the signal HOLDA0 _o

Die gleiche Wirkungsweise bezüglich der Adreasen- und Speicherwahl ergibt sich für die Zentraleinheiten B0 und B1 durch die Punktion der JK-Pllpflops 33 undThe same mode of operation with regard to the choice of address and memory results for the central units B0 and B1 through the puncture of the JK pllpflops 33 and

Der restliche Teil der Adressenlogik 20, der zur Bildung der zur Rückmeldung an die Zentraleinheiten dienenden Signale !XMS0 dient, ist in Pig. 21 dargestellt. Wie ersichtlich werden die in Pig. 20 dargestellten Adressen- und Speicher-Wählsignale zusammen mit den ßpeicherzus tand signal en MSf? und MS1 der Speichereinheit undThe remainder of the address logic 20 that is used to create The! XMS0 signals used for feedback to the central units are in Pig. 21 shown. As can be seen in Pig. 20 shown address and memory selection signals together with the ßspeicherzus tand signal en MSf? and MS1 of the storage unit and

60981 S/093960981 S / 0939

den Speichersteuersignalen XtIG 1 :.ds XL1C4 kombiniert, um die Signale XMS0 zu erzeugen, die durch ihr Vorhandensein anzeigen, welche der Zentraleinheiten die Adressen- oder Daten-Sammelleitungen besetzt halten_o the memory control signals XtIG 1: .ds XL1C4 are combined to generate the signals XMS0 which, by their presence, indicate which of the central processing units are holding the address or data buses _{or the like}

Die Logik zur Erzeugung der Speichersteuersignale M(M bis MC5, die der Speichereinheit von der Speichersteuerlogik 21 zugeführt werden, int in Fig. 22 dargestellt. V/ie ersichtlich werden die geeigneten Steuersignale XMO1 bis XMCp" von den Zentraleinheiten zusammen mit den intern erzeugten Adressenwahlsignalen ST-ÜCX, den Speicherwählsignalen XLIEM, den A- und B-Phasen-Treibsignalen von der Adressenlogik 20 und den Register-Ladesignalen XBUFL zugeführt, deren Zustände bewirken, daß die geeigneten Speichersteuersignale gebildet werden, die in der oben behandelten Weise entweder die Funktion eines ausgewählten Speichermoduls auslösen, das iiuslösen der Funktion verhindern, eine Datenübertragung auslösen oder eine solche Datenübertragung verhindern.The logic for generating the memory control signals M (M to MC5, those of the memory unit from the memory control logic 21 are supplied, int shown in FIG. The suitable control signals become apparent XMO1 to XMCp "from the central units with the internally generated address selection signals ST-ÜCX, the memory select signals XLIEM, the A and B phase drive signals from the address logic 20, and the register load signals XBUFL, the states of which cause the appropriate memory control signals to be formed that either trigger the function of a selected memory module in the manner discussed above, prevent the function from being triggered, trigger a data transmission or such a data transmission impede.

Die Fig. 2p* und PA veranschaulichen die Logik zum Liefern der Signale A I³OIiT und D I⁵OIiT, die von der Steuereinheit der Speichereinheit zugeführt wex'den. V/ie ersichtlich, werden die gewünschten Anschluß-Codesignale, welche die Adressen- und Daten-Anschlüsse der aufrufenden Zentraleinheit eindeutig bezeichnen, anhand der intern in bezug auf Jede Zentraleinheit erzeugten Adressen- und Speicher-V/ählsignale ΒΈΕΧ und XLIEM in Verbindung mit dem Signal Phase B erzeugt.2p * and PA illustrate the logic for supplying the signals AI ³ OIiT and DI ⁵ OIiT, which are supplied to the memory unit by the control unit. As can be seen, the desired connection code signals, which uniquely identify the address and data connections of the calling central unit, are based on the address and memory V / ählsignale ΒΈΕΧ and XLIEM generated internally with respect to each central unit in connection with the Signal phase B generated.

609 8 1S/Q939609 8 1S / Q939

Die Fig. 25 und 26 veranschaulichen die Logik zur Steuerung des Zuganges zu den Α-Phase- uhü B-Phase-Anschlüssen, die geeignete Signale erzeugt, die anzeigen, wenn die Zentraleinheit A1 (oder B1) solche Anschlüsse benutzt, indem sie entweder für eine folgende Datenübertragung (beispielsweise AIPEND-Zustand), für eine gegenwärtige Datenübertragung (AIY/AIT-Zustand) oder für eine Übertragung zum Pufferregister für eine vorübergehende Speicherung von Daten (Zustände AIBUFL und A0BUFL) festhalten. Für eine solche Funktion ist die Beziehung zwischen den von den Zentraleinheiten gelieferten Speichersteueraignalen, den von der Speichereinheit gelieferten Zustandssignalen und den verschiedenen intern erzeugten Zuatandssignalen, welche die laufenden, Warte- und Hultezustände angeben, sowie die Adressen- und Speicher-Vählsignule erforderlich, wie sie dargestellt sind.25 and 26 illustrate the logic for controlling access to the Α-phase uhü B-phase connections, which generates suitable signals that indicate when the central processing unit A1 (or B1) has such Connections are used either for a subsequent data transfer (e.g. AIPEND status), for a current data transmission (AIY / AIT status) or for a transfer to the buffer register for temporary storage of data (states AIBUFL and A0BUFL). For such a function is the relationship between those of the central processing units supplied memory control signals, the status signals supplied by the memory unit and the various internally generated status signals, which indicate the running, waiting and waiting states, as well as the address and memory selection signals as shown.

Fig. 27 veranschaulicht das Pufferre^istersystem der Steuereinheit, das ein erstes Datenrfiginter 40 umfaßt. Bei diesem üatenregister handelt en Dich um ein einsiges 16-Bit-Heginter_t in dem alle Daten aufgenommen werden, die auf der Daten-Sammelleitung um die halbe Dauer eines Befehlswortzyklua verzögert werden müssen, also beispielsweise um 100 na bei dem oben behandelten Zyklus von 200 ns Dauer. Die Daten werden anschließend aus dem Datenregister 4-0 in ein Aungangsregister 41 getaktet, das tatsächlich aus vier 16-Bit-Registern besteht, von denen jeweils eines einer der Zentraleinheiten zugeordnet ist. Die Daten werden von demFIG. 27 illustrates the buffer storage system of the control unit which includes a first data interrupter 40. This data register is a single 16-bit heginter _t in which all data are recorded that have to be delayed on the data bus by half the duration of a command word cycle, for example by 100 na for the cycle of 200 discussed above ns duration. The data is then clocked from the data register 4-0 into an output register 41 which actually consists of four 16-bit registers, one of which is assigned to one of the central processing units. The data is from the

809815/0939809815/0939

Datenregister 40 auf das richtige der Ausgangsregister gemäß den Signalen XBUFL am Multiplexer 42 übertragen. Die Daten werden in den richtigen Ausgangsregister gehalten, bis die diesem Register zugeordnete Zentraleinheit die Daten annehmen kann. In diesem Zeitpunkt erscheint das Signal READSEL, damit die gewünschten Daten auf die Daten-Leitung zur Übertragung an die entsprechende Zentraleinheit gegeben werden können, die durch die Anschluß-Codnaignale DPORT0 und DPORT1 identifiziert wird. Demnach ermöglicht das Registersystem, daß die Daten auf der Daten-Sammelleitung kontinuierlich in das Datenregister 40 geleitet und vorübergehend in dem Ausgangsregister 41 aufbewahrt werden, bis die Zentraleinheit, der diese Daten zugeführt werden sollen, zur Aufnahme der Daten bereit ist.Data register 40 is transferred to the correct one of the output registers in accordance with the signals XBUFL at multiplexer 42. The data are held in the correct output register until the central processing unit assigned to this register can accept the data. At this point the READSEL signal appears so that the desired Data can be given on the data line for transmission to the corresponding central unit, that by the terminal code signals DPORT0 and DPORT1 is identified. Thus, the register system enables the data to be on the data bus continuously fed into the data register 40 and temporarily stored in the output register 41 until the central unit to which this data is to be supplied is ready to receive the data is.

Bezüglich der Funktion des Puffersteuerregisters nach Fig. 28 ist zu bemerken, daß das Register bei Vorliegen des Signals READSEL das die Übertragung von Daten aus dem Ausgangsregister 41 auf die Sammelleitung zur Übermittlung an eine Zentraleinheit bewirkt, die Bildung eines Schreibsignals YiRITE verhindert, so daß solche Daten nicht in das PufferregiötersysOum wieder eingeschrieben werden können. Sobald die Zentraleinheit die Daten annimmt, wird das Signal READSEL nicht länger erzeugt, so daß das Signal VflllTE von dem Puffersteuerregister gebildet werden kann, damit der Inhalt des Datenregisters 40 auf das Ausgangsregister 41 übertragen wird.Regarding the function of the buffer control register of Fig. 28, it should be noted that the register, if of the READSEL signal indicating the transfer of data from the output register 41 to the bus for transmission to a central processing unit, prevents the formation of a write signal YiRITE, so that such Data not rewritten in the buffer register can be. As soon as the central unit accepts the data, the READSEL signal no longer becomes generated so that the signal VfillTE from the buffer control register can be formed so that the content of the data register 40 is transferred to the output register 41 will.

609815/0939609815/0939

Claims

1. Data processing system with at least one central unit and several memory modules comprehensive memory, to the memory modules of which the central unit has access, in order to transfer data between each of the memory modules and the central processing unit, characterized in that each memory module has means cries, which allow the central unit to access the memory module before a Data transfer between the central unit and another of the memory modules completed is, and further means that a data transfer between this memory module and allow the central unit when the data transfer between the central unit and the other of the memory modules is completed.

2. Data processing system according to Ann claim 1, characterized in that the data in the Storage modules are nested in such a way that data that are stored during operation of the system are likely to be accessed one after the other, are located one after the other in different memory modules.

60981 5/093960981 5/0939

. Data processing system according to Claim 2, characterized in that the memory Includes N memory modules and the data N times are nested so that the words of each comprise N consecutive words Groups of words can be stored one after the other in the memory modules.

_e data processing system according to claim 2, characterized in that the memory comprises N memory modules the data W-2-ϊ ach are interleaved so that the words of successive first word groups each comprising K / 2 successive words in succession in a first group of N. / 2 memory modules and the words of consecutive second word groups comprising N / 2 consecutive words are stored one after the other in a second group of N / 2 memory modules

· Data processing system according to claim 2, characterized in that the memory Includes N memory modules and the data N '/ 4-fold are nested, ao that the words each comprise N / 4 consecutive words, consecutive word groups one after the other in a first group of N / 4 memory modules,

609815/0939609815/0939

the words of consecutive second word groups each comprising N / 4 consecutive words in a second group of N / 4 memory modules, the words of each N / 4 consecutive words comprising consecutive third word groups in a third group of N / 4 memory modules and the Words of consecutive fourth word groups comprising in each case N / 4 consecutive words are stored in a fourth group of N / 4 memory modules.

6 «Data processing system according to one of Claims 3 to 5, characterized in that the memory comprises N - 8 memory modules.

7. Data processing system according to one of the preceding Claims with means for transmitting addresses from the central unit to the memory modules and for the transmission of data between the central unit and the Memory modules, characterized in that the allow access to the memory module Means to one supplied by the central unit Address address to allow access to the memory module, and that the further means prevent data transfer between the memory module and the central unit until until the data transfer between a previously triggered memory module and the central unit is completed.

609815/0939609815/0939

δ ,, data processing system according to claim 7 » characterized in that the means for transmitting addresses and data, respectively from a single address or data network line exist.

9 «, data processing system according to claim 8, characterized in that the access to the memory module permitting means in each case one on the address bus supplied addresses responsive address selector selected for identification Addresses for the assigned memory module and one responsive to the selected addresses Include command generator for generating a signal for releasing the memory module.

10. Data processing system according to claim 9 »characterized in that each memory module a buffer for previous Recording of data to be transferred between the memory module and the data bus and a unit of state for generation a number of status signals for controlling the Memory module includes which status signals indicate whether a data transfer for the memory module is running whether the memory module is connected to the data bus waiting for a data transfer and whether data from the memory module to the buffer memory should be transferred.

689 815/0939689 815/0939

11. Data processing system according to claim 10, characterized in that each memory module means for generating a data bus status signal which indicates that a data transfer is taking place from this memory module and therefore for a Data transfer from another memory module is not available, and a to the signal for triggering the memory module and the presence of a data bus status signal another memory module includes responsive logic that controls the operation of the memory module and the transfer of data from the memory module when the data bus status signal from a another of the memory modules indicates that the data bus for the associated memory module is not free and which allows the transfer of data from this memory module when the data bus status signal indicates that the data bus is accessible for the storage module is·

12. Data processing system with at least one central unit and one with the central unit cooperating memory comprising at least one memory module, characterized in that that the central unit sends a first memory control signal which triggers a working cycle

609815/0939

of the memory module calls, and a second memory control signal, which the triggering the required duty cycle of the memory module prevents generated and the memory module one in response to the first memory control signal and one supplied by the central unit Address signal responsive first device which generates an address selection signal when a Address of this memory module has been selected by the central unit, a second device to generate a busy signal when the memory module is currently in its Working state, and one on the address dialing signal, the busy signal and the second memory control signal responsive third means comprising a signal to Triggering of the memory module generated so that the selected address can be accessed, provided that the busy signal does not indicate that the memory module is currently in operation, and not the second Control signal requires that the storage module be triggered is prevented.

13 · Data processing system according to claim 12, characterized in that the central unit and the memory is connected by a data bus and the central processing unit is third and fourth memory control signals provides which

60981 5/093960981 5/0939

the selection of one of several data transfer functions for the memory module, and that the memory module has a buffer memory for Storage of the data during a data transfer, one on the third memory control signal responsive device for transferring data from the buffer memory to a Storage location of the memory module, a device responsive to the fourth memory control signal for transferring data from the buffer memory to the data bus, and one on the combination of the third and the fourth memory control signal responsive device for the transmission of data from a selected memory location of the memory module to the buffer memory and for transferring it Data from the buffer memory to the selected Storage space includes

6Q9815/09396Q9815 / 0939