DE2418750A1

DE2418750A1 - Metal nitride-oxide semiconductor memory transistor - with decoder and memory in one chip in simple single-channel technique

Info

Publication number: DE2418750A1
Application number: DE2418750A
Authority: DE
Inventors: Karlheinrich Dipl In Horninger
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-04-18
Filing date: 1974-04-18
Publication date: 1975-10-30
Also published as: DE2418750B2; DE2418750C3

Abstract

MNOS (metal nitride-oxide semiconductor) memory transistor, with a first insulating film and another insulating film contg. a gate electrode over a channel zone has an electrode insulated electrically from the substrate and arranged so that the first insulating film and the other insulating film are between the electrodes. Pref. the substrate consists of n- or p-doped Si, the first insulating film of SiO2, the other insulating film of Si3N4, the gate electrode of Al and the other electrode of doped polycrystalline Si. A decorder and also the memory can be made on one chip in a simple single-channel technique. A memory made with this transistor can be organised bit-wise and each memory bit can be erased, recorded and read out at will, without affecting the information in the adjacent memory cells. A longer memory duration can be attained by enlarging the oxide film in the double film.

Description

tEOS-Speichertransistor Die Erfindung bezieht sich auf einen MNOS-Speichertransistor nach dem Oberbegriff des Patentanspruches 1.tEOS memory transistor The invention relates to an MNOS memory transistor according to the preamble of claim 1.

Solche MEOS-Speichertransistoren sind allgemein bekannt. Dabei handelt@es sich um Feld effekt-Transistoren deren Gateisolator aus einer dünnen Oxydschicht und aus einer darauf aufgebrachten dickeren Nitridschicht besteht. Beim AnLegen eines hohe negativen Spannungsimpulses an die Gateelektrode werden die HaftsteLlen an der Grenzfläche zwischen der Oxydschicht und der Nitridschicht entladen und es bleibt eine positive Gesamtladung zurück. Beispielsweise verschiebt sich dadurch bei einem p-Kanat-Transistor die Einsatzspannung ins Negative. Mit einem hohen positiven SpannungsimpuLs an der Gateelektrode können die Haftstellen wieder beladen werden. Dadurch nimmt die Einsatzspannung wieder ihren ursprünglichen Wert an.Such MEOS memory transistors are generally known. This is @ es field effect transistors whose gate insulator consists of a thin oxide layer and consists of a thicker nitride layer applied thereon. When investing A high negative voltage pulse to the gate electrode becomes the adhesive points discharged at the interface between the oxide layer and the nitride layer and it a positive overall charge remains. For example, this shifts with a p-channel transistor, the threshold voltage goes negative. With a high positive Voltage pulses at the gate electrode can recharge the traps. As a result, the threshold voltage returns to its original value.

Ein Nachteil solcher #TOS-Transistoren in Massiv-Silizium besteht darin, daß die Information nur mit positiven und negativen Gatespannungsiinpulsen gelöscht und wieder eingeschrieben werden kann. Durch diese Eigenschaft ist es nicht möglich, einen Decodierer und die Speichertnatrix in billiger Ein-Kanal-Technik ohne Substrattrennung von Speichermatrix und Decodierer auf einem Chip zu integrieren.One disadvantage of such #TOS transistors is made of solid silicon in that the information is only available with positive and negative gate voltage pulses can be deleted and re-enrolled. By this quality it is not possible a decoder and the memory matrix in cheap single-channel technology to integrate the memory matrix and decoder on one chip without having to separate the substrate.

Eine Aufgabe der vorliegenden Erfindung besteht darin, einen tSOS-Seldeffekt-Transistor anzugeben, bei der die an der Grenzfläche zwischen der Oxydschicht und der Nitridschicht vorhandenen Haftstellen durch Spannungsimpulse von nur einer Polarität umgeladen werden können.It is an object of the present invention to provide a tSOS selde-effect transistor specify, in which the at the interface between the oxide layer and the nitride layer existing Traps due to voltage pulses of only one polarity can be reloaded.

Diese Aufgabe wird durch einen wie eingangs bereits erwähnten NNOS-Transistor gelöst, der durch die in dem Kennzeichen des Patentanspruches 1 aufgeführten Merkinale gekennzeichnet ist.This task is performed by an NNOS transistor as mentioned at the beginning solved by the Merkinale listed in the characterizing part of claim 1 is marked.

Ein Vorteil von erfindungsgemäßen Ni#OS-Transistoren besteht darin, daß mit ihnen auf einem Chip sowohl ein Decodierer als auch der Speicher in einer einfachen Ein-Kanal-Technik aufgebaut werden können.An advantage of Ni # OS transistors according to the invention is that that with them on one chip both a decoder and the memory in one simple single-channel technology.

Ein weiterer Vorteil der Erfindung besteht darin, daß ein mit den erfindungsgemäßen MNOS-Transistoren aufgebauter Speicher bitweise organisiert sein kann und daB jedes Speicherbit wahlweise gelöscht, eingeschrieben und ausgelesen werden kann, ohne daß die Information in den benachbarten Speicherzellen beeinflu#t wird.Another advantage of the invention is that a with the MNOS transistors constructed memory according to the invention be organized bit-by-bit can and that each memory bit is optionally erased, written in and read out without influencing the information in the adjacent memory cells will.

Vorteilhafterweise kann durch eine Vergrößerung der Oxydschicht in der Doppelschicht eine längere Speicherdauer erreicht werden.Advantageously, by enlarging the oxide layer in a longer storage period can be achieved in the double layer.

Weitere Erläuterungen zur Erfindung und zu deren Ausgestaltungen gehen aus der Beschreibung und den Figuren der Erfindung und deren Weiterbildungen hervor.Further explanations of the invention and of its refinements can be found from the description and the figures of the invention and its developments.

Die Figur 1 zeigt in schematischer Darstellung einen Querschnitt durch einen erfindungsgeinäßen i##OS-Transistor.FIG. 1 shows a schematic representation of a cross section through an inventive i ## OS transistor.

Die Figur 2 zeigt in schematischer Darstellung die Kapazitätsverteilung bei einem erfindungsgemäben ItNOS-Transistox Die Figur 3 zeigt ein Schaltsymbol für einen erfindungsgeinäßen MNOS-Transistor.FIG. 2 shows the capacity distribution in a schematic representation in an ItNOS transistor box according to the invention. FIG. 3 shows a circuit symbol for a MNOS transistor according to the invention.

Die Figur 4 zeigt einen erfindungsgeinäßen MNOS-Transistor mit einem vorgeschalteten Trenn-Transistor.FIG. 4 shows an MNOS transistor according to the invention with a upstream isolating transistor.

Die Figur 5 zeigt das Schaltbild einer 2 x 2-Matrix mit erfindungsgedäßen MNOS-Transistoren.FIG. 5 shows the circuit diagram of a 2 × 2 matrix with according to the invention MNOS transistors.

In der-Figur 6 sind die zum Einschreiben, Löschen und Lesen notwendigen Spannungen angegeben.In FIG. 6 are those necessary for writing, erasing and reading Stresses indicated.

In der Figur 1 ist das Substrat, auf dem der erfindungsgemäße NNOS-Transistor aufgebaut ist, mit 1 bezeichnet. Vorzugsweise besteht dieses Substrat aus n-Siliziuin. In dem Substrat 1 befinden sich die vorzugsweise p+-dotierten Gebiete 6 und 7, die das Draingebiet bzw. das Sourcegebiet des Transistors darstellen. Zwischen diesen Gebieten 6 und 7 befindet sich die Kanalzone 8 des Transistors. Auf der Oberfläche des Substrates 1 ist die Isolierschicht 2, die vorzugsweise aus SiO2 besteht, aufgebracht.In the figure 1 is the substrate on which the NNOS transistor according to the invention is constructed, denoted by 1. This substrate preferably consists of n-silicon. In the substrate 1 are the preferably p + -doped regions 6 and 7, the represent the drain region or the source region of the transistor. Between these Areas 6 and 7 are the channel zone 8 of the transistor. On the surface The insulating layer 2, which preferably consists of SiO2, is applied to the substrate 1.

Auf dieser Isolierschicht 2 ist die weitere Isolierschicht ), die vorzugsweise aus Si 3N4 besteht, aufgebracht. Oberhalb des Kanalbereiches ist auf die Isolierschicht 3, die Gateelektrode 4, die vorzugsweise aus Aluminium besteht, aufgebracht.On this insulating layer 2 is the further insulating layer), the preferably made of Si 3N4, applied. Above the canal area is open the insulating layer 3, the gate electrode 4, which is preferably made of aluminum, upset.

Zu der Erfindung führten die folgenden Überlegungen. Wenn sich die Doppelisolierschicht, die aus den Isolierschichten 2 und 3 besteht, zwischen zwei leitenden Elektroden, die vom Substrat elektrisch isoliert sind, befindet, so kann man beim Schalten das Potential der diffundierten Gebiete unberücksichtigt lassen und auch mit Spannungen von nur einer Polarität Information einschreiben und löschen. Erfindungsgemäß ist daher, wie in der Figur 1 dargestellt, vorzugsweise über dem ganzen Kanalbereich eine elektrisch leitende Schicht 5, die vorzugsweise aus dotiertem Flysilizium besteht, so angeordnet, daß sich zwischen der Schicht 5 und der Gateelektrode 4 die Isolierschicht 3 und die Isolierschicht 23 befinden. Über der Kanalzone 8 befindet sich nun eine vorzugsweise etwa 120 nm dicke Siliziumdioxidschicht 22. Auf dieser Siliziumdioxidschicht 22 ist die Schicht 5 aus dotiertem Polysilizium und darauf eine dünne Oxydschicht 23,die vorzugsweise etwa 2 - Snm dick ist, aufgebracht. Auf der Schicht 23 befindet sich die dickere Nitridschicht 3, die vorzugsweise etwa 50 nm dick ist. Die Haftstellen an der Grenzfläche zwischen den Schichten 3 und 23 sind mit 24 bezeichnet. Sie werden in das Polysilizium 5 entladen oder von dort aus wieder beladen.The following considerations led to the invention. If the Double insulating layer consisting of insulating layers 2 and 3 between two conductive electrodes, which are electrically isolated from the substrate, is located, so can the potential of the diffused areas is not taken into account when switching and write and erase information even with voltages of only one polarity. According to the invention is therefore, as shown in Figure 1, preferably above the whole channel region an electrically conductive layer 5, which is preferably made of doped Flysilicon is so arranged that there is between the layer 5 and the gate electrode 4, the insulating layer 3 and the insulating layer 23 are located. Above canal zone 8 there is now a silicon dioxide layer 22, which is preferably approximately 120 nm thick. On this silicon dioxide layer 22 is the layer 5 made of doped polysilicon and a thin oxide layer 23, which is preferably about 2 nm thick, is applied thereon. On the layer 23 is the thicker nitride layer 3, which is preferably about 50 nm thick. The traps at the interface between layers 3 and 23 are denoted by 24. You will be in the polysilicon 5 is discharged or reload from there.

Dieser Vorgang erfolgt mit Spannungen mit nur einer Polarität, und zwar wird einmal an die Gateelektrode 4 ein negativer Spannungsimpuls angelegt, während die Elektrode 5 auf 0 Volt bleibt. Wird dagegen die Gateelektrode 4 an 0 Volt und der negative Spannungsimpuls an die Elektrode 5 gelegt, so kann man wieder den ursprünglichen Ladungszustand herstellen.This process takes place with voltages with only one polarity, and a negative voltage pulse is applied once to the gate electrode 4, while electrode 5 remains at 0 volts. If, on the other hand, the gate electrode 4 is at 0 Volt and the negative voltage pulse applied to electrode 5, so you can again restore the original state of charge.

Während des Lesevorganges wird die elektrisch leitende Schicht 5 nicht angeschlossen, da sie sonst das Feld der Gateelektrode 4 von dem Halbleitersubstrat 1 abschirmen würde. Für den Lesevorgang gilt daher die Formel, die auch für die Einsatzepannung eines bekannten SAMOS-Transistors gültig ist. Solche Transistoren sind in der Veröffentlichung H. Hzuka, T. Sato et al., Stackedgate avalanche-injection type MOS (SAMOS) memory Proceedings of the 4th Conference on Solid State Devices, Tokyo, 1972, Seiten 158 bis 166 beschrieben. Für die Einsatzspannung gilt also: In dieser Formel bedeuten O2 die, in der Figur 2 mit 31 bezeichnete Kapazität zwischen der Gateelektrode 4 und der Schicht 5, B1 die Fläche der Elektrode 5, QSS die Ladungsträgerdichte der Oberflächenzustände, Q3 die GesamtLadung im Kanal und in der Sperrschicht im Halbleiter,, CT die Kapazität zwischen der Gateelektrode 4 und dem Halbleitersubstrat 1, ld, das Fermipotential des Substratgebietes und #MS die Austritsarbeit zwischen dem Metall der Gateelektrode und dem Halbleitermaterial. QG stellt die an der Grenzfläche zwischen den Schichten 23 und j gespeicherte Ladung dar. Wie aus der Gleichung 1 zu ersehen ist, beeinflubt diese gespeicherte Ladung Qg die Einsatzepannung des Transistors.The electrically conductive layer 5 is not connected during the reading process, since it would otherwise shield the field of the gate electrode 4 from the semiconductor substrate 1. The formula that also applies to the threshold voltage of a known SAMOS transistor therefore applies to the reading process. Such transistors are described in the publication H. Hzuka, T. Sato et al., Stackedgate avalanche-injection type MOS (SAMOS) memory proceedings of the 4th Conference on Solid State Devices, Tokyo, 1972, pages 158 to 166. The following applies to the threshold voltage: In this formula, O2 denotes the capacitance, designated 31 in FIG. 2, between the gate electrode 4 and the layer 5, B1 the area of the electrode 5, QSS the charge carrier density of the surface states, Q3 the total charge in the channel and in the barrier layer in the semiconductor. CT is the capacitance between the gate electrode 4 and the semiconductor substrate 1, 1d, the Fermi potential of the substrate area and #MS is the work function between the metal of the gate electrode and the semiconductor material. QG represents the charge stored at the interface between layers 23 and j. As can be seen from equation 1, this stored charge Qg affects the onset voltage of the transistor.

Wie aus der Figur, 2 ersichtlich ist, gilt für die Kapazität eines einzelnen Transistors: In der Gleichung 2 bedeutet dabei C1 die Kapazität zwischen der elektrisch leitenden Schicht 5 und dem Halbleitersubstrat 1. In der Figur 2 ist diese Kapazität mit 21 bezeichnet.As can be seen from Figure 2, the following applies to the capacitance of a single transistor: In equation 2, C1 denotes the capacitance between the electrically conductive layer 5 and the semiconductor substrate 1. In FIG. 2, this capacitance is denoted by 21.

Für eine Speichermatrix, die aus m . n erfindungsgemäßen Transistoren besteht, berechnet sich die gesamte Gatekapazität Cges s~,die beim Auslesen einer Zeile aufgeladen werden muß, zu: Die Figur 5 zeigt das Schalt symbol für einen erfindungsgemäßen NNOS-Transistor. Im Vergleich zu bekannten MNOS-Transistoren sind nun pro Speicherelement d.h. also pro Transistor vier Anschlüsse vorgesehen. Da jedoch drelLeitungsebenen zur Verfügung stehen, bedingt diese eine zusätzliche Leitung vorteilhafterweise keine Vergrößerung der Fläche pro Speicherelement.For a memory matrix consisting of m. If there is n transistors according to the invention, the total gate capacitance Cges s ~, which has to be charged when reading out a line, is calculated as follows: FIG. 5 shows the switching symbol for an NNOS transistor according to the invention. In comparison to known MNOS transistors, four connections are now provided per memory element, that is to say per transistor. However, since three line levels are available, this one additional line advantageously does not require an increase in the area per storage element.

In der Figur 3 tragen Einzelheiten, die bereits im Zusammenhang mit den anderen Figuren beschrieben wurden, die entsprechenden Bezugszeichen. Mit 41 ist die Aluminium-Gateleitung, mit 51 die Siliziutn-Gateleitung, mit 61 die Drainleitung und mit 71 die Sourceleitung bezeichnet.In the figure 3 carry details that are already in connection with the other figures have been described with the corresponding reference numerals. At 41 is the aluminum gate line, with 51 the silicon gate line, with 61 the drain line and 71 denotes the source line.

Ist die gesamte Gatekapazität Cges die beim Auslesen einer Zeile einer Matrix aufgeladen werden muß, sehr groß, so kann man, wie in der Figur 4 dargestellt ist, die Silizium-Gateleitung 51 jedes Elementes durch einen zusätzlichen Transistor von den restlichen Speicherelementen trennen. Dadurch wird diese Gatekapazität Cge-verringert. In der Figur 4 ist ein solcher Trenn-Transistor mit 9 bezeichnet. Das Gate dieses Transistors ist mit der Gateleitung 41 des erfindungsgemäßen Speichertransistors verbunden und wird durch diese gesteuert.Is the total gate capacitance Cges that when reading out a row of a Matrix has to be charged, very large, so you can, as shown in FIG is, the silicon gate line 51 of each element through an additional transistor separate from the rest of the storage elements. This gate capacitance is Cge-reduced as a result. Such an isolating transistor is denoted by 9 in FIG. The gate of this Transistor is with the gate line 41 of the memory transistor according to the invention connected and controlled by them.

Im folgenden soll nun anhand der Figuren 5 und 6 der Speicherbetrieb erläutert werden. In der Figur 5 ist eine einfache Speichermatrix, die aus vier erfindungsgemäßen Transistoren besteht, dargestellt. Dabei sind die Gateelektroden 4 der Transistoren die in jeweils einer Zeile angeordnet sind durch jeweils eine Gateleitung 41 miteinander verbunden. Die Drain-bzw. Sourcegebiete der Transistoren einer Spalte sind über die Drainleitung 61 bzw. über die Sourceleitung 71 miteinander verbunden. Die elektrisch leitenden Schichten 5 der Transistoren einer Spalte sind über die gemeinsame Leitung 51 miteinander verbunden.In the following, the storage operation is now based on FIGS. 5 and 6 explained. In the figure 5 is a simple memory matrix, which consists of four Transistors according to the invention is shown. There are the gate electrodes 4 of the transistors which are each arranged in a row by one each Gate line 41 connected to each other. The drain or. Source regions of the transistors of a column are connected to one another via the drain line 61 or via the source line 71 tied together. The electrically conductive layers 5 of the transistors of a column are connected to one another via the common line 51.

Zum Einschreiben der Information "1" wird nun, wie dies aus der Figur 6 ersichtlich ist, an die Gateelektrode +, d.h. also an die Gateleitung 41 einer Zeile eine negative Spannung -Up angelegt. AuMerdem wird zum Einschreiben der Information t an die Elektrode 5 über die Leitung 51 0 Volt angelegt. Dies bedingt, daß die Haftstellen in dem Transistor, der an dem Kreuzungspunkt zwischen der Gateleitung 41 und der Leitung 51 liegt, entladen werden und daß in diesem Transistor eine positive Gesamtladung an der Grenzfläche zwischen den beiden Isolierschichten zurückbleibt . Soll in die anderen Transistoren die Information Tr1tr nicht eingeschrieben werden, so liegt bei diesen Transistoren die Elektrode 5 auf einer Spannung von -Up/2. Die resultierende Spannung an diesen Transistoren reicht dann nicht aus, die Information in ihnen zu ändern.In order to write the information "1", it is now shown in the figure 6 can be seen, to the gate electrode +, i.e. to the gate line 41 of a Line a negative voltage -Up applied. It is also used to write the information t is applied to electrode 5 via line 51 0 volts. This requires that the Traps in the transistor at the crossing point between the gate line 41 and the line 51 is, are discharged and that in this transistor a positive Total charge remains at the interface between the two insulating layers . If the information Tr1tr is not to be written into the other transistors, in these transistors the electrode 5 is at a voltage of -Up / 2. the resulting voltage across these transistors is then insufficient to provide the information to change in them.

Zum Einschreiben der Information "O" ltwerden die Elektroden vertauscht. Dies bedeutet, dald an die Gateleitung 41 einer vorgegebenen Zeile die Spannung 0 und an die Leitung 51 einer vorgegebenen Spalte die Spannung UP angelegt wird. Auch hier kann in allen anderen Elementen das Einschreiben der Information "0" dadurch verhindert werden, daß an die Gateleitungen 41, die mit diesen Elementen verbunden sind, die Spannung -Up/2 angelegt wird.To write the information "O", the electrodes are interchanged. This means that the voltage is applied to the gate line 41 of a given row 0 and the voltage UP is applied to the line 51 of a predetermined column. Here, too, the information "0" can be written into all other elements prevented from being attached to the gate lines 41 connected to these elements the voltage -Up / 2 is applied.

Beim Lesen liegt die Lese spannung -UL1 p-Kanal-Transistoren wieder vorausgesetzt, an der Gateelektrode 4, während die Elektrode 5 nicht angeschlossen werden darf. Jenachdem, welche Ladung an der Grenzfläche gespeichert ist, leitet oder sperrt der Transistor.When reading, the reading voltage -UL1 p-channel transistors is again provided at the gate electrode 4, while the electrode 5 is not connected may be. Depending on what charge is stored at the interface, it conducts or the transistor blocks.

Vorteilhafterweise muß sowohl der Decodierer für die Leitungen 51 als auch der Decodierer für die Gateleitungen 41 nur für die Schreibspannung Up ausgelegt werden. Bei den bekannten Speichermatrizen mit NNOS-Transistoren müssen diese Decodierer für den doppelten Wert, also für 2 .lUplausgelegt werden.Advantageously, both the decoder for the lines 51 as well as the decoder for the gate lines 41 only for the write voltage Up be interpreted. In the case of the known memory matrices with NNOS transistors these decoders are designed for double the value, i.e. for 2 .lUp.

Ein weiterer Vorteil von erfindungsgemäßen Transistoren ergibt sich daraus, daß die Oxydschicht 23 oberhalb der Elektrode 5 auch dicker sein kann, als sie bei den bekannten MNOS-Transistoren sein kann, da an beiden Elektroden höhere Spannungen angelegt werden können. Bei einem dickeren Oxyd ist die Speicherdauer der Information vorteilhafterweise länger.Another advantage of transistors according to the invention results from the fact that the oxide layer 23 above the electrode 5 can also be thicker than it can be the case with the known MNOS transistors, since higher ones on both electrodes Voltages can be applied. In the case of a thicker oxide, the storage time is the information advantageously longer.

Die Herstellung der erfindungsgemäßen MNOS-Transistoren in Verbindung mit üblichen Silizium-Gate-Transistoren ohne Speichereffekt auf einem Chip erfordert vorteilhafterweise, wie dies bei dem bekannten MNOS-Prozess bekannt ist, nur einen Maskenschritt mehr und stellt daher keinen großen zusätzlichen technologischen Aufwand dar.The manufacture of the MNOS transistors according to the invention in connection with conventional silicon gate transistors without memory effect on a chip advantageously, as is known in the known MNOS process, only one Mask step and therefore does not represent a large additional technological effort represent.

9 Patentansprüche 6 Figuren9 claims 6 figures

Claims

P a t e n t a n s p r ü c h e # MNOS transistor, in which above of a channel area, a first insulating layer on which another insulating layer is located is located, is also applied above the channel area the further insulating layer is a gate electrode, thereby g e k e nn z e i c h n e t that an electrode (5) is provided which is electrically connected to the substrate (1) is isolated, and is arranged so that the first insulating layer (2 ») and the further insulating layer (3) between the electrode (5) and the electrode (4) are located.

2. NNOS transistor according to claim 1, characterized in that g e k e n n -z e i c h n e t that the substrate consists of n- or p-conductive silicon.

3. MNOS transistor according to claim 1 or 2, characterized in that g e k e n n -z E i c h e t that the first insulating layer (25, 22) consists of silicon dioxide.

4. # NOS transistor according to one of claims 1 to 5, characterized g e it is not indicated that the further insulating layer (3) consists of Si3N4.

5. MSOS transistor according to one of claims 1 to 4, characterized g e it is not indicated that the gate electrode (4) is made of aluminum.

6. NNOS transistor according to one of claims 1 to 5, characterized g e it is not indicated that the electrode (5) is made of doped polycrystalline silicon consists.

7. Application of MNOS transistors according to one of claims 1 to 6, in that the gate electrodes are in a matrix (4) are connected to one another line by line via gate lines (41) that the electrical senior Layers (5) of the transistors are connected to one another in columns via lines (51) are and that the source or. Drain connections of the transistors also in columns are connected to one another via source lines (71) or via drain lines (61).

8. Application of MNOS transistors according to one of claims 1 to 6, by the fact that in a matrix between the electrical conductive layer (5) each of an NNOS transistor and the line (51) of a column one running transistor (9) is connected with its drain and source connections and that the gate connection of this isolating transistor (9) is connected to the gate line (41) of the associated row, with which the gate electrode (4) of the # 4N # S transistor is connected, is electrically connected.

9. A method for operating an MNOS transistor according to one of the claims 1 to 6, which means that it is not possible to write in the information "1" to the electrically conductive layer (5) the voltage 0 volts and to the gate electrode (4) the voltage -Up is applied to prevent the information from being written "1" to the layer (5) the voltage -Up / 2 and to the gate electrode (4) the voltage -Up is applied that for writing the information "O" to the layer (5) the Voltage UP and the voltage O volts is applied to the gate electrode that for Preventing the writing of the information "O" on the layer (5) the stress UP and the voltage -Up / 2 is applied to the gate electrode and that for reading of information, the covering -UL is placed on the gate electrode (4), with the layer (5) is not at potential.

L e r s e i t e