DE2462220A1 - Dummy element of dynamic semiconductor store - with compensation capacitance, compensating for parasitic voltage pulse on bit line - Google Patents
Dummy element of dynamic semiconductor store - with compensation capacitance, compensating for parasitic voltage pulse on bit lineInfo
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Abstract
Description
Kompensationselement Ausscheidungsanmeldung zu P 24 41 243.9 Die Erfindung bezieht sich auf ein Kompensationselement (Dummy-Element) für dynamische Halbleiterspeicher nach dem Oberbegriff des Patentanspruches 1.Compensation element, separation registration for P 24 41 243.9 The invention relates to a compensation element (dummy element) for dynamic semiconductor memories according to the preamble of claim 1.
Es ist bekannt, die Empfindlichkeit von Regenerierschaltungen, wie sie z.B. für dynamische Halbleiterspeicher mit Ein-Transistor-Speicherelementen benötigt werden, mit der Hilfe von Kompensationselementen zu erhöhen. Beispielsweise ist in der Veröffentlichung C. Kuo amplifier design is key to 1-transistor cell in 4096-bit RAM", In Electronics, Sept. 13, 1973, S. 166 ff eine solche Schaltung beschrieben.It is known the sensitivity of regeneration circuits such as they e.g. for dynamic semiconductor memories with single-transistor memory elements are needed to increase with the help of compensation elements. For example is in the publication C. Kuo amplifier design is key to 1-transistor cell in 4096-bit RAM ", In Electronics, Sept. 13, 1973, p. 166 ff such a circuit described.
Ein Nachteil einer solchen Schaltung besteht darin, daß ein erheblicher Aufwand an Schaltelementen, Zuleitungen, Ansteuertakten und Versorgungsspannungen erforderlich ist.A disadvantage of such a circuit is that a significant Expenditure on switching elements, supply lines, control clocks and supply voltages is required.
In der Patentanmeldung P 24 41 243.9 vom gleichen Tage sind ebenfalls Kompensationselemente für dynamische Halbleiterspeicher beschrieben.In the patent application P 24 41 243.9 of the same day are also Compensation elements for dynamic semiconductor memory described.
Die Fig. 1 der Patentanmeldung P 24 41 243.9 zeigt das Schaltbild von prinzipiell bekannten Kompensationselementen zusammen mit einem dynamischen Halbleiterspeicher für Ein-Transistor-Speicherelemente, in einer Abwandlung des Anschlusses für die für die Bitleitung bestimmte Referenzspannung.Fig. 1 of patent application P 24 41 243.9 shows the circuit diagram of basically known compensation elements together with a dynamic one Semiconductor memory for single-transistor memory elements, in a modification of the Connection for the reference voltage determined for the bit line.
Die Fig. 2 der Patentanmeldung P 24 41 243.9 zeigt das Taktprogramm für die Schaltung nach der Fig. 1.Fig. 2 of patent application P 24 41 243.9 shows the clock program for the circuit according to FIG. 1.
Die Fig. 3 der Patentanmeldung P 24 41 243.9 zeigt das Schaltbild dieser prinzipiell bekannten Kompensationselemente, zusammen mit einem dynamischen Halbleiterspeicher für Ein-Transistor-Speicherelemente, in einer zweiten Abwandlung des Anschlusses für die vorgenannte Referenzspannung.Fig. 3 of patent application P 24 41 243.9 shows the circuit diagram this compensation elements known in principle, together with a dynamic semiconductor memory for one-transistor memory elements, in a second modification of the connection for the aforementioned reference voltage.
Die Fig. 4 der Patentanmeldung P 24 41 243.9 zeigt das Taktprogramm für die Schaltung nach der Fig. 3.Fig. 4 of patent application P 24 41 243.9 shows the clock program for the circuit according to FIG. 3.
Die Fig. 1 der Patentanmeldung P 24 41 243.9 vom gleichen Tage zeigt an sich bekannte Kompensationselemente (Dummy-Elemente) für einen dynamischen Halbleiterspeicher. Vorzugsweise besteht dieser Halbleiterspeicher aus Ein-Transistor-Speicherel#n enten.Fig. 1 of the patent application P 24 41 243.9 from the same day shows known compensation elements (dummy elements) for a dynamic semiconductor memory. This semiconductor memory preferably consists of one-transistor memory elements.
In der Fig. 1 ist ein solches Ein-Transistor-Speicherelement mit 3 bezeichnet. Dieses Speicherelement besteht aus dem Kondensator 31 und dem Transistor 32. Das Gate des Auswahltransistors 32 ist in dem Punkt 321 mit der Wortleitung 35 verbunden. Die Senkenelektrode des Transistors 32 ist in dem Punkt 322 mit der Bitleitung 20 verbunden. Über die Bitleitung 20 steht das Ein-Transistor-Speicherelement 3 mit der Bewerterschaltung 2 in Verbindung. Die Bewerterschaltung 2 besteht beispielsweise aus einer an sich bekannten Flipflop-Schaltung. Dabei ist diese Flipflop-Schaltung aus den Schalttransistoren 21 und 22 und aus den Lasttransistoren 25, 24 aufgebaut. Die Gateelektroden der als Lastelemente dienenden, Transistoren 24 und 25 sind zusammen über den Punkt 241 ansteuerbar. Zwischen den Punkten 211 und 251 des Flipflops liegt die Versorgungsspannung UDD an. Die Bitleitung 20 ist mit dem Knoten 26 des Flipflops verbunden. Die Bitleitung 10, die mit weiteren Ein-Transistor-Speicherelementen in Verbindung steht, die in der Figur jedoch nicht dargestellt sind, ist mit dem Knoten 27 des Flipflops verbunden. Vorzugsweise sind die Knoten 26 und 27 über einen Transistor 23, der über den Anschluß 231 ansteuerbar ist, miteinander verbunden.In FIG. 1, such a one-transistor memory element is indicated by 3 designated. This storage element consists of the capacitor 31 and the transistor 32. The gate of the selection transistor 32 is at the point 321 with the word line 35 connected. The drain electrode of transistor 32 is at point 322 with the Bit line 20 connected. The one-transistor memory element is located via the bit line 20 3 with the evaluation circuit 2 in connection. The evaluation circuit 2 consists for example from a known flip-flop circuit. Here is this flip-flop circuit constructed from the switching transistors 21 and 22 and from the load transistors 25, 24. The gate electrodes of the transistors 24 and 25 serving as load elements are combined Can be controlled via point 241. Lies between points 211 and 251 of the flip-flop the supply voltage UDD. Bit line 20 is connected to node 26 of the flip-flop tied together. The bit line 10, which is connected to further one-transistor storage elements is in connection, which are not shown in the figure, is with the Connected node 27 of the flip-flop. Preferably nodes 26 and 27 are via one Transistor 23, which can be controlled via terminal 231, is connected to one another.
In an sich bekannter Weise sind an den Bitleitungen 10 und 20 die Kompensationselemente 1 und 4 angeordnet. Diese Kompensationselemente bestehen aus einem Kondensator und einem Transistor.In a manner known per se, the bit lines 10 and 20 are the Compensation elements 1 and 4 arranged. These compensation elements consist of a capacitor and a transistor.
Beispielsweise ist bei dem Kompensationselement 1 der Kondensator 11 einerseits über einen Anschluß 111 ansteuerbar und andererseits mit dem Sourceanschluß des Kompensationsauswahltransistors 12 verbunden. Der Gateanschluß des Kompensationsauswahltransistors 12 steht in dem Punkt 121 mit der Kompensationsauswahlleitung 16 in Verbindung. In dem Punkt 122 ist der Drainanschluß des Kompensationsauswahltransistors 12 mit der Bitleitung 10 verbunden. In entsprechender Weise ist der Kompensationsauswahltransistor 42 des Kompensationselementes 4 in dem Punkt 421 mit der Kompensationsauswahlleitung 46 und der Drainanschluß dieses Kompensationsauswahltransistors 42 in dem Punkt 422 mit der Bitleitung 20 verbunden. Die nicht mit der Sourceelektrode des Kompensationsauswahltransistors 42 verbundene Elektrode des Kondensators 41 ist erfindungsgemäß über den Punkt 411 ansteuerbar.For example, the compensation element 1 is the capacitor 11 controllable on the one hand via a connection 111 and on the other hand with the source connection of the compensation selection transistor 12 is connected. The gate terminal of the compensation selection transistor 12 is at the point 121 with the compensation selection line 16 in connection. At point 122 is the drain of the compensation select transistor 12 is connected to the bit line 10. The compensation selection transistor is in a corresponding manner 42 of the compensation element 4 at point 421 with the compensation selection line 46 and the drain of this compensation selection transistor 42 in the point 422 is connected to the bit line 20. Not with the source of the compensation selection transistor 42 connected electrode of the capacitor 41 is according to the invention via the point 411 controllable.
Bei den bisher bekannten Kompensationselementen sind die Punkte 111 und 411 jeweils fest mit MassepotentiiL verbunden.In the previously known compensation elements, the points are 111 and 411 each firmly connected to ground potential.
Als Transistoren finden vorzugsweise Feldeffekttransistoren, insbesondere MOS-Transistoren, Verwendung.Field effect transistors, in particular, are preferably used as transistors MOS transistors, use.
Im folgenden wird im Zusammenhang mit der Fig. 2 der Patentanmeldung P 24 41 243.9 das Verfahren zum Betrieb der Schaltung nach der Fig. 1 beschrieben. Zum Zeitpunkt t0 werden die Bitleitungen 10 und 20 auf die Referenzspannung Uref vorgeladen.In the following in connection with FIG. 2 of the patent application P 24 41 243.9 describes the method for operating the circuit according to FIG. 1. At time t0, bit lines 10 and 20 are set to reference voltage Uref subpoenaed.
Bei der dargestellten Bewerterschaltung 2 ist dabei das Potential Uref durch die Einsatz spannung der Schalttransistoren 21 und 22 gegeben. Dieses Referenzpotential Uref liegt im allgemeinen unsymmetrisch bezüglich der nach dem Lesevorgang zum Zeitpunkt t4 an den Bitleitungen anliegenden Spannungen U31 und UBO. Dabei bedeutet U31 die Spannung, die sich bei einer ausgelesenen binären Information "1" und UBO die Spannung, die sich bei einer ausgelesenen binären Information "O" ergibt. Zum Zeitpunkt t1 werden die Transistoren 12 bzw. 42 der Kompensationselemente 1 bzw. 4 in den leitenden Zustand geschaltet. Zu diesem Zweck wird wie aus der Fig. 2 ersichtlich, an die Leitungen 16 bzw. 46 die Potentiale ~ 16 bzw. ~ 46 angelegt. Dadurch wird erreicht, daß die Kondensatoren 11 bzw. 41 auf das an die Bitleitung 10 bzw.In the case of the evaluation circuit 2 shown, the potential is Uref given by the use of voltage of the switching transistors 21 and 22. This Reference potential Uref is generally asymmetrical with respect to the after Read process at time t4 voltages U31 and present on the bit lines UBO. U31 means the voltage that results from binary information that has been read out "1" and UBO the voltage that results from read binary information "O" results. At time t1, transistors 12 and 42 become the compensation elements 1 or 4 switched to the conductive state. For this purpose, as shown in Fig. 2, the potentials ~ 16 and ~ 46 are applied to lines 16 and 46, respectively. This ensures that the capacitors 11 and 41 are connected to the bit line 10 or
20 anliegende Referenzpotential Uref vorgeladen werden.20 applied reference potential Uref are precharged.
Zum Zeitpunkt t2 wird der Quertransistor 23 gesperrt. Zu diesem Zweck wird das Potential Zl 231 von seinem Gateanschluß abgetrennt.At time t2, the transverse transistor 23 is blocked. To this end the potential Zl 231 is separated from its gate terminal.
Die Bitleitungen 10 und 20 sind nun voneinander elektrisch getrennt. Damit ist der Referenzzustand der Bewerterschaltung einige stellt.The bit lines 10 and 20 are now electrically isolated from one another. The reference state of the evaluation circuit is thus a few places.
Beim Auslesen der Information aus einem Speicherelement wird nun jenes Kompensationselement zusätzlich ausgewählt, das an die dem Speicherelement gegenüberliegenden Bitleitung angeschaltet ist.When the information is read out from a memory element, that is now Compensation element additionally selected, the one opposite to the memory element Bit line is switched on.
Wird beispielsweise die Information des in der Fig. 1 dargestellten Ein-Transistor-Speicherelementes 3 ausgelsen, so wird zum Zeitpunkt t4 an die Wortleitung 35 der Auswahl impuls ~ 35 angelegt. Dadurch wird der Transistor 32 des Speicherelementes 3 leitend geschaltet. Entsprechend der im Speicherelement gespeicherten Information entsteht nun an der Bitleitung 20 ein Spannungshubil #U der z.B. im Falle einer gespeicherten binären "1" positiv ist. In der Fig. 2 ist dieser Spannungshub dargestellt.For example, the information is shown in FIG A transistor memory element 3 is compensated, then at time t4 on the word line 35 of the selection impulse ~ 35 applied. This becomes the transistor 32 of the memory element 3 switched conductive. According to the information stored in the memory element there is now a voltage surge #U on bit line 20 which, for example, in the case of a stored binary "1" is positive. This voltage swing is shown in FIG. 2.
Durch die parasitären Koppelkapazitäten 36 und 33 bedingt, wird beim Einschalten des Taktes ~ 35 eine zusätzliche parasitäre Signalspannung xf U auf die Bitleitung 20 eingekoppelt. Wie in der Figur dargestellt, wird daher zum Zeitpunkt t4 erfindungsgemäß mit Hilfe des Auswahltaktes ~ 16 und der parasitären Kapazitäten des Kompensationselementes 13 und 17 an der Bitleitung 10 eine gleich große parasitäre Spannung #U eingekoppelt. Da ein symmetrisches Flipflop gegen symmetrisch eingekoppelte Störungen unempfindlich ist, wird damit die parasitäre Signalspannung kompensiert.Due to the parasitic coupling capacitances 36 and 33, the Switching on the clock ~ 35 an additional parasitic signal voltage xf U on the bit line 20 is coupled in. As shown in the figure, therefore, the point in time t4 according to the invention with the help of the selection clock ~ 16 and the parasitic capacitances of the compensation element 13 and 17 on the bit line 10 an equally large parasitic Voltage #U coupled. Because a symmetrical flip-flop versus symmetrically coupled If interference is insensitive, the parasitic signal voltage is compensated for.
Zum Zeitpunkt t5 wird an den Anschluß 111 des Kondensators 11 des Kompensationselementes 1 der Takt ~ 111 angelegt und durch kapazitives Koppeln die Bitleitung 10 auf das günstigste Mittenpotential UBD = 0,5 . (UB0 + UB1) gebracht. In der älteren Patentanmeldung P 24 09 058.2 ist über dieses Mittenpotential näheres ausgesagt. In der oben angegebenen Formel bedeutet UBo = Uref=Uref-und UB1 = Uref + AU Die.Amplitude des Taktes ~ 111 wird nach der folgenden Formel berechnet. At time t5, the clock ~ 111 is applied to the terminal 111 of the capacitor 11 of the compensation element 1 and, through capacitive coupling, the bit line 10 is brought to the most favorable center potential UBD = 0.5. (UB0 + UB1) brought. In the older patent application P 24 09 058.2 more details are given about this center potential. In the formula given above, UBo = Uref = Uref- and UB1 = Uref + AU The amplitude of the clock ~ 111 is calculated according to the following formula.
In dieser Formel bedeutet C101 201 die Kapazität der Bitleitung.In this formula, C101201 means the capacitance of the bit line.
In der Figur ist diese Kapazität für die Bitleitung 10 schematisch durch den Kondensator 101 und für die Bitleitung 20 schematisch durch den Kondensator 201 angedeutet.This capacitance for the bit line 10 is schematic in the figure through the capacitor 101 and, for the bit line 20, schematically through the capacitor 201 indicated.
Zum Zeitpunkt t6 wird das Flipflop aktiviert. Dies geschieht dadurch, wie auch aus der Fig. 2 ersichtlich ist, daß an den Anschluß 241 der Takt ~ 241 angelegt wird. Das Flipflop kippt nun in den Zustand, der der ausgelesenen Information entspricht.The flip-flop is activated at time t6. This is done by As can also be seen from FIG. 2, the clock ~ 241 is created. The flip-flop now switches to the state of the information that has been read out is equivalent to.
Durch Abschalten des Taktes ~ 241 zum Zeitpunkt t7 kann sich die vorher auf ein Potential UsO aufgeladene Bitleitungskapazität 101 über den Transistor 21 noch auf 0 V entladen, so daß der Abstand der Informationspotentiale#1 = U51 -USO noch vergrößert wird.By switching off the cycle ~ 241 at time t7, the previously Bit line capacitance 101 charged to a potential UsO via transistor 21 still discharged to 0 V, so that the distance between the information potentials # 1 = U51 -USO is still enlarged.
Vorteilhafterweise wird bei der Ansteuerung des Kompensationselementes die Amplitude des Kompensationstaktes ~ 16 ebenso groß gewählt wie die Amplitude eines bereits für die Bewerterschaltung 2 benötigten Taktes. Beispielsweise wie die Amplitude des Taktes «1 35. Der Kompensationskondensator 11 wird dabei entsprechend der obigen Formel bemessen Es gilt: Bei einer weiteren vorteilhaften Art der Ansteuerung wird der in der Fig. 2 dargestellte Impuls 0 1 gleichzeitig mit dem Takt ~ 231 angelegt. Es fallen dann jeweils die Zeiten to und t1 bzw.When the compensation element is activated, the amplitude of the compensation cycle 16 is advantageously selected to be just as large as the amplitude of a cycle that is already required for the evaluation circuit 2. For example, like the amplitude of the cycle «1 35. The compensation capacitor 11 is dimensioned according to the above formula. The following applies: In a further advantageous type of control, the pulse 0 1 shown in FIG. 2 is applied simultaneously with the clock ~ 231. The times to and t1 or
t2 und t3 zusammen.t2 and t3 together.
In der Fig. 3 der Patentanmeldung P 24 41 243.9 ist eine Schaltung dargestellt, bei der die in der Fig. 1 mit 111 bzw. 411 bezeichneten Anschlüsse des Kondensators 11 bzw. 41 mit den Kompensationsauswahlleitungen 16 bzw. 46 verbunden sind. Die nicht mit dem Sourceanschluß des Transistors 12 verbundene Elektrode des Koppelkondensators 11 ist in dem Punkt 112 mit der Kompensationsauswahlleitung 16 und die nicht mit der Sourceelektrode des Transistors 42 verbundene Elektrode des Kondensators 41 ist in dem Punkt 412 mit der Kompensationsauswahlleitung 46 verbunden. Der wesentliche Vorteil dieser erfindungsgemäßen Schaltung liegt in der einfachen Kompensation der parasitären Signalspannung SU infolge der Möglichkeit der genauen Nachbildung des Auswahltransistors 32 des Speicherelementes 3 bei Verwendung von nur einer Taktleitung je Kompensationselement. Das Vorladen der Kompensationselemente 1, 4 geschieht bei dieser Variante vor dem leitend Schalten des Quertronsistors 23. In dem in der Fig. 4 dargestellten Taktprogramm entspricht dies dem Zeitintervall tot bis t1,. Bei leitend geschalteten Kompensationsauswahltransistoren 12 bzw.In Fig. 3 of the patent application P 24 41 243.9 is a circuit shown in which the connections designated 111 and 411 in FIG. 1 of the capacitor 11 and 41 are connected to the compensation selection lines 16 and 46, respectively are. The electrode of the not connected to the source terminal of the transistor 12 Coupling capacitor 11 is at point 112 with compensation selection line 16 and the electrode of the not connected to the source electrode of the transistor 42 Capacitor 41 is connected to compensation select line 46 at point 412. The essential one Advantage of this circuit according to the invention is in the simple compensation of the parasitic signal voltage SU due to the possibility the exact replica of the selection transistor 32 of the memory element 3 when used of only one clock line per compensation element. The pre-loading of the compensation elements 1, 4 happens in this variant before the transverse transistor is switched on 23. In the clock program shown in FIG. 4, this corresponds to the time interval dead until t1 ,. When the compensation selection transistors 12 or
42 liegt die Spannung der Bitleitung 10 bzw. 20 an den Komp ensati onskondensatoren 11 bzw. 41. Beim Abschalten der Takte ~ 16 bzw. ~ 46 zum Zeitpunkt t31 wird das an den Kompensationskondensatoren 11 bzw. 41 anliegende Potential U11 bzw. U41 durch kapazitive Kopplung entsprechend dem Kapazitätsverhältnis C11/41 < 1 langsamer sinken C11/41 + C101/201 als die Amplitude der Takte ~ 16 bzw. ~ 46 am Gate des Transistors 12 bzw. 42. Wenn die Differenz der beiden Potentiale ~ 16 - U11 bzw. ~ 46 - U41 die Größe der Einsatzspannung UT der Transistoren 12 bzw. 42 erreicht, so sperren diese Transistoren und die Ladung des Kompensationskondensators 11 bzw. 41 bleibt gespeichert. Bei abgeschalteten Takten ~ 16 und 0 46 liegt nach dem Zeitpunkt t3' demnach die Spannung UT an den Kondensatoren 11 bzw. 41. Wenn der Unterschied der Potentiale ~ 16/46 - U11141 nach Abschalten der Takte 16/46 größer ist als die Einsatzspannung UT, so laden sich die Kompensationskondensatoren 11, 41 aus den parasitären Bitleitungskondensatoren 101 bzw. 201 so lange auf, bis die Kompensationsauswahltransistoren 12 und 42 sprren.42 is the voltage of the bit line 10 or 20 to the Komp ensati on capacitors 11 or 41. When switching off clocks ~ 16 or ~ 46 at the time t31 becomes the potential U11 applied to the compensation capacitors 11 or 41 or U41 through capacitive coupling according to the capacitance ratio C11 / 41 <1 slower decrease C11 / 41 + C101 / 201 than the amplitude of the clocks ~ 16 resp. ~ 46 at the gate of transistor 12 or 42. If the difference between the two potentials ~ 16 - U11 or ~ 46 - U41 is the size of the threshold voltage UT of the transistors 12 or 42 is reached, these transistors block and the charge of the compensation capacitor 11 or 41 remains stored. With clocks switched off ~ 16 and 0 46 is slow the time t3 'accordingly the voltage UT across the capacitors 11 or 41. If the difference between the potentials ~ 16/46 - U11141 after switching off clocks 16/46 is greater than the threshold voltage UT, the compensation capacitors are charged 11, 41 from the parasitic bit line capacitors 101 and 201, respectively, until the compensation selection transistors 12 and 42 fail.
Die Kompensationskondensatoren 11 und 41 sind damit wieder auf UT aufgeladen.The compensation capacitors 11 and 41 are again at BDC charged.
Die Amplitude des Auswahlimpulses ~ 16/46 errechnet sich entsprechend einer Vorladespannung des Kompensationskondensators 11 bzw. 12 von UT sowie einer parasitären Bitleitungskapazität 101 bzw. 201: Die Kompensationskondensatoren 11, 41 werden entsprechend der Formel bemessen. Als wesentlicher Vorteil erscheint hier, daß je Kompensationselement 1 bzw. 4 nur eine Zuleitung benötigt wird.The amplitude of the selection pulse ~ 16/46 is calculated according to a precharge voltage of the compensation capacitor 11 or 12 of UT and a parasitic bit line capacitance 101 or 201: The compensation capacitors 11, 41 are according to the formula measured. A major advantage appears here that only one supply line is required for each compensation element 1 or 4.
Wie aus der Fig. 4 ersichtlich ist, gelangt dasselbe Taktprogramm wie bei der Schaltung nach der Fig. 1 zur Anwendung, wobei allerdings der Takt ~ 11 bzw. ~ 411 eingespart wird.As can be seen from FIG. 4, the same clock program occurs as in the circuit according to FIG. 1, but with the clock ~ 11 or ~ 411 is saved.
Besonders vorteilhaft ist eine Ausführung dieses Elementes in einer Metallgate-Technik.It is particularly advantageous to implement this element in one Metal gate technology.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine weitere Anschlußart für die Kompensationselemente von dynamischen Halbleiterspeichern anzugeben, bei denen der Schaltungsaufwand im Vergleich zu der bekannten Anschlußart eines Kompensationselementes verringert ist.The object of the present invention is to provide a further Specify the type of connection for the compensation elements of dynamic semiconductor memories, in which the circuit complexity compared to the known type of connection of a Compensation element is reduced.
Diese Aufgabe wird durch ein Kompensationselement gelöst, das durch die in dem kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.This object is achieved by a compensation element, which by the features listed in the characterizing part of claim 1 characterized is.
Weitere Erläuterungen zur Erfindung gehen aus der Beschreibung und den Figuren hervor.Further explanations of the invention can be found in the description and the figures.
Die Fig. 1 zeigt das Schaltbild von prinzipiell bekannten Kompensationselementen, zusammen mit einem dynamischen Halbleiterspeicher für Ein-Transistor-Speicherelemente, in einer erfindungsgemäßen Abwandlung des Aufbaus und des Anschlusses für die für die Bitleitung bestimmte Referenzspannung.Fig. 1 shows the circuit diagram of basically known compensation elements, together with a dynamic semiconductor memory for single-transistor memory elements, in a modification according to the invention of the structure and the connection for the for the bit line determines the reference voltage.
Die Fig. 2 zeigt das Taktprogramm für die Schaltung nach der Fig.FIG. 2 shows the clock program for the circuit according to FIG.
Das erfindungsgemäße Kompensationselement 1 bzw. 4 nach der Fig. 1 besteht aus einem Kondensator 14 bzw. 44, über den durch selektive kapazitive Kopplung das für die einwandfreie Funktion der Regenerierschaltung wesentliche Mittenpotential an der Bitleitung 10 bzw. 20 erzeugt wird. Wie schon in den oben beschriebenen Ausführungsbeispielen der Patentanmeldung P 24 41 243.9 vom gleichen Tage wird durch die entsprechende Dimensionierung des Kompensationselementes erreicht, daß der bei Auswahl eines Speicherelementes auftretende parasitäre Spannungsimpuls J U an der Bitleitung durch die parasitären Kapazitäten des Kompensationselementes C17 bzw. C47 und einem entsprechenden Anteil C15 bzw. C45 an der Kompensationskapazität 14 bzw. 44 kompensiert wird. Die Ansteuerung erfolgt in derselben Weise wie bei der Schaltung nach der Fig. 2 der Patentanmeldung P 24 41 243.9.The compensation element 1 or 4 according to the invention according to FIG. 1 consists of a capacitor 14 or 44, over which by selective capacitive coupling the center potential essential for the proper functioning of the regeneration circuit on bit line 10 or 20 is generated. As in the above described embodiments of the patent application P 24 41 243.9 of the same Days is achieved through the appropriate dimensioning of the compensation element, that the parasitic voltage pulse that occurs when a memory element is selected J U on the bit line due to the parasitic capacitances of the compensation element C17 or C47 and a corresponding share C15 or C45 of the compensation capacity 14 or 44 is compensated. It is controlled in the same way as for the circuit according to FIG. 2 of patent application P 24 41 243.9.
Als wesentlicher Vorteil ist der Wegfall des Impulses 11, der bei den Taktprogrammen nach den Fig. 2 und 4 der Patentanmeldung P 24 41 243.9 nötig ist, zu nennen. Wie aus derFig. 2 ersichtlich ist, wird im Zeitraum zwischen tot' und t " an der Bitleitung 10 bzw. 20 die Referenzspannung Uref erzeugt. Bei der Auswahl der Wortleitung 35 zum Zeitpunkt t2" (Impuls ~ 35) wird gleichzeitig auch die gegenüberliegende Kompensationsauswahlleitung 16 (Impuls ~ 16) ausgewählt, wobei die zur Einstellung des günstigsten Mittenpotentials UBD notwendige Amplitude des Taktes ~ 16 nach der Formel errechnet wird. In dieser Formel bedeutet UTD die Einsatzspannung der Kompensationskapazität 14 bzw. 44, wenn diese als MOS-Kapazität ausgebildet ist.An essential advantage is the omission of the pulse 11, which is necessary in the clock programs according to FIGS. 2 and 4 of patent application P 24 41 243.9. As shown in Fig. 2, the reference voltage Uref is generated on bit line 10 or 20 in the period between tot 'and t ". When word line 35 is selected at time t2" (pulse ~ 35), the opposite compensation selection line 16 (pulse ~ 16) is selected, with the amplitude of the cycle ~ 16 required for setting the most favorable center potential UBD according to the formula is calculated. In this formula, UTD means the threshold voltage of the compensation capacitance 14 or 44, if this is designed as a MOS capacitance.
Die Kompensationskapazität C14144 wird also entsprechend der Formel bemessen.The compensation capacitance C14144 is calculated according to the formula measured.
Neben der einfachen Ansteuerung bietet diese Weiterbildung des erfindungsgemäßen Kompensationselementes nach der Fig. 5 den Vorteil eines æhr geringen Flächenbedarfes.In addition to the simple control, this further development of the invention offers Compensation element according to FIG. 5 has the advantage of a very small space requirement.
Die in der Fig. 1 mit 2 bezeichnete Bewerterschaltung kann auch durch die in den älteren Patentanmeldungen P 24 18 969.3 (VPA 74/7051) und P 24 20 663.1 (VPA 74/7060) beschriebenen Schaltungen ersetzt werden.The evaluation circuit denoted by 2 in FIG. 1 can also through those in the earlier patent applications P 24 18 969.3 (VPA 74/7051) and P 24 20 663.1 (VPA 74/7060) must be replaced.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742462220 DE2462220C2 (en) | 1974-08-28 | 1974-08-28 | Compensation storage element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742462220 DE2462220C2 (en) | 1974-08-28 | 1974-08-28 | Compensation storage element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2462220A1 true DE2462220A1 (en) | 1976-06-24 |
| DE2462220C2 DE2462220C2 (en) | 1984-04-12 |
Family
ID=5934922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19742462220 Expired DE2462220C2 (en) | 1974-08-28 | 1974-08-28 | Compensation storage element |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2462220C2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0387379A1 (en) * | 1989-03-16 | 1990-09-19 | Siemens Aktiengesellschaft | DRAM-type integrated semiconductor memory and method for testing it |
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Citations (1)
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| DE2441243A1 (en) | 1974-08-28 | 1976-03-18 | Siemens Ag | METHOD OF OPERATING A COMPENSATION ELEMENT |
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- 1974-08-28 DE DE19742462220 patent/DE2462220C2/en not_active Expired
Patent Citations (1)
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| DE2441243A1 (en) | 1974-08-28 | 1976-03-18 | Siemens Ag | METHOD OF OPERATING A COMPENSATION ELEMENT |
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| US5184326A (en) * | 1989-03-16 | 1993-02-02 | Siemens Aktiengesellschaft | Integrated semiconductor memory of the dram type and method for testing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2462220C2 (en) | 1984-04-12 |
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