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DE2252751A1 - PROCEDURE FOR GIVING AND RECEIVING A SEQUENCE OF DIGITAL INFORMATION BLOCKS - Google Patents

PROCEDURE FOR GIVING AND RECEIVING A SEQUENCE OF DIGITAL INFORMATION BLOCKS

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Publication number
DE2252751A1
DE2252751A1 DE19722252751 DE2252751A DE2252751A1 DE 2252751 A1 DE2252751 A1 DE 2252751A1 DE 19722252751 DE19722252751 DE 19722252751 DE 2252751 A DE2252751 A DE 2252751A DE 2252751 A1 DE2252751 A1 DE 2252751A1
Authority
DE
Germany
Prior art keywords
bits
parity
input
output
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19722252751
Other languages
German (de)
Inventor
Joern M Dipl Ing Driesner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch Elektronik GmbH
Original Assignee
Robert Bosch Elektronik GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch Elektronik GmbH filed Critical Robert Bosch Elektronik GmbH
Priority to DE19722252751 priority Critical patent/DE2252751A1/en
Publication of DE2252751A1 publication Critical patent/DE2252751A1/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/004Arrangements for detecting or preventing errors in the information received by using forward error control

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)

Description

Verfahren zum Geben und Empfangen einer Folge von digitalen Informationsblöcken Die Erfindung bezieht sich auf ein Verfahren zum Geben und Empfangen einer Folge von digitalen Informationsblöcke.n, dieaus je einer Anzahl gespeicherter Informationsbits mit anschließendem Paritätsbit bestehen, bei dem ein geberseitiger und ein empfangsseitiger Paritätsprüfer die Summe der t-nits (O-Bits) eines jeden Informationsblocks (= Paritätssumme) feststellt und ein erstes Signal abgibt, wenn die Paritätssumme eine-gerade Zahl ist, und ein zweites Signal abgibt, wenn die Paritätssumme eine ungerade Zahl ist. Method for giving and receiving a sequence of digital information blocks The invention relates to a method for giving and receiving a sequence of digital information blocks, each consisting of a number of stored information bits with a subsequent parity bit, with one on the transmitter side and one on the receiver side Parity checker the sum of the t-nits (O-bits) of each information block (= parity sum) detects and emits a first signal if the parity sum is an even number and outputs a second signal when the parity sum is an odd number.

Damit bei der Ubertragung von digitalen Informationsblöcken, von denen jeder Block mehrere Bits umfaßt, Störungen-des Informåtionsinhalts auf.der Empfangsseite sofort erkannt werden können, sind Verfahren entwickelt worden, die auf einer Paritätsprüfung beruhen. Zu diesem Zweck ist das letzte Bit jedes zu übertragenden Informationsblocks ein-sogenanntes Paritätsbit. Den- einzelnen Paritätsbits wird bei einem bekannten Verfahren geberseitig eine solche Wertigkeit (logisch O oder logisch L) zugeteilt, daß die Summe der mit einem L-Signal belegten Einärstellen eines jeden Informationsblocks (= Paritätssumme) eine zum Beispiel ungerade Zahl ergibt.So when transferring blocks of digital information from which each block comprises several bits, disturbances of the information content on the receiving side can be recognized immediately, methods have been developed based on a parity check are based. For this purpose it is the last bit of every information block to be transmitted a so-called parity bit. The individual parity bits are known in the case of a The process is assigned such a value (logical O or logical L) by the encoder, that the sum of the inputting digits of each information block, which are assigned an L signal (= Parity sum) yields an odd number, for example.

In In eine Datentelegramni gemäß Fig. 1, das vier Informationsblöcke D11 ... B14 mit je vier Informationsbits b und je einem Paritätsbit p1 ... p4 umfaßt, beträgt zum Beispiel die Summe aller L-Bits des ersten Informationsblocks Bli drei, so daß, wenn voraussetzungsgemäß die Paritätssumme der einzelnen Informationsblöcke eine ungerade Zahl ergeben soll, das ParitätsDit p1 den logischen Wert 0 erhalten muß. Wird der erste Informationsblock B1 übertragen und empfangsseitig keine ungerade, sondern eine gerade Zahl von L-Bits festgestellt, so geht daraus eindeutig hervor, daß eine Störung aufgetreten sein muß und daß deshalb der Informationsblock Bll nicht gewertet werden darf. In In a data telegram according to FIG. 1, the four Information blocks D11 ... B14 each with four information bits b and one parity bit each p1 ... p4 includes, for example, the sum of all L bits of the first information block Bli three, so that, if as required, the parity sum of the individual information blocks should result in an odd number, the ParityDit p1 receives the logical value 0 got to. If the first information block B1 is transmitted and there is no odd number on the receiving end, but an even number of L bits is determined, it clearly shows that a fault must have occurred and that therefore the information block Bll may not be rated.

Bei dem bekannten Verfahren wird auf der Geberseite und auf der Empfangsseite je ein Paritätsprüfer eingesetzt, der feststellt, ob ein geberseitiger beziehungsweise empfängerseitiger Informationsblock eine ungerade Zahl von L-Bits hat oder nicht.In the known method, on the transmitter side and on the receiver side A parity checker is used to determine whether a donor-side or receiver-side information block has an odd number of L bits or not.

Die bisher verwendeten Paritätsprüfer arbeiten parallel, das heißt, die einzelnen Bits eines Informationsblocks liegen gleichzeitig an den Eingängen des Paritätsprüfers und werden gleichzeitig ausgewertet. Aus diesem Grunde enthalten die bekannten Paritätsprüfer (vgl. Siemens "Datenbuch 1972/73" Integrierte Schaltungen, S. 104, 105) eine verhältnlsnäßig große Anzahl von UND-, NAND-, ODER- und NOR-Schaltungen.The parity checkers used so far work in parallel, that is, the individual bits of an information block are simultaneously at the inputs of the parity checker and are evaluated at the same time. For this reason included the well-known parity checker (see Siemens "Data Book 1972/73" Integrated Circuits, Pp. 104, 105) a relatively large number of AND, NAND, OR and NOR circuits.

Der Erfindung liegt die Aufgabe zugrunde, ein Ubertragungsverfahren mit Paritätsprüfung zu entwickeln, durch das es möglich wird, mit einem einfacheren Paritätsprüfer auszukoinmen.The invention is based on the object of a transmission method to develop with parity check, through which it becomes possible with a simpler Parity checker.

Erfindunqßse;aß Erfindungsgemäß wird bei einem Verfahren der eingangs genannten Art diese Aufgabe dadurch gelöst, daß der geberseitige und/oder der empfängerseitige Paritätsprüfer die einzelnen Bits jedes Informationsblocks nacheinander prüft.Inventions; ate According to the invention in a method of the type mentioned above, this object is achieved in that the encoder-side and / or the parity checker at the receiving end, the individual bits of each information block checks one after the other.

-Das Prinzip sowie weitere Einzelheiten der Erf-indung werden an Hand einiger Diagramme und'Blockschaltbilder näher erläutert. In der Zeichnung bedeuten: Fig. 1 ein Schema eines Datentelegramms aus vier Informationsblöcken, Fig..2. ein Blockschaltbild einer Einrichtung zur geberseitigen Paritätsprüfung, Fig. 3 eineReihe von Diagrammen, aus denen der zeitliche Verlauf von Spannungen an verschiedenen Stellen der Einrichtung gemäß Fig. 2 hervorgeht, Fig. 4 ein Blockschaltbild einer Einrichtung zur empfängerseitigen Paritätsprüfung, Fig. 5 eine Reihe von Diagrammen, aus denen der zeitliche Verlauf von Spannungen an-verschiedenen Stellen der Einrichtung gemäß Fig. 4 hervorgeht, und Fig. 6 ein Blockschaltbild einer Einrichtung zum Geben und Empfangen mit einem einzigen, umschaltbaren Paritätsprüfer.-The principle as well as further details of the invention are on hand some diagrams and block diagrams explained in more detail. In the drawing: Fig. 1 is a diagram of a data telegram from four information blocks, Fig..2. a Block diagram of a device for the parity check on the transmitter side, FIG. 3 shows a row of diagrams showing the time course of voltages at different Positions of the device according to FIG. 2 emerges, FIG. 4 shows a block diagram of a Device for parity check at the receiver end, FIG. 5 shows a series of diagrams, from which the temporal course of tensions at-different points of the facility 4, and FIG. 6 shows a block diagram of a device for giving and receiving with a single, switchable parity checker.

Das Das aus zum Beispiel vier Informationsblöcken Ball ... B14 bestehende Datentclegramm gemäß Fig. 1 enthält bereits die zum empfangsseitigen Erkennen von Übertragungsstörungen erforderlichen Paritätsbits P1 ... p4 mit solcher Wertigkeit, daß jeder Informationsblock eine ungerade Paritatssumme (eine ungerade Zahl von L-Bits) aufweist. That That made up of four information blocks, for example Ball ... B14 existing data telegram according to FIG. 1 already contains the data for the receiving end Detection of transmission disturbances required parity bits P1 ... p4 with such Significance that each information block has an odd parity sum (an odd Number of L bits).

Auf der Geberseite sind-jedoch zuerst nur die vier Informationsbits b pro Informationsblock nl1 ... vorhanden, so daß vor dem Aussenden des Datentelegramms erst noch die Paritätsbits p1 ... p4 mit der richtigen Wertigkeit eingefügt werden müssen. Zu diesem Zweck dient eine Einrichtung gemäß dem Blockschaltbild in Fig. 2, deren wesentliche Bestandteile ein Schieberegister 1, ein Geber-Steuerwerk 2, eine Speicherschaltung 3, eine Zählschaltung 4, eine erste und eine zweite NAND-Schaltung 5, 6 und ein Ausgang 7 sind. Die Zählschaltung 4 bildet zusammen mit den beiden NAND-Schaltungen 5, 6 einen Paritätsprüfer 8.On the encoder side, however, only the four information bits are initially available b per information block nl1 ... available so that before the data telegram is sent first the parity bits p1 ... p4 are inserted with the correct significance have to. For this purpose, a device according to the block diagram in Fig. 2, the main components of which are a shift register 1, an encoder control unit 2, a memory circuit 3, a counting circuit 4, first and second NAND circuits 5, 6 and an output 7 are. The counting circuit 4 forms together with the two NAND circuits 5, 6 a parity checker 8.

Zur Wirkungsweise der vorstehend besohriebenen Einrichtung ist folgendes zu sagen; Die Informationsbits b eines Datentelegramms (Fig. 1) werden auf ein einem ersten Eingang 9 des Schieberegisters 1 zugeführtes Kbnvando des Geber-Steuerwerks 2 hin in das Schieberegister eingespeichert. Die letzte Stelle jedes in das Schieberegister einzuspeichernden Informationsblocks B11 ... B14 bildet jeweils ein Bit pO, das ist beispielsweise ein O-Signal, welches als unkorrigiertes unkorrigiertes Paritätsbit bezeichnet. werden könnte. Soll zu einem bestimmten Zeitpunkt t die Aussendung eines Datentelegranuns mit- Paritätsbits Pl . p4 der richtigen (korrigierten) Wertigkeit beginnen (vgl. Diagramm A in Fig. 3), so gibt das Geber-Steuerwerk 2 Schiebeimpulse an einen zweiten Angang 10 sowie an einen nur auf eine ansteigende Impulsflankereägierenden dynamischen Takteingang 11 der Speicherschaltung 3 ab.The following applies to the mode of operation of the device described above accept; The information bits b of a data telegram (Fig. 1) are on a first input 9 of the shift register 1 supplied Kbnvando of the encoder control unit 2 are stored in the shift register. The last digit of each in the shift register Information blocks to be stored B11 ... B14 each form a bit pO, the is, for example, an 0 signal, which as an uncorrected uncorrected Denotes parity bit. could be. Should at a certain point in time t die Sending a data telegram with parity bits Pl. p4 of the correct (corrected) Start valence (see diagram A in Fig. 3), then the transmitter control unit gives 2 Shifting impulses to a second input 10 and to only one increasing one Pulse edge-equalizing dynamic clock input 11 of the memory circuit 3.

Als Speicherschaltung 3 kann beispielsweise ein D-Flipflop dienen, das aus; dem Eingang 11 einen Dateneingang 12, einen Ausgang 13 und einen dominierenden Setzeingang 14 zu der weiter unten erläuterten korrektur der unkorrigierten Bits pO hat.A D flip-flop, for example, can serve as the memory circuit 3, the end; the input 11 a data input 12, an output 13 and a dominant Set input 14 for the correction of the uncorrected bits explained below pO has.

Mit dem seriellen Ausspeicher,n der in dem Schieberegister 1 gespeicherten Bits in der in Fig. 2 angegebenen Schieberichtung gibt der Ausgang 13 der Speicherschaltung 3 eine impulsförmige Spannung gemäß dem Diagramm AXin Fig. 3 ab. Das Diagramm AX ist nur ein zum besseren Verständnis aufgeführtes-Diagramm, welches nicht der Realität entspricht, weil, wie weiter unten ausgeführt wird, in bestimmten Fällen ein unkorri.giertes Bit po mittels des Paritätsprüfers 8 korrigiert wird,.so daß an Stelle eines Bits po (O-Signal) ein L-Bit an dem Ausgang 13 der Speich-erschaltung und dem Ausgang 7 der Einrichtung abgegeben wird.With the serial unloading, n of the stored in the shift register 1 Bits in the shift direction indicated in FIG. 2 are output 13 of the memory circuit 3 a pulse-shaped voltage according to the diagram AX in FIG. The diagram AX is only a diagram listed for better understanding, which is not the reality because, as will be explained below, in certain cases an uncorrected Bit po is corrected by means of the parity checker 8, so that instead of a bit po (0 signal) an L bit at the output 13 of the memory circuit and the output 7 of the facility is submitted.

Die Impulsfolge gemäß dem Diagramni Ax in Fig. 3 entspricht also dem-Datentelegramm in Fig. 1 mit der Ausnahme, daß-an Stelle der der logisch 0 oder logisch L aufweisenden Paritätsbits P1 ... P4 grundsätzlich Bits pO mit der Wertigkeit 0 treten.The pulse sequence according to Diagramni Ax in Fig. 3 thus corresponds to the data telegram in Fig. 1 with the exception that instead of the the logic 0 or Logically L having parity bits P1 ... P4 basically bits pO with the valency 0 kick.

Das Geber-Steuerwerk 2 liefert zu Beginn einessjeden ausgespeicherten Bits einen kurzen Taktimpuls iT (vgl. Diagramm B in Fig. 3) an einen ersten Eingang 15 der ersten NAND-Schaltung 5, an deren zweiten Eingang 16 die Spannung gemäß de Diagramm AX liegt. Infolge der NAND-Verknüpfung gibt die erste NAND-Schaltung 5 eine Spannung ab, die den aus dem Diagramm C ersichtlichen Zeitverlauf hat, und zwar entsteht zu Beginn eines jeden L-Bits gemäß dem Diagramm AX ein kurzer Impuls Izl ... der Wertigkei' logisch 0, dessen Länge gleich der Länge der Taktimpulse iT ist. Die Impulse IZ1 ..., im folgenden Zählimpulse genannt, können zum Feststellen der Paritätssumme jedes Informationsblocks B11 ... benutzt werden, indem sie einem Zähleingang 17 (dynamischen Eingang) der Zählschaltung 4 zugeführt werden.The transmitter control unit 2 initially supplies one of each stored Bits a short clock pulse iT (see. Diagram B in Fig. 3) to a first input 15 of the first NAND circuit 5, at the second input 16 of which the voltage according to de Diagram AX lies. As a result of the NAND operation, the first NAND circuit gives 5 from a voltage that has the course of time shown in diagram C, and it is true that a short pulse arises at the beginning of each L bit according to diagram AX Izl ... the value is logical 0, the length of which is equal to the length of the clock pulses It is. The pulses IZ1 ..., hereinafter referred to as counting pulses, can be used to determine the parity sum of each information block B11 ... can be used by adding a Counting input 17 (dynamic input) of the counting circuit 4 are fed.

Als Zählschaltung 4 dient vorzugsweise eine Flipflopschaltung, zum Beispiel ein als Binärzähler geschaltetes D-Flipflop.A flip-flop circuit is preferably used as the counting circuit 4, for Example of a D flip-flop switched as a binary counter.

Damit die Zählschaltung 4 die Summe der Zählimpulse iz (= Paritätssumme) jedes Informationsblocks feststellen kann, liefert das Geber-Steuerwerk 2 kurz vor dem Beginn jedes Informationsblocks, das heißt zum Beispiel zu einem Zeitpunkt t5, einen Löschimpuls iL (vgl. Diagramm D) an einen dominierenden Löscheingang 18 der Zählschaltung 4, die dadurch in ihren Anfangszustand übergeführt wird, in welchem ihr Ausgang 19 ein L-Signal abgibt,zdas gleichzeitig an einem Rückführungseingang 20 liegt.So that the counting circuit 4 the sum of the counting pulses iz (= parity sum) can determine each information block, the encoder control unit 2 delivers shortly before the beginning of each information block, that is, for example, at a point in time t5, an erase pulse iL (see. Diagram D) to a dominant erase input 18 of the Counting circuit 4, which is thereby transferred to its initial state, in which its output 19 emits an L signal, zdas at the same time at a feedback input 20 lies.

Mit Mit der abfallenden Flanke des ersten Zählimpulses ZI (Zeitpunkt to in dem Diagramm C) gibt die Zählschaltung 4 an ihrem Ausgang 19 ein Signal ab, das erst auf logisch L wechselt, wenn zu einem Zeitpunkt t2 (vgl. Diagramm C) die abfallende Flanke des zweiten Zählimpulses iz2 vorliegt.With With the falling edge of the first count pulse ZI (time to in diagram C) is provided by the counting circuit 4 at its output 19 a signal that only changes to logic L when at a point in time t2 (cf. Diagram C) the falling edge of the second counting pulse iz2 is present.

Mit der abfallenden Flanke des dritten Zählimpulses iZ3 (Zeitpunkt t3) wechselt die Spannung am Ausgang 19 wieder von logisch L nach logisch 0. Damit sind die drei L-Bits des ersten Impulsblocks B11 (vgl. Diagramm AX) gezählt.With the falling edge of the third counting pulse iZ3 (time t3) the voltage at output 19 changes again from logic L to logic 0. This means the three L bits of the first pulse block B11 (see diagram AX) are counted.

Die logischen Werte am Ausgang 19 der Zählschaltung 4 beeinflussen in Verbindung mit Prüfimpulsen ip die zweite NAND-Schaltung 6, und zwar gibt das Geber-Steuerwerk 2 jeweils einen Prüfimpuls ip (logisch L) an einen Eingang der zweiten-NAND-Schaltung 6 ab, bevor das Steuerwerk 2 den Löschimpuls iL liefert (vgl. Diagramm F in Fig. 3), also etwa in der Mitte jedes un--korrigierten Bits pO (vgl.Diagramm Ax).The logical values at the output 19 of the counting circuit 4 influence in connection with test pulses ip the second NAND circuit 6, namely the Encoder control unit 2 each send a test pulse ip (logic L) to an input of the second NAND circuit 6 before the control unit 2 delivers the extinguishing pulse iL (cf. Diagram F in Fig. 3), i.e. roughly in the middle of each uncorrected bit pO (see diagram Ax).

Infolge der NAND-Verknüpfung gibt die zweite NAND-S.ch-altung 6 nur dann einen O-Impuls ab, der im folgenden als Setzimpuls is (logisch 0) bezeichnet wird, wenn die Signale an ihren Eingängen die gleiche Wertigkeit besitzen. Dies ist zum ersten Male zu einem Zeitpunkt t6 der Fall, also erst bei dem zweiten Informationsblock B12.As a result of the NAND link, the second NAND switch only gives 6 then an 0-pulse, which in the following is referred to as set pulse is (logic 0) when the signals at their inputs have the same valence. this is the case for the first time at a point in time t6, i.e. not until the second information block B12.

Da bei dem ersten Impulsblock B1 die Summe der L-Signale (Paritätssumme) gleich drei, also ungerade ist, wird kein Setzimpuls iS erzeugt', erzeugt, der sonst die Speicherschaltung 3 zum Kippen veranlassen würde, wodurch am Ausgang 7 der Einrichtung an Stelle des erwünschten Paritätsbits p1 (logisch 0) ein Paritätsbit der Wertigkeit logisch L aufträte.Since in the first pulse block B1 the sum of the L signals (parity sum) equals three, i.e. is odd, no setting pulse iS is generated ', generated, which would otherwise cause the memory circuit 3 to toggle, whereby the output 7 of the device instead of the desired parity bit p1 (logic 0) a parity bit the valence logically L would occur.

pas Kippen der Speicherschaltung ist jedoch bei dem zweiten Impulsblock B12 erwünscht, dessen Paritätssumme zunächst gerade ist (es sind nur 0-Bits vorhanden). Bei einer geraden Paritätssumme gibt die Zählschaltung 4 während des Prüfimpulses ip zu einem Zeitpunkt t6 ein L-Signal ab, wodurch die zweite NAND-Schaltung 6 an den dominierenden Setzeingang 14 der Speicherschaltung 3 einen Setzimpuls i5 liefert. Als Folge davon wechselt die Spannung am Ausgang 13 der Speicherschaltung 3 von logisch 0 nach logisch L. Der zuletzt genannte Zustand bleibt bis zum Ende (tag) des Lösch'impulses iL erhalten. Es entsteht somit ein etwas verkürztes, von t6 bis t8 dauerndes Paritätsbit P2. In analoger Weise werden die(korrigierten) Paritätsbits p3 und p4 (L-Bits) erhalten; vgl. Diagramm A in Fig. 3.However, the toggle of the memory circuit is on the second pulse block B12 desired, whose parity sum is initially even (only 0 bits are available). With an even parity sum, the counting circuit 4 outputs during the test pulse ip at a time t6 from an L signal, whereby the second NAND circuit 6 on the dominant set input 14 of the memory circuit 3 supplies a set pulse i5. As a result, the voltage at the output 13 of the memory circuit 3 changes from logic 0 to logic L. The last-mentioned state remains until the end (day) of the extinguishing pulse iL received. The result is a somewhat shortened one, from t6 to t8 permanent parity bit P2. The (corrected) parity bits get p3 and p4 (L bits); see diagram A in FIG. 3.

Das an dem Ausgang 7 der Einrichtung abgegebene Datentelegramm kann, eventuell nach einer Zwischenspeicherung, ausgesendet werden.The data telegram output at output 7 of the device can, may be sent out after intermediate storage.

Am Ende einer Paritätsprüfung sorgt ein im Steuerwerk 2 erzeugter und einem Löscheingang 21 des Schieberegisters 1 zugeführter Löschimpuls dafür, daß alle gespeicherten Informationsbits b gelöscht werden.At the end of a parity check, a generated in control unit 2 provides and an erase input 21 of the shift register 1, an erase pulse supplied for that all stored information bits b are deleted.

Eine Eine in Fig. 4 dargestellte empfangsseitige Einrichtung zur Paritätsprüfung der Informationsblöcke B11 ... B14 eines empfangenen Datentelegramms (vgl. Fig. 13 besitzt einen ähnlichen Aufbau wie die geberseitige Einrichtung gemäß Fig. 2. Zu der empfangsseitigen Einrichtung gehdren ein Schieberegister 22, ein Empfänger-S-teuerwerk 23, eine Zählschaltung 24 und zwei NAND-Schaltungen 25, 26. Der Eingang der Einrichtung ist mit 7 bezeichnet. Auch hier bildet wieder die Zählschaltung 24 in Verbindung mit den beiden NAND-Schaltungen 25, 26 einen Paritätsprüfer 28, der in Fig. 4 durch strich'punktierte Linien umrahmt ist. One One shown in Fig. 4 receiving side Device for the parity check of the information blocks B11 ... B14 of a received The structure of the data telegram (see Fig. 13) is similar to that of the transmitter-side Device according to FIG. 2. A shift register belongs to the device on the receiving side 22, a receiver S-control unit 23, a counting circuit 24 and two NAND circuits 25, 26. The entrance of the device is marked 7. Here, too, forms again the counting circuit 24 in connection with the two NAND circuits 25, 26 a Parity checker 28, which is framed in FIG. 4 by dash-dotted lines.

Die Einrichtung arbeitet ähnlich wie die geberseitige Einrichtung, das heißt, das empfangene Datentelegramm (Diagramm A in den Fig. 3 und 5> wird dem Eingang 27 der Einrichtung beziehungsweise einem ersten Eingang 29 des Schieberegisters 22 zugeführt und mittels vom Steuerwerk 23 herrührender und einem zweiten Eingang 30 zugeführter Schiebeimpulse bitweise in das Schieberegister eingespeichert. Gleichzeitig mit dem Einspeichern der einzelnen Informationsbits b und des Paritätsbits P1 ... jeweils eines- Informationsblocks Bl ... zählt die Zählschaltung 24 des Paritätsprüfers 28 ähnlich wie die geberseitige Zähls-chaltung (4, Fig. 2-) die L-Bits pro Informationsblock. Aus den von detn Empfänger-Steuerwerk 23 gelieferten Prüfimpulsen (vgle Diagramm F in Fig. 4) und der Ausgangsspannung (vgl. Diagramm E' in Fig. 5) der Zählschaltung bildet die NAND-SchaItung 26 ein Signal G', im vorliegenden Beispiel ein L-Signal,das als Kriterium für einen richtig richtig empfangenen Informationsblock (Paritätssunme ungeradc) dient. Sind alle Informationsblöcke als richtig erkannt worden und in dem Schieberegister 22 eingespeichert, so stehen sie zur weiteren Verwertung, zum Beispiel für Steuerungsaufgaben, bereit.The device works in a similar way to the device on the donor side, that is, the received data telegram (diagram A in FIGS. 3 and 5> becomes the input 27 of the device or a first input 29 of the shift register 22 and by means of the control unit 23 originating and a second input 30 applied shift pulses are stored bit by bit in the shift register. Simultaneously with the storage of the individual information bits b and the parity bit P1 ... The counting circuit 24 of the parity checker counts one information block Bl ... in each case 28 similar to the encoder-side counting circuit (4, Fig. 2-) the L bits per information block. From the test pulses supplied by the receiver control unit 23 (see diagram F in Fig. 4) and the output voltage (see. Diagram E 'in Fig. 5) of the counting circuit the NAND circuit 26 forms a signal G ', in the present example an L signal, the as a criterion for being correct correctly received information block (Parity sum oddc) is used. Are all information blocks recognized as correct and stored in the shift register 22, they are available for further Recycling, for example for control tasks, ready.

liat dagegen der Paritätsprüfer bei einem Informationsblock eine gerade Paritätssumme festgestellt, so gibt die NAND-Schaltung 26 ein O-Signal (Fehlersignal) an das Empfänger-Steuerwerk 23 ab und läßt dunst das Vorliegen eines gestörten Datentelegrar,ms erkennen. Daraufhin löscht ein in dem Steuerwerk 23 erzeugter, einem dritten Eingang 31 zugeführter Löschimpuls alle bereits gespeicherten Informations- und Paritätsbits, so daß das Schieberegister zum Speichern eines neuen Datentelegramms bereitsteht.On the other hand, the parity checker has an even for an information block Parity sum determined, the NAND circuit 26 outputs an O signal (error signal) to the receiver control unit 23 and leaves the presence of a disturbed data telegram, ms recognize. Thereupon a third input generated in the control unit 23 is deleted 31 supplied erase pulse all information and parity bits already stored, so that the shift register is ready to store a new data telegram.

Das Steuerwerk des Gebers und das Steuerwerk des Empfängers enthalten je einen Taktgenerator, der die zeitliche Steuerung der Abgabe der verschiedenen Impulse oder Impulsfolgen übernimmt.Contain the control unit of the sender and the control unit of the receiver one clock generator each, which controls the timing of the delivery of the various Takes over pulses or pulse trains.

Sollen zwischen zwei Geber- und Empfangsstationen Datentelegramme wechselseitig ausgetauscht werden, so kann jede Station mit einem einzigen umschaltbaren Paritätsprüfer für den Geber- und den Empfangsteil ausgerüstet werden. Eine Einrichtung, die dies ermöglicht, ist in Fig. 6 als etwas vereinfachtes Blockschaltbild dargestellt.Should be data telegrams between two transmitter and receiver stations can be exchanged alternately, so each station can be switched with a single Parity checker for the transmitter and the receiver part can be equipped. An institution, which makes this possible is shown in FIG. 6 as a somewhat simplified block diagram.

In dem Blockschaltbild bezeichnet 32 ein Steuerwerk, 33 einen umschaltbaren Paritätsprüfer entsprechend den Paritätsprüfern 8 und und 28 in den Fig. 2 und 4, 34 ein umschaltbares-Schieberegister und 35 eine Speicherschaltung entsprechend der Speicherschaltung 3 in Fig. 2. Zum Umschalten des Paritatsprüfers 33 und des Schieberegisters 34 dienen zwei starr gekoppelte Umschalter 36, 37, deren eine- Schalterstellung (gezeichnete Stellung) "Empfang" (E) undderen andere Schalterstellung "Geben" (G) bedeutet.In the block diagram, 32 denotes a control unit, 33 denotes a switchable one Parity checker corresponding to parity checkers 8 and and 28 in FIGS. 2 and 4, 34 a switchable shift register and 35 a memory circuit corresponding to the memory circuit 3 in FIG. 2. To switch over the parity checker 33 and the shift register 34 are two rigidly coupled changeover switches 36, 37, whose one switch position (position shown) "reception" (E) and the other switch position "Giving" (G) means.

Mit 38 ist ein Eingang für den Empfangsteil, mit 39 ein Ausgang für das Fehlersignal und mit 40 ein Ausgang für die auszusendenden Datentelegramme bezeichnet.38 is an input for the receiving part, 39 is an output for the error signal and 40 denotes an output for the data telegrams to be sent out.

Eine detaillierte Beschreibung der Wirkungsweise der Einrichtung gemäß Fig. 6 erübrigt sich in Anbetracht der vorstehenden Erläuterungen.A detailed description of the operation of the device according to 6 is unnecessary in view of the above explanations.

Claims (17)

PatentansprücheClaims g Verfahren zum Geben und Empfangen einer Folge von digitalen Informationsblöcken, die aus je einer Anzahl gespeicherter Informationsbits mit anschließendem Paritätsbit bestehen, bei dem ein geberseitiger und ein empfangsseitiger ParitätsprUfer die Summe der L-Bits (O-Bits) eines jeden Informationsblocks (= Paritatssumme) feststellt und ein erstes Signal abgibt, wenn die Paritätssumme eine gerade Zahl ist, und ein zweites Signal abgibt, wenn die Paritätssumme eine ungerade Zahl ist, dadurch gekennzeichnet, daß der geberseitige und/oder der empfängerseitige Paritätsprüfer (8, 28, 33) die einzelnen Bits (b, p1 ...> jedes Informationsblocks (B11 ...) nacheinander prüft.g procedure for giving and receiving a sequence of digital information blocks, each consisting of a number of stored information bits with a subsequent parity bit exist, in which a transmitter-side and a receiver-side parity checker the Determines the sum of the L bits (O bits) of each information block (= parity sum) and outputs a first signal when the parity sum is an even number and a emits a second signal if the parity sum is an odd number, characterized in that that the transmitter-side and / or the receiver-side parity checker (8, 28, 33) the individual bits (b, p1 ...> of each information block (B11 ...) one after the other. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß geberseitig ein Schieberegister (1) die Informationsbits (b) sowie an Stelle der Paritätsbits (p1 ...) Bits (po) gleicher Wertigkeit speichert, daß der geberseitige Paritätsprüfer (8) während des Ausspeicherns und des Aus sendens der gespeicherten Informationsbits und der Bits gleicher Wertigkeit die Paritätssumme der Informationsblöcke prüft und daß das bei einem Informationsblock mit gerader Paritätssumme von dem Paritätsprüfer abgegebene erste Signal eine Änderung der Wertigkeit des jeweiligen Bits (pO) bewirkt. 2. The method according to claim 1, characterized in that the encoder side a shift register (1) contains the information bits (b) and instead of the parity bits (p1 ...) Bits (po) of the same value are saved by the parity checker on the encoder side (8) while the stored information bits are being stored and transmitted and the bits of the same significance check the parity sum of the information blocks and that for an even-sum block of information from the parity checker The first signal emitted causes a change in the significance of the respective bit (pO). 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die in dem geberseitigen Schieberegister (1) gespeicherten Informationsbits (b) und Bits (pO) gleicher Wertigkeit vor dem Aussenden in einer nur das jeweils gerade aus dem Schieberegister (1) ausgespeicherte Bit speichernden Speicherschaltung (3)- gespeichert werden und daß die Speicherschaltung (3) durch das erste Signal des geberseitigen Paritätsprüfers (Q) derart beeinflußbar ist, daß sie an Stelle eines Bits (pO) gleicher Wertigkeit ein Paritätsbit (p1 ...) mit der anderen Wertigkeit an seinem Ausgang abgibt.3. The method according to claim 2, characterized in that the in the Transmitter-side shift register (1) stored information bits (b) and bits (pO) of the same value before sending in one only that straight from the shift register (1) Stored out bit storing memory circuit (3) - are stored and that the memory circuit (3) by the first signal of the encoder-side parity checker (Q) can be influenced in such a way that it has the same significance instead of a bit (pO) sends a parity bit (p1 ...) with the other value at its output. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,- daß empfangsseitig ein Schiebe'register (22) die mit Hilfe des empfangsseitigen Paritätsprüfers (28) geprüften Informationsblöcke (B11 ...) speichert.4. The method according to claim 1, characterized in - that the receiving side a shift register (22) which, with the help of the parity checker (28) at the receiving end, stores checked information blocks (B11 ...). 5. Verfahren nach Anspruch X, dadurch gekennzeichnet, daß das von dem empfangsseitigen Paritätsprüfer (28) abgegebene erste Signal als Fehlersignal die Löschung der in dem empfangsseitigen Schieberegister bereits gespeicherten Informations- -bits veranlaßt.5. The method according to claim X, characterized in that the of the first signal output to the parity checker (28) at the receiving end as an error signal the deletion of the information already stored in the receiving-side shift register -bits. 6. Verfahren nach einem derAnsprüche 2- bis 5, dadurch gekennzeichnet, daß die geberseitige und-die empfangsseitige Paritätsprüfung der Informationsblöcke (B11 ...) bei einer Station mit Geber und Empfänger durch einen einzigen umschaltbaren Paritätsprüfer (33) ausgeführt wird.6. The method according to any one of claims 2 to 5, characterized in that that the transmitter-side and the receiving-side parity check of the information blocks (B11 ...) for a station with transmitter and receiver by a single switchable Parity checker (33) is executed. 7. Verfahren nach Anspruch 2 oder 5, dadurch gekennzeichnet, daß die geberseitige und empfngerseitige Speicherung der Informationsbits (b) und 3its (pO) gleicher Wertigkeit bei einer Station mit Geber und Empfänger durch ein einziges umschaltbares Schieberegister (34) ausgeführt wird. 7. The method according to claim 2 or 5, characterized in that storage of the information bits (b) and 3 bits on the transmitter and receiver side (pO) the same value for a station with transmitter and receiver through a single one switchable shift register (34) is executed. 8. Einrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Paritätsprüfer (8, 28, 33) eine Zählschaltung hat. 8. Device for performing the method according to one of the claims 1 to 6, characterized in that the parity checker (8, 28, 33) is a counting circuit Has. 9. Einrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Zählschaltung eine Flipflopschaltung ist. 9. Device according to claim 8, characterized in that the counting circuit is a flip-flop circuit. 10. Einrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Flipflcpschaitung ein als Binärzähler geschaltetes D-Flipflop ist, das einen Zähleingang (17) und einen dominicrenden Löscheingang (18) zum Zuführen von Löschimpulsen (iL> am Ende jeweils eines Informationsblocks hat.10. Device according to claim 8 or 9, characterized in that the flip-flop circuit is a D-type flip-flop connected as a binary counter, the one Counter input (17) and a dominicrenden erase input (18) for supplying erase pulses (iL> at the end of each information block. 11. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß geberseitig ein Schieberegister (1) zum Speichern der Informationsbits (b) der zu übertragenden Informationsblöcke (Bl1 ...) sowie zum Speichern von an Stelle der Paritätsbits (P1 ...) vorgesehenen Bits (pO) gleicher Wertigkeit vorgesehen ist.11. Device for performing the method according to claim 1, characterized characterized in that a shift register (1) for storing the information bits is provided on the transmitter side (b) the information blocks to be transmitted (Bl1 ...) and for storing an Place of the parity bits (P1 ...) provided bits (pO) of the same significance is. 12. Einrichtung nach Anspruch 11, dadurch gekennzeichnet, daß geberseitig zwischen dem Ausgang des Schieberegisters (1) und dem Paritätsprüfer (8) eine jeweils nur ein Informationsbit oder ein Bit der Bits gleicher Wertigkeit speichernde Speicherschaltung (3) vorgesehen ist.12. Device according to claim 11, characterized in that the encoder side between the output of the shift register (1) and the parity checker (8) one each memory circuit storing only one information bit or one bit of the bits of the same significance (3) is provided. 13. Einrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Spaicherschaltung (3) einen Eingang (11) zum Zuführen der Informationsbits (b), und der Bits (pO) gleicher Wertigkeit sowie einen dominierenden Setzeingang (14)hat, der mit dem Ausgang des geberseitigen Paritätsprüfers (8) verbunden ist.13. Device according to claim 12, characterized in that the Memory circuit (3) has an input (11) for supplying the information bits (b), and the bits (pO) have the same significance and a dominant set input (14), which is connected to the output of the parity checker (8) on the encoder side. 14. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet.,- daß zur zeitlichen Steuerung der geber- und empfangsseitigen Paritätsprüfung je ein Steuerwerk (2, 23) vorgesehen ist.14. Device for performing the method according to claim 1, characterized - that for the timing of the transmitter and receiver parity check a control unit (2, 23) is provided. 15. Einrichtung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß der Paritätsprüfer eine Zählschaltung (4, 24) und eine erste und zweite NAND-Schaltung (5, 6) hat.15. Device according to one of claims 8 to 10, characterized in that that the parity checker has a counting circuit (4, 24) and a first and second NAND circuit (5, 6) has. 16. Einrichtung nach Anspruch 15,' dadurch gekennzeichnet, daß in dem geberseitigen Paritätsprüfer (8) ein erster Eingang (15) der ersten NAND-Schaltung (5) mit einem Taktimpulse (iT) liefernden Ausgang des Geber-Steuerwerks (2), ein zweiter.Eingang (16) mit dem Ausgang der Speicherschaltung (3) und ein Ausgang der ersten NAND-Schaltung (5) mit einem-2ähleingang (17 der Zählschaltung (4) verbunden ist und daß ein erster Eingang der zweiten NAND-Schaltung (6> mit einem Prüfimpulse (ip) liefernden Ausgang des Geber-Steuerwerks (2), ein zweiter Eingang mit einem Rückführungseingang (20) der Zählschaltung (4) und'ein Ausgang mit dem dominierenden Setzeingang (14) der Speicherschaltung (3) verbunden ist.16. Device according to claim 15, 'characterized in that in the encoder-side parity checker (8) a first input (15) of the first NAND circuit (5) with a clock pulse (iT) supplying output of the encoder control unit (2) Second input (16) to the output of the memory circuit (3) and an output of the first NAND circuit (5) connected to a 2 counting input (17 of the counting circuit (4)) is and that a first Input of the second NAND circuit (6> with an output of the encoder control unit (2) delivering test pulses (ip), a second Input with a feedback input (20) of the counting circuit (4) and an output is connected to the dominant set input (14) of the memory circuit (3). 17. Einrichtung nach Anspruch 15, dadurch gekennzeichnet, daß in dem cmpfangsseitigen Paritätsprüfer (28) ein erster Eingang der ersten NAND-Schaltung (25) mit einer die empfangenen Informationsblöcke führenden Leitung, ein zweiter Eingang mit einem Taktimpulse (iT) liefernden Ausgang des Empfänger-Steuerwerks (23) und ein Ausgang mit dem Zähleingang der Zählschaltung (24) verbunden ist, daß ein dominierender Löscheingang der Zählschaltung (24) mit einem Löschimpulse (iL) liefernden Ausgang des Empfänger-Steuerwerks (23) verbunden ist und daß ein erster Eingang der zweiten NAND-Schaltung (26) mit einem Rückführungseingang der Zählschaltung (24>, ein zweiter Eingang mit einem Prüfimpulse (ip) liefernden Ausgang des Empfänger-Steuerwerks (23) und ein Ausgang der zweiten NAND-Schaltung (26) mit einem Eingang des Empfänger-Steuerwerks (23) verbunden ist.17. Device according to claim 15, characterized in that in the The parity checker (28) on the receiving end is a first input of the first NAND circuit (25) with one line carrying the received information blocks, a second Input with an output of the receiver control unit that supplies clock pulses (iT) (23) and an output is connected to the counting input of the counting circuit (24) that a dominant clear input of the counting circuit (24) with a clear pulse (iL) delivering output of the receiver control unit (23) is connected and that a first Input of the second NAND circuit (26) with a feedback input of the counting circuit (24>, a second input with an output of the receiver control unit that delivers test pulses (ip) (23) and an output of the second NAND circuit (26) with an input of the receiver control unit (23) is connected. LeerseiteBlank page
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Cited By (2)

* Cited by examiner, † Cited by third party
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DE2741050A1 (en) * 1977-09-12 1979-07-26 Siemens Ag Serially operating data protection system - has bistable flip=flop changing state with first information bit in specified way in presence of parity bit
DE3538808A1 (en) * 1984-11-01 1986-05-15 Mitsubishi Denki K.K., Tokio/Tokyo PARITY CHECKER

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