DE2015498C3 - Verfahren zum Synchronisieren von Digitalsignalen und eine Anordnung zur Durchfuhrung des Verfahrens - Google Patents

Description

^^„B,oc_kvo„_Dgg,_r ^SZ^S^l^ l

Signale, übertragen wird, müssen zwei Synchronisa- die ZanJ^^{tten mu} _{e v} ^b _okodersignale werden gemäß tionsbedingungen erfüllt werden. Einerseits muß eine 30 Die ^d!i™^1IS£^rJ" exKLDSlV-ODER-Schaltung Bit-Synchronisation durchgeführt weiden d. h d,_e ^/^^ΕΓνοη Binärimpulsen kombiniert binären Signale sollen miteinander sowohl auf der EES ml e^ ^_{101 KGS} erhalten wird Sender- als auch auf der Empfängerseite in Synchro- die■ ζ°^η J^" ^_{te Gen}erator erzeugt eine zyklisch nismus sein. Andererseits muß auch eine Blocksyn- ^D!7'JSS,_ie die in der weiteren Beschreichronisation durchgeführt werden, d. h., es muß Syn- 35 ^wiederho!^ J^g^*οη bezeichnet wird und chronismus bestehen zwischen den Signalen, die bung als^ >^nc»^rom^"£ _{und Nullcn} in einer während ein und derselben Signalabtastung auftreten aus einer^Anz η ν ^ _{dje Wahrschcin}.

dem sogenannten Block. Die Bitsynchronisation wird solchen K m .on _entsprechende Bitfolge

in der Datenübertragungseinrichtung sichergestellt l.chke t herabsejz. α _auftriu

und in diesem Zusammenhang nicht behandelt. Die 40 zufa 1ig in «JⁿJ^ok°™ £_{ηη einc an flic}h bekannte Blocksynchronisation hat jedoch in der Endemnch- A s ^^οαε^ _{d werdeili die z}. B. aus sogenann-

turg stattzufinden und muß sowohl fur 4-Draht- f^'^pj^s besteht Gemäß dem Beispiel beVerbindungen als auch für 2-Draht-Verbindungen ten_ /-K-Fl^pfloP^c*™ _{aus 15Bi}t, die das zuverlässig sein. Bei einer 4-Draht-Verb,ndung kann steht das Synchron _SIe u y ^ ^^ _auch eine Bestätigung der Synchronisation leicht erzielt 45 ^".^^eis I Ukürliches Muster gewählt werwerden durch Verwendung einer geschlossenen ^^en,^^a" J„^r^_tt^Verbindung der Zählkettenstufen, Schleife. Bei einer 2-Draht-Verbindung ist jedoch ein den durch gef^J^CT _d*n wird. Gemäß dem Rückmeldungskanal in der Datenübertragungsem..ch- wie spate ^oe£""f _{den des} Synchronisierungstung erforderlich zur Bestätigung der Synchronisation. Beispiel wird das Au ende y ^ ^ Diese Forderung kann Schwierigkeiten bei schlechten ₅o wortes "¹^ ^g ^^^'J^ _nachdem das 15. Bit des Obertragungsverbindungen hervorrufen nben der Tat- kes ff⁸¹«^' ™ _{worden ist au}f Grund einer gesache, daß sie auch besondere Datenmodems not- Blockes, ausgesana ^^ _β.₍ ^ _ßeg._{nn je}_

wendig macht. _{c u o}. . T^ckes Die w^:rd in F i g. 1 mit der Verbindung

Aufgabe der Erfindung sind die_ Schaltung eines des_Blocks·⁰^ ^r ^ _d,_r zählkette WS und

Verfahrens zur Blocksynchronisation, mit dessen 55 ^Jf¹¹ J"_a ™Z^ Code-Generators KGS symbo-

Hilf di ätlih Eirichtung gespart wud und die dem ^^te'"^^ng ih Edt z B

Hilfe die zusätzliche Einrichtung gespart wird und die dem Starteingang des uiuc-utnuu.".,

Synchronisation bei einer üblichen 2-Draht-Verbin- Visiert. Wenn die Zählkette WS ihren Endwert, z. B.

dung vorgenommen werden kann, und einer Anord- 60, erreicht hat und auf Null gesetzt wird, dann wird

nung zur Durchführung des Verfahrens. der Code-Generator gleichzeitig auf Null gesetzt, und

Das Verfahren beruht auf der Tatsache, daß Pau- 6° er startet erneut, wenn die Zählkette die Stellung lh

sen in den übertragenen Signalen (kontinuierliche erreicht hat.

Sprache enthält z.B. mindestens 30⁰/u Pausen von Das kombinierte Digitalsignal wird vom Sender .<>

mehr als 30 ms) verwendet weiden können zur zum Empfänger R übertragen und in die originalen

Erkennung eines Syncbronisationssignals, welches digitalen Vokodersignale umgewandelt, indem in kontinuierlich den Digitalsignalen überlagert ist. Die 65 einem Code-Generator gleicher Type wie KGS die

Lösung gemäß der Erfindung ist in den Patent- gleiche Impulsfolge wie auf der Senderseite erzeug!

ansprächen dargestellt. wird, und indem eine weitere EXKLUSIV-ODUR-

Die Erfindung wird genauer an Hand einer Aus- Operation in de·- EXKLUSIV-ODHR-Schaltunt» ElZR

durchgeführt wird. Der Code-Generator KGR wird auf die gleiche Weise von der Zählkette H-⁷R des Empfängers gesteuert, wie der Code-Generator KGS von der Zählkette WS, mit anderen Worten, er wird in der 16. Bitstellung gestartet und in der 60. Bitstellung auf Null gesetzt. Während der ersten 15 Bit, bei denen das Synchronisierungswort weder auf der Sender- noch auf der Empfängerseite erscheint, führt die EXKLUSIV-ODER-Operation selbstverständlich zu keiner Änderung der Digitalsignale.

Die Bedingung zur Wiederherstellung der Vokodersignale auf der Empfängerseite ist, daß die Zählketten WS und WR gleichzeitig auf Null gesetzt werden und infolgedessen auch die Synchronisierungsworte synchron erscheinen. Dies wird gemäß der Erfindung dadurch erreicht, daß ein Signal, welches die Zählkette WR des Empfängers auf 0 setzt, erzeugt wird, wenn eine bestimmte Anzahl von Synchronisierungsworten, z. B. im Fall eines Blockes von 60 Bit drei Synchroniserungsworte, empfangen wurde, d. h. zwischen dem 16. und dem 60. BiV. Wenn die Datengeschwindigkeit 1800 Baud und 46 Bit/Abtastung beträgt, wird das Synchronisierungswort zweimal hintereinander zwischen dem Ib. und dem 46. Bit des Blockes gesandt, und die Bedingung für das Nullsetzen der Zählkette WR ist die, daß das Synchronisierungswort zweimal hintereinander erkannt worden ist. Wenn die Datengeschwindigkeit 1200 Baud und 30 Bit/Abtastung beträgt, dann wird das Synchronisierungswort einmal zwischen dem 16. und dem 30. Bit gesandt, und die Bedingung für das Nullsetzsignal ist die, daß das Synchronisierungswort zweimal mit einer Pause von 15 Bit zwischen den Worten erkannt wurde. Die Arbeitsweise der Anordnung wird beschrieben unter Verwendung der obengenannten Datengeschwindigkeiten und mit 15 Bit-Synchronisierungsworten, doch ist offensichtlich, daß willkürliche, geeignete Blocklängen mit einer geeigneten Länge des Synchronisierungswortes, die gemäß den Blocklängen gewählt wird, verwendet werden können.

Wie zur Einleitung erwähnt wurde, kann als sicher angenommen werden, daß kontinuierliche Sprache mindestens 3O°/o Pausen enthält, die länger als 30 ms sind. Damit werden während dieser Pausen nur die Codeimpulse empfangen und kein Vokodersignal. Der Empfänger enthält ein Schieberegister SKR, auf das die vom Sender erhaltenen Signale seriell gegeben werden, unabhängig davon, ob sie aus dem Vokodersignal allein, aus dem mit dem Synchronisierungscode kombinierten Vokodersignal oder aus dem Synchronisierungscode allein bestehen. Das Schieberegister SKR enthält 15 Stufen, und es ist leicht zu sehen, daß es während einer Sprechpause mehrmals hintereinander auftreten kann, daß das Synchronisierungswort im Schieberegister aufgezeichnet wird. Das Schieberegister ist mit einem Schwellendetektor T über eine Widerstandsmatrix MM verbunden, die auf solche Weise aufgebaut ist, daß der Schwellendetektor jedesmal dann aktiviert wird, wenn das Schieberegister das Synchronisierungswort enthält, wie in Verbindung mit F i g. 2 beschrieben werden wird. SM kennzeichnet eine logische Zählschaltung, die bei Aktivierung des Schwellendetektors T ein Aktivicrungssignal erhält und zählt, wie oft das Synchronisierungswort empfangen wurde. Wenn die logische Schaltung festgestellt hat. daß die für die entsprechende Datenübertragungsgeschwindigkeit gewählte Anzahl von Synchronisierungswortcn (z. B. 2 oder 3) empfangen worden ist, sendet sie ein Nullsetzsignal an die Zählkette WR als Zeichen dafür, daß ein neuer Block gestartet werden soll und dementsprechend das Zählen von der Nullstellung aus begonnen werden muß. Wenn die Zählkette WR die Stellung 16 erreicht hat, empfängt der Code-Generator KGR ein Startsignal und erzeugt eine Impulsfolge entsprechend dem Synchronisierungswort, bis er beim Nullsetzen der Zählkette WR angehalten wird.

ίο F i g. 2 zeigt dem Empfängerteil der Synchronisierungsanordnung in genaueren Einzelheiten. Der Code-Generator KGR, der identisch ist mit dem Code-Generator KGS des Senders, besteht aus einem Schieberegister mit vier sogenannten /-/C-Flipflops, die jeweils zwei Eingänge / und K und zwei Ausgänge aufweisen, einen 1-Ausgang Q und einen 0-Aus gang ~Q. Der Q-Ausgang jeder Stufe ist mit dem /-Eingang der folgenden Stufe und der QVAusgang jeder Stufe, mit dem K-Eingang der folgenden Stufe verbunden, während der Q-Ausgang der letzten Stufe wieder mit beiden Eingängen J und K der ersten Stufe verbunden ist. Alle Stufen werden parallel mit Taktimpulsen beliefert, wie es bei /-^-Schaltungen bekannt ist:

Wenn der /-Eingang ein 1-Signal und der /C-Eingang ein 0-Signal erhalten, dann nimmt die Schaltung die 1 -Stellung ein oder behält sie bei, d. h., der Ausgang Q hat ein 1-Signal und der Ausgang ~Q ein 0-Signal;

wenn der /-Eingang ein 0-Signal und der K-Eingan_s ein 1-Signal erhalten, dann nimmt die Schaltung die O-Stellung ein oder behält sie bei, d. h., der Ausgang Q hat ein 0-Signal und der Ausgang Q~ ein !-Signal;

wenn beide Eingänge / und K ein 0-Signal empfangen, dann behält die Schaltung ihre Lage beim nächsten Taktimpuls, und schließlich

wenn beide Eingänge / und K ein 1-Signal empfangen, dann ändert die Schaltung ihre Lage bei jedem empfangenen Taktimpuls.

Es ist leicht zu sehen, daß durch die Verbindung der Stufen des Schieberegisters gemäß F i g. 2 eine Impulsfolge der Form 000010100110111 mit der Wiederholfrequenz 15 am Q-Ausgang der letzten Stufe erhalten wird.

Die EXKLUSIV-ODER-Schaltung EER, die mit der Schaltung EES identisch ist, besteht aus vier UND-NICHT-Schaltungen K, L, M und N in einer bekannten Weise und erhält einerseits das empfangene, kombinierte Signal und andererseits das Signal der Ausgänge Q und Q" der letzten Stufe des Schieberegisters KGR. In der Rücksetzstellung des Schieberegisters wird demnach am Ausgang der Schaltung EER das Vokodersignal direkt oder, wenn das Schieberegister arbeitet, das dekodierte originale Vokodersignal erhalten.

Das Schieberegister SKR besteht in gleicher Weise wie das Schieberegister KGR aus /-K-Flipflops, wie in F i g. 2 gezeigt wird, besitzt jedoch 15 Stufen, um ein Synchronisierungswort speichern zu können. Die empfangenen Vokodersignale werden auf die Eingänge / und K der ersten Stufe des Schieberegisters gegeben, auf den Eingang / direkt und auf den Eingang K über einen Inverter Z, so daß beim Auftreten eines Taktimpulses die bistabile Schaltung einen Zustand entsprechend dem empfangenen Binärsigna! einnimmt. Gleichzeitig wird die Binärinformatior von jeder Stufe zur folgenden Stufe übertragen, se

daß während einer Sprechpause nach einer Anzahl von Taktimpulsen die Binärinformation in den Flip-Hops dem Synclironisierungswort entspricht.

Die Widerstandsmatrix MM besteht aus 15 Widerständen Rl bis RlS, die parallel verbunden sind mit einem 1-Ausgang oder mit einem O-Ausgang aller Binärstufen, wobei die Ausgänge so gewählt sind, daß, wenn das Synchronisierungswort im Schieberegister aufgezeichnet ist, alle Widerstände mit der gleichen Spannung definierten Wertes verbunden sind, wodurch der Spannungsabfall am Verbindungspunkt der Widerstände am niedrigsten wird, mit anderen Worten, es wird eine Spannung erhalten, die einen bestimmten Grenzwert überschreitet.

In F i g. 2 werden der Einfachheit halber nur die ersten vier und die letzten drei Stufen des Schieberegisters und die zugehörigen Widerstände R1 bis R 4 bzw. Λ13 bis R15 gezeigt, doch es ist zu sehen, daß in Übereinstimmung mit dem Wortmuster 000010100110111 Rl bis R3 mit dem !-Ausgang · ihrer entsprechenden Stufen und R4, R 13 bis RlS mit den 0-Ausgängen ihrer Stufen verbunden sind. Eine gewisse Fehlergrenze beim Abtasten des synchronen Wortes kann erlaubt sein, z. B. etwa 7^fl 0, was bedeutet, daß die vorgeschriebene Spannungsgrenze am Verbindungspunkt der Widerstände schon dann erreicht wird, wenn der Zustand von 14 Stufen dem dann existierenden Zustand entspricht, wenn das Synchronisierungswort aufgezeichnet wurde.

Wenn der vorgeschriebene Spannungswert erreicht wird am Verbindungspunkt der Widerstände, dann spricht ein Schwellendetektor T an und liefert einen Impuls an die Zählschaltung SM, die die Anzahl der empfangenen Synchronisierungsworte zählen soll. Beim ersten Impuls wird das Flipflop A in der aus drei Flipflops bestehenden Gruppe auf 1 gesetzt. Dadurch wird ein Zähler RK in der Zählschaltung gestartet, der aus fünf binären Zählstufen D, E, F, G und H besteht und durch die Taktimpulse wcitcrgcschaltet wird. Die Ausgänge der Zählstufen sind mit einer Anzahl UND-Schaltungen LA, LB. LC und LD verbunden. Die kontinuierliche Arbeitsweise der Anordnung wird in Verbindung mit der Synchronisation von Vokodersignalen bei drei verschiedenen Datenübertragungsgeschwindigkeiten beschrieben.

2400 Baud und eine Blocklänge von 60 Bit

Wenn der Zähler RK in die Stellung OHIO geschaltet worden ist, dann wird die UND-Schaltung LB aktiviert, deren Eingänge von den Ausgängen der Zählerstufen gebildet werden, falls eine weitere Bedingung zur Aktivierung erfüllt ist. nämlich daß ein neues Aktivicmngssignal vom Schwellcndetcktor erhalten wird. Dies ist ein Zeichen dafür, daß das Synchronisierungswort zum zweitenmal empfangen worden ist, und das Ausgangssignal von LR setzt dav Flipflop B auf 1. Das Zählen wird fortgeset/t, und wenn der Zähler RK die Stellung 30 erreicht, dann wird das Wort 11101 erhalten, welches eine der Bedingungen für die UND-Schaltung LC ist. deren Eingängc mit den Zählcrsiufen verbunden sind. Eine zweite Bedingung ist auch, daß gleichzeitig ein Aktivicrungssignal von dem Schwellendetcktor T erhalten wird als ein Zeichen dafür, daß das Synchronisicrunp«.wort zum drittenmal empfangen wurde. Das Auspangssignal der UND-Schaltung IC setzt das Flipflop C auf I. wodurch ein Steuersignal über die locKchc Schaltung IC ;iuf eine monostabile Kippstufe EV gegeben wird, die -inen Nullsetzimpuls an die Zählkette WR (in Fig. 2 nicht gezeigt) liefert, so daß diese ihre Zählperiode von 60 Bit startet. Wenn der Zähler RK die Stellung 32 erreicht hat, d. h. Hill, werden die Flipflops A. R und C über die UND-Schaltung LA und die ODER-Schaltung EA auf Null gesetzt, wobei die Eingänge der UND-Schaltung LA mit dem Zähler RK verbunden sind. Durch das Nullsetzen des Flipflops A wird der Zähler RA' in seiner Nullstellung angehalten.

Wenn nur zwei Synchronisierungsworte empfangen wurden und kein drittes Wort angekommen ist, wird vom Ausgang der UND-Schaltung LC kein Signal erhalten, und das Flipflop C wird nicht auf 1 gesetzt. Dementsprechend wird die monostabile Kippstufe EV nicht gctriggert, und die Flipflops A und B werden auf Null gesetzt, wenn der Zähler RK die Stellung 32 erreicht hat, wodurch der Zähler in seiner Nullstellung angehalten wird.

Wenn nur ein Synchronisierungswort erhalten wird, dann liegt der Unterschied darin, daß die UND-Schaltung LB nicht geöffnet werden kann, da sie kein einem weiteren Synchronisierungswort entsprechendes Aktivierungssignal vom Schwellendetektor erhält. Wenn nach zwei weiteren Zählstufen der Zähler die Stellung 17 erreicht, d. h. 10000, wird die UND-Schaltung LD einerseits durch das Signal von der Stufe H und andererseits durch das Signal, das dem Nullzustand des entsprechenden Flipflops B entspricht (über den Inverter LE), geöffnet, und über die ODER-Schaltung EA wird das Flipnop A wie im vorangegangenen Fall auf Null gesetzt.

1SOO Baud und eine Blocklänge von 46 Bit

In diesem Fall muß das Synchronisierungswort zweimal hintereinander identifiziert werden. Bis der Zähler RK in die Stellung 15 geschaltet worden ist, ist die Arbeitsweise gleich der oben beschriebenen. Auf Grund der Umschaltung auf 1800 Baud wird jetzt jedoch der Eingang des Inverters AK in der logischen Schaltung LG aktiviert, so daß beim Empfang des anderen Signals von T das Flipflop B auf 1 gesetzt wird, die monostabile Kippstufe EV über die UND-Schaltungen AN und AM getriggert wird und die Zählkette RW auf Null gesetzt wird. Wenn der Zähler RK die Stellung 32 erreicht, geschieht die Nullsetzung wie im oben beschriclvnen Fall.

Wenn nur ein Synchronisierungswort erhalten wird, ist der Vorgang genau der gleiche wie der, der im Zusammenhang mit 2400 Baud beschrieben wurde

12(M) Baud und eine Blocklänge von 30 Bit

In diesem Fall muß das Synchronisierungswort zweimal mit einer Pause von 15 Bit zwischen den Worten identifiziert werden. Der Zähler RK wird mit dem ersten Signal vom Schwellcndetcktor T wie in den vorangehenden Fällen gestartet. Da ein neues Synchronisierungswort nicht ausgesandt wurde, kann das Flipflop B nicht durch das Signal vom Schwellcndetcktor T auf 1 gesetzt werden. Wenn der Zähle die Stellung 17 erreicht, wird das NulKet/en des Jlipflops A dadurch verhindert, daß der dri'te Eingang der UND-Schaltung /./) keinerlei Signale empfängt und der Ausgang nicht aktiviert wird. Der Zähler zählt weiter, und wenn er die Stellung 30 erreicht hat, dann wird das ("unter LC geöffnet, das Flipflop ( wird auf 1 gesetzt, und die monoMnbile Kippstufe /I wird getrigpi-ri. Wenn du Zähler die Stellung 32 er-

reicht hat, werden das Flipflop A und der Zähler auf Null gesetzt.

Wenn nur ein Wort erhalten wird, d. h., wenn der Zähler die Stellung 30 erreicht hat, wird kein Signal vom Schwellendetektor T erhalten, der Zustand des Flipflops C wird nicht verändert, und die monostabile Kippstufe EV wird nicht getriggert. Die Rücksetzung

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findet in der Stellung 32 des Zählers wie oben statt.

Die Erfindung ist selbstverständlich nicht auf ein Vokodersystem gemäß der Ausführungsform begrenzt, sondern kann mit irgendeinem System zur Übertragung von Digitalsignalen verwendet werden, wo ein bestimmter Mindestanteil an Pausen vorhanden ist.

Hierzu 1 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Verfahren zum Synchronisieren von Blöcken s von Digitalsignalen bei der Übertragung einer Information, in welcher ein bestimmter Mindestanteil an Pausen vorhanden ist, von einem Sender zu einem Empfänger, bei welchem Verfahren ein zyklisch wiederholter Zähl vorgang, dessen größter ι ο Wert der Anzahl der Bit in dem Block entspricht und der eine Parallel-Serien-Umwandlung auf der Sender- und auf der Empfängerseite steuert, auf der Sender- und auf der Empfängerseite gleichzeitig gestartet wird, dadurch gekennzeichnet, daß während der Übertragung auf der Sender- sowie auf der Empfängerseite ein zyklisch wiederholtes Synchronisierung'-wort eizeugi wird, das gemäß einei bi'&iiiuiiuiii Regel aus Einsen und Nullen besteht und dessen Länge «0 so ist, daß es in dem Block mindestens zweimal enthalten sein kann, wobei der Beginn des Blocks mit dem Beginn eines Synchronisierungswortes zusammenfällt, daß die Worte dem Digitalsignal auf der Senderseite überlagert werden, wodurch !15 ein kombiniertes Digitalsignal erhalten wird, und auf der Empfängerseite dasselbe Synchronisierungswort erneut den kombinierten Digitalsignalen überlagert wird, um das ursprüngliche Digitalsignal wiederherzustellen, und daß eine Anzahl ;i° Binäreinheiten in dem empfangenen Signal entsprechend der Länge des Synchronisierungswortes kontinuierlich auf der Empfangerseite gespeichert wird, so daß in bestimmten Augenblicken während Pausen, in denen das Synchronisierungswort allein auftritt, die im Empfänger gespeicherten Bits den EJits des Synchronisierungswortes entsprechen, daß die gespeicherten Worte identifizifrt werden und immer dann, wenn die Identität des Synchronisierungswortes ermittelt wird, ein Aktivierungssignal erzeugt wird, daß die Aktivie-' rungssignale gezählt werden und nach dem Erreichen einer bestimmten Anzahl entsprechend der Anzahl der Synchronisierungsworte in dem Block ein Steuerimpuls erzeugt wird, der auf der Empfängerseite den Zählvorgang startet.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Synchronisierungswort, dessen Beginn mit dem Beginn des Blockes zusammenfällt, unterdrückt wird und die Erzeugung des Synchronisierungswortes erst gestartet wird, wenn der Zählvorgang einen Wert erreicht hat, der der Länge des Synchronisierungswortes entspricht.

3. Verfahren nach Anspruch 1 oder 2, dadurch sr, gekennzeichnet, daß bei einer Blocklänge entsprechend der Länge von mindestens zwei Syn-'.hronisierungsworten das erste dieser Worte unterdrückt wird und als Bedingung für das Auftreten eines Steuerimpulses das Auftreten von 6a zwei Aktivierungsimpulsen mit einer Pause willkürlich bestimmter Länge gewählt wird.

4. Anordnung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet auf der Senderseite (S) durch einen Sender (VS), der in bekannter Weise Analogsignale in Digitalsignale umwandelt, eine Zählschaltung (WS), die die Übertragung der Digitalsignale in Blockform steuert und deren Anfangsstellung das Aussenden des ersten Bit des Blockes bestimmt, einen Code-Generator (KGS), der das Synchronisierungswort in zyklisch wiederholter Folge erzeugt und dessen Start von einem bestimmten Ausgang der Zählschaltung (WS) gesteuert wird, und durch eine Codierungsanordnung (EES), die das Synchronisierungswort den Digitalsignalen überlagert, und auf der Empfängerseite (R) durch einen Empfänger (VR) mit einer Zählschaltung (WR), die den Empfang der Blöcke steuert und deren Anfangsstellung dem ersten Bit des Blockes entspricht, einen Code-Generator (KGR), der das Synchronisierungswort in zyklisch wiederholter Folge erzeugt und dessen Start von einem bestimmten Ausgang der ZähJschaitung (WR) im Empfänger gesteuert wird, und durch eine Decodiereinrichtung (EER), die das Synchronisierungswort dem erhaltenen kombinierten Signal überlagert, um das originale Difeitalsignal wiederherzustellen, wobei der Empfänger weiterhin ein Register (SKR) zur kontinuierlichen Speicherung finer Anzahl seriell empfangener Digitalsignale, eine Vergleichsschaltung (MM, T) die die Summe einer Anzahl Signale, die von jeder Registerstufe erhalten werden, mit einem bestimmten Wert, der der Summe dieser Signale entspricht, wenn das Register das Synchronisierungswort enthält, vergleicht und ein Aktivierungssignal bei Übereinstimmung liefert, und eine logische Zählschaltung (SM) enthält, die die Aktivierungssignale zählt und beim Erreichen der Zahl, die der Anzahl der zu dem Block gehörenden Synchronisierungsworte entspricht, einen Steuerimpuls erzeugt, der auf die Zählschaltung (WR) gegeben wird und diese in ihre Anfangsstellung zurücksetzt.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Vergleichsschaltung aus einem Widerstandsnetzwerk (MM) mit einer Anzahl paralleler Zweige, die einzeln mit einem 0- bzw. mit einem 1-Ausgang dor Stufen des Registers (SKR) so verbunden sind, daß, wenn die Registerstufen in eine den Bit des Synchronisierungswortes entsprechende Lage gesetzt sind, alle Zweige Strom führen, und aus einem Schwellendetektor (T) besteht, der mit dem Verbindungspunkt der Widerstandszweige verbunden ist und ein Aktivierungssignal liefert, wenn der Spannungsabfall durch die Parallelzweige seinen niedrigsten Wert hat.

6. Anordnung nach Anspruch 4 und 5, dadurch gekennzeichnet, daß die Zählschaltung(SM) einen Zähler (RK), der gleichzeitig mit den Bit des Digitalsignals weitergeschaltet wird, ein Register, das aus bistabilen Stufen (A, B, C) besteht, und eine logische Schaltung (LA, LB, LC, LD, LG) enthält, die immer dann, wenn der Zähler einen Wert erreicht, der ein Vielfaches der Länge des Synchronisationswortes ist, ein Signal an das Register liefert, um dort eine Zustandsänderung zu registrieren, vorausgesetzt, das Register empfängt gleichzeitig ein willkürliches Signal von der Vergleichsschaltung (T, MM), wobei die Zählschaltung weiterhin eine Impulserzeugungsschaltung (EV) aufweist, die mit einer der Registerstufen (B, C) verbunden werden kann, um ein Steuersignal an die Zählschaltung (WR) zu liefern, wenn die Registerstnfe aktiviert H.

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7. Anordnung nach Anspruch 6, dadurch ge- führungsform unter Bezugsnahme auf die Ze.chnun-

kennzeichnet, daß die Zählschaltung eine Sperr- gen beschriebenem denen _s

schaltung (AL, AK, AM, AN) enthält, die ein- Fig. Im Form «J^gffiig,, bei dem die

stellbar ist, um die Impulsuzeugungsvorrichtung zum Senden von J^^JVf^ _Erfil£_ung angewen-

(EV) mit einer gewählten Registerstufe (B, C) zu 5 Blocksynchronisation gemäß der trnn g

■—"- '^TgVSn genaueres Diagramm des Empfänger-

teiles der Synchronisationsanordnung zeigt

In Fig. 1 kennzeichnet S den Senderte.l und R den Empfängerteil in einem Vokodersystemwelches von bekannter Art sein kann, z. B_ «n System, wie es in der schwedischen Patentschrift 222 99Ü be schrieben wird. In dieser bekannten Anordnung werden See von 60 Bit übertragen. *e Parameter ent-. _. j„o „..f Aor Pmnfänperseite eine Anzani

den Blö _An

Die vorliegende Erfindung betrifft ein Verfahren _IS halten ^ faß auf der Emphn^nje^ ^

zum Synchronisieren von Blöcken von Digitaldaten von ^¹^^^ ^^f ^L· Zeit auf bei der Übertragung einer Information, in welcher ein ^^^^S wird. Je eine Zählkette WS bestimmter Mindestanteil an Pausen vorhanden ist, de^ende«eite ff™ . _{{ der Emp}fänger-

von einem Sender zu einem Empfänge, bei welchem und WR ist■ ***"**£? _{diese Ketten} gleichzeitig Verfahren ein zyklisch wiederholter Zählvorgang, ao seile angeordnet, wobei α ,_{hzeiti und der}

dessen größter Wert der Anzahl der Bit in dem Block ^«'^^^S' zu aktivieren, die einander ih d d i PllelSenenUmwandlung Re ^h- ^nd™ ™'¹"^η| fäit ent

dessen größter Wert der Anzahl der Bit in d ^^^^S zu aktivieren, die einande

entspricht und der eine Parallel-Senen-Umwandlung Re ^h- ^nd™ ™'¹"_η ^η| _auf der Empfängerseite ent-

auf der Senderseite und eineSerien-Parallel-Umwand- auf der Jenaer ^un^ _mii<._{sen nchron} mitein-

lung auf der Empfängerseite steuert, auf der Sender- ^l7'"_uf^^uS _damu"di;'"seriell ankommenden Binär-