DE1918054A1 - Verfahren zur Herstellung von Halbleiter-Bauelementen - Google Patents
Verfahren zur Herstellung von Halbleiter-BauelementenInfo
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- 238000000034 method Methods 0.000 title claims description 41
- 239000004065 semiconductor Substances 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 18
- 238000011282 treatment Methods 0.000 claims description 16
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 1
- 239000002019 doping agent Substances 0.000 claims 1
- 230000010181 polygamy Effects 0.000 claims 1
- 238000005530 etching Methods 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004927 clay Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/106—Masks, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
- Y10S148/145—Shaped junctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/151—Simultaneous diffusion
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/173—Washed emitter
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Description
-3. April 1963
Compagnie Generale d·Electricity, Paris (Prankreich)
Verfahren zur Herstellung von Halbleiter-Bauelementen
Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiter-Bauelementen mit mehreren Zonen versohiedener
Leitung und insbesondere zur Herstellung von Halbleiter-Bauelementen, die an einer ihrer Selten
in Bertichen, deren Lage zueinander genau festge legt werden muß, einer Folge von Behandlungen zu unterziehen
sind.
Die große Mehrheit derartiger Bauelemente hat einen sogenannten planeren Aufbau und 1st seit mehreren
Jahren im Handel. Die zu ihrer Herstellung verwendeten
technischen Verfahren sind allgemein bekannt· Mit diesen Verfahren ist jedoch die Herstellung von
909843/ UM
Transistoren hoher Frequenz nur beschränkt möglich· Dies
ist auf die Schwierigkeiten zurückzuführen, die sich ergeben, wenn man Basisdicken von weniger als einige Zehntel
/um erhalten will» Zur Verringerung dieser Dicke wurden
bereits Verfahren vorgeschlagen, die sich von den gebräuchlichen Verfahren unterscheiden. Insbesondere wird
in der franz. Patentanmeldung P.V. 1Λ2 8^7 vom 7.3,68 ein
Verfahren zur Herstellung von Halbleiter-Bauelementen beschrieben, das im Fall der Herstellung eine» Transistors
darin besteht, daß zunächst in dem als Kollektor dienenden halbleitenden Werkstoff der Emitter geschaffen und
anschließend die Basis durch einen Diffusionsvorgang gebildet wird, in dessen Verlauf die diffundierende Verunreinigung,
welche von einer die Emitteroberfläche enthaltenden und Über diese hinausgehenden Oberfläche aus eingeführt
wird, durch den Emitter hindurch und über diesen hinaus bis zu einer bestimmten Tiefe zur Bildung des Basis-Kollektorübergangs
des Transistors eindringt.
Durch dieses Verfahren zur Herstellung von Transistoren mit planerer Struktur kann die Basisdicke über die oben
genannte Grenze hinaus verringert werden. Dieses Verfahren gestattet eine gute Steuerung der Tiefe des Kollektor-Basis
-Übergangs, sofern zwei Verunreinigungen verwendet werden, deren Ausbreitungskoeffizienten in dem
jeweiligem Halbleiter ziemlich stark voneinander abweichende
Werte haben· Die Verunreinigung mit dem niedrigeren Koeffizienten wird als erste eingeführt. Bei diesem
Verfahren ergibt sich Jedoch bei der Herstellung von
planaren Transistoren sehr geringer Größe eine Schwierigkeit. Bekanntlich werden hierzu nämlieh isolierende
Schichten (Oxyd) verwendet, in denen Öffnungen vorgesehen
-3-
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sind, die eine Behandlung, beispielsweise eine Diffusionsbehandlung,
auf einer auf diese Öffnungen beschränkten Fläche gestatten. Insbesondere zur Herstellung der
Anschlüsse des Bauelements ist eine derartige Öffnung zu bilden, d.h. ist die Oberfläche des Halbleiters
freizulegen. Wenn es sich hierbei um einen Transistor handelt, sind zwei Bereiche der Oberfläche des
Halbleiters zur Herstellung von elektrischen Kontaktstellen auf dem Emitter und auf der Basis freizulegen.
Die Schwierigkeit ergibt sich nun bei der Freilegung der Kontaktzone auf einem Emitter, der eine minimale
Oberflächenausdehnung haben muß, wie es bei Transistoren der Fall 1st, die bei sehr hohen Frequenzen arbeiten
sollen.
Zur Vermeidung dieser Schwierigkeit 1st Gegenstand der Erfindung ein Verfahren zur Herstellung Ton Halbleiter-Bauelementen
mit mehreren Zonen verschiedener Leitung
und insbesondere zur Herstellung von Halbleiter-Bauelementen, die an einer ihrer Selten in Bereichen, deren
Lage zueinander genau festgelegt sein muß, nacheinander Behandlungen zu unterziehen sind, wobei auf dieser
Seite eine Isolierschicht geschaffen wird, anschließend in dieser Isolierschicht durch Anwendung eines ersten
Lithogravurvorgangs, der durch Verwendung einer Maske abgegrenzt 1st, Fenster ausgearbeitet werden, welche
diese Seite an dem oder an den Oberflächenbereichen freilegen, an denen die erste Behandlung vorzunehmen
ist, anschließend diese Behandlung durchgeführt wird und der Zyklus Lithogravur-Behandlung so oft wie nötig
an den entsprechenden Bereichen wiederholt wird,
-Al·-
das dadurch gekennzeichnet Ist, daß vor der ersten Lithogravur eine Vorlithogravur vorgenommen wird, durch welche
in der Isolierschicht in den Bereichen, in denen später Fenster durchzubrechen sind, Vertiefungen gebildet werden.
Gegenstand der Erfindung ist ferner ein derartiges Verfahren zur Herstellung von Halbleiter-Bauelementen mit
mehreren Zonen verschiedener Leitung, bei denen eine dieser Zonen, die Basis, eine andere Zone, den Emitter,vollständig
vom übrigen Halbleiterkörper dieses Halbleiter-Bauelements abtrennt, wobei die Behandlungen zur Bildung
dieser beiden Zonen darin bestehen, daß Basis- und Emitterverunreinigungen von entsprechenden Bereichen der zu
behandelnden Seite des Körpers aus in diesen eingeführt werden, wobei jeder Bereich bei der entsprechenden Einführung
durch ein Fenster in der zu diesem Zweck vorgesehenen und diese Seite des Körpers bedeckenden Isolierschicht
a^begrenzt ist, daß nach Herstellung des Emitters durch diesen Basisverunreinigungen eingeführt werden
und daß ein ständiger elektrischer Basiskontakt zwischen der Basis und einem Anschlußelement sowie ein ständiger
elektrischer Emitterkontakt nach Herstellung dieser beiden Zonen zwischen Emitter und einem weiteren Anschlußelement
geschaffen wird, und reiches ferner dadurch gekennzeichnet ist, daß ein Teil der Basis, die sogenannte Umfangsbasis,
durch Einführung von Verunreinigungen von einem dieser Bereiche, dem sogenannten Umfangsbereich, aus
geschaffen wird, der von dem zur Einführung des Emitters dienenden Bereich getrennt ist, jedoch ausreichend nahe
liegt, daß der durch den Emitter eingeführte Teil der Basis, die sogenannte aktive Basiss und die Umfangsbasls bei
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den EinführungsVorgangen durch seitliche Diffusion in
dem Halbleiter aneinanderstoßen, und daß nach Bildung der aktiven Basis durch das zur Herstellung des Emitters
verwendete Fenster, das sogenannte Emitterfenster, ohne Verschiebung der Ränder dieses Fensters der Emitterkontakt
und ferner an dem Umfangsbereich der Basiskontakt geschaffen wird.
Dieses Verfahren kann ferner dadurch gekennzeichnet sein, daß die Einführung der Verunreinigungen vom Um- '
fangsbereich aus vor Bildung des Mittelteils der Basis vorgenommen wird.
Gegenstand der Erfindung ist ganz allgemein ein Verfahren zur Herstellung von Halbleiter-Bauelementen mit
mehreren Zonen abwechselnden Leitungstyps, das darin besteht, daß eine dieser Zonen durch entsprechende Einführung
von Verunreinigungen in den Halbleiterkörper von einem Oberflächenbereich aus geschaffen wird, der von einem
in einer die Oberfläche bedeckenden Isolierschicht vorgesehenen B'enster abgegrenzt wird und das im wesentlichen
da&durch gekennzeichnet ist, daß dieser Oberflä- ä
chenbereich aus zwei Bereichen besteht, die nicht zusammenstoßen, jedoch so nahe aneinanderliegen, daß die
beiden durch die Einführung der Verunreinigungen von diesen beiden Bereichen aus gebildeten Teilzonen durch
die diese Einführung begleitende seitliche Diffusion aneinander anschließen.
Gegenstand der Erfindung sind ferner die mit den obenbeschriebenen
Verfahren hergestellten Halbleiter-Bauelemente.
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Ira folgenden wird ein Ausführungsbeispiel der Erfindung
beschrieben, wobei auf die beiliegende Zeichnung Bezug genommen -wird. Auf dieser Zeichnung zeigts
Fig. la und Ib einen Schnitt durch einen gemäß einem bekannten
Verfahren hergestellten Transistor in zwei verschiedenen Herstellungsphasen.
Fig. 2a und 2b einen Schnitt durch einen mit dem Verfahren
gemäß der franz. Patentanmeldung P.V. IkZ 8*1-7 hergestellten
Transistor in zwei verschiedenen Herstellungsphasen.
Fig. 3 bis 9 Schnitte durch ein erfindungsgemäßes Halbleiter-Bauelement in den einzelnen Herstellungsphasen.
Bei den bekannten Verfahren ergibt sich zum ZeitOuruct
der Ausarbeitung des Kontaktes auf dem Emitter eine andere Situation als bei Anwendung des Verfahrens gemäß der
oben erwähnten franz. Patentanmeldung.
Dieser Unterschied ist auf den Fig. la und 2a veranschaulicht.
Fig. la zeigt einen Schnitt durch einen in einem bekannten Verfahren hergestellten Transistor in der auf die
letzte Diffusion folgenden und der Freilegung der Kontaktzone auf dem Emitter vorhergehenden Herstelltm 3ε-phase.
Fig. 2a zeigt einen Schnitt durch einen in dem Verfahren gemäß der franz. Patentanmeldung P.V. 142 8*1-7 hergestell-
-7-
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ten Transistor in derselben Phase, d.h. nach der letzten
Diffusion und vor Beilegung der Kontaktzone auf dem Emitter.
Auf diesen Figuren sind die Dicken des Oxyds zur Veran-schaulichuns
der verschiedenen Materialzugaben und -entnahmen stark übertrieben dargestellt. Auch die Abmessungen
von Emitter und Basis sind nur symbolisch und dienen der Veranschaulichung.
i'ig. Is, zeigt einen Halbleiter 1, beispielsweise Silizium,
und eine Oxydschicht 2. Fig. 2a zeigt einen Halbleiter 21 und eine Oxydschicht 22.
3ei dem bekannten Verfahren wird die Oxydschicht durch Übereinanderlegen von Teilschichten gebildet. Sie besitzt
somit dicke Abschnitte 2· (Fig. la), die die Oberfläche des Kollektors bedecken, Bereiche 2" geringerer
Dicke, die die Austrittszone der Basis bedecken, und einen Teil f" von sehr geringer Dicke, der die Oberfläche
des iimitters bedeckt. Der dicke Teil 2· entspricht einer
Aus^angsschicht, die durch zwei Oxydierungen angereichert
ist," von denen die erste mit der ersten und die zweite "'It der zweiten Diffusion verbunden ist. Die Schicht 2"
entspricht zx*ei mit dem ersten und dem zweiten Diffusion
svorgang verbundenen Oxydierungen. Die Schicht 21"
ent: bricht einer nur durch die dritte Diffusion bewirkter;
^xydierung und ist somit sehr dünn.
Bei dem Verfahren gemäß der obenerwähnten Patentanmeldung, bei welchem der Emitter als erster hergestellt
wird, muß nach dieser ersten Diffusion das den Emit-
-8-
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ter bedeckende Oxyd entfernt und in der dicken Schicht
22' (Fig. 2a) ein Fenster in den Abmessungen der Basis
freigelegt werden, das während der Diffusion der Basis mit einer mit diesem letzten Diffusionsvorgang verbundenen
Oxydschicht 22" bedeckt wird. Diese Schicht 22 " bedeckt nun, wie in Fig. 2a gezeigt, gleichermaßen die
Basis und den Emitter.
Da bei dem Bekannten Verfahren der Abschnitt 2'"der
auf Flg. la dargestellten Schicht der Teil mit minimaler Stärke ist und da durch seine Umgrenzung die
Kontaktzone festgelegt wird, wobei der Austritt des Basis-Bmitter-Ubergangs geschützt ist, genügt zur Freilegung
der Kontaktzone auf dem Emitter eine einfache Waschung,
die sogenannte Emitterwaschung, bei welcher das Oxyd leicht angegriffen wird, so daß die gesamte Dicke
der dünnen Schicht 21" entfernt wird.
Fig. Ib zeigt das Ergebnis der Emitterwaschung, durch
welche die Kontaktzone 3 auf dem Emitter mit einer Breite
bzw. einem Durchmesser d hergestellt wurde.
Auf dieselbe Weise kann nicht vorgegangen werden, wenn
der Emitter als erster hergestellt wird. Um hierbei die Kontakte herzustellen, müssen in der auf Fig. 2a dargestellten
Schicht 22' zwei Fenster 23 und Zk gebildet werden,
von denen sich eines (23) auf dem Emitter und das andere (2^) auf der Basis befindet, so daß, wie auf Flg.
2b gezeigt 1st, der Austritt des Emitter-BasIs-Übergangs
geschützt bleibt.
-9-
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— Q—
Derartige Fenster werden im allgemeinen durch Fotollthogrävur
und anschließender Ätzung der Gravur hergestellt. Diese Arbeitsgänge sind in der Industrie geläufig und stellen
keine Schwierigkeit dar, solange die Abmessungen der zu bildenden Objekte die Feinheitsgrenzen der Fotolithogravur
nicht unterschreiten. Dies trifft jedoch nicht mehr zu, wenn der Emitter bei Vervrendung des elektronischen Bauelements
unter besonderen Bedingungen, beispielsweise unter Hochfrequenz, sehr geringe Abmessungen erhalten
muß. Bei der Herstellung eines Emitters von minimaler Oberflächenausdehnung gemäß dem auf Fig. la und Ib dargestellten
bekannten Verfahren bildet die Feinheit des Fotolithogravurverfahrens selbst die Grenze. Es ist somit
möglich, den Durchmesser d (Fig. Ib) auf die Feinheit des Fotolithogravurverfahrens zu reduzieren. Wenn
die durch Fotolithogravur zu erreichende kleinste Breite des Fensters beispielsweise 2,um beträgt, so kann die
Briete oder der Durchmesser des Emitters bei dem bekannten
Verfahren 2,um erreichen.
Bei dem Verfahren gemäß der obenerwähnten franz. Patentanmeldung kommt zu der Beschränkung, die durch Verwendung
der Fotolithogravur zum Freilegen der Kontaktzone 23 (Fig. 2b) auf dem Emitter auferlegt wird, noch die durch
die unvollkommene Zentrierung des Emitters gegebene Beschränkung* Die Zone Z3 muß nämlich vollständig innerhalb
der Austrittslinie des Emitter-Basis-Übergangs bleiben, da diese durch das Oxyd geschützt sein muß. Deshalb muß
eine Emitteroberfläche vorgesehen sein, deren Abmessungen
der Summe dieser beiden beschränkenden Faktoren entsprechen,
Wenn man bei dem oben angeführten Beispiel (minimale Breite eines Fensters 2 ,um) eine Zentrierungsabweichung
von beispielsweise-2/U berücksichtigen muß, so muß
die minimale Breite bzw. der minimale Durchmesser des Emitters
mindestens 6 /um betragen.
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-1 O-
Diese Schwierigkeit tritt bei dem erflnäungsqemäßen Yerfahren
nicht auf. .
Auf Fig. 3, die das erfindungsgemäße Halbleiter-Bauelement
nach der Ausgangsmaskierung und nachfolgenden Ätzung der i>iutzisollerschient zeigt, ist die Ausgan^smaske loo dargestellt,
die aus einem lichtempfindlichen Lack "besteht und drei Öffnungen aufweist. Hierbei entspricht die öffnung
iol dem üJmitterfenster und die beiden anderen Fenster
Io2 und Io3 entsprechen den beiden Teilen des Umfangsfensters.
Die Isolierschicht 32 wird nur teilweise
unterhalb der öffnungen Iol, Io2 und L 03 angegriffen,d.h.
das Emitterfenster und die Umfangsfenster werden nur teilweise
in dieser Schicht äusgearbeitetj...Jlle sind jedoeh-von
diesem Zeitpunkt an abgegrenzt, so daß anschließend jegliche Ungenauigkelt ihrer Stellungen zueinander vermieden
wird, wenn sie für die entsprechenden Diffusionsvorgänge vollständig durchgebrochen werden,,
Fig. 4 zeigt das Halbleiter-■ Bauelement nach einer zweiten
Maskierung und einer nachfolgenden zweiten Ätzung. Eine Maske Ho verdeckt das Fenster der Umfangsbasis und
läßt das Emitterfenster frei, das durch die zweite Ätzung der Isolierschicht 32 vollständig durchgebrochen wird.
Bei dieser Atzung wurde außerdem die Dicke dieser Schicht
in Nähe des Emitterfensters verringert und zwar in dem Bereich
der Schicht, der nicht von der Kaske Ho bedeckt
ist. Die Anbringung dieser Maske erfordert übrigens keine
geometrische Genauigkeit.
Die Diffusion zur Bildung des Emitters wird nun durch
das Emitterfenster hindurch vorgenommen. Hierdurch wird
-11-
9098 43/1284
am Boden aes Emitterfensters eine dünne Oxydschicht 32"
gebildet (vpcI. Fig. 5)· Fig. 5 zeigt das' Halbleiter-BaueJeaent
ohne Maske Ho, die nach dieser Diffusion entfernt wurde, i-er Emitter 33 wird durch Diffusion einer
n-leitenüen Verunreinigung, wie Phosphor, hergestellt.
Der Körner 31 aes Halbleiters ist ebenfalls n-leitend,
jedoch weniger stark gedoppt.
Fi.T. 6 zei^t das Halbleiter-Bauelement nach einer dritten
Mr-skierung und einer dritten Atzung. Auf das Emitter
fenster und dessen Umgebung wurde eine Maate 12o von
derselben Art wi-e die Masken loo und Ho aufgebracht,
ohne daß eine hohe geometrische Genauigkeit erforder-Ί1ch
war. Durch die nachfolgende Ätzung wurde das Umfan^sfenster
vollständig ausgearbeitet und die Dicke der Schicht in der von der Maske 12o nicht bedeckten
Umgebung dieses Umfangsfensters verringert. Nun wird
die Umfangsbasis durch Diffusion einer p-leltenden Verunreinigung,
beispielsweise Bor, hergestellt. Diese Diffusion wird zwei Stunden lang bei einer Temperatur von
11oo C vorgenommen» Auf diese Weise wird eine Zone hoher
Oberflächenkonzentration (p ) von mindestens Io
at/cnr geschaffen, so daß eine hohe elektrische Leitfähigkeit
erreicht wird· Diese Umfangsbasis setzt sich aus zwei ■'"eilen 45 und hS (Fig. 7) zusammen. Fig. 7
zeigt ferner die dünnen Oxydschichten "53 und 55, die während
der Herstellung der Umfangsbasis am Boden des Umfangsfensters
gebildet wurden.
Die Maske 12o ist auf dieser Figur nicht dargestellt, da sie nach Herstellung der Umfangsbasis entfernt wurde.
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FIg. 8 zeigt das Halbleiter-Bauelement nach einer vierten
Ätzung, durch welche die Störschicht 32" am Boden des Emitterfensters "beseitigt wird. Auf diese Ätzung erfolgt
unmittelbar ein dritter Diffusionsvorgang, durch welchen die aktive Basis 51 geschaffen wird, deren end-
19 3 gültige Oberflächenkonzentration von nahezu Io 7 at/cirr
weit unter der der Umfangszone liegt, die den Emitter 33
umgibt, an die Umfangsbasis ^5, 46 durch seitliche Diffusion
anschließt. Diese beiden Basen besitzen eine gemeinsame Zone 52 (Fig. 9).
Zur Freilegung der Emitter- und Basisanschlußbereiche ist nun nur ein einziger Waschvorgang erforderlich,
durch welchen die Oxydschichten 53» 5^ und $$ entfernt
werden, ohne daß die dickere Schicht 32 abgenommen wird.
Dieses Verfahren bietet gro&e technische Vorteile, da es
vile das bekannte Verfahren die Schaffung eines Emitters '
gestattet, dessen Oberflächenabmessung die Feinheit des Lithogravurverfahrens selbst zur unteren Grenze hat, und
da es gleichzeitig durch Steuerung der Dauer der Diffusion der zweiten Verunreinigung die Schaffung einer beliebig,
kleinen Basis ermöglicht.
Die elektrische Kontinuität zwischen dem Mittelteil der Basis (a«ktive Basis) und der Umfangsbasls 45,46(FIg.
4, 5 und 6) wird durch das Zusammenstoßen der seitlichen
Diffusionen von diesen beiden Basiszonen aus gewährleistet. .
-13-
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Die Durchführung dieses Zusammenstoßens stellt keine besondere Schwierigkeit dar. Die seitliche Diffusion von
den Kontaktzonen ^5 und kt aus kann ausdehnungsmäßig eingestellt
werden und sich auf festgelegte Weise beliebig weit in dem Halbleiter entwickeln, da die Tiefe der Eindringung
der Verunreinigung nicht begrenzt ist. So erhält man beispielsweise durch eine Diffusionsbehandlung
von zweistündiger Dauer bei einer Temperatur von 11 oo C eine seitliche Ausdehnung der Diffusion von etwa
Durch die Wahl der Behandlungstemperatur und -dauer kann
die seitliche Ausdehnung leicht gesteuert werden. Andererseits braucht diese seitliche Ausdehnung nicht im Inneren
der Basiszone 51 ein Ende zu nehmen, vielmehr kann sie den
Emitter 33 erreichen. Die einzige "Einschränkung,, die ein Überschneiden der Zonen ^5, ^6 und des Emitters 33 niit
sich bringen könnte, wäre eine Verringerung der Überschlags
spannung Basis-Emitter, was jedoch in zahlreichen Anwendungsgebieten keinen ernsthaften Nachteil darstellt.
■
Die Erfindung ist keineswegs auf die oben beschriebene Anwendung auf planare npn-Siflzlum-Transistoren beschränkt.
Das erfindungsgemäße Verfahren eignet sldi vielmehr für
alle beliebigen anderen Halbleiter-Bauelemente mit zwei, drei oder mehr Schichten abwechselnden oder nicht abwechselnden
Typs. Es ist insbesondere dann anwendbar, wenn die elektrische Kontinuität mit Anschlußzonen gewähr-rleistet
sein seil, die von der aktiven Zone, deren elektrischen Anschlüsse
sie gewährleisten sollen, abgeteilt sind, oder wenn der Umriß einer kleinen bereits für eine Diffusion
verwendeten Öffnung beibehalten werden und für eine nachfolgende Diffusion verwendbar sein soll* deren Oberflä"-chenausdehnüng
normalerweise eine größere Öffnung erfordern
würde»
BAD ORiGINAl
Claims (3)
1. Verfahren zur Herstellung von Halbleiter-Bauelementen mit mehreren Zonen verschiedener Leitung und insbesondere
. zur verstellung von Halbleiter-Bauelementen, die an einer
ihrer Seiten in Bereichen, deren Lage zueinander genau festgelegt sein muß, nacheinander Behandlungen zu unterziehen
sind, wobei auf dieser Seite eine Isolierschicht geschaffen wird, anschließend in dieser Isolierschicht
P durch Anwendung eines ersten Llthogravurvorgangs, der durch
Verwendting einer Maske abgegrenzt ist, Fenster ausgearbeitet
werden, welche diese Seite an dem oder an den Oberflächenbereichen freilegen, an denen die erste Behandlung vorzunehmen
ist, anschließend diese Behandlung durchgeführt wird und der Zyklus Lithogrävur-Behandlung durchgeführt wird und der Zyklus
Lithogravur-Behandlung so oft wie nötig an den entsprechenden
Bereichen wiederholt wird, dadurch g e k e η η zeichnet, daß vor der ersten Lithogravur eine VorLithogravur
vorgenommen wird, durch Vielehe in der Isolierschicht (32) in den Bereichen, In denen später Fenster
durchzubrechen sind, Vertiefungen (1 öl, Io2, Io3) gebildet
werden.
2. Verfahren nach Anspruch 1 zur Herstellung von Halbleiter-Bauelementen
mit mehreren Zonen verschiedener Leitung, bei denen eine dieser Zonen, die Basis, eine andere
Zone, den Emitter, vollständig vom übrigen Halbleiterkörper dieses Halbleiter-Bauelements abtrennt, wobei die Behandlungen
zur Bildung dieser beiden Zonen darin bestehen* daß Basis- und Emitterverunreinigungen von entsprechenden
Bereichen der zu behandelnden Seit§Ö.es Körpers aus in
sen eingeführt werden* wobei jeder Bereich bei der ent-
ubrechenden jsrinführung durch ein Fenster in der zu diesem
,jweck vorcesehenen und diese Seite des Körpers bedeckenden
Isolierschicht abgegrenzt ist, daß nach Herstellung der Jtimitters durch diesen Basisverunreinigungen
eingeführt- werden, und daß ein ständiger elektrischer
Bastskkontakt zwischen der Basis und einem Anschlußele- :nent oowie ein ständiger elektrischer Bmitterkontakt nach
: eretellung dieser beiden Zonen 2wischen Emitter und einem
weiteren Ans cliluß element geschaffen wird, da<=*durch
•τ e Jc e η η zeichnet, daß ein Teil der Basis, die
sogenannte I mi'angsbasis (^-5» ^6), durch Einführung von
Verunreinigungen von einem djsser Bereiche, dem sogenannten
Umfangrbereich (Io2, I03), aus geschaffen wird, der
von dem ,"ur Einführung des Emitters dienenden Bereich
(lol) ,'tütrennt ist, jedoch ausreichend nahe liegt," daß
der durch den Emitter eingeführte Teil der Basis, die sogenannte aktive Basis (51)» und die UmfangsbasIs (^5,
^6) bei den Eiiii'ührungsvorgängen durch seitliche Diffusion
in dem ..albleiter (31) aneinanderstoßen, und doß
nacli Bildunr: der aktiven Basis durch das zur Herstellung
des Emittern verviendete Fenster, das sogenannte Emitterfenster
(lol), ohne Verschiebung der Ränder dieses Fensters der Eraitterkontakt und ferner an dem Umfangsbereich
der Basiskontaivt- geschaffen wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Einführung der Verunreinigungen
von de.ii Umfan^sbereich aus vor Bildung der aktiven Basis
(51) vorgenommen wird.
^. Halbleiter-Bauelement für sehr hohe Frequenzen mit
mindest-ens drei Zonen abwechselnden Leitungstyps, deren
-16-
909843/ 1 2-6 4
-46,
eine, die Basis, eine andere, den Emitter, vollständig-"vom \
übrigen Körper des Halbleitern trennt, dadurch g e k e η η-zeichnet,
daß die Baris au α zwei ineinanderdr ing enden
Teilen (4lj 45, 46) benteht, die aktive Basis (51) den
Emitter (33) vollständig vom übrifren Halbleiterkörper (3D
trennt, die Oberflächenkonzentration der Umfangsbasis (45S
46) an Dopverunreinirrun^en Größer alrj die der aktiven Basis
ist und der ständirre Basi«kontakt"-mittels eines Leiters
an der Umfangnbasis erstellt int.
£^-BAD ORIGINAL
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR147642 | 1968-04-10 | ||
| FR151075A FR95067E (fr) | 1968-04-10 | 1968-05-08 | Procédé de fabrication de dispositifs semi-conducteurs. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE1918054A1 true DE1918054A1 (de) | 1969-10-23 |
Family
ID=26181939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19691918054 Pending DE1918054A1 (de) | 1968-04-10 | 1969-04-09 | Verfahren zur Herstellung von Halbleiter-Bauelementen |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US3635772A (de) |
| BE (1) | BE730645A (de) |
| CH (1) | CH499205A (de) |
| DE (1) | DE1918054A1 (de) |
| FR (2) | FR1569872A (de) |
| GB (1) | GB1218676A (de) |
| NL (1) | NL6904936A (de) |
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| WO1981001911A1 (en) * | 1979-12-28 | 1981-07-09 | Ibm | Method for achieving ideal impurity base profile in a transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1968-04-10 FR FR147642A patent/FR1569872A/fr not_active Expired
- 1968-05-08 FR FR151075A patent/FR95067E/fr not_active Expired
-
1969
- 1969-03-28 BE BE730645D patent/BE730645A/xx unknown
- 1969-03-31 NL NL6904936A patent/NL6904936A/xx unknown
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- 1969-04-09 DE DE19691918054 patent/DE1918054A1/de active Pending
- 1969-04-10 US US815140A patent/US3635772A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| FR1569872A (de) | 1969-06-06 |
| GB1218676A (en) | 1971-01-06 |
| NL6904936A (de) | 1969-10-14 |
| BE730645A (de) | 1969-09-29 |
| FR95067E (fr) | 1970-06-19 |
| CH499205A (fr) | 1970-11-15 |
| US3635772A (en) | 1972-01-18 |
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