DE19956533A1

DE19956533A1 - Halbleiterprüfsystem

Info

Publication number: DE19956533A1
Application number: DE19956533A
Authority: DE
Inventors: Koji Asami
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-11-24
Filing date: 1999-11-24
Publication date: 2000-05-25
Also published as: US7173443B1

Abstract

Die vorliegende Erfindung betrifft ein kostengünstiges und hochauflösendes Prüfsystem für sowohl analoge als auch digitale Funktionen aufweisende Halbleiterbauteile. Das Prüfsystem umfaßt eine Funktionsprüfeinheit zum Prüfen einer digitalen Funktion eines Bauteilprüflings (DUT) durch Zuführen eines Logikprüfmusters zum DUT und Bewerten eines Antwortausgangssignals vom DUT, eine Analogprüfeinheit zum Prüfen einer analogen Funktion des DUT durch Zuführen eines Prüfsignals zum DUT und Bewerten eines analogen Ausgangssignals vom DUT und eine Synchronsteuerungseinheit zur Synchronisierung von Arbeitsvorgängen der Funktionsprüfeinheit und der Analogprüfeinheit, wobei die Analogprüfeinheit die folgenden Bestandteile umfaßt: eine Digitalisierungseinrichtung zur Umwandlung der analogen Ausgangssignale vom DUT, deren Wellenform sich in einer bestimmten Zeitperiode T in einer Vielzahl von Zyklen wiederholt, in ein digitales Signal, wobei ein Abtasttakt zum Abtasten des analogen Ausgangssignals für jeden Zyklus um einen bestimmten Betrag in seiner Phase verschoben wird, und einen Erfassungsspeicher zum Speichern des von der Digitalisierungseinrichtung stammenden digitalen Signals in spezifizierten Adressen.

Description

Die vorliegende Erfindung betrifft ein Halbleiterprüf system zum Prüfen von Halbleiterbauteilen, beispiels weise von integrierten Mischsignal-Schaltungen oder hochintegrierten Mischsignal-Schaltungen, und insbeson dere ein Halbleiterprüfsystem mit einer Digitalie sierungseinrichtung zur kontinuierlichen Durchführung einer A/D-Umwandlung eines von einem Bauteilprüfling kommenden analogen Signals, wobei die Frequenz der Äquivalenzabtastung bei der A/D-Umwandlung wesentlich erhöht wird.

Beim Prüfen von Halbleiterbauteilen, wie etwa inte grierten Schaltungen und hochintegrierten Schaltungen mit Hilfe eines Halbleiterprüfsystems, beispielsweise eines Prüfgeräts für integrierte Schaltungen, werden einer zu prüfenden integrierten Halbleiterschaltung von einem Prüfgerät für integrierte Schaltungen erzeugte Prüfsignale an den entsprechenden Prüfgerätpins (Kanälen) mit einer bestimmten Prüfzeitsteuerung zuge führt. Das Prüfgerät für integrierte Schaltungen emp fängt durch die Prüfsignale ausgelöste Ausgangssignale von der zu prüfenden integrierten Schaltung. Die Aus gangssignale werden zum Vergleich mit SOLL-Werten mit Hilfe von Abtastsignalen mit einer vorbestimmten Zeit steuerung abgetastet, um festzustellen, ob das inte grierte Schaltungsbauteil die gewünschten Funktionen fehlerfrei ausführt. Hierbei handelt es sich um einen grundlegenden Vorgang beim Prüfen eines Logikbauteils durch ein Halbleiterprüfsystem.

Ein zu prüfendes Halbleiterbauteil kann sowohl analoge Funktionsblöcke, etwa einen A/D-Wandler und/oder einen D/A-Wandler, als auch digitale Funktionsblöcke umfas sen. Ein derartiges Halbleiterbauteil wird gelegentlich als integrierte Mischsignal-Schaltung bezeichnet. Ein Beispiel für eine derartige integrierte Mischsignal-Schal tung ist eine integrierte Halbleiterschaltung, die für Modems, Audio- und/oder Videogeräte etc. bestimmt ist.

Ein Beispiel für ein zum Prüfen derartiger integrierter Mischsignalbauteile verwendeter Halbleiterprüfsysteme (Mischsignal-Prüfsysteme) gemäß dem Stand der Technik ist in den Fig. 4 bis 7 dargestellt. Fig. 4 zeigt einen grundlegenden Aufbau eines herkömmlichen Mischsignal-Prüf systems, während in den Fig. 5 bis 7 eine im Mischsignal-Prüfsystem verwendete Digitalisierungsein richtung dargestellt ist. Beim Bauteilprüfling (DUT) handelt es sich um eine integrierte Mischsignalschal tung mit einer analogen und einer digitalen Funktion. Beim Prüfen wird der Bauteilprüfling auf einer Prüfsta tion angeordnet, wo er Prüfsignale vom Mischsignal-Prüf system empfängt und Antwort-Ausgangssignale er zeugt. Das Mischsignal-Prüfsystem gemäß Fig. 4 umfaßt eine Digitalprüfeinrichtung (Funktionsprüfeinheit) und eine Analogprüfeinrichtung (Analogprüfeinheit) sowie eine Synchronsteuerungseinheit 40 zur Synchronisierung der Digitalprüfeinheit und der Analogprüfeinheit.

Die in den Fig. 4 und 5 dargestellte Funktionsprüfein heit (FTU) umfaßt einen Taktgenerator TG, einen Muster generator, beispielsweise in Form eines Algorithmus-Mu stergenerators (ALPG) oder eines Sequenzmustergenera tors (SQPG), und eine Formatkontrolleinheit (FC). Die Funktionsprüfeinheit (FTU) weist eine große Anzahl von Prüfgerätpins (Kanäle), beispielsweise 256 Pins, auf, die der Anzahl der Anschlußpins des Bauteilprüflings (DUT) entspricht. Am Ausgang der Formatkontrolleinheit FC liefert jeder Prüfgerätpin ein Prüfmuster an den entsprechenden Pin des Bauteilprüflings DUT.

Der Taktgenerator TG erzeugt Taktsignale, beispiels weise einen Geschwindigkeitstakt, zur Synchronisierung der Zeitsteuerung der Funktionsprüfeinheit, und sendet die Taktimpulse zum Mustergenerator SQPG. Der Prüfmustergenerator SQPG erzeugt auf der Grundlage ei nes Prüfprogramms entsprechend dem Geschwindigkeitstakt vom Taktgenerator TG ein Prüfmuster. Der Taktgenerator TG erzeugt außerdem Zeitsteuerungsdaten und Wellenform daten, die in der Formatkontrolleinheit FC zur Erzeu gung der Prüfgerätgeschwindigkeiten sowie von Verzöge rungszeiten und Wellenformen des Prüfmusters verwendet werden. Das Prüfmuster wird am Ausgang der Formatkon trolleinheit FC durch eine Pinelektronik PE dem Bau teilprüfling DUT zugeführt.

Die Synchronsteuerungseinheit 40 umfaßt einen Ereignis hauptrechner und eine Digital/Analog-Synchronisier steuerung, die in der Zeichnung allerdings nicht darge stellt sind. Die Synchronsteuerungseinheit 40 empfängt Signale vom Mustergenerator SQPG und erzeugt sodann ein Startsignal und ein Auslösesignal, die der Analogprüfeinrichtung zugeführt werden. Das Startsignal und das Auslösesignal werden zur Synchronisierung von von der Funktionsprüfeinheit FTU erzeugten Prüfmustern und von der Analogprüfeinheit erzeugten Prüfsignalen sowie der Meßzeitsteuerung in der Analogprüfeinheit verwendet. Zur Erzeugung geeigneter Taktsignale zum Einsatz in der Analogprüfeinrichtung empfängt ein Takt generator 48 Taktsignale, etwa den Ge schwindigkeitstakt, vom Zeitsteuerungsgenerator TG so wie einen Takt von einem ein zusammengesetztes Signal erzeugenden Generator (SSG) in der Analogprüfeinheit.

Beim Beispiel gemäß Fig. 4 umfaßt die Analogprüfeinheit eine Vielzahl verschiedener Funktionsblöcke, beispiels weise einen digitalen Generator für beliebige Wellen formen (DAW) zur Erzeugung digitaler Wellenformdaten, einen Erfassungsspeicher (AQM) zur Speicherung digita ler Codes eines Ausgangssignals des Bauteilprüflings DUT, einen ein zusammengesetztes Signal erzeugenden Ge nerator (SSG) zur Erzeugung von Signalen mit verschie denen Frequenzen, einen Wellenformgenerator für belie bige Wellenformen (AWG), eine Digitalisierungsein richtung zur Umwandlung eines analogen in ein digitales Signal, eine Zeitmeßeinheit (TMU) zur Messung von Zeit-In tervallen und Frequenzen eines empfangenen Signals, einen Präzisionsspannungsgenerator zur Erzeugung einer Referenz-Gleichstromspannung, einen Präzisionsspan nungsmesser zur Messung einer Gleichstromspannung, einen digitalen Signalprozessor (DSP) zur digitalen Verarbeitung digitaler Daten und eine Kontrolleinheit zur Gesamtbetriebskontrolle der Analogprüfeinrichtung.

In der Analogprüfeinheit können zur Durchführung der Signalerzeugung und der Signalmessungen in Abhängigkeit vom von der Synchronsteuerungseinheit 40 gelieferten Synchronisierungssignal mehrere Gruppen derartiger Bauelemente vorgesehen sein. Die Analogprüfeinheit und die Anschlußpins des Bauteilprüflings DUT sind durch die Pinelektronik (PE) miteinander verbunden.

Fig. 5 ist ein Blockschaltbild eines Aufbaus der in der Analogprüfeinheit vorgesehenen Digitalisierungs einrichtung (DGT). Die Digitalisierungseinrichtung DGT gemäß Fig. 5 umfaßt einen Filter (FLT) 60 und einen A/D-Wandler-(ADC) 30. Da eine große Zahl verschiedener Aus gangssignale, etwa Hochgeschwindigkeitssignale oder Hochpräzisionswellenformen, vom Bauteilprüfling DUT er zeugt werden, kann der A/D-Wandler 30 aus einer Viel zahl von A/D-Wandlern mit verschiedenen Geschwindig keits- und Auflösungseigenschaften bestehen. So kann der A/D-Wandler beispielsweise durch eine Kombination aus einem Hochgeschwindigkeits-A/D-Wandler mit 12-Bit-Auf lösung und einer Abtastrate von 100 MHz und einem Hochpräzisions-A/D-Wandler mit 26-Bit-Auflösung und ei ner Abtastrate von 100 KHz gebildet werden.

Beim Filter 60 handelt es sich um einen Signalverken nungsfilter, üblicherweise in Form eines Tief passfilters, zur Verhinderung von Signalverkennungsef fekten im Abtastvorgang. Je nach Abtastfrequenz können wahlweise mehrere derartiger Filter mit unterschiedli cher Passbandfrequenz eingesetzt werden. Üblicherweise entfernt der als Signalverkennungsfilter dienende Fil ter 30 Frequenzbestandteile, die mehr als 1/2 der Abtastfrequenz f_c betragen, vom durch die Pinelektronik PE empfangenen Ausgangssignal des Bauteilprüflings DUT. Das Ausgangssignal des Filters 60 wird dem A/D-Wandler 30 zugeführt.

Der A/D-Wandler tastet ein Eingangssignal vom Filter 60 an jeder Flanke des Abtasttakts 40 _clk ab und wandelt die abgetastete Spannung in ein digitales Signal, d. h. in Code-Daten 30 _s, um. Die Code-Daten 30 _s werden im Erfassungsspeicher (AQM) 50 entsprechend einem von der Synchronsteuerungseinheit 40 stammendem Speicher-Zeit steuerungssignal 47 _s gespeichert. Die im Erfassungsspeicher (AQM) 50 gespeicherten Daten werden, beispielsweise vom digitalen Signalprozessor (DSP), zur Signalanalyse und Bewertung verwendet.

Da man Daten mit hoher Auflösung durch eine Erhöhung der Anzahl der Abtastpunkte erhalten kann, wird in ei ner Digitalisierungseinrichtung grundsätzlich eine mög lichst hohe Abtastfrequenz verwendet, um sowohl eine hohe Auflösung als auch eine hohe Geschwindigkeit zu erzielen. Um eine Abtastauflösung zu erreichen, die so gar die höchste Abtastfrequenz eines A/D-Wandlers noch übertrifft, wird beim Stand der Technik eine Schal tungsanordnung verwendet, wie sie in Fig. 6 beispielhaft dargestellt ist. Wie sich Fig. 6 entnehmen läßt, werden dabei zur Erhöhung der Gesamtabtastgeschwindigkeit auf die doppelte A/D-Wandler-Geschwindigkeit zwei A/D-Wand ler so angeordnet, daß sie in einem Überlappungsmodus arbeiten.

Im einzelnen umfaßt die Digitalisierungseinrichtung ge mäß Fig. 6 einen Filter (FLT) 60, einen ersten A/D-Wand ler 31, einen zweiten A/D-Wandler 32 und einen Multi plexer 35. Der Filter 60 ist so ausgelegt, daß er für eine Äquivalenzabtastfrequenz f_ce, die doppelt so hoch ist wie eine Abtastfrequenz eines der A/D-Wandler 31 und 32, als ein Signalverkennungsfilter dient. Die Syn chronsteuerungseinheit 40 liefert Abtasttakte 41 _clk und 42 _clk für den ersten bzw. zweiten A/D-Wandler 31 und 32. Die Synchronsteuerungseinheit 40 sendet zudem einen Rechteckwellentakt 45 _s zum Multiplexer 35 und ein Spei cher-Zeitsteuerungssignal 47 _s zum Erfassungsspeicher 50.

Die Fig. 7A bis 7C zeigen Zeitsteuerungsdiagramme zur Darstellung der Zeitsteuerungsbeziehung zwischen dem ersten und zweiten A/D-Wandler 31 bzw. 32 sowie einer Gesamtabtastrate am Ausgang des Multiplexers 35. Wie sich Fig. 7A entnehmen läßt, tastet der erste A/D-Wand ler 31 ein vom Filter 60 kommendes Eingangssignal S_i mit einem von der Synchronsteuerungseinheit 40 stammen den ersten Abtasttakt 41 _clk ab, der der höchst mögli chen Abtastfrequenz entspricht. Gemäß der Darstellung in Fig. 7B tastet außerdem der zweite A/D-Wandler 32 das vom Filter 60 kommendes Eingangssignal S_i mit einem von der Synchronsteuerungseinheit 40 stammenden zweiten Ab tasttakt 42 _clk ab, der ebenfalls der höchst möglichen Abtastfrequenz entspricht.

Der Multiplexer 35 empfängt nun die digitalisierten Co des vom ersten und zweiten A/D-Wandler 31 und 32 und wählt zu den Zeitpunkten, an denen die Flanken des Rechtecktaktsignals 45 _s jeweils ansteigen bzw. abfallen die Codes abwechselnd aus, wobei das Rechteck-Taktsi gnal dieselbe Wiederholungsrate aufweist wie die Abtastsignale 41 _clk und 42 _clk. Da das Taktsignal 45 _s eine Rechteckform besitzt, weist es zwischen zwei be liebigen aufeinanderfolgenden Flanken jeweils dieselben Zeitintervalle auf. Somit besitzt ein Ausgangssignal 35 _s des Multiplexers 35 eine Äquivalenzabtastfrequenz f_ce, die doppelt so hoch ist wie die Taktrate des er sten und zweiten Abtasttakts.

Beim Beispiel gemäß den Fig. 6 und 7 sind zwar zum bes seren Verständnis nur zwei A/D-Wandler dargestellt; zur Erzeugung der dreifachen oder einer noch höheren Äqui valenzabtastgeschwindigkeit werden jedoch drei oder mehr A/D-Wandler eingesetzt. Die Gesamtabtast-rate wird gemäß dem Stand der Technik also erhöht, indem eine Vielzahl von A/D-Wandlern so angeordnet werden, daß sie parallel arbeiten, während die Ausgangssignale der A/D-Wandler zu einem seriellen Signal kombiniert werden, das eine Wiederholungsrate aufweist, die ein Vielfaches der Wiederholungsrate der einzelnen A/D-Wandler be trägt.

Um die Gesamtabtast-rate zu erhöhen, wird gemäß dem Stand der Technik jedoch auch die Anzahl an Schal tungsbauteilen, etwa A/D-Wandlern, proportional zum An stieg der Abtastrate vergrößert. Somit tritt beim Stand der Technik unter Einsatz eines Überlappungsmodus das Problem auf, daß sich die Schaltungsgröße und die Ko sten der Digitalisierungseinrichtung bei steigender Ab tastrate entsprechend erhöhen.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Digitalisierungseinrichtung zu beschrieben, die in der Lage ist, die Äquivalenzabtastrate zu erhöhen, ohne daß dabei die Zahl der Schaltungsbauteile wesentlich ansteigt.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Digitalisierungsvorrichtung zu beschreiben, bei der sich bei Verwendung eines einzigen A/D-Wandlers die Äquivalenzgesamtabtastrate erhöht, ohne daß sich die Frequenz des Abtasttakts des A/D-Wandlers erhöht.

Außerdem ist es Aufgabe der vorliegenden Erfindung, ein Mischsignal-Halbleiterprüfsystem zu beschreiben, das in der Lage ist, ein analoges Ausgangssignal eines Bau teilprüflings mit großer Umwandlungsgeschwindigkeit und hoher Auflösung in ein digitales Signal umzuwandeln.

Schließlich besteht eine Aufgabe der vorliegenden Er findung darin, ein Mischsignal-Halbleiterprüfsystem zu beschreiben, das in der Lage ist, ein analoges Aus gangssignal eines Bauteilprüflings mit großer Umwand lungsgeschwindigkeit und hoher Auflösung in ein digita les Signal umzuwandeln und das digitale Signal in einem Speicher mit einer bestimmten Adressenfolge zu spei chern.

Das erfindungsgemäße Mischsignal-Prüfsystem zum Prüfen eines sowohl eine analoge als auch eine digitale Funk tion aufweisenden Halbleiterbauteils enthält eine Funk tionsprüfeinheit zum Prüfen einer digitalen Funktion eines Bauteilprüflings (DUT) durch Zuführen eines Lo gikprüfmusters zum DUT und Bewerten eines Antwortaus gangssignals vom DUT, eine Analogprüfeinheit zum Prüfen einer analogen Funktion des DUTs durch Zuführen eines Prüfsignals zum DUT und Bewerten eines analogen Aus gangssignals vom DUT und eine Synchronsteuerungseinheit zur Synchronisierung von Arbeitsvorgängen der Funktionsprüfeinheit und der Analogprüfeinheit, wobei die Analogprüfeinheit die folgenden Bestandteile um faßt: eine Digitalisierungseinrichtung zur Umwandlung der analogen Ausgangssignale vom DUT, deren Wellenform sich in einer bestimmten Zeitperiode T in einer Viel zahl von Zyklen wiederholt, in ein digitales Signal, wobei ein Abtasttakt zum Abtasten des analogen Aus gangssignals für jeden Zyklus um einen bestimmten Be trag in seiner Phase verschoben wird, und einen Erfas sungsspeicher zum Speichern des von der Digitalisie rungseinrichtung stammenden digitalen Signals in spezi fizierten Adressen des Speichers.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Adreßgenerator zur Erzeugung von Adreßdaten in einer bestimmten Reihenfolge vorgesehen, wobei die Adreßdaten zum Speichern der digitalen Daten in fort laufenden Adressen des Erfassungsspeichers in der Rei henfolge von Abtastpunkten am Analogausgangssignal die nen, wobei ein Unterschied in der Phasenverschiebung auftritt.

Erfindungsgemäß wird ein analoges Eingangssignal, bei dem sich dieselbe Wellenform in der Zeitperiode T in M Zyklen wiederholt, M Zyklen lang abgetastet, wobei eine Phase des Abtasttakts für jeden Zyklus um einen be stimmten Betrag ΔP verschoben wird. Dies führt dazu, daß die in der A/D-Umwandlung gewonnen Daten gemäß der vorliegenden Erfindung eine M-mal so hohe Auflösung aufweisen wie dies bei einer normalen A/D-Umwandlung der Fall ist, d. h. die Äquivalenzabtastfrequenz wird auf das M-fache erhöht. Hierdurch erhält man eine Digitalisierungseinrichtung mit hoher Auflösung und Geschwindigkeit, ohne daß eine Vielzahl von A/D-Wand lern oder ein höherer Frequenz-Abtasttakt benötigt wer den. Dementsprechend läßt sich das mit einer Hochlei stungs-Digitalisierungseinrichtung ausgestattete erfin dungsgemäße Mischsignal-Prüfsystem mit geringerem Ko sten- und Schaltungsaufwand verwirklichen.

Im folgenden wird die vorliegende Erfindung unter Be zugnahme auf die beigefügte Zeichnung näher erläutert. In der Zeichnung zeigen

Fig. 1 ein Blockschaltbild eines Beispiels für den Aufbau eines Mischsignal-Prüf systems gemäß der vorliegenden Erfin dung, wobei die Digitalisierungsein richtung besonders hervorgehoben ist;

Fig. 2A und 2B Zeitsteuerungsdiagramme zur Darstel lung einer Beziehung zwischen Wellen formen und Zeitsteuerung der im Misch signal-Prüfsystem gemäß Fig. 1 einge setzten Digitalisierungseinrichtung;

Fig. 3 ein Blockschaltbild eines grundlegen den Aufbaus eines in der erfindungsge mäßen Digitalisierungseinrichtung vor gesehenen Phasenschiebers;

Fig. 4 ein Blockschaltbild eines grundlegen den Aufbaus eines Mischsignal -Halblei terprüfsystems gemäß dem Stand der Technik;

Fig. 5 ein Blockschaltbild eines grundlegen den Aufbaus einer Digitalisierungsein richtung eines herkömmlichen Mischsi gnal-Prüfsystems;

Fig. 6 ein Blockschaltbild eines grundlegen den Aufbaus einer herkömmlichen Digitalisierungseinrichtung zur Erhö hung der Äquivalenzabtastrate auf das Doppelte unter Verwendung von zwei A/D-Wandlern;

Fig. 7 ein Zeitsteuerungsdiagramm zur Dar stellung der Beziehung zwischen Wel lenformen und Zeitsteuerung bei der herkömmlichen Digitalisierungseinrich tung gemäß Fig. 6 unter Verwendung von zwei A/D-Wandlern;

Fig. 8 ein Blockschaltbild eines Beispiels für einen Adreßgenerator zur Erzeugung von Adreßdaten zum Speichern di gitalisierter Codes in einem Erfas sungsspeicher in einer bestimmten Adressenfolge;

Fig. 9 ein Blockschaltbild eines weiteren Beispiels für einen Adreßgenerator zur Erzeugung von Adreßdaten zum Speichern von digitalisierten Codes in einem Er fassungsspeicher in einer bestimmten Adressenfolge; und

Fig. 10A bis 10E Zeitsteuerungsdiagramme entsprechend den Fig. 2A und 2B zur Erläuterung der durch die Adreßgeneratoren gemäß den Fig. 8 und 9 zu erzeugenden Adressen folge für den Zugriff auf den Erfas sungsspeicher.

Im folgenden werden die bevorzugten Ausführungsbei spiele der Erfindung näher beschrieben. Die Fig. 1 bis 3 zeigen ein erfindungsgemäßes Ausführungsbeispiel, wobei Fig. 1 ein Blockschaltbild eines Beispiels für den Auf bau des erfindungsgemäßen Mischsignal-Halbleiterprüfsy stem darstellt, in dem eine Digitalisierungeinrichtung DGT besonders hervorgehoben ist. Gemäß der vorliegenden Erfindung wird zur Erhöhung der Abtastrate der Digitalisierungseinrichtung in jedem Zyklus des analo gen Eingabesignals eine Phase des Abasttaktsignals um einen bestimmten Betrag verschoben.

Die vorliegende Erfindung beruht auf der Tatsache, daß eine Wellenform mit einer Zeitperiode T in einem analo gen Ausgangssignal eines Bauteilprüflings (DUT) beinahe immer mehrfach vorhanden ist. Dies ist darauf zu rückzuführen, daß in einem Mischsignal-Prüfsystem Takt signale und andere Signale dem Bauteilprüfling DUT vom Prüfsystem frei zugeführt werden können, so daß die Wiederholungsrate des analogen Ausgangssignals des Bau teilprüflings DUT vom Prüfsystem kontrolliert bzw. vor herbestimmt werden kann. Gemäß der vorliegenden Erfin dung umfaßt dementsprechend eine im Mischsignal-Prüfsy stem vorgesehene Digitalisierungsvorrichtung nur einen A/D-Wandler, wobei die Abtastphase in jedem Zyklus des analogen Eingabesignals verschoben wird, wodurch sich die Äquivalenzabtastfrequenz und die Abtastauflösung im A/D-Umwandlungsschritt erhöhen.

Die Wellenform des analogen Eingangssignals und eine Zeitsteuerungsbeziehung der im Mischsignal-Prüfsystem gemäß Fig. 1 vorgesehenen Digitalisierungseinrichtung sind in den Fig. 2A und 2B dargestellt. Wie bereits er wähnt, wird davon ausgegangen, daß das zu digitalisie rende Eingangssignal S₁ eine Wellenform aufweist, bei der sich zwei oder mehr Zyklen als Einheiten mit einer konstanten Zeitperiode T wiederholen. Da das Mischsi gnal-Prüfsystem dem Bauteilprüfling DUT ein Startsi gnal, ein Taktsignal oder andere Signale zuführt, wird weiterhin zugrundegelegt, daß die Zeitsteuerung des Prüfsystems und eine Zyklusperiode T des analogen Si gnals einander angeglichen werden können.

Die Phasenverschiebung des Abtasttakts gemäß der vor liegende Erfindung läßt sich durchführen, obwohl die Zeitsteuerung des analogen Eingangssignals und des Prüfsystems nicht synchronisiert sind. Wenn nämlich beispielsweise das Prüfsystem jede Zeitperiode (Zeitlänge eines Zyklus) des analogen Signals mit einer Zeitmeßeinheit (TMU) gemäß Fig. 4 messen kann, so läßt sich ein geeigneter Abtasttakt für das analoge Ein gangssignal leicht festlegen. Somit läßt sich die Pha senverschiebung des Abtasttaktes zur Erhöhung der Ge samtabtast-rate in der Digitalisierungseinrichtung durchführen.

Beim Beispiel gemäß Fig. 1 umfaßt die Digitalisierungs einrichtung DGT einen Filter 60, einen A/D-Wandler 30, einen Phasenschieber 20, eine Kontrolleinheit 15 und eine Synchronsteuerungseinheit 40. Der Filter 60 und der A/D-Wandler 30 sind denjenigen gemäß dem in Fig. 5 dargestellten Stand der Technik identisch. Die Synchronsteuerungseinheit 40 liefert einen Abtasttakt 40 _clk und ein konstantes Periodensignal 40 _s zum Phasen schieber 20. Beim konstanten Periodensignal 40 _s handelt es sich um ein Impulssignal, das sich mit einer Zeitpe riode T wiederholt, die dieselbe Zeitlänge aufweist wie ein Zyklus eines analogen Eingangssignals.

Die Kontrolleinheit 15 liefert Informationen über den Betrag der Phasenverschiebung bzw. die Deltaphase ΔP zum Phasenschieber 20. Die Deltaphase ΔP wird zur Phase des Abtasttakts im nächsten Zyklus (Periode) T addiert. Beim Beispiel gemäß Fig. 3 steht M für die Informationen über die Phasenverschiebung, wobei M üblicherweise der Anzahl von sich im analogen Signal wiederholenden Zy klen derselben Wellenform mit der Periode T entspricht.

Auf der Grundlage der von der Kontrolleinheit 15 gelie ferten Zahl "M" wird die Phasenverschiebung M-mal durchgeführt, wodurch sich die Gesamtabtastfrequenz der A/D-Umwandlung auf das M-fache erhöht.

Der Phasenschieber 20 empfängt den Abtasttakt 40 _clk und das konstante Periodensignal 40 _s von der Synchronsteue rungseinheit 40 und die Phasenverschiebungsinformation "M" von der Kontrolleinheit 15 und erzeugt einen pha senverschobenen Abtasttakt 20 _clk für den A/D-Wandler 30. Dabei erzeugt der Phasenschieber 20 den Abtasttakt 20 _clk, indem er die Deltaphasenverschiebung ΔP für jede Periode T zum Abtasttakt der vorhergehenden Periode ad diert. Im einzelnen beträgt in dem Fall, wenn das ana loge Eingangssignal einer Zeitperiode T für M Zyklen einer A/D-Umwandlung unterzogen wird, die Deltaphase ΔP 360°/M. Wenn beispielsweise M = 8 ist, so gilt 360°/8 = 45° und somit beträgt die Phasenverschiebung in der er sten Periode T 0, während sie in der zweiten Periode T 45° und in den folgenden Perioden 90°, 135°, 180°, . . . 360° beträgt.

Auf diese Weise wird die Phase des Abtasttakts in jeder Periode T des analogen Signals um die Einheit der Del taphase ΔP verschoben. Das Ausgangssignal des A/D-Wand lers 30 wird im Erfassungsspeicher 50 zur späteren Ana lyse im Prüfsystem gespeichert. Der genannte Arbeitsab lauf bei der erfindungsgemäßen Digitali sierungseinrichtung entspricht einem parallelen Anord nen von M A/D-Wandlern und dem Kombinieren der di gitalen Ausgangssignale zur Erzeugung eines seriellen Signals. Die Gesamtabtast-rate der Digitalisierungsein richtung erhöht sich somit auf das M-fache.

Damit die vorliegende Erfindung wirksam eingesetzt wer den kann, muß das analoge Ausgangssignal vom Bauteil prüfling DUT mit der konstanten Zeitperiode T für M Zy klen wiederholt werden. Wie sich den obigen Ausführun gen entnehmen läßt, werden die Abtastrate und die Ab tastauflösung um so höher, je kleiner die Deltaphase ΔP ist. Bei einer derart kurzen Deltaphase ΔP muß ein (nicht dargestellter) Abtast- und Haltekreis im A/D-Wandler 30 allerdings in der Lage sein, eine hohe Lei stung, beispielweise eine hohe Spannungssicherheit, zu liefern.

In Fig. 3 ist ein Beispiel für den grundlegenden Aufbau eines Phasenschiebers 20 gezeigt. Bei diesem Beispiel besteht der Phasenschieber 20 aus einem Frequenzver vielfacher 22 und einem Frequenzteiler 24, die in Reihe geschaltet sind. Der Frequenzvervielfacher 22 multipli ziert die Frequenz des Abtasttakts 40 _clk mit M und der Frequenzteiler 24 teilt die Ausgangsfrequenz des Ver vielfachers 22 durch M zur Erzeugung des Abtasttakts - 20_clk für den A/D-Wandler 30. Die Kontrolleinheit 15 liefert dem Frequenzvervielfacher 22 und dem Frequenz teiler 24 die Information "M".

Wie sich Fig. 3 entnehmen läßt, wird das konstante Peri odensignal 40 _s dem Frequenzteiler 24 zugeführt. Bei dieser Anordnung überspringt der Frequenzteiler 24 je desmal, wenn er das konstante Periodensignal 40 _s emp fängt, also bei jeder Zeitperiode T, den Teilungsvor gang. Dies bedeutet, daß der Teilungsvorgang, der einem Impuls im Ausgangssignal des Frequenzvervielfachers 22 entspricht, bei einer Flanke des konstanten Peri odensignals 40 _s unterbunden wird. Dies führt zu einer Phasenverschiebung des Abtasttakts 20 _clk für jede Zeit periode T des analogen Eingangssignals um ΔP. Beim Bei spiel gemäß Fig. 3 kann auf den Frequenzvervielfacher 22 verzichtet werden, sofern die Synchronsteuerungseinheit 40 in der Lage ist, einen Abtasttakt zu liefern, dessen Frequenz das M-fache der Frequenz des Abtasttakts 40 _clk beträgt. Eine entsprechende Phasenverschiebung kann auch beispielsweise mit Hilfe eines handelsüblichen Phasenregelkreises (PLL) erzeugt werden.

In den Zeitsteuerungsdiagrammen der Fig. 2A und 2B ist ein Fall dargestellt, bei dem die A/D-Umwandlung für zwei Zyklen des analogen Eingangssignals S_i durchge führt wird, d. h. M = 2. Anders ausgedrückt, wird die Phase hierbei im zweiten Zyklus um 180° verschoben. Der erste Zyklus in Fig. 2 ist mit T1 und der zweite Zyklus mit T2 bezeichnet, wobei der erste und der zweite Zy klus dieselbe Zeitperiode T aufweisen. Im ersten Zyklus T1 ist der Abtasttakt 20 _clk nicht phasenverschoben, so daß er dem ursprünglichen Abtasttakt 40 _clk gemäß Fig. 2B entspricht. Im zweiten Zyklus T2 gemäß Fig. 2A ist der Abtasttakt 20 _clk um ΔP = 180° gegenüber dem ursprüngli chen Abtasttakt 40 _clk gemäß Fig. 2B phasenverschoben.

Da die Frequenz des Abtasttakts 20 _clk sich nicht än dert, ist der A/D-Wandler in der Lage, das analoge Ein gangssignal in ein digitales Signal umzuwandeln. Außer dem werden die Abtastpunkte des analogen Signals um einen 50%-Arbeitszyklus, d. h. um 180°, gegenüber dem ursprünglichen Abtasttakt 40 _clk verschoben, so daß die Summe der im ersten Zyklus T1 und im zweiten Zyklus T2 gewonnenen digitalen Daten den Daten entspricht, die man bei einer das Doppelte des ursprünglichen Abtast takts 40 _clk betragenden Abtastfrequenz gewinnen würde.

Obwohl die beschriebene Digitalisierungseinrichtung im Mischsignal-Prüfsystem äußerst vorteilhaft eingesetzt werden kann, sind auch andere Verwendungsmöglichkeiten denkbar. So kann die erfindungsgemäße Digitalisierungs einrichtung beispielsweise als ein A/D-Wandler für ein analoges Eingangssignal eingesetzt werden, bei dem sich dieselbe Wellenform wenigstens zweimal wiederholt. Durch ein Verschieben der Phase des Abtasttakts für je den von M Zyklen des Eingangssignals mit Hilfe des Phasenschiebers 20 werden die Äquivalenzabtastrate und die Abtastauflösung um den Faktor M erhöht.

Das Ausgangssignal der Digitalisierungseinrichtung wird im Erfassungsspeicher 50 in der Reihenfolge der A/D-Um wandlung, d. h. der digitalen Daten der Abtastpunkte 1₁, 2₁, 3₁, . . ., 8₁, 1₂, 2₂, 3₂, . . ., 8₂ gemäß Fig. 10A gespeichert. Es ist auch möglich, die digitalisierten Daten in einer anderen Reihenfolge als der erwähnten abzuspeichern, etwa in der Reihenfolge 1₁, 1₂, 2₁, 2₂, 3₁, 3₂, . . ., 8₁, 8₂, d. h. in der Reihenfolge der Delta phase ΔP der Abtastpunkte des analogen Signals S_i gemäß Fig. 10A. In diesem Fall werden die digitalen Daten im Erfassungsspeicher 50 so gespeichert, wie sie von einem A/D-Wandler gewonnen würden, der tatsächlich die M-fa che (im Beispiel gemäß Fig. 10 die 2-fache) Abtastge schwindigkeit des A/D-Wandlers 30 besitzt, was die di rekte Verwendung der digitalen Daten im Speicher 50 zur Signalanalyse etc. ermöglicht.

Fig. 8 zeigt ein Beispiel für ein Blockschaltbild eines Adreßgenerators 70 zur Erzeugung der erwähnten Adres senfolgen zum Speichern der Ausgangssignale der Digitalisierungseinrichtung im Erfassungsspeicher 50. Beim Beispiel gemäß Fig. 8 umfaßt der Adreßgenerator 70 einen Periodenzähler 72, einen ersten Addierer 74, eine Gatterschaltung 76, einen zweiten Addierer 78 und ein Register 79. Das konstante Periodensignal 40 _s, das die selbe Zeitperiode T aufweist wie das analoge Eingangs signal, wird von der Synchronsteuerungseinheit 40 dem Periodenzähler 72 und der Gatterschaltung 76 zugeführt. Der phasenverschobene Abtasttakt 20 _clk vom Phasenschie ber 20 wird dem Register 79 zugeführt. Der erste Addie rer 74 empfängt Daten "M", die der Anzahl von Zyklen des analogen Eingangssignals entsprechen, für die die beschriebene A/D-Umwandlung durchgeführt werden soll.

Der Periodenzähler 72 wird am Beginn des Arbeitsvor gangs auf "0" zurückgesetzt und um eins erhöht, wenn er das konstante Periodensignals 40 _s empfängt. Der Peri odenzähler 72 liefert ein Ausgangssignal 72 _s an einen Eingang des zweiten Addierers 78, dessen anderer Ein gang ein Ausgangssignal von der Gatterschaltung 76 emp fängt. Der erste Addierer empfängt, wie erwähnt, die Zykluszahl "M" an seinem einen Eingang und ein Ausgangssignal 79 _s des Registers 79 am anderen Eingang. Der erste Addierer 74 liefert somit die Summe (akkumulierte Daten) der beiden Eingangssignale zur Gatterschaltung 76.

Die Gatterschaltung 76 setzt ihr Ausgangssignal nur dann auf den logischen Zustand "L", wenn das konstante Periodensignal 40 _s gültig ist (beispielsweise den logi schen Zustand H aufweist), während es die akkumulierten Daten vom ersten Addierer 74 zum zweiten Addierer 78 liefert, wenn das konstante Periodensignal 40 _s ungültig ist (beispielsweise den logischen Zustand L aufweist). Der zweite Addierer 78 liefert die Summe des Ausgangs signals 72 _s des Periodenzählers 72 und der akkumulier ten Daten 76 _s von der Gatterschaltung 76 zum Register 79. Wenn das Register 79 die Ausgangsdaten vom zweiten Addierer 78 empfängt, erzeugt es ein Adreßsignal 79 _s entsprechend der Taktsteuerung des Abtasttakts 20 _clk.

Durch die beschriebene Anordnung erzeugt der Adreßgene rator 70 ein Adreßsignal, das auf den Erfassungsspei cher 50 in der Reihenfolge der Deltaphase ΔP relativ zum analogen Eingangssignal zugreift. Damit werden im Er fassungsspeicher 50 die Daten in der Reihenfolge gespeichert, wie dies direkt durch eine Digitalisie rungseinrichtung der Fall wäre, deren Abtastfrequenz das M-fache des Abtasttakts 40 _clk bzw. 20 _clk beträgt. Beim beschriebenen Beispiel gemäß Fig. 8 ist die Zahl "M" eine Potenz von zwei, d. h. 2, 4, 8, 16 etc. Die niedrigeren Bits des Adreßsignals 79 _s können durch einen Zähler erzeugt werden, der sich bei jedem Impuls des konstanten Periodensignals 40 _s um eins erhöht, wäh rend die oberen Bits des Adreßsignals 79 _s durch einen Zähler erzeugt werden können, der sich bei jedem Ab tasttakt 20 _clk um eins erhöht.

Fig. 9 zeigt ein Blockschaltbild eines weiteren Bei spiels für einen Adreßgenerator zur Erzeugung von Adreßdaten zum Speichern digitaler Daten von der Digitalisierungseinrichtung im Erfassungsspeicher mit einer vorbestimmten Adressenfolge. Wie beim vorherigen Beispiel kann diese Schaltungsanordnung wirksam einge setzt werden, wenn es sich bei den Daten "M" um eine Potenz von zwei handelt. Beim Beispiel gemäß Fig. 9 um faßt ein Adreßgenerator 70 einen Zähler 82 für niedri gere Bits, eine Zähler 83 für obere Bits und eine Flip- Flop-Schaltung 89. Der Zähler 82 für niedrigere Bits empfängt das konstante Periodensignal 40 _s. Der Zähler 83 für obere Bits und die Flip-Flop-Schaltung 89 emp fangen den phasenverschobenen Abtasttakt 20 _clk.

Der Zähler 82 für niedrigere Bits nimmt zur Erzeugung eines Niedrigbitsignals 82 _s bei jedem konstanten Peri odensignal 40 _s eine Erhöhung um eins vor, während der Zähler 83 für obere Bits zur Erzeugung eines Adreßsi gnals 79 _H für obere Bits bei jedem Abtasttakt 20 _clk eine Erhöhung um eins vornimmt. Das Niedrigbitsignal 82 _s wird gemäß der Taktsteuerung des Abtasttakts 20 _clk durch die Flip- Flop-Schaltung 89 zwischengespeichert, wodurch ein Niedrigbit-Adreßsignal 79 _L erzeugt wird. Das Niedrigbit-Adreßsignal 79 _L und das Adreßsignal 79 _H für obere Bits werden dem Erfassungsspeicher 50 zuge führt, um Zugriff auf den Erfassungsspeicher zu nehmen und so die Daten in der Reihenfolge der Phasenverschie bung ΔP im Abtasttakt des analogen Signals zu speichern.

Die durch den Adreßgenerator gemäß den Fig. 8 und 9 er zeugte Adressenfolge wird nun zusammenfassend unter Be zugnahme auf die Fig. 10A bis 10E erläutert. Wie beim Beispiel gemäß den Fig. 2A und 2B ist in Fig. 10 ein Fall einer A/D-Umwandlungsvorgang gezeigt, bei dem ein ana loges Eingangssignal mit einer Zeitperiode T durch Ab tasten des analogen Signals in zwei Zyklen T1 und T2 in ein digitales Signal umgewandelt wird. Im ersten Zyklus T1 erfolgt keine Phasenverschiebung, während im zweiten Zyklus die Phase des Abtasttakts 20 _clk um 180° gegen über dem ersten Zyklus verschoben ist.

Zur Speicherung der digitalisierten Daten im Speicher 50 in der Reihenfolge 1₁, 1₂, 2₁, 2₂, 3₁, 3₂, . . ., 8₁, 8₂ der Abtastpunkte des Eingabesignals S_i, d. h. mit der Erhöhung um die Deltaphase ΔP der Abtastpunkte, erzeugt der genannte Adreßgenerator 70 die Adresse mit Hilfe der Formel AD = Q + (M.N). In dieser Formel steht AD für die vom Adreßgenerator 70 erzeugten Adreßdaten, M ist die Anzahl der Zyklen des analogen Signals, die ei ner A/D-Umwandlung unterzogen werden, Q steht für einen momentanen Zyklus, wobei Q = 0, 1, . . ., M-1 sein kann, und N steht für eine Position des Abtastimpulses.

Beim Beispiel gemäß der Fig. 10 entsprechen den Vari ablen M, Q und N bei zwei Zyklen die Zahlen gemäß Fig. 10D, wobei die Zahl der Abtastpunkte in einem Zy klus beispielsweise acht beträgt. Die durch den Adreß generator 70 erzeugten Adreßdaten AD sind somit 0, 2, 4, . . ., 14, 1, 3, 5, . . ., 15, wie dies Fig. 10E zu entnehmen ist. In der Adresse "0" des Speichers 50 werden dabei die digitalen Daten des Abtastpunkts 1₁ (erster Zyklus T1) gespeichert und in der Adresse "1" die Daten des Abtastpunkts 1₂ (zweiter Zyklus T2). Außerdem werden in der Adresse "2" des Speichers 50 die digitalen Daten des Abtastpunkts 2₁ (erster Zyklus T1) und in der Adresse "3" die Daten des Abtastpunktes 2₂ (zweiter Zy klus T2) gespeichert usw. Dies führt dazu, daß die digitalen Daten so im Erfassungsspeicher 50 gespeichert werden, wie dies bei der Datengewinnung durch einen tatsächlich die doppelte Abtastgeschwindigkeit des A/D-Wandlers 30 aufweisenden A/D-Wandler der Fall wäre.

Wie beschrieben, wird gemäß der vorliegenden Erfindung ein analoges Eingangssignal, bei dem sich in M Zyklen dieselbe Wellenform mit der Zeitperiode T wiederholt, für diese M Zyklen einer A/D-Umwandlung unterzogen, in dem eine Phase des Abtasttakts für jeden Zyklus um einen bestimmten Betrag ΔP verschoben wird. Hierdurch werden bei der erfindungsgemäßen A/D-Umwandlung Daten mit einer Auflösung gewonnen, die das M-fache einer normalen A/D-Umwandlung beträgt. Anders ausgedrückt, wird die Äquivalenzabtastfrequenz auf das M-fache er höht. Somit erhält man eine Digitalisierungseinrichtung mit hoher Auflösung und hoher Geschwindigkeit, ohne daß eine Vielzahl von A/D-Wandlern vorgesehen oder ein Abtasttakt mit höherer Frequenz verwendet werden muß. Dementsprechend läßt sich das eine Hochleistungs-Digi talisierungseinrichtung aufweisende Mischsignal-Prüf system zu niedrigen Kosten und mit geringem Schaltungs aufwand herstellen.

Claims

1. Mischsignal-Prüfsystem zum Prüfen von sowohl analoge als auch digitale Funktionen aufweisenden Halblei terbauteilen, enthaltend

- eine Funktionsprüfeinheit zum Prüfen einer digi talen Funktion eines Bauteilprüflings (DUT) durch Zuführen eines Logikprüfmusters zum DUT und Bewerten eines Antwortausgangssignals vom DUT;
- eine Analogprüfeinheit zum Prüfen einer analogen Funktion des DUTs durch Zuführen eines Prüfsi gnals zum DUT und Bewerten eines analogen Aus gangssignals vom DUT; und
- eine Synchronsteuerungseinheit zur Synchronisie rung von Arbeitsvorgängen der Funktionsprüfein heit und der Analogprüfeinheit;
wobei die Analogprüfeinheit die folgenden Bestand teile umfaßt:
- eine Digitalisierungseinrichtung zur Umwandlung der analogen Ausgangssignale vom DUT, deren Wel lenform sich in einer bestimmten Zeitperiode T in einer Vielzahl von Zyklen wiederholt, in ein digitales Signal, wobei ein Abtasttakt zum Abta sten des analogen Ausgangssignals für jeden Zy klus um einen bestimmten Betrag in seiner Phase verschoben wird; und
- einen Erfassungsspeicher zum Speichern des von der Digitalisierungseinrichtung stammenden digi talen Signals in spezifizierten Adressen des Speichers.

2. Mischsignal-Prüfsystem nach Anspruch 1, wobei die Digitalisierungseinrichtung einen Phasenschieber zur Erzeugung des für jeden Zyklus des analogen Aus gangssignals phasenverschobenen Abtasttakts, einen Analog-Digital-Wandler (A/D-Wandler) zum Umwandeln des analogen Ausgangssignals des DUT in das digitale Signal auf der Grundlage des vom Phasenschieber in seiner Phase verschobenen Abtasttakts sowie eine Kontrolleinheit zur Kontrolle des Betrags der vom Phasenschieber erzeugten Phasenverschiebung enthält.

3. Mischsignal-Prüfsystem nach Anspruch 2, wobei die Digitalisierungseinrichtung weiterhin einen Tief passfilter zur Entfernung von Frequenzkomponenten enthält, die oberhalb einer bestimmten Frequenz lie gen, welche eine Funktion einer Frequenz des Abtast takts darstellt.

4. Mischsignal-Prüfsystem nach Anspruch 2, wobei der Phasenschieber den phasenverschobenen Abtasttakt auf der Grundlage eines von der Synchronsteuerungsein heit stammenden Taktsignals und von durch die Kon trolleinheit gelieferten Informationen über eine Zahl der vom A/D-Wandler einer A/D-Umwandlung unter zogenen Zyklen des analogen Ausgangssignals erzeugt.

5. Mischsignal-Prüfsystem nach Anspruch 4, wobei der Phasenschieber einen Frequenzvervielfacher zur Ver vielfachung einer Frequenz des von der Synchron steuerungseinheit stammenden Taktsignals und einen Frequenzteiler zum Teilen einer Ausgangsfrequenz vom Frequenzvervielfacher durch die von der Kontrollein heit stammende Zykluszahl enthält, wobei die Arbeit des Frequenzteilers für einen Zyklus der vom Fre quenzvervielfacher stammenden Ausgangsfrequenz am Beginn jedes Zyklus der A/D-Umwandlung unterbunden wird.

6. Mischsignal-Prüfsystem nach Anspruch 1, wobei die Analogprüfeinheit weiterhin einen Adreßgenerator zur Erzeugung von Adreßdaten für die Erfassung enthält, wobei die Adreßdaten zum Speichern der digitalen Da ten in fortlaufenden Adressen des Erfassungsspei chers in einer Reihenfolge von Abtastpunkten am Analogausgangssignal dienen, die einem Minimalab stand der Phasenverschiebung des Abtasttakts ent sprechen.

7. Mischsignal-Prüfsystem nach Anspruch 1, wobei die Funktionsprüfeinheit einen Taktgenerator zur Erzeu gung von Taktsignalen für das Prüfsystem, einen Mu stergenerator zur Erzeugung eines Prüfmusters und eine Formatkontrolleinheit zur Erzeugung des Logik prüfmusters auf der Grundlage des vom Mustergenera tor stammenden Prüfmusters und des vom Taktgenerator stammenden Taktsignals enthält.

8. Mischsignal-Prüfeinheit zum Prüfen von sowohl ana loge als auch digitale Funktionen aufweisenden Halb leiterbauteilen, enthaltend

- eine Funktionsprüfeinheit zum Prüfen einer digi talen Funktion eines Bauteilprüflings (DUT) durch Zuführen eines Logikprüfmusters zum DUT und Bewerten eines Antwortausgangssignals vom DUT;
- eine Analogprüfeinheit zum Prüfen einer analogen Funktion des DUT durch Zuführen eines Prüfsi gnals zum DUT und Bewerten eines analogen Aus gangssignals vom DUT; und
- eine Synchronsteuerungseinheit zur Synchronisie rung von Arbeitsvorgängen der Funktionsprüfein heit und der Analogprüfeinheit;
wobei die Analogprüfeinheit die folgenden Bestand teile umfaßt:
- eine Digitalisierungseinrichtung zur Umwandlung der analogen Ausgangssignale vom DUT, deren Wel lenform sich in einer bestimmten Zeitperiode T in einer Vielzahl von Zyklen M wiederholt, in ein digitales Signal, wobei ein Abtasttakt zum Abtasten des analogen Ausgangssignals für jeden Zyklus um einen bestimmten Betrag in seiner Phase verschoben wird;
- einen Erfassungsspeicher zum Speichern des von der Digitalisierungseinrichtung stammenden digi talen Signals in spezifizierten Adressen des Speichers; und
- einen Adreßgenerator zur Erzeugung von Adreßda ten für die Erfassung, die zur Speicherung der digitalen Daten in fortlaufenden Adressen des Erfassungsspeichers in einer bestimmten Reihen folge von Abtastpunkten am analogen Ausgangssi gnal dienen, wobei die digitalen Daten vom A/D-Wand ler unter Verwendung eines Abtasttakts er zeugt werden, dessen Frequenz M-mal so hoch ist wie die des eigentlich verwendeten Abtasttakts.

9. Mischsignal-Prüfsystem nach Anspruch 8, wobei der Adreßgenerator Adreßdaten AD auf der Grundlage der Formel AD = Q + (M.N) erzeugt, wobei M für eine Anzahl von in der A/D-Umwandlung verwendeten Zyklen des Analogsignals steht, Q einen momentanen Zyklus repräsentiert, wobei Q = 0, 1, . . ., M-1 sein kann, und N einer Position des Abtastimpulses ent spricht.

10. Mischsignal-Prüfsystem nach Anspruch 8, wobei die Digitalisierungseinrichtung einen Phasenschieber zur Erzeugung des in jedem Zyklus des analogen Ausgangs signals phasenverschobenen Abtasttakts, einen Ana log-Digital-Wandler (A/D-Wandler) zur Umwandlung des analogen Ausgangssignals vom DUT in das digitale Si gnal auf der Grundlage des durch den Phasenschieber phasenverschobenen Abtasttakts und eine Kontrollein heit zur Kontrolle des Betrags der durch den Phasen schieber erzeugten Phasenverschiebung enthält.

11. Mischsignal-Prüfsystem nach Anspruch 11, wobei der Phasenschieber den phasenverschobene Abtasttakt auf der Grundlage eines von der Synchronsteuerungsein heit erzeugten Taktsignals und von durch die Kon trolleinheit gelieferten Informationen über eine Zahl von vom A/D-Wandler einer A/D-Umwandlung unter zogenen Zyklen des analogen Ausgangssignals umfaßt.

12. Mischsignal-Prüfsystem nach Anspruch 8, wobei der Adreßgenerator einen Periodenzähler zum Zählen eines von der Synchronsteuerungseinheit stammenden kon stanten Periodensignals, einen Daten über die Zahl der einer A/D-Umwandlung unterzogenen Zyklen des analogen Ausgangssignals empfangenden ersten Addie rer, eine das konstante Periodensignal und ein Aus gangssignal vom ersten Addierer empfangende Gatter-Schal tung, einen mit einem Ausgang des Periodenzäh lers verbundenen zweiten Addierer und ein ein Aus gangssignal des zweiten Addierers empfangendes und die Adreßdaten entsprechend der Taktsteuerung des phasenverschobenen Abtasttakts erzeugendes Register enthält.

13. Mischsignal-Prüfsystem nach Anspruch 8, wobei der Adreßgenerator einen Zähler für niedrigere Bits, der bei jedem Impuls eines konstanten Periodensignals eine Erhöhung um eins vornimmt, einen Zähler für obere Bits, der bei jedem Impuls des phasenverscho benen Abtasttakts eine Erhöhung um eins vornimmt, sowie eine Flip-Flop-Schaltung, die mit einem Aus gang des Zählers für niedrigere Bits verbunden ist und den phasenverschobenen Abtasttakt empfängt, ent hält, wobei die Flip-Flop-Schaltung ein niedrigeres Bit der Adreßdaten und der Zähler für obere Bits ein oberes Bit der Adreßdaten erzeugt.