DE19910886B4 - Method for producing a shallow trench isolation for electrically active components - Google Patents
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Abstract
Verfahren
zur Herstellung einer flachen Grabenisolation für elektrisch aktive Bauelemente
im kristallinen Silizium durch Trockenätzen, wobei die flache Grabenisolation
abgeschrägte
Seitenwände
aufweist, die durch Trockenätzen
mit einer Maske hergestellt werden, indem zur Passivierung der Seitenwände des
Trenches Prozeßgase
mit verstärkter
Polymerbildung eingesetzt werden, umfassend die Schritte:
– Herstellen
des Trenches durch Trockenätzen
mit einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden
Anteil von CHF3 und wenig NF3; und nachfolgend
– Verrunden
der Ecken am Übergang
vom Boden des Trenches zu den Seitenwänden durch Trockenätzen mit
einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden Anteil von NF3.A method for making a shallow trench isolation for electrically active devices in crystalline silicon by dry etching, the shallow trench isolation having sloped sidewalls prepared by dry etching with a mask by using process gases with enhanced polymer formation to passivate the sidewalls of the trench, comprising the steps :
- Trenching by dry etching with a gas mixture of NF3, CHF3, N2 with a predominant proportion of CHF3 and low NF3; and below
- Rounding the corners at the transition from the bottom of the trench to the side walls by dry etching with a gas mixture of NF3, CHF3, N2 with a predominant proportion of NF3.
Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer flachen Grabenisolation (Shallow Trench Isolation) für elektrisch aktive Bauelemente im kristallinen Silizium.The The invention relates to a method for producing a shallow trench isolation (Shallow trench isolation) for electrically active components in crystalline silicon.
Bei der Fertigung von Halbleiterchips auf Wafern durchlaufen diese bekanntermaßen eine Vielzahl von Prozeßschritten zur Strukturierung der Halbleiterchips. Dabei erfolgt jeweils nacheinander ein Schichtaufbau mit nachfolgender Strukturierung. Für den Schichtaufbau kommen beispielsweise CVD-Prozeßschritte und für die Strukturierung photolithographische Prozeßschritte in Verbindung mit Trockenätzverfahren in Betracht. Bei der Strukturierung wird ein Photoresist belichtet und dieser in einem nachfolgenden Ätzprozeß sowie mindestens die unter dem Photoresist befindliche Schicht strukturiert.at The production of semiconductor chips on wafers they are known to undergo a variety of process steps for structuring the semiconductor chips. One takes place one after the other Layer structure with subsequent structuring. For the layer structure For example, CVD process steps come and for structuring photolithographic process steps in conjunction with dry into consideration. During structuring, a photoresist is exposed and this in a subsequent etching process and at least under the photoresist layer is structured.
Eine Reihe dieser Prozeßschritte muß bei sehr hohen Prozeßtemperaturen ausgeführt werden, bei denen der Wafer einem erheblichen Wärmestreß insbesondere während der Aufheiz- und der Abkühlphasen ausgesetzt wird. Dabei entstehen mechanische Spannungen im Wafer, die Fehler in der Kristallgitterstruktur zur Folge haben können. An solchen Stellen entstehen Spannungskonzentrationsstellen, die Auslöser für die Bildung von Versetzungen sein können. Derartige Versetzungen können dann zu elektrischen Defekten, z. B. Leckströmen, führen. Diese Leckströme verursachen eine verminderte Ladungserhaltungszeit (Retention Time), so daß die aktiven Bauelemente (Transistor, Speicherzelle) in ihrer Funktion eingeschränkt sind.A Series of these process steps must be at very high process temperatures accomplished be in which the wafer a considerable heat stress, in particular during the Heating and cooling phases is suspended. This creates mechanical stresses in the wafer, which may cause errors in the crystal lattice structure. At Such places create stress concentration points, the trigger for the formation of displacements. Such dislocations can then to electrical defects, z. B. leakage currents lead. Cause these leakage currents a reduced charge retention time (retention time), so that the active Components (transistor, memory cell) are limited in their function.
In der modernen CMOS-Technologie erfolgt die Isolation der elektrisch aktiven Bauelemente mit Hilfe von flachen Isolationsgräben, also einer Shallow Trench Isolation (STI). Die Herstellung dieser STI erfolgt durch Trockenätzen und nachfolgende Auffüllung mit einem Oxid als Isolator. Anschließend wird der Wafer durch chemisch mechanisches Polieren (chemical mechanical polish – CMP) planarisiert, wonach dann der weitere Strukturaufbau erfolgen kann.In The modern CMOS technology is the isolation of the electrical active components with the help of shallow isolation trenches, ie a shallow trench isolation (STI). The production of this STI takes place by dry etching and subsequent replenishment with an oxide as insulator. Subsequently, the wafer by chemical planarized mechanical polishing (CMP), after which then the further structure structure can take place.
Shallow
Trench Isolationen sind beispielsweise aus
Die Trockenätzung über eine Maske bestimmt dabei die Form, sowie Breite und Tiefe des STI, wobei der Trench zumindest am Boden zwischen Boden und Wand einen Winkel von ca. 90° und damit scharfe Kanten aufweist. Diese Kanten können Ausgangspunkte für die beschriebenen Störungen in der Kristallgitterstruktur sein.The Dry etching over a Mask determines the shape, as well as width and depth of the STI, where the trench at least on the ground between floor and wall an angle of about 90 ° and so has sharp edges. These edges can be starting points for the described disorders be in the crystal lattice structure.
Der Erfindung liegt deshalb die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung einer flachen Grabenisolation für Speicherzellen zu schaffen, bei der das Entstehen von Störungen in der Kristallgitterstruktur zuverlässig verhindert wird.Of the The invention is therefore based on the object, an improved method to create a shallow trench isolation for memory cells, in the emergence of disorders is reliably prevented in the crystal lattice structure.
Die der Erfindung zugrundeliegende Aufgabenstellung wird durch ein Verfahren gemäß Anspruch 1 gelöst.The The problem underlying the invention is achieved by a method according to claim 1 solved.
Mit einer derart hergestellten flachen Grabenisolation kann das Entstehen von Störungen in der Kristallgitterstruktur zuverlässig verhindert werden. Die Realisierung eines kontinuierlichen Überganges kann mit einfachen Mitteln während des Trockenätzprozesses des STI erfolgen, wobei der Übergang zwischen dem Boden und den Seitenwänden abgerundet wird.With Such a flat trench insulation produced in this way can arise of disorders be reliably prevented in the crystal lattice structure. The Realizing a continuous transition can be easy Means during the dry etching process the STI, the transition between the floor and the side walls is rounded off.
Gemäß der Erfindung weist der Graben für die Shallow Trench Isolation getaperte, d. h. abgeschrägte Seitenwände auf, so daß der Winkel zwischen dem Boden und den Seitenwänden 75° < a < 90° beträgt.According to the invention points the ditch for the Shallow trench isolation taped, d. H. bevelled sidewalls on, so that the Angle between the floor and the side walls is 75 ° <a <90 °.
Bei einer solchen Grabenisolation wird das Entstehen von Störungen in der Kristallgitterstruktur zuverlässig verhindert. Weiterhin besitzen getaperte Seitenwände den besonderen Vorteil, daß das nach dem Trockenätzen notwendige Auffüllen des STI mit einem Oxid wesentlich verbessert wird.at such a trench isolation is the emergence of disturbances in the crystal lattice structure reliably prevented. Farther have taped sidewalls the particular advantage that the after dry etching necessary filling up of the STI is significantly improved with an oxide.
Gemäß der Erfindung ist eine Kombination der Kantenabrundung in Verbindung mit der Herstellung getaperter Seitenwände vorgesehen.According to the invention is a combination of edge rounding in connection with manufacturing tapered sidewalls intended.
Konkret wird die der Erfindung zugrundeliegende Aufgabenstellung gelöst durch ein Verfahren zur Herstellung einer flachen Grabenisolation für elektrisch aktive Bauelemente im kristallinen Silizium durch Trockenätzen, wobei die flache Grabenisolation abgeschrägte Seitenwände aufweist, die durch Trockenätzen mit einer Maske hergestellt werden, indem zur Passivierung der Seitenwände des Trenches Prozeßgase mit verstärkter Polymerbildung eingesetzt werden, umfassend die Schritte:
- – Herstellen des Trenches durch Trockenätzen mit einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden Anteil von CHF3 und wenig NF3; und nachfolgend
- – Verrunden der Ecken am Übergang vom Boden des Trenches zu den Seitenwänden durch Trockenätzen mit einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden Anteil von NF3.
- - Preparation of Trenches by dry etching with a gas mixture of NF3, CHF3, N2 with a predominant share of CHF3 and little NF3; and below
- - Rounding the corners at the transition from the bottom of the trench to the side walls by dry etching with a gas mixture of NF3, CHF3, N2 with a predominant proportion of NF3.
Dabei werden als Prozeßgase CHF3, NF3 und N2 eingesetzt, wobei zusätzlich ein Trockenätzen durch magnetfeldverstärktes reaktives Ionenätzen mit ICP (Inductive Coupled Plasma Source) bzw. mit ECR (Electrical Cyclotron Resonance) vorgesehen werden kann.there be as process gases CHF3, NF3 and N2 are used, with additionally a dry etching by magnetic reinforced reactive ion etching with ICP (Inductive Coupled Plasma Source) or with ECR (Electrical Cyclotron Resonance) can be provided.
In einer Variante des erfindungsgemäßen Verfahrens wird zum Trockenätzen eine getaperte Maske verwendet.In a variant of the method according to the invention is used for dry etching used a taped mask.
Gemäß dem erfindungsgemäßen Verfahren wird nach der Herstellung des getaperten Trenches durch Trockenätzen eine Verrundung der Ecken am Übergang vom Boden des Trenches zu den Seitenwänden vorgenommen.According to the inventive method is after the preparation of the taped trench by dry etching a Rounding of the corners at the transition made from the bottom of the trench to the side walls.
Das Trockenätzen zum Verrunden der Ecken wird dabei mit einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden Anteil von NF3 vorgenommen.The dry for rounding the corners is doing with a gas mixture of NF3, CHF3, N2 with a predominant Share of NF3 made.
Beim erfindungsgemäßen Verfahren erfolgt das Trockenätzen mit einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden Anteil von CHF3 und wenig NF3.At the inventive method the dry etching takes place with a gas mixture of NF3, CHF3, N2 with a predominant Share of CHF3 and little NF3.
Die Erfindung soll nachfolgend an einem Ausführungsbeispiel näher erläutert werden. In den zugehörigen Zeichnungen zeigen:The Invention will be explained in more detail below using an exemplary embodiment. In the associated Drawings show:
Wie
aus den zugehörigen
Zeichnungsfiguren ersichtlich ist, ist der Boden B des Grabens für die Shallow
Trench Isolation STI so gestaltet daß dieser kontinuierlich in
die Seitenwände
SW übergeht.
Vorzugsweise ist der Übergang
zwischen dem Boden und den Seitenwänden abgerundet (
Beide erfindungsgemäßen Maßnahmen können miteinander kombiniert angewendet werden.Both inventive measures can be used together.
Die erfindungsgemäße Herstellung einer Grabenisolation wird nachfolgend an einem Beispiel näher erläutert werden. In diesem Beispiel dient die Grabenisolation zur Isolierung zweier benachbarter Trench-Kondensatoren, die in das Si-Substrat geätzt wurden und nach Bilden eines Kondensatordielektrikums und eines Collars an der unteren bzw. oberen Trench-Wand mit Polysilizium aufgefüllt sind. Die Grabenisolation überlappt die Trench-Kondensatoren teilweise, wie in den Figuren ersichtlich.The inventive production Trench isolation will be explained in more detail by an example. In this example, the trench isolation serves to isolate two adjacent trench capacitors etched into the Si substrate and formed a capacitor dielectric and a collar at the bottom or upper trench wall are filled with polysilicon. The trench isolation overlaps the trench capacitors partially, as shown in the figures.
Dazu werden in diesem Fall zunächst das Pad Nitride PN (Si3N4), ggf. auch andere Reste einer Trench-Ätzmaske, und anschließend das polykristalline und kristalline Silizium mit hoher Selektivität zur Lackmaske geätzt. Mit der gleichen Ätzrate muß auch der Collar C geätzt werden. Die Herstellung des STI kann in einem mehrstufigen oder auch einem einstufigen Verfahren erfolgen. Dazu werden zur Trockenätzung der getaperten Seitenwände des STI als Prozeßgase CHF3, NF3 und N2 eingesetzt, wobei zusätzlich ein Trockenätzen durch magnetfeldverstärktes reaktives Ionenätzen vorgesehen werden kann. Zusätzlich kann zum Trockenätzen eine getaperte Maske verwendet werden.To will be in this case first the pad nitride PN (Si3N4), possibly also other residues of a trench etching mask, and subsequently the polycrystalline and crystalline silicon with high selectivity to the resist mask etched. With the same etching rate must also the Collar C etched become. The production of the STI can be in a multi-level or also a one-step process. These are used for dry etching of tapped sidewalls of the STI as process gases CHF3, NF3 and N2 are used, with additionally a dry etching by magnetic reinforced reactive ion etching can be provided. additionally can dry-dry a taped mask can be used.
Anschließend daran wird eine Verrundung der Ecken am Übergang vom Boden des Trenches zu den Seitenwänden vorgenommen. Das hierfür vorgesehene Trockenätzen wird dabei mit einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden Anteil von NF3 vorgenommen, so daß eine isotrope Prozeßführung erreicht wird.Afterwards will be a rounding of the corners at the transition from the bottom of the trench to the side walls performed. That for this intended dry etching is doing with a gas mixture of NF3, CHF3, N2 with a predominant Proportion of NF3 made so that an isotropic process control achieved becomes.
Das Trockenätzen mit einer Prozeßführung mit verstärkter Passivierung wird mit einer Gasmischung aus NF3, CHF3, N2 mit einem überwiegenden Anteil von CHF3 und wenig NF3 vorgenommen.The dry with a process control with reinforced Passivation is using a gas mixture of NF3, CHF3, N2 with a predominant Share of CHF3 and little NF3 made.
Nachfolgend wird der geätzte Graben mit Siliziumoxid, bspw. mit TEOS, aufgefüllt. In vielen Fällen wird vor dem weiteren Strukturaufbau eine Planarisierung mittels CMP durchgeführt, bei der die auf der Oberfläche des (mono-)kristallinen Si-Substrats noch befindlichen Schichten (hier das ganzflächig aufgebrachte TEOS und vorzugsweise auch die Pad-Nitridschicht) vorzugsweise vollständig entfernt werden.following is the etched Digging with silica, for example with TEOS, filled. In many cases will prior to further structure building a planarization using CMP carried out, at the on the surface of the (mono) crystalline Si substrate yet located layers (here the whole surface applied TEOS and preferably also the pad-nitride layer) preferably completely be removed.
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Families Citing this family (6)
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KR100595065B1 (en) * | 2001-06-22 | 2006-06-30 | 동경 엘렉트론 주식회사 | Dry-etching method |
US7045836B2 (en) * | 2003-07-31 | 2006-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having a strained region and a method of fabricating same |
US7495267B2 (en) * | 2003-09-08 | 2009-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having a strained region and a method of fabricating same |
US7339253B2 (en) * | 2004-08-16 | 2008-03-04 | Taiwan Semiconductor Manufacturing Company | Retrograde trench isolation structures |
US8120094B2 (en) * | 2007-08-14 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation with improved structure and method of forming |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61247032A (en) * | 1985-04-24 | 1986-11-04 | Toshiba Corp | Taper etching method |
EP0200951A2 (en) * | 1985-05-06 | 1986-11-12 | International Business Machines Corporation | Anisotropic silicon etching in fluorinated plasma |
US4729815A (en) * | 1986-07-21 | 1988-03-08 | Motorola, Inc. | Multiple step trench etching process |
US4855017A (en) * | 1985-05-03 | 1989-08-08 | Texas Instruments Incorporated | Trench etch process for a single-wafer RIE dry etch reactor |
JPH05259269A (en) * | 1992-03-11 | 1993-10-08 | Sharp Corp | Method for forming element separating region |
US5360758A (en) * | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
US5389559A (en) * | 1993-12-02 | 1995-02-14 | International Business Machines Corporation | Method of forming integrated interconnect for very high density DRAMs |
US5545583A (en) * | 1995-04-13 | 1996-08-13 | International Business Machines Corporation | Method of making semiconductor trench capacitor cell having a buried strap |
US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
DE19703611A1 (en) * | 1997-01-31 | 1998-08-06 | Siemens Ag | Application-specific integrated semiconductor product with dummy elements |
US5807789A (en) * | 1997-03-20 | 1998-09-15 | Taiwan Semiconductor Manufacturing, Co., Ltd. | Method for forming a shallow trench with tapered profile and round corners for the application of shallow trench isolation (STI) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5690525A (en) * | 1979-11-28 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
US4386887A (en) * | 1980-06-30 | 1983-06-07 | Southern California Edison Company | Continuous harmonic shrouding |
US5286344A (en) * | 1992-06-15 | 1994-02-15 | Micron Technology, Inc. | Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride |
US5814563A (en) * | 1996-04-29 | 1998-09-29 | Applied Materials, Inc. | Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas |
US5843226A (en) * | 1996-07-16 | 1998-12-01 | Applied Materials, Inc. | Etch process for single crystal silicon |
DE19631729A1 (en) | 1996-08-06 | 1998-02-12 | Bayer Ag | Electrochromic system |
JP3252780B2 (en) * | 1998-01-16 | 2002-02-04 | 日本電気株式会社 | Silicon layer etching method |
US6110792A (en) * | 1998-08-19 | 2000-08-29 | International Business Machines Corporation | Method for making DRAM capacitor strap |
TW392305B (en) * | 1998-12-28 | 2000-06-01 | United Microelectronics Corp | Method of making self-aligned contact for via hole |
-
1999
- 1999-03-11 DE DE19910886A patent/DE19910886B4/en not_active Expired - Fee Related
-
2000
- 2000-03-07 WO PCT/DE2000/000716 patent/WO2000054326A1/en active Application Filing
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-
2001
- 2001-09-11 US US09/953,614 patent/US6583020B2/en not_active Expired - Lifetime
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61247032A (en) * | 1985-04-24 | 1986-11-04 | Toshiba Corp | Taper etching method |
US4855017A (en) * | 1985-05-03 | 1989-08-08 | Texas Instruments Incorporated | Trench etch process for a single-wafer RIE dry etch reactor |
EP0200951A2 (en) * | 1985-05-06 | 1986-11-12 | International Business Machines Corporation | Anisotropic silicon etching in fluorinated plasma |
US4729815A (en) * | 1986-07-21 | 1988-03-08 | Motorola, Inc. | Multiple step trench etching process |
JPH05259269A (en) * | 1992-03-11 | 1993-10-08 | Sharp Corp | Method for forming element separating region |
US5389559A (en) * | 1993-12-02 | 1995-02-14 | International Business Machines Corporation | Method of forming integrated interconnect for very high density DRAMs |
US5360758A (en) * | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
US5545583A (en) * | 1995-04-13 | 1996-08-13 | International Business Machines Corporation | Method of making semiconductor trench capacitor cell having a buried strap |
US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
DE19703611A1 (en) * | 1997-01-31 | 1998-08-06 | Siemens Ag | Application-specific integrated semiconductor product with dummy elements |
US5807789A (en) * | 1997-03-20 | 1998-09-15 | Taiwan Semiconductor Manufacturing, Co., Ltd. | Method for forming a shallow trench with tapered profile and round corners for the application of shallow trench isolation (STI) |
Non-Patent Citations (1)
Title |
---|
TSUCHIAKI,M. (u.a.): Impact of Reactive Ion Etching Induced Carbon Contamination on Oxidation of Silicon. In: J. Electrochem. Soc., Vol. 143, No. 7, July 1996, S. 2378-2387 * |
Also Published As
Publication number | Publication date |
---|---|
WO2000054326A1 (en) | 2000-09-14 |
EP1166349B1 (en) | 2007-10-24 |
DE50014729D1 (en) | 2007-12-06 |
WO2000054327A1 (en) | 2000-09-14 |
US20020086478A1 (en) | 2002-07-04 |
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US6583020B2 (en) | 2003-06-24 |
DE19910886A1 (en) | 2000-09-28 |
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