DE19842677A1 - Speicherzugriff-Steuerschaltung - Google Patents

Description

Die Erfindung betrifft das Gebiet der Speicherzugriff- Steuerschaltungen und insbesondere eine Speicherzugriff- Steuerschaltung zum Steuern der Datenübertragung zwischen einem Speicher, der Daten synchron mit einem Takt sendet, dessen Frequenz höher als üblich ist, und einer Master- Vorrichtung, die an den Speicher eine Zugriffsanforderung ausgibt.

Als Hauptspeicher zur Speicherung von Befehlen und Daten wird ein dynamischer Schreib-Lese-Speicher (DRAM) mit großer Kapazität und niedrigem Preis verwendet. Dieser Speicher besitzt eine geringe Zugriffsgeschwindigkeit von einigen zehn Nanosekunden. Andererseits besitzt eine Master-Vorrichtung wie etwa ein Mikroprozessor auf seiten der Ausgabe der Speicherzugriffsanforderung eine Be­ triebsgeschwindigkeit von einigen 10 MHz - in der Nähe von 100 MHz - bis zu einigen 100 MHz. Daher verhindert die Differenz zwischen der Betriebsgeschwindigkeit und der DRAM-Zugriffsgeschwindigkeit eine Leistungssteige­ rung.

Um die Leistung dennoch zu steigern, sind Mikroprozesso­ ren mit einem primären Cache-Speicher versehen, der aus einem statischen Speicher auf dem Chip gebildet ist und durch den die Anzahl der Zugriffe auf den DRAM reduziert wird. Ferner werden in einem DRAM durch die Eingabe einer Zeilendresse durch einen Leseverstärker zunächst Daten einer Zeile ausgegeben, anschließend werden Zieldaten durch Eingabe einer Spaltenadresse ausgelesen. Wenn jedoch der Mikroprozessor mit dem primären Cache-Speicher versehen ist und der DRAM-Zugriff auf kontinuierliche Adressendaten innerhalb eines bestimmten Bereichs beschränkt ist, kann die Zugriffsgeschwindigkeit durch Eingabe der Zeilenadresse nur einmal erhöht werden, woraufhin die Spaltenadresse geändert wird.

Nach der Beschleunigung des Speicherzugriffs tritt das nächste Problem bezüglich der Datenübertragungsrate zwischen dem Prozessor und dem Speicher auf. Wenn bei Verwendung des primären Cache-Speichers eine Gesamtheit von Daten in den Speicher geschrieben oder aus dem Spei­ cher gelesen werden soll, ist die Datenübertragungsrich­ tung während der Ausführung des Zugriffs festgelegt. Die Datenübertragungsrate kann unter Ausnutzung dieser Tatsa­ che erhöht werden, indem die Datenübertragung mit dem Taktsignal synchronisiert wird. Ein synchroner DRAM bildet hierfür ein Beispiel.

Ferner gibt es einen DRAM, der eine höhere Taktfrequenz und eine höhere Übertragungsrate besitzt (im folgenden als "Hochgeschwindigkeits-DRAM" bezeichnet), in dem die hänge des externen Busses auf eine kurze Länge begrenzt wird und in dem das Taktsignal entsprechend der Übertra­ gungsrichtung der Daten, d. h. Lesen oder Schreiben, geeignet verwendet wird, um die Datenübertragung zu beschleunigen.

Aus der JP 6-266616-A (1994) ist eine Technik bekannt, gemäß der durch die Schaffung eines Mechanismus zum Erfassen der Tatsache, daß aus einem DRAM kontinuierlich ausgelesen wird, sowie durch einen Vorauslesemechanismus zum Auslesen von Daten, ohne auf eine Anforderung vom Mikroprozessor zu warten, wenn ein kontinuierliches Lesen erfaßt wird, die effektive Zugriffszeit reduziert werden kann.

Wenn in dem herkömmlichen Hochgeschwindigkeits-DRAM die Master-Vorrichtung eine Zugriffsanforderung an den Spei­ cher ausgibt, beurteilt die Speicherseite, ob auf den Speicher zugegriffen werden kann. Sie schickt ein Quit­ tierungssignal zurück, wenn auf den Speicher zugegriffen werden kann, während sie ein Nichtquittierungssignal zurückschickt, wenn auf den Speicher nicht zugegriffen werden kann. Nach dem Empfang des Quittierungssignals wird die Datenübertragung ausgeführt. Somit muß der zweistufige Austausch auf Daten zugreifen. Daher dauert es selbst bei hoher Datenübertragungsrate bis zu einem ersten Zugriff lang.

Zur Lösung dieses Problems ist ein konkurrenter Hochge­ schwindigkeits-DRAM entwickelt worden, in dem der Zustand des Speichers in der Master-Vorrichtung gespeichert wird und der Austausch des Quittierungssignals nicht ausge­ führt wird, wodurch die Zugriffszeit reduziert wird. Wenn auf den konkurrenten Hochgeschwindigkeits-DRAM zugegrif­ fen wird, gibt die Master-Vorrichtung an den Hochge­ schwindigkeits-DRAM einen aus der Zugriffsart und einer Adresse gebildeten Befehl aus, der die Zeit für den Zugriff auf den Hochgeschwindigkeits-DRAM für die Master- Vorrichtung angibt, woraufhin die Datenübertragung ausge­ führt wird. Zwischen dem Befehl und der Datenübertragung ist eine Zeitperiode bis zu dem Zeitpunkt vorhanden, zu dem auf den Hochgeschwindigkeits-DRAM zugegriffen werden kann. Während dieser Zeitperiode wird der Bus zwischen dem Speicher und der Master-Vorrichtung nicht genutzt.

Daher ist ein Verschachtelungsmodus vorgesehen, der verwendet wird, um den nächsten Zugriffsbefehl oder die vorhergehenden Zugriffsdaten unter Ausnutzung dieser Zeitperiode zu übertragen. Die verschachtelte Übertragung kann jedoch nicht verwendet werden, wenn nicht mehrere Zugriffe erforderlich sind, andererseits wird die Zu­ griffszeit länger, wenn der Verschachtelungsmodus verwen­ det wird, um nur einen einzigen Zugriff auszuführen. Der Grund hierfür besteht darin, daß die verschachtelte Übertragung stets eine Zeitperiode benötigt, die den Befehl und die Daten eines weiteren Zugriffs zwischen den Befehl und die Daten des einen Zugriffs einfügt.

Wenn andererseits die Datengröße, die mit einem Zugriff übertragbar ist, erhöht wird, kann die Anzahl der Befehle reduziert werden, wodurch die Leistung der Datenübertra­ gung erhöht wird. Wenn jedoch die verschachtelte Übertra­ gung verwendet wird, müssen in der Speichersteuerschal­ ung mehrere Zugriffe gespeichert werden. Falls daher ein Register vorgesehen werden muß, das Daten selbst bis zur maximalen Zugriffskapazität halten kann, muß der Umfang der Hardware erhöht werden.

Außerdem besteht das weitere Problem, daß die Taktfre­ quenz der Schnittstelle von der Taktfrequenz der Master- Vorrichtung verschieden ist. Der Grund hierfür besteht darin, daß einerseits die Schnittstelle des Hochgeschwin­ digkeits-DRAM auf eine feste Frequenz genormt ist, wäh­ rend die Master-Vorrichtung eine Frequenz besitzt, die durch die erforderliche Verarbeitungsleistung oder den internen Schaltungsaufbau oder durch eine weitere ge­ normte Schnittstellenschaltung definiert ist, so daß die Anpassung an die feste Frequenz einer bestimmten Schnitt­ stelle nicht möglich ist.

Ferner muß eine Unterbrechungszeit für den Speicher eine konstante Periode sein, während die Frequenz auf seiten der Master-Vorrichtung abhängig von der ausgeführten Verarbeitungsmenge veränderlich sein kann, da sich deren maximale Betriebsfrequenz aufgrund von Streuungen der Transistor-Leistung bei der Fertigung verändern kann. Der Grund hierfür besteht darin, daß der Speicher ein DRAM ist, der aufgefrischt werden muß, und daß eine Auffri­ schungsanforderung durch eine Unterbrechung erzeugt wird, so daß die Auffrischungsperiode durch den DRAM bestimmt wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Speicher­ zugriff-Steuerschaltung zu schaffen, bei der die Ver­ schachtelungssteuerung entsprechend der Anzahl der Zu­ griffsanforderungen effizient ausgeführt werden kann.

Eine weitere Aufgabe der Erfindung liegt darin, eine Speicherzugriff-Steuerschaltung zu schaffen, bei der eine Vergrößerung des Hardware-Umfangs selbst bei einer großen Übertragungsdatenmenge verhindert werden kann.

Eine weitere Aufgabe der Erfindung liegt darin, eine Speicherzugriff-Steuerschaltung zu schaffen, die auch bei einer Differenz zwischen der Übertragungstaktsignal­ frequenz des Speichers und der Betriebstaktfrequenz der Master-Vorrichtung verwendet werden kann.

Eine weitere Aufgabe der Erfindung liegt darin, eine Speicherzugriff-Steuerschaltung zu schaffen, mit der ein Unterbrechungssignal mit konstantem Intervall selbst bei sich ändernder Betriebstaktfrequenz der Master- Vorrichtung nach der Fertigung der Schaltung erzeugt werden kann.

Eine weitere Aufgabe der Erfindung liegt darin, eine Speicherzugriff-Steuerschaltung zu schaffen, mit der auf einen Speicher durch mehrere verschiedene Master- Vorrichtungen zugegriffen werden kann.

Eine Ausführungsform der Erfindung ist beschrieben in Anspruch 1. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Die Speicherzugriff-Steuerschaltung zum Ausführen der Verschachtelungssteuerung, bei der zwischen eine Zu­ griffsanforderung und eine Datenübertragung für diese Zugriffsanforderung eine weitere Zugriffsanforderung und eine weitere Datenübertragung eingefügt werden, ist zwischen einem Speicher und einer Master-Vorrichtung angeordnet, gibt eine Zugriffsanforderung an den Speicher aus und enthält:
eine Einrichtung zum Beurteilen, ob eine Zu­ griffsanforderung verschachtelt werden kann oder nicht, und
eine Einrichtung, die in Abhängigkeit vom Beur­ teilungsergebnis der Beurteilungseinrichtung bestimmt, ob die Verschachtelungssteuerung ausgeführt wird oder nicht.

Gemäß einem weiteren Aspekt der Erfindung enthält die Speicherzugriff-Steuerschaltung eine Einrichtung zum Unterteilen der Zugriffsanforderung in mehrere Zugriffsan­ forderungen, wobei Daten der ursprünglichen Zugriffsan­ forderung den mehreren Zugriffsanforderungen entsprechen.

Gemäß einem nochmals weiteren Aspekt der Erfindung ent­ hält die Speicherzugriff-Steuerschaltung eine Frequenz­ differenz-Puffereinrichtung, die das Schreiben in den Speicher synchron mit einer ersten Taktfrequenz, mit der die Master-Vorrichtung arbeitet, ermöglicht und das Lesen aus dem Speicher synchron mit einer zweiten Taktfrequenz, mit der die Datenübertragung des Speichers erfolgt, ermöglicht, wobei die erste und die zweite Frequenz voneinander verschieden sind.

Gemäß einem nochmals weiteren Aspekt der Erfindung ent­ hält die Speicherzugriff-Steuerschaltung eine Einrichtung zum Erzeugen einer Unterbrechung für die Auffrischung des Speichers und eine Zeitgebereinrichtung, die eine Unter­ brechungszeit mit konstanter Zeitperiode für die Unter­ brechungserzeugungseinrichtung erzeugt, wobei die Zeitge­ bereinrichtung durch einen Takt, mit dem die Datenüber­ tragung des Speichers synchronisiert ist, oder durch einen Takt, der durch Frequenzteilung dieses Takts erhal­ ten wird, angesteuert wird.

Gemäß einem nochmals weiteren Aspekt der Erfindung ent­ hält die Speicherzugriff-Steuerschaltung ferner mehrere Master-Vorrichtungen, die zusammen mit der Speicherzu­ griff-Steuerschaltung über Bussteuereinrichtungen an ei­ nen gemeinsamen Bus angeschlossen sind.

Weitere Merkmale und Vorteile der Erfindung werden deut­ lich beim Lesen der folgenden Beschreibung zweckmäßiger Ausführungen, die auf die beigefügte Zeichnung Bezug nimmt; es zeigen:

Fig. 1 einen Blockschaltplan einer Speicherzugriff- Steuerschaltung gemäß einer ersten Ausführung der Erfindung;

Fig. 2 einen Blockschaltplan von Befehlsregisterein­ trägen in Fig. 1;

Fig. 3 Zeitablaufpläne zur Erläuterung der Ausgabe­ zeit eines Befehls und von Daten;

Fig. 4-6 Blockschaltpläne von Speicherzugriff-Steuer­ schaltungen gemäß zweiter bis vierter Ausfüh­ rungen der Erfindung;

Fig. 7 einen Zeitablaufplan zur Erläuterung der Funktionsweise einer Unterbrechungserzeu­ gungsschaltung 40' in Fig. 6; und

Fig. 8 einen Blockschaltplan einer Speicherzugriff- Steuerschaltung gemäß einer fünften zweckmä­ ßigen Ausführung der Erfindung.

Nun wird mit Bezug auf Fig. 1 eine erste Ausführung einer Speicherzugriff-Steuerschaltung gemäß der Erfindung beschrieben.

Ein Mikroprozessor-Kern 1 wird als Master-Vorrichtung angesehen. Diese Vorrichtung kann eine von einem Mikro­ prozessor-Kern 1 verschiedene Vorrichtung sein, die eine Speicherzugriffsanforderung ausgeben kann. Zwischen der Master-Vorrichtung 1 und einer Hochgeschwindigkeits-DRAM-Vor­ richtung 8 ist eine Speicherzugriff-Steuerschaltung 2 angeordnet, die ein Steuerprotokoll für die Hochgeschwin­ digkeits-DRAM-Vorrichtung 8 erzeugt.

Die Speicherzugriff-Steuerschaltung 2 enthält ein Be­ fehlsregister 3, das eine Zugriffsanforderung von der Master-Vorrichtung 1 hält, eine Protokollerzeugungsschal­ ung 6, die den Zeitverlauf für die Übertragung eines Befehls und von Daten zur Hochgeschwindigkeits-DRAM-Vor­ richtung 8 erzeugt und den Austausch des Übertragungs­ befehls für einen Befehl und Daten in einem Zugriff im Verschachtelungsmodus ausführt, sowie eine Schnittstelle 7, die ein Signal sendet oder empfängt, das mit der Hochgeschwindigkeitsfrequenz synchronisiert ist, die für den Zugriff auf die Hochgeschwindigkeits-DRAM-Vorrichtung 8 verwendet wird, und dieses Signal in ein Signal um­ setzt, das eine Frequenz besitzt, die in einer LSI-Schal­ tung einfach handzuhaben ist.

Weiterhin enthält das Befehlsregister 3 Befehlsregi­ stereinträge 10a, 10b, 10c und 10d, die eine Zugriffsan­ forderung von der Master-Vorrichtung halten. In Fig. 1 sind vier Einträge gezeigt. Es sind wenigstens zwei Befehlsregistereinträge erforderlich, da der Wirkungsgrad reduziert ist, wenn nicht wenigstens zwei Zugriffsanfor­ derungen im Verschachtelungsmodus übertragen werden.

Jeder der Befehlsregistereinträge 10a bis 10d ist aufge­ baut aus einem Befehlsspeicherregister 11, das die Art einer Zugriffsanforderung auf die Hochgeschwindigkeits- DRAM-Vorrichtung 8 hält, einem Datenspeicherregister 12, das die Daten der Zugriffsanforderung hält, und einem Adressenspeicherregister 13, das eine Speicheradresse, auf die zugegriffen werden soll, hält.

Eine Registersteuerschaltung 5 trägt eine von der Master- Vorrichtung 1 gesendete Zugriffsanforderung in die Be­ fehlsregistereinträge 10a bis 10d ein und steuert die Übertragung der eingetragenen Zugriffsanforderung an die Protokollerzeugungsschaltung 6.

Eine Adressenvergleichsschaltung 4 vergleicht eine Adresse des Speichers 8, die in jedem der Befehlsregi­ stereinträge 10a bis 10d gehalten werden soll, mit einer Adresse des Speichers 8 von der Master-Vorrichtung 1, wenn Daten, die aus der Hochgeschwindigkeits-DRAM-Vor­ richtung 8 ausgelesen und in den Befehlsregistereinträgen 10a bis 10d gehalten werden sollen, an die Master-Vor­ richtung 1 gesendet werden. Wenn die Adressen überein­ stimmen, werden die Daten des Eintrags durch eine Wähl­ einrichtung 9 gewählt und an den Mikroprozessor-Kern 1 zurückgeleitet.

Fig. 2 zeigt den Aufbau der Befehlsregistereinträge. Ähnliche Elemente wie in Fig. 1 sind mit den gleichen Bezugszeichen bezeichnet und werden nicht nochmals erläu­ tert.

In Fig. 2 sind der Befehlsregistereintrag 10a, der einen als nächstes auszugebenden Zugriff hält, und der Befehls­ registereintrag 10b, der einen danach auszugebenden Zugriff hält, gezeigt. Obwohl die Steuerregistereinträge 10c und 10d ebenfalls in der Speicherzugriff-Steuerschal­ tung 2 vorhanden sind, sind sie nicht gezeigt, da sie mit der Erfassung der Verschachtelungsausgabe nicht in Bezie­ hung stehen.

In jedem der Befehlsregistereinträge 10a bis 10d sind im Befehlsspeicherregister 11 ein Effektivmerker 20, der angibt, ob in dem Eintrag eine Zugriffsanforderung gehal­ ten wird, und ein Speicherzugriffsmerker 21, der angibt, daß die Zugriffsart ein Speicherzugriff ist, gespeichert.

Ein Register 22, das andere Informationen speichert, ist ein Element, das mit der Verschachtelung nicht in Bezie­ hung steht. Der Rest des Befehlsspeicherregisters, das Adressenspeicherregister 13 und das Datenspeicherregister 12 sind ebenfalls enthalten. Die Bedingungen, die die Übertragung mittels Verschachtelung freigeben, sind, daß im folgenden zwei oder mehr Zugriffsanforderungen ausge­ geben werden können und daß die beiden Zugriffe Speicher­ zugriffe sind.

Somit können diese Bedingungen erfaßt werden, indem die UND-Verknüpfung der jeweiligen Effektivmerker bzw. der Speicherzugriffsmerker der beiden Befehlsregistereinträge mittels einer UND-Schaltung 23 mit vier Eingängen der Registersteuerschaltung 5 ausgeführt wird. Dieses Signal kann als Verschachtelungsanforderungssignal in die Proto­ kollerzeugungsschaltung 6 eingegeben werden. Als ein vom Speicherzugriff verschiedener Zugriff kann ein Zugriff auf ein Register in der Hochgeschwindigkeits-DRAM-Vor­ richtung 8 erwähnt werden. Dieser Zugriff bildet keinen Gegenstand einer Verschachtelung.

Nun wird mit Bezug auf die Fig. 3A bis 3C die Verschach­ telungsoperation erläutert. Die Fig. 3A bis 3C sind Zeitablaufpläne, die die Zeitverläufe zeigen, wenn Be­ fehle und Daten ausgegeben werden.

Die Fig. 3A bis 3C zeigen die zeitseriellen Zustände von Befehlen und Daten, die auf dem Bus übertragen werden. Fig. 3A zeigt die Übertragungszustände in einer nicht verschachtelten Operation. Zunächst wird ein Befehl A übertragen. In diesem Befehl sind die Zugriffsart und eine Adresse, auf die zugegriffen werden soll, enthalten. Unter der Annahme, daß aus dem Speicher gelesen werden soll, wird, wenn die Hochgeschwindigkeits-DRAM-Vorrich­ tung 8 den Befehl A empfängt, beurteilt, ob die Zieldaten in den internen Leseverstärker ausgelesen werden. Wenn sie nicht ausgelesen werden, werden die momentanen Daten im Leseverstärker in die ursprüngliche Speicherspalte zurückgeschrieben, anschließend wird eine Speicherspalte, in der die Zieldaten vorhanden sind, ausgelesen. Wenn die Zieldaten im Leseverstärker vorhanden sind, werden die Daten ausgesendet. Die Zeit bis zum Aussenden ist die in Fig. 3A mit "Datenauslesezeit T1" bezeichnete Zeit.

Im nicht verschachtelten Betrieb wird nach der Beendigung der Übertragung der dem Befehl A entsprechenden Daten ein Befehl B für den nächsten Zugriff ausgegeben. Die Über­ tragung der Daten B wird in ähnlicher weise ausgeführt, nachdem gewartet worden ist, bis die Zieldaten im Lese­ verstärker der Hochgeschwindigkeits-DRAM-Vorrichtung 8 vorhanden sind. Daher kann Zeit vorhanden sein, denn keine Daten mit sehr hoher Rate übertragen werden.

Fig. 3B zeigt Übertragungszustände im Verschachtelungsbe­ trieb. Nach der Ausgabe des Befehls A und vor der Ausfüh­ rung der Übertragung der Daten A wird der Befehl B für den nächsten Zugriff ausgegeben. Direkt nach der Ausgabe des Befehls B wird die Übertragung der Daten A ausge­ führt. Nach Beendigung der Übertragung der Daten A wird ein Befehl C für den dem Befehl B folgenden Zugriff übertragen, gefolgt von der Übertragung der Daten B.

Das heißt, daß zwischen der Übertragung des Befehls B und der Übertragung der Daten B die Übertragung der vorherge­ henden Daten A und die Übertragung des Befehls C für den darauffolgenden Zugriff ausgeführt werden. In dieser Periode sind Daten für den Befehl B im Leseverstärker der Hochgeschwindigkeits-DRAM-Vorrichtung vorhanden. Daher kann die Zeit, in der keine Daten übertragen werden, stark reduziert werden, so daß der Bus, der die Hochge­ schwindigkeits-DRAM-Vorrichtung 8 und die Speicherzu­ griff-Steuerschaltung 2 miteinander verbindet, effizient genutzt werden kann.

Obwohl in der Periode zwischen den Befehl A und dem Befehl B Daten für einen anderen Zugriff übertragen werden können, werden in dieser Periode keine Daten übertragen, wenn der Befehl A der erste Zugriff ist. Eine solche Zeitdauer, in der Daten übertragen werden können, muß jedoch reserviert werden. Aufgrund dieser Tatsache wird die Datenauslesezeit T2 zwischen dem Befehl A und den Daten A länger als die Zeit T1 bei der nicht ver­ schachtelten Übertragung. Wenn daher der Verschachte­ lungsmodus für lediglich eine einzige Zugriffsanforderung verwendet wird, wird die Zugriffszeit länger. Anderer­ seits kann bei zwei Zugriffsanforderungen die Zugriffs­ zeit verkürzt werden, wie aus dem Vergleich der Übertra­ gungsbeendigungszeiten für die Daten B hervorgeht. Wenn der Verschachtelungszugriff nach zwei Zugriffen endet, wird anstelle des Befehls C in Fig. 3B nichts übertragen. Wenn drei oder mehr Zugriffsanforderungen erfolgen, wird die Zugriffszeit weiter verkürzt.

Nun wird mit Bezug auf Fig. 4 eine Speicherzugriff-Steu­ erschaltung gemäß einer zweiten zweckmäßigen Ausführung der Erfindung erläutert. Gleiche oder ähnliche Elemente besitzen die gleichen Bezugszeichen wie in Fig. 1 und werden nicht nochmals erläutert.

Fig. 4 zeigt ein Beispiel, in dem der Nutzungswirkungs­ grad des Busses durch Erhöhung der Anzahl der Zugriffsan­ forderungen, aufgrund derer die Wahrscheinlichkeit einer Datenübertragung mittels Verschachtelung steigt, verbes­ sert ist. Die Master-Vorrichtung ist ein Mikroprozessor- Kern 1. Der Aufbau, in dem sich die Speicherzugriff- Steuerschaltung 2 zwischen der Master-Vorrichtung 1 und der Hochgeschwindigkeits-DRAM-Vorrichtung 8 befindet, stimmt mit demjenigen nach Fig. 1 überein. In dieser Ausführung ist die Speicherzugriff-Steuerschaltung mit dem Bezugszeichen 2' bezeichnet. Der Aufbau und die Funktionsweise des Befehlsregisters 3, der Protokoller­ zeugungsschaltung 6 und der Schnittstelle 7 in der Spei­ herzugriff-Steuerschaltung 2' stimmen mit denjenigen nach Fig. 1 überein. Zwischen dem Mikroprozessor-Kern 1 und dem Befehlsregister 3 ist eine Befehlsunterteilungs­ schaltung 30 neu hinzugefügt.

Von der Master-Vorrichtung wie etwa dem Mikroprozessor- Kern 1 wird eine Zugriffsanforderung ausgegeben, die verschiedene Datengrößen von einem Byte bis zu hunderten von Bytes haben kann. Wenn die Länge des Eintrags somit veränderlich ist, muß im Befehlsregistereintrag 10 ein Datenspeicherbereich mit einer Kapazität, die einem Zugriff mit maximaler Datenlänge entspricht, vorgesehen sein.

Wenn jedoch die verschachtelte Übertragung ausgeführt wird, müssen wenigstens zwei Befehlsregistereinträge vorgesehen sein. Daher wird die Anzahl der Datenspeicher­ register erhöht, so daß der Hardware-Umfang noch weiter zunimmt. Wenn vom Mikroprozessor-Kern 1 an die Speicher­ zugriff-Steuerschaltung 2' eine derart große Datenmenge übertragen wird, kann der nächste Zugriff nicht eingetra­ gen werden. Daher wird die Wahrscheinlichkeit, daß die Anzahl der im Befehlsregistereintrag 10 eingetragenen Einträge zwei oder höher ist, reduziert. Daher wird der Übertragungswirkungsgrad des Busses, der die Hochge­ schwindigkeits-DRAM-Vorrichtung 8 mit der Speicherzu­ griff-Steuerschaltung 2' verbindet, reduziert.

Aus diesem Grund unterteilt die Befehlsunterteilungs­ schaltung 30 eine vom Mikroprozessor-Kern 1 gesendete Eintragungsanforderung in mehrere Zugriffsanforderungen, wovon jede eine Größe besitzt, die für einen Datenspei­ cherbereich eines Befehlsregistereintrags 10 annehmbar ist, woraufhin sie diese Zugriffsanforderungen ausgibt. Wenn daher eine Anforderung für eine Übertragung einer großen Datenmenge gesendet wird, werden in das Befehlsre­ gister 11 mehrere Einträge eingetragen, ferner wird die Verschachtelungsübertragung ausgeführt.

Wenn die Größe des Datenspeicherregisters 12 zu klein ist, wird die Übertragungszeit eines Befehls und von Daten, die zwischen der Befehlsübertragung und der Daten­ übertragung für einen Eintrag im Verschachtelungsmodus übertragen werden, kürzer als die Datenauslesezeit in dem in Fig. 3A gezeigten nicht verschachtelten Modus. Daher tritt eine nicht belegte Zeit, in der nichts übertragen wird auf, wodurch der Übertragungswirkungsgrad reduziert wird. Diese nicht belegte Zeit T3 ist in Fig. 3C gezeigt. Wenn die Größe des Datenspeicherregisters 12 zu groß ist, muß notwendig der Hardware-Umfang vergrößert werden. Die meisten Zugriffsanforderungen ersetzen eine Zeile im primären Cache-Speicher oder füllen diese neu auf, wes­ halb es nicht notwendig ist, ein Datenspeicherregister mit einer Größe vorzusehen, die größer als eine Zeile im primären Cache-Speicher ist. Daher beträgt die geeignete Größe ungefähr 32 Bytes oder 64 Bytes pro Eintrag.

Die Befehlsunterteilungsschaltung 30 kann mit einem Zähler versehen sein, der eine Adresse im Datenspeicher­ register 12 eines Befehlsregistereintrags 10 unter Ver­ wendung einer Adresse in der Zugriffsanforderung als Anfangswert erhöht und als Mechanismus für die Erzeugung einer Kopfadresse für die Eingabe des nächsten Eintrags dient.

Die Art des Befehls muß nicht intern verarbeitet werden, da sie die gleiche wie jene der ursprünglichen Eintrags­ anforderung ist. Wie bei den Daten ist ein Mechanismus vorgesehen, mit dem Daten sequentiell in mehreren Einträ­ gen gespeichert werden können.

Wenn während des Betriebs eines Mikroprozessors Daten in einen Speicher geschrieben werden, kann er zur nächsten Verarbeitung selbst in dem Zustand fortschreiten, in dem bin Registerwert auf der Hälfte des Weges, auf dem in den Speicher geschrieben wird, gehalten wird. Wenn anderer­ seits Daten aus dem Speicher ausgelesen werden, kann die nächste Verarbeitung nicht beginnen, bis die für die Verarbeitung erforderlichen Daten aus dem Speicher ent­ nommen worden sind. Daher kann der Wirkungsgrad der Speicherzugriffsverarbeitung durch bevorzugtes Ausführen des Lesens statt des Schreibens verbessert werden.

In den Speicherzugriff-Steuerschaltungen 2, 2' der Erfin­ dung werden intern mehrere Zugriffsanforderungen gehal­ ten. Von den mehreren gehaltenen Zugriffsanforderungen kann diejenige, die das Lesen aus dem Speicher betrifft, vor derjenigen, die das schreiben in den Speicher be­ trifft, ausgegeben werden, wodurch die Verarbeitungslei­ stung des Gesamtsystems verbessert wird.

Wenn eine Ausleseanforderung bei der gleichen Adresse wie jener einer vorhergehenden Schreibzugriffsanforderung ausgesendet wird, können die Daten im Befehlsregisterein­ trag 10 ausgelesen und an die Master-Vorrichtung 1 zu­ rückgeleitet werden, ohne daß auf einen Zugriff auf die Hochgeschwindigkeits-DRAM-Vorrichtung 8 gewartet werden muß. Dies ist jedoch auf den Fall eines Speicherzugriffs beschränkt. Im Fall eines Zugriffs auf ein Register in der Hochgeschwindigkeits-DRAM-Vorrichtung 8 muß der Zugriff auf die Hochgeschwindigkeits-DRAM-Vorrichtung 8 stets ausgeführt werden, selbst bei der gleichen Adresse, da sich der interne Zustand verändert haben könnte.

Die Befehlsunterteilungsschaltung 30 dient dazu, eine Zugriffsanforderung in mehrere Zugriffsanforderungen mit einer für einen Befehlsregistereintrag annehmbaren Größe zu unterteilen, wenn auf eine große Datenmenge durch eine einzige Zugriffsanforderung zugegriffen werden soll. Wenn jedoch eine Zugriffsanforderung vom Mikroprozessor-Kern 1 auf das Lesen eines Programms bezogen ist, kann ein darauf folgendes Programm ausgegeben werden, bevor eine Zugriffsanforderung vom Mikroprozessor-Kern 1 ausgegeben wird, wobei die Daten in der Speicherzugriff-Steuerschal­ tung 2' gehalten werden können.

In den meisten Fällen ist ein Programm an fortlaufenden Adressen gespeichert und wird sequentiell ausgeführt. Ferner muß seine Verarbeitung vollständig anhalten, wenn im Mikroprozessor-Kern 1 kein auszuführender Befehl vorhanden ist. Daher kann das vorhergehende Lesen einer nächsten Adresse, durch das die Belastung in dem Fall, in dem der Cache-Befehl fehlgeht, reduziert wird, der Stei­ gerung der Systemleistung dienen. Diese Funktion kann durch Setzen der Kapazität des Datenspeicherregisters 12 im Befehlsregistereintrag 10 auf eine Zeile des Cache- Speichers, durch Erzeugen einer Datenadresse, die im nächsten Befehlsregistereintrag 10 unter Verwendung des für die Befehlsunterteilung verwendeten Zählers gespei­ chert wird, und durch Speichern der Zugriffsanforderung im nächsten Befehlsregistereintrag 10 ausgeführt werden. Die Zuweisung der Daten an mehrere Einträge ist nicht notwendig, da es sich um ein Lesen aus dem Speicher handelt.

Nun wird mit Bezug auf Fig. 5 eine Speicherzugriff-Steu­ erschaltung 2'' gemäß einer dritten Ausführung der Erfin­ dung beschrieben. Gleiche oder ähnliche Teile tragen die gleichen Bezugszeichen wie in Fig. 4 und werden nicht nochmals erläutert.

In Fig. 5 ist das Datenspeicherregister 12 vom Befehlsre­ gistereintrag getrennt. Der Weg von der Protokollerzeu­ gungsschaltung 6 zur Hochgeschwindigkeits-DRAM-Vorrich­ tung 8 ist der gleiche wie in Fig. 1. Daher sind die Schnittstelle 7 und die Hochgeschwindigkeits-DRAM-Vor­ richtung 8 in Fig. 5 weggelassen.

Bei einer Zugriffsanforderung wird im voraus ein Befehl ausgegeben, der anschließend nutzlos wird, die Daten müssen jedoch solange gehalten werden, bis sie zur Ma­ ster-Vorrichtung 1 zurückgeleitet werden. Wenn der Befehl und die Daten getrennt gehandhabt werden, kann die Schal­ tung einfacher aufgebaut sein, da die Haltezeiten zwi­ schen dem Befehl und den Daten unterschiedlich sind.

Eine Befehlsunterteilungsschaltung 30' besitzt einen Aufbau, der demjenigen von Fig. 4 ähnlich ist, die Daten vom Mikroprozessor-Kern 1 werden jedoch direkt in einem Datenregister 12' gespeichert. Von einer Registersteuer­ schaltung 5' wird bestimmt, ob in einem Datenregisterein­ trag eine Speicherung vorgenommen werden soll. Als Ein­ trag 12', in dem eine Speicherung vorgenommen werden soll, wird ein leerer Eintrag 12' gewählt.

Für Befehlsregistereinträge 10a', 10b', 10c' und 10d' in einem Befehlsregister 3' ist zusätzlich zu dem Adressen­ speicherregister 13 und dem Befehlsspeicherregister 11 ein Etikettenkennzeichen 43 vorgesehen, das angibt, welcher Datenregistereintrag beim Schreiben in den Spei­ cher Daten speichert oder beim Lesen aus dem Speicher Daten speichern soll. Das Datenspeicherregister 12' ist aus den Befehlsregistereinträgen 10a' bis 10d' entfernt. Der Mechanismus zur Erfassung der verschachtelten Über­ tragung ist der gleiche wie jener nach Fig. 2 und in die Registersteuerschaltung 5' eingebaut.

Die Datenregistereinträge 42a, 42b, 42c und 42d sind aus Datenspeicherregistern 12' und Adressenspeicherregistern 13' aufgebaut. Wenn der Inhalt des Adressenspeicherregi­ sters 13' mit der Adresse einer Lesezugriffsanforderung von der Master-Vorrichtung 1 übereinstimmt, wird der Inhalt des Datenregisters 12' in die Master-Vorrichtung 1 zurückgeleitet. Der Vergleich der Adressen wird durch eine Adressenvergleichsschaltung 4' ausgeführt, während die Wähleinrichtung 9 die Adresse auswählt und zurücklei­ tet.

Die Anzahl der Datenregistereinträge 42a bis 42d muß wenigstens gleich der Anzahl der Befehlsregistereinträge 10a' bis 10d' sein. Die Anzahl der Dateneinträge kann größer als diejenige der Befehlseinträge sein, da die Zeit, in der sie in den Datenregistereinträgen 42a bis 42d eingetragen sind, länger als die Zeit ist, n der sie in den Befehlsregistereinträgen 10a' bis 10d' eingetragen sind. In Fig. 5 ist in der Speicherzugriff-Steuerschal­ tung 2'' zusätzlich eine Unterbrechungserzeugungsschaltung 40 vorgesehen. Dies steht mit der Trennung des Befehlsre­ gisters vom Datenregister nicht in Beziehung.

Die Unterbrechungserzeugungsschaltung 40 erzeugt eine periodische Unterbrechung, um den DRAM aufzufrischen, und erzeugt ferner eine Zugriffsanforderung zur Auffrischung. Im Falle der Hochgeschwindigkeits-DRAM-Vorrichtung 8 wird die Signalspannung des Busses zwischen dem Speicher und der Schnittstelle eingestellt. Eine ähnliche Unterbre­ chungsschaltung muß hinzugefügt werden, da auch eine Stromsteueranforderung periodisch ausgeführt werden muß. Diese Unterbrechungsanforderungssignale werden in die Befehlsunterteilungsschaltungen 30, 30' eingegeben, wodurch jedesmal, wenn die Unterbrechung erzeugt wird, ein neuer Zugriff erzeugt wird, der in den Befehlsregi­ stereintrag 10 eingetragen wird. Wenn mehrere Anforderun­ gen gleichzeitig auftreten, wird irgendeiner von ihnen bevorzugt ausgegeben. Die Bevorzugungsreihenfolge kann durch ein für das System geeignetes Verfahren bestimmt werden.

Selbst wenn das Datenregister 12 getrennt vom Befehlsre­ gister 11 vorgesehen ist, kann ein Befehl unterteilt werden, wenn die Datenmenge, auf die durch eine einzige Zugriffsanforderung zugegriffen werden soll, groß ist. Selbstverständlich kann ohne Unterteilung des Zugriffs jeder Eintrag eine ausreichend große Kapazität besitzen, so daß selbst eine Zugriffsanforderung mit maximaler Datenmenge in einem einzigen Eintrag gespeichert werden kann.

Da eine Zugriffsanforderung mit maximaler Datenmenge nicht häufig vorkommt, kann in Betracht gezogen werden, daß nicht sämtliche Datenregistereinträge 10 die gleiche Kapazität besitzen, sondern nur ein Eintrag eine Kapazi­ tät besitzt, der die Speicherung von Daten einer Zu­ griffsanforderung mit maximaler Datenmenge ermöglicht.

Selbst wenn das Datenregister 12 vom Befehlsregister 11 getrennt ist, kann ein Speicherlesezugriff bevorzugt vor einem Speicherschreibzugriff ausgegeben werden. In diesem Fall muß nur die Reihenfolge der Befehlsausgabe in dem Befehlsregistereintrag 10 geändert werden und muß der Datenregistereintrag 42 nur unverändert Daten halten, da das Etikettenkennzeichen, das den Datenregistereintrag 42 angibt, im Befehlsregister 11 gehalten wird.

Die Kapazität des Datenspeicherregisters 12 ist groß, während die Kapazität des Adressenspeicherregisters 13, des Befehlsspeicherregisters 11 und des Etikettenkennzei­ chens 43 im Vergleich zu derjenigen des Datenspeicherre­ gisters 12 klein ist. Daher kann der Austausch eines Befehls einfacher als in dem Aufbau nach Fig. 1 oder Fig. 4 erfolgen, außerdem wird der Hardware-Umfang nicht so stark erhöht.

Selbst wenn das Datenregister 12 vom Befehlsregister 11 getrennt ist, kann beim Lesen eines Programms aus der Hochgeschwindigkeits-DRAM-Vorrichtung 8 eine Zugriffsan­ forderung für ein folgendes Programm ausgegeben werden, ohne daß auf eine Zugriffsanforderung von der Master- Vorrichtung 1 gewartet werden muß. Selbst wenn die Zu­ griffsanforderung für das folgende Programm nicht sofort ankommt, kann die Zugriffsanforderung unter Verwendung eines weiteren Datenregistereintrags 42 eingetragen werden, wenn das Datenregister 12 getrennt ist. Wenn ein vorhergehendes Lesen fehlgeht und das Lesen eines Pro­ gramms für eine weitere Adresse erfolgt, kann der Daten­ registereintrag 42, der für das vorausgehende Lesen verwendet wird, freigegeben werden.

Nun wird mit Bezug auf Fig. 6 eine Speicherzugriff-Steu­ erschaltung 2''' gemäß einer vierten Ausführung der Erfin­ dung erläutert. Gleiche oder ähnliche Teile tragen die gleichen Bezugszeichen wie in Fig. 5 und werden nicht nochmals erläutert.

Während die Taktfrequenz zum Betreiben der Hochgeschwin­ digkeits-DRAM-Vorrichtung 8 und der Schnittstelle 7 durch eine Norm festgelegt ist, ist die Betriebstaktfrequenz der Master-Vorrichtung durch die angestrebte zu verarbei­ tende Datenmenge, den Aufbau der Hardware, die Betriebs­ geschwindigkeit einer weiteren Schnittstellenschaltung und dergleichen bestimmt. Daher sind die beiden Taktfre­ quenzen meist unterschiedlich.

Ferner kann die Betriebsfrequenz erst nach der Herstel­ lung festgestellt werden, da die Transistoreigenschaften bei der Herstellung unterschiedlich sind.

Daher ist zwischen einer Befehlsunterteilungsschaltung 30' und einem Befehlsregister 3' ein Frequenzumsetzungs­ puffer 50 vorgesehen, der die Operation mit unterschied­ lichen Frequenzen ermöglicht. Der Frequenzumsetzungspuf­ fer 50 ist eine Schaltung, die den Schreibvorgang syn­ chron mit der Taktfrequenz der Master-Vorrichtung 1 ausführt und das Lesen synchron mit der Betriebsfrequenz der Protokollerzeugungsschaltung 6 ausführt.

Ein Merker, der den Schreibvorgang angibt, ist intern vorgesehen, wobei dieser Merker gesetzt wird, wenn Daten beschrieben werden. Die Leseseite überwacht diesen Merker und beginnt mit dem Lesen, wenn das Schreiben von Daten erfaßt wird, wobei der Merker nach dem Lesen zurückge­ setzt wird. Die Schreibseite führt den nächsten Schreibvorgang aus, nachdem sie festgestellt hat, daß der Merker zurückgesetzt worden ist. In das Datenregister werden der erste und der zweite Takt eingegeben, wodurch es das Schreiben oder das Lesen mit irgendeiner der Taktfrequenzen ausführen kann. Die Beendigung des Schrei­ bens und des Lesens erfolgt durch den Merker des Frequenzumsetzungspuffers 50. Für jeden Datenregisterein­ trag 42 muß nur ein Merker vorgesehen sein.

Andererseits ist ein Zeitgeber in der Unterbrechungser­ zeugungsschaltung, der eine Auffrischungsanforderung aus­ gibt, aus einem Zähler und dergleichen aufgebaut und muß eine Unterbrechung in einer bestimmten Periode unabhängig von der Taktfrequenz der Master-Vorrichtung 1 erzeugen. Die erzeugte Unterbrechung wird in die Befehlsuntertei­ lungsschaltung 30' eingegeben, weshalb die Unterbre­ chungserzeugungsschaltung 40' mit einem Takt auf seiten der Master-Vorrichtung betrieben wird.

Auf seiten der Schnittstelle 7 ist jedoch ein Zeitgeber 51 angeordnet, der ein bestimmtes Intervall erzeugt, ferner gibt ein Frequenzumsetzungspuffer 50' ein Trigger­ signal in die Unterbrechungserzeugungsschaltung 40' ein. Die Taktfrequenz auf seiten der Schnittstelle 7 besitzt einen Wert, der durch die Norm bestimmt ist, weshalb ein bestimmtes Intervall selbst bei Verwendung desselben Zählers gemessen werden kann.

Für die Taktfrequenz, mit der die Zählerschaltung ange­ steuert wird, kann eine aus der Taktfrequenz auf seiten der Schnittstelle abgeleitete Frequenz verwendet werden.

Nun wird mit Bezug auf die Fig. 6 und 7 die Funktions­ weise der Unterbrechungserzeugungsschaltung 40' im ein­ zelnen erläutert. Fig. 7 ist ein Zeitablaufplan, der Einzelheiten des Betriebs der Unterbrechungserzeugungs­ schaltung zeigt.

Die Seite der Hochgeschwindigkeits-DRAM-Vorrichtung 8 arbeitet synchron mit dem zweiten Takt. Die Seite des Mikroprozessor-Kerns 1 arbeitet synchron mit dem ersten Takt. Die Frequenz des zweiten Takts ist in Fig. 7 höher als die Frequenz des ersten Takts. Selbst wenn jedoch die Frequenz des ersten Takts höher wäre, wären die Funkti­ onsweisen der Frequenzumsetzungspuffer 50, 50' lediglich umgekehrt.

Der Zeitgeber 51 arbeitet mit der zweiten Taktfrequenz und gibt in einer bestimmten Periode ein Impulssignal S1 mit einer Einzeltaktbreite aus. Dieser Impuls S1 wird von dem Frequenzumsetzungspuffer 50' empfangen. Ein Belegtsi­ gnal S2 im Frequenzumsetzungspuffer 50' nimmt hohen Pegel an. Wenn der erste Takt auf hohen Pegel ansteigt, wenn der Eingangsimpuls S1 den Wert "1" oder wenn das Belegt­ signal S2 den Wert "1" besitzt, gibt der Frequenzumset­ zungspuffer 50' einen Impuls (Unterbrechungsanforderung) S3 mit der Einzeltaktbreite des ersten Takts aus.

Wenn dann der Ausgangsimpuls 53 des Frequenzumsetzungs­ puffers 50' in die Unterbrechungserzeugungsschaltung 40' eingegeben wird, gibt die Unterbrechungserzeugungsschal­ tung 40' einen Unterbrechungsbefehl S4 sowie ein Befehls­ anforderungssignal S5 beim nächsten Anstieg des ersten Takts aus.

Wenn der Frequenzumsetzungspuffer 50 dieses Befehlsanfor­ derungssignal S5 empfängt, steigt ein Befehlsregister­ schreibsignal S6 mit der Anstiegsflanke des zweiten Takts, die der Anstiegsflanke des Befehlsanforderungs­ signals S5 folgt, auf hohen Pegel an. Dieses Signal S6 besitzt eine Impulsbreite, die leicht der Einzeltakt­ breite des zweiten Takts ist.

Wenn dann das Befehlsregisterschreibsignal S6 bis zur nächsten Anstiegsflanke des ersten Takts nicht auf nied­ rigen Pegel abfällt, wird ein Belegtsignal S7 gesetzt.

Falls das Befehlsregisterschreibsignal S6 abfällt, wird das Belegtsignal S7 nicht gesetzt.

Dann wird der Unterbrechungsbefehl S4 in das Befehlsregi­ ster 3' zusammen mit dem Befehlsregisterschreibsignal S6 geschrieben. Der Unterbrechungsbefehl S4 tritt vor dem Befehlsregisterschreibsignal S6 auf, weil er zusammen mit dem Befehlsanforderungssignal S5 ausgegeben wird. Daher kann eine ausreichende Vorbereitungszeit erhalten werden, so daß es nicht notwendig ist, eine Frequenzumsetzung auszuführen.

Somit wird das Taktsignal auf seiten der Master-Vorrich­ tung 1 in die Befehlsunterteilungsschaltung 30', den Frequenzumsetzungspuffer 50', das Datenregister 41' und die Unterbrechungserzeugungsschaltung 40' eingegeben, während das Taktsignal auf seiten der Schnittstelle 7 in die Frequenzumsetzungspuffer 50, 50', das Befehlsregister 3' das Datenregister 41', den Zeitgeber 51, die Proto­ kollerzeugungsschaltung 6 und die Schnittstelle 7 (in Fig. 6 nicht gezeigt) eingegeben wird.

Der Grund, weshalb die Befehlsunterteilungsschaltung 30' auf seiten der Master-Vorrichtung 1 angeordnet ist, besteht darin, daß wegen der hohen Taktfrequenz auf seiten der Master-Vorrichtung 1 in kurzer Zeit eine Arbitrierung ausgeführt werden muß, falls mehrere Zu­ griffsanforderungen gleichzeitig von der Master-Vorrich­ tung 1 und von der Unterbrechungserzeugungsschaltung 40' auftreten. Falls die Betriebsfrequenz auf seiten der Master-Vorrichtung 1 niedrig ist, kann der Frequenzumset­ zungspuffer 50 vor der Befehlsunterteilungsschaltung 30' angeordnet sein, wobei die Arbitrierung auf seiten der Schnittstelle 7 ausgeführt werden kann. In diesem Fall kann die Unterbrechungserzeugungsschaltung 40' ebenfalls mit dem Taktsignal auf seiten der Schnittstelle 7 betrie­ ben werden, so daß der Frequenzumsetzungspuffer 50' unnö­ tig wird.

Wenn das Befehlsregister und das Datenregister nicht voneinander getrennt sind, ist der Frequenzumsetzungspuf­ fer 50 zwischen der Befehlsunterteilungsschaltung 30 und dem Befehlsregister 3 in Fig. 4 angeordnet. Was Befehle und Adressen betrifft, so muß lediglich ein Signal in Richtung von der Master-Vorrichtung 1 zum Befehlsregister 3 geschickt werden. Was die Daten betrifft, so sind zwei Paare erforderlich, da sie in zwei Richtungen übertragen werden müssen.

Nun wird mit Bezug auf Fig. 8 eine Speicherzugriff-Steu­ erschaltung gemäß einer fünften Ausführung der Erfindung beschrieben. Gleiche oder ähnliche Teile sind mit den gleichen Bezugszeichen wie in Fig. 6 versehen und werden nicht nochmals erläutert.

In den obenbeschriebenen Anordnungen ist als Master- Vorrichtung ein Mikroprozessor-Kern 1 vorgesehen. Die Anzahl der Master-Vorrichtungen ist jedoch nicht auf eins beschränkt. Beispielsweise kann es vorkommen, daß mehrere Mikroprozessoren auf einem einzigen LSI-Chip angebracht sind, daß eine DMA-Schaltung (= Direct Memory Access- Schaltung oder Direktspeicherzugriffsschaltung) vorgese­ hen ist und ein Speicherzugriff direkt von einem weiteren externen Bus ausgeführt wird.

Insbesondere im Ball einer Hochgeschwindigkeits-DRAM-Vor­ richtung ist eine Vorrichtung, die mit dem Bus und nicht mit der Hochgeschwindigkeits-DRAM-Vorrichtung verbunden ist, auf eine einzige Schnittstelle beschränkt.

Daher wird in einem System, das aus mehreren LSI-Schal­ tungen aufgebaut ist, der Zugriff auf die Hochgeschwin­ digkeits-DRAM-Vorrichtung von den LSI-Schaltungen ohne Schnittstelle in manchen Fällen durch direkten Zugriff auf die Hochgeschwindigkeits-DRAM-Vorrichtung über den externen Bus ausgeführt.

Daher sind mehrere Master-Vorrichtungen mit einem Bus 60 verbunden. In Fig. 8 entsprechen ein Mikroprozessor-Kern und eine Peripheriegerät-Steuerschaltung 62 Master­ vorrichtungen. Jede der Master-Vorrichtungen ist über eine Bussteuerschaltung 61 mit dem Bus 60 verbunden. In ähnlicher Weise ist auch eine Speicherzugriff-Steuer­ schaltung 2'' über eine Bus-Steuerschaltung 61 mit dem Bus verbunden. Eine Zugriffsanforderung auf die Hochgeschwin­ digkeits-DRAM-Vorrichtung wird von den mehreren Master- Vorrichtungen über den Bus geschickt. Der Aufbau der Speicherzugriff-Steuerschaltung selbst ist der gleiche wie im Fall einer einzigen Master-Vorrichtung.

Nun werden die Wirkungen in dem Fall beschrieben, in dem die Schaltung der Erfindung verschachtelt betrieben wird, wobei angenommen wird, daß an die Hochgeschwindigkeits- DRAM-Vorrichtung eine Ausleseanforderung mit 256 Bytes ausgegeben wird, die in der Speicherzugriff-Steuerschal­ tung in vier Ausleseanforderungen mit jeweils 64 Bytes unterteilt wird.

Beginnend bei dem Zustand, in dem die Befehlsregisterein­ träge leer sind, wird eine erste Zugriffsanforderung eingetragen und dann sofort ausgegeben. Zu diesem Zeit­ punkt ist nur ein Eintrag gefüllt, weshalb die Verschach­ telung nicht erfolgen kann. In den anderen drei Einträgen werden jedoch die Befehlsregistereinträge eingetragen, während der erste Befehl ausgegeben wird. Dadurch kann der Verschachtelungsbetrieb ausgeführt werden.

Wenn in einem nicht verschachtelten Betrieb 64 Bytes ausgelesen werden, wird die Ausgabe des nächsten Befehls im 15. Takt ab der Befehlsausgabe ausgeführt, während das Lesen der letzten Daten im 18. Takt der Befehlsausgabe ausgeführt wird.

Daher dauert es im nicht verschachtelten Betrieb 63 Takte, um sämtliche Zugriffe zu beenden. Im verschachtel­ ten Betrieb kann der nächste Befehl im 9. Takt ausgegeben werden, während die Daten im 21. Takt zurückgeleitet werden. Das heißt, daß das Lesen nach 54 Takten abge­ schlossen ist. Daher kann eine Reduzierung um 9 Takte erzielt werden.

Da die Datenmenge pro Zugriffsanforderung begrenzt ist, kann die Kapazität jedes Datenregistereintrags reduziert werden, wodurch der Hardware-Umfang reduziert werden kann.

Selbst wenn die Schnittstelle und die Master-Vorrichtung mit unterschiedlichen Frequenzen arbeiten, kann die Speicherzugriff-Steuerschaltung mit mehreren Takten arbeiten. Selbst wenn die Taktfrequenz der Master-Vor­ richtung unterschiedlich ist, kann das Unterbrechungsin­ tervall etwa für die Auffrischung im gleichen Schaltungs­ aufbau konstant gemacht werden.

Obwohl die Erfindung für eine vollständige und klare Offenbarung anhand besonderer Ausführungen beschrieben worden ist, ist die Erfindung nicht darauf beschränkt, vielmehr können vom Fachmann viele verschiedene Abwand­ lungen und alternative Konstruktionen vorgenommen werden, die sämtlich von der grundlegenden Lehre der Erfindung abgedeckt sind und in den Umfang der beigefügten Ansprü­ che fallen.

Claims (36)

1. Speicherzugriff-Steuerschaltung (2) zum Ausführen einer Verschachtelungssteuerung, derart, daß zwischen einer Zugriffsanforderung und einer Datenübertragung für diese Zugriffsanforderung eine weitere Zugriffsanforde­ rung und eine weitere Datenübertragung eingefügt werden, wobei die Speicherzugriff-Steuerschaltung (2) zwischen einem Speicher (8) und einer Master-Vorrichtung (1) angeordnet ist und an den Speicher (8) eine Zugriffsan­ forderung ausgibt, mit
einer Einrichtung (5, 20, 21) zum Beurteilen, ob eine Zugriffsanforderung verschachtelt werden kann, und
eine Einrichtung (5, 23), die in Übereinstimmung mit dem Beurteilungsergebnis der Beurteilungseinrichtung (5, 20, 21) bestimmt, ob die Verschachtelungssteuerung ausgeführt wird.

2. Speicherzugriff-Steuerschaltung (2) nach Anspruch 1, dadurch gekennzeichnet, daß die Beurteilungseinrichtung (5, 20, 21) beur­ teilt, daß die Verschachtelungssteuerung ausgeführt wird, wenn wenigstens zwei Zugriffsanforderungen vorhanden sind und Schreib- oder Leseanforderungen für den Speicher (8) sind.

3. Speicherzugriff-Steuerschaltung (2) nach Anspruch 1, gekennzeichnet durch eine Einrichtung (30) zum Unterteilen der Zu­ griffsanforderung in mehrere Zugriffsanforderungen, wobei die Daten der ursprünglichen Zugriffsanforderung den mehreren Zugriffsanforderungen entsprechen.

4. Speicherzugriff-Steuerschaltung (2) nach Anspruch 2, gekennzeichnet durch eine Einrichtung (30) zum Unterteilen der Zu­ griffsanforderung in mehrere Zugriffsanforderungen, wobei die Daten der ursprünglichen Zugriffsanforderung den mehreren Zugriffsanforderungen entsprechen.

5. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 1, gekennzeichnet durch eine Anforderungsbevorzugungseinrichtung zum Ausgeben einer Leseanforderung an den Speicher (8) vor einer Schreibanforderung an den Speicher (8).

6. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 2, gekennzeichnet durch eine Anforderungsbevorzugungseinrichtung zum Ausgeben einer Leseanforderung an den Speicher (8) vor einer Schreibanforderung an den Speicher (8).

7. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 3, gekennzeichnet durch eine Anforderungsbevorzugungseinrichtung zum Ausgeben einer Leseanforderung an den Speicher (8) vor einer Schreibanforderung an den Speicher (8).

8. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 1, gekennzeichnet durch eine Vorausleseeinrichtung (5) zum Ausgeben einer Zugriffsanforderung zum Lesen eines folgenden Programms vor der Zugriffsanforderung von der Master-Vorrichtung (1), wenn diese Zugriffsanforderung das Lesen eines im Speicher (8) gespeicherten Programms anfordert.

9. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 2, gekennzeichnet durch eine Vorausleseeinrichtung (5) zum Ausgeben einer Zugriffsanforderung zum Lesen eines folgenden Programms vor der Zugriffsanforderung von der Master-Vorrichtung (1), wenn diese Zugriffsanforderung das Lesen eines im Speicher (8) gespeicherten Programms anfordert.

10. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 3, gekennzeichnet durch eine Vorausleseeinrichtung (5) zum Ausgeben einer Zugriffsanforderung zum Lesen eines folgenden Programms vor der Zugriffsanforderung von der Master-Vorrichtung (1), wenn diese Zugriffsanforderung das Lesen eines im Speicher (8) gespeicherten Programms anfordert.

11. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 5, gekennzeichnet durch eine Vorausleseeinrichtung (5) zum Ausgeben einer Zugriffsanforderung zum Lesen eines folgenden Programms vor der Zugriffsanforderung von der Master-Vorrichtung (1), wenn diese Zugriffsanforderung das Lesen eines im Speicher (8) gespeicherten Programms anfordert.

12. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 3, gekennzeichnet durch eine Frequenzdifferenz-Puffereinrichtung (50), die ermöglicht, daß der Schreibvorgang in den Speicher (8) mit einer ersten Taktfrequenz synchronisiert ist, mit der die Master-Vorrichtung (1) betrieben wird, und die ermöglicht, daß der Lesevorgang vom Speicher (8) mit einer zweiten Taktfrequenz synchronisiert ist, mit der die Datenübertragung des Speichers (8) synchronisiert ist, wobei die erste Taktfrequenz von der zweiten Takt­ frequenz verschieden ist.

13. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 5, gekennzeichnet durch eine Frequenzdifferenz-Puffereinrichtung (50), die ermöglicht, daß der Schreibvorgang in den Speicher (8) mit einer ersten Taktfrequenz synchronisiert ist, mit der die Master-Vorrichtung (1) betrieben wird, und die ermöglicht, daß der Lesevorgang vom Speicher (8) mit einer zweiten Taktfrequenz synchronisiert ist, mit der die Datenübertragung des Speichers (8) synchronisiert ist, wobei die erste Taktfrequenz von der zweiten Takt­ frequenz verschieden ist.

14. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 8, gekennzeichnet durch eine Frequenzdifferenz-Puffereinrichtung (50), die ermöglicht, daß der Schreibvorgang in den Speicher (8) mit einer ersten Taktfrequenz synchronisiert ist, mit der die Master-Vorrichtung (1) betrieben wird, und die ermöglicht, daß der Lesevorgang vom Speicher (8) mit einer zweiten Taktfrequenz synchronisiert ist, mit der die Datenübertragung des Speichers (8) synchronisiert ist, wobei die erste Taktfrequenz von der zweiten Takt­ frequenz verschieden ist.

15. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 1, gekennzeichnet durch
eine Einrichtung (30) zum Unterteilen der Zu­ griffsanforderung in mehrere Zugriffsanforderungen und
eine Einrichtung (12') zum Extrahieren von den mehreren Zugriffsanforderungen entsprechenden Daten direkt von der Master-Vorrichtung (1) oder vom Speicher (8) und zum Übertragen dieser Daten zur jeweils anderen Seite.

16. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 2, gekennzeichnet durch
eine Einrichtung (30) zum Unterteilen der Zu­ griffsanforderung in mehrere Zugriffsanforderungen und
eine Einrichtung (12') zum Extrahieren von den mehreren Zugriffsanforderungen entsprechenden Daten direkt von der Master-Vorrichtung (1) oder vom Speicher (8) und zum Übertragen dieser Daten zur jeweils anderen Seite.

17. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 15, gekennzeichnet durch eine Anforderungsbevorzugungseinrichtung zum Ausgeben einer Leseanforderung an den Speicher (8) vor einer Schreibanforderung an den Speicher (8).

18. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 16, gekennzeichnet durch eine Anforderungsbevorzugungseinrichtung zum Ausgeben einer Leseanforderung an den Speicher (8) vor einer Schreibanforderung an den Speicher (8).

19. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 15, gekennzeichnet durch eine Vorausleseeinrichtung (5) zum Ausgeben einer Zugriffsanforderung zum Lesen eines folgenden Programms vor der Zugriffsanforderung von der Master-Vorrichtung (1), wenn diese Zugriffsanforderung das Lesen eines im Speicher (8) gespeicherten Programms anfordert.

20. Speicherzugriff-Steuerschaltung (2') nach An­ spruch 17, gekennzeichnet durch eine Vorausleseeinrichtung (5) zum Ausgeben einer Zugriffsanforderung zum Lesen eines folgenden Programms vor der Zugriffsanforderung von der Master-Vorrichtung (1), wenn diese Zugriffsanforderung das Lesen eines im Speicher (8) gespeicherten Programms anfordert.

21. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 15, gekennzeichnet durch eine Frequenzdifferenz-Puffereinrichtung (50), die ermöglicht, daß der Schreibvorgang in den Speicher (8) mit einer ersten Taktfrequenz synchronisiert ist, mit der die Master-Vorrichtung (1) betrieben wird, und die ermöglicht, daß der Lesevorgang vom Speicher (8) mit einer zweiten Taktfrequenz synchronisiert ist, mit der die Datenübertragung des Speichers (8) synchronisiert ist, wobei die erste Taktfrequenz von der zweiten Takt­ frequenz verschieden ist.

22. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 17, gekennzeichnet durch eine Frequenzdifferenz-Puffereinrichtung (50), die ermöglicht, daß der Schreibvorgang in den Speicher (8) mit einer ersten Taktfrequenz synchronisiert ist, mit der die Master-Vorrichtung (1) betrieben wird, und die ermöglicht, daß der Lesevorgang vom Speicher (8) mit einer zweiten Taktfrequenz synchronisiert ist, mit der die Datenübertragung des Speichers (8) synchronisiert ist, wobei die erste Taktfrequenz von der zweiten Takt­ frequenz verschieden ist.

23. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 19, gekennzeichnet durch eine Frequenzdifferenz-Puffereinrichtung (50), die ermöglicht, daß der Schreibvorgang in den Speicher (8) mit einer ersten Taktfrequenz synchronisiert ist, mit der die Master-Vorrichtung (1) betrieben wird, und die ermöglicht, daß der Lesevorgang vom Speicher (8) mit einer zweiten Taktfrequenz synchronisiert ist, mit der die Datenübertragung des Speichers (8) synchronisiert ist, wobei die erste Taktfrequenz von der zweiten Takt­ frequenz verschieden ist.

24. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 12, gekennzeichnet durch
eine Einrichtung (40') zum Erzeugen einer Unter­ brechung für die Auffrischung des Speichers (8) und
eine Zeitgebereinrichtung (51) für die Erzeugung eines Unterbrechungszeitverlaufs mit konstanter Zeitperi­ ode für die Unterbrechungserzeugungseinrichtung (40'),
wobei die Zeitgebereinrichtung (51) von einem Takt zum Synchronisieren der Datenübertragung des Spei­ chers (8) oder von einem Takt, dessen Frequenz sich durch Frequenzteilung jenes Takts ergibt, angesteuert wird.

25. Speicherzugriff-Steuerschaltung (2''') nach An­ spruch 21, gekennzeichnet durch
eine Einrichtung (40') zum Erzeugen einer Unter­ brechung für die Auffrischung des Speichers (8) und
eine Zeitgebereinrichtung (51) für die Erzeugung eines Unterbrechungszeitverlaufs mit konstanter Zeitperi­ ode für die Unterbrechungserzeugungseinrichtung (40'),
wobei die Zeitgebereinrichtung (51) von einem Takt zum Synchronisieren der Datenübertragung des Spei­ chers (8) oder von einem Takt, dessen Frequenz sich durch Frequenzteilung jenes Takts ergibt, angesteuert wird.

26. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 1, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

27. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 2, dadurch gekennzeichnet,
daß die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

28. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 3, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

29. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 5, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 2) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

30. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 8, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

31. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 12, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

32. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 15, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

33. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 17, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

34. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 19, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

35. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 21, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.

36. Speicherzugriff-Steuerschaltung (2'') nach An­ spruch 24, dadurch gekennzeichnet,
die Master-Vorrichtung mehrere Master-Vorrichtun­ gen (1, 62) umfaßt und
die mehreren Master-Vorrichtungen (1, 62) und die Speicherzugriff-Steuerschaltung (2'') über Bussteuerein­ richtungen (61) an einen gemeinsamen Bus (60) angeschlos­ sen sind.