DE19735982A1 - Leitungsempfängerschaltkreis mit Leitungsabschlußimpedanz - Google Patents

Description

Die vorliegende Erfindung betrifft einen Leitungsempfängerschaltkreis mit einem Pufferabschnitt mit einem Eingang zur Verbindung mit einer Übertragungsleitung, und einem Ausgang zum Bereitstellen von Datensignalen gemäß über die Übertragungsleitung empfangenen Signalen, und außerdem mit Abschlußimpedanzeinrichtungen, die mit dem Eingang des Pufferabschnittes verbunden sind, um den Wellenwiderstand der Übertragungsleitung abzuschließen.

Die Übertragung von Informationssignalen über Übertragungsleitungen mit hoher Geschwindigkeit erfordert, daß an der Empfangsseite der Übertragungsleitung eine Abschlußimpedanz vorgesehen ist, die an den Wellenwiderstand der Übertragungsleitung angepaßt ist. Der angepaßte Abschluß der Leitung ist je wichtiger, desto größer die Bandbreite der übertragenen Signale ist. Um die Konstruktion eines Leitungsempfängerschaltkreises so kompakt wie möglich zu halten, kann die Abschlußimpedanz integraler Bestandteil dieses Schaltkreises sein, und kann z. B. mit den übrigen Abschnitten des Schaltkreises auf demselben Halbleiterchip integriert sein.

Aus WO95/24089 ist ein Leitungsempfängerschaltkreis dieses Art bekannt, der für eine elektrische Impedanzanpassung an der Empfangsseite einer Übertragungsleitung sorgt. Damit dieser Schaltkreis in der Lage ist, mit verschiedenen Arten von Übertragungsleitungen mit verschiedenen Wellenwiderständen zusammenzuarbeiten, umfaßt die aus diesem Dokument bekannte Abschlußimpedanzeinrichtung ein steuerbares Impedanzelement mit einem Impedanzsteuereingang zum Empfangen eines Impedanzsteuersignals. Außerdem ist eine Impedanzsteuersignal-Erzeugungseinrichtung vorgesehen, die ein Zwillingsimpedanzelement mit einem Zwillingsimpedanzsteuereingang und mit elektrischen Eigenschaften in vorbestimmter Beziehung zu entsprechenden elektrischen Eigenschaften des Abschlußimpedanzelementes enthält. Es sind Einrichtungen vorgesehen für die Erzeugung eines Steuersignals für das Zwillingsimpedanzelement derart, daß die Zwillingsimpedanz sich einem Sollwert annähert. Der Sollwert kann durch Anschließen eines externen Referenzwiderstandes voreingestellt werden. Das Steuersignal zum Steuern der Impedanz des Zwillingsimpedanzelementes wird ferner dem Abschlußimpedanzelement bereitgestellt, so daß aufgrund der entsprechenden elektrischen Charakteristika des Abschlußimpedanzelementes und des Zwillingsimpedanzelementes die Abschlußimpedanz der Zwillingsimpedanz entspricht.

In diesem Dokument sind die steuerbaren Impedanzelemente MOS Feldeffekttransistoren, wobei das Gate als der Impedanzsteuereingang wirkt. Bei solchen Halbleiterimpedanzelementen ergibt sich der folgende Nachteil, wenn die Schaltung mit einem größeren Bereich von verschiedenen Betriebsspannungen arbeiten soll.

Damit der Schaltkreis ordnungsgemäß am unteren Ende des Versorgungsspannungsbereiches arbeiten kann, müssen die Impedanzelemente eine gewisse minimale Kanalbreite aufweisen, die durch die geforderte niedrigste abgleichbare Impedanz bestimmt wird. Wenn die Versorgungsspannung dieses Schaltkreises ansteigt, erzeugt die Steuerschaltung das Impedanzsteuersignal so, daß das Impedanzelement im wesentlichen seine Impedanz beibehält. Die große Breite des Impedanzelementes wiederum resultiert darin, daß die Impedanzsteuerspannung nicht in demselben Ausmaß ansteigt wie die Versorgungsspannung, sondern niedrig bleibt. Dieses wiederum führt dazu, daß sich das Zwillingsimpedanzelement, und demgemäß auch das Abschlußimpedanzelement, nicht länger wie eine Impedanz verhält, sondern eher wie eine Stromquelle, die die Übertragungsleitung nicht optimal abschließt. Außerdem sind in diesem Stromquellenmodus das Zwillingsimpedanzelement und das Abschlußimpedanzelement empfindlicher gegenüber Änderungen oder Rauschen auf dem Steuersignal, was insbesondere für vergleichsweise umfangreiche Schaltkreise in einer digitalen Signalumgebung ein ernsthaftes Problem darstellt.

Demgemäß ist es die Aufgabe der vorliegenden Erfindung, einen verbesserten Leitungsempfängerschaltkreis bereitzustellen, der über einen großen Betriebsspannungsbereich arbeiten kann, wobei sich die Abschlußimpedanzeinrichtung und die Zwillingsimpedanzeinrichtung über den gesamten Betriebsspannungsbereich im wesentlichen wie Impedanzen verhalten.

Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst, wie in Anspruch 1 angegeben.

Ein Leitungsempfängerschaltkreis gemäß der vorliegenden Erfindung umfaßt eine Vielzahl von Zwillingsimpedanzelementen, die zusammengeschaltet sind, um die Zwillingsimpedanz bereitzustellen. Jedes der Zwillingsimpedanzelemente empfängt von der Impedanzsteuersignal-Erzeugungseinrichtung ein individuelles Impedanzsteuersignal. Auch die Abschlußimpedanzeinrichtung umfaßt eine Vielzahl von Abschlußimpedanzelementen, wobei jedes Element einen individuellen Impedanzsteuereingang hat. Die Impedanzsteuersignal-Erzeugungseinrichtung schließt Einrichtungen zum Bereitstellen eines jeweiligen Steuersignals für jedes der Abschlußimpedanzelemente in einer vorbestimmten Beziehung zu dem Steuersignal für das jeweilig entsprechende Zwillingsimpedanzelement ein.

Dadurch, daß jedem der Impedanzelemente in der Zwillingsimpedanzeinrichtung ein individuelles Steuersignal bereitgestellt wird, und Steuersignale für die Abschlußimpedanzelemente von diesen Zwillingsimpedanz-Steuer­ signalen abgeleitet werden, kann der Leitungsempfängerschaltkreis gemäß der vorliegenden Erfindung eine Abschlußimpedanz über einen großen Bereich von Versorgungsspannungen bereitstellen.

Der Begriff "Zwillingsimpedanzelement" bedeutet, daß elektrische Eigenschaften dieses Elementes in einer vorbestimmten Proportion zu entsprechenden elektrischen Eigenschaften des da zugehörigen Abschlußimpedanzelementes sind. Als Beispiel erlaubt die integrierte Halbleitertechnik, daß innerhalb desselben Herstellungsprozesses verschiedene Komponenten, z. B. zwei Transistoren, erzeugt werden, die im wesentlichen identische elektrische Eigenschaften haben, was als solches im Stand der Technik bekannt ist.

Vorteilhafte Ausführungsbeispiele der vorliegenden Erfindung sind in den abhängigen Ansprüchen angegeben.

Bevorzugt ist für hohe Versorgungsspannungen wenigstens eines der Impedanzsteuersignale so, daß das zugehörige steuerbare Impedanzelement in einem Zustand hoher Impedanz ist, beispielsweise abgeschaltet, während andere Impedanzelemente aktiv sind, abhängig von dem eingestellten Soll-Impedanzwert. Wenn die Versorgungsspannung abnimmt, werden die Impedanzsteuersignale so erzeugt, daß je niedriger die Betriebsspannung, desto größer die Anzahl von Impedanzelementen ist, die den Zustand hoher Impedanz verlassen und aktiv werden.

Bevorzugt sind die Impedanzelemente Haltleiterkomponenten, und bevorzugt MOSFETs oder Bipolartransistoren. Die Einrichtung zum Erzeugen jeweiliger Steuersignale für jedes der Zwillingsimpedanzelemente derart, daß die Impedanz der Zwillingsimpedanzeinrichtung einen Sollwert annimmt, arbeitet bevorzugt so, daß soviele Impedanzelemente wie möglich für die Erfüllung des Soll-Impedanzwertes, inaktiviert werden. Die Steuerung eines jeden der Impedanzelemente kann durch Vorsehen von individuellen Regelschleifen für jedes Zwillingsimpedanzelement ausgeführt sein, wobei die Regelschleifen voneinander abhängig sind. Bevorzugt inaktiviert eine weitere der Regelschleifen abrupt oder graduell ihr dazugehöriges Impedanzelement, sobald die Regelschleife oder Regelschleifen, die zuvor aktiv waren, einen Zustand erreicht haben, wo eine Abweichung der Gesamtzwillingsimpedanz von dem Sollimpedanzwert zu groß wird, etwa größer als eine eingestellte Schwelle. Die verbleibenden aktiven Impedanzelemente werden jeweils angesteuert, in einem aktiven Zustand niedriger Impedanz oder Sättigung zu verbleiben, wo die differenzielle Impedanz sich der absoluten Impedanz ziemlich gut nähert. Auf diese Weise wird eine zufriedenstellende lineare Verhaltensweise der Impedanzeinrichtung erzielt.

Bevorzugt sind die Zwillingsimpedanzelemente parallel geschaltet, um die Zwillingsimpedanzeinrichtung zu bilden.

Die Einrichtung zum Erzeugen jeweiliger Steuersignale für jedes der Zwillingsimpedanzelemente kann eine Vielzahl von Operationsverstärkern umfassen, die jeweils geschaltet sind, eine Abweichung der Gesamtzwillingsimpedanz der Zwillingsimpedanzeinrichtung von dem Sollwert zu erfassen, und ein dazugehöriges Zwillingsimpedanzelement zu steuern. Die Operationsverstärker haben verschiedene Offsetspannungen, so daß bei steigender Versorgungsspannung eine sequenzielle Inaktivierung der einzelnen Impedanzelemente erreicht werden kann.

Gemäß einem weiteren Ausführungsbeispiel umfaßt die Einrichtung zum Erzeugen jeweiliger Steuersignale für jedes der Zwillingsimpedanzelemente einen Operationsverstärker mit einer Vielzahl von Ausgangsstufen mit verschiedenen Offsets. Zusätzlich oder alternativ dazu, verschiedene Offsets in Ausgangsstufen des Operationsverstärkers vorzusehen, kann ein Offset-Erzeugungsschaltkreis vorgesehen sein, um einen Offset bzw. Versatz zwischen verschiedenen Impedanzsteuersignalen abhängig von der Versorgungsspannung und dem Sollimpedanzwert zu erreichen.

Die Impedanzsteuersignal-Erzeugungseinrichtung gemäß der vorliegenden Erfindung umfaßt bevorzugt eine Konstantstromquelle zum Speisen eines Konstantstroms in die Zwillingsimpedanzeinrichtung, so daß der Spannungsabfall über der Zwillingsimpedanzeinrichtung den tatsächlichen Impedanzwert der Zwillingsimpedanzeinrichtung anzeigt. Diese Konstantstromquelle wird bevorzugt gesteuert, den Konstantstrom abhängig von der Sollimpedanz der Zwillingsimpedanzeinrichtung bereitzustellen. Bevorzugt ist eine zusätzliche steuerbare Konstantstromquelle vorgesehen, um einen Konstantstrom in einen Referenzwiderstand einzuspeisen. Die zusätzliche Konstantstromquelle wird so gesteuert, daß der Spannungsabfall über dem Referenzwiderstand einen Referenzwert annimmt, und der von der zusätzlichen Stromquelle gelieferte Strom wird von der Konstantstromquelle, die die Zwillingsimpedanzeinrichtung speist, gespiegelt. Eine Differenz zwischen dem Spannungsabfall über dem Referenzwiderstand und dem Spannungsabfall über der Zwillingsimpedanzeinrichtung kann dann als ein Fehlersignal benutzt werden, das eine Abweichung der Zwillingsimpedanz von der Referenzimpedanz R_ref anzeigt. Dieser Schaltkreis zum Erfassen der Zwillingsimpedanz ist darin vorteilhaft, daß er für eine gegebene Abweichung der Zwillingsimpedanz von dem Sollimpedanzwert ein großes Fehlersignal bereitstellt.

Gemäß einem bevorzugten Ausführungsbeispiel umfaßt ein Leitungsempfängerschaltkreis eine Vielzahl von Eingangspufferabschnitten als Schnittstellen zu einer Vielzahl von Übertragungsleitungen, jeweils mit ihrer eigenen Abschlußimpedanzeinrichtung. Die Impedanzsteuereinrichtung liefert identische oder entsprechende Steuersignale an jede dieser Abschlußimpedanzeinrichtungen.

Im folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung detailliert unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.

Fig. 1 zeigt einen Schaltplan eines ersten Ausführungsbeispiels eines Leitungsempfängerschaltkreises gemäß der vorliegenden Erfindung;

Fig. 2a-2e zeigen Schaltpläne eines zweiten Ausführungsbeispiels und seiner Modifikationen, eines Leitungsempfängerschaltkreises gemäß der vorliegenden Erfindung;

Fig. 3 zeigt eine Modifikation der Abschlußimpedanzeinrichtung;

Fig. 4 zeigt eine weitere Modifikation der Abschlußimpedanzeinrichtung; und

Fig. 5 zeigt ein Kennlinien-Diagramm zum Darstellen des Betriebs der Ausführungsbeispiele der Fig. 1 und 2.

Fig. 1 zeigt einen Schaltplan eines ersten Ausführungsbeispiels eines Leitungsempfängerschaltkreises gemäß der vorliegenden Erfindung. In dieser Figur bezeichnet TR eine Übertragungsleitung, die mit einem Eingangsanschluß IN eines Eingangspufferverstärkers 1 verbunden ist. OUT bezeichnet einen Ausgangsanschluß des Puffers 1 zum Ausgeben von Datensignalen gemäß Signalen, die über die Übertragungsleitung TR empfangen werden.

Bezugsziffer 2 bezeichnet eine Leitungsabschlußimpedanzeinrichtung, die über den Eingang des Pufferverstärkers 1 geschaltet ist, um die Übertragungsleitung TR abzuschließen. In diesem Ausführungsbeispiel umfaßt die Leitungsabschlußimpedanzeinrichtung 2 drei MOSFET Transistoren TZ1 bis TZ3, deren Drain-Source Pfade parallel geschaltet sind. Jeder der Transistoren TZ1 bis TZ3 empfängt an seinem Gate ein Impedanzsteuersignal, das von einer Impedanzsteuersignal-Erzeugungseinrichtung 3 erzeugt wird. Die Impedanzsteuersignal-Erzeugungseinrichtung 3 dieses Ausführungsbeispiels umfaßt Operationsverstärker A1 bis A3 zum Bereitstellen von individuellen Impedanzsteuersignalen an ihren jeweiligen Ausgängen. Die Eingangsoffsetspannungen der drei Verstärker A1 bis A3 sind voneinander verschieden. Der Grund dafür wird im folgenden erläutert. Die interne Struktur eines jeden der Operationsverstärker A1 bis A3 kann herkömmlich sein. Es ist im Stand der Technik allgemein bekannt, die Eingangsoffsetspannung von Operationsverstärkern zu kompensieren. Dieselben Mechanismen können angewendet werden, verschiedene Eingangsoffsetspannungen zu erzielen. Eine Möglichkeit unter vielen anderen ist, die Transistoren, die die differenzielle Eingangsstufe des jeweiligen Operationsverstärkers bilden, asymmetrisch vorzusehen, beispielsweise mit voneinander verschiedenen physikalischen Abmessungen.

Bezugszeichen 4 bezeichnet eine steuerbare Zwillingsimpedanzeinrichtung. In diesem Ausführungsbeispiel umfaßt die steuerbare Zwillingsimpedanzeinrichtung drei MOSFET Transistoren NZ1 bis NZ3, deren Drain-Source Pfade parallel geschaltet sind. Jeder der Transistoren NZ1 bis NZ3 empfängt an seinem Gate ein individuelles Steuersignal zum Steuern der Impedanz der Zwillingsimpedanzeinrichtung 4. In dem in Fig. 1 gezeigten Ausführungsbeispiel ist für jeden der Transistoren TZ1 bis TZ3 in der Abschlußimpedanzeinrichtung 2 ein dazugehöriger Zwillingstransistor NZ1, NZ2 bzw. NZ3 vorgesehen. Jedes Paar von Zwillingstransistoren empfängt an ihren Gates ein Impedanzsteuersignal von dem dazugehörigen der Verstärker A1 bis A3. Der Begriff "Zwillingstransistor" bedeutet, daß die Abhängigkeit der Impedanz der Drain-Source Pfade von der Drain-Source Spannung und der Gatesteuerspannung für beide Zwillingstransistoren im wesentlichen identisch ist. Es ist als solches bekannt, daß Zwillingstransistoren dadurch erzielt werden können, daß die Transistoren innerhalb desselben Prozesses und mit einer im wesentlichen identischen Geometrie hergestellt werden. Im allgemeinen müssen die elektrischen Eigenschaften von Zwillingstransistoren nicht identisch sein, sondern es ist ausreichend, daß entsprechende elektrische Eigenschaften beider Transistoren zueinander in einer bekannten, vorbestimmten Beziehung stehen. Dieses ist beispielsweise der Fall, wenn die Kanalabmessungen von einem der Zwillingstransistoren ein vorbestimmtes Vielfaches der entsprechenden Kanalabmessungen des anderen Zwillingstransistors sind. Auch für solche und ähnliche Fälle wird der Begriff "Zwilling" verwendet.

R_ref bezeichnet einen Referenzwiderstand zum Einstellen eines Impedanzwertes, der von der Leitungsabschlußimpedanzeinrichtung 2 angenommen werden soll. Der Referenzwiderstand R_ref kann als interne Komponente vorgesehen sein, oder kann bevorzugt extern angeschlossen werden, so daß Übertragungsleitungen mit verschiedenen Wellenwiderständen einfach durch Abgleichen von R_ref abgeschlossen werden können.

CI1 und CI2 bezeichnen steuerbare Stromquellen, die einen Konstantstrom I1 bzw. I2 abhängig von einem Stromsteuersignal bereitstellen, das an dem Ausgang eines Operationsverstärkers AR vorhanden ist. In dem Ausführungsbeispiel der Fig. 1 empfangen beide Konstantstromquellen CI1 und CI2 dasselbe Steuersignal von dem Verstärker AR. Die Stromquellen CI1 und CI2 bilden einen Stromspiegel. Das heißt, im Idealfall ist die Größe des Stroms I1 in einer festen vorbestimmten Beziehung zur Größe des Stroms I2. Beispielsweise sind der Strom I1 und der Strom I2 gleich. Stromspiegelschaltkreise dieser Art sind als solche allgemein bekannt. CI1 kann beispielsweise mit einem PMOSFET ausgeführt werden, dessen Gate und Drain miteinander und mit dem Ausgang des Verstärkers AR verbunden sind. CI2 kann mit einem PMOSFET angeführt sein, dessen Gate mit dem Ausgang des Verstärkers AR verbunden ist.

Die Konstantstromquelle CI1 ist so geschaltet, daß der Konstantstrom I1 durch den Referenzwiderstand R_ref fließt. Die Konstantstromquelle CI2 ist so geschaltet, daß der Konstantstrom I2 durch die Zwillingsimpedanzeinrichtung 4 fließen kann. Die invertierenden Eingänge der Operationsverstärker A1 bis A3 und AR sind so geschaltet, daß sie den Spannungsabfall über R_ref empfangen. Die nicht invertierenden Eingänge der drei Verstärker A1 bis A3 sind geschaltet, den Spannungsabfall über der Zwillingsimpedanzeinrichtung 4 zu empfangen, der von dem Strom I2 verursacht wird.

V_ref bezeichnet eine Referenzspannung, die an den nicht invertierenden Eingang des Operationsverstärkers AR angelegt wird. Diese Referenzspannung kann mittels eines einfachen resistiven Spannungsteilerschaltkreises (nicht gezeigt) bereitgestellt werden, oder bevorzugt mittels einer Konstantspannungsquelle, die eine konstante Referenzspannung ausgibt, die beispielsweise 1/5 bis 1/3 der niedrigsten zulässigen Versorgungsspannung ist. Bevorzugt, jedoch nicht notwendigerweise, ist V_ref ungefähr gleich der Signalspannung über der Leitungsabschlußimpedanzeinrichtung 2. Vcc bezeichnet das positive Spannungsversorgungspotential, während GND das Massepotential bezeichnet.

Im Betrieb bilden der Referenzwiderstand R_ref, die Konstantstromquelle CI1 und der Operationsverstärker AR eine Regelschleife zum Erzeugen eines konstanten Stroms I1, abhängig von dem Referenzwiderstand R_ref. Weil die Stromquellen CI1 und CI2 einen Stromspiegel bilden, hängt der Strom I2 in gleicher Weise von dem Referenzwiderstand R_ref ab. Insbesondere gleicht der Operationsverstärker AR den Konstantstrom I1, der von der Stromquelle CI1 durch den Referenzwiderstand R_ref erzeugt wird, so ab, daß der Spannungsabfall über R_ref am negativen Eingang von AR gleich der Referenzspannung V_ref am nicht invertierenden Eingang des Operationsverstärkers AR ist.

Aufgrund der vorbestimmten Beziehung zwischen I2 und I1 zeigt die mit ERR bezeichnete Abweichung des Spannungsabfalls über der Zwillingsimpedanzeinrichtung 4 von dem Spannungsabfall über dem Referenzwiderstand R_ref eine Abweichung der Zwillingsimpedanz von einem Sollimpedanzwert an. Das Verhältnis zwischen diesem Sollimpedanzwert und R_ref ist das vorbestimmte Verhältnis von I1 zu I2.

Die Impedanzsteuereinrichtung 3 dient dazu, jedem der Zwillingsimpedanzelemente NZ1 bis NZ3 individuelle Steuersignale bereitzustellen, so daß diese Abweichung der Impedanz der Zwillingsimpedanzeinrichtung von dem Sollimpedanzwert an Null heranreicht. Dann nimmt auch die Impedanz der Abschlußimpedanzeinrichtung 2 den gewünschten Wert an, weil die Abschlußimpedanzelemente TZ1 bis TZ3 jeweils dieselben Impedanzsteuersignale wie ihre dazugehörigen Zwillingsimpedanzelemente NZ1 bis NZ3 empfangen.

Die Impedanzsteuereinrichtung 3 ist so konstruiert, daß ein Offset bzw. Versatz zwischen den Impedanzsteuersignalen VZ1 bis VZ3 vorhanden ist. Dieser Offset dient dazu, sicherzustellen, daß so wenige Zwillingsimpedanzelemente NZ1 bis NZ3 wie möglich, und demgemäß so wenige Abschlußimpedanzelemente TZ1 bis TZ3 wie möglich, aktiv sind, und daß unter allen aktiven Elementen soviele wie möglich in einem Zustand niedrigstmöglicher Impedanz sind, beispielsweise in einem gesättigten Zustand, weil in diesem Zustand die Linearität der Impedanzelemente, etwa MOSFETs oder Bipolartransistoren, am besten ist.

Um den Betrieb des in Fig. 1 gezeigten Ausführungsbeispiels zu erläutern, wird angenommen, daß die Versorgungsspannung Vcc ansteigt. Der Einfachheit halber wird angenommen, daß I1 gleich I2 ist.

Für Versorgungsspannungen am unteren Ende des Betriebsspannungsbereichs des in Fig. 1 gezeigten Schaltkreises ist die Impedanz der Zwillingsimpedanzeinrichtung 4 höher als R_ref, selbst wenn die drei Steuerspannungen VZ1 bis VZ3 den maximal möglichen Wert annehmen (Vcc oder weniger, abhängig von der jeweiligen Konstruktion der Ausgangsstufen der Verstärker A1 bis A3). Demgemäß ist der Spannungsabfall über der Zwillingsimpedanzeinrichtung 4 größer als der Spannungsabfall über R_ref, so daß sämtliche Impedanzelemente NZ1 bis NZ3 in einem Zustand niedrigstmöglicher Impedanz sind.

Wenn die Versorgungsspannung Vcc ansteigt, steigen auch die Potentiale an den Gates der Transistoren NZ1 bis NZ3 an. Dieses wiederum führt dazu, daß die Impedanz der Zwillingsimpedanzeinrichtung 4 niedriger wird.

Als Konsequenz verringert sich bei steigendem Vcc das Fehlersignal, d. h. die Spannungsdifferenz über den nicht invertierenden und den invertierenden Eingängen der Verstärker A1 bis A3, und kehrt bei weiter steigendem Vcc sein Vorzeichen um.

Weil die drei Verstärker A1 bis A3 mit verschiedenen Eingangs-Offsetspannungen versehen sind, ist der Verstärker A3 mit der negativsten Eingangsoffsetspannung der erste, der an seinem Ausgang die Spannung VZ3 absenkt, und demgemäß graduell oder abrupt das Impedanzelement NZ3 und in gleicher Weise das Abschlußimpedanzelement TZ3 abschaltet, während die anderen Verstärker A1 und A2 ihre dazugehörigen Impedanzelemente vollständig an lassen, d. h. in einem Zustand niedrigstmöglicher Impedanz.

Bei weiter ansteigender Versorgungsspannung Vcc schaltet auch der zweite Verstärker A2 mit einer Eingangsoffsetspannung, die positiver ist als die Eingangsoffsetspannung von A3, jedoch negativer als die Eingangsoffsetspannung von A1, irgendwann seine dazugehörigen Impedanzelemente NZ2 und TZ2 ab, während die Impedanzelemente, die zum Verstärker A1 gehören, weiterhin in dem linearen Gebiet verbleiben.

Daraus ergibt sich, daß die Impedanzsteuersignal-Er­ zeugungseinrichtung ausgebildet ist, die Impedanz der Zwillingsimpedanzeinrichtung 4, und dementsprechend die Impedanz der Abschlußimpedanzeinrichtung 2, durch Steuern der Anzahl von Impedanzelementen in dem linearen Betriebsbereich, zu steuern. Auf diese Weise kann lineares Verhalten der Abschlußimpedanzeinrichtung über einen großen Bereich von Betriebsspannungen und für einen großen Bereich von Abschlußimpedanzwerten erzielt werden.

Fig. 2a zeigt ein zweites Ausführungsbeispiels eines Leitungsempfängerschaltkreises gemäß der vorliegenden Erfindung. Komponenten, die ähnlich oder identisch mit entsprechenden Komponenten des Ausführungsbeispiels der Fig. 1 sind, sind mit denselben Bezugsziffern bezeichnet. Betreffend die Schaltung und Funktion dieser Komponenten wird auf das vorangehende Ausführungsbeispiel bezuggenommen, um Wiederholungen zu vermeiden.

In dem Ausführungsbeispiel der Fig. 2a umfaßt die Abschlußimpedanzeinrichtung 2 bzw. die Zwillingsimpedanzeinrichtung 4 zwei Impedanzelemente TZ1, TZ2 bzw. NZ1, NZ2. Im allgemeinen kommt es auf die Anzahl von Impedanzelementen im Prinzip nicht an. Diese kann beliebig gewählt werden, abhängig von dem gewünschten Betriebsbereich und abhängig von der gewünschten Präzision des Abschlusses. Je größer die Anzahl von Impedanzelementen ist, desto besser ist die Präzision des Abschlusses.

In diesem Ausführungsbeispiel umfaßt die Impedanzsteuereinrichtung 3 einen Operationsverstärker A4 mit einem invertierenden Eingang, der geschaltet ist, den Spannungsabfall über dem Referenzwiderstand Rref zu empfangen, und mit einem nicht invertierenden Eingang, der geschaltet ist, den Spannungsabfall über der Zwillingsimpedanzeinrichtung 4 zu empfangen. Der Operationsverstärker A4 umfaßt außerdem einen ersten Ausgang Q1 und einen zweiten Ausgang Q2. Der erste Ausgang Q1 ist geschaltet, ein Impedanzsteuersignal VZ1 an das Zwillingsimpedanzelement NZ1 und an das da zugehörige Abschlußimpedanzelement TZ1 bereitzustellen. Der Ausgang Q2 des Verstärkers A4 ist geschaltet, ein Impedanzsteuersignal VZ2 an das Zwillingsimpedanzelement NZ2 und das dazugehörige Abschlußimpedanzelement TZ2 bereitzustellen. Ahnlich dem ersten Ausführungsbeispiel sind die in der Abschlußimpedanzeinrichtung 2 und in der Zwillingsimpedanzeinrichtung 4 enthaltenen Impedanzelemente als MOSFET Transistoren ausgeführt, deren Gates die jeweiligen Impedanzsteuersignale empfangen.

In diesem Ausführungsbeispiel gleicht der Operationsverstärker A4 individuell die Zwillingsimpedanzelemente NZ1 und NZ2 so ab, daß die Gesamtimpedanz der Zwillingsimpedanzeinrichtung 4 sich einem Sollwert annähert. Ähnlich dem vorangehenden Ausführungsbeispiel ist dieser Sollwert die Referenzimpedanz Rref multipliziert mit I1/I2. Der Verstärker A4 umfaßt individuelle Ausgangsstufen für jeden der Ausgänge Q1 und Q2. Die Ausgangsstufen sind so konstruiert, daß ein Offset bzw. Versatz zwischen dem Ausgang Q1 und dem Ausgang Q2 in der Abhängigkeit von der Abweichung der Zwillingsimpedanz von dem Sollimpedanzwert existiert. Um dieses Ausführungsbeispiel näher zu erläutern, wird im folgenden angenommen, daß die Versorgungsspannung Vcc ansteigt. Zur Vereinfachung wird angenommen, daß I2 gleich I1 ist, so daß der Sollimpedanzwert der Zwillingsimpedanzeinrichtung 4 die Referenzimpedanz Rref ist.

Am unteren Ende des Vorsorgungsspannungbereiches ist die Gesamtimpedanz der Zwillingsimpedanzeinrichtung 4 geringfügig größer als die Sollimpedanz Rref, selbst wenn beide Ausgänge Q1 und Q2 des Verstärkers A4 das höchstmögliche Ausgangspotential bereitstellen, d. h. Vcc oder weniger, abhängig von der speziellen Konstruktion der jeweiligen Ausgangsstufen. Demgemäß steuern die beiden Ausgänge Q1 und Q2 ihre dazugehörigen Zwillingsimpedanzelemente und Abschlußimpedanzelemente NZ1, TZ1 bzw. NZ2, TZ2 unter diesen Umständen an, für die gegebene Versorgungsspannung Vcc in einem Zustand niedrigstmöglicher Impedanz zu sein.

Bei steigender Versorgungsspannung Vcc steigen auch die Ausgangsspannungen an den Ausgängen Q1 und Q2 von A4, was darin resultiert, daß die Gesamtzwillingsimpedanz abnimmt. Demgemäß nähert sich die Abweichung der Zwillingsimpedanz von der Sollimpedanz Rref irgendwann Null und kehrt dann ihr Vorzeichen um. D.h., bei steigendem Vcc und Ansteuerung aller Impedanzelemente der Zwillingsimpedanzeinrichtung 4, vollständig an zu sein, fällt die Gesamtzwillingsimpedanz irgendwann unter die Sollimpedanz. Dann ist das Potential am invertierenden Eingang des Verstärkers A4 unterhalb des Potentials am nicht invertierenden Eingang von A4. Aufgrund des Offsetverhaltens der Ausgänge Q1 und Q2 senkt in dieser Situation zuerst einer der Ausgänge, z. B. Q1, sein Ausgangspotential ab, während der andere Ausgang, z. B. Q2, noch auf hohem Potential verbleibt. Bei weiterem Anstieg der Versorgungsspannung Vcc wächst die Abweichung der Gesamtzwillingsimpedanz von ihrem Sollimpedanzwert weiter an, so daß irgendwann auch der zweite Ausgang Q2 beginnt, sein Ausgangspotential abzusenken. Es ist ersichtlich, daß ein Ausgang nach dem anderen irgendwann seine dazugehörigen Impedanzelemente abschaltet, so daß die verbleibenden aktiven Impedanzelemente in dem linearen Betriebsbereich verbleiben können.

Fig. 2b zeigt ein Ausführungsbeispiel des Operationsverstärkers A4 der Fig. 2a. Der Operationsverstärker A4 gemäß diesem Ausführungsbeispiel umfaßt eine Stromdifferenzstufe T6, T7, die von dem invertierenden Eingang INN und dem nicht invertierenden Eingang INP angesteuert wird. Er umfaßt außerdem eine Vielzahl von Ausgangsstufen, beispielsweise zwei Ausgangsstufen T1, T3 bzw. T2, T4. Er umfaßt außerdem einen Stromspiegelschaltkreis, der den Strom durch einen der Zweige der Stromdifferenzstufe in die oberen Zweige der Ausgangsstufen spiegelt, und einen weiteren Stromspiegelschaltkreis, der den Strom durch den anderen Zweig der Stromdifferenzstufe in die unteren Zweige der Ausgangsstufe spiegelt. Die Geometrie entsprechender Transistoren in den Ausgangsstufen ist verschieden, so daß ein Offsetverhalten der Ausgänge der zwei Ausgangsstufen erzielt wird.

Speziell bezeichnen die Anschlüsse INN und INP die invertierenden bzw. nicht invertierenden Eingänge des Verstärkers A4. Die Transistoren T1, T2, T5, T6 und T7 sind PMOSFETs während die verbleibenden Transistoren T3, T4, T8, T9 und T10 NMOSFETs sind. CI3 bezeichnet eine Konstantstromquelle. Die Transistoren T6 und T7 sind geschaltet, eine differentielle Eingangsstufe zu bilden. Die Sources der Transistoren T6 und T7 sind mit der Konstantstromquelle CI3 verbunden. Das Gate des Transistors T6 bildet den invertierenden Eingang INN des Verstärkers A4, während das Gate des Transistors T7 den nicht invertierenden Eingang INP bildet. Der Drain des Transistors T6 ist mit einem ersten Stromspiegelschaltkreis verbunden, der von den Transistoren T8 und T9 gebildet wird. Speziell ist der Drain des Transitors T6 mit dem Drain des Transistors T9 und außerdem mit den Gates der Transistoren T9 und T8 verbunden. Die Transistoren T5 und T1 bilden einen zweiten Stromspiegelschaltkreis. Außerdem bildet der Transistor T5 einen dritten Stromspiegelschaltkreis mit dem Transistor T2. Die zweiten und dritten Stromspiegelschaltkreise spiegeln den Strom durch den Transistor T8 in die Ausgangsstufen des Verstärkers A4, d. h. in die erste Ausgangsstufe, die von den Transistoren T1 und T3 gebildet wird, und außerdem in die zweite Ausgangsstufe, die von den Transistoren T2 und T4 gebildet wird. Der Drain des Transistors T8 ist mit dem Drain und dem Gate des Transistors T5 und außerdem mit den Gates der Transistoren T1 und T2 verbunden.

Die Transistoren T10 und T3 sind geschaltet, einen vierten Stromspiegelschaltkreis zu bilden. Außerdem bildet der Transistor T10 einen fünften Stromspiegelschaltkreis mit dem Transistor T4, um den Strom durch den Transistor T7 in die zwei Ausgangsstufen T1, T3 bzw. T2, T4 zu spiegeln. Speziell ist der Drain des Transistors T7 mit dem Drain des Transistors T10 und mit den Gates der Transistoren T10, T3 und T4 verbunden. Der Drain des Transistors T1 ist mit dem Drain des Transistors T3 verbunden und bildet den Ausgang Q1 des Verstärkers A4. Der Drain des Transistors T2 ist mit dem Drain des Transistors T4 verbunden und bildet den Ausgang Q2 des Verstärkers A4. Die Sources der Transistoren T1, T2 und T5 sind mit dem positiven Spannungsversorgungspotential Vcc verbunden. Die Sources der Transistoren T3, T4, T8, T9 und T10 sind mit Masse GND verbunden. Der Anschluß der Konstantstromquelle CI3, der nicht mit den Transistoren T6 und T7 verbunden ist, ist mit Vcc verbunden.

Um zu erreichen, daß die Ausgänge Q1 und Q2 ein Offsetverhalten zeigen, werden physikalische Abmessungen von T1 und T2 voneinander verschieden gemacht, oder physikalische Abmessungen von T3 und T4 werden voneinander verschieden gemacht, oder beides. Bevorzugt sind die voneinander verschiedenen physikalischen Abmessungen die Kanalbreiten der jeweiligen Elemente.

Im Betrieb resultiert eine Potentialdifferenz über dem invertierenden Eingang INN und dem nicht invertierenden Eingang INP des Verstärkers A4 in einer Differenz der Drainströme der Transistoren T6 und T7. Der Drainstrom des Transistors T6 wird von den Transistoren T8 und T9 gespiegelt und tritt als der Drainstrom des Transistors T5 auf. Der Drainstrom des Transistors T7 ist der Drainstrom des Transistors T10. Die Drainspannungen der Transistoren T5 und T10 sind die Eingangssignale an die jeweiligen Ausgangsstufen T1, T3 bzw. T2, T4, des Operationsverstärkers A4.

Im folgenden wird angenommen, daß das Offsetverhalten zwischen den Ausgängen Q1 und Q2 dadurch erreicht wird, daß die Kanalbreite des Transistors T1 größer ist als die Kanalbreite des Transistors T2, und durch Vorsehen der Kanalbreite des Transistors T3 kleiner als die Kanalbreite des Transistors T4. Dann können für einen gegebenen Strom durch T5 die Transistoren T1 und T2 verschiedene Drainströme bereitstellen, d. h., der Spiegelstrom durch T1 ist größer als der Spiegelstrom durch T2. In gleicher Weise ist der Spiegelstrom durch T3 kleiner als der Spiegelstrom durch T4 bei einem gegebenem Strom durch die Transistoren T7 und T10. Das Ausgangspotential an jedem der Ausgänge Q1 und Q2 hängt nun davon ab, ob der obere Transistor der jeweiligen Ausgangsstufe, d. h. T1 bzw. T2, angesteuert wird, einen größeren Strom bereit zustellen als der untere Transistor der jeweiligen Ausgangsstufe, d. h. T3 bzw. T4, was in einem hohen Ausgangspotential von Q1 bzw. Q2 resultiert, oder ob der jeweilige Transistor des oberen Zweiges angesteuert wird, einen niedrigeren Strom als der jeweilige Transistor des unteren Zweiges bereitzustellen, was in einem niedrigen Ausgangspotential an Q1 bzw. Q2 resultieren würde. Weil die beiden oberen zwei Transistoren T1 und T2 dasselbe Gatesignal von T5 empfangen, und weil die beiden unteren Zweigtransistoren T3 und T4 dasselbe Gatesignal von T10 empfangen, und aufgrund der verschiedenen Kanalbreiten der Transistoren im oberen Zweig bzw. im unteren Zweig, ist eine kleinere Potentialdifferenz über INP und INN dafür erforderlich, daß der Ausgang Q1 auf hohes Potential geht, als für den Ausgang Q2, so daß für die Ausgänge Q1 und Q2 verschiedene Ausgangsoffsets erzielt werden.

Während der in Fig. 2b gezeigte Verstärker A4 zwei separate Ausgangsstufen umfaßt, können mehr als zwei Ausgangsstufen vorgesehen sein, abhängig von der Anzahl von Impedanzelementen in der Zwillingsimpedanzeinrichtung 4 und der Abschlußimpedanzeinrichtung 2.

In dem Ausführungsbeispiel der Fig. 2a bezeichnet das Bezugszeichen OC einen Offsetschaltkreis. Dieser Offsetschaltkreis ist optional und kann zusätzlich oder alternativ zu der Einrichtung im Verstärker A4 zum Bewirken verschiedener Offsets der Ausgänge des Verstärkers A4 vorgesehen sein.

Fig. 2c zeigt eine schematische Darstellung und ein Ausführungsbeispiel des Offsetschaltkreises OC der Fig. 2a. Aus der schematischen Darstellung des Schaltkreises OC kann entnommen werden, daß dieser Schaltkreis einen nicht invertierenden Eingang, bezeichnet mit "+" und einen Referenzeingang, bezeichnet "-", umfaßt. Der Schaltkreis ist konstruiert, eine Eingangsspannung an dem nicht invertierenden Eingang mit einer Referenzspannung an dem anderen Eingang zu vergleichen. Wenn die Eingangsspannung an "+" höher ist als die Referenzspannung an "-", nimmt der Ausgang des Schaltkreises OC einen Zustand hoher Impedanz an. Andernfalls wird der Ausgang auf Masse GND gezogen. In dieser Fig. 2c bezeichnet CI4 eine Konstantstromquelle. T11 bis T14 bezeichnen NMOSFETs. T15 und T16 bezeichnen PMOSFETs. Die Sources der Transistoren T11 und T12 sind miteinander und mit der Konstantstromquelle CI4 verbunden. Der Drain des Transistors T12 ist mit dem Drain und dem Gate des Transistors T16 und mit dem Gate des Transistors T15 verbunden. Die Drains der Transistoren T14 und T15 sind miteinander und mit dem Gate der Transistoren T14 und T13 verbunden. Der Drain des Transistors T13 ist mit dem Ausgang Q2 des Verstärkers A4 verbunden, während das Gate des Transistors T11 mit dem Ausgang Q1 des Verstärkers A4 verbunden ist. Das Gate des Transistors T12 erhält eine Referenzspannung Vref2. Der Drain des Transistors T11 und die Sources der Transistoren T15 und T16 sind mit Vcc verbunden. Die Sources der Transistoren T13 und T14 und der Anschluß der Konstantstromquelle CI4, der nicht mit den Transistoren T11 und T12 verbunden ist, sind mit Mase GND verbunden.

Der Offsetschaltkreis OC der Fig. 2c ist geeignet, verschiedene Offsets der Ausgänge des Verstärkers A4 zu erzwingen. Solange wie das Potential am Ausgang Q1 niedriger ist als das Referenzpotential Vref2, fließt der größere Teil des Stroms von I4 durch den Transistor T12 und wird von dem Stromspiegel T15, T16 in den Transistor T14 gespiegelt. Dieses wiederum schaltet den Transistor T13 ein, der den Ausgang Q2 zwingt, niedrig zu bleiben.

Erst nachdem das Potential am Ausgang Q1 des Verstärkers A4 das Referenzpotential Vref2 übersteigt, wird der Transistor T13 abgeschaltet, so daß der Ausgang Q2 sein Potential anheben kann. Dieses beruht auf der Tatsache, daß, wenn Q1 oberhalb Vref2 ist, im wesentlichen der gesamte Strom von CI4 von dem Transistor T11 übernommen wird, so daß durch den Transistor T15 nicht länger ein substantieller Strom fließt. Als Folge werden die Transistoren T14 und T13 effektiv abgeschaltet.

Es wird deutlich, daß der optionale Offsetschaltkreis OC der Fig. 2a entweder verwendet werden kann, die verschiedenen Offsets der jeweiligen Ausgangsstufen des Verstärkers A4 zu unterstützen, oder die einzige Einrichtung zur Erzielung verschiedener Offsets der Ausgänge des Verstärkers A4 sein kann. D.h., der Offsetschaltkreis OC ist geeignet, ein Offsetverhalten an den Impedanzsteuereingängen der jeweiligen Impedanzelemente NZ1, NZ2, . . . und den dazugehörigen Abschlußimpedanzelementen selbst dann vorzusehen, wenn die Ausgänge des Verstärkers A4 alleine solch ein Offsetverhalten nicht zeigen, was beispielsweise der Fall ist, wenn die Transistoren T1 und T2 in Fig. 2b voneinander nicht wesentlich verschieden sind, und auch die Transistoren T3 und T4 in Fig. 2b voneinander nicht wesentlich verschieden sind.

Die Referenzspannung Vref2 definiert das Potential, unterhalb von welchem VZ2 niedrig gezwungen wird, um das Potential VZ1 hoch zu halten. Wenn mehr als zwei Impedanzelemente individuell gesteuert werden sollen, kann dieses dadurch erzielt werden, daß eine Anzahl von Offsetschaltkreisen kaskadiert werden, wie beispielsweise in Fig. 2d gezeigt ist. In dieser Figur bezeichnen OC1 und OC2 Offsetschaltkreise, die beispielsweise so wie in Fig. 2c gezeigt, ausgeführt werden können. R1, R2 und R3 bezeichnen Widerstände, die geschaltet sind, ein Spannungsteilernetzwerk zu bilden, um eine Referenzspannung für jeden der Offsetschaltkreise OC1 und OC2 bereitzustellen. Speziell ist ein Ende des Widerstandes R1 mit dem positiven Spannungsversorgungspotential Vcc verbunden. Das andere Ende von R1 ist mit einem Ende des Widerstandes R2 und mit dem Referenzspannungseingang des Offsetschaltkreises OC1 verbunden. Das andere Ende des Widerstandes R2 ist mit einem Ende des Widerstandes R3 und mit dem Referenzspannungseingang von OC2 verbunden. Das andere Ende des Widerstandes R3 ist mit Masse GND verbunden.

Ein erster Ausgang Q1, der das Impedanzsteuersignal VZ1 bereitstellt, ist mit dem positiven Eingang eines jeden Offsetschaltkreises OC1 und OC2 verbunden.

Der Ausgang des zweiten Offsetschaltkreises OC1 ist mit dem zweiten Ausgang des Verstärkers A4 verbunden, während der Ausgang des ersten Offsetschaltkreises OC1 mit einem dritten Ausgang des Verstärkers A4 verbunden ist.

Die Widerstände R1 bis R3 sind so dimensioniert, daß die an den ersten Offsetschaltkreis OC1 angelegte Referenzspannung geringfügig unter der maximalen Ausgangsspannung ist, die von den Ausgängen des Verstärkers A4 geliefert werden kann, und so, daß die Referenzspannung, die an den zweiten Offsetschaltkreis OC2 gelegt wird, geringfügig unterhalb der an OC1 angelegten Referenzspannung ist.

Für den Fall, daß sich die Versorgungsspannung von der unteren Grenze des Betriebsspannungsbereiches zur oberen Grenze des Betriebsbereiches bewegt, sind im Betrieb an der unteren Grenze alle Impedanzelemente vollständig an, so daß VZ1 oberhalb der Referenzspannungen ist, die an die beiden Offsetschaltkreise OC1 und OC2 angelegt werden. Bei steigender Versorgungsspannung versucht der Verstärker A4, die Impedanzsteuerspannungen VZ1 bis VZ3 so abzusenken, daß VZ1 unter die an OC1 angelegte Spannungsreferenz abfällt. Dieses resultiert darin, daß das Impedanzsteuersignal VZ3 heruntergezogen wird, so daß VZ1 und VZ2 nahe an Vcc bleiben.

Wenn die Versorgungsspannung weiter ansteigt, nehmen die Spannungen VZ1 und VZ2 ab und erreichen irgendwann die Referenzspannung, die an den zweiten Offsetschaltkreis OC2 angelegt ist. Dieser Offsetschaltkreis zieht dann das zweite Impedanzsteuersignal VZ2 herunter, so daß die einzigen Impedanzelemente, die aktiv verbleiben, die durch VZ1 gesteuerten Impedanzelemente sind.

Fig. 2e zeigt eine Modifikation eines Offsetschaltkreises für mehr als zwei individuelle Impedanzsteuersignale VZ1 bis VZ3. Gemäß dieser Modifikation wird das erste Impedanzsteuersignal VZ1 an den positiven Eingang des ersten Offsetschaltkreises OC1 angelegt. Der Ausgang des ersten Offsetschaltkreises ist mit dem positiven Eingang des zweiten Offsetschaltkreises OC2 und mit dem zweiten Ausgang des Verstärkers A4 verbunden, der das zweite Impedanzsteuersignal VZ2 bereitstellt. Der Ausgang des zweiten Offsetsteuerschaltkreises OC2 ist mit einem dritten Ausgang des Verstärkers A4 verbunden, der das dritte Impedanzsteuersignal VZ3 bereitstellt. Die negativen Eingänge sowohl des ersten Offsetschaltkreises OC1 als auch des zweiten Offsetschaltkreises OC2 sind mit einer Referenzspannung verbunden, die beispielsweise mittels eines resistiven Spannungsteilers in der Form der Widerstände R4 und R5 erhalten wird. Ähnlich dem Schaltkreis der Fig. 2d können auch in Fig. 2e die Offsetschaltkreise OC1 und OC2 ausgeführt sein, wie beispielsweise in Fig. 2c gezeigt ist.

Aufgrund der Tatsache, daß der Ausgang des ersten Offsetschaltkreises OC1 auch den positiven Eingang des zweiten Offsetschaltkreises OC2 speist, ist in solch einer Kaskade von Offsetschaltkreisen der letzte Offsetschaltkreis der Kaskade der erste, der sein dazugehöriges Impedanzsteuersignal nach unten zieht. Bei Weiterwachsen der Versorgungsspannung wird ein Impedanzsteuersignal nach dem anderen nach unten gezogen, bis die einzigen Impedanzelemente, die aktiv verbleiben, die durch VZ1 gesteuerten Impedanzelemente sind. Weil die Verstärkung der Kaskade sich zur Verstärkung des Regelverstärkers A4 hinzuaddiert, ist es in diesem Ausführungsbeispiel vorteilhaft, für Tiefpaßentkopplungseinrichtungen zwischen den Stufen der Kaskade zu sorgen (in Fig. 2e nicht gezeigt).

Fig. 3 zeigt eine Modifikation der Abschlußimpedanzeinrichtung zum Abschließen einer symmetrischen Übertragungsleitung TR, beispielsweise einer Übertragungsleitung vom Typ eines verdrillten Leiterpaares (twisted pair). Die symmetrische Übertragungsleitung ist mit einem nicht invertierenden Eingang und einem invertierenden Eingang des Eingangspufferschaltkreises 1 verbunden. Für jeden der Eingänge des Eingangspuffers 1 ist eine separate Abschlußimpedanzeinrichtung 2 und 2' vorgesehen, die jeweils eine Anzahl von Abschlußimpedanzelementen TZ1 bis TZ3 bzw. TZ1' bis TZ3' umfaßt. Die einzelnen Abschlußimpedanzelemente einer jeden Abschlußimpedanzeinrichtung 2 und 2' empfangen individuelle Impedanzsteuersignale VZ1 bis VZ3, wie in der Figur gezeigt ist. Die Transistoren TZ1 bis TZ3 sind Zwillinge der jeweiligen dazugehörigen Transistoren NZ1 bis NZ3. In gleicher Weise sind die Transistoren TZ1' bis TZ3' Zwillinge der jeweiligen dazugehörigen Transistoren NZ1 bis NZ3, so daß ein Verhalten der Abschlußimpedanzeinrichtung 2 und 2' erzielt werden kann, das im wesentlichen identisch mit dem Verhalten der Zwillingsimpedanzeinrichtung 4 ist.

Fig. 4 zeigt eine Modifikation der Zwillingsimpedanzeinrichtung 4 der Fig. 1 oder 2a, welche Modifikation gleichermaßen geeignet ist für die Abschlußimpedanzeinrichtung. Gemäß der Modifikation der Fig. 4 besteht jedes Zwillingsimpedanzelement aus vier oder irgendeiner beliebigen Anzahl von MOSFET Transistoren, die in Reihe geschaltet sind und an ihren Gates dasselbe Impedanzsteuersignal empfangen. Modifikationen dieser Art können geeignet sein, falls es erwünscht ist, daß die entsprechenden elektrischen Eigenschaften des Zwillingsimpedanzelementes und des dazugehörigen Abschlußimpedanzelementes nicht identisch sind, sondern ein vorbestimmtes und bekanntes Verhältnis annehmen, beispielsweise um in den Zwillingsimpedanzelementen Strom zu sparen. In dem in Fig. 4 gezeigten Ausführungsbeispiel nimmt das Zwillingsimpedanzelement, das aus einer Reihenschaltung von vier MOSFET Transistoren besteht, die jeweils dieselbe Gatespannung erhalten, ungefähr die vierfache Impedanz des dazugehörigen Abschlußimpedanzelementes an, unter der Annahme, daß die in dem Zwillingsimpedanzelement verwendeten Transistoren dieselben geometrischen Abmessungen haben wie der Transistor des entsprechenden Abschlußimpedanzelementes.

Fig. 5 zeigt ein Diagramm, um das Verhalten der Impedanzsteuersignale VZ1 bis VZ3 in den obigen Ausführungsbeispielen der Fig. 1 und 2 zu erläutern. Aus diesem Diagramm kann entnommen werden, daß für niedrige Betriebsspannungen Vcc alle Impedanzsteuersignale VZ1 bis VZ3 nahe an der Versorgungsspanung Vcc sind. Bei wachsender Versorgungsspannung wird ein Zwillingsimpedanzelement und sein dazugehöriges Abschlußimpedanzelement nach dem anderen deaktiviert, während die verbleibenden Impedanzelemente angesteuert werden, soweit wie möglich in dem linearen Betriebsbereich zu verbleiben.

Das Diagramm der Fig. 5 zeigt das Verhalten für Rref = konstant. Die Position, an welcher die jeweiligen Kurven VZ1 bis VZ3 die Umgebung der geraden Linie Vcc verlassen, hängt von der eingestellten Sollimpedanz ab, d. h. von Rref. Je kleiner Rref, desto weiter oben sind diese Positionen in dem Diagramm der Fig. 5.

Für den Fachmann ist deutlich, daß die vorliegende Erfindung auf verschiedene Weisen ausgeführt werden kann. Demgemäß ist der Umfang der Erfindung nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt.

Claims (11)

1. Leitungsempfängerschaltkreis, mit

• - einem Pufferabschnitt (1) mit einem Eingang (IN) zur Verbindung mit einer Übertragungsleitung (TR), und einem Ausgang (OUT) zum Bereitstellen von Datensignalen gemäß über die Übertragungsleitung (TR) empfangenen Signalen;
• - Abschlußimpedanzeinrichtungen (2), die mit dem Eingang (IN) des Pufferabschnittes (1) verbunden sind, um den Wellenwiderstand der Übertragungsleitung (TR) abzuschließen, wobei die Abschlußimpedanzeinrichtungen (2) wenigstens zwei steuerbare Impedanzelemente (TZ1 bis TZ3) umfassen, die geschaltet sind, eine Abschlußimpedanz bereitzustellen, wobei jedes Element einen individuellen Impedanzsteuereingang zum Empfangen eines Impedanzsteuersignals aufweist;
• - Impedanzsteuereinrichtungen mit
  • - Zwillingsimpedanzeinrichtungen (4), die wenigstens zwei steuerbare Impedanzelemente (NZ1 bis NZ3) umfassen, die geschaltet sind, eine Zwillingsimpedanz bereitzustellen, wobei jedes einen individuellen Impedanzsteuereingang aufweist und elektrische Eigenschaften in vorbestimmter Relation zu entsprechenden elektrischen Eigenschaften entsprechender Impedanzelemente (TZ1 bis TZ3) der Abschlußimpedanzeinrichtungen hat;
  • - Einrichtungen (3) zum Erzeugen von individuellen Steuersignalen für jedes der Zwillingsimpedanzelemente (NZ1 bis NZ3) so, daß die Zwillingsimpedanz einen Sollwert annähert;
  • - Einrichtungen (VZ1 bis VZ3) zum Bereitstellen eines jeweiligen Steuersignals für jedes der Abschlußimpedanzelemente (TZ1 bis TZ3) in einer vorbestimmten Relation zu dem Steuersignal für das jeweils entsprechende Zwillingsimpedanzelement (NZ1 bis NZ3).

2. Leitungsempfängerschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (3) zum Erzeugen von individuellen Steuersignalen ausgebildet ist, die Impedanz der Zwillingsimpedanzeinrichtungen (4) durch Steuern der Anzahl von Zwillingsimpedanzelementen (NZ1 bis NZ3) in einen aktiven Zustand, in welchem ein Beitrag zur Gesamtzwillingsimpedanz gemacht wird, zu steuern.

3. Leitungsempfängerschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuersignalerzeugungseinrichtung (3) ausgebildet ist, die Steuersignale (VZ1 bis VZ3) so bereitzustellen, daß so viele Impedanzelemente (NZ1 bis NZ3) wie möglich dafür, daß die Zwillingsimpedanzeinrichtung (4) sich dem Sollimpedanzwert annähert, angesteuert werden, in einen inaktiven Zustand einzutreten, in welchem im wesentlichen kein Beitrag zur Impedanz der Zwillingsimpedanzeinrichtung (4) geleistet wird.

4. Leitungsempfängerschaltkreis nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Steuersignalerzeugungseinrichtung (3) umfaßt

• - eine Vielzahl von Regelschaltkreisen (A1 bis A3), wobei jeder der Regelschaltkreise (A1; A2; A3) geschaltet ist, ein dazugehöriges steuerbares Impedanzelement (NZ1; NZ2; NZ3) der Zwillingsimpedanzeinrichtung (4) zu steuern;
• - wobei Eingänge eines jeden der Regelschaltkreise (A1 bis A3) geschaltet sind, ein Fehlersignal (ERR) entsprechend einer Abweichung der Zwillingsimpedanz von einem Sollimpedanzwert (Rref) zu empfangen;
• - wobei die Regelschaltkreise geschaltet sind, so zusammenzuarbeiten, daß die Abweichung der Zwillingsimpedanz von dem Sollimpedanzwert verringert wird.

5. Leitungsempfängerschaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß

• - die Regelschaltkreise Operationsverstärkerschaltkreise sind; und
• - die Eingangsoffsetspannungen der Operationsverstärker voneinander verschieden sind.

6. Leitungsempfängerschaltkreis nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Steuersignalerzeugungseinrichtung (3) umfaßt

• - einen Operationsverstärker, der eine Eingangsstufe mit einem invertierenden Eingang und einem nichtinvertierenden Eingang aufweist, sowie eine Vielzahl von Ausgangsstufen, die jeweils geschaltet sind, ein Ausgangsstufensteuersignal von der Eingangsstufe zu empfangen;
• - wobei der invertierende Eingang und der nicht invertierende Eingang geschaltet sind, ein Fehlersignal (ERR) entsprechend einer Abweichung der Zwillingsimpedanz von einem Sollimpedanzwert (Rref) zu empfangen; und
• - die Ausgangsstufen geschaltet sind, die Impedanzsteuersignale für jeweilige dazugehörige steuerbare Impedanzelemente (NZ1; NZ2; NZ3) der Zwillingsimpedanzeinrichtung (4) bereitzustellen; und
• - Einrichtungen zum Erzeugen eines Offsets zwischen den Impedanzsteuersignalen.

7. Leitungsempfängerschaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß die Ausgangsstufen unterschiedliche Ausgangsoffsets haben.

8. Leitungsempfängerschaltkreis nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Offseterzeugungseinrichtung geschaltet ist, jeweilige Ausgangssignale von den Ausgangsstufen zu empfangen, und umfaßt:

• - einen Komparator zum Vergleichen eines ersten Ausgangssignals, das von einer ersten der Ausgangsstufen bereitgestellt wird, mit einem Referenzwert (Vref2); und
• - Einrichtungen, um ein zweites Ausgangssignal, das von einer zweiten, von der ersten verschiedenen Ausgangsstufe bereitgestellt wird, abhängig von dem Vergleich mittels des Komparators zwischen dem ersten Ausgangssignal und dem Referenzwert (Vref2) zu unterdrücken.

9. Leitungsempfängerschaltkreis nach einem der vorangehenden Ansprüche, gekennzeichnet durch

• - eine erste Stromquelle (CI1) zum Bereitstellen eines Stroms (I1) durch einen Referenzwiderstand (Rref);
• - eine zweite Stromquelle (CI2) zum Bereitstellen eines Stroms (I2) durch die Zwillingsimpedanzeinrichtung (NZ1 bis NZ3);
• - wobei die zweite Stromquelle (CI2) geschaltet ist, den von der ersten Stromquelle (CI1) erzeugten Strom (I1) zu spiegeln, in einer vorbestimmten Proportion zum von der ersten Stromquelle (CI1) erzeugten Strom zu sein;
• - wobei die Impedanzsteuersignalerzeugungseinrichtung (3) geschaltet ist, ein Signal entsprechend einem Spannungsabfall über dem Referenzwiderstand (Rref) und ein Signal entsprechend einem Spannungsabfall über der Zwillingsimpedanzeinrichtung zu empfangen.

10. Leitungsempfänger nach Anspruch 9, dadurch gekennzeichnet, daß die erste Stromquelle (CI1) geschaltet ist, so gesteuert zu werden, daß der Spannungsabfall über dem Referenzwiderstand eine vorbestimmte Spannung (Vref) annimmt.

11. Leitungsempfängerschaltkreis nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die steuerbaren Impedanzelemente MOSFETs sind.