DE19714468A1 - Verfahren und Vorrichtung zum Durchschalten eines Eingangstaktes aus einer Mehrzahl von Eingangstakten - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Durchschalten eines Eingangstaktes aus einer Mehrzahl von Eingangstakten mit gleichem Impuls-Pausen-Verhältnis bei einer taktgesteuerten Datensignalübertragung. Eine solche Vorrichtung enthält eine Taktübertragungseinheit zum Überwa­ chen der Eingangstakte hinsichtlich eines Ausfalls und eine Umschalteinheit, die einen vorgegebenen Eingangstakt bevor­ zugt durchschaltet oder einen anderen Eingangstakt durch­ schaltet, falls der vorgegebene Eingangstakt ausfällt.

In Telekommunikationssystemen wird der Systemtakt aus Sicher­ heitsgründen häufig auf zwei gesonderte Übertragungswege verteilt und über diese einem Empfänger mit einer Taktschalt­ einrichtung zugeführt. Die Taktschalteinrichtung des Empfän­ gers erhält somit zwei Takte, die sie überwacht und von denen sie einen bevorzugt durchschaltet. Bei einem Ausfall des bevorzugten Taktes schaltet die Taktschalteinrichtung den anderen Takt durch.

Da die beiden Takte der Taktschalteinrichtung auf gesonderten Übertragungswegen übertragen werden, weichen die Laufzeiten der Takte in der Regel voneinander ab. Auch elektromagneti­ sche Einflüsse, die Phasenschwankungen der Taktsignale um ihre idealen, meist äquidistanten Kennzeitpunkte nach sich ziehen ("Jitter", langsame Phasenschwankungen: "Wander"), können sich auf die beiden, auf getrennten Wegen übertragenen Takte unterschiedlich stark auswirken. Die beiden Takte liegen somit an der Taktschalteinrichtung im allgemeinen zueinander phasenverschoben vor.

Bekannte Taktschalteinrichtungen schalten bei einem Ausfall des bevorzugten Taktes unabhängig von der Phasenlage der beiden Takte zueinander auf den anderen Takt um. Dies be­ zeichnet man als "harte" Taktumschaltung. Bei der harten Taktumschaltung können wegen der Phasendifferenz der beiden Takte schmale Pulse auftreten, die das Telekommunikationssy­ stem stören.

Bekannte Taktschalteinrichtungen haben zudem den Nachteil, daß sie vergleichsweise viel Zeit benötigen, bis ein Taktaus­ fall registriert wird. In dieser Zeit steht dem Telekommuni­ kationssystem kein Takt zur Verfügung.

Diese Nachteile können durch die Verwendung von analogen Phasenregelkreisen (PLLs) überwunden werden. Analoge PLLs sind jedoch schaltungstechnisch recht aufwendig und somit teuer. Zudem wirkt sich der große Platzbedarf der analogen PLLs nachteilig aus.

Es ist Aufgabe der Erfindung, ein Verfahren und eine digitale Taktschalteinrichtung zur Taktdurchschaltung anzugeben, um die oben genannten Nachteile zu umgehen. Insbesondere soll ein hartes Umschalten von einem Takt auf einen anderen und somit das Auftreten von Störpulsen vermieden werden und die Taktschalteinrichtung allein aus digitalen Standardkomponen­ ten ohne externe Beschaltung zu realisieren sein.

Die Erfindung löst diese Aufgabe durch das Verfahren mit den Merkmalen nach Anspruch 1 und durch die Vorrichtung mit den Merkmalen nach Anspruch 17.

Die erfindungsgemäße digitale Taktschalteinrichtung enthält eine Phasenregelschaltung zur Phasensynchronisation der Eingangstakte. Die Umschalteinheit schaltet bei Ausfall des bevorzugten Eingangstaktes auf einen anderen, mit dem bevor­ zugten Eingangstakt phasensynchronisierten Eingangstakt um. Die Eingangstakte stimmen nach dem Phasensynchronisation in ihrem zeitlichen Verlauf überein, so daß beim Umschalten von dem bevorzugten Eingangstakt auf einen anderen Eingangstakt das Auftreten von schmalen Pulsen verhindert werden kann.

Die digitale Taktschalteinrichtung kann für die Zuführung ei­ nes bevorzugt durchzuschaltenden Haupttaktes und eines Er­ satztaktes ausgebildet sein. Die digitale Taktschalteinrich­ tung kann somit in Telekommunikationssystemen Anwendung finden, in denen dem Empfänger der Haupttakt und der Ersatz­ takt auf zwei gesonderten Übertragungswegen zugeführt werden.

Vorteilhaft enthält die in der Taktschalteinrichtung imple­ mentierte Phasenregelschaltung eine Phasenerfassungseinrich­ tung, die zum Erzeugen eines Haupttaktkennzeitpunkte des Haupttaktes festlegenden Kennzeichnungssignals ausgebildet ist. Die Phasenerfassungseinrichtung ist weiterhin zum Ver­ gleichen eines durch eine Ersatztaktflanke festgelegten Ersatztaktkennzeitpunktes des Ersatztaktes mit einem zugehö­ rigen Haupttaktkennzeitpunkt und zum Erzeugen eines binären Phasensynchronisationssignals ausgebildet, das eine Überein­ stimmung der beiden Kennzeitpunkte bzw. eine Abweichung der beiden Kennzeitpunkte voneinander anzeigt. Die Phasenregel­ schaltung enthält vorteilhaft eine Verzögerungseinheit, die hinsichtlich einer Verzögerung des sie durchlaufenden Ersatz­ taktes einstellbar ist, und eine Regeleinheit, die bei einer Abweichung der beiden Kennzeitpunkte voneinander die durch den zeitlichen Abstand des Ersatztaktkennzeitpunktes von dem zugehörigen Haupttaktkennzeitpunkt gegebene Phasendifferenz von Ersatztakt und Haupttakt schrittweise verringert, indem sie die Verzögerung des Ersatztaktes bezüglich des Haupttak­ tes schrittweise in eine Richtung erhöht bzw. verringert, bis das binäre Phasensynchronisationssignal die Übereinstimmung eines nachfolgenden, durch eine nachfolgende Ersatztaktflanke festgelegten Ersatztaktkennzeitpunktes mit einem nachfolgen­ den Haupttaktkennzeitpunkt anzeigt.

Wegen der in der Taktschalteinrichtung implementierten Pha­ senregelschaltung ist es nicht nötig, die Phasendifferenz der Eingangstakte quantitativ zu bestimmen oder eine der Phasen­ differenz proportionale analoge Größe zu erfassen, um die Verzögerungseinheit hinsichtlich der Verzögerung des sie durchlaufenden Ersatztaktes geeignet einzustellen. Die Pha­ sendifferenz wird lediglich insofern erfaßt, als daß festge­ stellt wird, ob der Ersatztakt mit dem Haupttakt phasensyn­ chronisiert ist oder nicht. Das Erfassen der Phasendifferenz reduziert sich somit auf eine einfache Ja- oder Nein-Abfrage (1- oder 0-Abfrage), deren Ergebnis durch das Phasensynchro­ nisationssignal gegeben ist.

In dem Zeitraster, das dem Haupttakt zugrundeliegt, sind ge­ eignete Bezugspunkte, d. h. Haupttaktkennzeitpunkte zu setzen, an denen die Bezugspunkte des Ersatztaktes, d. h. die Ersatz­ taktkennzeitpunkte, die durch die Ersatztaktflanken des Ersatztaktes festgelegt sind, gleichsam ausgerichtet werden können und so die Phasensynchronisation durchgeführt werden kann. Die Haupttaktkennzeitpunkte sind dem Kennzeichnungssi­ gnal aufgeprägt. Die Phasenerfassungseinrichtung prüft mit­ tels des Kennzeichnungssignals, ob der Ersatztakt und der Haupttakt miteinander phasensynchronisiert sind. Ist dies nicht der Fall, führt die Regeleinheit den Regelungsvorgang durch.

Im Gegensatz zu bekannten Vorrichtungen der Phasensynchroni­ sation muß der Regeleinheit der erfindungsgemäßen Phasenre­ gelschaltung nicht die tatsächliche Phasendifferenz oder eine der Phasendifferenz proportionale Größe, sondern lediglich das binäre Phasensynchronisationssignal zugeführt werden. Da die Regeleinheit unabhängig von der tatsächlichen Größe der vorliegenden Phasendifferenz die in der Verzögerungseinheit einzustellende Verzögerung entweder schrittweise erhöht oder schrittweise erniedrigt, bis das Phasensynchronisationssignal die erfolgte Phasensynchronisation meldet, ist der bezüglich der tatsächlichen Phasendifferenz reduzierte Informationsge­ halt des Phasensynchronisationsssignals ausreichend, um eine erfolgreiche Phasensynchronisation durchzuführen.

Während analoge PLLs mit einer vorgegebenen Abschneidefre­ quenz arbeiten und somit Phasenschwankungen mit Frequenzen unterhalb dieser Abschneidefrequenz nicht ausgleichen können, ist die in der Taktschalteinrichtung implementierte Phasenre­ gelschaltung nicht auf einen vorgegebenen Frequenzbereich beschränkt, so daß auch niederfrequente Phasenschwankungen der Eingangstakte (Wander) ausgeglichen werden können.

Die in der digitalen Taktschalteinrichtung implementierte Phasenregelschaltung ist nicht auf die Phasensynchronisation eines Ersatztaktes mit einem zugehörigen Haupttakt be­ schränkt. Sie kann ebenso auf die Phasensynchronisation eines Datensignals mit einem Taktsignal oder zweier Datensignale etc. angewendet werden. Das Problem der geeigneten Phasensynchronisation trifft man in nahezu allen digitalen Verarbeitungssystemen an. Dementsprechend eröffnet sich der erfindungsgemäßen Phasenregelschaltung ein breiter Anwen­ dungsbereich. Sie kann beispielsweise für die Datenübertra­ gung über parallele Schnittstellen oder in schnellen RAM-Speichern verwendet werden.

Der Vorteil der vorgestellten Taktschalteinrichtung mit ihrer Phasenregelschaltung gegenüber analogen PLLs oder anderen aufwendigeren digitalen Schaltungen liegt in der Einfachheit ihres Schaltungsaufbaus, wodurch ihre Störanfälligkeit ver­ ringert ist. Eine externe Beschaltung, wie sie bei analogen PLLs notwendig ist, ist bei der erfindungsgemäßen Taktschalt­ einrichtung überflüssig.

Vorteilhaft ist die Taktschalteinrichtung als anwendungsspe­ zifischer Schaltkreis (ASIC) mit digitalen Standardbausteinen realisiert. Im Hinblick auf einen breiten Anwendungsbereich der Erfindung bietet dies die Möglichkeit, die Taktschaltein­ richtung für unterschiedliche Anwendungen flexibel auszuge­ stalten. So ist die Erfindung auf alle Technologien (z. B. CMOS-, Bipolar-Technologie) anwendbar. Die Verwendung von digitalen Standardbausteinen hat zudem den Vorteil, auf gut ausgetestete und damit wenig störanfällige Komponenten zu­ rückgreifen zu können. Eine solche Realisierung der Takt­ schalteinrichtung ist zudem recht preisgünstig.

Vorteilhaft ist die durch die Verzögerungseinheit einstell­ bare maximale Verzögerung des Ersatztaktes bezüglich des Haupttaktes größer als eine Taktperiode. Auf diese Weise ist sichergestellt, daß Phasendifferenzen im Bereich einer ganzen Taktperiode zuverlässig ausgeglichen werden.

Eine vorteilhafte Weiterbildung der Taktschalteinrichtung besteht darin, daß ein in der Phasenerfassungseinheit enthal­ tener Impulsgenerator im wesentlichen zeitgleich mit Haupt­ taktflanken des Haupttaktes Kennzeichnungsimpulse erzeugt, die als Kennzeichnungssignal dienen und deren Impulsbreiten wesentlich kleiner als eine Taktperiode sind, und die Verzö­ gerungseinheit den Ersatztakt solange verzögert, bis eine der aufeinanderfolgenden Ersatztaktflanken des Ersatztaktes mit einem zugehörigen Kennzeichnungsimpuls synchronisiert ist. Die Haupttaktkennzeitpunkte des Haupttaktes sind durch die Zeitpunkte festgelegt, in denen Haupttaktflanken auftreten. Je schmaler die mit den Haupttaktflanken synchronen Kenn­ zeichnungsimpulse sind, desto genauer können die Haupttakt­ kennzeitpunkte mit den Ersatztaktkennzeitpunkten synchroni­ siert werden.

In einer vorteilhaften Weiterbildung erzeugt die Regeleinheit ein binäres Regelsignal, und die Verzögerung des Ersatztaktes bezüglich des Haupttaktes wird in Abhängigkeit des binären Regelsignals in Verzögerungsschritten gleicher Schrittweite erhöht bzw. erniedrigt. Das binäre Regelsignal gibt also die Richtung vor, in welche die Verzögerung verändert wird. Im Hinblick auf die einfache technische Realisierung der der Taktschalteinrichtung, ist es günstig, Verzögerungsschritte gleicher Schrittweite vorzusehen.

Eine vorteilhafte Weiterbildung der Taktschalteinrichtung besteht darin, daß das von der Regeleinheit erzeugte binäre Regelsignal in Abhängigkeit des Binärzustandes, in dem sich der Haupttakt zu den Ersatztaktkennzeitpunkten des verzöger­ ten Ersatztaktes befindet, einen seiner zwei möglichen Werte annimmt. Der Binärzustand des Haupttaktes zu einem vorgegebe­ nen Ersatztaktkennzeitpunkt legt somit fest, ob zur Phasen­ synchronisation die Verzögerung des Ersatztaktes bezüglich des Haupttaktes weiter erhöht oder erniedrigt werden muß.

Vorteilhaft enthält die Regeleinheit einen Zähler, der die Anzahl der Verzögerungsschritt zählt und einen dieser Anzahl entsprechenden Zählerwert erzeugt. Durch diese vorteilhafte Weiterbildung erfaßt die in der Taktschalteinrichtung imple­ mentierte Phasenregelschaltung den tatsächlichen Wert der Phasendifferenz von Ersatztakt und Haupttakt. Obgleich die Phasenregelschaltung eine selbstregulierende Phasensynchroni­ sation vornimmt und die tatsächliche Größe der Phasendiffe­ renz nicht bestimmt werden muß, ist es beispielsweise zu Testzwecken von Vorteil, die Phasendifferenz quantitativ zu erfassen.

Eine weitere vorteilhafte Weiterbildung der Taktschaltein­ richtung besteht darin, daß die Verzögerungseinheit aus einer Reihe von Verzögerungsgliedern besteht, die den Ersatztakt jeweils zusätzlich um die vorgegebene Schrittweite verzögern, und ein von dem Zähler mit dem Zählwert angesteuerter Multi­ plexer die Anzahl der von dem Ersatztakt zu durchlaufenden Verzögerungsglieder bestimmt. Die von der Verzögerungseinheit zu leistende schrittweise Verzögerung des Ersatztaktes ist durch die Anordnung der in Reihe geschalteten Verzögerungs­ glieder auf einfache Weise realisiert.

Vorteilhaft schaltet die Taktüberwachungseinheit die Phasen­ regelschaltung aus und beendet damit die Phasensynchronisati­ on des Ersatztaktes mit dem Haupttakt, sobald einer der beiden Takte ausfällt. Die Komponenten der Phasenregelschal­ tung, wie der Zähler oder der Multiplexer werden somit nicht unnötig angesteuert, und die Phasenregelschaltung kann bei Wiedereinsetzen des ausgefallenen Taktes ausgehend von einem festgelegten Anfangszustand mit der Phasensynchronisation fortfahren.

Vorteilhaft erfaßt die Taktüberwachungseinheit nach einem Ausfall des Haupttaktes den Binärzustand eines an die Stelle des Haupttaktes tretenden Ausfallsignals. Nach einem Ausfall des Haupttaktes liegt an der Taktschalteinrichtung an Stelle des Taktsignals ein Signal an, das in Abhängigkeit der Art der verwendeten Taktübertragung entweder den Binärzustand 1 oder 0 annimmt. Beide Binärzustände können von der Taktüber­ wachungseinheit erfaßt werden, so daß für beide Fälle der Ausfall des Haupttaktes registriert und die Taktumschaltung vollzogen werden kann.

Eine vorteilhafte Weiterbildung der Erfindung besteht darin, daß die Umschalteinheit die phasensynchronisierten Eingangs­ takte zusätzlich verzögert und den nicht zusätzlich verzöger­ ten Haupttakt durch Abtasten mittels Ersatztaktflanken des zusätzlich verzögerten und damit bezüglich des Haupttaktes phasenverschobenen Ersatztaktes auf fehlende Pulse hin über­ wacht bzw. den nicht zusätzlich verzögerten Ersatztakt durch Abtasten mittels Haupttaktflanken des zusätzlich verzögerten und damit bezüglich des Ersatztaktes phasenverschobenen Haupttaktes auf fehlende Pulse hin überwacht. Die digitale Taktschalteinrichtung registriert somit nicht nur den voll­ ständigen Ausfall eines Eingangstaktes, sondern sogar das Fehlen einzelner Pulse. Durch die Eigenschaft, das Fehlen einzelner Pulse in einem Eingangstakt zu registrieren, hebt sich die Erfindung von bekannten Taktschalteinrichtungen ab, die vergleichsweise viel Zeit benötigen, bis sie einen Takt­ ausfall erfassen und somit nicht in der Lage sind, das Fehlen einzelner Pulse zu registrieren.

Vorteilhaft ersetzt die Umschalteinheit fehlende Pulse des Haupttaktes durch Pulse des phasensynchronisierten Ersatztak­ tes und regeneriert somit den Haupttakt. Da der Ersatztakt mit dem Haupttakt phasensynchronisiert ist, können die Pulse des Ersatztaktes an die Stelle der fehlenden Pulse des Haupt­ taktes treten, ohne im Haupttakt Phasenschwankungen zu erzeu­ gen.

Vorteilhaft ersetzt die Umschalteinheit die fehlenden Pulse des Haupttaktes durch Umschalten auf den phasensynchronisier­ ten Ersatztakt.

In einer vorteilhaften Weiterbildung der Erfindung erzeugt die Umschalteinheit Fehlersignale, falls Pulse der Eingangs­ takte ausfallen. Mit dieser Maßnahme kann beispielsweise die Fehleranfälligkeit der Taktübertragung überwacht werden.

Vorteilhaft enthält die Taktschalteinrichtung eine Meßein­ richtung, die einen der Taktperioden der Eingangstakte ent­ sprechenden Zählbegrenzwert erfaßt und dem Zähler zuführt. Mittels des Zählbegrenzwertes ist es möglich, den Zähler bei Phasenschwankungen, die größer als eine Taktperiode sind (beispielsweise Wander oder niederfrequenter Jitter größer als eine Taktperiode), nach einem Über- bzw. Unterlauf auf einen gezielten Zählerwert umzuschalten und Phasensprünge im durchgeschalteten Ausgangstakt zu vermeiden. Dadurch können Wander oder niederfrequenter Jitter erfaßt werden, was mit analogen PLLs nicht möglich ist.

Vorteilhaft enthält die Taktschalteinrichtung eine Entstör­ einrichtung, die gegebenenfalls auftretende Störpulse der Eingangstakte unterdrückt. Die Störpulse können beispielswei­ se durch Ziehen oder Stecken von an der Taktschalteinrichtung angebrachten Kabeln verursacht werden. Das Unterdrücken der Störpulse ist insbesondere im Hinblick auf die Phasensynchro­ nisation der Eingangstakte vorteilhaft, da die Störpulse von der in der Taktschalteinrichtung implementierten Phasenregel­ schaltung möglicherweise als Kennzeichnungsimpulse interpre­ tiert werden und so die Phasensynchronisation kurzzeitig beeinträchtigen können.

Vorteilhaft sind die funktionswesentlichen Bauelemente der Phasenregelschaltung, der Taktüberwachungseinheit und der Umschalteinheit jeweils flankengesteuerte bistabile Kippstu­ fen. Je nach Anwendung der Taktschalteinrichtung können verschiedene Arten von Kippstufen verwendet werden. Dies ermöglicht einen flexiblen Einsatz der vorgestellten Takt­ schalteinrichtung.

Weitere vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen und der folgenden Beschreibung.

Ein Ausführungsbeispiel der Erfindung wird im folgenden an Hand der Figuren näher erläutert. Darin zeigen:

Fig. 1 eine digitale Taktschalteinrichtung,

Fig. 2 und 3 Zeitdiagramme der für die Phasensynchronisati­ on der Takte wesentlichen Signale,

Fig. 4 ein Zeitdiagramm der für das Durch- bzw. Um­ schalten des Taktes wesentlichen Signale,

Fig. 5 eine digitale Meßeinrichtung zum Erfassen eines Zählbegrenzwertes des Zählers,

Fig. 6 eine digitale Entstöreinrichtung,

Fig. 7 ein Zeitdiagramm der Signale, die von der Ent­ störeinrichtung nach Fig. 6 erzeugt werden.

In Fig. 1 ist als Ausführungsbeispiel der Erfindung eine digitale Taktschalteinrichtung dargestellt, die als anwen­ dungsspezifischer integrierter Schaltkreis mit digitalen Standardkomponenten realisiert ist. Zur Erläuterung der Wirkungsweise der Taktschalteinrichtung werden neben Fig. 1 die Fig. 2 bis 4 herangezogen. Diese zeigen Zeitdiagramme von Signalen, die von der Taktschalteinrichtung erzeugt werden.

Der Taktschalteinrichtung werden auf gesonderten Übertra­ gungswegen ein Haupttakt Clock1_In und ein Ersatztakt Clock2_In zugeführt. Vorzugsweise wird der Haupttakt Clock1_In als Ausgangstakt Clock_Out durchgeschaltet. Nur bei einem Ausfall des Haupttaktes Clock1_In wird der Ersatztakt Clock2_In als Ausgangstakt Clock_Out ausgegeben. Die Taktschalteinrichtung hat im wesentlichen drei Grundfunk­ tionen:

1. Phasensynchronisation von Haupt- und Ersatztakt

Der Hauptakt Clock1_In und der Ersatztakt Clock2_In sind in der Regel zueinander phasenverschoben, wobei eine Haupttakt-Phase des Haupttaktes durch eine steigende Flanke im Haupt­ takt und eine Ersatztaktphase durch eine steigende Flanke im Ersatztakt festgelegt ist. Der zeitliche Abstand zwischen Haupttakt- und Ersatztaktphase, d. h. die Phasendifferenz der beiden Takte ist in Fig. 2 und 3 mit PV bezeichnet. In der Taktschalteinrichtung ist eine Phasenregelschaltung imple­ mentiert, deren Komponenten in dem mit I bezeichneten Schal­ tungsteil von Fig. 1 angeordnet sind.

Die Phasenregelschaltung erzeugt zwei, den Eingangstakten entsprechende phasensynchronisierte Signale A, E.

Im folgenden wird der Aufbau und die Funktionsweise der Phasenregelschaltung erläutert. Der Ersatztakt durchläuft eine aus mehreren Verzögerungsgattern 10 bestehende Verzöge­ rungskette 12. Jedes der Verzögerungsgatter 10 verzögert den Eingangstakt Clock2_In um eine Zeit T, die das zeitliche Auflösungsvermögen bestimmt, mit dem die Takte Clock1_In und Clock2_In phasensynchronisiert werden können. Die Anzahl der Verzögerungsglieder ist so bemessen, daß die am Ende der Verzögerungskette 12 auftretende Signalverzögerung größer als eine Taktperiode ist.

Den Verzögerungsgliedern 10 sind UND-Gatter 14 zugeordnet, an denen jeweils der entsprechend der Anzahl der durchlaufenen Verzögerungsgatter 10, um ein Vielfaches von T bezüglich des Haupttaktes Clock1_In verzögerte Ersatztakt Clock2_In anliegt. Die UND-Gatter 14 wirken zusammen mit einem diesen nachgeschalteten ODER-Gatter 16 und einem Decoder 18 als konzentrierender Multiplexer, der von einem Zähler 20 über einen dualen Zählerwert K angesteuert wird. Der Multiplexer wird deshalb als "konzentrierend" bezeichnet, da er nur eines der Signale, die an seinen Eingängen anliegen, an seinen Ausgang übergibt. Der Zähler K bestimmt, nach welchem Verzö­ gerungsglied der Ersatztakt Clock2_In an den Ausgang des Multiplexers, d. h. an den Ausgang des ODER-Gatters 16 über­ geben wird. Das an dem Ausgang des ODER-Gatters 16 erzeugte Verzögerungssignal A entspricht dem entsprechend dem Zähler­ wert K um (K-1)T verzögerten Ersatztakt Clock2_In. Steuert beispielsweise der Zähler 20 den Decoder 18 mit einem dem Dezimalwert 5 entsprechenden Binärwert K = 101 an, so setzt der Decoder 18 dies in einen Ausgangswert 000010000. . . um, wodurch der Ersatztakt Clock2_In um ein Vierfaches von T verzögert an dem Ausgang des ODER-Gatters 16 als Verzöge­ rungssignal A anliegt.

Das Verzögerungssignal A wird einem Takteingang CLK22 eines Stop-D-Flipflops 22, einem Takteingang CLK24 eines Regel-D-Flip­ flops 24 und einem Takteingang CLK20 des Zählers 20 zugeführt, wobei die steigenden Flanken des Verzögerungssi­ gnals A als Abtastflanken für die eben genannten, taktflan­ kengesteuerten Komponenten dienen. Dem Takteingang CLK20 des Zählers 20 und dem Takteingang CLK22 des Stop-D-Flipflops 22 sind Verzögerungsglieder 26a, 26b, 26c bzw. 28 vorgeschaltet, deren Funktionsweise weiter unten erläutert wird. Ein EXOR-Gatter 34 (exclusiv-ODER) erzeugt in Verbindung mit einem diesem nachgeschalteten UND-Gatter 36 und zwei Verzögerungs­ gattern 38, 40 eine Stopimpulsfolge B, deren Stopimpulse der Dauer 2T mit jeder steigenden Flanke des Haupttaktes Clock1_In auftreten. Die Stopimpulsfolge B wird auf einen Eingang D22 des Stop-D-Flipflops 22 gelegt, der die Stopim­ pulse mit dem (durch das Verzögerungsgatter 28 zusätzlich um T verzögerten) Verzögerungssignal A abtastet. In den Fig. 2 und 3 sind in den Schritten 1 bis 4 jeweils vier aufeinander­ folgende steigende Flanken des Verzögerungssignals A darge­ stellt (etwa in der Mitte der jeweiligen Diagramme, mit einem Pfeil bezeichnet) . Solange sich, wie in den Schritten 1, 2, 3 von Fig. 2 und 3 gezeigt, die eben genannten steigenden Flanken im 0-Zustand der Stopimpulsfolge B befinden, liegt ein aus einem Ausgang Q22 des Stop-D-Flipflops 22 herausgeführtes Phasensynchronisationssignal D auf 0. Dieses wird über ein ODER-Gatter 41, dessen Funktionsweise weiter unten erläutert wird, auf einen ENABLE-Eingang 42 des Zäh­ lers 20 geschaltet, so daß dieser eingeschaltet ist (ENABLE). Erst beim zeitlichen Zusammentreffen einer steigenden Flanke des Verzögerungssignals A und eines Stopimpulses der Dauer 2T schaltet des Stop-D-Flipflop 22 das Phasensynchronisationssi­ gnal D auf 1 und hält somit den Zähler 20 über den ENABLE-Ein­ gang 42 an (DISABLE). Dies ist in den Zeitdiagrammen der Fig. 2 und 3 in Schritt 4 dargestellt. Die Stopimpulse des Stopimpulssignals B übernehmen also die Funktion einer Kennzeichnung der steigenden Flanken des Haupttaktes Clock1_In, die das Stop-D-Flipflop 22 zum Beenden der Pha­ sensynchronisation benötigt. An dieser Stelle wird deutlich, wie die Verzögerung T die Auflösung der Phasensynchronisation bestimmt. Je kleiner die Verzögerung T angesetzt ist, desto präziser ist die Phasensynchronisation.

Das Regel-D-Flipflop 24 erzeugt ein Regelsignal C, das an einem Ausgang Q24 des Regel-D-Flipflops 24 anliegt und einen Zählereingang 44 den Zähler 20 ansteuert. Als Eingangsgröße wird dem Regel-D-Flipflop 24 über einen Eingang D24 der durch das Verzögerungsgatter 38 um T verzögerte Haupttakt Clock1_In zugeführt. Abhängig davon, ob sich zu Beginn der Phasensynchronisation die steigende Flanke des Verzögerungs­ signals A im 1- oder 0-Zustand des Haupttaktes Clock1_In befindet, sind zwei Fälle zu unterscheiden, die in den Fig. 2 bzw. 3 dargestellt sind.

Fall 1 (Fig. 2):
Befindet sich zu Beginn der Phasensynchronisation (in Fig. 2 mit Schritt 1 bezeichnet) die erste der vier, in Fig. 2 dargestellten, mit einem Pfeil gekennzeichneten und als Taktflanken für das Regel-D-Flipflop 24 wirkenden steigenden Flanken von A innerhalb des 0-Zustandes von Clock1_In, so liegt an dem Ausgang Q24 das Regelsignal C im Zustand 0 vor. In der Zeit vor Beginn der Phasensynchronisation, d. h. bevor das Regelsignal c definiert in den 0-Zustand übergeht, ist c unbestimmt, wie in Schritt 1 von Fig. 2 dargestellt ist. Das Regelsignal C = 0 wiederum veranlaßt den Zähler 20, den Zählerwert K um 1 zu erhöhen (Counter = up) . Wie oben erwähnt, befindet sich das Phasensynchronisationssignal D am Ausgang Q22 des Stop-D-Flipflops 22 im Zustand 0, so daß der Zähler eingeschaltet ist (ENABLE). Auch das Phasensyn­ chronisationssignal D ist vor Beginn der Phasensynchronisa­ tion, d. h. bevor es definiert in den 0-Zustand übergeht, unbestimmt, wie in Schritt 1 von Fig. 2 in dem Zeitdiagramm von Signal D dargestellt ist.

In Schritt 2 von Fig. 2 durchläuft der Ersatztakt Clock2_In aufgrund des dem Decoder 18 zugeführten, um 1 erhöhten Zählerwertes K ein Verzögerungsgatter 10 mehr als in Schritt 1, bevor es als Verzögerungssignal A an dem Ausgang des ODER-Gatters 16 vorliegt. Die der ersten Flanke nachfolgende zweite steigende Flanke von A tritt bezüglich des an dem Eingang D24 des Regel-D-Flipflops 24 anliegenden Haupttaktes Clock1_In um T früher auf als die erste Flanke von A (Schritt 1). Im Zeitdiagramm von Fig. 2 rückt in Schritt 2 die zweite steigende Datenflanke des Verzögerungssignals A von links näher an den Stopimpuls der Stopimpulsfolge B heran. Das Phasensynchronisationssignal D bleibt jedoch weiterhin im 0-Zustand (ENABLE), so daß der Zähler 20 weiterhin einge­ schaltet ist und den Zählerwert K nochmals um 1 erhöht (Counter = up). In Schritt 3 von Fig. 2 ist der zeitliche Abstand zwischen der dritten steigenden Flanke von A und dem Stopimpuls noch kleiner geworden, wobei das Regelsignal c weiterhin 0 (Counter = up) und das Phasensynchronisationssi­ gnal D weiterhin 0 (ENABLE) ist, und so der Zähler den Zählerwert K nochmals um 1 erhöht.

In Schritt 4 von Fig. 2 fallen schließlich der Stopimpuls und die an dem Takteingang des Stop-D-Flipflops 22 anliegende vierte Flanke von A zeitlich zusammen, so daß das Stop-Flip­ flop 22 das Phasensynchronisationssignal D auf 1 setzt (DISABLE) und damit den Zähler 20 über den ENABLE-Eingang anhält. Der Zähler hält den zuletzt eingestellten Zählerwert K (Counter = stable) fest, so daß der Ersatztakt Clock2_In im folgenden entsprechend dem festgehaltenen Zählerwert K verzögert wird.

Nach viermaligem Inkrementieren des Zählers 20 ist in dem vorliegenden Beispiel die vierte steigende Flanke des Verzö­ gerungssignals A mit einer entsprechenden steigenden Flanke des durch das Verzögerungsgatter 38 um T verzögerten Haupt­ taktes Clock1_In phasensynchronisiert. In Schritt 4 von Fig. 2 entspricht das Signal Clock2_Out dem Verzögerungssignal A und Clock1_Out dem um T verzögerten Haupttakt Clock1_In.

Fall 2 (Fig. 3):
In Fig. 3 ist die Phasensynchronisation erläutert, falls sich die erste der in Fig. 3 dargestellten steigenden Flanken von A (mit einem Pfeil gekennzeichnet) zu Beginn der Phasensyn­ chronisation (Schritt 1) innerhalb des 1-Zustandes des Haupttaktes Clock1_In befindet. In diesem Fall liegt an dem Ausgang Q24 des Regel-D-Flipflops 24 und damit an dem Zähler­ eingang 44 das Regelsignal C = 1 an, so daß der Zähler 20 den Zählerwert K um 1 verringert (Counter = down). Wie in Fall 1 ist in der Zeit vor Beginn der Taktphasenanpassung, d. h. bevor das Regelsignal c definiert in den 1-Zustand übergeht, c unbestimmt, wie in Schritt 1 von Fig. 3 dargestellt ist. Da die erste steigende Flanke von A in dem Zeitdiagramm rechts von dem in der Mitte der Stopimpulsfolge B liegenden Stopim­ puls angeordnet ist, d. h. zu einem späteren Zeitpunkt als dieser auftritt, befindet sich das Phasensynchronisations­ signal im Zustand 0, wodurch der Zähler 20 eingeschaltet ist (ENABLE). Wie in Fall 1 ist auch das Phasensynchronisations­ signal D vor Beginn der Phasensynchronisation, d. h. bevor es definiert in den 0-Zustand übergeht, unbestimmt, wie in Schritt 1 von Fig. 3 in dem Zeitdiagramm von Signal D darge­ stellt ist.

Für die folgenden Schritte 2, 3, 4 gilt das für Fall 1 erläu­ terte entsprechend, mit dem Unterschied, daß der Zähler 20 aufgrund des Regelsignals C = 1 (Counter = down) den Zähler­ wert K in jedem Schritt um 1 verringert, und somit das Verzö­ gerungssignal A mit seinen steigenden Flanken im Zeitdiagramm von rechts an den Stopimpuls von B angenähert wird. In den Schritten 2 und 3 von Fig. 3 bleibt der Zähler 20 über das Phasensynchronisationssignal D = 0 eingeschaltet (ENABLE), da die steigende zweite bzw. dritte Flanke des Verzögerungs­ signals A und der entsprechende Stopimpuls der Stopimpulsfol­ ge B zeitlich nicht zusammenfallen.

Erst in Schritt 4 ist die vierte steigende Flanke von A mit dem Stopimpuls der Dauer 2T synchronisiert, und das Stop-D-Flip­ flop 22 schaltet das Phasensynchronisationssignal D auf 1 (DISABLE), so daß der Zähler 20 angehalten wird. Der Zähler hält den zuletzt eingestellten Wert K fest (Counter = stable), so daß der Ersatztakt Clock2_In im folgenden ent­ sprechend dem festgehaltenen Zählerwert K verzögert wird.

Nach viermaligem Inkrementieren des Zählers 20 ist die vierte steigende Datenflanke des Verzögerungssignals A mit einer entsprechenden steigenden Flanke des durch das Verzögerungs­ gatter 38 um T verzögerten Haupttaktes Clock1_In synchroni­ siert. In Schritt 4 von Fig. 3 entspricht das Signal Clock2_Out dem Verzögerungssignal A und Clock1_Out dem um T verzögerten Haupttakt Clock1_In. Die Signale Clock1_Out und Clock2_Out werden im folgenden nach Fig. 1 mit A mit E bezeichnet.

In dem vorliegenden Beispiel ist vorausgesetzt, daß die Phasenschwankungen der Takte (Jitter) den Normen entsprechend klein sind. Langsame periodische Schwankungen der Takt­ frequenzen um einen vorgegebenen Mittelwert (Wander) sind jedoch erlaubt und werden von der Phasenregelschaltung ausgeglichen. Wenn die phasensynchronisierten Takte A, E durch Schwankungen der Taktfrequenz oder eine andere Störung in einen Zustand geraten, in dem sie zueinander nicht phasensynchronisiert sind, wird wie in Fall 1 verfahren, falls die entsprechende steigende Flanke von A zeitlich mit dem 0-Zustand des Haupttaktes Clock1_In zusammenfällt (Schritt 1 in Fig. 2), bzw. wie in Fall 2, falls die entspre­ chende steigende Flanke von A zeitlich mit dem 1-Zustand des Haupttaktes Clock1_In zusammenfällt (Schritt 1 in Fig. 3).

Bei einer Schwankung, die größer als eine Taktperiode ist, schaltet der Zähler 20 entsprechend von dem höchsten Wert auf den niedrigsten um und umgekehrt. Dadurch erfährt das Verzö­ gerungssignal A größere Phasensprünge, die innerhalb von einigen Pulsen ausgeglichen werden. Diese Phasensprünge haben keinen Einfluß auf den Ausgangstakt Clock_Out, da der Haupt­ takt Clock1_In immer bevorzugt wird. Es kann nur dann zu Phasensprüngen im Ausgangstakt Clock_Out kommen, wenn der Zähler 20 wie beschrieben vom höchsten Wert auf den niedrig­ sten oder umgekehrt umschaltet und gleichzeitig der Haupttakt Clock1_In ausfällt. Die Wahrscheinlichkeit dafür ist jedoch sehr gering. Trotzdem kann dieser Nachteil durch zusätzliche Maßnahmen behoben werden, wie weiter unten erläutert wird.

Die Verzögerungsglieder 26a, 26b, 26c an dem Takteingang CLK20 des Zählers 20 dienen dazu, die Haltezeit und die Setzzeit für das an dem Eingang 44 des Zählers 20 anliegende Regelsignal c einzuhalten und das Schalten des Multiplexers innerhalb des 1-Zustandes des Verzögerungssignals A sicher­ zustellen. So benötigt der aus den UND-Gattern 14 und dem ODER-Gatter 16 bestehende Multiplexer eine bestimmte, von der verwendeten Technologie abhängige Zeit, um den von dem Zähler gelieferten Zählerwert K in das entsprechende Verzögerungssi­ gnal umzusetzen. Die Verzögerungsglieder 26a, 26b, 26c verhindern, daß der Zähler 20 weiterzählt, bevor der Multi­ plexer umgeschaltet hat. Die in diesem Ausführungsbeispiel benötigte Zeit für den Umschaltvorgang des Multiplexers beträgt etwas weniger als 3T und ist in den Zeitdiagrammen des Verzögerungssignals A (Fig. 2, Fig. 3, Fig. 4) durch ein dreieckiges Symbol DR angedeutet. Das Verzögerungsgatter 28 an dem Takteingang CLK22 des Stop-D-Flipflops 22 dient eben­ falls der Einhaltung der Halte- und Setzzeit.

Das Regelsignal C wird im RESET-Eingang R22 des Stop-D-Flip­ flops 22 zugeführt, um zu verhindern, daß der Zähler 20 durch Störsignale abgeschaltet wird, bevor die Phasensyn­ chronisation beendet ist. Liegt an dem RESET-Eingang R22 ein Signal R = 0, so gibt das Stop-D-Flipflop 22 unabhängig vom Zustand des Signals B an dem Eingang D22 das Phasensynchroni­ sationssignal D = 0 aus, d. h. der Zähler 20 ist eingeschal­ tet. Nur für C = 1 und damit R = 1 läßt sich der Zähler 20 über die an dem Stop-D-Flipflop anliegende Impulsfolge B ausschalten. Ein RESET-Eingang R24 des Regel-D-Flipflops 24 hat in dem Ausführungsbeispiel keine Funktion und ist unbe­ schaltet, d. h. es liegt das Signal 1 an ihm an.

2. Taktüberwachung

In der Taktschalteinrichtung ist eine Taktüberwachungseinheit implementiert, deren Komponenten im wesentlichen in dem mit II bezeichneten Schaltungsteil von Fig. 1 angeordnet sind. Die Taktüberwachungseinheit hält bei einem Ausfall eines der beiden Takte Clock1_In, Clock2_In den Zähler 20 an und unterbricht damit die Synchronisationsvorgang der beiden Takte.

Die funktionswesentlichen Komponenten der Taktüberwachungs­ einheit sind ein erstes flankengesteuertes Überwachungs-D-Flipflop 50, ein zweites flankengesteuertes Überwachungs-D-Flipflop 52, ein EXNOR-Gatter 54 (exclusiv-NOR) und das ODER-Gatter 41.

Einem Takteingang CLK 52 des zweiten Überwachungs-D-Flipflops 52 wird ein Signal zugeführt, das sich durch Verzögerungs­ glieder 56a, 56b um 2T verzögert aus dem Verzögerungssignal A ergibt. Dieses Signal wird ferner nach Invertierung durch ein Invertier-Glied 58 auf einen Takteingang CLK 50 des ersten Überwachungs-D-Flipflops 50 gelegt. An Ausgängen Q50 bzw. Q52 des ersten Überwachungs-D-Flipflops 50 bzw. des zweiten Überwachungs-D-Flipflops 52 liegen Überwachungssignale P bzw. Q an. Die beiden Überwachungssignale P, Q werden dem EXNOR-Gatter 54 zugeführt. Dieses erzeugt ein Phasensyn­ chronisationssignal O, das mit dem Phasensynchronisationssi­ gnal D an dem ODER-Gatter 41 anliegt.

Um die Wirkungsweise der Taktüberwachungseinheit zu erläu­ tern, wird im folgenden neben Fig. 1 die Fig. 4 herangezogen, in der die für die Taktüberwachung wesentlichen Signale A, P, Q und O in Zeitdiagrammen aufgetragen sind.

Abhängig davon, welcher der beiden Takte Clock1_In, Clock2_In ausgefallen ist, sind zwei Fälle zu unterscheiden.

Fall 1:
Fällt der Ersatztakt Clock2_In aus, so erhält der Zähler 20 über seinen Takteingang CLK 20 keinen Takt, wodurch der Zähler 20 angehalten wird und den zuletzt gesetzten Zähler­ wert K festhält (Verzögerungssignal A in Fig. 4). Ein Ausfall des Ersatztaktes Clock2_In hat keinen Einfluß auf den Aus­ gangstakt Clock_Out, wie weiter unten erläutert wird.

Fall 2:
Ein Ausfall des Haupttaktes Clock1_In wird über die Überwa­ chungs-D-Flipflops 50, 52 und über das EXNOR-Gatter 54 er­ faßt. Mit diesen Schaltungskomponenten wird das Signal E, das mit dem Verzögerungssignal A phasensynchronisiert ist, auf die alternierende Abfolge von 1- und 0-Zuständen in noch zu beschreibender Weise überprüft. Das Signal E wird dem ersten Überwachungs-D-Flipflop 50 über einen Eingang D50 und dem zweiten Überwachungs-D-Flipflop 52 über einen Eingang D52 zugeführt. Da das erste Überwachungs-D-Flipflop 50 mit dem um 2T verzögerten, invertierten Verzögerungssignals A getaktet wird und das Signal E mit dem Verzögerungssignal A phasensynchronisiert ist, liegt die das Überwachungs-D-Flip­ flop 50 schaltende, steigende Flanke immer im 0-Zustand von E, so daß das Überwachungssignal P stets 0 ist (Überwachungssignal P in Fig. 4).

Im Gegensatz dazu wird das zweite Überwachungs-D-Flipflop 52 mit dem um 2T verzögerten, aber nicht invertierten Verzöge­ rungssignal A abgetaktet, während an dem Eingang D52 dieses Flipflops wiederum das Signal E anliegt. Da das Signal E mit dem Verzögerungssignal A phasensynchronisiert ist, liegt die das Überwachungsflipflop 52 schaltende, steigende Flanke bei vorhandenem Haupttakt Clock1_In stets innerhalb des 1-Zu­ standes von E, so daß das Überwachungssignal Q in diesem Fall immer 1 ist. Die Taktüberwachungseinheit des Ausfüh­ rungsbeispiels erlaubt es somit, einen Ausfall des Haupttak­ tes Clock1_In zu registrieren, unabhängig davon, ob dieser nach dem Ausfall konstant 1 oder konstant 0 ist. Ist bei einem Taktausfall der Haupttakt Clock1_In bzw. das Signal E ständig 0, so wird dies über das Überwachungssignal Q erfaßt, während ein ständiger 1-Zustand des Haupttaktes durch das Überwachungssignal P angezeigt wird. In Fig. 4 ist beispiel­ haft ein Taktausfall von E dargestellt, der sich durch den Abfall des Überwachungssignals Q von 1 auf 0 äußert. Der Haupttakt ist in diesem Beispiel nach dem Ausfall 0, so daß dieses von dem Überwachungssignal Q registriert wird. Die Überwachungssignale P und Q liegen an dem EXNOR-Glied 22 an, dessen Ausgangssignal O solange 0 ist, wie der Haupttakt Clock1_In bzw. E nicht ausfällt, d. h. entweder P = 1 und Q = 0 oder P = 0 und Q = 1 ist. Bei einem Ausfall des Haupttaktes wird das Phasensynchronisationssignal O = 1 und hält den Zähler 20 über das ODER-Glied 41 an. Über das ODER-Glied 41 kann somit der Zähler sowohl über das Stop-D-Flipflop 22 als auch über das EXNOR-Gatter 54 angehalten werden. Die RESET-Ein­ gänge R50, R52 der Überwachungs-D-Flipflops 50, 52 haben in diesem Ausführungsbeispiel keine Funktion und somit unbeschaltet, d. h. an den RESET-Eingängen liegt jeweils das Signal 1 an.

3. Taktdurch- bzw. Taktumschaltung, Wiederherstellen des Haupttaktes

In der Taktschalteinrichtung ist eine Umschalteinheit imple­ mentiert, die durch die Schaltungskomponenten realisiert ist, die in dem mit III bezeichneten Schaltungsteil von Fig. 1 angeordnet sind. Die funktionswesentlichen Elemente der Umschalteinheit sind ein flankengesteuertes Ersatztakt-D-Flip­ flop 60 und ein flankengesteuertes Haupttakt-D-Flipflop 62.

Das Signal E, d. h. im wesentlichen der Haupttakt Clock1_In wird durch Verzögerungsgatter 64a, 64b, 64c um 3T verzögert und liegt als Signal G an einem Takteingang CLK60 des Flipflops 60 an und schaltet dieses mit seinen steigenden Signalflanken. Einem Eingang D60 des Flipflops 60 wird ferner das mit dem Signal E phasensynchronisierte Verzögerungssignal A zugeführt. Dementsprechend wird das Signal A durch Verzögerungsgatter 66a, 66b, 66c um 3T verzögert und liegt als Signal F an einem Takteingang CLK62 des Flipflops 62 an und schaltet dieses mit seinen steigenden Datenflanken. In Fig. 4 sind die beiden Paare A-E und F-G phasensynchronisier­ ter Signale in den ersten vier Zeitdiagrammen dargestellt. Durch die Anordnung der Flipflops 60, 62 und die Verzögerung der ihnen zugeführten Signale wird der eine, nicht weiter verzögerte Eingangstakt A bzw. E mit dem anderen, verzögerten Eingangstakt E bzw. F auf fehlende Pulse hin überwacht. Die Anzahl der Verzögerungsglieder 64a, 64b, 64c bzw. 66a, 66b, 66c hängt von der Setz- und Haltezeit der jeweiligen Flipflops 60, 62 ab. Bei ausfallfreiem Signal E, d. h. vor­ handenem Takt Clock1_In liegt die steigende Flanke des Si­ gnals F stets im 1-Zustand von E. Ein an einem Ausgang Q62 des Flipflops 62 herausgeführtes Signal I ist in diesem Fall konstant 1 (High). Fällt ein Puls von E aus, so wird dies durch I = 0 registriert, wie in Fig. 4 in dem Zeitdiagramm des Signals I durch den Pfeil angedeutet ist. Das Signal I wird als Fehlersignal Clock1_Error ausgegeben. Entsprechend ist ein an einem Ausgang Q60 des Flipflops 60 anliegendes Si­ gnal H bei ausfallfreiem Verzögerungssignal A, d. h. vor­ handenem Ersatztakt Clock2_In konstant 1 (High). Erst bei einem Ausfall eines Pulses von A wird das Signal H = 0 und zeigt einen Taktausfall von Clock1_In an, wie in Fig. 4 in dem Zeitdiagramm des Signals H durch den Pfeil angedeutet ist. Das Signal H wird als Fehlersignal Clock2_Error ausgege­ ben.

Aus den beiden phasensynchronisierten Signalen F, G werden über die Verzögerungsglieder 70a, 70b, 70c bzw. 72a, 72b, 72c die Signale J bzw. K erzeugt. Das Signal J liegt an einem UND-Gatter 74 an, und das Signal K wird einem UND-Gatter 76 zugeführt. Der Ausfall von Haupttakt Clock1_In bzw. Ersatz­ takt Clock2_In spiegelt sich in Fig. 4 wiederum in dem Signal K bzw. J wieder (mit Pfeil gekennzeichnet). Das Signal I wird dem UND-Gatter 76 nicht invertiert zugeführt, während es an dem UND-Gatter 74 durch ein Invertiergatter 78 invertiert anliegt. Durch diese Anordnung der Schaltungskomponenten werden fehlende Pulse des Haupttaktes Clock1_In durch die entsprechenden Pulse des Ersatztaktes Clock2_In ersetzt. Das UND-Gatter 76 liefert nämlich ein dem Haupttakt Clock1_In entsprechendes verzögertes Signal M, das in Fig. 4 dar­ gestellt ist. Das UND-Gatter 74 gibt ein Signal L aus, das gerade die dem Signal M fehlenden Pulse erzeugt und sonst 0 ist, wie ein Vergleich der Zeitdiagramme der Signale M, L in Fig. 4 zeigt. Die Signale M, L werden einem ODER-Gatter 80 zugeführt, das schließlich ein Signal N ausgibt. Dieses Si­ gnal N ist im wesentlichen durch das Signal M gegeben, wobei fehlende Pulse des Signals M durch die entsprechenden Pulse des Signals L ersetzt werden. Das Signal N wird als Ausgangs­ takt Clock_Out ausgegeben. Über das Invertiergatter 78 wird somit von dem Haupttakt Clock1_In auf den Ersatztakt Clock2_In geschaltet und fehlende Pulse des Haupttaktes durch die entsprechenden Pulse des Ersatztaktes ersetzt, falls ein Ausfall des Haupttaktes Clock1_In das Wiederherstellen des Taktes notwendig macht.

Das Phasensynchronisationssignal D wird zusätzlich an einen Hold-Eingang (Halte-Eingang) H60 des Flipflops 60 und an einen Hold-Eingang (Halte-Eingang) H62 des Flipflops 62 angelegt. Damit ist gewährleistet, daß die Wiederherstellung des Haupttaktes Clock1_In durch den Ersatztakt Clock2_In nur dann erfolgt, wenn das Phasensynchronisationssignal D = 1 ist, d. h. der Zähler angehalten ist und die beiden Takte pha­ sensynchronisiert sind. Liegt an dem Hold-Eingang H60 des Flipflops 60 bzw. an dem Hold-Eingang H62 des Flipflops 62 das Phasensynchronisationssignal D = 0 an (Low = Hold), so sind die Flipflops 60, 62 nicht schaltbar, und der Haupttakt kann nicht wiederhergestellt werden. Dadurch wird vermieden, daß Phasensprünge entstehen, wenn von dem Ersatztakt Clock2_In wieder auf den Haupttakt Clock1_In umgeschaltet wird und sich die Phase des Haupttaktes Clock1_In beispielsweise wegen einer langsamen Phasenschwankung in der Zwischenzeit gegenüber Clock2_In verschoben hat. Beim Wiederherstellen des Haupttaktes Clock1_In durch den Ersatz­ takt Clock2_In entsteht ein gewisser Phasenfehler, der abhängig von der Auflösung T die 1- bzw. 0-Zustände des Ausgangstaktes Clock_Out entsprechend verkürzt oder verlän­ gert. Je kleiner die Verzögerungsdauer T der einzelnen Verzögerungsglieder 10 der Verzögerungskette 12 angesetzt ist, desto besser ist die zeitliche Auflösung und desto klei­ ner ist der entstehende Phasenfehler. Die Verzögerungsdauer T sollte individuell für die eingesetzte Technologie gewählt werden.

Wie bei der Erläuterung der Phasensynchronisation von Haupt­ takt Clock1_In und Ersatztakt Clock2_In erwähnt, treten beim Umschalten des Zählers 20 von dem höchsten Zählerwert auf den niedrigsten und umgekehrt größere Phasensprünge des Verzögerungssignals A auf, die innerhalb einiger Pulse ausgeglichen werden können. Da stets der Haupttakt bevorzugt durchgeschaltet wird, haben diese Phasensprünge des Verzöge­ rungssignals A in der Regel keinen Einfluß auf den Ausgangs­ takt Clock_Out. Wird jedoch der Zähler 20 auf die eingangs genannte Art umgeschaltet und fällt gleichzeitig der Haupt­ takt Clock1_In aus, so treten tatsächlich größere Phasen­ sprünge im Ausgangstakt Clock_Out auf. Wie oben erwähnt, ist die Wahrscheinlichkeit dafür jedoch sehr gering. Trotzdem können Phasensprünge sicher vermieden werden, indem die Anzahl der benötigten Verzögerungsgatter 10 der Verzöge­ rungskette 12 so angesetzt wird, daß die gesamte Verzöge­ rungsdauer der Verzögerungskette 12 eine Taktperiode ist. Dazu muß die Anzahl der benötigten Verzögerungsgatter 10 für eine Taktperiode kontinuierlich gezählt werden und der Zählerwert des Zählers 20 entsprechend eingestellt werden.

Fig. 5 zeigt eine digitale Meßeinrichtung mit der ein der Taktperiode eines Eingangstaktes Clock_In entsprechender Zählbegrenzwert des Zählers bestimmt wird.

Der Eingangstakt Clock_In durchläuft die aus mehreren, hin­ tereinander geschalteten Verzögerungsgattern 10 bestehende Verzögerungskette 12. Die Verzögerungszeit der gesamten Verzögerungskette beträgt mehr als eine Taktperiode des Ein­ gangstaktes Clock_In. Jedes der Verzögerungsgatter 10 verzö­ gert den Eingangstakt Clock_In um eine Zeit T. Den Verzöge­ rungsgliedern 10 sind D-Flipflops 94 zugeordnet. An Eingängen D94 der D-Flipflops 94 liegt der Eingangstakt Clock_In je­ weils entsprechend der Anzahl der durchlaufenen Verzögerungs­ gatter 10, um ein Vielfaches von T verzögert an. UND-Gatter 96 sind jeweils zwei aufeinanderfolgenden D-Flipflops 94 zugeordnet. Ein einzelnes UND-Gatter 96 ist dabei mit einem Ausgang Q eines ersten D-Flipflops 94 und einem invertierten Ausgang Q des nachfolgenden D-Flipflops verbunden. Die D-Flipflops 94 werden mit den steigenden Flanken des Eingangs­ taktes Clock_In abgetastet. Auf diese Weise erfassen die UND-Gatter 96 den 1-0-Übergang der letzten in der Verzögerungs­ kette 12 zwischengespeicherten Taktperiode. Als Ergebnis ergibt sich beispielsweise 000000100. . ., d. h. das siebte D-Flipflop 94 detektiert einen 1-0-Übergang. Dieses Ergebnis wird über die UND-Gatter 96 einem Codierer 98 zugeführt. Der Codierer wandelt das Ergebnis in einen Zählwert, in diesem Beispiel . . .000111 um und gibt es an den Zähler 20 als Zähl­ begrenzwert KMAX weiter. Dadurch wird erreicht, daß der Zähler 20 den Eingangstakt nach jedem Über- bzw. Unterlauf auf einen gezielten Zählwert umschaltet.

In Fig. 6 ist eine digitale Entstöreinrichtung dargestellt, mit der Störpulse in einem Eingangstakt Clock_In unterdrückt werden können. Diese Störpulse können beispielsweise durch Ziehen oder Stecken von an der Taktschalteinrichtung ange­ brachten Kabel verursacht werden. Die Störpulse sind in dem Zeitdiagramm von Fig. 7 mit SP bezeichnet. Der Eingangstakt Clock_In wird dabei einem flankengesteuerten Entstör-D-Flip­ flop 100 zugeführt. Der Eingangstakt Clock_In liegt an einem Eingang D100 des Entstör-D-Flipflops 100 an. Der Ein­ gangstakt Clock_In wird durch zwei Verzögerungsgatter 102a, 102b um 2T verzögert. Die den Entstör-D-Flipflop 100 schal­ tenden, steigenden Flanken eines so entstandenen Signals X liegen an einem Takteingang CLK100 des Flipflops 100 an. Das so beschaltete Flipflop 100 liefert ein Ausgangssignal Y, das einem UND-Gatter 104 zugeführt wird. Ferner liegt an dem UND-Gatter 104 das durch ein Verzögerungsgatter 106 zusätzlich um T verzögerte Signal x als Signal Y an. Das UND-Gatter schließlich gibt ein dem Eingangstakt Clock_In entsprechen­ des, jedoch entstörtes Taktsignal Clock_Out aus. In Fig. 8 sind die Zeitdiagramme des Eingangstaktes Clock_In und die in der Entstöreinrichtung erzeugten Signale X, Y, Z, Clock_Out dargestellt. Zu den mit dem Pfeilen gekennzeichneten Zeit­ punkten werden Kabel von der Taktschalteinrichtung entfernt oder auf diese gesteckt. Dadurch ergeben sich die in den Signalen Clock_In X, Y dargestellten schmalen Pulse. Wie ein Vergleich der Takte Clock_In und Clock_Out zeigt, werden die schmalen Störpulse SP durch die Entstöreinrichtung nach Fig. 6 aus dem Taktsignal entfernt.

Über die Verzögerungsgatter 102a, 102b wird die maximale Pulsbreite festgelegt, welche die Störpulse haben dürfen, um als solche erkannt und aus dem Taktsignal entfernt zu werden.

Die Anwendung der Entstöreinrichtung nach Fig. 6 beschränkt sich nicht auf das Entstören eines Eingangstaktes. Sie kann beispielweise auch zum Unterdrücken von Störpulsen in einem Datensignal verwendet werden.

Claims (35)

1. Verfahren zum Durchschalten eines Eingangstaktes aus ei­ ner Mehrzahl von Eingangstakten (Clock1_In, Clock2_In) mit gleichem Impuls-Pausen-Verhältnis bei einer taktge­ steuerten Datensignalübertragung, wobei die Eingangstakte hinsichtlich eines Ausfalls überwacht werden, ein vorge­ gebener Eingangstakt (Clock1_In) bevorzugt durchgeschal­ tet und im Falle seines Ausfalls ein anderer Eingangstakt (Clock2_In) durchgeschaltet wird, dadurch gekennzeichnet, daß die Eingangstakte miteinander phasensynchronisiert werden und daß bei Ausfall des bevorzugten Eingangstaktes auf einen anderen, mit dem bevorzugten Eingangstakt phasensynchronisierten Eingangstakt umgeschaltet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es auf ein digitales System mit einem bevorzugten Haupttakt (Clock1_In) und einem Ersatztakt (Clock2_In) angewendet wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß bei der Phasensynchronisation des Ersatztaktes (Clock2_In) mit dem Haupttakt (Clock1_In) ein Kennzeich­ nungssignal (B) erzeugt wird, das Haupttaktkennzeitpunkte des Haupttaktes (Clock1_In) festlegt, daß ein durch eine Ersatztaktflanke festgelegter Ersatztaktkennzeitpunkt des Ersatztaktes (Clock2_In) mit einem zugehörigen Haupt­ taktkennzeitpunkt auf Übereinstimmung verglichen wird und daß bei einer Abweichung der beiden Kennzeitpunkte von­ einander die Phasendifferenz von Ersatztakt (Clock2_In) und Haupttakt (Clock1_In), die durch den zeitlichen Ab­ stand des Ersatztaktkennzeitpunktes von dem zugehörigen Haupttaktkennzeitpunkt gegeben ist, schrittweise verzö­ gert wird, indem eine Verzögerung des Ersatztaktes be­ züglich des Haupttaktes (Clock1_In) schrittweise in eine Richtung erhöht bzw. verringert wird, bis ein nachfolgen­ der, durch eine nachfolgende Datensignalflanke festgeleg­ ter Ersatzkennzeitpunkt mit einem nachfolgenden Taktkenn­ zeitpunkt übereinstimmt.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die maximale Verzögerung des Ersatztaktes (Clock2_In) be­ züglich des Haupttaktes (Clock1_In) größer als eine Takt­ periode angesetzt wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß im wesentlichen zeitgleich mit Haupttaktflanken des Haupt­ taktes (Clock1_In) Kennzeichnungsimpulse erzeugt werden, die als Kennzeichnungssignal (B) dienen und deren Impuls­ breiten wesentlich kleiner als eine Taktperiode sind, und daß der Ersatztakt (Clock2_In) bezüglich des Haupttaktes (Clock1_In) schrittweise so lange verzögert wird, bis eine der aufeinanderfolgenden Ersatztaktflanken des Er­ satztaktes (Clock2_In) mit einem zugehörigen Kennzeich­ nungsimpuls synchronisiert ist.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß ein Regelsignal (C) erzeugt wird, mit dem die Verzögerung des Ersatztaktes (Clock2_In) bezüglich des Haupttaktes (Clock1_In) in Verzögerungsschritten gleicher Schrittweite (T) erhöht bzw. erniedrigt wird.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Verzögerung des Ersatztaktes (Clock2_In) bezüglich des Haupttaktes (Clock1_In) abhängig von dem Binärzu­ stand, in dem sich der Haupttakt zu den Kennzeitpunkten des verzögerten Ersatztaktes (A) befindet, erhöht bzw. erniedrigt wird.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Anzahl der Verzögerungsschritte gezählt wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß nach erfolgter Phasensynchronisation des Ersatztaktes (Clock2_In) mit dem Kennzeichnungssignal (B) die Anzahl der Verzögerungsschritte festgehalten wird.

10. Verfahren nach einem der Ansprüche 2 bis 9, dadurch gekennzeichnet, daß nach einem Ausfall des Haupttaktes (Clock1_In) der Binärzustand eines an die Stelle des Haupttaktes (Clock1_In) tretenden Ausfallsignals erfaßt wird.

11. Verfahren nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die phasensynchronisierten Eingangs­ takte (E, A) jeweils zusätzlich verzögert werden und daß durch Abtasten des nicht zusätzlich verzögerten Haupttak­ tes (E) mittels Ersatztaktflanken des zusätzlich verzö­ gerten und damit bezüglich des Haupttaktes (E) phasenver­ schobenen Ersatztaktes (F) der Haupttakt (E) auf fehlende Pulse hin überwacht wird bzw. durch Abtasten des nicht zusätzlich verzögerten Ersatztaktes (A) mittels Haupt­ taktflanken des zusätzlich verzögerten und damit bezüg­ lich des Ersatztaktes (A) phasenverschobenen Haupttaktes (G) der Ersatztakt (A) auf fehlende Pulse hin überwacht wird.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß fehlende Pulse des Haupttaktes (E) durch Pulse des pha­ sensynchronisierten Ersatztaktes (A) ersetzt werden und somit der Haupttakt regeneriert wird.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die fehlenden Pulse des Haupttaktes (E) durch Umschalten auf den phasensynchronisierten Ersatztakt (A) ersetzt werden.

14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch ge­ kennzeichnet, daß fehlende Pulse der Eingangstakte (Clock1_In, Clock2_In) durch Fehlersignale (Clock1_Error, Clock2_Error) angezeigt werden.

15. Verfahren nach einem der Ansprüche 2 bis 14, dadurch ge­ kennzeichnet, daß ein der Taktperiode der Eingangstakte (Clock1_In), Clock2_In) entsprechender Zählbegrenzwert (KMAX) erfaßt wird.

16. Verfahren nach einem der vorhergehenden Ansprüche, da­ durch gekennzeichnet, daß gegebenenfalls auftretende Störpulse der Eingangstakte unterdrückt werden.

17. Digitale Taktschalteinrichtung zum Durchführen des Ver­ fahrens nach einem der vorhergehenden Ansprüche, wobei der Taktschalteinrichtung Eingangstakte (Clock1_In, Clock2_In) mit gleichem Impuls-Pausen-Verhältnis zuge­ führt werden, und sie ausgestattet ist mit einer Takt­ überwachungseinheit zum Überwachen der Eingangstakte hinsichtlich eines Ausfalls und einer Umschalteinheit, die einen vorgegebenen Eingangstakt (Clock1_In) bevorzugt durchschaltet oder einen anderen Eingangstakt (Clock2_In) durchschaltet, falls der vorgegebene Eingangstakt ausfällt, dadurch gekennzeichnet, daß die Taktschalteinrichtung eine Phasenregelschaltung zur Phasensynchronisation der Eingangstakte enthält und daß die Umschalteinheit bei Ausfall des bevorzugten Eingangs­ taktes auf einen anderen, mit dem bevorzugten Ein­ gangstakt phasensynchronisierten Eingangstakt umschaltet.

18. Digitale Taktschalteinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß sie als anwendungsspezifischer Schaltkreis mit digitalen Standardbausteinen realisiert ist.

19. Digitale Taktschalteinrichtung nach Anspruch 18, dadurch gekennzeichnet, daß ihr ein bevorzugter Haupttakt (Clock1_In) und ein Ersatztakt (Clock2_In) zugeführt wird.

20. Digitale Taktschalteinrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die Phasenregelschaltung eine Pha­ senerfassungseinrichtung enthält, die zum Erzeugen eines Haupttaktkennzeitpunkte des Haupttaktes (Clock1_In) fest­ legenden Kennzeichnungssignal (B), zum Vergleichen eines durch eine Ersatztaktflanke festgelegten Ersatztaktkenn­ zeitpunktes des Ersatztaktes (Clock2_In) mit einem zuge­ hörigen Haupttaktkennzeitpunkt und zum Erzeugen eines bi­ nären Phasensynchronisationssignals (D) ausgebildet ist, das eine Übereinstimmung der beiden Kennzeitpunkte bzw. eine Abweichung der beiden Kennzeitpunkte voneinander anzeigt, und daß die Phasenregelschaltung weiterhin aus­ gestattet ist mit einer Verzögerungseinheit (12) , die hinsichtlich einer Verzögerung des sie durchlaufenden Er­ satztaktes (Clock2_In) einstellbar ist, und mit einer Re­ geleinheit (24), die bei einer Abweichung der beiden Kennzeitpunkte voneinander die durch den zeitlichen Ab­ stand des Ersatztaktkennzeitpunktes von dem zugehörigen Haupttaktkennzeitpunkt gegebene Phasendifferenz von Er­ satztakt (Clock2_In) und Haupttakt (Clock1_In) schritt­ weise verringert, indem sie die Verzögerung des Ersatz­ taktes (Clock2_In) bezüglich des Haupttaktes (Clock1_In) schrittweise in eine Richtung erhöht bzw. verringert, bis das binäre Phasensynchronisationssignal (D) die Überein­ stimmung eines nachfolgenden, durch eine nachfolgende Er­ satztaktflanke festgelegten Ersatztaktkennzeitpunktes mit einem nachfolgenden Haupttaktkennzeitpunkt anzeigt.

21. Digitale Taktschalteinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die durch die Verzögerungseinheit einstellbare maximale Verzögerung des Ersatztaktes (Clock2_In) bezüglich des Haupttaktes (CLockl_In) größer als eine Taktperiode ist.

22. Digitale Taktschalteinrichtung nach Anspruch 21, dadurch gekennzeichnet, daß ein in der Phasenerfassungseinheit enthaltener Impulsgenerator (36 bis 40) im wesentlichen zeitgleich mit Haupttaktflanken des Haupttaktes (Clock1_In) Kennzeichnungsimpulse erzeugt, die als Kenn­ zeichnungssignal (B) dienen und deren Impulsbreiten we­ sentlich kleiner als eine Taktperiode sind, und daß die Verzögerungseinheit (12) den Ersatztakt (Clock2_In) schrittweise so lange verzögert, bis eine der aufeinan­ derfolgenden Ersatztaktflanken des Ersatztaktes mit einem zugehörigen Kennzeichnungsimpuls synchronisiert ist.

23. Digitale Taktschalteinrichtung nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, daß die Regeleinheit (24) ein binäres Regelsignal (C) erzeugt und die Verzöge­ rung des Ersatztaktes (Clock2_In) bezüglich des Haupttak­ tes (Clock1_In) in Abhängigkeit des binären Regelsignals in Verzögerungsschritten gleicher Schrittweite (T) erhöht bzw. erniedrigt wird.

24. Digitale Taktschalteinrichtung nach Anspruch 23, dadurch gekennzeichnet, daß das von der Regeleinheit (24) erzeug­ te binäre Regelsignal (C) in Abhängigkeit des Binärzu­ standes, in dem sich der Haupttakt (Clock1_In) zu den Da­ tenkennzeitpunkten des verzögerten Ersatztaktes (A) be­ findet, einen seiner zwei möglichen Werte annimmt.

25. Digitale Taktschalteinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß die Regeleinheit (24) einen Zähler (20) enthält, der die Anzahl der Verzögerungsschritte zählt und einen dieser Anzahl entsprechenden Zählwert (K) erzeugt.

26. Digitale Taktschalteinrichtung nach Anspruch 25, dadurch gekennzeichnet, daß die Verzögerungseinheit (12) aus ei­ ner Reihe von Verzögerungsgliedern (10) besteht, die den Ersatztakt (Clock2_In) jeweils zusätzlich um die vorgege­ bene Schrittweite (T) verzögern, und ein von dem Zähler (20) mit dem Zählerwert (K) angesteuerter Multiplexer die Anzahl der von dem Ersatztakt zu durchlaufenden Ver­ zögerungsglieder bestimmt.

27. Digitale Taktschalteinrichtung nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, daß die Taktüberwa­ chungseinheit die Phasenregelschaltung aus schaltet und damit die Phasensynchronisation des Ersatztaktes (Clock2_In) mit dem Haupttakt (Clock1_In) beendet, sobald einer der beiden Takte ausfällt.

28. Digitale Taktschalteinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß die Taktüberwachungseinheit nach ei­ nem Ausfall des Haupttaktes (Clock1_In) den Binärzustand eines an die Stelle des Haupttaktes (Clock1_In) tretenden Ausfallsignals erfaßt.

29. Digitale Taktschalteinrichtung nach einem der Ansprüche 21 bis 28, dadurch gekennzeichnet, daß die Umschaltein­ heit die phasensynchronisierten Eingangstakte (E, A) zu­ sätzlich verzögert und den nicht zusätzlich verzögerten Haupttakt (E) durch Abtasten mittels Ersatztaktflanken des zusätzlich verzögerten und damit bezüglich des Haupt­ taktes (E) phasenverschobenen Ersatztaktes (F) auf feh­ lende Pulse hin überwacht bzw. den nicht zusätzlich ver­ zögerten Ersatztakt (A) durch Abtasten mittels Haupttakt­ flanken des zusätzlich verzögerten und damit bezüglich des Ersatztaktes (A) phasenverschobenen Haupttaktes (G) auf fehlende Pulse hin überwacht.

30. Digitale Taktschalteinrichtung nach Anspruch 29, dadurch gekennzeichnet, daß die Umschalteinheit fehlende Pulse des Haupttaktes (E) durch Pulse des phasensynchronisier­ ten Ersatztaktes (Clock2_In) ersetzt und somit den Haupt­ takt regeneriert.

31. Digitale Taktschalteinrichtung nach Anspruch 30, dadurch gekennzeichnet, daß die Umschalteinheit die fehlenden Pulse des Haupttaktes (E) durch Umschalten auf den pha­ sensynchronisierten Ersatztakt (A) ersetzt.

32. Digitale Taktschalteinrichtung nach einem der Ansprüche 29 bis 31, dadurch gekennzeichnet, daß die Umschaltein­ heit Fehlersignale (Clock1_Error, Clock2_Error) erzeugt, falls Pulse der Eingangstakte (Clock1_In, Clock2_In) aus­ fallen.

33. Digitale Taktschalteinrichtung nach einem der Ansprüche 21 bis 32, gekennzeichnet durch eine Meßeinrichtung, die einen der Taktperiode der Eingangstakte (Clock1_In, Clock2_In) entsprechenden Zählbegrenzwert erfaßt und dem Zähler (20) zuführt.

34. Digitale Taktschalteinrichtung nach einem der Ansprüche 20 bis 33, gekennzeichnet durch eine Entstöreinrichtung, die gegebenenfalls auftretende Störpulse der Eingangs­ takte (Clock1_In, Clock2_In) unterdrückt.

35. Digitale Taktschalteinrichtung nach einem der Ansprüche 20 bis 34, dadurch gekennzeichnet, daß die funktionswe­ sentlichen Bauelemente der Phasenregelschaltung, der Taktüberwachungseinheit und der Umschalteinheit jeweils flankengesteuerte bistabile Kippstufen sind.