DE112022004857T5

DE112022004857T5 - SiC-Halbleitervorrichtung

Info

Publication number: DE112022004857T5
Application number: DE112022004857.3T
Authority: DE
Inventors: Mitsuru Kitaichi; Yoshiyuki Asai; Masakazu Takeda
Original assignee: Mitsuboshi Diamond Industrial Co Ltd
Current assignee: Mitsuboshi Diamond Industrial Co Ltd
Priority date: 2021-10-08
Filing date: 2022-09-28
Publication date: 2024-07-18
Also published as: JPWO2023058509A1; US20240250129A1; CN118077036A; WO2023058509A1

Abstract

Es wird ein SiC-Halbleiterchip bereitgestellt, der einen Versatzwinkel aufweist, wobei eine Spaltbarkeit während einer Teilung verwendet wird, um eine geteilte Oberfläche auf einer Kristallebene freizulegen, um eine Kristallstruktur bei der Seitenoberfläche zu bewahren, wodurch ein Absplittern, ein Mikrobrechen verringert werden und eine Biegefestigkeit und Zuverlässigkeit des SiC-Halbleiterchips verbessert werden. Die SiC-Halbleitervorrichtung (1) umfasst eine SiC-Halbleiterschicht (2), die aus einem SiC-Einzelkristall besteht, wobei die SiC-Halbleiterschicht (2) eine Anbringungsoberfläche (3), auf der ein Element angebracht wird, eine Nicht-Anbringungsoberfläche (4), die zu der Anbringungsoberfläche (3) entgegengesetzt ist, und eine Seitenoberfläche (5) umfasst, die die Anbringungsoberfläche (3) mit der Nicht-Anbringungsoberfläche (4) verbindet, wobei die Seitenoberfläche (5) auf einer Spaltungsebene des SiC-Einzelkristalls ist.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft eine SiC-(Siliziumkarbid-)Halbleitervorrichtung.
Hintergrund
Im Allgemeinen umfasst ein Herstellungsvorgang einer Halbleitervorrichtung einen Schritt zum Erzeugen eines Halbleiterwafers, einen Schritt zum Ausbilden einer Vielzahl von Halbleiterelementen (Halbleiterelektronikschaltkreisen) auf dem Halbleiterwafer, einen Schritt zum Teilen des Halbleiterwafers mit den Halbleiterelementen, die darauf ausgebildet sind, in eine Vielzahl von Halbleiterchips (Halbleitervorrichtungen) und einen Schritt zum Zusammenbauen einer Vielzahl der Halbleitervorrichtungen unter Verwendung der Halbleiterchips.
Beispiele des Schritts zum Teilen des Halbleiterwafers umfassen ein Blade-Dicing bzw. Klingenvereinzeln, das das typischste ist, und ein anderes, das in der Patentdruckschrift 1 offenbart ist. Beispiele von Techniken, die eine Struktur des Halbleiterchips betreffen, sind in der Patentdruckschrift 2 und der Patentdruckschrift 3 offenbart.
Die Patentdruckschrift 1 offenbart ein Ritzen einer filmartigen Metallschichtoberfläche eines Substrats, das eine filmartige Metallschicht darauf aufweist, und ein Brechen des Substrats, das die filmartige Metallschicht aufweist, mittels eines Brechstabs.
Die Patentdruckschrift 2 offenbart ein Ausbilden einer auf InGaAIN-basierenden geschichteten Struktur auf einer Hauptoberfläche eines Substrats, um eine Kristalldefektdichte auf einer Hauptoberfläche in Bezug auf die Kristalldefektdichte bei einer Umfangsrandseite des Substrats zu verringern.
Die Patentdruckschrift 3 offenbart eine SiC-Halbleitervorrichtung (einen Chip), die eine Seitenoberfläche aufweist, die bei einem Winkel geneigt ist, der kleiner als ein Versatzwinkel (off-angle) in Bezug auf eine Elementausbildungsoberfläche (Hauptoberfläche) der SiC-Halbleitervorrichtung (des Chips) ist.
Zitierungsliste
Patentdruckschriften

Patentdruckschrift 1: WO 2019/082724 A1
Patentdruckschrift 2: JP 2011-249384 A
Patentdruckschrift 3: JP 2020-036048 A

Kurzzusammenfassung der Erfindung
Durch die Erfindung zu lösendes Problem
Ein Halbleiterchip wird durch Blade-Dicing eines Halbleiterwafers hergestellt, dessen Seitenoberflächen durch Schleifen (Entfernen eines Materials) unter Verwendung einer Vereinzelungsklinge beziehungsweise Dicing-Klinge gebildet werden. Dies kann Kristalldefekte auf den Seitenoberflächen und ein Stromentweichen durch die Kristalldefekte verursachen. Folglich ist es erforderlich, eine Umfangsregion (Verarmungsschicht bzw. Sperrschicht), die zwischen den Seitenoberflächen und der Elementausbildungsregion auf einer Hauptoberfläche des Halbleiterchips angeordnet ist, für eine verbesserte Spannungsfestigkeit zu verbreitern, um das Stromentweichen zu vermeiden. Dies erfordert eine größere Größe oder Fläche des Halbleiterchips.
Ebenso werden ein Absplittern und ein Mikrobrechen wahrscheinlich bei den Rändern des Halbleiterchips, der durch den Blade-Dicing-Vorgang hergestellt wird, versuracht, deren Größen im Wesentlichen mehrere zehn Mikrometer sind.
Wenn der Grad der Integration und die Leistungsfähigkeit der Halbleiterchips verbessert werden, besteht die Tendenz, dass ein Betrag einer Wärme, die während eines Betriebs der Halbleiterchips erzeugt wird, zunimmt, wobei somit ein Absplittern und ein derartiges Mikrobrechen ein thermisches Belastungsbrechen der Halbleiterchips verursachen können (siehe die linken Bilder in 6).
Die SiC-Halbleiterwafer zur Herstellung von Leistungshalbleitervorrichtungen können aus einem 4H-(Hexagonal)-SiC-Kristall (mit einem Versatzwinkel von 4°) ausgebildet werden, dessen Spaltungsebene weg von einer Ebene geneigt ist, die orthogonal zu den Hauptoberflächen der SiC-Halbleiterwafer ist. Die Seitenoberflächen des Halbleiterchips, der durch den Blade-Dicing-Vorgang hergestellt wird, sind entlang einer Ebene ausgebildet, die orthogonal zu der oberen Oberfläche (Anbringungsoberfläche) ist, wobei sie folglich von der Spaltungsebene abweichen. Spezifisch wird mit dem Blade-Dicing-Vorgang der Halbleiterwafer in der Richtung, die senkrecht zu der oberen Oberfläche ist, unabhängig von der Kristallausrichtung der Spaltungsoberfläche geteilt oder abgetragen, wobei ein Absplittern und ein Mikrobrechen bei den Seitenoberflächen der Halbleiterchips unvermeidbar sind. Folglich ist es wahrscheinlich, dass die Halbleiterchips, die durch den Blade-Dicing-Vorgang erhalten werden, durch Wärme, Belastung bzw. Spannung oder dergleichen, die während eines Betriebs erzeugt werden, beschädigt werden, wobei somit eine Verbesserung der Zuverlässigkeit gewünscht worden ist.
Wie es vorstehend beschrieben ist, besteht ein Bedarf für den Halbleiterchip, der ein geringeres Absplittern, ein geringeres Mikrobrechen und weniger Kristalldefekte auf den zugehörigen Seitenoberflächen aufweist, um das Brechen des Halbleiterchips zu unterdrücken, das durch Wärme oder dergleichen, die während des zugehörigen Betriebs erzeugt wird, verursacht wird.
Während die Seitenoberflächen des Halbleiterchips, der durch den Blade-Dicing-Vorgang erhalten wird, Ebenen sind, die zu Spaltungsebenen unterschiedlich sind, was viele Kristalldefekte darauf verursacht, haben die vorliegenden Erfinder sich Gedanken gemacht, dass die Seitenoberflächen des Halbleiterchips in den Spaltungsebenen ausgebildet werden, um Kristalldefekte und Unregelmäßigkeiten auf den Seitenoberflächen zu verringern.
Die Patentdruckschrift 1 offenbart keine SiC-Halbleitervorrichtung, die Seitenoberflächen aufweist, die in den Kristallebenen, d.h. Spaltungsebenen ausgebildet sind, und sie offenbart nicht, die Kristalldefekte auf den Seitenoberflächen zu verringern. Außerdem offenbart die Patentdruckschrift 1 keinen SiC-Halbleiterchip, in dem ein Paar von entgegengesetzten Seitenoberflächen (Seitenoberflächen, die senkrecht zu einer Ausrichtungsabflachung bzw. Ausrichtungs-Flat sind) jeweils ausgebildet ist, um eine Ebene, die senkrecht oder nahezu senkrecht zu einer Hauptoberfläche (oberen Oberfläche), und eine Ebene, die in Bezug auf die Hauptoberfläche geneigt ist, zu umfassen.
Die Patentdruckschrift 2 offenbart einen SiC-Halbleiterchip, in dem die Dichte von Kristalldefekten auf einer Hauptoberfläche (oberen Oberfläche) verringert ist, wobei sie jedoch daran scheitert, ein Verringern der Dichte von Kristalldefekten bei den Seitenoberflächen zu offenbaren.
Die Patentdruckschrift 3 scheitert ebenso daran, einen SiC-Halbleiterchip zu offenbaren, dessen Seitenoberflächen senkrecht oder nahezu senkrecht zu einer Hauptoberfläche (oberen Oberfläche) sind und in Bezug auf die Hauptoberfläche geneigt sind.
Spezifisch ist es entsprechend den Erkenntnissen der vorliegenden Erfinder zur Lösung der Probleme aufgrund der Kristalldefekte, die ein Stromentweichen verursachen, nachdem der SiC-Halbleiterchip angebracht worden ist, und der Probleme aufgrund des Absplitterns oder dergleichen, die ein Brechen verursachen, wenn Wärme während eines Betriebs erzeugt wird, wünschenswert, dass unabhängig davon, ob der Mutterhalbleiterwafer einen Versatzwinkel aufweist, die Seitenoberflächen des SiC-Halbleiterchips die zugehörige Kristallstruktur bewahren, und es ist wünschenswert, dass die Seitenoberflächen glatt sind.
In Anbetracht der vorstehend genannten Probleme ist es eine Aufgabe der vorliegenden Erfindung, einen SiC-Halbleiterchip bereitzustellen, bei dem unabhängig davon, ob der SiC-Halbleiterwafer den Versatzwinkel aufweist, eine Spaltbarkeit während einer Teilung verwendet wird, um geteilte Oberflächen in den Kristallebenen freizulegen, um die Kristallstruktur auf den Seitenoberflächen zu bewahren und das Absplittern und Mikrobrechen zu verringern, wodurch eine hohe Biegefestigkeit und eine hohe Zuverlässigkeit des SiC-Halbleiterchips erreicht werden.
Lösung des Problems
Um die vorstehend genannten Aufgaben zu erreichen, stellt die vorliegende Erfindung die nachstehend beschriebenen technischen Lösungen bereit.
Eine SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst eine SiC-Halbleiterschicht, die aus einem SiC-Einzelkristall besteht, wobei die SiC-Halbleiterschicht eine Anbringungsoberfläche, auf der ein Element angebracht wird, eine Nicht-Anbringungsoberfläche, die zu der Anbringungsoberfläche entgegengesetzt ist, und eine Seitenoberfläche umfasst, die die Anbringungsoberfläche und die Nicht-Anbringungsoberfläche verbindet, wobei die Seitenoberfläche auf einer Kristallebene (Spaltungsebene) des SiC-Einzelkristalls ist.
Die SiC-Halbleiterschicht kann eine SiC-Epitaxieschicht oder dergleichen, die auf der Anbringungsoberfläche ausgebildet ist, und eine Metallschicht oder dergleichen umfassen, die auf der Nicht-Anbringungsoberfläche ausgebildet ist.
Der Betrag (ein Flächenverhältnis) einer Fläche, die Kristalldefekte aufweist, die über der Seitenoberfläche der SiC-Halbleiterschicht mittels einer EBSD-(Elektronenrückstreubeugungsmuster-)Analyse erfasst wird, ist 10% oder weniger, vorzugsweise 5% oder weniger. Der Betrag (das Flächenverhältnis) der Fläche, die Kristalldefekte aufweist, kann beispielsweise durch eine EBSD-(Elektronenrückstreubeugungsmuster-)Technik gemessen werden.
In einem Mittelabschnitt der Seitenoberfläche entlang der Dickenrichtung der SiC-Halbleiterschicht kann jede einer vertikalen Oberflächenrauigkeit (maximale Höhe Rz, vertikal) entlang der Dickenrichtung und einer horizontalen Oberflächenrauigkeit (maximale Höhe Rz, horizontal) entlang einer horizontalen Richtung, die orthogonal zu der Dickenrichtung ist, 5 µm oder weniger sein.
Eine horizontale Arithmetischer-Mittelwert-Oberflächenrauigkeit (Ra, horizontal) entlang der horizontalen Richtung kann größer oder gleich einer vertikalen Arithmetischer-Mittelwert-Oberflächenrauigkeit (Ra, vertikal) entlang der horizontalen Richtung sein, um die nachstehend genannte Gleichung [1] zu erfüllen. $Ra [horizontale Richtung] \geq Ra [vertikale Richtung]$
Die SiC-Halbleitervorrichtung kann hergestellt werden, indem eine Ritzlinie auf einem SiC-Halbleiterwafer unter Verwendung eines Ritzwerkzeugs gebildet wird und dann eine externe Kraft entlang der Ritzlinie aufgebracht wird, um den SiC-Halbleiterwafer zu teilen.
Die Seitenoberfläche der SiC-Halbleiterschicht kann eine vertikale Bruchoberfläche, die von einem vertikalen Bruch herrührt, der erzeugt wird, indem die Ritzlinie ausgebildet wird, und eine geteilte Oberfläche umfassen, die ausgebildet wird, indem die externe Kraft entlang der Ritzlinie aufgebracht wird, um den SiC-Halbleiterwafer zu teilen.
Auf der Seitenoberfläche der SiC-Halbleiterschicht kann die vertikale Bruchoberfläche benachbart zu der Anbringungsoberfläche sein, wobei die geteilte Oberfläche benachbart zu der Nicht-Anbringungsoberfläche sein kann, oder alternativ hierzu kann die vertikale Bruchoberfläche benachbart zu der Nicht-Anbringungsoberfläche sein, wobei die geteilte Oberfläche benachbart zu der Anbringungsoberfläche ist.
Eine Dicke, mit der sich die vertikale Bruchoberfläche entlang einer Dickenrichtung der SiC-Halbleiterschicht erstreckt, kann 20% oder weniger einer Dicke der SiC-Halbleiterschicht sein.
Eine Arithmetischer-Mittelwert-Rauigkeit (Ra, vertikale Bruchoberfläche, horizontal) der vertikalen Bruchoberfläche in einer Richtung, die orthogonal zu einer Dickenrichtung ist, kann kleiner oder gleich einer Arithmetischer-Mittelwert-Rauigkeit (Ra, geteilte Oberfläche, horizontal) der geteilten Oberfläche in der Richtung sein, die orthogonal zu der Dickenrichtung ist, um die nachstehend genannte Gleichung [2] zu erfüllen. $Ra [vertikale Bruchoberfläche, horizontal] \leq Ra [geteilte Oberfläche, horizontal]$
Die Oberflächenrauigkeit der vertikalen Bruchoberfläche und die Oberflächenrauigkeit der geteilten Oberfläche können optimiert werden, indem beispielsweise Verarbeitungsbedingungen während einer Teilung, wie beispielsweise Spezifikationen des Ritzwerkzeugs (der Außendurchmesser eines Ritzrades, der Winkel einer zugehörigen Schnittkante, eine Mikrobearbeitung bei der Schnittkante oder dergleichen), eine Ritzlast, eine Abtastgeschwindigkeit des Ritzwerkzeugs, Spezifikationen eines Brechstabs (der Winkel einer zugehörigen Schnittkante und eine Spitzenform der Schnittkante), eine Lücke zwischen Empfangsklingen, eine Härte eines Tisches, eine Brechlast (eines Druckbetrags) und einer Herunterdrückgeschwindigkeit des Brechstabs) ausgewählt werden.
Eine SiC-Halbleitervorrichtung gemäß der Erfindung umfasst eine SiC-Halbleiterschicht, die aus einem SiC-Einzelkristall besteht, wobei die SiC-Halbleiterschicht eine Anbringungsoberfläche, auf der ein Element angebracht wird, eine Nicht-Anbringungsoberfläche, die zu der Anbringungsoberfläche entgegengesetzt ist, ein erstes Paar von Seitenoberflächen, die die Anbringungsoberfläche und die Nicht-Anbringungsoberfläche verbinden und zueinander entgegengesetzt sind, wobei jede des ersten Paars von Seitenoberflächen auf einer Spaltungsebene des SiC-Einzelkristalls ist, und ein zweites Paar von Seitenoberflächen umfasst, die die Anbringungsoberfläche mit der Nicht-Anbringungsoberfläche verbindet und die zueinander entgegengesetzt sind, wobei jede des Paars von Seitenoberflächen erste und zweite Seitenregionen umfasst, wobei eine der ersten und zweiten Seitenregionen benachbart zu der Anbringungsoberfläche ist und eine andere der ersten und zweiten Seitenregionen zu der Nicht-Anbringungsoberfläche benachbart ist, wobei die erste Seitenregion zu der zweiten Seitenregion um einen vorbestimmten Winkel geneigt ist.
Ein Winkel (A) zwischen einer der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche und der zweiten Seitenregion benachbart zu der einen der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche kann näher bei 90° sein als ein anderer Winkel (B) zwischen einer anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche und der ersten Seitenregion benachbart zu der anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche. Alternativ hierzu kann ein Winkel (B) zwischen einer der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche und der ersten Seitenregion benachbart zu der einen der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche näher bei 90° sein als ein anderer Winkel (A) zwischen einer anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche und der zweiten Seitenregion benachbart zu der anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche.
Eine des zweiten Paars von Seitenoberflächen kann eine Kammlinie aufweisen, bei der die erste Seitenregion die zweite Seitenregion trifft, wobei eine andere des zweiten Paars von Seitenoberflächen eine Tallinie aufweisen kann, bei der die erste Seitenregion die zweite Seitenregion trifft.
Der vorbestimmte Winkel (C) zwischen der ersten Seitenregion und der zweiten Seitenregion kann innerhalb des Bereichs von 0,1° bis 10° sein.
Die zweite Seitenregion kann um einen vorgegebenen Winkel (A) innerhalb des Bereichs von 80° bis 100° zu einer der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche, die zu der zweiten Seitenregion benachbart ist, geneigt sein.
Die erste Seitenregion kann auf einer {11-20}-Ebene sein, d.h. einer (11-20)-Ebene oder einer (-1-120)-Ebene des SiC-Einzelkristalls.
Die SiC-Halbleitervorrichtung kann hergestellt werden, indem eine Ritzlinie auf einem SiC-Halbleiterwafer unter Verwendung eines Ritzwerkzeugs ausgebildet wird und dann eine externe Kraft entlang der Ritzlinie aufgebracht wird, um den SiC-Halbleiterwafer zu teilen.
Die zweite Seitenregion kann von einem vertikalen Bruch, der erzeugt wird, indem die Ritzlinie ausgebildet wird, herrühren, wobei die erste Seitenregion eine geteilte Oberfläche sein kann, die ausgebildet wird, indem die externe Kraft entlang der Ritzlinie aufgebracht wird, um den SiC-Halbleiterwafer zu teilen.
Die erste Seitenregion kann benachbart zu der Anbringungsoberfläche sein, wobei die zweite Seitenregion benachbart zu der Nicht-Anbringungsoberfläche ist, oder die erste Seitenregion kann benachbart zu der Nicht-Anbringungsoberfläche sein, wobei die zweite Seitenregion benachbart zu der Anbringungsoberfläche ist.
Eine Dicke, mit der sich die zweite Seitenregion entlang der Dickenrichtung der SiC-Halbleiterschicht erstreckt, kann 20% oder weniger einer Dicke der SiC-Halbleiterschicht sein.
Ein Winkel (A) zwischen einer der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche und der zweiten Seitenregion benachbart zu der einen der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche ist näher an 90° als ein anderer Winkel (B) zwischen einer anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche und der ersten Seitenregion benachbart zu der anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche.
Ein Winkel (B) zwischen einer der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche und der ersten Seitenregion benachbart zu der einen der Nicht-Anbringungsoberfläche oder der Anbringungsoberfläche kann näher bei 90° sein als ein anderer Winkel (A) zwischen einer anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche und der zweiten Seitenregion benachbart zu der anderen der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche.
Vorteile der Erfindung
Entsprechend der vorliegenden Erfindung wird eine Spaltbarkeit während einer Teilung des SiC-Halbleiterwafers verwendet, um Kristallebenen bei geteilten Oberflächen freizulegen und eine Kristallstruktur bei den Seitenoberflächen zu bewahren, wodurch ein Absplittern, ein Mikrobrechen verringert werden und eine Biegefestigkeit und Zuverlässigkeit des SiC-Halbleiterchips oder der SiC-Halbleitervorrichtung verbessert werden.
Kurzbeschreibung der Zeichnung

1 zeigt schematische Veranschaulichungen eines Beispiels einer SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung.
2 zeigt Analyseergebnisse bei einer Kristallebene einer SiC-Halbleitervorrichtung, die durch Blade-Dicing (Vergleichsbeispiel) geteilt wird, und Analyseergebnisse bei einer Kristallebene der SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung (Beispiel gemäß der vorliegenden Erfindung).
3 zeigt einen Graphen, der die Anzahl von SiC-Halbleitervorrichtungen, die erhalten werden, vergleicht.
4 zeigt einen Graphen, der die Biegefestigkeiten der SiC-Halbleitervorrichtungen vergleicht.
5 zeigt schematische Veranschaulichungen eines Beispiels der SiC-Halbleitervorrichtung (4H-SiC-Einzelkristall) gemäß der vorliegenden Erfindung.
6 zeigt Bilder, die das Vorhandensein oder Fehlen eines Absplitterns vergleichen, wenn ein Rand einer SiC-Halbleitervorrichtung, die durch Blade-Dicing erhalten wird, und ein Rand der SiC-Halbleitervorrichtung gemäß der Erfindung beobachtet worden sind.
7 zeigt den Vergleich zwischen Bildern einer geteilten Oberfläche (der Seitenoberfläche) parallel zu einer Ausrichtungsabflachung (orientation flat bzw. OF) und einer anderen geteilten Oberfläche (der Seitenoberfläche), die senkrecht zu der Ausrichtungsabflachung (OF) ist.
8 zeigt einen Graphen, der die Biegefestigkeiten von SiC-Halbleitervorrichtungen vergleicht.
9 zeigt eine Veranschaulichung, die schematisch ein Beispiel eines SiC-Halbleiterwafers zeigt, von dem die SiC-Halbleitervorrichtung gemäß der vorliegenden Erfindung erhalten wird.

Beschreibung der Ausführungsbeispiele
Ausführungsbeispiele der SiC-Halbleitervorrichtung 1 gemäß der vorliegenden Erfindung werden unter Bezugnahme auf die Zeichnung beschrieben.
Die Ausführungsbeispiele, die nachstehend beschrieben werden, sind Beispiele, die die vorliegende Erfindung verkörpern, wobei spezifische Beispiele hiervon die Struktur der vorliegenden Erfindung nicht begrenzen.
In den vorliegenden Ausführungsbeispielen wird hierbei ein Beispiel beschrieben, bei dem ein 4H-(Hexagonal)-SiC-Einzelkristall als ein hexagonaler SiC-Einzelkristall verwendet wird. Die vorliegende Erfindung ist bei dem hexagonalen SiC-Einzelkristall, wie beispielsweise einem 2H-SiC-Einzelkristall und einem 6H-SiC-Einzelkristall, anwendbar. Die vorliegende Erfindung ist für SiC-Leistungsvorrichtungen, SiC-Hochfrequenzvorrichtungen und Produkten, wie beispielsweise Verbindungshalbleitern, geeignet.
Zuerst wird ein SiC-Halbleiterwafer 11 beschrieben.
Nachstehend kann der SiC-Halbleiterwafer 11 einfach als der Wafer 11 bezeichnet werden, wobei die SiC-Halbleitervorrichtung 1 einfach als ein Chip 1 bezeichnet werden kann.
9 zeigt schematisch ein Beispiel des Wafers 11. Der Wafer 11 ist ein Basismaterial, von dem eine Vielzahl der Chips 1 gemäß der vorliegenden Erfindung erzeugt werden. In den Ausführungsbeispielen umfasst der Wafer 11 eine Halbleiterschicht, die aus einem 4H-SiC-Einzelkristall besteht.
Der Wafer 11 ist in eine Scheibe geformt und weist eine erste Waferhauptoberfläche 13 auf einer Seite, eine zweite Waferhauptoberfläche 14 auf der anderen Seite und eine Waferumfangsseite 15 auf, die die erste Waferhauptoberfläche 13 und die zweite Waferhauptoberfläche 14 verbindet. Eine Vielzahl von Elementausbildungsregionen 12, von denen jede ein darauf ausgebildetes Element aufweist und einem Chip 1 entspricht, ist auf der ersten Waferhauptoberfläche 13 angebracht. Ein Ausschnittabschnitt ist bei der Waferumfangsseite 15 ausgebildet. Der Ausschnittabschnitt wird als eine Ausrichtungsabflachung (orientation flat bzw. OF) bezeichnet, die eine Markierung ist, die die Kristallausrichtung des SiC-Einzelkristalls angibt. Beispielsweise können 1 bis 2 Ausrichtungsabflachungen bereitgestellt sein. Eine Vielzahl von Chips 1 wird durch ein Teilen des Wafers 11 gewürfelt beziehungsweise vereinzelt.
[Erstes Ausführungsbeispiele]
1 zeigt schematisch ein Beispiel der SiC-Halbleitervorrichtung 1 (des Chips 1) gemäß der vorliegenden Erfindung.
Der Chip 1 umfasst eine SiC-Halbleiterschicht 2. Die SiC-Halbleiterschicht 2 besteht aus einem 4H-SiC-Einzelkristall. Die SiC-Halbleiterschicht 2 wird in eine Vielzahl von Chips vereinzelt und als eine Vielzahl von Chips geformt, die als eine Vielzahl von Substraten des Chips 1 dienen. Die SiC-Halbleiterschicht 2 weist eine erste Hauptoberfläche 3 (Anbringungsoberfläche oder obere Oberfläche) auf einer Seite, eine zweite Hauptoberfläche 4 (Nicht-Anbringungsoberfläche oder Bodenoberfläche) auf der anderen Seite und vier Seitenoberflächen 5A, 5B, 5C und 5D auf, die die erste Hauptoberfläche 3 mit der zweiten Hauptoberfläche 4 verbinden.
Die erste Hauptoberfläche 3 ist in eine viereckige Form (eine Quadratform in dem vorliegenden Ausführungsbeispiel) in einer Draufsicht ausgebildet. Die zweite Hauptoberfläche 4 ist ebenso in die gleiche Quadratform ausgebildet wie die erste Hauptoberfläche 3. Die erste Hauptoberfläche 3 ist die {0001}-Ebene (Siliziumebene) des SiC-Einzelkristalls. Die zweite Hauptoberfläche 4 ist die {0001}-Ebene (Kohlenstoffebene) des SiC-Einzelkristalls.
Die erste Hauptoberfläche 3 ist eine Elementausbildungsoberfläche (Anbringungsoberfläche), auf der ein Element angebracht wird. Die zweite Hauptoberfläche 4 ist eine Oberfläche (Nicht-Anbringungsoberfläche), die bei einem Halteelement für die Chips 1 zu fixieren ist. Wenn der Chip 1 auf dem Halteelement angebracht wird, wird die SiC-Halbleiterschicht 2 mit der zweiten Hauptoberfläche (Nicht-Anbringungsoberfläche) 4, die dem Halteelement gegenüberliegt, platziert.
Jede der vier Seitenoberflächen 5 ist in einer Kristallebene (Spaltungsebene) des SiC-Einzelkristalls. Die Kristallebenen (Spaltungsebenen) sind bei den Seitenoberflächen 5 des Chips 1 freigelegt, wobei die Kristallstruktur der SiC-Halbleiterschicht 2 bewahrt wird, um die Biegefestigkeit zu verbessern, wodurch die zugehörige Zuverlässigkeit verbessert wird.
Der Betrag (das Flächenverhältnis) einer Fläche, die Kristalldefekte aufweist, die über jeder der Seitenoberflächen 5 der SiC-Halbleiterschicht erfasst werden (nachstehend vereinfacht als eine „Kristalldefekterzeugungsfläche“ bezeichnet), ist 10 % oder weniger, und vorzugsweise 5% oder weniger. Wenn der Betrag der Kristalldefekterzeugungsfläche auf den Seitenoberflächen 5 einen vorbestimmten Wert überschreitet, ist es wahrscheinlich, dass ein Stromentweichen von einem Startpunkt bei dem Kristalldefekt verursacht wird.
In einem mittleren Abschnitt von jeder der Seitenoberflächen 5 entlang einer Dickenrichtung der SiC-Halbleiterschicht 2 (mittlerer Abschnitt der Seitenoberflächen in der Dickenrichtung) sind die Oberflächenrauigkeit „maximale Höhe Rz [vertikale Richtung]“ in der Dickenrichtung der SiC-Halbleiterschicht 2 und die Oberflächenrauigkeit „maximale Höhe Rz [horizontale Richtung]“ in einer Richtung, die orthogonal zu der Dickenrichtung der SiC-Halbleiterschicht ist (eine Richtung entlang einer ebenen Richtung), jeweils 5 µm oder weniger. Spezifisch ist die Oberflächenrauigkeit „maximale Höhe Rz“ der Seitenoberfläche 5 der SiC-Halbleiterschicht 2 des Chips 1 ein Indikator, der das Vorhandensein der Kristalldefekte angibt, die das Stromentweichen verursachen.
Wie es in 1 gezeigt ist, ist die „Dickenrichtung der SiC-Halbleiterschicht 2“ die vertikale Richtung entlang der Seitenoberfläche 5 in der Figur. Die „Richtung, die orthogonal zu der Dickenrichtung der SiC-Halbleiterschicht 2 ist“ ist die Tiefenrichtung (Vorne-Hinten-Richtung) oder die Breitenrichtung (Links-Rechts-Richtung) entlang der Seitenoberfläche 5 in der Figur.
Die Oberflächenrauigkeit auf der Seitenoberfläche 5 in der Richtung, die orthogonal zu der Dickenrichtung der SiC-Halbleiterschicht 2 ist (die Richtung entlang der Ebenenrichtung), d.h. die „Arithmetischer-Mittelwert-Rauigkeit Ra [horizontale Richtung]“, ist größer oder gleich der Oberflächenrauigkeit auf der Seitenoberfläche 5 in der Dickenrichtung der SiC-Halbleiterschicht 2, d.h. der „Arithmetischer-Mittelwert-Rauigkeit Ra [vertikale Richtung]“, wobei die nachstehend genannte Gleichung [1] erfüllt wird. Insbesondere beeinflusst die Oberflächenrauigkeit in der Dickenrichtung der SiC-Halbleiterschicht 2 das Stromentweichen des Chips 1. $Ra [horizontale Richtung] \geq Ra [vertikale Richtung]$
Der Chip 1 wird erhalten, indem Ritzlinien L auf dem Wafer 11 unter Verwendung eines Ritzwerkzeugs (wie beispielsweise eines Ritzrades) ausgebildet werden und dann eine externe Kraft entlang den Ritzlinien L aufgebracht wird, um den Wafer 11 zu teilen.
Spezifisch werden eine Ritzvorrichtung zum Ausbilden von Ritzlinien und eine Brechvorrichtung zum Aufbringen einer externen Kraft entlang der Ritzlinien verwendet, um den Wafer 11 zur Herstellung des Chips 1, der Spaltungsebenen 5 (Kristallebenen des SiC-Einzelkristalls) aufweist, zu teilen.
Eine Technik zur Herstellung einer Vielzahl von Chips 1 durch ein Ausbilden von Ritzlinien L in dem Wafer 11 und ein darauffolgendes Brechen des Wafers 11 entlang den Ritzlinien L wird als eine Ritz- und Brech-Technik (Scribing and Breaking-Technik oder vereinfacht SnB-Technik) bezeichnet (siehe auch 9).
Beispielsweise können die Ritzlinien L ausgebildet werden, indem die Schnittkante des Ritzrades (eine umfänglich scharfe Kante des scheibenförmigen Ritzrades) auf dem Wafer 11 rollt, wobei die Schnittkante auf den Wafer 11 gedrückt wird. Neben dem Ritzrad kann alternativ hierzu eine stationäre Klinge (wie beispielsweise eine Diamantpunktschneidvorrichtung) zur Ausbildung der Ritzlinien L verwendet werden.
Die Spaltungsebenen 5 sind glatte Oberflächen, die keine Kristalldefekte und Unregelmäßigkeiten darauf aufweisen, wobei aber Oberflächen, die zu den Spaltungsebenen unterschiedlich sind, wahrscheinlich Kristalldefekte und Unregelmäßigkeiten darauf aufweisen. Somit werden die Chips durch die Blade-Dicing-Technik vereinzelt, was in den geteilten Seitenoberflächen der Chips resultiert, die zu den Spaltungsebenen unterschiedlich sind, was mehr Kristalldefekte und Unregelmäßigkeiten als bei denen mit der SnB-Technik verursacht.
Mit der SnB-Technik wird das Ritzrad verwendet, um Ritzlinien L in dem Wafer 11 auszubilden, der entlang den Ritzlinien L geteilt wird, um den Wafer in eine Vielzahl der Chips 1 zu vereinzeln. Somit verursacht die SnB-Technik, dass vertikale Brüche bei den Ritzlinien L sich entlang den Spaltungsebenen erstrecken, wobei eine Spaltbarkeit (Spaltungsebenen) des SiC-Einzelkristalls angewendet werden, um den Wafer 11 in eine Vielzahl der Chips 1 zu teilen, die die Seitenoberflächen 5 der Chips 1 entlang den Spaltungsebenen aufweisen.
Dies erreicht bemerkenswerte Vorteile bei einer Verringerung des Stromentweichens und einer Verbesserung der Stärke bei den Chips 1.
Vorrichtungen, die zur Herstellung einer Vielzahl der Chips 1 aus dem Wafer 11 verwendet werden, umfassen eine Ritzvorrichtung zum Ausbilden von Ritzlinien L auf dem Wafer 11 und eine Brechvorrichtung zum Teilen des Wafers 11 entlang den Ritzlinien L, um eine Vielzahl der Chips 1 zu erzeugen. Die Ritzvorrichtung und die Brechvorrichtung können als eine integrierte Vorrichtung kombiniert werden.
Die Ritzvorrichtung umfasst einen Tisch, auf den der Wafer 11 gesetzt wird, einen Ritzkopf zum Ausbilden einer Vielzahl von Ritzlinien L (vertikaler Brüche) auf der Hauptoberfläche des Wafers 11 und einen Ritzträger, bei dem der Ritzkopf usw. angeordnet sind. Im Allgemeinen erstrecken sich die Ritzlinien L in der X-Achsen-Richtung des Wafers 11 (der Breitenrichtung, der Richtung des Ritzträgers) und der Y-Achsen-Richtung, die orthogonal zu der X-Achsen-Richtung ist (der Zufuhrrichtung, die senkrecht zu der Ritzträgerrichtung ist).
Der Ritzkopf ist betriebsfähig, durch einen Motor in der X-Achsen-Richtung (der Breitenrichtung des Wafers 11) entlang einer Führung des Ritzträgers mit einer torförmigen Intensität oder einer Tafelbergprofilverteilungsintensität angetrieben zu werden. Die Ritzvorrichtung kann eine Vielzahl von Ritzköpfen (einen ersten Ritzkopf und einen zweiten Ritzkopf) umfassen.
Der erste Ritzkopf umfasst ein erstes Ritzwerkzeug, das verwendet wird, um Ritzlinien L1 in der X-Achsen-Richtung auf dem Wafer 11 auszubilden, während er sich in der X-Achsen-Richtung entlang dem Ritzträger bewegt. Der zweite Ritzkopf umfasst ein zweites Ritzwerkzeug zur Ausbildung von Ritzlinien L2 in der Y-Achsen-Richtung auf dem Wafer 11, der auf einen Tisch gesetzt ist, der in der Y-Achsen-Richtung in Bezug auf das zweite Ritzwerkzeug angetrieben wird. Jeder des ersten und des zweiten Ritzkopfes ist in der Z-Achsen-Richtung bewegbar.
Die Brechvorrichtung umfasst einen Brechstab (eine Klinge), der entlang den Ritzlinien L auf einer der Hauptoberflächen des Wafers 11 entgegengesetzt zu einer anderen der Hauptoberflächen, die die Ritzlinien L aufweisen, die darauf ausgebildet sind, gedrückt wird, um den Wafer 11 in eine Vielzahl von Substraten (Chips 1) zu teilen oder zu trennen.
Die Brechvorrichtung umfasst einen Brechtisch für den Wafer 11, der darauf zu setzen und zu teilen ist, eine Brecheinheit, die über dem Tisch aufgehängt ist, und einen Trägeroszillator, der auf den Tisch einen Führungsträger mit einer torförmigen Intensität oder einer Tafelbergprofilverteilungsintensität abstrahlt. Die Brecheinheit umfasst eine erste Brecheinheit für ein Teilen des Wafers 11 entlang den Ritzlinien L1 in der X-Achsen-Richtung und eine zweite Brecheinheit für ein Teilen des Wafers 11 entlang den Ritzlinien L2 in der Y-Achsen-Richtung. Die Brechstäbe (Klingen) für ein Teilen des Wafers 11 entlang den Ritzlinien L1 und L2 sind bei den distalen Rändern (unteren Ränder) der ersten und zweiten Brecheinheiten angeordnet. Jede der Brecheinheiten ist betriebsfähig, sich nach oben und unten in der Z-Achsen-Richtung entlang dem Träger mittels eines Anhebemechanismus zu bewegen.
Die Strukturen der Ritzvorrichtung und der Brechvorrichtung sind nicht auf diejenigen begrenzt, die vorstehend beschrieben sind.
Beispielsweise kann die Ritzvorrichtung einen Drehmechanismus zum Drehen eines Passelements (einer Halterung) für ein Einpassen des Ritzwerkzeugs des ersten Ritzkopfes um die Z-Achse herum oder alternativ hierzu für ein Drehen des Tisches für den Wafer, der darauf zu setzen ist, um die Z-Achse herum umfassen, um die ersten Ritzlinien L1 in der X-Achsen-Richtung und die zweiten Ritzlinien L2 in der Y-Achsen-Richtung mittels des Ritzwerkzeuges des ersten Ritzkopfes bei einer Drehung des Drehmechanismus um die Z-Achse herum auszubilden. Dies beseitigt die Notwendigkeit des zweiten Ritzkopfes.
Ebenso kann die Brechvorrichtung einen anderen Drehmechanismus zum Drehen des Wafers 11 oder des Tisches für den Wafer 11, der darauf zu setzen ist, um die Z-Achse herum umfassen, um den Wafer entlang den Ritzlinien L1 in der X-Achsen-Richtung und entlang den Ritzlinien L2 in der Y-Achsen-Richtung zu teilen. Dies beseitigt die Notwendigkeit für die zweite Brecheinheit.
Anstelle des Brechtisches kann eine zweite Klinge unter dem Wafer 11 zusammen mit der ersten Klinge, die der zweiten Klinge gegenüberliegt, verwendet werden, um den Wafer 11 bei den Hauptoberflächen 13, 14 zu halten und eine Press- oder Zwickkraft auf die Hauptoberfläche 13, 14 aufzubringen, wodurch der Wafer 11 in eine Vielzahl von Substraten (Chips 1) geteilt wird.
Jede der Seitenoberflächen 5 der SiC-Halbleiterschicht 2 umfasst eine vertikale Bruchoberfläche 7, die von vertikalen Brüchen herrührt, die während einer Ausbildung der Ritzlinien L erzeugt werden, und eine geteilte Oberfläche 6, die ausgebildet wird, wenn eine externe Kraft entlang den Ritzlinien L aufgebracht wird, um den Wafer zu teilen.
Spezifisch erstrecken sich, wenn das Ritzwerkzeug verwendet wird, um die Ritzlinien L auf dem Wafer 11 auszubilden, die Brüche gerade in die Tiefenrichtung, sodass vertikale Brüche mit einer vorgegebenen Tiefe ausgebildet werden. Die ausgedehnten Brüche definieren die „vertikalen Bruchoberflächen 7“ auf der Seitenoberfläche 5 jedes der Chips 1 nach einem Teilen der SiC-Halbleiterschicht 2 in eine Vielzahl der Chips 1.
Wenn der Brechstab auf den Wafer 11 gepresst wird, um den Wafer 11 zu teilen, wird der Wafer 11 mit den vertikalen Brüchen als Startpunkte aufgrund der Spaltbarkeit des SiC-Kristallmaterials gespalten, wodurch glatte Oberflächen freigelegt werden. Die glatten Oberflächen sind in den Spaltungsebenen (Kristallebenen des SiC-Einzelkristalls) und definieren die „geteilten Oberflächen 6“ bei den Seitenoberflächen 5 von jedem der Chips 1 nach einem Teilen der SiC-Halbleiterschicht 2 in eine Vielzahl der Chips 1.
Bei jeder der Seitenoberflächen 5 der SiC-Halbleiterschicht 2 kann eine vertikale Bruchoberfläche 7 benachbart zu oder näher bei der Anbringungsoberfläche 3 ausgebildet sein, wobei eine geteilte Oberfläche 6 benachbart zu oder näher bei der Nicht-Anbringungsoberfläche 4 ausgebildet sein kann, oder alternativ hierzu kann die geteilte Oberfläche 6 benachbart zu oder näher bei der Anbringungsoberfläche 3 ausgebildet sein, wobei die vertikale Bruchoberfläche 7 benachbart zu oder näher bei der Nicht-Anbringungsoberfläche 4 ausgebildet sein kann.
Die Dicke (Tiefe) der vertikalen Bruchoberflächen 7 in der Dickenrichtung der SiC-Halbleiterschicht 2 ist 30% oder weniger der Dicke der SiC-Halbleiterschicht 2, und in einem Bereich zwischen vorzugsweise 1% bis 30%, weiter bevorzugt 5% bis 20% und insbesondere bevorzugt 5% bis 15%.
Es ist unwahrscheinlich, dass die vertikalen Bruchoberflächen 7 einer übermäßigen Tiefe die gewünschten Spaltungsebenen 5 bilden.
Die Oberflächenrauigkeit der vertikalen Bruchoberfläche 7 in der Richtung, die orthogonal zu der Dickenrichtung ist (die Richtung entlang der Ebenenrichtung), d.h. die „Arithmetischer-Mittelwert-Rauigkeit Ra [vertikale Bruchoberfläche, horizontale Richtung]“, ist kleiner oder gleich der Oberflächenrauigkeit der geteilten Oberfläche 6 in der Richtung, die orthogonal zu der Dickenrichtung ist (die Richtung entlang der Ebenenrichtung), d.h. die „Arithmetischer-Mittelwert-Rauigkeit Ra [geteilte Oberfläche, horizontale Richtung]“, wobei die nachstehend genannte Gleichung [2] erfüllt wird. $\begin{array}{l} Ra [vertikale Bruchoberfläche, horizontale Richtung] \leq Ra [geteilte Oberfläche, \\ horizontale Richtung] \end{array}$
Somit umfassen gemäß dem vorliegenden Ausführungsbeispiel, wenn der Wafer 11 unter Verwendung der Ritzvorrichtung und der Brechvorrichtung (SnB) geteilt wird, dank der vertikalen Bruchoberflächen, die durch ein Ritzen gebildet werden, und der geteilten Oberflächen, die durch ein Brechen der Halbleiterschicht 2 gebildet werden, die Seitenoberflächen 5 der Chips 1 die glatten Spaltungsebenen 5 (Kristallebenen des SiC-Einzelkristalls), die aufgrund der Spaltbarkeit des SiC-Kristallmaterials freigelegt werden, um die Kristallstruktur bei den Seitenoberflächen 5 zu bewahren, wodurch Kristalldefekte darauf verringert werden. In diesem Zusammenhang ist es wünschenswert, Ritzbedingungen oder dergleichen derart zu entwerfen, dass die vertikalen Bruchoberflächen 7 die Oberflächenrauigkeit aufweisen, die kleiner ist als die der geteilten Oberflächen 6.
2 zeigt die Analyseergebnisse bei der Kristallebene der SiC-Halbleitervorrichtung (des Chips 1), die durch ein Teilen eines Wafers 11 (Blade-Dicing, Vergleichsbeispiel) erhalten wird, und die Analyseergebnisse bei der Kristallebene 5 des Chips 1 gemäß der vorliegenden Erfindung (SnB, erfinderisches Beispiel).
In diesen Analyseergebnissen ist die EBSD-(Elektronenrückstreubeugungsmuster-)Technik verwendet worden, um die SiC-Halbleiterschicht 2 des Chips 1 zu analysieren.
In einem Vergleich der Analyseergebnisse zwischen dem Vergleichsbeispiel und dem erfinderischen Beispiel, das in 2 gezeigt ist, zeigt eine IQM (Bildqualitätsabbildung oder IQ-Wert-Abbildung) an, dass das Bild bei dem Chip 1 gemäß der vorliegenden Erfindung gleichförmiger ist, was beweist, dass die Seitenoberflächen 5 die glatteren Oberflächen und eine höhere Kristallinität aufweisen (siehe die rechten Bilder in 2).
Jedes von ND-, TD-, RD- und KAM-Bildern bei dem Chip 1 gemäß der vorliegenden Erfindung sind gleichförmiger (grau, gleichmäßig), was anzeigt, dass die Analyseergebnisse beweisen, dass der Chip 1 gemäß der vorliegenden Erfindung eine bessere Eigenschaft hinsichtlich einer Kristallausrichtung, einer Belastung und einer Spannung aufweist (siehe die rechten Bilder in 2).
In den rechten Bildern in 2 werden die Farb-(Grau-)Stufen in den Bildern für ein einfaches Verständnis der Analyseergebnisse für IQM, ND, TD, RD und KAM verwendet.
Im Gegensatz dazu wird hinsichtlich der SiC-Halbleitervorrichtung (des Chips), die durch ein Teilen des Wafers 11 durch Blade-Dicing erhalten wird, eine Vielzahl von feinen Punkten (wie beispielsweise weiße Punkte) in schwarzen Bildern gefunden, wobei die geteilte Oberfläche nicht als ein Bild erkannt werden kann. Spezifisch zeigen die Analyseergebnisse, dass die Kristallinität schlecht ist (siehe die linken Bilder in 2).
3 zeigt den Vergleich der Anzahl von SiC-Halbleitervorrichtungen (Chips) 1, die erhalten werden.
Wie es in 3 gezeigt ist, umfasst der SnB-(Ritz- und Brech-)Vorgang gemäß der vorliegenden Erfindung einen Ritzschritt, dem ein Brech-(Teilungs-)Schritt folgt, um die Anzahl (Ausbeute) von Chips 1, die aus einem einzelnen Halbleiterwafer erzeugt werden, in Bezug auf den herkömmlichen Blade-Dicing-Vorgang zu vergrößern. Spezifisch kann eine größere Anzahl von Chips aus einem einzelnen Halbleiterwafer 11 hergestellt werden. Der Blade-Dicing-Vorgang erfordert eine Schneidbearbeitungszugabe, die größer oder gleich der Breite der Dicing-Klinge ist. Der SnB-Vorgang ist jedoch kein Entfernungsvorgang und erfordert eine geringere oder keine Schneidbearbeitungszugabe, was die vergrößerte Anzahl von Chips, die aus einem einzelnen Halbleiterwafer 11 hergestellt werden, erreicht.
4 zeigt den Vergleich der Biegefestigkeiten der Chips 1.
Wie es eindeutig aus 4 ersichtlich ist, kann der SnB-Vorgang gemäß der vorliegenden Erfindung, der den Ritzschritt gefolgt von dem Brech-(Teilungs-) Schritt umfasst, die Kristallstruktur der Seitenoberflächen (geteilte Oberflächen) 5 bewahren, um die Biegefestigkeit des Chips 1 zu verbessern, wenn er mit dem herkömmlichen Blade-Dicing-Vorgang und dem Laserschneidvorgang verglichen wird.
Gemäß der vorliegenden Erfindung kann die SiC-Halbleitervorrichtung 1 verwirklicht werden, die die Kristalldefekte verringert, um das Stromentweichen bei den Seitenoberflächen 5 aufgrund der Kristalldefekte zu unterdrücken, wodurch die Zuverlässigkeit der SiC-Halbleitervorrichtung 1 verbessert wird. Außerdem können gemäß der vorliegenden Erfindung die Kristalldefekte verringert werden, was eine Fläche einer Region (einer Umfangsspannungsfestigkeitsregion, einer Verarmungsschicht) für ein Isolieren von Kristalldefekten auf den Seitenoberflächen 5 von der Elementausbildungsregion auf der ersten Waferhauptoberfläche 13 verengt, wodurch die Größe der SiC-Halbleitervorrichtung 1 verringert wird.
[Zweites Ausführungsbeispiel]
In einem Fall, in dem die Chips 1 aus einem Wafer 11 eines 4H-SiC-Einzelkristalls (mit einem Versatzwinkel von 4°) erzeugt werden, können die Chips 1 wie nachstehend beschrieben konfiguriert werden.
5 zeigt schematisch ein Beispiel des Chips 1, der von dem Wafer 11 des 4H-SiC-Einzelkristalls (mit einem Versatzwinkel von 4°) gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung erzeugt wird.
Wie es in 5 gezeigt ist, ist die Dickenrichtung der SiC-Halbleiterschicht 2 die vertikale Richtung entlang der Seitenoberfläche 5 in der Figur. Die Richtung, die orthogonal zu der Dickenrichtung der SiC-Halbleiterschicht 2 ist, ist die Tiefenrichtung (Vorne-Hinten-Richtung) oder die Breitenrichtung (Links-Rechts-Richtung) entlang der Seitenoberfläche 5 in der Figur.
Wie es 5 gezeigt ist, umfasst der Chip 1 gemäß dem vorliegenden Ausführungsbeispiel die SiC-Halbleiterschicht 2. Die SiC-Halbleiterschicht 2 besteht aus einem 4H-SiC-Einzelkristall. Die SiC-Halbleiterschicht 2 wird in eine Vielzahl von Chips vereinzelt und als eine Vielzahl von Chips geformt, die als eine Vielzahl von Substraten des Chips 1 dienen. Die SiC-Halbleiterschicht 2 weist eine erste Hauptoberfläche 3 (Anbringungsoberfläche oder obere Oberfläche) auf einer Seite, eine zweite Hauptoberfläche 4 (Nicht-Anbringungsoberfläche oder Bodenoberfläche) auf der anderen Seite und vier Seitenoberflächen 5A, 5B, 5C und 5D auf, die die erste Hauptoberfläche 3 mit der zweiten Hauptoberfläche 4 verbinden.
Unter den Seitenoberflächen 5 ist ein erstes Paar von Seitenoberflächen 5A und 5B zueinander entgegengesetzt, wobei jede hiervon in der Kristallebene des SiC-Einzelkristalls ist. Spezifisch ist jeder der Seitenoberflächen 5A und 5B auf der Spaltungsebene des SiC-Einzelkristalls.
Ein zweites Paar von Seitenoberflächen 5C und 5D ist zueinander entgegengesetzt, wobei jede hiervon eine erste Seitenregion 6 (geteilte Oberfläche 6) benachbart zu der Anbringungsoberfläche 3 oder der Nicht-Anbringungsoberfläche 4 und eine zweite Seitenregion 7 (vertikale Bruchoberfläche 7) benachbart zu der Nicht-Anbringungsoberfläche 4 oder der Anbringungsoberfläche 3 aufweist, wobei die erste Seitenregion 6 zu der zweiten Seitenregion 7 um einen vorbestimmten Winkel geneigt ist. Die erste Seitenregion 6 ist in der Kristallebene des SiC-Einzelkristalls. Die zweite Seitenregion 7 ist ebenso in der Kristallebene. Die Kristallebene der ersten Seitenregion 6 ist eine bessere Kristallebene als die Kristallebene der zweiten Seitenregion 7.
Vorzugsweise ist der Winkel zwischen der zweiten Seitenregion 7 (vertikale Bruchoberfläche 7) und der Nicht-Anbringungsoberfläche 4 oder der Anbringungsoberfläche 3 näher an 90° als der Winkel B zwischen der ersten Seitenregion 6 (geteilte Oberfläche 6) und der Anbringungsoberfläche 3 oder der Nicht-Anbringungsoberfläche 4. Spezifisch ist es zu bevorzugen, dass die zweite Seitenregion 7 (vertikale Bruchoberfläche 7) eine Oberfläche aufweist, die sich in der vertikalen Richtung in Bezug auf die Nicht-Anbringungsoberfläche 4 oder die Anbringungsoberfläche 3 erstreckt.
Es ist wünschenswert, die erste Region 6 und die zweite Region 7 derart zu entwerfen, dass der Winkel A [°] zwischen der zweiten Seitenregion 7 und der Nicht-Anbringungsoberfläche 4 oder der Anbringungsoberfläche 3 und der Winkel B [°] zwischen der ersten Seitenregion 6 und der Anbringungsoberfläche 3 oder der Nicht-Anbringungsoberfläche 4 die nachstehend genannte Gleichung [3] erfüllt. $Absolutwert von (90 ° - Winkel B [°]) > Absolutwert von (90 ° - Winkel A [°])$
Anders ausgedrückt ist die Richtung der zweiten Seitenregion 7 (der vertikalen Bruchoberfläche 7) in Bezug auf die Nicht-Anbringungsoberfläche 4 oder die Anbringungsoberfläche 3 näher an der vertikalen Richtung als die Richtung der ersten Seitenregion 6 (der geteilten Oberfläche 6) in Bezug auf die Anbringungsoberfläche 3 oder die Nicht-Anbringungsoberfläche 4.
Auch in einem Fall, in dem die Chips 1 von einem Wafer 11 eines Versatzwinkel-4H-SiC-Einzelkristalls eines spröden kristallinen Materials erzeugt werden, sind die geteilten Oberflächen 5 der Halbleitervorrichtung 1 in den Kristallebenen (Spaltungsebenen) freigelegt, um die Kristallstruktur bei den Seitenoberflächen 5 zu bewahren, wodurch eine Biegefestigkeit und Zuverlässigkeit der SiC-Halbleiterchips 1 verbessert werden.
Eine des zweiten Paars von Seitenoberflächen 5C, 5D umfasst eine Kammlinie 8A, bei der die erste Seitenregion 6A die zweite Seitenregion 7A trifft, wobei die andere des zweiten Paars von Seitenoberflächen 5C, 5D eine Tallinie 8B umfasst, bei der die erste Seitenregion 6A die zweite Seitenregion 6B trifft.
Spezifisch ist aufgrund der Spaltbarkeit des SiC-Kristallmaterials die Kammlinie 8A auf einer konvexen Linie ausgebildet, wobei die Tallinie 8B auf der konkaven Linie ausgebildet ist.
Der Winkel C zwischen der ersten Seitenregion 6 (geteilte Oberfläche 6) und der zweiten Seitenregion 7 (vertikale Bruchoberfläche 7) ist innerhalb des Bereichs von 0,1 bis 10°. Die Seitenoberfläche, die die Tallinie 8B zwischen der ersten Seitenregion 6 und der zweiten Seitenregion 7 umfasst, ist zu der Hauptoberfläche (benachbart zu der Anbringungsoberfläche oder der Nicht-Anbringungsoberfläche) um einen spitzen oder scharfen Winkel geneigt, der wahrscheinlicher beschädigt wird, wenn der Winkel C übermäßig größer ist.
Der Winkel A zwischen der zweiten Seitenregion 7 (vertikale Bruchoberfläche 7) und der Nicht-Anbringungsoberfläche 4 oder der Anbringungsoberfläche 3 ist innerhalb des Bereichs von 85° bis 95°. In diesem Fall bildet, wenn der Winkel A klein ist, der Rand der zweiten Seitenregion 7 einen spitzen Winkel, er ragt heraus und er wird folglich leicht gebrochen. Beispielsweise ist, wenn der 4H-SiC-Einzelkristall (mit einem Versatzwinkel von 4°) zur Erzeugung der Chips 1 verwendet wird, der Winkel A innerhalb des Bereichs von 87 bis 93°.
Dies ist bei einem 2H-SiC-Einzelkristall (mit einem Versatzwinkel von 2°), einem 6H-SiC-Einzelkristall (mit einem Versatzwinkel von 6°) oder dergleichen anwendbar. Beispielsweise ist, wenn ein 2H-SiC-Einzelkristall zur Erzeugung der Chips 1 verwendet wird, der Winkel A innerhalb des Bereichs von 89 bis 91°. Wenn ein 6H-SiC-Einzelkristall zur Erzeugung der Chips 1 verwendet wird, ist der Winkel A innerhalb des Bereichs von 85 bis 95°.
Die erste Seitenregion 6 (geteilte Oberfläche 6, Spaltungsebene) entspricht der {11-20}-Ebene ((11-20)-Ebene oder (-1-120)-Ebene) des SiC-Einzelkristalls. Indem die Spaltbarkeit des SiC-Kristallmaterials verwendet wird, kann eine große Fläche der glatten Kristallebenen, die vorstehend beschrieben sind (die Ebenen, bei denen das Stromentweichen unterdrückt werden kann), freigelegt werden.
Die Chips 1 werden erzeugt, indem eine Vielzahl von Ritzlinien L auf dem SiC-Halbleiterwafer 11 unter Verwendung eines Ritzwerkzeugs (wie beispielsweise eines Ritzrades) ausgebildet werden und dann eine externe Kraft entlang den Ritzlinien L aufgebracht wird, um den SiC-Halbleiterwafer 11 zu teilen.
Spezifisch wird gemäß der vorliegenden Erfindung der SiC-Halbleiterwafer 11, der ein sprödes kristallines SiC-Material ist, unter Verwendung einer Ritzvorrichtung und einer Brechvorrichtung geteilt, wodurch eine Vielzahl von Chips 1 erzeugt wird, von denen jeder Spaltungsebenen 5 (Kristallebenen des SiC-Einzelkristalls) aufweist.
Die Spaltungsebenen 5 sind glatte Oberflächen, wobei Kristalldefekte oder dergleichen darauf nicht ausgebildet sind. Kristalldefekte und Unregelmäßigkeiten oder dergleichen werden jedoch auf Oberflächen, die zu den Spaltungsebenen unterschiedlich sind, ausgebildet. Ein Verarbeitungsverfahren, wie beispielsweise Blade-Dicing, weist ein Problem auf, da die geteilten Oberflächen der Chips Oberflächen sind, die zu Spaltungsebenen unterschiedlich sind.
Wie es vorstehend beschrieben ist, haben die Erfinder bestätigt, wobei die Spaltbarkeit des SiC-Einzelkristalls berücksichtigt wird, dass die Chips 1 vorzugsweise erhalten werden, indem eine Vielzahl von Ritzlinien auf dem Wafer 11 unter Verwendung eines Ritzwerkzeugs ausgebildet wird und dann eine externe Kraft entlang der Vielzahl von Ritzlinien aufgebracht wird, um den SiC-Halbleiterwafer 11 zu teilen. Dies bildet die geteilten Oberflächen der Seitenoberfläche 5 entlang der Spaltungsebene (Kristallebene des SiC-Einzelkristalls) aus, wodurch das Stromentweichen verhindert wird und die zugehörige Stärke verbessert wird. Spezifische Beispiele der Ritzvorrichtung und der Bremsvorrichtung sind im Wesentlichen die gleichen wie die in dem ersten Ausführungsbeispiel, wobei eine zugehörige ausführliche Beschreibung weggelassen wird.
Die zweite Seitenregion 7 wird als die „vertikale Bruchoberfläche 7“ bezeichnet, die von dem vertikalen Bruch herrührt, der durch das Ausbilden der Vielzahl von Ritzlinien L erzeugt wird. Die erste Seitenregion 6 wird als die „geteilte Oberfläche 6“ bezeichnet, die durch ein Aufbringen der externen Kraft entlang der Vielzahl von Ritzlinien zur Teilung des Wafers ausgebildet wird.
Spezifisch erstrecken sich, wenn das Ritzwerkzeug verwendet wird, um die Ritzlinien L auf dem Wafer 11 auszubilden, die Brüche gerade in die Tiefenrichtung, sodass vertikale Brüche mit einer vorgegebenen Tiefe ausgebildet werden. Diese Brüche dienen als die Startpunkte für ein Brechen des Wafers 11, wobei die „vertikale Bruchoberfläche 7“, die die zweite Seitenregion 7 bei jeder Seitenoberfläche 5 ausbildet, hierdurch ausgebildet wird.
Wenn der Brechstab auf den Wafer 11 während des Brechens gepresst wird, wird der Wafer 11 mit den Brüchen, die als die Startpunkte dienen, aufgrund der Spaltbarkeit des SiC-Kristallmaterials gespalten, wobei glatte Oberflächen freigelegt werden. Auf diese Weise wird die glatte „geteilte Oberfläche 6“ bei der ersten Seitenregion 6 jeder Seitenoberfläche 5 aufgrund der Spaltbarkeit des SiC-Kristallmaterials ausgebildet oder definiert. Die geteilte Oberfläche 6 ist eine Spaltungsebene (eine Kristallebene des SiC-Einzelkristalls).
Die erste Seitenregion 6 (geteilte Oberfläche 6) kann bei der Seitenoberfläche 5 benachbart zu der Anbringungsoberfläche 3 ausgebildet sein, wobei die zweite Seitenregion 7 (vertikale Bruchoberfläche 7) bei der Seitenoberfläche 5 benachbart zu der Nicht-Anbringungsoberfläche 4 ausgebildet sein kann. Alternativ hierzu kann die erste Seitenregion 6 (geteilte Oberfläche 6) bei der Seitenoberfläche 5 benachbart zu der Nicht-Anbringungsoberfläche 4 ausgebildet sein, wobei die zweite Seitenregion 7 (vertikale Bruchoberfläche 7) bei der Seitenoberfläche 5 benachbart zu der Anbringungsoberfläche 3 ausgebildet sein kann.
Die Dicke (Tiefe) der zweiten Seitenregion 7 (vertikale Bruchoberfläche 7) in der Dickenrichtung der SiC-Halbleiterschicht 2 ist 30% oder weniger der Dicke der SiC-Halbleiterschicht 2 und ist innerhalb des Bereichs von vorzugsweise 1 bis 30%, mehr bevorzugt 5 bis 20% und insbesondere bevorzugt 5 bis 15%. Wenn die vertikalen Brüche nicht erzeugt werden, ist es schwierig, den Wafer 11 zu teilen, um die Chips 1 zu erhalten. Wenn vertikale Brüche mit einer größeren Tiefe als die vorstehend genannte Tiefe ausgebildet werden, ist der Wafer 11 einer Oberflächenfraktur (horizontales Brechen, Abblättern) ausgesetzt.
Spezifisch wird gemäß dem vorliegenden Ausführungsbeispiel der SiC-Halbleiterwafer 11 unter Verwendung der Ritzvorrichtung und der Brechvorrichtung geteilt. Dann ermöglichen die vertikalen Brüche, die während des Ritzens ausgebildet werden, und die Spaltbarkeit des SiD-Kristallmaterials während des Brechens, dass die glatten Spaltungsebenen 5 (Kristallebenen 5 des SiC-Einzelkristalls) bei den geteilten Oberflächen der Chips 1 freigelegt werden. Auf diese Weise kann ein Wafer selbst mit einem Versatzwinkel von beispielsweise 4° ebenso entlang den Spaltungsebenen 5 geteilt werden. Außerdem können die Kristalldefekte verringert werden, wobei die Kristallstruktur der geteilten Oberflächen der Chips 1 aufrechterhalten werden können.
Gemäß dem vorliegenden Ausführungsbeispiel kann ein Absplittern kontrolliert werden, sodass die Biegefestigkeit der Chips 1 verbessert werden kann. Auf diese Weise kann die Zuverlässigkeit der Chips 1 verbessert werden.
6 zeigt Bilder, die das Vorhandensein oder Fehlen eines Absplitterns vergleichen, das durch ein Beobachten von Rändern von SiC-Halbleitervorrichtungen (Chips), die durch Blade-Dicing (Vergleichsbeispiel) geteilt werden, und Ränder von Chips 1 gemäß der Erfindung (erfinderisches Beispiel) bestimmt wird.
Wie es in 6 gezeigt ist, ist, da der herkömmliche Blade-Dicing-Vorgang den Wafer 11 kratzt oder abträgt, ein Absplittern, ein Mikrobrechen oder dergleichen bei den Rändern der Chips 1 unvermeidbar (siehe die linken Bilder in 6).
Bei dem Verarbeitungsvorgang (SnB: Ritzen und Brechen) gemäß der vorliegenden Erfindung wird jedoch der Wafer 11 geritzt und dann in die Chips 2 durch ein Auswählen der Bearbeitungsbedingungen gebrochen oder geteilt, was kein Absplittern, das bei den Rändern der Chips 1 ausgebildet wird, verursacht, wodurch die Chips in einem guten Zustand gehalten werden (siehe die rechten Bilder in 6).
7 vergleicht ein beobachtetes Bild eines Querschnitts, der in einer Richtung parallel zu der Ausrichtungsabflachung (OF) 16 entnommen wird, mit einem anderen beobachteten Bild eines Querschnitts, der entlang einer Richtung entnommen wird, die senkrecht zu der Ausrichtungsabflachung (OF) 16 ist.
Wie es in 7 gesehen werden kann, weisen die entgegengesetzten Seitenoberflächen 5C, 5D, die orthogonal zu dem Querschnitt parallel zu der Ausrichtungsabflachung 16 sind, geringfügig geneigte Oberflächen aufgrund der Spaltbarkeit des SiC-Kristallmaterials (des 4H-SiC-Einzelkristalls, der den Versatzwinkel von 4° aufweist) auf (25 µm = der Einfluss des Versatzwinkels). Demgegenüber sind die entgegengesetzten Seitenoberflächen 5A und 5B, die orthogonal zu dem Querschnitt senkrecht zu der Ausrichtungsabflachung (OF) 16 sind, vertikale Oberflächen.
8 vergleicht die Biegefestlichkeiten der SiC-Halbleitervorrichtungen (Chips) 1.
Wie es in 8 gesehen werden kann, ist gemäß der vorliegenden Erfindung, da die Kristallstruktur der geteilten Oberflächen der Chips 1 bewahrt wird, die Biegefestigkeit hoch.
Wie es vorstehend beschrieben ist, wird der Chip 1 gemäß der Erfindung hergestellt, indem der Wafer 11 mittels des Vorgangs, der die Spaltbarkeit des kristallinen Materials anwendet, geteilt wird, bei dem der Wafer 11 geritzt wird und dann in die Chips 2 gebrochen oder geteilt wird, spezifisch durch ein Auswählen (Optimieren) der Verarbeitungsbedingungen während der Teilung, wie beispielsweise von Spezifikationen des Ritzwerkzeugs (der Außendurchmesser eines Ritzrades, der Winkel einer zugehörigen Schnittkante, eine Mikrobearbeitung bei der Schnittkante oder dergleichen), der Ritzlast, einer Abtastgeschwindigkeit des Ritzwerkzeugs, von Spezifikationen eines Brechstabs (der Winkel einer zugehörigen Schnittkante und eine Spitzenform der Schnittkante), einer Lücke zwischen Empfangsklingen, einer Härte eines Tisches, einer Brechlast (eines Drückbetrags) und einer Niederdrückgeschwindigkeit des Brechtstabs), wobei der Wafer vorzugsweise entlang der Spaltungsrichtungen geteilt werden kann, auch wenn der Wafer 11 den Versatzwinkel aufweist, wobei die geteilten Oberflächen 6 der Chips 1 ausgebildet werden können, um die Kristallebenen (Spaltungsebenen) darauf freizulegen.
Indem die Verarbeitungsbedingungen während der Teilung wie vorstehend beschrieben ausgewählt werden, kann ein Absplittern und ein Mikrobrechen, die auftreten können, wenn der Wafer 11 geteilt wird, kontrolliert werden. Indem veranlasst wird, dass Kristallebenen (Spaltungsebenen) bei der Seitenoberfläche 5 des Chips 1 freigelegt werden, wird die Biegefestigkeit des Chips 1 verbessert. Die Zuverlässigkeit des Chips 1 kann hierdurch verbessert werden.
Spezifisch wird in dem Chip 1 gemäß der Erfindung, auch wenn der Wafer 11, der aus einem spröden kristallinen Material ausgebildet ist, einen Versatzwinkel aufweist (beispielsweise wird ein 4H-SiC-Einzelkristall (mit einem Versatzwinkel von 4°) verwendet), unter Berücksichtigung der Spaltbarkeit während der Teilung veranlasst, dass Kristallebenen bei der Seitenoberfläche 5 freigelegt werden, wie beispielsweise die erste Seitenregion 6 und die zweite Seitenregion 7 der Halbleitervorrichtung 1. Auf diese Weise kann die Kristallstruktur ohne Erzeugung von Kristalldefekten bei der Seitenoberfläche 5 bewahrt werden, wobei ein Absplittern und ein Mikrobrechen kontrolliert werden können. Die Biegefestigkeit wird hierdurch vergrößert, wobei die Zuverlässigkeit verbessert werden kann.
Es ist ersichtlich, dass die Ausführungsbeispiele, die hier offenbart sind, zur Veranschaulichung dienen und in jederlei Hinsicht nicht einschränkend sind.
Insbesondere sind in den Ausführungsbeispielen, die hier offenbart sind, Dinge, die nicht explizit offenbart sind, wie beispielsweise Arbeitsbedingungen, Betriebsbedingungen, Abmessungen und Gewichte von Bauelementen usw., Dinge, die ein Fachmann auf einfache Weise unter Bezugnahme auf das technische Problem, eine Lösung für das Problem, Betriebe und Wirkungen usw. der Erfindung, die in der vorliegenden Beschreibung offenbart ist, auswählen kann.
Bezugszeichenliste

1: SiC-Halbleitervorrichtung (Chip)
2: SiC-Halbleiterschicht
3: Anbringungsoberfläche (erste Hauptoberfläche, obere Oberfläche)
4: Nicht-Anbringungsoberfläche (zweite Hauptoberfläche, Bodenoberfläche)
5: Seitenoberfläche (geteilte Oberfläche, Kristallebene, Spaltungsebene)
5A: Seitenoberfläche
5B: Seitenoberfläche
5C: Seitenoberfläche
5D: Seitenoberfläche
6: erste Seitenregion (geteilte Oberfläche)
7: zweite Seitenoberflächenregion (vertikale Bruchoberfläche)
8: Rand
8A: Rand (eine Seite)
8B: Rand (eine andere Seite)
11: SiC-Halbleiterwafer
12: Elementausbildungsregion
13: erste Waferhauptoberfläche
14: zweite Waferhauptoberfläche
15: Waferumfangsseite
16: Ausrichtungsabflachung
L1: Ritzlinie (X-Achsen-Richtung)
L2: Ritzlinie (Y-Achsen-Richtung)

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

WO 2019/082724 A1 [0006]
JP 2011249384 A [0006]
JP 2020036048 A [0006]

Claims

SiC-Halbleitervorrichtung (1), die eine SiC-Halbleiterschicht (2) umfasst, die aus einem SiC-Einzelkristall besteht, wobei die SiC-Halbleiterschicht (2) umfasst: eine Anbringungsoberfläche (3), auf der ein Element angebracht wird; eine Nicht-Anbringungsoberfläche (4), die zu der Anbringungsoberfläche (3) entgegengesetzt ist; und eine Seitenoberfläche (5), die die Anbringungsoberfläche (3) mit der Nicht-Anbringungsoberfläche (4) verbindet, wobei die Seitenoberfläche (5) auf einer Spaltungsebene des SiC-Einzelkristalls ist.
SiC-Halbleitervorrichtung (1) nach Anspruch 1, wobei der Betrag (das Flächenverhältnis) einer Fläche, die Kristalldefekte aufweist, die über der Seitenoberfläche (5) der SiC-Halbleiterschicht (2) mittels einer EBSD-(Elektronenrückstreubeugungsmuster-)Analyse erfasst wird, 10% oder weniger ist.
SiC-Halbleitervorrichtung (1) nach Anspruch 1 oder 2, wobei in einem mittleren Abschnitt der Seitenoberfläche (5) entlang einer Dickenrichtung der SiC-Halbleiterschicht (2) jede einer vertikalen Oberflächenrauigkeit (maximale Höhe Rz, vertikal) entlang der Dickenrichtung und einer horizontalen Oberflächengenauigkeit (maximale Höhe Rz, horizontal) entlang einer horizontalen Richtung orthogonal zu der Dickenrichtung 5 µm oder weniger ist.
SiC-Halbleitervorrichtung (1) nach Anspruch 3, wobei eine horizontale Arithmetischer-Mittelwert-Oberflächenrauigkeit (Ra, horizontal) entlang der horizontalen Richtung größer oder gleich einer vertikalen Arithmetischer-Mittelwert-Oberflächenrauigkeit (Ra, vertikal) entlang der horizontalen Richtung ist, um die nachstehende Gleichung [1] zu erfüllen: $Ra [horizontale Richtung] \geq Ra [vertikale Richtung]$
SiC-Halbleitervorrichtung (1) nach einem der Ansprüche 1 bis 4, wobei die SiC-Halbleitervorrichtung (1) hergestellt wird, indem eine Ritzlinie (L) auf einem SiC-Halbleiterwafer (11) unter Verwendung eines Ritzwerkzeugs ausgebildet wird und dann eine externe Kraft entlang der Ritzlinie (L) aufgebracht wird, um den SiC-Halbleiterwafer (11) zu teilen.
SiC-Halbleitervorrichtung (1) nach Anspruch 5, wobei die Seitenoberfläche (5) der SiC-Halbleiterschicht (2) eine vertikale Bruchoberfläche (7), die von einem vertikalen Bruch herrührt, der durch das Ausbilden der Ritzlinie (L) erzeugt wird, und eine geteilte Oberfläche (6) umfasst, die durch ein Aufbringen der externen Kraft entlang der Ritzline (L), um den SiC-Halbleiterwafer (11) zu teilen, ausgebildet wird.
SiC-Halbleitervorrichtung (1) nach Anspruch 6, wobei auf der Seitenoberfläche (5) der SiC-Halbleiterschicht (2) die vertikale Bruchoberfläche (7) benachbart zu der Anbringungsoberfläche (3) ist und die geteilte Oberfläche (6) benachbart zu der Nicht-Anbringungsoberfläche (4) ist.
SiC-Halbleitervorrichtung (1) nach Anspruch 6, wobei auf der Seitenoberfläche (5) der SiC-Halbleiterschicht (2) die vertikale Bruchoberfläche (7) benachbart zu der Nicht-Anbringungsoberfläche (4) ist und die geteilte Oberfläche (6) benachbart zu der Anbringungsoberfläche (3) ist.
SiC-Halbleitervorrichtung (1) nach einem der Ansprüche 6 bis 8, wobei eine Dicke, mit der sich die vertikale Bruchoberfläche (7) entlang der Dickenrichtung der SiC-Halbleiterschicht (2) erstreckt, 20% oder weniger einer Dicke der SiC-Halbleiterschicht (2) ist.
SiC-Halbleitervorrichtung (1) nach einem der Ansprüche 6 bis 9, wobei eine Arithmetischer-Mittelwert-Rauigkeit (Ra, vertikale Bruchoberfläche (7), horizontal) der vertikalen Bruchoberfläche (7) in einer Richtung, die orthogonal zu einer Dickenrichtung ist, kleiner oder gleich als eine Arithmetischer-Mittelwert-Rauigkeit (Ra, geteilte Oberfläche (6) horizontal) der geteilten Oberfläche (6) in der Richtung, die orthogonal zu der Dickenrichtung ist, ist, um die nachstehend genannte Gleichung [2] zu erfüllen: $\begin{array}{l} Ra [vertikale Bruchoberfläche (7), horizontale] \leq Ra [geteilte Oberfläche \\ (6), horizontal] \end{array}$
SiC-Halbleitervorrichtung (1), die eine SiC-Halbleiterschicht (2) beinhaltet, die aus einem SiC-Einzelkristall besteht, wobei die SiC-Halbleiterschicht (2) umfasst: eine Anbringungsoberfläche (3), auf der ein Element angebracht wird; eine Nicht-Anbringungsoberfläche (4), die zu der Anbringungsoberfläche (3) entgegengesetzt ist; ein erstes Paar von Seitenoberflächen (5A, 5B), die die Anbringungsoberfläche (3) mit der Nicht-Anbringungsoberfläche (4) verbinden und zueinander entgegengesetzt sind, wobei jede des ersten Paars von Seitenoberflächen (5A, 5B) auf einer Spaltungsebene des SiC-Einzelkristalls ist; und einem zweiten Paar von Seitenoberflächen (5C, 5D), die die Anbringungsoberfläche (3) mit der Nicht-Anbringungsoberfläche (4) verbinden und zueinander entgegengesetzt sind, wobei jede des zweiten Paars von Seitenoberflächen (5C, 5D) erste und zweite Seitenregionen (6) umfasst, wobei eine der ersten und zweiten Seitenregionen (6) benachbart zu der Anbringungsoberfläche (3) ist und eine andere der ersten und zweiten Seitenregionen (6) benachbart zu der Nicht-Anbringungsoberfläche (4) ist, und die erste Seitenregion (6) zu der zweiten Seitenregion (7) um einen vorbestimmten Winkel geneigt ist.
SiC-Halbleitervorrichtung (1) nach Anspruch 11, wobei eine des zweiten Paars von Seitenoberflächen (5C, 5D) eine Kammlinie (8A) aufweist, bei der die erste Seitenregion (6) die zweite Seitenregion (7) trifft, und eine andere des zweiten Paars von Seiten (5C, 5D) eine Tallinie (8B) aufweist, bei der die erste Seitenregion (6) die zweite Seitenregion (7) trifft.
SiC-Halbleitervorrichtung (1) nach Anspruch 11 oder 12, wobei der vorbestimmte Winkel (C) zwischen der ersten Seitenregion (6) und der zweiten Seitenregion (7) innerhalb des Bereichs von 0,1° bis 10° ist.
SiC-Halbleitervorrichtung (1) nach einem der Ansprüche 11 bis 13, wobei die zweite Seitenregion (7) um einen vorgegebenen Winkel (A) innerhalb des Bereichs von 80° bis 100° zu einer der Anbringungsoberfläche (3) oder der Nicht-Anbringungsoberfläche (4), die zu der zweiten Seitenregion (7) benachbart ist, geneigt ist.
SiC-Halbleitervorrichtung (1) nach einem der Ansprüche 11 bis 14, wobei die erste Seitenregion (6) auf einer {11-20}-Ebene des SiC-Einzelkristalls ist.
SiC-Halbleitervorrichtung (1) nach einem der Ansprüche 11 bis 15, wobei die SiC-Halbleitervorrichtung (1) erhalten wird, indem eine Ritzlinie (L) auf einem SiC-Halbleiterwafer (11) unter Verwendung eines Ritzwerkzeugs ausgebildet wird und dann eine externe Kraft entlang der Ritzlinie (L) aufgebracht wird, um den SiC-Halbleiterwafer (11) zu teilen.
SiC-Halbleitervorrichtung (1) nach Anspruch 16, wobei die zweite Seitenregion (7) von einem vertikalen Bruch herrührt, der durch das Ausbilden der Ritzlinie (L) erzeugt wird, und die erste Seitenregion (6) eine geteilte Oberfläche (6) ist, die durch ein Aufbringen der externen Kraft entlang der Ritzlinie (L), um den SiC-Halbleiterwafer (11) zu teilen, ausgebildet wird.
SiC-Halbleitervorrichtung (1) nach Anspruch 17, wobei die erste Seitenregion (6) benachbart zu der Anbringungsoberfläche (3) ist und die zweite Seitenregion (7) benachbart zu der Nicht-Anbringungsoberfläche (4) ist.
SiC-Halbleitervorrichtung (1) nach Anspruch 17, wobei die erste Seitenregion (6) benachbart zu der Nicht-Anbringungsoberfläche (4) ist und die zweite Seitenregion (7) benachbart zu der Anbringungsregion (3) ist.
SiC-Halbleitervorrichtung (1) nach Anspruch 17 oder 18, wobei eine Dicke, mit der sich die zweite Seitenregion (7) entlang einer Dickenrichtung der SiC-Halbleiterschicht (2) erstreckt, 20% oder weniger einer Dicke der SiC-Halbleiterschicht (2) ist.
SiC-Halbleitervorrichtung nach einem der Ansprüche 11 bis 20, wobei ein Winkel (A) zwischen einer der Nicht-Anbringungsoberfläche (4) oder der Anbringungsoberfläche (3) und der zweiten Seitenregion (7) benachbart zu der einen der Nicht-Anbringungsoberfläche (4) oder der Anbringungsoberfläche (3) näher an 90° ist als ein anderer Winkel (B) zwischen einer anderen der Anbringungsoberfläche (3) oder der Nicht-Anbringungsoberfläche (4) und der ersten Seitenregion (6) benachbart zu der anderen der Anbringungsoberfläche (3) oder der Nicht-Anbringungsoberfläche (4).
SiC-Halbleitervorrichtung (1) nach einem der Ansprüche 11 bis 20, wobei ein Winkel (B) zwischen einer der Nicht-Anbringungsoberfläche (4) oder der Anbringungsoberfläche (3) und der ersten Seitenregion (6) benachbart zu der einen der Nicht-Anbringungsoberfläche (4) oder der Anbringungsoberfläche (3) näher an 90° ist als ein anderer Winkel (A) zwischen einer anderen der Anbringungsoberfläche (3) oder der Nicht-Anbringungsoberfläche (4) und der zweiten Seitenregion (7) benachbart zu der anderen der Anbringungsoberfläche (3) oder der Nicht-Anbringungsoberfläche (4).