DE112020005062T5

DE112020005062T5 - Kondensatorfreie dram-zelle

Info

Publication number: DE112020005062T5
Application number: DE112020005062.9T
Authority: DE
Inventors: Cezar Zota; Clarissa Convertino; Lukas Czornomaz; Siegfried Karg
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2019-12-05
Filing date: 2020-11-17
Publication date: 2022-07-21
Anticipated expiration: 2040-11-18
Also published as: JP2023504479A; US11031402B1; GB2606907B; US20210225845A1; US20210175234A1; GB2606907A; WO2021111222A1; US11270999B2; GB202209608D0; CN114762116A; DE112020005062B4

Abstract

Eine kondensatorfreie DRAM-Zelle (200) weist eine Heterostruktur, eine Gate-Struktur (106, 107), welche in einer ersten Richtung an die Heterostruktur grenzt, eine Drain-Struktur (108), welche in einer zweiten Richtung senkrecht zu der ersten Richtung an die Heterostruktur grenzt, und eine Source-Struktur (104) auf, welche in der der zweiten Richtung entgegengesetzten Richtung an die Heterostruktur grenzt, wobei die Heterostruktur eine oder mehrere halbleitende Kanalschichten (610, 612) und eine oder mehrere elektrisch isolierende Barriereschichten (620, 622, 624) aufweist, wobei die Kanalschichten (610, 612) und die Barriereschichten (620, 622, 624) in der ersten Richtung abwechselnd gestapelt sind.

Description

HINTERGRUND
Die vorliegende Erfindung betrifft integrierte Halbleiter-Speichereinheiten und insbesondere kondensatorfreie dynamische Direktzugriffsspeicherzellen (DRAM-Zellen).
Ein DRAM speichert Daten als eine positive oder negative elektrische Ladung in einer kapazitiven Struktur. Die Struktur, die für die Kapazität sorgt, sowie die Transistoren, welche den Zugriff darauf steuern, werden zusammen als eine DRAM-Zelle bezeichnet. Sie sind die grundlegenden Bausteine in DRAM-Arrays. Es gibt mehrere Varianten von DRAM-Speicherzellen, aber die am häufigsten benutzte Variante in modernen DRAMs ist die Ein-Transistor-ein-Kondensator-Zelle (1T1C-Zelle). Der Transistor wird benutzt, um während Schreiboperationen Strom in den Kondensator zu lassen und um während Leseoperationen den Kondensator zu entladen.
KURZDARSTELLUNG
In einer Erscheinungsform betrifft die Erfindung eine kondensatorfreie DRAM-Zelle. Die Zelle weist eine Heterostruktur, eine Gate-Struktur, welche in einer ersten Richtung an die Heterostruktur angrenzt, eine Drain-Struktur, welche in einer zweiten Richtung senkrecht zu der ersten Richtung an die Heterostruktur angrenzt, und eine Source-Struktur auf, welche in der der zweiten Richtung entgegengesetzten Richtung an die Heterostruktur angrenzt. Die Heterostruktur weist eine oder mehrere halbleitende Kanalschichten und eine oder mehrere elektrisch isolierende Barriereschichten auf, wobei die Kanalschichten und die Barriereschichten in der ersten Richtung abwechselnd gestapelt sind.
Ausführungsformen der kondensatorfreien DRAM-Zelle (kurz „der Zelle“) können Vorteile aufweisen, welche aus der Heterostruktur entstehen, welche den herkömmlichen Kanal des MOSFET-Typs ersetzt. Obwohl jede Kanalschicht immer noch als ein Materialvolumen angesehen werden kann, welches in Abhängigkeit von der Konfiguration von Spannungen, die an die benachbarten Source-, Gate- und Drain-Strukturen angelegt werden, entweder Speicherung von elektrischen Ladungsträgern (Elektronen und/oder Defektelektronen) oder deren Transport in die positive oder negative zweite Richtung ermöglichen kann, ist jede Barriereschicht elektrisch isolierend und kann somit einen Transport der Ladungsträger über die Barriereschicht, d.h. in die positive oder negative erste Richtung, verhindern. Demzufolge kann jede Barriereschicht zu einer Verlängerung der Retentionszeit von Elektronen und/oder Defektelektronen beitragen, indem sie Verlusteffekte unterdrückt oder hemmt (z.B. durch Rekombination oder Tunneln aus der Heterostruktur heraus), welche eine Bewegung von Ladungsträgern in die positive oder negative erste Richtung umfassen.
In einer Ausführungsform weist die Heterostruktur eine einzelne Barriereschicht und zwei Kanalschichten auf. In Kombination mit der abwechselnden Konfiguration der Kanal- und Barriereschichten in der Heterostruktur bedeutet dies, dass die Barriereschicht die zwei Kanalschichten in eine Kanalschicht, welche der Gate-Struktur zugewandt ist, und eine Kanalschicht, welche der Gate-Struktur abgewandt ist, trennt. Wenn zum Beispiel eine negative Spannung an die Gate-Struktur angelegt wird, wird die Gate-Struktur anziehend für Defektelektronen und abstoßend für Elektronen, so dass man die Kanalschicht, die der Gate-Struktur zugewandt ist, als einen „Defektelektronenkanal“ bezeichnen kann und die Kanalschicht, die der Gate-Struktur abgewandt ist, als einen „Elektronenkanal“ bezeichnen kann. Wenn stattdessen eine positive Spannung an die Gate-Struktur angelegt wird, wird die Gate-Struktur anziehend für Elektronen und abstoßend für Defektelektronen, so dass man in diesem Fall die Kanalschicht, die der Gate-Struktur zugewandt ist, als einen „Elektronenkanal“ bezeichnen kann und die Kanalschicht, die der Gate-Struktur abgewandt ist, als einen „Defektelektronenkanal“ bezeichnen kann.
In einer weiteren Erscheinungsform betrifft die Erfindung ein Verfahren zur Herstellung einer kondensatorfreien DRAM-Zelle. Das Verfahren umfasst:

Bilden einer Heterostruktur, welche eine oder mehrere halbleitende Kanalschichten und eine oder mehrere elektrisch isolierende Barriereschichten aufweist, wobei die Kanalschichten und die Barriereschichten abwechselnd in einer ersten Richtung gestapelt sind;
Bilden einer Gate-Struktur, welche in der ersten Richtung an die Heterostruktur angrenzt;
Bilden einer Drain-Struktur, welche in einer zweiten Richtung senkrecht zu der ersten Richtung an die Heterostruktur angrenzt; und
Bilden einer Source-Struktur, welche in der der zweiten Richtung entgegengesetzten Richtung an die Heterostruktur angrenzt.

Figurenliste
Im Folgenden werden Ausführungsformen der Erfindung lediglich beispielhaft detaillierter erläutert, wobei auf die Zeichnungen Bezug genommen wird, in welchen:

1a) eine schematische Schnittansicht einer kondensatorfreien DRAM-Zelle zeigt, welche den logischen Zustand ,0' speichert;
1b) eine schematische Schnittansicht einer kondensatorfreien DRAM-Zelle zeigt, welche den logischen Zustand ,1' speichert;
1c) ein Diagramm mit zwei I-V-Kurven einer kondensatorfreien DRAM-Zelle zeigt;
1d) eine schematische Schnittansicht einer kondensatorfreien DRAM-Zelle während einer Schreiboperation für den logischen Zustand ,0' zeigt;
1e) eine schematische Schnittansicht einer kondensatorfreien DRAM-Zelle während einer Schreiboperation für den logischen Zustand ,1' zeigt;
2 eine schematische Schnittansicht einer beispielhaften kondensatorfreien DRAM-Zelle zeigt, welche eine Barriereschicht aufweist, die zwischen einer Gate-Struktur und einer Kanalschicht angeordnet ist;
3 eine schematische Schnittansicht einer beispielhaften kondensatorfreien DRAM-Zelle zeigt, welche eine Barriereschicht aufweist, die zwischen zwei Kanalschichten angeordnet ist;
4 eine schematische Schnittansicht einer beispielhaften kondensatorfreien DRAM-Zelle zeigt, welche eine Barriereschicht aufweist, die zwischen einem Substrat und einer Kanalschicht angeordnet ist;
5 eine schematische Schnittansicht einer beispielhaften kondensatorfreien DRAM-Zelle zeigt, welche zwei Barriereschichten und eine Kanalschicht aufweist;
6 eine schematische Schnittansicht einer beispielhaften kondensatorfreien DRAM-Zelle zeigt, welche drei Barriereschichten und zwei Kanalschichten aufweist;
7 a) ein Diagramm mit zwei Eingabesignalen zum Testen einer kondensatorfreien DRAM-Zelle zeigt; und
7 b) - d) jeweils ein Diagramm eines Ausgabesignals einer kondensatorfreien DRAM-Zelle in Reaktion auf ein Empfangen von zwei Eingabesignalen zum Testen zeigen; und
8 die Drain-Strom-Antwort einer kondensatorfreien DRAM-Zelle zeigt, die unter Verwendung von zwei Eingabesignalen getestet wurde.

DETAILLIERTE BESCHREIBUNG
Die letzten Jahrzehnte haben bedeutende Forschungsanstrengungen hervorgebracht, um die Speicherzellengröße von flüchtigen Speichern wie DRAM zu verringern. Heute sind DRAM-Zellen durch ihren externen Kondensator in der Größe begrenzt. Ein vielversprechender Ansatz zum Ermöglichen einer weiteren Miniaturisierung ist es, den Kondensator wegzulassen und stattdessen die Blindkapazität des Transistors zu nutzen, um die Ladungsträger zu speichern, welche Informationen repräsentieren. Die Transistorstrukturen, die in DRAM-Zellen verwendet werden, sind typischerweise Ableitungen des Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET), der eine Source-Struktur, eine Kanalstruktur und eine Drain-Struktur, die in einer Sequenz angeordnet sind, und eine Gate-Struktur realisiert, die an die Kanalstruktur angrenzt.
Es sind verschiedene Kandidaten für solche kondensatorfreien Ein-Transistor-DRAM-Zellen („1T‟-DRAM-Zellen) vorgeschlagen worden, wie z.B. ARAM und MSDRAM. Diese Einheiten nutzen den so genannten Floating-Body-Effekt, um durch Band-zu-Band-Tunneln, wenn Gate und Drain oder Gate und Source Vorspannungen entgegengesetzter Vorzeichen ausgesetzt werden, Defektelektronen und Elektronen in den Kanal zu injizieren. Während einer anschließenden Retentionszeit verbleibt ein ausreichender Teil der injizierten Ladungsträger in dem Kanal und der Zellenzustand kann ausgelesen werden, wobei ein Speichereffekt bei dem Strom vom Drain zur Source genutzt wird, der durch den Transistor fließt. Dieses vielversprechende Konzept ist bereits angewendet worden und führte zu funktionierenden 1T-DRAM-Zellen und wird als einer von lediglich wenigen Wegen nach vorn für die DRAM-Verkleinerung angesehen.
Schlüsselprobleme für diese Technologie umfassen das Verlängern der Defektelektronen-Retentionszeit und das Steigern des Stroms vom Drain zur Source (oder alternativ das Verringern der benötigten Ansteuer-Vorspannung). Ein weiteres Problem ist die Verkleinerbarkeit - die Gesamt-Kanaldicke kann nicht stark verringert werden, da die Rekombinationsraten typischerweise mit der Ladungsträgerdichte ansteigen.
Es sind verschiedene Ausgestaltungen von kondensatorfreien DRAM-Zellen vorgestellt worden. Heute sind Verlängerungen von Ladungsträger-Retentionszeiten und Steigerungen des Stroms vom Drain zur Source wünschenswert, um eine ausreichende Marktfähigkeit zu erhalten.
Zugunsten einer klaren Darstellung werden im Folgenden verschiedene überall in der vorliegenden Offenbarung verwendete Begriffe oder vorausgesetzte Bedingungen definiert.
Die Materialien, die für die Heterostruktur der kondensatorfreien DRAM-Zelle verwendet werden, umfassen Halbleiter und ebenso Isolatoren. Jede halbleitende Kanalschicht kann aus einem reinen (undotierten) Halbleiter, einem intrinsischen Halbleiter (i-Typ, dotiert oder undotiert, eine gleiche Anzahl angeregter Elektronen, n, und Defektelektronen, p, aufweisend) oder einem dotierten Halbleiter (eine Dotierstoffkonzentration von 10¹⁸ cm^-3 oder weniger aufweisend) hergestellt sein. Jede isolierende (nicht-leitende) Barriereschicht kann aus einem Material hergestellt sein, dessen elektrische Leitfähigkeit über Technologien wie Dotieren oder Gating nicht erhöht werden kann.
Die kondensatorfreie DRAM-Zelle weist eine Heterostruktur auf, welche Kanalschichten und Barriereschichten aufweist, die in der ersten Richtung abwechselnd gestapelt sind. Die Begriffe „Stapel“, „gestapelt“ und dergleichen implizieren nicht notwendigerweise, dass die erste Richtung mit der Vertikalität zusammenfällt. Tatsächlich kann es möglich sein, die Schichten der Heterostruktur in einer beliebigen ersten Richtung, einschließlich einer horizontalen Richtung, aufeinander zu stapeln.
Die Speicherzelle kann auf einem Substrat wie einem Halbleiter-Wafer ausgebildet sein, dies muss aber nicht notwendigerweise der Fall sein. Insbesondere kann die Halbleiterzelle eine Halbleiter-auf-Isolator-Einheit (SOI-Einheit) sein. Wenn sie auf einem Substrat ausgebildet ist, kann eine Vorspannung an das Substrat angelegt werden, d.h. das Substrat kann als ein zweites Gate oder Back-Gate genutzt werden. In ähnlicher Weise können die Source-Struktur, die Gate-Struktur, die Drain-Struktur und, falls anwendbar, das Substrat mit elektrischen Kontakten realisiert werden, um eine Versorgung mit Spannung (Vorspannung) zu ermöglichen und/oder einen elektrischen Strom einzurichten, und können eine beliebige geeignete bekannte oder zukünftige Struktur von Materialien wie n-dotierten Halbleitern, p-dotierten Halbleitern, intrinsischen Halbleitern oder Halbleitern des i-Typs, Metallen, High-k- oder Low-k-Dielektrika und/oder Isolatoren aufweisen, welche jeweils zum Realisieren einer Source, eines Gate, eines Drain und gegebenenfalls eines Back-Gate eines Feldeffekttransistors geeignet sind.
Die kondensatorfreie DRAM-Zelle kann wie folgt betrieben werden: Ladungsträger, welche sich in den Kanalschichten der Heterostruktur befinden, können mindestens die zwei Zustände „1“ und „0“ eines Informations-Bits codieren. In einem nichtbeschränkenden Beispiel, welches lediglich der Veranschaulichung dient, kann die Operation „1“-Schreiben Versorgen der Gate-Struktur mit einer negativen Spannung und der Drain-Struktur mit einer positiven Spannung umfassen, so dass Defektelektronen durch Band-zu-Band-Tunneln in die Kanalschicht oder die Zone injiziert werden, die der Gate-Struktur zugewandt ist, und Elektronen durch Band-zu-Band-Tunneln in die Kanalschicht oder die Zone injiziert werden, die der Gate-Struktur abgewandt ist. Die Anzahl injizierter Elektronen ist elektrostatisch mit der Anzahl injizierter Defektelektronen verknüpft. Die Ladungsträger bleiben aufgrund des Floating-Body-Effekts für eine gewisse Zeit in der Heterostruktur. In dem Beispiel umfasst die Operation „0“-Schreiben Entfernen der Ladungsträger aus der Heterostruktur durch eine Near-Flat-Band-Vorspannungsbedingung (d.h. Setzen der Gate-Struktur auf eine geringfügig positive Spannung und der Source- und der Drain-Struktur auf eine Nullspannung).
Während einer Leseoperation wird eine geringe Drain-Vorspannung angelegt und der Drain-Strom wird gemessen. Ein Überschuss von Ladungsträgern innerhalb der Heterostruktur im „1“-Zustand führt zu einem Anstieg des (Absolutwerts des) Drain-Stroms im Vergleich zu dem Strom im „0“-Zustand. In dem Beispiel wird der Zustand „0“ oder „1“ in gleicher Weise bewahrt, indem die Gate-Struktur mit einer negativen Vorspannung versorgt wird. Wenn die Zelle auf einem Back-Gate realisiert wird, würde sie in dem Beispiel auf eine positive Back-Gate-Vorspannung gesetzt.
Gemäß einer Ausführungsform weist die Heterostruktur eine einzelne Barriereschicht und eine einzelne Kanalschicht auf. In Kombination mit der abwechselnden Konfiguration der Kanal- und Barriereschichten in der Heterostruktur bedeutet dies, dass die Barriereschicht die Kanalschicht entweder von der Gate-Struktur oder von einer beliebigen Struktur isoliert, die auf der Seite an die Heterostruktur angrenzt, die der Gate-Struktur abgewandt ist. Dies kann den Vorteil einer verlängerten Ladungsträger-Retentionszeit durch Unterdrücken einer spontanen Bewegung und/oder von Tunneln von Ladungsträgern aus der Heterostruktur heraus und/oder deren spontaner Rekombination mit weiteren Ladungsträgern aus beliebigen Strukturen bieten, die in der positiven oder negativen ersten Richtung an die Heterostruktur angrenzen.
Gemäß einer Ausführungsform weist die Heterostruktur zwei Barriereschichten und zwei Kanalschichten auf. In Kombination mit der abwechselnden Konfiguration der Kanal- und Barriereschichten in der Heterostruktur bedeutet dies, dass eine der Barriereschichten die zwei Kanalschichten voneinander trennt und die andere der Barriereschichten entweder die Barriereschicht, die der Gate-Struktur zugewandt ist, von der Gate-Struktur isoliert oder die Barriereschicht, die der Gate-Struktur abgewandt ist, von einer weiteren Struktur isoliert, die an die Heterostruktur angrenzt. Dies kann den Vorteil einer verlängerten Ladungsträger-Retentionszeit und/oder einer verbesserten Miniaturisierungsfähigkeit, da die Barriereschicht die zwei Kanalschichten trennt, und einer weiter verlängerten Ladungsträger-Retentionszeit durch Unterdrücken einer spontanen Bewegung und/oder von Tunneln von Ladungsträgern aus der Heterostruktur heraus und/oder deren spontaner Rekombination mit weiteren Ladungsträgern aus beliebigen Strukturen bieten, die in der positiven oder negativen ersten Richtung an die Heterostruktur angrenzen. Die Konfiguration, wobei eine der Barriereschichten an der Position angeordnet ist, die der Gate-Struktur abgewandt ist, kann nützlich sein, wenn die Gate-Struktur eine Oxidschicht oder eine andere isolierende Schicht aufweist, welche an die Heterostruktur angrenzt und welche bereits für eine bedeutende Unterdrückung der Wanderung von Ladungsträgern aus der Heterostruktur heraus sorgt.
Gemäß einer Ausführungsform weist die Heterostruktur mindestens zwei Barriereschichten auf, die aus unterschiedlichen Barriereschichtmaterialien hergestellt sind. Die Auswahl der unterschiedlichen Barriereschichtmaterialien kann, ohne darauf beschränkt zu sein, die Materialien umfassen, die hierin als zur Herstellung von Barriereschichten geeignet erwähnt werden. Das Realisieren von Barriereschichten, die aus unterschiedlichen Barriereschichtmaterialien hergestellt sind, kann den Vorteil einer verbesserten Fähigkeit zum Begrenzen der Bewegung von Ladungsträgern in der Heterostruktur in der positiven oder negativen ersten Richtung bieten. Genauer können einige oder alle der Barriereschichten aus einem Barriereschichtmaterial hergestellt sein, welches die Bewegung für eine Art von Ladungsträgern (d.h. entweder Elektronen oder Defektelektronen) wirksamer unterdrückt als für die andere.
Dies kann von Nutzen sein, wenn erwartet werden kann, dass während des Betriebs der Zelle die Art von Ladungsträgern, die von einer gegebenen Barriereschicht selektiv einzugrenzen ist, typischerweise an der Position der Barriereschicht angeordnet ist. Wenn zum Beispiel die Zelle so ausgestaltet ist, dass die Zelle in ihrem programmierten Zustand gehalten wird, d.h. ein Satz injizierter Ladungsträger, welcher den „0“- oder „1“-Zustand repräsentiert, innerhalb der Heterostruktur gehalten wird, indem die Gate-Struktur mit einer negativen Spannung versorgt wird, kann erwartet werden, dass sich alle injizierten Defektelektronen in die Nähe der Gate-Struktur bewegen, d.h. zu der Kanalschicht, welche der Gate-Struktur zugewandt ist, während sich die entsprechend injizierten Elektronen zu der Seite der Heterostruktur bewegen, die der Gate-Struktur gegenüberliegt, d.h. zu der Kanalschicht, die der Gate-Struktur abgewandt ist. In diesem Beispiel kann es möglich sein, die Defektelektronen auf ihre Defektelektronen-Kanalschicht begrenzt zu halten, indem zwischen der Gate-Struktur und der Defektelektronen-Kanalschicht eine Barriereschicht bereitgestellt wird, welche selektiv für Defektelektronen undurchdringlich ist, und/oder die Elektronen auf ihre Elektronen-Kanalschicht begrenzt zu halten, indem zwischen jeder Struktur, die an die Heterostruktur auf der Seite gegenüber der Gate-Struktur angrenzt, und der Elektronen-Kanalschicht eine Barriereschicht bereitgestellt wird, welche selektiv für Elektronen undurchdringlich ist. Es kann möglich sein, dass die spezielle Auswahl eines selektiv undurchdringlichen Barriereschichtmaterials von dem Material abhängt, aus welchem die entsprechende zu isolierende Kanalschicht oder eine beliebige andere Struktur, die an die gegebene Barriereschicht angrenzt, hergestellt ist.
Gemäß einer Ausführungsform weist die Heterostruktur mindestens zwei Kanalschichten auf, die aus unterschiedlichen Kanalschichtmaterialien hergestellt sind. Die Auswahl der unterschiedlichen Kanalschichtmaterialien kann, ohne darauf beschränkt zu sein, die Materialien umfassen, die hierin als zur Herstellung von Kanalschichten geeignet erwähnt werden. Das Realisieren von Kanalschichten, die aus unterschiedlichen Kanalschichtmaterialien hergestellt sind, kann die Möglichkeit bieten, einige oder alle der Kanalschichten mit speziellen Eigenschaften zu versehen, die auf eine Art von Ladungsträgern (d.h. entweder Elektronen oder Defektelektronen) zugeschnitten sind.
Beispielsweise kann es möglich sein, eine Heterostruktur, welche zwei Kanalschichten aufweist, in Richtung einer erhöhten Ladungsträgermobilität in jeder Kanalschicht zu optimieren, d.h. ein Kanalschichtmaterial mit einer hohen Elektronenmobilität für eine der Kanalschichten und ein Kanalschichtmaterial mit einer hohen Geschwindigkeit einer scheinbaren Defektelektronenwanderung für die andere Kanalschicht auszuwählen. Dies kann die Leitfähigkeit der Heterostruktur in der positiven oder negativen zweiten Richtung erhöhen und somit den Strom vom Drain zur Source der Zelle erhöhen. Für die Auswahl geeigneter unterschiedlicher Kanalschichtmaterialien können jedoch andere Kriterien berücksichtigt werden, welche für die Art der Ladungsträger spezifisch oder unspezifisch sein können, z.B. Spin-Eigenschaften, welche die Ladungsträger beeinflussen, oder Kristallgittereigenschaften, welche eine Kompatibilität zu angrenzenden Strukturen ermöglichen.
Das Realisieren unterschiedlicher Kanalschichten mit Ladungsträger-spezifischen Eigenschaften kann von Nutzen sein, wenn erwartet werden kann, dass während des Betriebs der Zelle die Art von Ladungsträgern, die selektiv innerhalb einer gegebenen Kanalschicht zu speichern ist, typischerweise an der Position der Kanalschicht angeordnet ist. Wenn zum Beispiel die Zelle so ausgestaltet ist, dass die Zelle in ihrem programmierten Zustand gehalten wird, d.h. ein Satz injizierter Ladungsträger, welcher den „0“- oder „1“-Zustand repräsentiert, innerhalb der Heterostruktur gehalten wird, indem die Gate-Struktur mit einer negativen Spannung versorgt wird, kann erwartet werden, dass sich alle injizierten Defektelektronen in die Nähe der Gate-Struktur bewegen, d.h. zu der Kanalschicht, welche der Gate-Struktur zugewandt ist, während sich die entsprechend injizierten Elektronen zu der Seite der Heterostruktur bewegen, die der Gate-Struktur gegenüberliegt, d.h. zu der Kanalschicht, die der Gate-Struktur abgewandt ist. In diesem Beispiel kann es möglich sein, ein Material mit gewünschten Eigenschaften in Bezug auf Defektelektronen als das Kanalschichtmaterial für die Kanalschicht auszuwählen, die der Gate-Struktur zugewandt ist, und/oder ein Material mit gewünschten Eigenschaften in Bezug auf Elektronen als das Kanalschichtmaterial für die Kanalschicht auszuwählen, die der Gate-Struktur abgewandt ist. Es kann möglich sein, dass die spezielle Auswahl eines selektiv optimierten Kanalschichtmaterials von dem Material abhängt, aus welchem eine angrenzende Barriereschicht, welche die gegebene Kanalschicht isoliert, oder eine beliebige andere Struktur, die an die gegebene Kanalschicht angrenzt, hergestellt ist.
Gemäß einer Ausführungsform unterscheiden sich die unterschiedlichen Kanalschichtmaterialien in der Bandlückenenergie um mindestens 0,5 Elektronenvolt. Dies kann ein Optimieren einiger oder aller der Kanalschichten durch Bandlückenmanipulation ermöglichen. Beispielsweise kann man das Kanalschichtmaterial, welches die niedrigere Bandlückenenergie (oder allgemeiner eine im Vergleich niedrige Bandlückenenergie oder mit anderen Worten eine im Vergleich schmale Bandlücke) aufweist, zum Realisieren einer Kanalschicht verwenden, welche für den Defektelektronentransport dediziert ist, da eine schmalere Bandlücke die scheinbare Defektelektronen-Transportgeschwindigkeit durch Tunneln erhöhen kann. Dies kann zu kürzeren Zeiten zum Injizieren und Entfernen von Defektelektronen aus der dedizierten Defektelektronen-Kanalschicht führen und somit die Lese/Schreib-Zykluszeiten der Zelle verlängern.
Gemäß einer Ausführungsform unterscheiden sich die unterschiedlichen Kanalschichtmaterialien in der Elektronenmobilität mindestens um einen Faktor 10. Dies kann ein Dedizieren einer oder mehrerer der Kanalschichten (nämlich jener mit der höheren Elektronenmobilität) zum Realisieren einer Kanalschicht ermöglichen, welche für den Elektronentransport dediziert ist. Dies kann den Strom vom Drain zur Source der Zelle erhöhen, wie er z.B. während des Auslesens verwendet wird.
Gemäß einer Ausführungsform grenzt die Gate-Struktur an eine der Barriereschichten. Auf diese Weise kann (können) die Kanalschicht(en) der Heterostruktur von der Gate-Struktur isoliert werden, so dass das Entstehen von Gate-Strömen verhindert werden kann. Es sei angemerkt, dass es in diesem Fall einer Barriereschicht, welche an die Gate-Struktur grenzt, nicht notwendig sein muss, die Gate-Struktur mit einer Gate-Isolator-Schicht (z.B. einer Oxidschicht) zu versehen, wie dies heute typischerweise während der FET-Herstellung erfolgt. Dies kann für eine Vereinfachung des Herstellungsverfahrens der kondensatorfreien DRAM-Zelle sorgen. Ferner kann dadurch verhindert oder aufgehalten werden, dass sich Ladungsträger spontan aus der Heterostruktur heraus in die Gate-Struktur bewegen oder dorthin tunneln, und/oder eine spontane Rekombination mit Ladungsträgern aus der Gate-Struktur verhindert oder aufgehalten werden.
Gemäß einer Ausführungsform weist die Gate-Struktur eine Gate-Isolator-Schicht auf, welche an die Barriereschicht grenzt. Eine Gate-Isolator-Schicht kann aus einem elektrischen Isolator wie z.B. einem Oxid hergestellt sein und kann einen Austausch von Ladungsträgern zwischen der Heterostruktur und der Gate-Struktur verhindern, um eine Steuerung der Ladungsträger in der Heterostruktur durch den Feldeffekt zu ermöglichen, wenn die Gate-Struktur eine Vorspannung erhält. Obwohl es, wie oben erläutert, nicht notwendig sein muss, die Gate-Struktur mit einer Gate-Isolator-Schicht zu versehen, wenn die Heterostruktur mit einer Barriereschicht an die Gate-Struktur grenzt, kann es dennoch von Nutzen sein, die Gate-Struktur mit einer zusätzlichen Gate-Isolator-Schicht zu realisieren, da dies die Gesamt-Isolatordicke zwischen der Kanalschicht, die der Gate-Struktur zugewandt ist, und dem leitfähigen Material, das in der Gate-Struktur realisiert ist, erhöhen kann, um zu ermöglichen, die Gate-Struktur auf eine gewünschte Spannung einzustellen. Eine höhere Gesamt-Isolatordicke kann die Wahrscheinlichkeit von Leckströmen zwischen Gate und Heterostruktur verringern und/oder ermöglichen, die Gate-Struktur mit einer höheren Spannung zu versorgen.
Gemäß einer Ausführungsform ist die Zelle auf einem Substrat angeordnet und die Heterostruktur grenzt an das Substrat. Dies kann die mechanische Stabilität der Zelle erhöhen und die Möglichkeit bereitstellen, eine Back-Gate-Spannung an die Heterostruktur anzulegen, wodurch die kondensatorfreie DRAM-Zelle zu einer Doppel-Gate-Einheit wird.
Gemäß einer Ausführungsform grenzt eine der Barriereschichten an das Substrat. Auf diese Weise kann (können) die Kanalschicht(en) der Heterostruktur von dem Substrat isoliert werden, so dass das Entstehen von Back-Gate-Strömen verhindert werden kann. Es sei angemerkt, dass es in diesem Fall einer Barriereschicht, die an das Substrat grenzt, nicht notwendig sein muss, das Substrat mit einer Substratisolatorschicht (z.B. einer vergrabenen Oxidschicht) zu versehen, wie dies heute typischerweise bei der Herstellung von Halbleiter-auf-Isolator-Einheiten (SOI-Einheiten) erfolgt. Dies kann für eine Vereinfachung des Herstellungsverfahrens der kondensatorfreien DRAM-Zelle sorgen. Ferner kann dadurch verhindert oder aufgehalten werden, dass sich Ladungsträger spontan aus der Heterostruktur heraus in das Substrat bewegen oder dorthin tunneln, und/oder eine spontane Rekombination mit Ladungsträgern aus dem Substrat verhindert oder aufgehalten wird.
Gemäß einer Ausführungsform weist das Substrat eine Substratisolatorschicht auf und die Heterostruktur grenzt an die Substratisolatorschicht. Eine Substratisolatorschicht kann aus einem elektrischen Isolator wie z.B. einem Oxid hergestellt sein, umfassend, ohne darauf beschränkt zu sein, eine vergrabene Oxidschicht, und kann einen Austausch von Ladungsträgern zwischen der Heterostruktur und dem Substrat verhindern. Dies kann zum Realisieren des Substrats als eine Back-Gate-Struktur von Vorteil sein, um eine Steuerung der Ladungsträger in der Heterostruktur durch den Feldeffekt zu ermöglichen, wenn die Back-Gate-Struktur eine Vorspannung erhält. Obwohl es, wie oben erläutert, nicht notwendig sein muss, das Substrat mit einer Substratisolatorschicht zu versehen, wenn die Heterostruktur mit einer Barriereschicht an das Substrat grenzt, kann es dennoch von Nutzen sein, wenn das Substrat eine Back-Gate-Struktur realisiert, um die Back-Gate-Struktur zusätzlich mit einer Gate-Isolator-Schicht zu realisieren, da dies die Gesamt-Isolatordicke zwischen der Kanalschicht, die der Back-Gate-Struktur zugewandt ist, und dem leitfähigen Material, das in der Back-Gate-Struktur realisiert ist, erhöhen kann, um zu ermöglichen, die Back-Gate-Struktur auf eine gewünschte Spannung einzustellen. Eine höhere Gesamt-Isolatordicke kann die Wahrscheinlichkeit von Leckströmen zwischen Back-Gate und Heterostruktur verringern und/oder ermöglichen, die Back-Gate-Struktur mit einer höheren Spannung zu versorgen.
Gemäß einer Ausführungsform grenzt die Gate-Struktur nur in der ersten Richtung an die Heterostruktur. Dies kann ermöglichen, ein homogeneres gerichtetes elektrisches Feld auf die Heterostruktur anzuwenden, wenn eine Vorspannung an die Gate-Struktur angelegt wird. Somit kann dies die Möglichkeit von Leckströmen aufgrund von Ladungsträgern verringern, welche die Barriereschicht(en) aufgrund der Feldasymmetrie umgehen.
Gemäß einer Ausführungsform wird die Heterostruktur durch die Gate-Struktur vergraben. Dadurch kann verhindert werden, dass die Gate-Struktur die Heterostruktur hinterschneidet, und somit kann die Effizienz der Ladungsträgerinjektion, der Retention und des Abtransports erhöht werden. Mit anderen Worten, die Anzahl und die Geschwindigkeit von Ladungsträgern kann während der Injektion erhöht werden, die Retentionszeit von Ladungsträgern in der Heterostruktur kann verlängert werden und der Abtransport von Ladungsträgern aus der Heterostruktur kann beschleunigt werden, verglichen mit einer Zelle mit einer Gate-Struktur, welche die Heterostruktur hinterschneidet.
Gemäß einer Ausführungsform ist die Gate-Struktur in der zweiten Richtung und in der der zweiten Richtung entgegengesetzten Richtung mit der Heterostruktur in Ausrichtung gebracht. Dadurch kann sowohl verhindert werden, dass die Gate-Struktur die Heterostruktur hinterschneidet als auch, dass sie die Source-Struktur und/oder die Drain-Struktur überlappt. Während das Vermeiden einer hinterschneidenden Gate-Struktur die Effizienz der Ladungsträgerinjektion, der Retention und des Abtransports erhöhen kann, wie oben erläutert, kann das Vermeiden einer überlappenden Gate-Struktur die Wahrscheinlichkeit eines Beeinflussens von Ladungsträgern in den Source- und/oder Drain-Zonen durch den Feldeffekt verringern und kann somit den Strom vom Drain zur Source erhöhen.
Gemäß einer Ausführungsform grenzen jede der Kanalschichten und jede der Barriereschichten sowohl an die Source-Struktur als auch an die Drain-Struktur. Dadurch kann die Wahrscheinlichkeit von Leckströmen verringert werden, die von Ladungsträgern in der Heterostruktur verursacht werden, welche die Barriereschichten umgehen.
Gemäß einer Ausführungsform ist jede der Barriereschichten aus einem Barriereschichtmaterial hergestellt, welches für jede der Barriereschichten aus der Gruppe ausgewählt ist, die aus Silicium, Siliciumoxid, Indiumoxid und Indiumphosphid besteht. Gemäß einer Ausführungsform ist jede der Kanalschichten aus einem Kanalschichtmaterial hergestellt, welches für jede der Kanalschichten aus der Gruppe ausgewählt ist, die aus Indiumarsenid, Galliumarsenid, Indiumgalliumarsenid, Indiumzinnoxid, Germanium und Siliciumgermanium besteht.
Diese Materialien ermöglichen eine effiziente Speicherung und einen effizienten Transport von Ladungsträgern in der Heterostruktur. Es kann von Nutzen sein, in der Heterostruktur chemisch und/oder kristallographisch ähnliche Materialien aneinandergrenzen zu lassen, um die Wahrscheinlichkeit von Defekten in der Kristallstruktur zu verringern. In einem veranschaulichenden Beispiel weist die Heterostruktur eine Kanalschicht auf, welche aus Indiumgalliumarsenid hergestellt ist, angrenzend an eine Barriereschicht, welche aus Indiumoxid hergestellt ist, angrenzend an eine Kanalschicht, welche aus Indiumarsenid hergestellt ist. Es sei hervorgehoben, dass sich die hierin offenbarte kondensatorfreie DRAM-Zelle hauptsächlich auf die Struktur der Zelle bezieht und es im Allgemeinen nicht auf das Material ankommt.
Gemäß einer Ausführungsform weist die Heterostruktur eine Gesamtlänge, gemessen in der zweiten Richtung, von 1 Nanometer bis 75 Nanometer auf. Dieser Abmessungsbereich kann ermöglichen, dass die Zelle mit einer höheren Lese/Schreib-Zyklusgeschwindigkeit betrieben wird und/oder niedrigere Spannungen an die Source-, Gate- und/oder Drain-Strukturen angelegt werden, und er kann die Wahrscheinlichkeit einer elektrostatischen Induktion zwischen Source und Drain verringern.
Gemäß einer Ausführungsform ist die Dicke jeder Kanalschicht, gemessen in der ersten Richtung, das 1,5- bis 5-fache der Dicke jeder Barriereschicht, gemessen in der ersten Richtung. Durch diesen Abmessungsbereich kann den Kanalschichten ein zusätzliches Volumen zum Speichern von Ladungsträgern bereitgestellt werden und dadurch kann die Kapazität der Heterostruktur erhöht werden. Dies kann außerdem zu einer erhöhten Differenz und/oder zu einem höheren Verhältnis der Auslese-Drain-Ströme führen, welche die „1“- und „0“-Zustände der Zelle repräsentieren.
Nun übergehend zu den Zeichnungen, zeigt 1 die allgemeinen Grundsätze des Betriebs einer kondensatorfreien DRAM-Zelle. 1 a), b), d) und e) zeigen jeweils eine schematische Schnittansicht einer kondensatorfreien DRAM-Zelle 100. Die Zelle 100 ist auf einem Substrat 102 ausgebildet und weist eine Source-Struktur 104, eine Kanalstruktur 110, eine Drain-Struktur 108 und eine Gate-Struktur 106, 107 auf. Die Source-Struktur 104 und die Drain-Struktur 108 grenzen an die Kanalstruktur 110. Die Source-Struktur 104, die Kanalstruktur 110 und die Drain-Struktur 108 grenzen an das Substrat 102. Die Gate-Struktur 106, 107 weist eine Gate-Elektrode 106 und einen Gate-Isolator 107 auf, welcher zwischen der Gate-Elektrode 106 und der Kanalstruktur 110 angeordnet ist. Die Source-Struktur 104, die Gate-Elektrode 106, die Drain-Struktur 108 und das Substrat 102 werden elektrisch durch Anschlüsse zum Anlegen einer Source-Spannung Vs an die Source-Struktur 104, einer Front-Gate-Spannung V_FG an die Gate-Elektrode 106, einer Drain-Spannung V_D an die Drain-Struktur 108 und einer Back-Gate-Spannung V_BG an das Substrat 102 kontaktiert.
Die Zelle 100 ist zum Codieren der Logikzustände ,0' und ,1' durch Fangen von Defektelektronen (dargestellt als kleine Kreise, die mit einem ,+' gekennzeichnet sind) in der Kanalstruktur 110 geeignet. 1 a) und b) zeigen jeweils die Zelle 100 im ,Halte'-Zustand, wobei eine Kombination von Spannungen Vs = 0 V (Volt), VFG < 0 V, V_D = 0 V und VBG > 0 V angelegt wird, um die Defektelektronen in der Kanalstruktur 110 gefangen zu halten. Die Einstellungen VFG < 0 V und VBG < 0 V stellen sicher, dass die Defektelektronen in der Nähe des Gate-Isolators 107 gesammelt werden und alle Elektronen (dargestellt als kleine Kreise, die mit einem ,-' gekennzeichnet sind) in der Nähe des Substrats 102 gesammelt werden. 1 a) und b) zeigen beide eine deutlich höhere Anzahl an gefangenen Elektronen, verglichen mit der Anzahl gefangener Defektelektronen. Im ,0'-Zustand (1 a)) ist die Anzahl an Defektelektronen vernachlässigbar, verglichen mit der Anzahl an Elektronen, während im ,1'-Zustand (1 b)) die Anzahlen an Defektelektronen und Elektronen beide erhöht sind. 1 b) veranschaulicht außerdem, dass die Elektronen ein bedeutendes Volumen der Kanalstruktur 110 belegen, so dass sich die Verteilungen der Elektronen und Defektelektronen zu überlappen beginnen.
1c) zeigt ein Diagramm mit zwei Kurven 130, 131 des Stroms I_DS vom Drain zur Source als eine Funktion der angelegten Back-Gate-Spannung V_BG. 1 c) zeigt außerdem die jeweiligen gemessenen Ströme, die beobachtet werden, wenn VBG auf eine Lesespannung V_R gesetzt wird. Der gemessene Strom I_DS = I₀ der Kurve 130, welcher den ,0'-Zustand repräsentiert, ist bedeutend niedriger als der gemessene Strom I_DS = I₁ der Kurve 131, welcher den ,1'-Zustand repräsentiert.
1d) und e) zeigen die Zelle 100 der 1a) und b), aber mit anderen Spannungskombinationen, die zum Programmieren der Zelle 100 entweder mit dem ,0'-Zustand (1 d)) oder mit dem ,1'-Zustand (1 e)) angelegt werden. In 1 d) und e) sind zugunsten einer klaren Darstellung die Elektronen weggelassen worden. Der ,0'-Zustand wird durch Setzen von Vs = 0 V, VFG > 0 V, V_D = 0 V und V_BG > 0 V geschrieben. Die Kombination von VFG > 0 V und VBG > 0 V erzeugt ein anziehendes Potential für Elektronen in der Kanalstruktur 110, welches ermöglicht, dass diese einen Hauptteil der Kanalstruktur 110 füllen und mit etwaigen Defektelektronen rekombinieren, die vorhanden sein können. Statistisch entspricht dies einem Fehlen von Elektronen an den Grenzen der Kanalstruktur 110 und in der Source-Struktur 104 und der Drain-Struktur 108 im Wesentlichen außerhalb des elektrischen Felds zwischen der Front-Gate-Struktur 106, 107 und dem Substrat 102, welches als ein Back-Gate fungiert. Demzufolge konzentrieren sich die Defektelektronen in der Source-Struktur 104 und der Drain-Struktur 108 (in 1 d) durch Pfeile angezeigt). Mit anderen Worten, der Effekt des Potentials, das innerhalb der Kanalstruktur 110 erzeugt wird, ist gleichwirkend wie ein abstoßendes Potential, wenn die Defektelektronen freie Ladungsträger wären. Schließlich wird der ,0'-Zustand erreicht, wenn die Kanalstruktur 110 weitgehend an Defektelektronen verarmt ist.
1e) veranschaulicht die Injektion von Defektelektronen in die Kanalstruktur 110 während einer Schreiboperation für den Logikzustand ,1'. Dieser Zustand wird durch Setzen der Spannungen auf Vs = 0 V, VFG < 0 V, V_D > 0 V und VBG > 0 V programmiert. Eine Verarmungszone frei von freien Ladungsträgern wird durch zwei gestrichelte Linien parallel zu der Grenze zwischen der Drain-Struktur 108 und der Kanalstruktur 110 im unteren Teil der Zeichnung angezeigt. Die Kombination von VFG < 0 V und V_D > 0 V bewirkt, dass gebundene Elektronen in der Verarmungszone ihre Trägeratome verlassen und in das Leitungsband der Drain-Struktur 108 tunneln, wobei V_D > 0 V ein Potential erzeugt, welches für Elektronen anziehend ist. Analog verlagern sich die zurückgelassenen Defektelektronen in die Kanalstruktur 110, wo sie aufgrund der Front-Gate-Spannung V_FG < 0 V gefangen werden. Der Prozess der Trägererzeugung wird durch entgegengesetzte Pfeile in der Zeichnung angezeigt. Schließlich wird der ,1'-Zustand erreicht, wenn die Defektelektronendichte in der Kanalstruktur 110 eine Sättigung erreicht, ein dynamisches Gleichgewicht erreicht oder V_D auf 0 V zurückgesetzt wird.
2 bis 6 zeigen jeweils eine schematische Schnittansicht einer beispielhaften kondensatorfreien DRAM-Zelle 200. In jeder Zeichnung weist die abgebildete Zelle 200 eine Heterostruktur, eine Gate-Struktur 106, 107, welche in einer ersten Richtung an die Heterostruktur grenzt, eine Drain-Struktur 108, welche in einer zweiten Richtung senkrecht zu der ersten Richtung an die Heterostruktur grenzt, und eine Source-Struktur 104 auf, welche in der der zweiten Richtung entgegengesetzten Richtung an die Heterostruktur grenzt. Die Heterostruktur weist eine oder mehrere halbleitende Kanalschichten 210, 310, 312, 410, 510, 610, 612 und eine oder mehrere elektrisch isolierende Barriereschichten 220, 320, 420, 520, 522, 620, 622, 624 in einer abwechselnd gestapelten Anordnung auf. Ohne beschränkend zu sein, zeigen die speziellen in 2 bis 6 dargestellten Beispiele, dass die Gate-Struktur 106, 107 eine Gate-Elektrode 106 und eine Gate-Isolator-Schicht 107 aufweist, welche an die Heterostruktur grenzt, und dass die Komponenten der Zelle 200 auf einem Substrat 102 bereitgestellt sind. Die detaillierte Realisierung der Heterostruktur variiert zwischen den Zeichnungen und wird im Folgenden beschrieben.
In 2 weist die Heterostruktur eine Kanalschicht 210 und eine Barriereschicht 220 auf, welche zwischen der Kanalschicht 210 und der Gate-Isolator-Schicht 107 angeordnet ist. Der isolierende Effekt der Barriereschicht 220 kann aufhalten oder verhindern, dass Ladungsträger (Elektronen oder Defektelektronen), welche in der Kanalschicht 210 vorhanden sein können, die Kanalschicht 210 verlassen, indem sie sich in die Gate-Struktur 106, 107 bewegen oder dorthin tunneln. Somit kann die Verwendung einer Kanalschicht 210 mit einer Barriereschicht 220, welche an die Gate-Struktur 106, 107 grenzt, zu einer verlängerten Retentionszeit für die Ladungsträger in der Kanalschicht 210 führen.
In 3 weist die Heterostruktur zwei Kanalschichten 310, 312 und eine Barriereschicht 320 auf, welche zwischen der Kanalschicht 310 und der Kanalschicht 312 angeordnet ist. Der isolierende Effekt der Barriereschicht 320 kann aufhalten oder verhindern, dass Ladungsträger, welche in der Kanalschicht 310 vorhanden sein können, die Kanalschicht 310 verlassen, indem sie sich in die Kanalschicht 312 bewegen, kann aufhalten oder verhindern, dass Ladungsträger, welche in der Kanalschicht 312 vorhanden sein können, die Kanalschicht 312 verlassen, indem sie sich in die Kanalschicht 310 bewegen, und kann somit aufhalten oder verhindern, dass Ladungsträger, die in der Kanalschicht 310 vorhanden sein können, mit Ladungsträgern entgegengesetzter Ladung rekombinieren, die in der Kanalschicht 312 vorhanden sein können. Daher kann die Verwendung von zwei Kanalschichten 310, 312 mit einer Barriereschicht 320 zu einer verlängerten Retentionszeit für die Ladungsträger in den Kanalschichten 310, 312 führen.
In 4 weist die Heterostruktur eine Kanalschicht 410 und eine Barriereschicht 420 auf, welche zwischen der Kanalschicht 410 und dem Substrat 102 angeordnet ist. Der isolierende Effekt der Barriereschicht 420 kann aufhalten oder verhindern, dass Ladungsträger, welche in der Kanalschicht 410 vorhanden sein können, die Kanalschicht 410 verlassen, indem sie sich in das Substrat 102 bewegen oder dorthin tunneln. Daher kann die Verwendung einer Kanalschicht 410 mit einer Barriereschicht 420, welche an das Substrat grenzt, zu einer verlängerten Retentionszeit für die Ladungsträger in der Kanalschicht 410 führen.
Im Allgemeinen können Barriereschichten, die an verschiedenen nichtbenachbarten Positionen innerhalb der Heterostruktur realisiert werden, miteinander kombiniert werden. 5 und 6 zeigen jeweils eine dieser möglichen Kombinationen.
In 5 weist die Heterostruktur eine Kanalschicht 510, eine Barriereschicht 522, welche zwischen der Kanalschicht 510 und der Gate-Isolator-Schicht 107 angeordnet ist, und eine Barriereschicht 520 auf, welche zwischen der Kanalschicht 510 und dem Substrat 102 angeordnet ist. Der isolierende Effekt der Barriereschicht 522 kann aufhalten oder verhindern, dass Ladungsträger, welche in der Kanalschicht 510 vorhanden sein können, die Kanalschicht 510 verlassen, indem sie sich in die Gate-Struktur 106, 107 bewegen oder dorthin tunneln. In ähnlicher Weise kann der isolierende Effekt der Barriereschicht 522 aufhalten oder verhindern, dass solche Ladungsträger die Kanalschicht 510 verlassen, indem sie sich in das Substrat 102 bewegen oder dorthin tunneln. Daher kann die Verwendung einer Kanalschicht 510 mit zwei Barriereschichten 520, 522 zu einer verlängerten Retentionszeit für die Ladungsträger in der Kanalschicht 510 führen.
In 6 weist die Heterostruktur zwei Kanalschichten 610, 612, eine Barriereschicht 624, welche zwischen der Kanalschicht 612 und der Gate-Isolator-Schicht 107 angeordnet ist, eine Barriereschicht 622, welche zwischen der Kanalschicht 610 und der Kanalschicht 612 angeordnet ist, und eine Barriereschicht 620 auf, welche zwischen der Kanalschicht 610 und dem Substrat 102 angeordnet ist. Der isolierende Effekt der Barriereschicht 624 kann aufhalten oder verhindern, dass Ladungsträger, welche in der Kanalschicht 612 vorhanden sein können, die Kanalschicht 612 verlassen, indem sie sich in die Gate-Struktur 106, 107 bewegen oder dorthin tunneln. In ähnlicher Weise kann der isolierende Effekt der Barriereschicht 620 aufhalten oder verhindern, dass solche Ladungsträger die Kanalschicht 610 verlassen, indem sie sich in das Substrat 102 bewegen oder dorthin tunneln, und der isolierende Effekt der Barriereschicht 622 kann aufhalten oder verhindern, dass Ladungsträger, welche in der Kanalschicht 610 vorhanden sein können, die Kanalschicht 610 verlassen, indem sie sich in die Kanalschicht 612 bewegen, kann aufhalten oder verhindern, dass Ladungsträger, welche in der Kanalschicht 612 vorhanden sein können, die Kanalschicht 612 verlassen, indem sie sich in die Kanalschicht 610 bewegen, und kann somit aufhalten oder verhindern, dass Ladungsträger, die in der Kanalschicht 610 vorhanden sein können, mit Ladungsträgern entgegengesetzter Ladung rekombinieren, die in der Kanalschicht 612 vorhanden sein können. Daher kann die Verwendung von zwei Kanalschichten 610, 612 mit drei Barriereschichten 620, 622, 624 zu einer verlängerten Retentionszeit für die Ladungsträger in den Kanalschichten 610, 612 führen.
7 a) bis d) veranschaulichen Auswirkungen der Breite und der Länge der Kanalstruktur 110 auf die Leistungsfähigkeit der kondensatorfreien DRAM-Zelle 100, welche an Prototypen gemessen wurden, bei denen unterschiedliche Abmessungen der Kanalstruktur 110 realisiert wurden. Die Länge der Kanalstruktur 110 ist als eine Gesamtabmessung der Kanalstruktur 110 in der zweiten Richtung definiert, welche gleich einem Abstand zwischen der Source-Struktur 104 und der Gate-Struktur 108 sein kann. Die Breite der Kanalstruktur 110 ist als eine Gesamtabmessung der Kanalstruktur 110 in einer Hauptrichtung der Längsausdehnung der Kanalstruktur 110 definiert, welche senkrecht zu der ersten Richtung verläuft und sich von der zweiten Richtung unterscheidet und, ohne darauf beschränkt zu sein, senkrecht zu der zweiten Richtung verlaufen kann.
7 a) zeigt ein Diagramm mit zwei Eingabesignalen 700, 702 zum Testen einer kondensatorfreien DRAM-Zelle. Die Kurve 700 zeigt die Front-Gate-Spannung V_FG als eine Funktion der Zeit und die Kurve 702 zeigt die Drain-Spannung V_D als eine Funktion der Zeit. Beide Kurven 700, 702 zeigen eine Sequenz von Rechteckimpulsen mit einer Zykluszeit von etwa 40 Mikrosekunden (µs). Jeder Impuls bringt die jeweilige Spannung von einem speziellen Vorspannungsniveau auf ein vorübergehendes konstantes Impulsspannungsniveau mit einer Aktivzeit von etwa 50 %. Die Vorspannungsniveaus betragen -0,5 V (Volt) für V_FG und 0,0 V für V_D.
Im ersten Zyklus, gekennzeichnet mit ,W₀' für ,0 Schreiben', steigt V_FG auf +1,0 V an und V_D bleibt auf Vorspannungsniveau. Dies bewirkt einen Abtransport der Defektelektronen aus der Kanalstruktur 110, so dass der Logikzustand ,0' hergestellt wird. In den Zyklen 2 bis 6, gekennzeichnet mit ,R' für,Lesen', bleibt V_FG auf Vorspannungsniveau und V_D steigt auf +0,5 V an. Dies ermöglicht fünf Zyklen des Auslesens des aktuellen Zustands der Zelle 100 durch Messen des Drain-Stroms. Im Zyklus 7, gekennzeichnet mit ,W₁' für ,1 Schreiben', fällt V_FG auf -1,0 V und V_D steigt auf +1.0 V an. Dies bewirkt eine Injektion von Defektelektronen in die Kanalstruktur 110, so dass der Logikzustand ,1' hergestellt wird. Die Zyklen 8 bis 12 sind fünf weitere Lesezyklen, gekennzeichnet mit ,R', mit denselben Eigenschaften wie die Zyklen 2 bis 6. Dies ermöglicht eine vergleichende Beobachtung der Drain-Strom-Antwort auf die Programmierungszyklen Wo und W₁.
7 b) bis d) zeigen jeweils die Drain-Strom-Antwort eines speziellen kondensatorfreien DRAM-Zellen-Prototypen, der unter Verwendung der Signale 700, 702 als Eingabesignale getestet wurde. Alle Messungen wurden mit einer Back-Gate-Spannung VBG = 2,0 V durchgeführt.
Bei dem für die Messung der 7 b) verwendeten Prototypen wurden eine nominale Kanallänge (äquivalent zur Gate-Länge L_g) von 90 Nanometern (nm) und eine Kanalbreite W von 2 Mikrometern (µm) realisiert. Die Antworten des Drain-Stroms I_D (Kurve 710) im ,0'-Zustand und im ,1'-Zustand unterschieden sich um Δ_I = I₁- I₀ = 0,7 µA (Mikroampere) und weisen ein Verhältnis I_R = I₁ / lo = 2,5 auf. Bei dem für die Messung der 7 c) verwendeten Prototypen wurden eine nominale Kanallänge L_g = 20 nm und eine Kanalbreite W von 1 um realisiert. Die Antworten des Drain-Stroms I_D (Kurve 712) im ,0'-Zustand und im ,1'-Zustand unterschieden sich um Δ_I = 17 µA und weisen ein Verhältnis I_R = 7,9 auf. Bei dem für die Messung der 7 d) verwendeten Prototypen wurden eine nominale Kanallänge L_g = 10 nm und eine Kanalbreite W von 1 um realisiert. Die Antworten des Drain-Stroms I_D (Kurve 714) im ,0'-Zustand und im ,1'-Zustand unterschieden sich um Δ_I = 17 µA und weisen ein Verhältnis I_R = 4,3 auf.
8 zeigt die Drain-Strom-Antwort einer kondensatorfreien DRAM-Zelle 200, welche unter Verwendung der Signale 700, 702 als Eingabesignale getestet wurde. Für den für die Messung der 8 verwendeten Prototypen wurde eine Heterostruktur realisiert, welche eine Kanalschicht 410 und zwei Barriereschichten 420, 422 aufwies. Ein Vergleich der zeitlichen Entwicklung des Drain-Stroms I_D (Kurve 800) während der fünf wiederholten Lesezyklen in jedem Logikzustand (d.h. I_D = I₀ im Logikzustand ,0' und I_D = I₁ im Logikzustand ,1') mit den jeweiligen zeitlichen Entwicklungen, die in 7 b) bis d) beobachtet werden, zeigt, dass die Lesestromniveaus der Kurve 800 höhere Relaxationszeitkonstanten des spontanen Ladungsträgerfangs bzw. -verlusts aufweisen als jene der Kurven 710, 712, 714.
Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung dienen der Veranschaulichung, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, die vorgenommen werden können, ohne vom Umfang und der Idee der Erfindung abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsform, die praktische Anwendung oder die technische Verbesserung gegenüber marktüblichen Technologien bestmöglich zu erläutern oder um anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.
Im Folgenden wird die Erfindung erneut durch eine Liste von Sätzen beschrieben, welche verschiedene mögliche, nicht-ausschließliche Kombinationen von hierin offenbarten Merkmalen hervorheben:

1. Eine kondensatorfreie DRAM-Zelle, wobei die Zelle eine Heterostruktur, eine Gate-Struktur, welche in einer ersten Richtung an die Heterostruktur grenzt, eine Drain-Struktur, welche in einer zweiten Richtung senkrecht zu der ersten Richtung an die Heterostruktur grenzt, und eine Source-Struktur aufweist, welche in der der zweiten Richtung entgegengesetzten Richtung an die Heterostruktur grenzt, wobei die Heterostruktur eine oder mehrere halbleitende Kanalschichten und eine oder mehrere elektrisch isolierende Barriereschichten aufweist, wobei die Kanalschichten und die Barriereschichten in der ersten Richtung abwechselnd gestapelt sind.
2. Die DRAM-Zelle nach Satz 1, wobei die Heterostruktur eine einzelne Barriereschicht und eine einzelne Kanalschicht aufweist.
3. Die DRAM-Zelle nach Satz 1, wobei die Heterostruktur eine einzelne Barriereschicht und zwei Kanalschichten aufweist.
4. Die DRAM-Zelle nach Satz 1, wobei die Heterostruktur zwei Barriereschichten und eine einzelne Kanalschicht aufweist.
5. Die DRAM-Zelle nach Satz 1, wobei die Heterostruktur zwei Barriereschichten und zwei Kanalschichten aufweist.
6. Die DRAM-Zelle nach Satz 1, wobei die Heterostruktur drei Barriereschichten und zwei Kanalschichten aufweist.
7. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Heterostruktur mindestens zwei Barriereschichten aufweist, welche aus unterschiedlichen Barriereschichtmaterialien hergestellt sind.
8. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Heterostruktur mindestens zwei Kanalschichten aufweist, welche aus unterschiedlichen Kanalschichtmaterialien hergestellt sind.
9. Die DRAM-Zelle nach Satz 8, wobei sich die unterschiedlichen Kanalschichtmaterialien in der Bandlückenenergie um mindestens 0,5 Elektronenvolt unterscheiden.
10. Die DRAM-Zelle nach Satz 8 oder 9, wobei sich die unterschiedlichen Kanalschichtmaterialien in der Elektronenmobilität mindestens um einen Faktor 10 unterscheiden.
11. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Gate-Struktur an eine der Barriereschichten grenzt.
12. Die DRAM-Zelle nach Satz 11, wobei die Gate-Struktur eine Gate-Isolator-Schicht aufweist, welche an die Barriereschicht grenzt.
13. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Zelle auf einem Substrat angeordnet ist, wobei die Heterostruktur an das Substrat grenzt.
14. Die DRAM-Zelle nach Satz 13, wobei das Substrat eine Substratisolatorschicht aufweist, wobei die Heterostruktur an die Substratisolatorschicht grenzt.
15. Die DRAM-Zelle nach Satz 13 oder 14, wobei eine der Barriereschichten an das Substrat grenzt.
16. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Gate-Struktur nur in der ersten Richtung an die Heterostruktur grenzt.
17. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Gate-Struktur die Heterostruktur vergräbt.
18. Die DRAM-Zelle nach Satz 17, wobei die Gate-Struktur in der zweiten Richtung und in der der zweiten Richtung entgegengesetzten Richtung mit der Heterostruktur in Ausrichtung gebracht ist.
19. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei jede der Kanalschichten und jede der Barriereschichten sowohl an die Source-Struktur als auch an die Drain-Struktur grenzen.
20. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei jede der Barriereschichten aus einem Barriereschichtmaterial hergestellt ist, wobei das Barriereschichtmaterial für jede der Barriereschichten aus der Gruppe ausgewählt ist, die aus Silicium, Siliciumoxid, Indiumoxid und Indiumphosphid besteht.
21. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei jede der Kanalschichten aus einem Kanalschichtmaterial hergestellt ist, wobei das Kanalschichtmaterial für jede der Kanalschichten aus der Gruppe ausgewählt ist, die aus Indiumarsenid, Galliumarsenid, Indiumgalliumarsenid, Indiumzinnoxid, Germanium und Siliciumgermanium besteht.
22. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Heterostruktur eine Gesamtlänge, gemessen in der zweiten Richtung, von 1 Nanometer bis 75 Nanometer aufweist.
23. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Gesamtbreite der Heterostruktur, gemessen in einer dritten Richtung senkrecht zu der ersten Richtung und der zweiten Richtung, das 20- bis 200-fache der Gesamtlänge der Heterostruktur, gemessen in der zweiten Richtung, beträgt.
24. Die DRAM-Zelle nach einem der vorhergehenden Sätze, wobei die Dicke jeder Kanalschicht, gemessen in der ersten Richtung, das 1,5- bis 5-fache der Dicke jeder Barriereschicht, gemessen in der ersten Richtung, beträgt.
25. Ein Verfahren zur Herstellung einer kondensatorfreien DRAM-Zelle, wobei das Verfahren umfasst:
- Bilden einer Heterostruktur, wobei die Heterostruktur eine oder mehrere halbleitende Kanalschichten und eine oder mehrere elektrisch isolierende Barriereschichten aufweist, wobei die Kanalschichten und die Barriereschichten in einer ersten Richtung abwechselnd gestapelt sind;
- Bilden einer Gate-Struktur, welche in der ersten Richtung an die Heterostruktur grenzt;
- Bilden einer Drain-Struktur, welche in einer zweiten Richtung senkrecht zu der ersten Richtung an die Heterostruktur grenzt; und
- Bilden einer Source-Struktur, welche in der der zweiten Richtung entgegengesetzten Richtung an die Heterostruktur grenzt.

Claims

Kondensatorfreie DRAM-Zelle, wobei die Zelle aufweist: eine Heterostruktur, welche eine oder mehrere halbleitende Kanalschichten und eine oder mehrere elektrisch isolierende Barriereschichten aufweist, wobei die Kanalschichten und die Barriereschichten in einer ersten Richtung abwechselnd gestapelt sind; eine Gate-Struktur, welche in der ersten Richtung an die Heterostruktur grenzt; und eine Drain-Struktur, welche in einer zweiten Richtung senkrecht zu der ersten Richtung an die Heterostruktur grenzt; und eine Source-Struktur, welche in einer der zweiten Richtung entgegengesetzten Richtung an die Heterostruktur grenzt.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur eine einzelne Barriereschicht und eine einzelne Kanalschicht aufweist.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur eine einzelne Barriereschicht und zwei Kanalschichten aufweist.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur zwei Barriereschichten und eine einzelne Kanalschicht aufweist.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur zwei Barriereschichten und zwei Kanalschichten aufweist.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur drei Barriereschichten und zwei Kanalschichten aufweist.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur mindestens zwei Barriereschichten aufweist, wobei jede Barriereschicht aus einem anderen Material hergestellt ist.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur mindestens zwei Kanalschichten aufweist, wobei jede Kanalschicht aus einem anderen Material hergestellt ist.
DRAM-Zelle nach Anspruch 8, wobei sich die unterschiedlichen Kanalschichtmaterialien in der Bandlückenenergie um mindestens 0,5 Elektronenvolt unterscheiden.
DRAM-Zelle nach Anspruch 8, wobei sich die unterschiedlichen Kanalschichtmaterialien in der Elektronenmobilität mindestens um einen Faktor 10 unterscheiden.
DRAM-Zelle nach Anspruch 1, wobei die Gate-Struktur an eine der Barriereschichten grenzt.
DRAM-Zelle nach Anspruch 11, wobei die Gate-Struktur eine Gate-Isolator-Schicht aufweist, welche an die Barriereschicht grenzt.
DRAM-Zelle nach Anspruch 1, wobei die Zelle auf einem Substrat angeordnet ist und wobei die Heterostruktur an das Substrat grenzt.
DRAM-Zelle nach Anspruch 13, wobei das Substrat eine Substratisolatorschicht aufweist und wobei die Heterostruktur an die Substratisolatorschicht grenzt.
DRAM-Zelle nach Anspruch 13, wobei eine der Barriereschichten an das Substrat grenzt.
DRAM-Zelle nach Anspruch 1, wobei die Gate-Struktur nur in der ersten Richtung an die Heterostruktur grenzt.
DRAM-Zelle nach Anspruch 1, wobei die Gate-Struktur die Heterostruktur vergräbt.
DRAM-Zelle nach Anspruch 17, wobei die Gate-Struktur in der zweiten Richtung mit der Heterostruktur in Ausrichtung gebracht ist.
DRAM-Zelle nach Anspruch 1, wobei jede der Kanalschichten und jede der Barriereschichten sowohl an die Source-Struktur als auch an die Drain-Struktur grenzen.
DRAM-Zelle nach Anspruch 1, wobei die Heterostruktur eine Gesamtlänge, gemessen in der zweiten Richtung, von 1 Nanometer bis 75 Nanometer aufweist.
DRAM-Zelle nach Anspruch 1, wobei die Gesamtbreite der Heterostruktur, gemessen in einer dritten Richtung senkrecht zu der ersten Richtung und der zweiten Richtung, das 20- bis 200-fache der Gesamtlänge der Heterostruktur, gemessen in der zweiten Richtung, beträgt.
DRAM-Zelle nach Anspruch 1, wobei die Dicke jeder Kanalschicht, gemessen in der ersten Richtung, das 1,5- bis 5-fache der Dicke jeder Barriereschicht, gemessen in der ersten Richtung, beträgt.