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DE112019005536T5 - Schaltnetzteil - Google Patents

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DE112019005536T5
DE112019005536T5 DE112019005536.4T DE112019005536T DE112019005536T5 DE 112019005536 T5 DE112019005536 T5 DE 112019005536T5 DE 112019005536 T DE112019005536 T DE 112019005536T DE 112019005536 T5 DE112019005536 T5 DE 112019005536T5
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DE
Germany
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voltage
signal
circuit
switching
discharge
Prior art date
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Pending
Application number
DE112019005536.4T
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English (en)
Inventor
Shidong Guan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Abstract

Dieses Schaltnetzteil 1 hat: eine Schalt-Endstufe (101, D1, L1, C2), welche eine Ausgangsspannung Vout mittels Gleichrichten und Glätten einer Schalt-Spannung Vsw generiert, die als Antwort auf EIN/AUS eines Ausgangstransistors 101 impulsangesteuert ist; und eine Entladeschaltung 120, welche eine Ausgangsspannung Vout entlädt, wenn ein Zustand, in welchem die Ausgangsspannung Vout einen Zielwert überschreitet, für einen Zeitraum länger als eine vorgeschriebene Zeitspanne andauert. Zum Beispiel enthält die Entladeschaltung 120 einen Entladetransistor M1, welcher mit und zwischen einem Spannungsanlegeende der Schalt-Spannung Vsw und einem Erdungsende verbunden ist. Der Entladetransistor M1 wird zum Entladen der Ausgangsspannung Vout periodisch EIN/AUS geschaltet oder kontinuierlich EIN gehalten.

Description

  • Technisches Feld
  • Die hier offenbarte Erfindung betrifft Schaltnetzteile.
  • Stand der Technik
  • Heute werden Schaltnetzteile in einer Vielzahl von Anwendungen verwendet, um eine gewünschte Ausgangsspannung aus einer Eingangsspannung zu generieren.
  • Ein Beispiel für eine bekannte Technologie, welche das eben Erwähnte betrifft, ist in dem unten angegebenen Patentdokument 1 zu sehen, welches vom selben Anmelder stammt wie die vorliegende Anmeldung.
  • Zitationsliste
  • Patentliteratur
  • Patentdokument 1: Japanische ungeprüfte Patentanmeldung veröffentlicht als Nr. 2008-67454
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Ungünstigerweise lassen bekannte Schaltnetzteile Raum für Verbesserungen in Bezug auf ein Last-Ansprechverhalten oder ein Source-Ansprechverhalten.
  • Angesichts der Herausforderung, welcher sich der vorliegende Erfinder gegenübersieht, ist es eine Aufgabe der hier offenbarten Erfindung, ein Schaltnetzteil mit verbessertem Last-Ansprechverhalten oder Source-Ansprechverhalten bereitzustellen.
  • Lösung für das Problem
  • Gemäß einem Aspekt des hier Offenbarten enthält ein Schaltnetzteil: eine Schalt-Endstufe, welche konfiguriert ist, eine Ausgangsspannung mittels Gleichrichten und Glätten einer Schaltspannung zu generieren, welche impulsangesteuert ist, während ein Ausgangstransistor ein- und ausgeschaltet wird; und eine Entladeschaltung, welche konfiguriert ist, die Ausgangsspannung zu entladen, wenn die Ausgangsspannung für eine vorbestimmte Zeit oberhalb eines Zielwertes bleibt.
  • Gemäß einem weiteren Aspekt des hier Offenbarten enthält ein Schaltnetzteil:
    • eine Schalt-Endstufe, welche konfiguriert ist, eine Ausgangsspannung mittels Gleichrichten und Glätten einer Schaltspannung zu generieren, welche impulsangesteuert ist, während ein Ausgangstransistor ein- und ausgeschaltet wird; eine Oszillator-Schaltung, welche konfiguriert ist, ein EIN-Signal zu generieren, welches zwischen einem EIN-Zeitraum und einem AUS-Zeitraum mit einer vorbestimmten Schaltfrequenz periodisch alterniert; und eine Logikschaltung, welche konfiguriert ist, den EIN-Zeitraum des EIN-Signals als den maximalen EIN-Zeitraum des Ausgangstransistors zu setzen. Die Oszillator-Schaltung ist konfiguriert, den AUS-Zeitraum des EIN-Signals zu überspringen, wenn, obwohl der Ausgangstransistor für den maximalen EIN-Zeitraum EIN gehalten wird, die Ausgangsspannung unter einen Zielwert abfällt.
  • Andere Merkmale, Elemente, Schritte, Vorteile und Eigenschaften der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung von Ausführungsformen und die dazugehörigen beigefügten Zeichnungen klar.
  • Vorteilhafte Effekte der Erfindung
  • Gemäß der hier offenbaren Erfindung ist es möglich, ein Schaltnetzteil mit verbessertem Last-Ansprechverhalten oder Source-Ansprechverhalten bereitzustellen.
  • Figurenliste
    • 1 ist ein Diagramm, welches eine Gesamtkonfiguration eines Schaltnetzteils zeigt.
    • 2 ist ein Diagramm, welches eine Konfiguration (eine erste Ausführungsform) eines Hauptteils einer Logikschaltung zeigt.
    • 3 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs in der ersten Ausführungsform zeigt.
    • 4 ist ein Diagramm, welches zeigt, wie ein Last-Ansprechverhalten verbessert wird.
    • 5 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs bei Auftreten einer kurzzeitigen Energieunterbrechung zeigt.
    • 6 ist ein Diagramm, welches eine Konfiguration (eine zweite Ausführungsform) eines Hauptteils einer Logikschaltung zeigt.
    • 7 ist ein Diagramm, welches ein Beispiel der Konfiguration einer Boot-Störungserkennungsschaltung zeigt.
    • 8 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs in der zweiten Ausführungsform zeigt.
    • 9 ist ein Diagramm, welches eine Konfiguration (eine dritte Ausführungsform) eines Hauptteils einer Logikschaltung zeigt.
    • 10 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs in der dritten Ausführungsform zeigt.
    • 11 ist ein Ablaufdiagramm, welches ein Beispiel eines Überstrom-Schutz-Betriebs zeigt.
    • 12 ist ein Diagramm, welches ein Beispiel der Konfiguration einer Halbleitervorrichtung und einer Leiterplatte, auf welcher diese montiert ist, zeigt.
    • 13 ist ein Diagramm, welches eine Konfiguration (eine vierte Ausführungsform) eines Hauptteils einer Logikschaltung zeigt.
    • 14 ist ein Ablaufdiagramm, welches ein Beispiel einer maximalen Tastgrad-Steuerung in der vierten Ausführungsform zeigt.
    • 15 ist ein Diagramm, welches eine Konfiguration (eine fünfte Ausführungsform) eines Hauptteils einer Logikschaltung zeigt.
    • 16 ist ein Diagramm, welches ein Beispiel der Konfiguration einer Boot-Störungserkennungsschaltung zeigt.
    • 17 ist ein Ablaufdiagramm, welches ein Beispiel einer Ausgangsentladungssteuerung in der fünften Ausführungsform zeigt.
    • 18 ist ein Diagramm, welches ein Beispiel eines Referenzspannungs-Umschaltmechanismus zeigt.
  • Beschreibung von Ausführungsformen
  • < Schaltnetzteil (Gesamtkonfiguration) >
  • 1 ist ein Diagramm, welches eine Gesamtkonfiguration eines Schaltnetzteils zeigt. Das Schaltnetzteil 1 dieses Konfigurationsbeispiels ist ein Abwärts- (tiefsetzender) DC-DC-Wandler, welcher eine Eingangsspannung Vin tiefsetzt (abwärts wandelt), um eine gewünschte Ausgangsspannung Vout zu generieren. Das Schaltnetzteil 1 enthält eine Halbleitervorrichtung 100 und verschiedene diskrete Bauelemente, welche extern mit dieser verbunden sind (Widerstände R1 bis R4, Kondensatoren C1 bis C5, eine Spule L1, und eine Diode D1). Das Schaltnetzteil 1 wird zum Beispiel als DC-DC-Wandler mit hoher Stehspannung für einen RRH (Remote Radio Head) verwendet, welcher eine Übertragung und einen Empfang von Funksignalen an einer drahtlosen Basisstation bewältigt.
  • Die Halbleitervorrichtung 100 ist ein sogenannter Schaltleistungs-IC und wird mittels gemeinsamer Integration eines Ausgangstransistors 101, einer Treiberschaltung 102, einer Logikschaltung 103, einer ersten Reglerschaltung 104, einer zweiten Reglerschaltung 105, einer dritten Reglerschaltung 106, einer Bootstrap-Schaltung 107, einer Referenzspannungs-Generierungsschaltung 108, einer Soft-Start-Spannungs-Generierungsschaltung 109, einer Fehlerverstärkerschaltung 110, einer Oszillator-Schaltung 111, einer Steigungsspannungs-Generierungsschaltung 112, einer Vergleichsschaltung 113, einer Unterspannungs-Schutzschaltung 114, einer Temperatur-Schutzschaltung 115, einer Kurzschluss-Schutzschaltung 116, einer Überspannungs-Schutzschaltung 117, einer Überstrom-Schutzschaltung 118, einer Soft-Start-Oszillator-Schaltung 119, und einer Entladeschaltung 120 gebaut.
  • Die Halbleitervorrichtung 100 weist außerdem als Mittel zum Herstellen einer elektrischen Verbindung mit außerhalb der Vorrichtung acht externe Anschlüsse (Pin-1 bis Pin-8) auf.
  • Pin-1 (Schalt-Anschluss SW) ist mit dem ersten Anschluss der Spule L1 und mit der Kathode der Diode D1 verbunden. Der zweite Anschluss der Spule L1 ist mit einem Ausgangsanschluss für die Ausgangsspannung Vout (d. h. eine Last Z), mit dem ersten Anschluss des Kondensators C2 und mit dem ersten Anschluss des Widerstands R1 verbunden. Die Kathode der Diode D1 und der zweite Anschluss des Kondensators C2 sind mit einem Masse-Anschluss verbunden. Der zweite Anschluss des Widerstands R1 ist mit dem ersten Anschluss des Widerstands R2 verbunden. Der zweite Anschluss des Widerstands R2 ist mit dem Masse-Anschluss verbunden.
  • Pin-2 (Masseanschluss GND) ist mit dem Masse-Anschluss verbunden.
  • Pin-3 (Phasen-Kompensations-Anschluss COMP) ist mit den jeweiligen ersten Anschlüssen des Widerstands R3 und des Kondensators C5 verbunden. Der zweite Anschluss des Widerstands R3 ist mit dem ersten Anschluss des Kondensators C4 verbunden. Die jeweiligen zweiten Anschlüsse der Kondensatoren C4 und C5 sind mit dem Masse-Anschluss verbunden.
  • Pin-4 (Rückkopplungs-Anschluss FB) ist mit dem Verbindungsknoten zwischen den Widerständen R1 und R2 verbunden (d.h. ein Anwendungs-Anschluss für eine Rückkopplungsspannung Vfb). In einem Fall, in welchem die Ausgangsspannung Vout in den Eingangsdynamikbereich von Pin-4 (FB) fällt, können die Widerstände R1 und R2 weggelassen werden, wobei in diesem Fall, wie die Rückkopplungsspannung Vfb, die Ausgangsspannung Vout direkt Pin-4 zugeführt werden kann.
  • Pin-5 (Frequenz-Setz-Anschluss RT) ist mit dem ersten Anschluss des Widerstands R4 verbunden. Der zweite Anschluss des Widerstands R4 ist mit dem Masse-Anschluss verbunden.
  • Pin-6 (Aktivierungs-Anschluss EN) ist mit einem Eingangsanschluss für ein Aktivierungssignal verbunden.
  • Pin-7 (Bootstrap-Anschluss BOOT) ist mit dem ersten Anschluss des Kondensators C3 verbunden (entsprechend einem Boot-Kondensator, welcher in der Bootstrap-Schaltung 107 bereitgestellt ist). Der zweite Anschluss des Kondensators C3 ist mit Pin-1 (SW) verbunden.
  • Pin-8 (Energie-Anschluss VIN) ist mit einem Eingangsanschluss für die Eingangsspannung Vin und mit dem ersten Anschluss des Kondensators C1 verbunden. Der zweite Anschluss des Kondensators C1 ist mit dem Masse-Anschluss verbunden.
  • Nachfolgend werden die Schaltungsblöcke, welche gemeinsam in der Halbleitervorrichtung 100 integriert sind, in Umrissen einzeln beschrieben.
  • Der Ausgangstransistor 101 ist ein N-Kanal-MOS (Metall-Oxid-Halbleiter)-Feldeffekttransistor, welcher zwischen Pin-8 (VIN) und Pin-1 (SW) verbunden ist. Der Drain des Ausgangstransistors 101 ist mit Pin-8 (VIN) verbunden. Die Source und das Back-Gate des Ausgangstransistors 101 sind beide mit Pin-1 (SW) verbunden. Das Gate des Ausgangstransistors 101 ist mit dem Ausgangsanschluss der Treiberschaltung 102 verbunden (d. h. ein Ausgangsanschluss für ein Gate-Signal HG). Der Ausgangstransistor 101 ist EIN, wenn das Gate-Signal HG auf High-Level (Vb) ist, und ist AUS, wenn das Gate-Signal HG auf Low-Level (= Vsw) ist.
  • Wenn der Ausgangstransistor 101 ein- und ausgeschaltet wird, erscheint an Pin-1 (SW) eine Schaltspannung Vsw mit einer rechteckigen Wellenform (High-Level bei Vin, Low-Level bei GND). Die Schaltspannung Vsw, welche somit impulsangesteuert ist, wird mit der Spule L1, der Diode D1 und dem Kondensator C2 gleichgerichtet und geglättet, um die Ausgangsspannung Vout zu generieren.
  • Somit bilden in dem Schaltnetzteil 1 dieses Konfigurationsbeispiels der Ausgangstransistor 101, die Diode D1, die Spule L1 und der Kondensator C2 eine Schalt-Endstufe, welche die Eingangsspannung Vin buckt (abwärts wandelt), um eine gewünschte Ausgangsspannung Vout zu generieren.
  • Der Ausgangstransistor 101 kann extern mit der Halbleitervorrichtung 100 verbunden sein. In diesem Fall wird ein externer Anschluss für eine externe Ausgabe des Gate-Signals HG benötigt. Als der Ausgangstransistor 101 kann ein P-Kanal-MOS-Feldeffekttransistor verwendet werden. In diesem Fall ist die Bootstrap-Schaltung 107 nicht erforderlich. Als der Ausgangstransistor 101 kann ein IGBT (Insulated-Gate-Bipolar-Transistor) oder ähnliches verwendet werden.
  • Die Schalt-Endstufe kann als ihr Gleichrichtungsverfahren Synchrongleichrichtung anstelle von Diodengleichrichtung nutzen.
  • Die Schalt-Endstufe muss nicht zwangsläufig von einem Bucking-Typ sein, sondern kann auch von einem Boosting (stepping-up) -Typ, von einem Boost/Buck (stepping-up/down) -Typ oder von einem invertierenden Typ (negativer Ausgang) sein.
  • Die Treiberschaltung 102 steuert den Ausgangstransistor 101 in der Schalt-Endstufe, mittels Generieren des Gate-Signals HG (High-Level bei Vb, Low-Level bei Vsw), mittels Erhöhen der Stromkapazität eines EIN/AUS-Steuersignals S3, welches von der Logikschaltung 103 zugeführt wird, an.
  • In einem Fall, in welchem der Ausgangstransistor 101 aus einer Mehrzahl von Unit-Transistoren besteht, unterscheiden sich die Länge und die parasitäre Kapazität in dem Leiter von der Treiberschaltung 102 zum Gate unter diesen Unit-Transistoren, welche somit mit variierendem Timing ein- und ausgeschaltet werden, was in Störungen in der Ansteuerungs-Wellenform der Schaltspannung Vsw resultiert. Um mit dieser Unannehmlichkeit zurechtzukommen, kann zum Beispiel der High-Side-Transistor (d.h. P-Kanal-MOS-Feldeffekttransistor), welcher in einer Halbbrücken-Endstufe in der Treiberschaltung 102 vorgesehen ist, in kleinere High-Side-Transistoren aufgeteilt werden, von welchen diejenigen in der Nähe des Gates ausgelegt werden können, um eine niedrige Stromkapazität aufzuweisen, und diejenigen, welche weit vom Gate entfernt sind, können ausgelegt werden, um eine hohe Stromkapazität aufzuweisen; dies erlaubt es, dass die Unit-Transistoren, welche den Ausgangstransistor 101 bilden, mit einem einheitlichen Timing ein- und ausgeschaltet werden, was der Schaltspannung Vsw eine getrimmte Ansteuerungs-Wellenform gibt. Diese Konfiguration wird in einem Fall als besonders effektiv betrachtet, in welchem eine hohe Anstiegsrate in der Schaltspannung Vsw zu erwarten ist.
  • Die Logikschaltung 103 generiert das EIN/AUS-Steuersignal S3 gemäß einem EIN-Signal S1 und einem AUS-Signal S2. Konkret schaltet die Logikschaltung 103 als Antwort auf eine Impulsflanke im Ein-Signal S1 das EIN/AUS-Steuersignal S3 auf High-Level und schaltet als Antwort auf eine Impulsflanke im AUS-Signal S2 das EIN/AUS-Steuersignal S3 auf Low-Level.
  • Die Logikschaltung 103 weist auch eine Funktion zum erzwungenen Anhalten des Schaltvorgangs der Schalt-Endstufe auf (d.h. erzwungenes Schalten des EIN/AUS-Steuersignals S3 auf Low-Level) gemäß einem Störungsschutzsignal SP.
  • Die Logikschaltung 103 weist ferner eine Funktion zum Generieren eines Gate-Signals LG zum Steuern der Entladeschaltung 120 auf (Details werden später angegeben).
  • Die erste Reglerschaltung 104 dient als Vor-Regler, welcher eine erste Konstantspannung Vpreg aus der Eingangsspannung Vin generiert. Der Ausgabevorgang der ersten Reglerschaltung 104 wird gemäß einem Aktivierungssignal, welches über Pin-6 (EN) eingespeist wird, zugelassen oder gesperrt. Konkret wird der Ausgabevorgang der ersten Reglerschaltung 104 zugelassen, wenn das Aktivierungssignal auf High-Level ist, und wird gesperrt, wenn das Aktivierungssignal auf Low-Level ist.
  • Die zweite Reglerschaltung 105 dient als Haupt-Regler, welcher eine zweite Konstantspannung Vreg aus der ersten Konstantspannung Vpreg generiert. Mit dieser zweistufigen Konfiguration, welche einen Vor-Regler und einen Hauptregler nutzt, ist es möglich, eine zweite Konstantspannung Vreg zu generieren, welche weniger anfällig für Eingangsvariationen ist.
  • Die dritte Reglerschaltung 106 dient als Bootstrapping-Regler, welcher eine dritte Konstantspannung Vbreg aus der Eingangsspannung Vin generiert.
  • Die Bootstrap-Schaltung 107 generiert eine erhöhte Spannung Vb mittels des zuvor erwähnten Kondensators C3 und einer Diode D2, welche in die Halbleitervorrichtung 100 eingebaut ist, und führt die erhöhte Spannung Vb der Treiberschaltung 102 zu. Die Anode der Diode D2 ist mit dem Ausgangsanschluss der dritten Reglerschaltung 106 (d.h. einem Ausgangsanschluss für die dritte Konstantspannung Vbreg) verbunden. Die Kathode der Diode D2 (d.h. ein Anwendungs-Anschluss für die erhöhte Spannung Vb) ist mit Pin-7 (BOOT) verbunden.
  • Der Betrieb der Bootstrap-Schaltung 107 wird nun kurz beschrieben. Wenn die Schaltspannung Vsw, welche an Pin-1 (SW) erscheint, auf Low-Level ist (0 V oder eine negative Spannung niedriger als 0 V), ist die Diode D2 in Durchlassrichtung vorgespannt, und somit wird der Kondensator C3 mit der dritten Konstantspannung Vbreg geladen. Dabei weist die erhöhte Spannung Vb einen Spannungswert (= Vbreg - Vf) auf, welcher gleich dem Durchlassspannungsabfall über der Diode D3 subtrahiert von der dritten Konstantspannung Vbreg ist.
  • Andererseits wird, wenn die Schaltspannung Vsw von Low-Level (0 V) auf High-Level (Vin) ansteigt, mit dem Ladungserhaltungssatz in Bezug auf den Kondensator C3 auch die erhöhte Spannung Vb um den gleichen Betrag angehoben, wie der Anstieg in der Schaltspannung Vsw. Konkret wird die erhöhte Spannung Vb zu einer Hochspannung (= Vin + Vbreg - Vf), welche aus der Addition der Eingangsspannung Vin und der Anschluss-zu-Anschluss-Spannung VC3 (= Vbreg-Vf) über dem Kondensator C3 resultiert.
  • Mittels Zuführen dieser erhöhten Spannung Vb zur Treiberschaltung 102 ist es möglich, das High-Level des Gate-Signals HG höher als die Eingangsspannung Vin zu machen, und dies hilft, den Ausgangstransistor 101 ohne Ausfall einzuschalten.
  • Die Referenzspannungs-Generierungsschaltung 108 enthält Widerstände R5 und R6, welche zwischen dem Ausgangsanschluss der ersten Reglerschaltung 104 (d.h. einem Ausgangsanschluss für die erste Konstantspannung Vpreg) und dem Masse-Anschluss in Reihe geschaltet sind, und gibt von dem Verbindungsknoten zwischen diesen Widerständen eine Referenzspannung Vref aus (entsprechend einer Teilungsspannung der ersten Konstantspannung Vpreg).
  • Die Soft-Start-Spannungs-Generierungsschaltung 109 generiert beim Starten des Schaltnetzteils 1 eine Soft-Start-Spannung Vss, welche mit einem vorbestimmten Gradienten sanft ansteigt.
  • Die Fehlerverstärkerschaltung 110 generiert eine Fehlerspannung V1 gemäß der Differenz von der niedrigeren von der Referenzspannung Vref, welche dem ersten nichtinvertierenden Eingangsanschluss (+) der Fehlerverstärkerschaltung 110 zugeführt wird, und der Soft-Start-Spannung Vss, welche dem zweiten nichtinvertierenden Eingangsanschluss (+) der Fehlerverstärkerschaltung 110 zugeführt wird, im Vergleich zu der Rückkopplungsspannung Vfb, welche dem invertierenden Eingangsanschluss (-) der Fehlerverstärkerschaltung 110 zugeführt wird. Die Fehlerspannung V1 steigt an, wenn die Rückkopplungsspannung Vfb niedriger ist als die Referenzspannung Vref (oder Soft-Start-Spannung Vss), und fällt, wenn die Rückkopplungsspannung Vfb höher ist als die Referenzspannung Vref (oder Soft-Start-Spannung Vss). Mit dem Ausgangsanschluss der Fehlerverstärkerschaltung 110 ist eine Phasen-Kompensations-Schaltung (die Kondensatoren C4 und C5 und der Widerstand R3) über Pin-3 (COMP) verbunden.
  • Die Oszillator-Schaltung 111 arbeitet mittels gespeist werden mit der ersten Konstantspannung Vpreg, um das EIN-Signal S1 mit einer rechteckigen Wellenform bei einer Schaltfrequenz fsw zu generieren. Die Schaltfrequenz fsw kann mittels Einstellen des Widerstands R4, welcher extern mit Pin-5 (RT) verbunden ist, gesteuert werden.
  • Die Steigungsspannungs-Generierungsschaltung 112 generiert eine Steigungsspannung V2 mit einer schrägen Wellenform (wie z. B. einer Dreieck- oder Sägezahnwellenform) in Synchronisation mit dem EIN-Signal S1. Die Steigungsspannungs-Generierungsschaltung 112 hat eine Funktion (Steigungskompensationsfunktion) zum Steuern des Gradienten der Steigungsspannung V2 gemäß der Größe eines Spulenstroms IL, welcher durch die Schalt-Endstufe fließt. Mit dieser Konfiguration ist es möglich, eine sogenannte Strom-Modus-Steuerung auszuführen und damit die Last-Reaktion des Schaltnetzteils 1 zu verbessern.
  • Die Vergleichsschaltung 113 generiert das AUS-Signal S2 mittels Vergleichen der Fehlerspannung V1, welche dem invertierenden Eingangsanschluss (-) der Vergleichsschaltung 113 zugeführt wird, mit der Steigungsspannung V2, welche dem nichtinvertierenden Eingangsanschluss (+) der Vergleichsschaltung 113 zugeführt wird. Das AUS-Signal S2 ist auf Low-Level, wenn die Fehlerspannung V1 höher als die Steigungsspannung V2 ist, und ist auf High-Level, wenn die Fehlerspannung V1 niedriger als die Steigungsspannung V2 ist.
  • Die Unterspannungs-Schutzschaltung 114 überwacht die erste Konstantspannung Vpreg und die Eingangsspannung Vin, um eine Unterspannungs-Störung zu erkennen.
  • Die Temperatur-Schutzschaltung 115 arbeitet, in dem sie mit der ersten Konstantspannung Vpreg gespeist wird, und überwacht die Sperrschichttemperatur Tj der Halbleitervorrichtung 100, um eine Temperaturstörung zu erkennen.
  • Die Kurzschluss-Schutzschaltung 116 arbeitet, in dem sie mit der zweiten Konstantspannung Vreg gespeist wird, und überwacht zum Beispiel die Rückkopplungsspannung Vfb, um eine Kurzschluss-Störung zu erkennen (z. B. einen Masse-Kurzschluss-Zustand, in welchem der Ausgangsanschluss für die Ausgangsspannung Vout mit dem Masse-Anschluss oder einem Niedrig-Potential-Anschluss, welcher mit diesem vergleichbar ist, kurzgeschlossen ist).
  • Die Überspannungs-Schutzschaltung 117 arbeitet, indem sie mit der zweiten Konstantspannung Vreg gsespeist wird, und überwacht zum Beispiel die Rückkopplungsspannung Vfb, um eine Überspannungs-Störung zu erkennen.
  • Die Überstrom-Schutzschaltung 118 arbeitet, indem sie mit der zweiten Konstantspannung Vreg gespeist wird, und überwacht zum Beispiel die Schaltspannung Vsw, um einen Überstrom zu erkennen, welcher durch die Schalt-Endstufe fließen kann. Die Überstrom-Schutzschaltung 118 ist von einem Impuls-für-Impuls-Typ, welcher ein erzwungenes Anhalten und eine Selbsterholung eines Schaltvorgangs in jedem Schalt-Zeitraum wiederholt.
  • Die Soft-Start-Oszillator-Schaltung 119 setzt die Soft-Start-Spannung Vss gemäß dem Störungsschutzsignal SP auf einen Anfangswert (0 V) zurück.
  • Die Entladeschaltung 120 ist ein Funktionsblock, welcher die Schaltspannung Vsw (also die Ausgangsspannung Vout) gemäß dem Gate-Signal LG aus der Logikschaltung 103 entlädt. Die Entladeschaltung 120 enthält einen Entladetransistor M1 (in 1 ein N-Kanal-MOS-Feldeffekttransistor) und eine Diode D3. Die Anode der Diode D3 ist mit Pin-1 (SW) verbunden. Die Kathode der Diode D3 ist mit dem Drain des Entladetransistors M1 verbunden. Die Source und das Back-Gate des Entladetransistors M1 sind mit Pin-2 (GND) verbunden. Das Gate des Entladetransistors M1 ist mit einem Anwendungs-Anschluss für das Gate-Signal LG verbunden. Der Entladetransistor M1 ist EIN, wenn LG = H (High-Level), und ist AUS, wenn LG = L (Low-Level). Die Diode D3 funktioniert als Element zur Verhinderung eines Rückstroms von Pin-2 (GND) zu Pin-1 (SW).
  • < Logikschaltung (erste Ausführungsform) >
  • 2 ist ein Diagramm, welches eine Konfiguration (erste Ausführungsform) eines Hauptteils der Logikschaltung zeigt. Die Logikschaltung 103 dieser Ausführungsform enthält als Funktionsblöcke, welche an der Generierung des Gate-Signals LG beteiligt sind, eine Entlade-Steuereinheit 103a und einen Gate-Signal-Treiber 103b.
  • Wenn ein Soft-Start-Bestätigungssignal SSOK (Details werden später angegeben) auf High-Level ist und zusätzlich das AUS-Signal S2 für einen vorbestimmten Beurteilungszeitraum T1 auf High-Level gehalten wird (das logische Level, welches einem AUS-Zustand entspricht), hebt die Entlade-Steuereinheit 103a ein Entlade-Steuersignal Sa auf High-Level an (das logische Level, welches einem Output-Entladezustand entspricht).
  • Der Gate-Signal-Treiber 103b steuert den Entladetransistor M1 in der Entladeschaltung 120, mittels Generieren des Gate-Signals LG, mittels Erhöhen der Stromkapazität des Entlade-Steuersignals Sa, welches von der Entlade-Steuereinheit 103a zugeführt wird, an.
  • 3 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs in der ersten Ausführungsform zeigt, in welchem von oben nach unten die Ausgangsspannung Vout, der Ausgangsstrom Iout, welcher durch die Last Z fließt, die Fehlerspannung V1 (gestrichelte Linie) und die Steigungsspannung V2 (durchgezogene Linie), das AUS-Signal S2, und das Entlade-Steuersignal Sa (also das Gate-Signal LG) dargestellt sind. Für das Entlade-Steuersignal Sa ist (1) eine Signal-Wellenform, welche es verzeichnet, wenn der Entladetransistor M1 kontinuierlich EIN gehalten wird und (2) eine Signal-Wellenform, welche es verzeichnet, wenn der Entladetransistor M1 periodisch ein- und ausgeschaltet wird, welche jeweils in einer oberen und einer unteren Ebene gezeigt sind.
  • In 3 steigt der Ausgangsstrom Iout zu einem Zeitpunkt t1 sprunghaft von Null auf den Maximalwert an; dann fällt der Ausgangsstrom Iout zu einem Zeitpunkt t2 sprunghaft vom Maximalwert auf Null ab.
  • Mit besonderer Aufmerksamkeit auf Zeitpunkt t2, während der Ausgangsstrom Iout sprunghaft abfällt, steigt die Ausgangsspannung Vout vom Zielwert an, mit dem Ergebnis, dass die Fehlerspannung V1 niedriger wird als der Minimalwert (Offset-Wert) der Steigungsspannung V2, und das AUS-Signal S2 auf High-Level gehalten wird (das logische Level, welches einem AUS-Zustand entspricht). In diesem Zustand ist der Ausgangstransistor 101 AUS, und Pin-1 (SW) wird in einem hochohmigen Zustand belassen. Somit würde, wenn die Entladeschaltung 120 nicht bereitgestellt wäre, die Ausgangsspannung Vout einige Zeit benötigen, um auf den Zielwert abzufallen (siehe den gestrichelten Teil der Linie der Ausgangsspannung Vout).
  • Andererseits wird in dieser Ausführungsform nachdem das AUS-Signal S2 auf High-Level ansteigt, wenn die vorbestimmte Beurteilungszeit T1 (z.B. T1 > 1 / fsw) abläuft, d.h. zum Zeitpunkt t3, das Entlade-Steuersignal Sa (also das Gate-Signal LG) auf High-Level angehoben. Dies schaltet den Entladetransistor M1 ein, und somit leitet ein Entladedurchgang von Pin-1 (SW) über die Diode D3 und den Entladetransistor M1 zu Pin-2 (GND), was ein schnelles Entladen der Ausgangsspannung Vout zulässt.
  • Im Übrigen ist die oben beschriebene Ausgangsentladungssteuerung nichts anderes als der Vorgang, wenn die Ausgangsspannung Vout höher als der Zielwert für den vorbestimmten Beurteilungszeitraum T1 geblieben ist, den Entladetransistor M1 einzuschalten, um die Ausgangsspannung Vout zu entladen.
  • Mit dieser Konfiguration, bei welcher eine Ausgangsentladungssteuerung beim Erkennen des AUS-Signals S2, welches auf High-Level geblieben ist, durchgeführt wird, ist es möglich, die Vergleichsschaltung 113, welche für eine PWM (Pulsweitenmodulation) Ansteuerung des Ausgangstransistors 101 bereitgestellt wird, auch für eine Ausgangsentladungssteuerung zu verwenden, und dies hilft, eine unnötige Erhöhung der Schaltungsgröße zu vermeiden.
  • Wenn der Entladetransistor M1 eingeschaltet ist, ist S2 = H, und somit ist der Ausgangstransistor 101 zwangsläufig AUS. Dementsprechend können der Ausgangstransistor 101 und der Entladetransistor M1 nicht gleichzeitig EIN sein, und dies eliminiert die Notwendigkeit einer komplizierten Totzeitsteuerung.
  • Eine zu große Zeitkonstante τ in der Phasen-Kompensations-Schaltung (C4, C5, R3), welche extern mit Pin-3 (COMP) verbunden ist, bewirkt, dass die Fehlerspannung V1 lange Zeit benötigt, um niedriger als der Minimalwert (Offset-Wert) der Steigungsspannung V2 zu werden. Daraus resultiert, dass das AUS-Signal S2 einige Zeit benötigt, um auf High-Level gehalten zu werden, und das Entladen der Ausgangsspannung Vout verzögert wird. Um dies zu vermeiden, wird die Zeitkonstante τ der Phasen-Kompensations-Schaltung (C4, C5, R3) vorzugsweise innerhalb eines Bereichs eingestellt, welcher sowohl für eine Phasen-Kompensation als auch für eine Ausgangsentladungssteuerung ausreicht.
  • Der Entladetransistor M1 kann ab Zeitpunkt t3 kontinuierlich EIN gehalten werden, oder er kann periodisch ein- und ausgeschaltet werden, sodass sich ein EIN-Zeitraum T2 (z. B. 500 ns) und ein AUS-Zeitraum T3 (z. B. 4 µs) wiederholt. Eine Konfiguration ist auch möglich, welche, wie erforderlich, eine Wahl zwischen einem ersten Entladungsmodus, in welchem der Entladetransistor M1 ab Zeitpunkt t3 kontinuierlich EIN gehalten wird, und einem zweiten Entladungsmodus, in welchem der Entladetransistor M1 periodisch ein- und ausgeschaltet wird, zulässt. In einem Fall, in welchem der Entladetransistor M1 periodisch ein- und ausgeschaltet wird, können z.B. der EIN-Zeitraum T2 und der AUS-Zeitraum T3 variabel gesteuert werden, je nachdem, wie viel der Ausgangsspannung Vout entladen werden soll.
  • Obwohl in 3 nicht gezeigt, wird während die Entladung der Ausgangsspannung Vout fortschreitet, wenn die Fehlerspannung V1 höher als der Minimalwert (Offset-Wert) der Steigungsspannung V2 wird und als Ergebnis das AUS-Signal S2 auf Low-Level fällt, die Zählung des Beurteilungszeitraums T1 zurückgesetzt und das Entlade-Steuersignal Sa (folglich das Gate-Signal LG) fällt auf Low-Level ab; somit wird der Entladetransistor M1 ausgeschaltet. Wenn danach ein Impuls im AUS-Signal S2 erscheint, schaltet der Ausgangstransistor 101 ein, und das Schaltnetzteil 1 kehrt zum Normalbetrieb zurück.
  • Auch wenn die Ausgangsspannung Vout aufgrund eines anderen Faktors als einer Last-Variation ansteigt, wird, wenn das AUS-Signal S2 für den vorbestimmten Beurteilungszeitraum T1 auf High-Level gehalten wird, eine Ausgangsentladungssteuerung ähnlich der oben beschriebenen durchgeführt. In Anbetracht dessen kann die oben beschriebene Ausgangsentladungssteuerung als eine Art Überspannungsschutzfunktion verstanden werden.
  • Als nächstes wird ein Fall untersucht, bei welchem während des Startens oder Betriebs des Schaltnetzteils 1, zum Beispiel Pin-1 (SW), einen Energie-Kurzschluss erleidet (ein Kurzschluss zu einem Anwendungs-Anschluss für die Eingangsspannung Vin oder einem damit vergleichbaren Hochspannungs-Anschluss). In diesem Fall bleibt die Rückkopplungsspannung Vfb die ganze Zeit höher als die Referenzspannung Vref; somit ist die Fehlerspannung V1 niedriger als der Minimalwert (Offset-Wert) der Steigungsspannung V2, und das AUS-Signal S2 wird auf High-Level gehalten. Als Ergebnis schaltet sich durch die zuvor beschriebene Ausgangsentladungssteuerung der Entladetransistor M1 ein.
  • Wenn hier der Entladetransistor M1 kontinuierlich EIN gehalten wird, fließt weiterhin ein hoher Strom durch den Entladetransistor M1, und der Entladetransistor M1 kann so viel Wärme generieren, dass dieser versagt. Um dies zu vermeiden, wird der Entladetransistor M1 vorzugsweise periodisch ein- und ausgeschaltet.
  • Wenn als Ergebnis eines Energie-Kurzschlusses von Pin-1 (SW) die Rückkopplungsspannung Vfb höher wird als ein Überspannungs-Erkennungsschwellwert VthL (z. B. VthL = Vref x 1,2), schaltet die Überspannungs-Schutzschaltung 117 den Ausgangstransistor 101 erzwungen aus. Aus der Perspektive eines Schutzes des Entladetransistors M1 kann es hier sinnvoll erscheinen, den Entladetransistor M1 ebenfalls erzwungen auszuschalten. Allerdings kann eine solcher Schutzmodus, abhängig davon, wie der Überspannungs-Erkennungsschwellwert VthL gesetzt ist, ein ordnungsgemäßes Funktionieren der zuvor beschriebenen Ausgangsentladungssteuerung während einer Last-Variation verhindern. Dies kann auch den Ladevorgang für den Kondensator C3 beeinflussen, welcher in der Bootstrap-Schaltung 107 bereitgestellt ist.
  • Um solche Fehlfunktionen zu umgehen, ist es vorzuziehen, getrennt von dem gewöhnlichen Überspannungs-Erkennungsschwellwert VthL einen höheren Energie-Kurzschluss-Erkennungsschwellwert VthH (z. B. VthH = Vref x 2,0) zu setzen, sodass, wenn Vth ≤ Vfb < VthH, nur der Ausgangstransistor 101 erzwungen ausgeschaltet wird und, wenn Vfb ≥ VthH, sowohl der Ausgangstransistor 101 als auch der Entladetransistor M1 erzwungen ausgeschaltet werden.
  • 4 ist ein Diagramm, welches zeigt, wie ein Last-Ansprechverhalten verbessert wird, in welchem von oben nach unten die Ausgangsspannung Vout (durchgezogene Linie, mit der Entladeschaltung; gestrichelte Linie, ohne die Entladeschaltung) und der Ausgangsstrom Iout dargestellt sind. Zeitpunkte t1 bis t3 in 3 entsprechen denen in 4.
  • Wie in 4 gezeigt, bringt die Einführung der Entladeschaltung 120 eine große Verbesserung im Last-Ansprechverhalten des Schaltnetzteils 1. Es hat sich auch bestätigt, dass sich die Ausgangsspannung Vout schneller einpendelt. Eine Verbesserung ist auch im Ansprechverhalten in Bezug auf fortlaufende Last-Variation zu beobachten.
  • 5 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs bei Auftreten einer kurzzeitigen Energieunterbrechung der Eingangsspannung Vin zeigt, in welchem von oben nach unten die Eingangsspannung Vin, die Soft-Start-Spannung Vss (durchgezogene Linie) und die Rückkopplungsspannung Vfb (gestrichelte Linie), das Soft-Start-Bestätigungssignal SSOK, das AUS-Signal S2, und das Entlade-Steuersignal Sa (somit das Gate-Signal LG) dargestellt sind.
  • Wenn zum Zeitpunkt t11 die Eingangsspannung Vin beginnt geliefert zu werden und das Schaltnetzteil 1 hochfährt, beginnt die Soft-Start-Spannung Vss (durchgezogene Linie) von 0 V mit einem vorbestimmten Gradienten anzusteigen. Dementsprechend wird während des Soft-Start-Zeitraums Tss (zwischen Zeitpunkten t11 und t13), in welchem die Soft-Start-Spannung Vss niedriger als die Referenzspannung Vref ist, eine Fehlerspannung V1 (somit das AUS-Signal S2), welche der Differenz zwischen der Rückkopplungsspannung Vfb (gestrichelte Linie) und der Soft-Start-Spannung Vss (durchgezogene Linie) entspricht, generiert, und basierend auf dieser Differenz wird der Ausgangstransistor 101 PWM-angesteuert (durch Pulsweitenmodulation angesteuert).
  • Der Zeitpunkt, an welchem sich die Fehlerspannung V1 und die Steigungsspannung V2 kreuzen (d.h. der Zeitpunkt, an welchem ein Impuls im AUS-Signal S2 erscheint) ist umso später, je höher die Fehlerspannung V1 ist, und ist umso früher, je niedriger die Fehlerspannung V1 ist. Mit anderen Worten, der EIN-Zeitraum Ton des Ausgangstransistors 101 ist umso länger, je höher die Fehlerspannung V1 ist, und ist umso kürzer, je niedriger die Fehlerspannung V1 ist. Auf diese Weise wird im Schaltnetzteil 1 der EIN-Tastgrad Don des Ausgangstransistors 101 (d.h. das Verhältnis des EIN-Zeitraums Ton zum Schalt-Zeitraum T, Don = Ton / T) gemäß der Fehlerspannung V1 bestimmt und damit die gewünschte Ausgangsspannung Vout aus der Eingangsspannung Vin, generiert.
  • Wie zuvor erwähnt, wird während des Soft-Start-Zeitraums Tss die Fehlerspannung V1 gemäß der Differenz zwischen der Soft-Start-Spannung Vss, welche von 0 V sanft ansteigt, und der Rückkopplungsspannung Vfb generiert. Somit fährt das Schaltnetzteil 1 mit einer ausreichend niedrigen Fehlerspannung V1 hoch. Entsprechend erhöht sich der EIN-Tastgrad Don des Ausgangstransistors 101 allmählich von seinem Minimalwert aus, und dies hilft, einen Rush-Strom durch den Kondensator C3 oder durch die Last zu verhindern.
  • Der Gradient der Soft-Start-Spannung Vss kann geeignet gesetzt werden, sodass der Soft-Start-Zeitraum Tss die gewünschte Länge aufweist. Die Soft-Start-Spannung Vss steigt schließlich bis zu einem Spannungswert an, welcher höher ist als die Referenzspannung Vref.
  • Das Schaltnetzteil 1 hat in sich ein Soft-Start-Bestätigungssignal SSOK eingeführt, welches anzeigt, ob die Soft-Start-Spannung Vss die Referenzspannung Vref oder einen Wert um diese herum erreicht hat (in 5, Vref x 0,9). Bezogen auf das in 5 Gezeigte steigt das Soft-Start-Bestätigungssignal SSOK zum Zeitpunkt t12 von Low-Level auf High-Level an, wenn Vss höher als (>) Vref x 0,9 wird.
  • Wie in 2 gezeigt, auf welche zuvor Bezug genommen wurde, wird das Soft-Start-Bestätigungssignal SSOK der Entlade-Steuereinheit 103a in der Logikschaltung 103 zugeführt; selbst wenn das AUS-Signal S2 auf High-Level gehalten wird, beginnt, sofern das Soft-Start-Bestätigungssignal SSOK nicht auf High-Level angestiegen ist, das Zählen des Beurteilungszeitraums T1 nicht. Die Bedeutung der Einführung des Soft-Start-Bestätigungssignals SSOK wird nun im Detail besprochen.
  • Wenn eine kurzzeitige Energieunterbrechung (kurzzeitiger Energieausfall) in der Eingangsspannung Vin zwischen Zeitpunkten t14 und t15 eintritt, wird die Soft-Start-Spannung Vss durch einen Unterspannungs-Schutz-Betrieb auf 0 V zurückgesetzt und beginnt dann mit einem vorbestimmten Gradienten sanft wieder anzusteigen. Andererseits fällt die Ausgangsspannung Vout (somit die Rückkopplungsspannung Vfb), bedingt durch den Kondensator C2, welcher elektrische Ladung hält, auch nach Zeitpunkt t14 kaum ab und bleibt auf dem Spannungswert, welchen diese bis dahin aufwies. Dementsprechend startet, nachdem die kurzzeitige Energieunterbrechung in der Eingangsspannung Vin beseitigt ist, das Schaltnetzteil 1 mit der Rückkopplungsspannung Vfb neu, welche höher ist als die Soft-Start-Spannung Vss (d.h. in einem vorgespannten Zustand).
  • Wenn indessen die Fehlerspannung V1 auf einen Spannungswert abfällt, welcher niedriger als der Minimalwert (Offset-Wert) der Steigungsspannung V2 ist, wird das AUS-Signal S2 auf High-Level gehalten. Dementsprechend würde, wenn das Soft-Start-Bestätigungssignal SSOK nicht eingeführt würde, das Entlade-Steuersignal Sa (somit das Gate-Signal LG) während des Neustarts des Schaltnetzteils 1 auf High-Level ansteigen und somit die Ausgangsspannung Vout unnötig entladen werden.
  • Im Gegensatz dazu wird mit der Konfiguration, bei welcher das AUS-Signal S2, welches auf High-Level bleibt, ignoriert wird, bis das Soft-Start-Bestätigungssignal SSOK auf High-Level ansteigt, während des Zeitraums (zwischen Zeitpunkten t14 und t16), in welchem aufgrund einer kurzzeitigen Energieunterbrechung in der Eingangsspannung Vin das Soft-Start-Bestätigungssignal SSOK auf Low-Level gefallen ist, das Entlade-Steuersignal Sa (somit das Gate-Signal LG) niemals auf High-Level angehoben, und dies hilft, eine unbeabsichtigte Entladung der Ausgangsspannung Vout zu verhindern.
  • Wenn zum Zeitpunkt t16 Vss höher als (>) Vref x 0,9 wird und das Soft-Start-Bestätigungssignal SSOK auf High-Level ansteigt, dann, wenn das AUS-Signal S2 danach für einen vorbestimmten Beurteilungszeitraum T1 auf High-Level gehalten worden ist, steigt das Entlade-Steuersignal Sa (somit das Gate-Signal LG) auf High-Level an, und das Entladen der Ausgangsspannung Vout wird gestartet. Dieser Entladevorgang mit Bezug auf die Ausgangsspannung Vout wird fortgesetzt, bis das AUS-Signal S2 nicht mehr auf High-Level bleibt.
  • Im Übrigen ist während des Neustarts des Schaltnetzteils 1, resultierend aus einer kurzzeitigen Energieunterbrechung in der Eingangsspannung Vin, der Zeitraum, in welchem die Ausgangsspannung Vout entladen wird (d.h. zwischen Zeitpunkten t16 und t17), sehr kurz. Um einen Abfall in der Ausgangsspannung Vout während dieses Zeitraums so effektiv wie möglich zu unterdrücken, ist es vorzuziehen, statt den Entladetransistor M1 kontinuierlich EIN zu halten, den Entladetransistor M1 periodisch ein- und auszuschalten, mittels Impulsansteuerung des Entlade-Steuersignals Sa (also des Gate-Signals LG), wie in 5 veranschaulicht.
  • < Logikschaltung (Zweite Ausführungsform) >
  • 6 ist ein Diagramm, welches eine Konfiguration (zweite Ausführungsform) eines Hauptteils der Logikschaltung 103 zeigt. Die Logikschaltung 103 dieser Ausführungsform enthält zusätzlich in einer Stufe, welche der Entlade-Steuereinheit 103a vorangeht, einen ODER-Operator 103c.
  • Der ODER-Operator 103c generiert ein ODER-Signal Sc mittels einer ODER-Operation zwischen dem AUS-Signal S2, welches von der Vergleichsschaltung 113 gespeist wird, und einem Boot-Störungssignal BTUVLO, welches von einer Boot-Störungserkennungsschaltung 130 gespeist wird, und führt das ODER-Signal Sc der Entlade-Steuereinheit 103a zu. Das ODER-Signal Sc ist auf High-Level, wenn zumindest eines von dem AUS-Signal S2 und dem Boot-Störungssignal BTUVLO auf High-Level ist, und ist auf Low-Level, wenn das AUS-Signal S2 und das Boot-Störungssignal BTUVLO beide auf Low-Level sind.
  • Die Boot-Störungserkennungsschaltung 130 generiert das Boot-Störungssignal BTUVLO mittels Erkennen, ob die Anschluss-zu-Anschluss-Spannung VC3 über dem Kondensator C3 einen Abfall verzeichnet. Das Boot-Störungssignal BTUVLO ist auf High-Level, wenn eine Störung erkannt wird, und ist ansonsten auf Low-Level.
  • Die Entlade-Steuereinheit 103a empfängt das ODER-Signal Sc anstelle des AUS-Signals S2 und hebt das Entlade-Steuersignal Sa auf High-Level an (das logische Level, welches einem Ausgangs-Entladezustand entspricht), wenn das Soft-Start-Bestätigungssignal SSOK auf High-Level ist und zusätzlich das ODER-Signal Sc für den vorbestimmten Beurteilungszeitraum T1 auf High-Level gehalten wurde.
  • Somit hebt die Entlade-Steuereinheit 103a das Entlade-Steuersignal Sa nicht nur dann auf High-Level an, wenn das AUS-Signal S2 für den Beurteilungszeitraum T1 auf High-Level gehalten wurde (das logische Level, welches einem AUS-Zustand entspricht), sondern auch, wenn das Boot-Störungssignal BTUVLO für den Beurteilungszeitraum T1 auf High-Level gehalten wurde (das logische Level, welches einem Erkennen einer Störung entspricht).
  • 7 ist ein Diagramm, welches ein Beispiel der Konfiguration der Boot-Störungserkennungsschaltung 130 zeigt. Die Boot-Störungserkennungsschaltung 130 dieses Konfigurationsbeispiels enthält P-Kanal-MOS-Feldeffekttransistoren 131 und 132, N-Kanal-MOS-Feldeffekttransistoren 133 und 134, Widerstände 135 und 136 und einen Schmitt-Buffer 137.
  • Die Source des Transistors 131 ist mit einem Anwendungs-Anschluss für die erhöhte Spannung Vb (d.h. Pin-7 (BOOT)) verbunden, das Gate des Transistors 131 ist mit einem Anwendungs-Anschluss für die Schaltspannung Vsw (d.h. Pin-1 (SW)) verbunden. Somit empfängt der Transistor 131 zwischen seinem Gate und seiner Source die Anschluss-zu-Anschluss-Spannung VC3 (= Vb - Vsw) des Kondensators C3.
  • Der Drain des Transistors 133 ist mit dem Drain des Transistors 131 verbunden. Das Gate des Transistors 133 ist mit einem Anwendungs-Anschluss für die dritte Konstantspannung Vbreg verbunden. Die Source des Transistors 133 ist mit dem ersten Anschluss des Widerstands 135 (d.h. einem Ausgangsanschluss für ein logisches Signal Sx) verbunden. Der zweite Anschluss des Widerstandes 135 ist mit dem Masse-Anschluss verbunden. So verbunden, funktioniert der Transistor 133 als Clamper, welcher die Drain-Source Spannung des Transistors 131 auf oder unter einen vorbestimmten oberen Grenzwert begrenzt. Der Widerstand 135 weist vorzugsweise einen ausreichend hohen Widerstandswert auf, um den Ansteuerungsstrom, welcher durch die Boot-Störungserkennungsschaltung 130 fließt, niedrig zu halten.
  • Die Source des Transistors 132 ist mit einem Anwendungs-Anschluss für die erste Konstantspannung Vpreg verbunden (d.h. eine interne Versorgungsspannung, welche innerhalb der Halbleitervorrichtung 100 als erste ansteigt und als letzte abfällt). Die jeweiligen Gates der Transistoren 132 und 134 sind mit dem ersten Anschluss des Widerstands 135 verbunden. Die jeweiligen Drains der Transistoren 132 und 134 sind mit dem ersten Anschluss des Widerstands 136 verbunden. Die Source des Transistors 134 und der zweite Anschluss des Widerstands 136 sind mit dem Masse-Anschluss verbunden. So verbunden, funktionieren die Transistoren 132 und 134 als CMOS-Inverter, welcher das Logiksignal Sx logisch invertiert, um ein Logiksignal Sy (oder SxB) zu generieren. Der Widerstand 136 funktioniert als ein Logik-Level-Befestigungs-Widerstand (d.h. Pull-Down-Widerstand).
  • Der Schmitt-Buffer 137 funktioniert als eine Endstufe der Boot-Störungserkennungsschaltung 130 und gibt das Logiksignal Sy als Boot-Störungssignal BTUVLO aus.
  • In der Boot-Störungserkennungsschaltung 130 dieses Konfigurationsbeispiels ist der Transistor 131 EIN, wenn die Anschluss-zu-Anschluss-Spannung VC3 über dem Kondensator C3 höher ist als eine vorbestimmte Schwellenspannung Vth (entsprechend der EIN-Schwellen-Spannung des Transistors 131; z. B. 2,5 V), und somit ist das Logiksignal Sx auf High-Level. Dementsprechend ist das Logiksignal Sy auf Low-Level und somit auch das Boot-Störungssignal BTUVLO auf Low-Level (das logische Level, welches einem Erkennen keiner Störung entspricht).
  • Andererseits, wenn die Anschluss-zu-Anschluss-Spannung VC3 über dem Kondensator C3 niedriger als die Schwellenspannung Vth ist, ist der Transistor 131 AUS, und somit ist das Logiksignal Sx auf Low-Level. Dementsprechend ist das Logiksignal Sy auf High-Level, und somit ist auch das Boot-Störungssignal BTUVLO auf High-Level (das logische Level, welches einem Erkennen einer Störung entspricht).
  • 8 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs in der zweiten Ausführungsform zeigt, in welchem von oben nach unten die Anschluss-zu-Anschluss-Spannung VC (= Vb - Vsw) über dem Kondensator C3, das Boot-Störungssignal BTUVLO, und das Entlade-Steuersignal Sa (somit das Gate-Signal LG) dargestellt sind.
  • Vor Zeitpunkt t21 ist die Anschluss-zu-Anschluss-Spannung VC3 höher als die Schwellenspannung Vth, und somit ist das Boot-Störungssignal BTUVLO auf Low-Level (das logische Level, welches einem Erkennen keiner Störung entspricht). Dementsprechend wird das Entlade-Steuersignal Sa (somit das Gate-Signal LG) auf Low-Level gehalten.
  • Zum Zeitpunkt t21, wenn irgendeine Störung bewirkt, dass die Anschluss-zu-Anschluss-Spannung VC3 unter die Schwellenspannung Vth abfällt, steigt das Boot-Störungssignal BTUVLO von Low-Level auf High-Level an (das logische Level, welches einem Erkennen einer Störung entspricht). Dennoch bleibt an diesem Punkt, da der Beurteilungszeitraum T1 noch nicht vorbei ist, das Entlade-Steuersignal Sa (somit das Gate-Signal LG) weiterhin auf Low-Level.
  • Wenn danach die Anschluss-zu-Anschluss-Spannung VC3 nicht auf oder über die Schwellenspannung Vth zurückkehrt und das Boot-Störungssignal BTUVLO für den Beurteilungszeitraum T1 auf High-Level gehalten wird, dann wird zum Zeitpunkt t22 das Entlade-Steuersignal Sa (somit das Gate-Signal LG) auf High-Level angehoben. Als Ergebnis wird der Entladetransistor M1 eingeschaltet, und die zuvor beschriebene Ausgangsentladungssteuerung wird durchgeführt. Hierbei bleibt Pin-1 (SW) annähernd auf der Masse-Spannung (0 V); somit wird der Kondensator C3 aufgeladen und die Anschluss-zu-Anschluss-Spannung VC3 über ihm steigt an.
  • Im Übrigen ist es beim Erkennen einer Boot-Störung vorzuziehen, mittels Impulsansteuerung des Entlade-Steuersignals Sa (somit das Gate-Signal LG), wie in 8 gezeigt, den Entladetransistor M1 periodisch ein- und auszuschalten, anstatt den Entladetransistor M1 ständig EIN zu halten.
  • Die Erkennungsschwellenspannung und die Erholungsschwellenspannung in der Boot-Störungserkennungsschaltung 130 sind vorzugsweise mit einer Hysterese versehen (z. B. Erkennungsschwellenspannung, 2,5 V; Erholungsschwellenspannung, 3,0 V).
  • < Logikschaltung (dritte Ausführungsform) >
  • 9 ist ein Diagramm, welches eine Konfiguration (dritte Ausführungsform) eines Hauptteils der Logikschaltung zeigt. Die Logikschaltung 103 dieser Ausführungsform enthält zusätzlich zu der bereits beschriebenen Entlade-Steuereinheit 103a und dem Gate-Signal-Treiber 103b eine zweite Entlade-Steuereinheit 103d und einen ODER-Operator 103e.
  • Die zweite Entlade-Steuereinheit 103d empfängt das EIN-Signal S1 und generiert periodisch Impulse in einem zweiten Entlade-Steuersignal Sd (Details werden später angegeben).
  • Der ODER-Operator 103e empfängt das Entlade-Steuersignal Sa, das zweite Entlade-Steuersignal Sd und das Boot-Störungssignal BTUVLO, generiert ein ODER-Signal Se mittels einer ODER-Operation zwischen diesen Signalen und gibt das ODER-Signal Se an den Gate-Signal-Treiber 103b aus. Das ODER-Signal Se ist auf High-Level, wenn zumindest eines von dem Entlade-Steuersignal Sa, dem zweiten Entlade-Steuersignal Sd und dem Boot-Störungssignal BTUVLO auf High-Level ist, und ist auf Low-Level, wenn das Entlade-Steuersignal Sa, das zweite Entlade-Steuersignal Sd und das Boot-Störungssignal BTUVLO alle auf Low-Level sind.
  • Der Gate-Signal-Treiber 103b steuert den Entladetransistor M1 in der Entladeschaltung 120, mittels Generieren des Gate-Signals LG, mittels Erhöhen der Stromkapazität des ODER-Signals Se, welches anstelle des Entlade-Steuersignals Sa dem Gate-Signal-Treiber 103b zugeführt wird, an.
  • 10 ist ein Ablaufdiagramm, welches ein Beispiel eines Entladevorgangs in der dritten Ausführungsform zeigt, in welchem von oben nach unten das EIN-Signal S1, das AUS-Signal S2, das EIN/AUS-Steuersignal S3 und das zweite Entlade-Steuersignal Sd dargestellt sind.
  • Grundsätzlich steigt das EIN/AUS-Steuersignal S3 auf High-Level an, wenn das EIN-Signal S1 ansteigt (z. B. zu Zeitpunkten t31 und t34), und fällt auf Low-Level ab, wenn das AUS-Signal S2 ansteigt (z. B. zum Zeitpunkt t32).
  • Dementsprechend entspricht der Zeitraum zwischen den Zeitpunkten t31 und t34 dem Schalt-Zeitraum T (= 1 / fsw) des Ausgangstransistors 101. Der Zeitraum zwischen den Zeitpunkten t31 und t32 entspricht dem EIN-Zeitraum Ton des Ausgangstransistors 101, und der Zeitraum zwischen den Zeitpunkten t32 und t34 entspricht dem AUS-Zeitraum Toff des Ausgangstransistors 101.
  • Obwohl in 10 nicht konkret gezeigt, fällt, auch wenn im AUS-Signal S2 kein Impuls generiert wird, das EIN/AUS-Steuersignal S3 erzwungen auf Low-Level, wenn das EIN-Signal S1 fällt (z. B. zum Zeitpunkt t33).
  • Dementsprechend entspricht der Zeitraum zwischen den Zeitpunkten t31 und t33 dem maximalen EIN-Zeitraum Tmax des Ausgangstransistors 101. Aus einem anderen Blickwinkel betrachtet ist zumindest der Zeitraum zwischen den Zeitpunkten t33 und t34 der AUS-Zeitraum des Ausgangstransistors 101.
  • Dementsprechend generiert die zweite Entlade-Steuereinheit 103d während des Zeitraums (zwischen Zeitpunkten t33 und t34), nachdem das EIN-Signal S1 auf Low-Level gefallen ist, Impulse im zweiten Entlade-Steuersignal Sd, bis es beim nächsten Mal auf High-Level angehoben wird.
  • Genauer gesagt, unmittelbar bevor das Ein-Signal S1 auf High-Level angehoben wird, hebt die zweite Entlade-Steuereinheit 103d das zweite Entlade-Steuersignal Sd auf High-Level an, um es für einen vorbestimmten EIN-Zeitraum T4 (z. B. 100 ns) auf High-Level zu halten.
  • Mit dieser Ausgangsentladungssteuerung kann in jedem AUS-Zeitraum des Ausgangstransistors 101 der Entladetransistor M1 für einen Moment eingeschaltet werden. Somit ist es möglich, den Kondensator C3 ohne Ausfall zu laden und somit eine Boot-Störung zu verhindern.
  • < Überstrom-Schutz-Betrieb >
  • 11 ist ein Ablaufdiagramm, welches ein Beispiel eines Überstrom-Schutz-Betriebs bei Auftreten eines Masse-Kurzschlusses (ein Kurzschluss zu einem Masse-Anschluss oder einem damit vergleichbaren Niedrig-Potential-Anschluss) zeigt, in welchem von oben nach unten ein Überstrom-Schutz-Signal OCP, ein Schluckauf-Signal HICCUP, die Schaltspannung Vsw, und der Ausgangsstrom Iout dargestellt sind. In einem rechten Teil des Diagramms sind die Wellenformen innerhalb des gestrichelten Rahmens α in einem vergrößerten Maßstab gezeigt.
  • Wenn der Ausgangsanschluss für die Ausgangsspannung Vout einen Masse-Kurzschluss erleidet und der Ausgangsstrom Iout in einen Überstrom-Zustand geht, hebt die Überstrom-Schutzschaltung 118 das Überstrom-Schutz-Signal OCP auf High-Level an, um den Ausgangstransistor 101 erzwungen auszuschalten, und reduziert dadurch den Ausgangsstrom Iout.
  • Da jedoch der obige Überstrom-Schutz-Betrieb auf einer Impuls-für-Impuls-Basis durchgeführt wird, werden ein erzwungenes Anhalten und eine Selbsterholung eines Schaltvorgangs in jedem Schalt-Zeitraum wiederholt. Dementsprechend generiert der Ausgangstransistor 101, wie kurz der EIN-Zeitraum Ton des Ausgangstransistors 101 auch sein mag, während ein erzwungenes Anhalten und eine Selbsterholung des Schaltvorgangs über einen langen Zeitraum wiederholt werden, eine große Wärmemenge, und dies kann schließlich eine Abschaltung mittels der Temperatur-Schutzschaltung 115 auslösen.
  • Um das zu vermeiden, kann die Logikschaltung 103, wenn ein Überstrom-Schutz bei einer vorbestimmten Frequenz hervorgerufen wird, das Schluckauf-Signal HICCUP für einen vorbestimmten Abkühl-Zeitraum T5 (> Schalt-Zeitraum T (= 1 / fsw); z.B. 20 ms) auf High-Level halten, um Pin-1 (SW) erzwungen in einen hochohmigen Zustand zu bringen und damit die Schalt-Endstufe in einen Schluckauf-Betrieb zu bringen. Mit diesem Überstrom-Schutz-Betrieb (Masse-Kurzschluss-Schutz-Betrieb) ist es möglich zu verhindern, dass der Ausgangstransistor 101 Wärme generiert und es ist somit möglich, eine Abschaltung mittels der Temperatur-Schutzschaltung 115 zu verhindern.
  • Die oben erwähnte vorbestimmte Frequenz kann z. B. so sein, dass, wenn das Überstrom-Schutz-Signal OCP viermal in 16 Zählungen auf High-Level ansteigt, ein Übergang zum Schluckauf-Betrieb erfolgt.
  • < Gehäuse und Leiterplatte >
  • 12 ist ein Diagramm, welches ein Beispiel der Konfiguration einer Halbleitervorrichtung und einer Leiterplatte, auf welcher diese montiert ist, zeigt. Die folgende Beschreibung befasst sich jeweils mit den Layouts der Halbleitervorrichtung 100 und der Leiterplatte 200, wobei die oben-unten und links-rechts Achsen des Diagramms als die oben-unten bzw. links-rechts Achsen sowohl der Halbleitervorrichtung 100 als auch der Leiterplatte 200 aufgefasst werden.
  • Die Halbleitervorrichtung 100 dieses Konfigurationsbeispiels nutzt als Gehäuse ein SOP (Small Outline Package) (oder ein TSOP [Thin SOP] oder TSSOP [Thin Shrink SOP]), welches insgesamt acht Pins aufweist, welche aus diesem herausgelegt sind.
  • Entlang der linken Seite des Gehäuses der Halbleitervorrichtung 100 sind, von oben nach unten, Pin-1 (SW), Pin-2 (GND), Pin-3 (COMP) und Pin-4 (FB) angeordnet. Entlang der rechten Seite des Gehäuses der Halbleitervorrichtung 100 sind, von unten nach oben, Pin-5 (RT), Pin-6 (EN), Pin-7 (BOOT) und Pin-8 (VIN) angeordnet. Diese acht Pins sind alle in der Mitte abgeknickt. Auf der Bodenfläche (der Fläche, welche der Leiterplatte 200 zugewandt ist) des Gehäuses der Halbleitervorrichtung 100 ist ein Kühlkörper-Pad (angezeigt mittels eines gestrichelten Rahmens) freiliegend.
  • Andererseits sind auf der oberen Fläche der Leiterplatte 200 eine Mehrzahl von Verdrahtungsmustern 201 bis 212 (angezeigt mittels schraffierter Bereiche) ausgebildet. Auch auf der Bodenfläche (oder in einer inneren Verdrahtungsschicht) der Leiterplatte 200 ist eine Mehrzahl von Verdrahtungsmustern 213 und 214 ausgebildet.
  • Das Verdrahtungsmuster 201 ist ein breites Verdrahtungsmuster, welches mit Pin-2 (GND) und dem Kühlkörperpad der Halbleitervorrichtung 100 verbunden ist, und das Kühlkörperpad auf der Bodenfläche des Gehäuses ist in einem Bereich davon direkt unter der Halbleitervorrichtung 100 an das Verdrahtungsmuster 201 gebondet. Das Verdrahtungsmuster 201 erstreckt sich von seinem Bereich direkt unter der Halbleitervorrichtung 100 auf der Veranschaulichungsebene nach oben und knickt dann auf der Veranschaulichungsebene nach rechts ab. Mit dem auf der Veranschaulichungsebene sich nach oben erstreckenden Teil ist die Anode der Diode D1 in der Nähe der Halbleitervorrichtung 100 verbunden, und der zweite Anschluss des Kondensators C2 ist in der linken oberen Ecke verbunden. Die Diode D1 und der Kondensator C2 sind beide seitlich angeordnet (d.h. mit ihrer Längsrichtung auf die Links-Rechts-Achse der Darstellung ausgerichtet; dasselbe gilt für jedes Element, welches in der folgenden Beschreibung ähnlich beschrieben wird). Mit dem abgeknickter Teil, welcher sich in der Darstellung von dem erstreckenden Teil nach rechts erstreckt, ist in der unteren rechten Ecke der zweite Anschluss des Kondensators C1 verbunden, welcher längs angeordnet ist (d.h. mit seiner Längsrichtung ausgerichtet mit der Oben-Unten-Achse der Darstellung; dasselbe gilt für jedes Element, welches in der folgenden Beschreibung ähnlich beschrieben wird).
  • Das Verdrahtungsmuster 201 erstreckt sich von seinem Bereich direkt unter der Halbleitervorrichtung 100 auch in der Veranschaulichungsebene nach unten und verzweigt sich dann in der Veranschaulichungsebene nach rechts und links. Mit dem verzweigten Teil, welcher sich auf der Veranschaulichungsebene nach rechts erstreckt, ist in der oberen rechten Ecke der zweite Anschluss des Widerstands R4, welcher längs angeordnet ist, verbunden. Andererseits knickt der verzweigte Teil, welcher sich nach links erstreckt, dann auf der Veranschaulichungsebene nach oben ab und knickt dann auf der Veranschaulichungsebene nach rechts ab, wobei schließlich eine GND-Verdrahtungsschleife 201a ausgebildet wird, welche über einen Bereich, in welchem Pin-2 (GND) mit ihm verbunden ist, mit dem Bereich direkt unter der Halbleitervorrichtung 100 verbunden ist.
  • Das Verdrahtungsmuster 202 ist ein Verdrahtungsmuster, mit welchem Pin-8 (VIN) der Halbleitervorrichtung 100 verbunden ist, und erstreckt sich auf der Veranschaulichungsebene von der rechten oberen Ecke der Halbleitervorrichtung 100 nach rechts. Mit dem rechten Ende des Verdrahtungsmusters 202 ist der erste Anschluss des Kondensators C1 verbunden.
  • Das Verdrahtungsmuster 203 ist ein Verdrahtungsmuster, mit welchem Pin-7 (BOOT) der Halbleitervorrichtung 100 verbunden ist, und ist an der unteren Seite des Verdrahtungsmusters 202 parallel zu diesem gelegt. Mit dem linken Ende des Verdrahtungsmusters 203 ist der erste Anschluss des Kondensators C3, welcher seitlich angeordnet ist, verbunden.
  • Das Verdrahtungsmuster 204 ist an der unteren Seite des Verdrahtungsmusters 202, an der rechten Seite des Verdrahtungsmusters 203, mit einem vorbestimmten Intervall links vom rechten Ende des Verdrahtungsmusters 203 ausgebildet. Mit dem linken Ende des Verdrahtungsmusters 204 ist der zweite Anschluss des Kondensators C3 verbunden.
  • Das Verdrahtungsmuster 205 ist ein Verdrahtungsmuster, mit welchem Pin-6 (EN) der Halbleitervorrichtung 100 verbunden ist, und wird an der unteren Seite der Verdrahtungsmuster 203 und 204 parallel zu diesen gelegt.
  • Das Verdrahtungsmuster 206 ist ein Verdrahtungsmuster, mit welchem Pin-5 (RT) der Halbleitervorrichtung 100 verbunden ist, und erstreckt sich auf der Veranschaulichungsebene von der unteren rechten Ecke der Halbleitervorrichtung 100 nach rechts. Das rechte Ende des Verdrahtungsmusters 206 knickt auf der Veranschaulichungsebene nach unten ab, und mit dem äußersten Ende davon ist der erste Anschluss des Widerstands R4 verbunden.
  • Das Verdrahtungsmuster 207 ist an der linken Seite des Verdrahtungsmusters 201, an der oberen Seite des Verdrahtungsmusters 208, mit vorbestimmten Intervallen links von den Verdrahtungsmustern 201 und 208 ausgebildet. Mit dem rechten Ende des Verdrahtungsmusters 207 ist der erste Anschluss des Kondensators C2 verbunden. Mit dem unteren Ende des Verdrahtungsmusters 207 ist der zweite Anschluss der Spule L1, welche längs angeordnet ist, verbunden.
  • Das Verdrahtungsmuster 208 ist ein Verdrahtungsmuster, mit welchem Pin-1 (SW) der Halbleitervorrichtung 100 verbunden ist, und erstreckt sich auf der Veranschaulichungsebene von der oberen linken Ecke der Halbleitervorrichtung 100 nach links. Das linke Ende des Verdrahtungsmusters 208 knickt auf der Veranschaulichungsebene nach oben ab. Mit dem äußersten Ende des abgeknickten Teils ist der erste Anschluss der Spule L1 verbunden. Mit dem rechten Ende des abgeknickten Teils ist die Kathode der Diode D1 verbunden.
  • Das Verdrahtungsmuster 209 ist ein Verdrahtungsmuster, mit welchem Pin-3 (COMP) der Halbleitervorrichtung 100 verbunden ist, und ist in den geschlossenen Raum gelegt, welcher von der GND-Verdrahtungsschleife 201a umgeben ist. Das linke Ende des Verdrahtungsmusters 209 ist vergrößert, um sich entlang der Oben-Unten-Achse der Darstellung auszudehnen, und mit dem ausgedehnten Teil sind die jeweiligen ersten Anschlüsse des Kondensators C5 und des Widerstands R3, welche jeweils seitlich angeordnet sind, verbunden. Der zweite Anschluss des Kondensators C5 ist mit einem hervorstehenden Teil verbunden, welcher sich von der GND-Verdrahtungsschleife 201a in Richtung des Verdrahtungsmusters 209 erstreckt.
  • Das Verdrahtungsmuster 210 ist an der linken Seite des Verdrahtungsmusters 209 mit jeweils vorbestimmten Intervallen links zwischen dem Verdrahtungsmuster 209 und der GND-Verdrahtungsschleife 201a ausgebildet. Mit dem rechten Ende des Verdrahtungsmusters 210 ist der zweite Anschluss des Widerstands R3 verbunden. Mit dem linken Ende des Verdrahtungsmusters 210 ist der erste Anschluss des Kondensators C4, welcher seitlich angeordnet ist, verbunden. Der zweite Anschluss des Kondensators C4 ist mit einem hervorstehenden Teil verbunden, welcher sich von der GND-Verdrahtungsschleife 201a in Richtung des Verdrahtungsmusters 210 erstreckt.
  • Das Verdrahtungsmuster 211 ist ein Verdrahtungsmuster, mit welchem Pin-4 (FB) der Halbleitervorrichtung 100 verbunden ist, und wird in den geschlossenen Raum gelegt, welcher von der GND-Verdrahtungsschleife 201a umgeben ist. Mit dem linken Ende des Verdrahtungsmusters 211 ist der erste Anschluss des Widerstands R2, welcher seitlich angeordnet ist, verbunden. Der zweite Anschluss des Widerstandes R2 ist mit einem hervorstehenden Teil, welcher sich von der GND-Verdrahtungsschleife 201a in Richtung des Verdrahtungsmusters 211 erstreckt, verbunden. Das linke Ende des Verdrahtungsmusters 211 ist auf der Veranschaulichungsebene nach unten abgeknickt, und mit dem abgeknickten Teil ist der zweite Anschluss des Widerstands R1, welcher seitlich angeordnet ist, verbunden.
  • Das Verdrahtungsmuster 212 ist an der linken Seite des Verdrahtungsmusters 211 mit einem vorbestimmten Intervall links vom linken Ende des Verdrahtungsmusters 211 ausgebildet. Mit dem rechten Ende des Verdrahtungsmusters 212 ist der erste Anschluss des Widerstands R1 verbunden.
  • Das Verdrahtungsmuster 213 (Strich-Punkt-Linie) leitet über eine Durchgangsöffnung 215 zum Verdrahtungsmuster 204, und leitet auch über eine Durchgangsöffnung 216 zum Verdrahtungsmuster 208. Somit leiten die Verdrahtungsmuster 204 und 206 über das Verdrahtungsmuster 213 und die Durchgangsöffnungen 215 und 216 zueinander.
  • Das Verdrahtungsmuster 214 (Strich-Punkt-Linie) leitet über eine Durchgangsöffnung 217 zum Verdrahtungsmuster 207, und leitet auch über eine Durchgangsöffnung 218 zum Verdrahtungsmuster 212. Somit leiten die Verdrahtungsmuster 207 und 212 über das Verdrahtungsmuster 214 und die Durchgangsöffnungen 217 und 218 zueinander.
  • < Logikschaltung (vierte Ausführungsform) >
  • 13 ist ein Diagramm, welches eine Konfiguration (vierte Ausführungsform) eines Hauptteils der Logikschaltung 103 zeigt. Die Logikschaltung 103 dieser Ausführungsform enthält als Funktionsblöcke, welche an der Generierung des EIN/AUS-Steuersignals S3 und des Gate-Signals LG beteiligt sind, eine Reset-Steuereinheit 103A, ein RS-Flip-Flop 103B, eine Entlade-Steuereinheit 103C und einen Gate-Signal-Treiber 103D.
  • Die Steuereinheit 103A generiert einen one-shot Impuls im Reset-Signal SA zu dem früheren Zeitpunkt, zu welchem das EIN-Signal S1 von High-Level auf Low-Level fällt und zu dem Zeitpunkt, zu welchem das AUS-Signal S2 von Low-Level auf High-Level ansteigt.
  • Das RS-Flip-Flop 103B schaltet das logische Level des EIN/AUS-Steuersignals S3, welches das RS-Flip-Flop 103B von seinem Ausgangsanschluss (Q) ausgibt, gemäß dem EIN-Signal S1 (d.h. einem Set-Signal), welches dem Set-Anschluss (S) des RS-Flip-Flops 103B zugeführt wird, und dem Reset-Signal SA, welches dem Reset-Anschluss (R) des RS-Flip-Flops 103B zugeführt wird, um. Konkret setzt das RS-Flip-Flop 103B das EIN/AUS-Steuersignal S3 auf High-Level (d.h. das logische Level, welches einem EIN-Zustand entspricht), wenn das EIN-Signal S1 ansteigt, und setzt das EIN/AUS-Steuersignal S3 auf Low-Level (das logische Level, welches einem AUS-Zustand entspricht) zurück, wenn das Reset-Signal SA ansteigt.
  • Die Entlade-Steuereinheit 103C empfängt das Ein-Signal S1 und generiert periodisch Impulse im Entlade-Steuersignal SC, sodass die Schaltspannung Vsw in jedem Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 entladen wird.
  • Der Gate-Signal-Treiber 103D steuert den Entladetransistor M1 in der Entladeschaltung 120, mittels Generieren des Gate-Signals LG, mittels Erhöhen der Stromkapazität des Entlade-Steuersignals SC, welches von der Entlade-Steuereinheit 103C zugeführt wird, an.
  • Die Oszillator-Schaltung 111 generiert das EIN-Signal S1, welches zwischen einem High-Level-Zeitraum (EIN-Zeitraum) und einem Low-Level-Zeitraum (AUS-Zeitraum) periodisch bei einer vorbestimmten Schaltfrequenz fsw alterniert. Die Oszillator-Schaltung 111 ist insbesondere mit einer Funktion bereitgestellt, um augenscheinlich einen Tastgrad von 100 % zu erreichen, mittels Überspringen des Low-Level-Zeitraums (d.h. AUS-Zeitraum) des EIN-Signals S1, wenn die Ausgangsspannung Vout unter den Zielwert fällt, obwohl der Ausgangstransistor 101 für den maximalen EIN-Zeitraum Tmax (entsprechend dem High-Level-Zeitraum des EIN-Signals S1; Details werden später angegeben) eingeschaltet bleibt. Diese maximale Tastgrad-Steuerung wird nun im Detail beschrieben.
  • 14 ist ein Ablaufdiagramm, welches ein Beispiel einer maximalen Tastgrad-Steuerung in der vierten Ausführungsform zeigt, in welchem von oben nach unten der Ausgangsstrom Iout zur Last Z, die Rückkopplungsspannung Vfb, das EIN-Signal S1, das Entlade-Steuersignal SC (somit das Gate-Signal LG), die Fehlerspannung V1 (gestrichelte Linie) und die Steigungsspannung V2 (durchgezogene Linie), das AUS-Signal S2, und das EIN/AUS-Steuersignal S3 (somit das Gate-Signal HG) dargestellt sind.
  • Zunächst ist ein erster Lastbereich zu beachten (zwischen Zeitpunkten t101 und tl03), in welchem der Ausgangsstrom Iout am niedrigsten ist. Im ersten Lastbereich, nachdem das EIN-Signal S1 auf High-Level ansteigt, bevor es auf Low-Level fällt, kreuzen sich die Fehlerspannung V1 und die Steigungsspannung V2 und das AUS-Signal S2 steigt auf High-Level an. Dementsprechend steigt das EIN/AUS-Steuersignal S3 auf High-Level an, wenn das EIN-Signal S1 ansteigt, und fällt auf Low-Level, wenn das AUS-Signal S2 ansteigt.
  • Das Intervall nach dem Ansteigen des EIN-Signals S1 bis zum nächsten Ansteigen entspricht dem Schalt-Zeitraum T (= 1 / fsw) des Ausgangstransistors 101. Der High-Level-Zeitraum des EIN/AUS-Steuersignals S3 entspricht dem EIN-Zeitraum Ton des Ausgangstransistors 101, und der Low-Level-Zeitraum des AUS-Signals S2 entspricht dem AUS-Zeitraum Toff (= T - Ton) des Ausgangstransistors 101. Dementsprechend ist im ersten Lastbereich der EIN-Tastgrad des Ausgangstransistors 101 (d.h. der Anteil des EIN-Zeitraums Ton am Schalt-Zeitraum T) PWM-gesteuert (gesteuert durch Pulsweitenmodulation), sodass dieser umso höher ist, je höher die Fehlerspannung V1 ist und umso niedriger ist, je niedriger die Fehlerspannung V1 ist.
  • Als nächstes ist ein zweiter Lastbereich zu beachten (zwischen Zeitpunkten tl03 und tl05), in welchem der Ausgangsstrom Iout höher ist als im ersten Lastbereich (zwischen Zeitpunkten t101 und t103). Im zweiten Lastbereich, während der Ausgangsstrom Iout steigt, ist die Fehlerspannung V1 höher als im ersten Lastbereich. Als Ergebnis haben sich, nachdem das EIN-Signal S1 auf High-Level ansteigt, selbst wenn es auf Low-Level fällt, die Fehlerspannung V1 und die Steigungsspannung V2 noch nicht gekreuzt, und das AUS-Signal S2 ist noch nicht auf High-Level angestiegen. Dementsprechend steigt das EIN/AUS-Steuersignal S3 auf High-Level an, wenn das EIN-Signal S1 ansteigt, und fällt erzwungen auf Low-Level, wenn das EIN-Signal S1 fällt.
  • Somit ist der High-Level-Zeitraum (EIN-Zeitraum) des EIN-Signals S1 als der maximale EIN-Zeitraum Tmax des Ausgangstransistors 101 gesetzt. Dementsprechend ist im zweiten Lastbereich der EIN-Tastgrad des Ausgangstransistors 101 auf einen vorbestimmten Maximalwert (= Tmax / T) begrenzt.
  • Zuletzt ist ein dritter Lastbereich zu beachten (zwischen Zeitpunkten t105 und tl09), in welchem der Ausgangsstrom Iout immer noch höher ist als im zweiten Lastbereich (zwischen Zeitpunkten t103 und t105). Im dritten Lastbereich, während der Ausgangsstrom Iout weiter ansteigt, ist die Fehlerspannung V1 höher als im zweiten Lastbereich. Als Ergebnis, selbst wenn der Ausgangstransistor 101 für den maximalen EIN-Zeitraum Tmax EIN gehalten wird, fällt die Ausgangsspannung Vout (somit die Rückkopplungsspannung Vfb) unter den Zielwert ab.
  • Um dies zu bewältigen, wenn die Ausgangsspannung Vout einen solchen Abfall verzeichnet, überspringt die Oszillator-Schaltung 111 einen Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 (siehe die gestrichelten Teile der Linie des EIN-Signals S1).
  • Zum Beispiel kann die Oszillator-Schaltung 111 einen Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 überspringen, wenn die Rückkopplungsspannung Vfb niedriger ist als ein vorbestimmter Wert. Oder die Oszillator-Schaltung 111 kann einen Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 überspringen, wenn die Fehlerspannung V1 höher ist als ein vorbestimmter Wert. Oder die Oszillator-Schaltung 111 kann einen Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 überspringen, wenn das AUS-Signal S2 selbst eine vorbestimmte Zeitspanne nachdem der Ausgangstransistor 101 eingeschaltet wurde, nicht auf High-Level ansteigt.
  • Ein Impuls im EIN-Signal S1 kann beispielsweise übersprungen werden, mittels zeitweisem Anhalten der Generierung von Impulsen im EIN-Signal S1, oder mittels Maskierung des EIN-Signals S1 (es auf High-Level halten) mit einem Logik-Gate.
  • Durch die oben beschriebene maximale EIN-Tastgrad-Steuerung wird das EIN-Signal S1 augenscheinlich um den Faktor n frequenzgeteilt und somit wird der Schalt-Zeitraum T auf n × T verlängert (in 14, n = 2). Dementsprechend wird der EIN-Zeitraum Ton des Ausgangstransistors 101 über den maximalen EIN-Zeitraum Tmax hinaus gestreckt, und somit wird der EIN-Tastgrad Don des Ausgangstransistors 101 augenscheinlich auf 100 % angehoben (siehe zum Beispiel den Zeitraum zwischen Zeitpunkten t105 und t106 und den Zeitraum zwischen Zeitpunkten t107 und t108). Es ist somit möglich, das Last-Ansprechverhalten und das Source-Ansprechverhalten des Schaltnetzteils 1 zu verbessern und somit eine ungewollte Variation der Ausgangsspannung Vout zu minimieren.
  • Wenn ein Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 übersprungen wird, kann die Steigungsspannungs-Generierungsschaltung 112 den Gradienten der Steigungsspannung V2 einstellen. Zum Beispiel ist es möglich, indem der Gradient der Steigungsspannung V2 sanfter gemacht wird, den Zeitpunkt ihres Kreuzens mit der Fehlerspannung V1 zu verzögern und dadurch den EIN-Zeitraum Ton des Ausgangstransistors 101 zu verlängern. Somit ist es möglich, einen Abfall in der Ausgangsspannung Vout effektiver zu unterdrücken und somit eine Sättigung der Fehlerspannung V1 (d.h. ein Zustand, in welchem die Ausgabe der Fehlerverstärkerschaltung 110 am Maximalwert angeheftet ist) zu verhindern.
  • Mit dem Schaltnetzteil 1 dieser Ausführungsform ist es trotz der Verwendung eines N-Kanal-Ausgangstransistors 101, welcher einen niedrigeren Durchlasswiderstand als ein P-Kanal-Ausgangstransistor aufweist, theoretisch möglich, dessen EIN-Tastgrad Don auf etwa 100 % anzuheben. Dies eignet sich für Anwendungen, welche hohe Spannungen und hohe Ströme bewältigen müssen.
  • Eine Ansteuerung des N-Kanal-Ausgangstransistors 101 erfordert jedoch eine Bootstrap-Schaltung 107 zum Generieren einer erhöhten Spannung Vb, welche höher ist als die Schaltspannung Vsw, und erfordert auch eine zusätzliche Steuerung (d. h. eine Ausgangsentladungssteuerung), um zu verhindern, dass die oben beschriebene maximale Tastgrad-Steuerung das Aufladen des Kondensators C3 beeinflusst. Diese Ausgangsentladungssteuerung wird nun im Detail beschrieben.
  • Wie zuvor erwähnt, generiert die Entlade-Steuereinheit 103C in jedem Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 periodisch Impulse im Entlade-Steuersignal SC (somit im Gate-Signal LG). Konkret hebt die Entlade-Steuereinheit 103C, nachdem das EIN-Signal S1 auf Low-Level abgefallen ist, unmittelbar bevor es wieder zurück auf High-Level angehoben wird, das Entlade-Steuersignal SC (somit das Gate-Signal LG) an, um es für einen vorbestimmten EIN-Zeitraum (z. B. 100 ns) auf High-Level zu halten.
  • Mit dieser Ausgangsentladungssteuerung kann der Entladetransistor M1 in jedem AUS-Zeitraum des Ausgangstransistors 101 für einen Moment eingeschaltet werden, und es ist somit möglich, den Kondensator C3 ohne Ausfall zu laden und eine Boot-Störung zu verhindern.
  • Wenn jedoch ein Low-Level-Zeitraum (AUS-Zeitraum) des EIN-Signals S1 in der zuvor beschriebenen maximalen Tastgrad-Steuerung übersprungen wird, verliert das Entlade-Steuersignal SC (somit das Gate-Signal LG) die Gelegenheit, auf High-Level anzusteigen, wie durch gestrichelte Linien in 14 angezeigt. Wenn als Ergebnis der Kondensator C3 unzureichend geladen wird, wird der Ausgangstransistor 101 möglicherweise nicht ordnungsgemäß eingeschaltet. Als eine Konfiguration, welche diese Unannehmlichkeiten löst, wird im Folgenden eine fünfte Ausführungsform vorgeschlagen.
  • < Logikschaltung (fünfte Ausführungsform) >
  • 15 ist ein Diagramm, welches eine Konfiguration (fünfte Ausführungsform) eines Hauptteils der Logikschaltung 103 zeigt. In der Logikschaltung 103 dieser Ausführungsform empfängt die Entlade-Steuereinheit 103C nicht nur das EIN-Signal S1, sondern auch das Boot-Störungssignal BTUVLO von einer Boot-Störungserkennungsschaltung 140, und generiert das Entlade-Steuersignal SC gemäß sowohl dem EIN-Signal S1 als auch dem Boot-Störungssignal BTUVLO.
  • 16 ist ein Diagramm, welches ein Konfigurationsbeispiel der Boot-Störungserkennungsschaltung 140 zeigt. Die Boot-Störungserkennungsschaltung 140 ist ein Funktionsblock, welcher das Boot-Störungssignal BTUVLO mittels Erkennen, ob die Anschluss-zu-Anschluss-Spannung VC3 über dem Kondensator C3 einen Abfall verzeichnet, generiert und ein RS-Flip-Flop 141 enthält.
  • Das RS-Flip-Flop 141 schaltet das logische Level des Boot-Störungssignals BTUVLO, welches es von seinem Ausgangsanschluss (Q) ausgibt, gemäß dem EIN/AUS-Steuersignal S3, welches dem Set-Anschluss (S) des RS-Flip-Flops 141 zugeführt wird, und dem Gate-Signal HG (entsprechend dem Ansteuersignal in der Schalt-Endstufe), welches dem Reset-Anschluss (R) des RS-Flip-Flops 141 zugeführt wird, um.
  • Noch konkreter setzt das RS-Flip-Flop 141 das Boot-Störungssignal BTUVLO auf High-Level, wenn das EIN/AUS-Steuersignal S3 ansteigt, und setzt das Boot-Störungssignal BTUVLO auf Low-Level zurück, wenn das Gate-Signal HG ansteigt.
  • Dementsprechend steigt, wenn die Anschluss-zu-Anschluss-Spannung VC3 über dem Kondensator C3 ausreichend hoch ist, so dass nach dem Ansteigen des EIN/AUS-Steuersignals S3 auf High-Level auch das Gate-Signal HG ordnungsgemäß auf High-Level ansteigt, das Boot-Störungssignal BTUVLO auf High-Level an und fällt dann auf Low-Level zurück. Das heißt, es erscheinen periodische Impulse im Boot-Störungssignal BTUVLO.
  • Im Gegensatz dazu fällt, wenn die Anschluss-zu-Anschluss-Spannung VC3 über dem Kondensator C3 anormal niedrig ist, so dass das Gate-Signal HG, selbst nachdem das EIN/AUS-Steuersignal S3 auf High-Level ansteigt, nicht ordnungsgemäß auf High-Level ansteigt, das Boot-Störungssignal BTUVLO, sobald es auf High-Level ansteigt, nicht auf Low-Level zurück, sondern bleibt auf High-Level. Das heißt, es erscheinen keine periodischen Impulse mehr im Boot-Störungssignal BTUVLO.
  • Wie oben beschrieben, generiert die Boot-Störungserkennungsschaltung 140 dieses Konfigurationsbeispiels das Boot-Störungssignal BTUVLO, mittels Erkennen, mit dem RS-Flipflop 141, dass das Gate-Signal HG nicht ordnungsgemäß auf High-Level schaltet, nachdem das AUS-Signal S2 auf High-Level geschaltet hat. Dies eliminiert die Notwendigkeit, einen Komparator mit einer großen Schaltungsgröße zu verwenden, und hilft somit, eine Größenreduzierung der Boot-Störungserkennungsschaltung 140 (somit des Schaltnetzteils 1) zu erreichen.
  • Im Übrigen kann zum Beispiel in einem Fall, in welchem eine gegebene Impulsbreite im Boot-Störungssignal BTUVLO gesichert werden muss, das Gate-Signal HG nicht direkt dem Reset-Anschluss (R) des RS-Flipflops 141 zugeführt werden, sondern erst nachdem es mit einer vorbestimmten Verzögerung mit einer Verzögerungsschaltung versehen wurde.
  • 17 ist ein Ablaufdiagramm, welches ein Beispiel einer Ausgangsentladungssteuerung in der zweiten Ausführungsform zeigt, in welchem von oben nach unten die Anschluss-zu-Anschluss-Spannung VC3 (= Vb - Vsw) über dem Kondensator C3, das EIN-Signal S1, das AUS-Signal S2, das EIN/AUS-Steuersignal S3, das Gate-Signal HG, das Boot-Störungssignal BTUVLO, und das Entlade-Steuersignal SC (somit das Gate-Signal LG) dargestellt sind.
  • Es wird angenommen, dass vor Zeitpunkt t113 die Anschluss-zu-Anschluss-Spannung VC3 ausreichend hoch ist. In diesem Fall, wenn das EIN-Signal S1 ansteigt und als Ergebnis das EIN/AUS-Steuersignal S3 auf High-Level ansteigt, steigt nach einer vorbestimmten Verzögerungszeit Td (eine Signalverzögerungszeit in der Treiberschaltung 102 oder eine absichtlich mit einer Verzögerungsschaltung erzeugte Signalverzögerungszeit) das Gate-Signal HG ordnungsgemäß auf High-Level an. Dementsprechend wird das Boot-Störungssignal BTUVLO auf High-Level gesetzt, wenn das EIN/AUS-Steuersignal S3 ansteigt, und wird auf Low-Level zurückgesetzt, wenn das Gate-Signal HG ansteigt. Somit kommt das Boot-Störungssignal BTUVLO in einen Zustand, in welchem periodische Impulse darin erscheinen (d.h. ein Zustand, welcher einem Erkennen keiner Störung entspricht).
  • Die Entlade-Steuereinheit 103C hebt das Entlade-Steuersignal SC (somit das Gate-Signal LG) in jedem Low-Level-Zeitraum (AUS-Zeitraum) des Ein-Signals S1 auf High-Level an. Wenn zu diesem Zeitpunkt das Boot-Störungssignal BTUVLO nicht auf High-Level gehalten wird, wird das Entlade-Steuersignal SC (somit das Gate-Signal LG) für den EIN-Zeitraum T11 (z. B. 100 ns) auf High-Level gehalten.
  • Mit dieser Ausgangsentladungssteuerung wird der Entladetransistor M1 periodisch eingeschaltet und somit ist es möglich, den Kondensator C3 ohne Ausfall zu laden und eine Boot-Störung zu verhindern.
  • Im Gegensatz dazu steigt, wenn nach Zeitpunkt t113 irgendeine Störung einen Abfall in der Anschluss-zu-Anschluss-Spannung VC3 bewirkt, selbst wenn das EIN-Signal S1 ansteigt und als Ergebnis das EIN/AUS-Steuersignal S3 auf High-Level ansteigt, das Gate-Signal HG nicht ordnungsgemäß auf High-Level an (siehe die gestrichelten Teile der Linie des Gate-Signals HG). Dementsprechend wird das Boot-Störungssignal BTUVLO auf High-Level gesetzt, wenn das EIN/AUS-Steuersignal S3 ansteigt, wird aber danach nicht auf Low-Level zurückgesetzt, sondern auf High-Level gehalten. Somit kommt das Boot-Störungssignal BTUVLO in einen Zustand (ein Zustand, welcher einem Erkennen einer Störung entspricht), in welchem keine periodischen Impulse in ihm erscheinen (siehe die gestrichelten Teile der Linie des Boot-Störungssignals BTUVLO).
  • Zu diesem Zeitpunkt erhöht, als Antwort auf das Boot-Störungssignal BTUVLO, welches auf High-Level gehalten wird, die Entlade-Steuereinheit 103C in jedem Low-Level-Zeitraum (AUS-Zeitraum) des Ein-Signals S1 das Entlade-Steuersignal SC (somit das Gate-Signal LG) auf High-Level, um es für einen EIN-Zeitraum T12 (z. B. 500 ns) länger als den vorherigen EIN-Zeitraum T11 auf High-Level zu halten.
  • Mit dieser Ausgangsentladungssteuerung ist es möglich, den Ausgangstransistor M1 länger eingeschaltet zu halten, als wenn keine Störung erkannt wird, und somit ist es möglich, den Kondensator C3 ausreichend zu laden und eine Boot-Störung umgehend zu eliminieren.
  • Während 17 eine Konfiguration zeigt, bei welcher, wenn eine Boot-Störung erkannt wird, das Entlade-Steuersignal SC (somit das Gate-Signal LG) impulsangesteuert ist, so dass der Entlade-Transistor M1 periodisch ein- und ausgeschaltet wird, ist auch eine Konfiguration möglich, bei welcher, zum Beispiel, während das Boot-Störungssignal BTUVLO auf High-Level gehalten wird, das Entlade-Steuersignal SC (somit das Gate-Signal LG) auf High-Level gehalten wird, so dass der Entlade-Transistor M1 kontinuierlich EIN gehalten wird.
  • Während 17 ein Beispiel behandelt, bei welchem eine Ausgangsentladungssteuerung mit einem Erkennen keiner Boot-Störung (der EIN-Zeitraum T11) und eine Ausgangsentladungssteuerung mit einem Erkennen einer Boot-Störung (der EIN-Zeitraum T12) beide durchgeführt werden, kann jede von ihnen separat durchgeführt werden. Zum Beispiel kann die Ausgangsentladungssteuerung nicht durchgeführt werden, wenn keine Störung erkannt wird und nur durchgeführt werden, wenn eine Störung erkannt wird.
  • In einem Fall, in welchem, wenn eine Boot-Störung erkannt wird, das Entlade-Steuersignal SC (somit das Gate-Signal LG) impulsangesteuert ist, so dass der Entlade-Transistor M1 periodisch ein- und ausgeschaltet wird, wenn die Bootstrap-Schaltung 107 eine ausreichende Ladestromkapazität aufweist, ist es möglich, mittels einmaligem (oder mehrmaligem) Einschalten des Entlade-Transistors M1 eine Boot-Störung zu eliminieren.
  • Andererseits wird, wenn die Bootstrap-Schaltung 107 eine niedrige Ladestromkapazität aufweist und der Entladetransistor M1 mehrere Male eingeschaltet werden muss, vorzugsweise die Referenzspannung für die Bootstrap-Schaltung 107 auf eine höhere Spannung umgeschaltet, sodass die Ladestromkapazität der Bootstrap-Schaltung 107 zeitweise angehoben wird. Ein Referenzspannungs-Umschaltmechanismus, welcher so arbeitet, wird nun im Detail beschrieben.
  • 18 ist ein Diagramm, welches ein Konfigurationsbeispiel eines Referenzspannungs-Umschaltmechanismus zur Bewältigung eines Erkennens einer Boot-Störung zeigt. Wie dort gezeigt, enthält das Schaltnetzteil 1 dieses Konfigurationsbeispiels einen Selektor 150, um als die Referenzspannung, welche der Anode der Diode D2, welche in der Bootstrap-Schaltung 107 bereitgestellt ist, zugeführt wird, entweder die dritte Konstantspannung Vbreg oder die Eingangsspannung Vin zu wählen.
  • Der Selektor 150 wählt gemäß einem Schaltsignal SEL, welches von der Logikschaltung 103 gespeist wird, die dritte Konstantspannung Vbreg, wenn keine Boot-Störung erkannt wird oder die Eingangsspannung Vin (> Vbreg), wenn eine Boot-Störung erkannt wird.
  • Eine Einführung des oben beschriebenen Referenzspannungs-Umschaltmechanismus hilft, die Ladestromkapazität der Bootstrap-Schaltung 107 beim Erkennen einer Boot-Störung zu erhöhen. Somit ist es möglich, die Anzahl der Male zu reduzieren, welche der Entladetransistor M1 eingeschaltet werden muss, um die Boot-Störung zu eliminieren.
  • < Übersicht >
  • Es folgt ein Überblick über die verschiedenen hier offenbarten Ausführungsformen.
  • Gemäß einem Aspekt des hier Offenbarten enthält ein Schaltnetzteil: eine Schalt-Endstufe, welche konfiguriert ist, eine Ausgangsspannung mittels Gleichrichten und Glätten einer Schaltspannung zu generieren, welche impulsangesteuert ist, während ein Ausgangstransistor ein- und ausgeschaltet wird; und eine Entladeschaltung, welche konfiguriert ist, die Ausgangsspannung zu entladen, wenn die Ausgangsspannung für eine vorbestimmte Zeit oberhalb eines Zielwertes bleibt. (Eine erste Konfiguration.)
  • Im Schaltnetzteil der oben beschriebenen ersten Konfiguration kann die Entladeschaltung einen Entladetransistor enthalten, welcher zwischen einem Anwendungs-Anschluss für die Schaltspannung und einem Masse-Anschluss verbunden ist. Der Entladetransistor kann konfiguriert sein, kontinuierlich EIN gehalten zu werden oder periodisch ein- und ausgeschaltet zu werden, während die Ausgangsspannung entladen wird. (Eine zweite Konfiguration.)
  • Im Schaltnetzteil der oben beschriebenen zweiten Konfiguration kann der Entladetransistor konfiguriert sein, ausgeschaltet zu werden, wenn die Ausgangsspannung eine Energie-Kurzschluss-Erkennungsschwellenspannung erreicht.
  • (Eine dritte Konfiguration.)
  • Das Schaltnetzteil einer der oben beschriebenen ersten bis dritten Konfigurationen kann ferner enthalten: eine Fehlerverstärkerschaltung, welche konfiguriert ist, eine Rückkopplungsspannung zu empfangen, welche der Ausgangsspannung entspricht, um eine Fehlerspannung zu generieren; eine Oszillator-Schaltung, welche konfiguriert ist, ein Ein-Signal bei einer vorbestimmten Schaltfrequenz zu generieren; eine Steigungsspannungs-Generierungsschaltung, welche konfiguriert ist, eine Steigungsspannung in Synchronisation mit dem EIN-Signal zu generieren; eine Vergleichsschaltung, welche konfiguriert ist, die Fehlerspannung mit der Steigungsspannung zu vergleichen, um ein AUS-Signal zu generieren; eine Logikschaltung, welche konfiguriert ist, ein EIN/AUS-Steuersignal gemäß dem EIN-Signal und dem AUS-Signal zu generieren; und eine Treiberschaltung, welche konfiguriert ist, die Schalt-Endstufe gemäß dem EIN/AUS-Steuersignal anzusteuern. (Eine vierte Konfiguration.)
  • In dem Schaltnetzteil der oben beschriebenen vierten Konfiguration kann die Logikschaltung konfiguriert sein, die Entladeschaltung so zu steuern, dass die Entladeschaltung die Ausgangsspannung entlädt, wenn das AUS-Signal für die vorbestimmte Zeit auf einem Level bleibt, welches einem AUS-Zustand entspricht
  • (Eine fünfte Konfiguration.)
  • Das Schaltnetzteil der oben beschriebenen vierten oder fünften Konfiguration kann ferner enthalten: eine Soft-Start-Spannungs-Generierungsschaltung, welche konfiguriert ist, eine Soft-Start-Spannung zu generieren, welche mit einem vorbestimmten Gradienten ansteigt. Die Fehlerverstärkerschaltung kann konfiguriert sein, die Fehlerspannung gemäß der Differenz von der niedrigeren von einer vorbestimmten Referenzspannung und der Soft-Start-Spannung im Vergleich zu der Rückkopplungsspannung zu erzeugen. Die Logikschaltung kann konfiguriert sein, die Entladeschaltung so zu steuern, dass die Entladeschaltung die Ausgangsspannung nicht entlädt, bis die Soft-Start-Spannung die Referenzspannung oder einen Wert nahe zu dieser erreicht. (Eine sechste Konfiguration.)
  • Das Schaltnetzteil einer der oben beschriebenen vierten bis sechsten Konfigurationen kann ferner enthalten: eine Bootstrap-Schaltung, welche konfiguriert ist, eine erhöhte Spannung zu generieren, mittels Addition der Schaltspannung und der Anschluss-zu-Anschluss-Spannung über einen Boot-Kondensator, um die erhöhte Spannung der Treiberschaltung zuzuführen. (Eine siebte Konfiguration.)
  • Das Schaltnetzteil der oben beschriebenen siebten Konfiguration kann ferner enthalten: eine Störungserkennungsschaltung, welche konfiguriert ist, einen Abfall in der Anschluss-zu-Anschluss-Spannung zu erkennen, um ein Störungssignal zu generieren. Die Logikschaltung kann konfiguriert sein, die Entladeschaltung so zu steuern, dass die Entladeschaltung einen Entladetransistor, welcher zwischen dem Anwendungs-Anschluss für die Schaltspannung und dem Masse-Anschluss verbunden ist, einschaltet, wenn das Störungssignal für die vorbestimmte Zeit auf einem logischen Level bleibt, welches einem Störungszustand entspricht. (Eine achte Konfiguration.)
  • In dem Schaltnetzteil der oben beschriebenen siebten oder achten Konfiguration kann die Logikschaltung konfiguriert sein, die Entladeschaltung so zu steuern, dass die Entladeschaltung einen Entladetransistor, welcher zwischen dem Anwendungs-Anschluss für die Schaltspannung und dem Masse-Anschluss verbunden ist, in jedem AUS-Zeitraum des Output-Transistors für einen Moment einschaltet.
  • (Eine neunte Konfiguration.)
  • Das Schaltnetzteil einer der oben beschriebenen vierten bis neunten Konfigurationen kann ferner enthalten: eine Überstrom-Schutzschaltung, welche konfiguriert ist, einen Überstrom in der Schalt-Endstufe zu erkennen, um ein erzwungenes Anhalten und eine Selbsterholung der Schalt-Endstufe in jedem Schalt-Zeitraum zu wiederholen. Die Logikschaltung kann konfiguriert sein, die Schalt-Endstufe in einen Schluckaufbetrieb umzuschalten, wenn der Überstrom-Schutz mit einer vorbestimmten Frequenz hervorgerufen wird. (Eine zehnte Konfiguration.)
  • Gemäß einem weiteren Aspekt des hier Offenbarten enthält ein Schaltnetzteil:
    • eine Schalt-Endstufe, welche konfiguriert ist, eine Ausgangsspannung mittels Gleichrichten und Glätten einer Schaltspannung zu generieren, welche impulsangesteuert ist, während ein Ausgangstransistor ein- und ausgeschaltet wird; eine Oszillator-Schaltung, welche konfiguriert ist, ein EIN-Signal zu generieren, welches zwischen einem EIN-Zeitraum und einem AUS-Zeitraum bei einer vorbestimmten Schaltfrequenz alterniert; und eine Logikschaltung, welche konfiguriert ist, den EIN-Zeitraum des EIN-Signals als den maximalen EIN-Zeitraum des Ausgangstransistors zu setzen. Die Oszillator-Schaltung kann konfiguriert sein, den AUS-Zeitraum des EIN-Signals zu überspringen, wenn, obwohl der Ausgangstransistor für den maximalen EIN-Zeitraum eingeschaltet gehalten wird, die Ausgangsspannung unter einen Zielwert abfällt. (Eine elfte Konfiguration.)
  • Das Schaltnetzteil der oben beschriebenen elften Konfiguration kann ferner enthalten: eine Fehlerverstärkerschaltung, welche konfiguriert ist, eine Rückkopplungsspannung zu empfangen, welche der Ausgangsspannung entspricht, um eine Fehlerspannung zu generieren; eine Steigungsspannungs-Generierungsschaltung, welche konfiguriert ist, eine Steigungsspannung in Synchronisation mit dem EIN-Signal zu generieren; eine Vergleichsschaltung, welche konfiguriert ist, die Fehlerspannung mit der Steigungsspannung zu vergleichen, um ein AUS-Signal zu generieren; und eine Treiberschaltung, welche konfiguriert ist, ein Schalt-Ansteuersignal gemäß dem EIN/AUS-Steuersignal zu generieren. Die Logikschaltung kann konfiguriert sein, das EIN/AUS-Steuersignal gemäß dem EIN-Signal und dem AUS-Signal zu generieren. (Eine zwölfte Konfiguration.)
  • In dem Schaltnetzteil der oben beschriebenen zwölften Konfiguration kann die Oszillator-Schaltung konfiguriert sein, den AUS-Zeitraum des EIN-Signals zu überspringen wenn die Rückkopplungsspannung niedriger ist als ein vorbestimmter Wert, oder wenn die Fehlerspannung höher ist als ein vorbestimmter Wert, oder wenn das logische Level des AUS-Signals für eine vorbestimmte Zeit unverändert bleibt, nachdem der Ausgangstransistor eingeschaltet ist. (Eine dreizehnte Konfiguration.)
  • In dem Schaltnetzteil der oben beschriebenen zwölften oder dreizehnten Konfiguration kann die Steigungsspannungs-Generierungsschaltung konfiguriert sein, den Gradienten der Steigungsspannung einzustellen, wenn der AUS-Zeitraum des EIN-Signals übersprungen wird. (Eine vierzehnte Konfiguration.)
  • Das Schaltnetzteil einer der oben beschriebenen zwölften bis vierzehnten Konfigurationen kann ferner enthalten: eine Bootstrap-Schaltung, welche konfiguriert ist, eine erhöhte Spannung mittels Addition der Schaltspannung und die Anschluss-zu-Anschluss-Spannung über einen Boot-Kondensator zu generieren, um die erhöhte Spannung der Treiberschaltung zuzuführen. (Eine fünfzehnte Konfiguration.)
  • Das Schaltnetzteil der oben beschriebenen fünfzehnten Konfiguration kann ferner enthalten: eine Entladeschaltung, welche konfiguriert ist, die Schaltspannung in jedem AUS-Zeitraum des EIN-Signals zu entladen. (Eine sechzehnte Konfiguration.)
  • Das Schaltnetzteil der oben beschriebenen fünfzehnten oder sechzehnten Konfiguration kann ferner enthalten: eine Störungserkennungsschaltung, welche konfiguriert ist, einen Abfall in der Anschluss-zu-Anschluss-Spannung zu erkennen, um ein Störungssignal zu generieren. (Eine siebzehnte Konfiguration.)
  • In dem Schaltnetzteil der oben beschriebenen siebzehnten Konfiguration kann die Störungserkennungsschaltung konfiguriert sein, das Störungssignal zu generieren, mittels Erkennen, nachdem das EIN/AUS-Steuersignal auf ein logisches Level schaltet, welches einem EIN-Zustand entspricht, dass das Schalt-Ansteuersignal nicht auf ein logisches Level schaltet, welches dem EIN-Zustand entspricht. (Eine achtzehnte Konfiguration .)
  • Das Schaltnetzteil der oben beschriebenen siebzehnten oder achtzehnten Konfiguration kann ferner enthalten: eine Entladeschaltung, welche konfiguriert ist, die Schaltspannung gemäß dem Störungssignal zu entladen. (Eine neunzehnte Konfiguration.)
  • Das Schaltnetzteil der oben beschriebenen neunzehnten Konfiguration kann ferner enthalten: einen Selektor, welcher konfiguriert ist, eine Referenzspannung für die Bootstrap-Schaltung auf eine höhere Spannung umzuschalten, wenn die Schaltspannung entladen wird. (Eine zwanzigste Konfiguration.)
  • < Andere Modifikationen >
  • Die verschiedenen hier offenbarten technischen Merkmale können auf jede andere Art und Weise als in den oben beschriebenen Ausführungsformen implementiert werden und ermöglichen jede Modifikation im Sinne ihrer technischen Erfindungsgabe. Zum Beispiel können jede zwei oder mehr der verschiedenen Ausführungsformen in jeder realisierbaren Kombination implementiert werden. Das heißt, die oben veranschaulichten Ausführungsformen sollten in jeder Hinsicht als illustrativ und nicht restriktiv betrachtet werden, und der technische Umfang der vorliegenden Erfindung sollte so verstanden werden, dass er nicht durch die Beschreibung der oben beschriebenen Ausführungsformen, sondern durch die beigefügten Ansprüche definiert wird und alle Modifikationen umfasst, welche in einem den Ansprüchen entsprechenden Sinn und Umfang vorgenommen werden.
  • Industrielle Anwendbarkeit
  • Die hier offenbarte Erfindung findet Anwendung in OA (Office Automation-Geräten, sekundärseitigen Netzteilen, Adaptergeräten, Kommunikationsgeräten und dergleichen.
  • Bezugszeichenliste
    • 1
    Schaltnetzteil
    100
    Halbleitervorrichtung (Schaltleistungs-IC)
    101
    Ausgangstransistor (N-Kanal-MOS-Feldeffekttransistor)
    102
    Treiberschaltung
    103
    Logikschaltung
    103a
    Entlade-Steuereinheit
    103b
    Gate-Signal-Treiber
    103c
    ODER-Operator 103c
    103d
    zweite Entlade-Steuereinheit
    103e
    ODER-Operator
    103A
    Reset-Steuereinheit
    103B
    RS-Flip-Flop
    103C
    Entlade-Steuereinheit
    103D
    Gate-Signal-Treiber
    104
    erste Reglerschaltung
    105
    zweite Reglerschaltung
    106
    dritte Reglerschaltung
    107
    Bootstrap-Schaltung
    108
    Referenzspannungs-Generierungsschaltung
    109
    Soft-Start-Spannungs-Generierungsschaltung
    110
    Fehlerverstärkerschaltung
    111
    Oszillator-Schaltung
    112
    Steigungsspannungs-Generierungsschaltung
    113
    Vergleichsschaltung
    114
    Unterspannungs-Schutzschaltung
    115
    Temperatur-Schutzschaltung
    116
    Kurzschluss-Schutzschaltung
    117
    Überspannungs-Schutzschaltung
    118
    Überstrom-Schutzschaltung
    119
    Soft-Start-Oszillator-Schaltung
    120
    Entladeschaltung
    130
    Boot-Störungserkennungsschaltung
    131, 132
    P-Kanal-MOS-Feldeffekttransistor
    133, 134
    N-Kanal-MOS-Feldeffekttransistor
    135, 136
    Widerstand
    137
    Schmitt-Buffer 137
    140
    Boot-Störungserkennungsschaltung
    141
    RS-Flip-Flop
    150
    Selektor
    200
    Leiterplatte
    201-214
    Verdrahtungsmuster
    201a
    GND-Verdrahtungsschleife
    215-218
    Durchgangsöffnung
    C1-C5
    Kondensator
    D1-D3
    Diode
    L1
    Spule
    M1
    Entladungstransistor
    R1-R6
    Widerstand
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 200867454 [0004]

Claims (20)

  1. Schaltnetzteil, umfassend: eine Schalt-Endstufe, welche konfiguriert ist, eine Ausgangsspannung mittels Gleichrichten und Glätten einer Schaltspannung zu generieren, welche impulsangesteuert ist, während ein Ausgangstransistor ein- und ausgeschaltet wird; und eine Entladeschaltung, welche konfiguriert ist, die Ausgangsspannung zu entladen, wenn die Ausgangsspannung für eine vorbestimmte Zeit oberhalb eines Zielwertes bleibt.
  2. Schaltnetzteil gemäß Anspruch 1, wobei die Entladeschaltung einen Entladetransistor enthält, welcher zwischen einem Anwendungs-Anschluss für die Schaltspannung und einem Masse-Anschluss verbunden ist, und der Entladetransistor konfiguriert ist, kontinuierlich EIN gehalten zu werden oder periodisch ein- und ausgeschaltet zu werden, während die Ausgangsspannung entladen wird.
  3. Schaltnetzteil gemäß Anspruch 2, wobei der Entladetransistor konfiguriert ist, ausgeschaltet zu werden, wenn die Ausgangsspannung eine Energie-Kurzschluss-Erkennungsschwellenspannung erreicht.
  4. Schaltnetzteil gemäß einem der Ansprüche 1 bis 3, ferner umfassend: eine Fehlerverstärkerschaltung, welche konfiguriert ist, eine Rückkopplungsspannung zu empfangen, welche der Ausgangsspannung entspricht, um eine Fehlerspannung zu generieren; eine Oszillator-Schaltung, welche konfiguriert ist, ein Ein-Signal bei einer vorbestimmten Schaltfrequenz zu generieren; eine Steigungsspannungs-Generierungsschaltung, welche konfiguriert ist, eine Steigungsspannung in Synchronisation mit dem EIN-Signal zu generieren; eine Vergleichsschaltung, welche konfiguriert ist, die Fehlerspannung mit der Steigungsspannung zu vergleichen, um ein AUS-Signal zu generieren; eine Logikschaltung, welche konfiguriert ist, ein EIN/AUS-Steuersignal gemäß dem EIN-Signal und dem AUS-Signal zu generieren; und eine Treiberschaltung, welche konfiguriert ist, die Schalt-Endstufe gemäß dem EIN/AUS-Steuersignal anzusteuern.
  5. Schaltnetzteil gemäß Anspruch 4, wobei die Logikschaltung konfiguriert ist, die Entladeschaltung so zu steuern, dass die Entladeschaltung die Ausgangsspannung entlädt, wenn das AUS-Signal für die vorbestimmte Zeit auf einem Level bleibt, welches einem AUS-Zustand entspricht.
  6. Schaltnetzteil gemäß Anspruch 5, ferner umfassend: eine Soft-Start-Spannungs-Generierungsschaltung, welche konfiguriert ist, eine Soft-Start-Spannung zu generieren, welche mit einem vorbestimmten Gradienten ansteigt, wobei die Fehlerverstärkerschaltung konfiguriert ist, die Fehlerspannung gemäß einer Differenz von einer niedrigeren von einer vorbestimmten Referenzspannung und der Soft-Start-Spannung im Vergleich zu der Rückkopplungsspannung zu erzeugen, und die Logikschaltung konfiguriert ist, die Entladeschaltung so zu steuern, dass die Entladeschaltung die Ausgangsspannung nicht entlädt, bis die Soft-Start-Spannung die Referenzspannung oder einen Wert nahe dieser erreicht.
  7. Schaltnetzteil gemäß einem der Ansprüche 4 bis 6, ferner umfassend: eine Bootstrap-Schaltung, welche konfiguriert ist, eine erhöhte Spannung zu generieren, mittels Addition der Schaltspannung und einer Anschluss-zu-Anschluss-Spannung über einen Boot-Kondensator, um die erhöhte Spannung der Treiberschaltung zuzuführen.
  8. Schaltnetzteil gemäß Anspruch 7, ferner umfassend: eine Störungserkennungsschaltung, welche konfiguriert ist, einen Abfall in der Anschluss-zu-Anschluss-Spannung zu erkennen, um ein Störungssignal zu generieren, wobei die Logikschaltung konfiguriert ist, die Entladeschaltung so zu steuern, dass die Entladeschaltung einen Entladetransistor, welcher zwischen dem Anwendungs-Anschluss für die Schaltspannung und dem Masse-Anschluss verbunden ist, einschaltet, wenn das Störungssignal für die vorbestimmte Zeit auf einem logischen Level bleibt, welches einem Störungszustand entspricht.
  9. Schaltnetzteil gemäß Anspruch 7 oder 8, wobei die Logikschaltung konfiguriert ist, die Entladeschaltung so zu steuern, dass die Entladeschaltung einen Entladetransistor, welcher zwischen dem Anwendungs-Anschluss für die Schaltspannung und dem Masse-Anschluss verbunden ist, in jedem AUS-Zeitraum des Output-Transistors für einen Moment einschaltet.
  10. Schaltnetzteil gemäß einem der Ansprüche 4 bis 9, ferner umfassend: eine Überstrom-Schutzschaltung, welche konfiguriert ist, einen Überstrom in der Schalt-Endstufe zu erkennen, um ein erzwungenes Anhalten und eine Selbsterholung der Schalt-Endstufe in jedem Schalt-Zeitraum zu wiederholen, wobei die Logikschaltung konfiguriert ist, die Schalt-Endstufe in einen Schluckaufbetrieb umzuschalten, wenn der Überstrom-Schutz mit einer vorbestimmten Frequenz hervorgerufen wird.
  11. Schaltnetzteil, umfassend: eine Schalt-Endstufe, welche konfiguriert ist, eine Ausgangsspannung mittels Gleichrichten und Glätten einer Schaltspannung zu generieren, welche impulsangesteuert ist, während ein Ausgangstransistor ein- und ausgeschaltet wird; eine Oszillator-Schaltung, welche konfiguriert ist, ein EIN-Signal zu generieren, welches zwischen einem EIN-Zeitraum und einem AUS-Zeitraum bei einer vorbestimmten Schaltfrequenz alterniert; und eine Logikschaltung, welche konfiguriert ist, den EIN-Zeitraum des EIN-Signals als einen maximalen EIN-Zeitraum des Ausgangstransistors zu setzen, wobei die Oszillator-Schaltung konfiguriert ist, den AUS-Zeitraum des EIN-Signals zu überspringen, wenn, obwohl der Ausgangstransistor für den maximalen EIN-Zeitraum EIN gehalten wird, die Ausgangsspannung unter einen Zielwert abfällt.
  12. Schaltnetzteil gemäß Anspruch 11, ferner umfassend: eine Fehlerverstärkerschaltung, welche konfiguriert ist, eine Rückkopplungsspannung zu empfangen, welche der Ausgangsspannung entspricht, um eine Fehlerspannung zu generieren; eine Steigungsspannungs-Generierungsschaltung, welche konfiguriert ist, eine Steigungsspannung in Synchronisation mit dem EIN-Signal zu generieren; eine Vergleichsschaltung, welche konfiguriert ist, die Fehlerspannung mit der Steigungsspannung zu vergleichen, um ein AUS-Signal zu generieren; und eine Treiberschaltung, welche konfiguriert ist, ein Schalt-Ansteuersignal gemäß dem EIN/AUS-Steuersignal zu generieren, wobei die Logikschaltung konfiguriert ist, das EIN/AUS-Steuersignal gemäß dem EIN-Signal und dem AUS-Signal zu generieren.
  13. Schaltnetzteil gemäß Anspruch 12, wobei die Oszillator-Schaltung konfiguriert ist, den AUS-Zeitraum des EIN-Signals zu überspringen wenn die Rückkopplungsspannung niedriger ist als ein vorbestimmter Wert, wenn die Fehlerspannung höher ist als ein vorbestimmter Wert, oder wenn ein logisches Level des AUS-Signals für eine vorbestimmte Zeit unverändert bleibt, nachdem der Ausgangstransistor eingeschaltet ist.
  14. Schaltnetzteil gemäß Anspruch 12 oder 13, wobei die Steigungsspannungs-Generierungsschaltung konfiguriert ist, einen Gradienten der Steigungsspannung einzustellen, wenn der AUS-Zeitraum des EIN-Signals übersprungen wird.
  15. Schaltnetzteil gemäß einem der Ansprüche 12 bis 14, ferner umfassend: eine Bootstrap-Schaltung, welche konfiguriert ist, eine erhöhte Spannung mittels Addition der Schaltspannung und einer Anschluss-zu-Anschluss-Spannung über einen Boot-Kondensator zu generieren, um die erhöhte Spannung der Treiberschaltung zuzuführen.
  16. Schaltnetzteil gemäß Anspruch 15, ferner umfassend: eine Entladeschaltung, welche konfiguriert ist, die Schaltspannung in jedem AUS-Zeitraum des EIN-Signals zu entladen.
  17. Schaltnetzteil gemäß Anspruch 15 oder 16, ferner umfassend: eine Störungserkennungsschaltung, welche konfiguriert ist, einen Abfall in der Anschluss-zu-Anschluss-Spannung zu erkennen, um ein Störungssignal zu generieren.
  18. Schaltnetzteil gemäß Anspruch 17, wobei die Störungserkennungsschaltung konfiguriert ist, das Störungssignal zu generieren, mittels Erkennen, nachdem das EIN/AUS-Steuersignal auf ein logisches Level schaltet, welches einem EIN-Zustand entspricht, dass das Schalt-Ansteuersignal nicht auf ein logisches Level schaltet, welches dem EIN-Zustand entspricht.
  19. Schaltnetzteil gemäß Anspruch 17 oder 18, ferner umfassend: eine Entladeschaltung, welche konfiguriert ist, die Schaltspannung gemäß dem Störungssignal zu entladen.
  20. Schaltnetzteil gemäß Anspruch 19, ferner umfassend: einen Selektor, welcher konfiguriert ist, eine Referenzspannung für die Bootstrap-Schaltung auf eine höhere Spannung umzuschalten, wenn die Schaltspannung entladen wird.
DE112019005536.4T 2018-11-05 2019-10-28 Schaltnetzteil Pending DE112019005536T5 (de)

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