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DE112018002191T5 - Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung Download PDF

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DE112018002191T5
DE112018002191T5 DE112018002191.2T DE112018002191T DE112018002191T5 DE 112018002191 T5 DE112018002191 T5 DE 112018002191T5 DE 112018002191 T DE112018002191 T DE 112018002191T DE 112018002191 T5 DE112018002191 T5 DE 112018002191T5
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DE
Germany
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insulator
oxide
conductor
transistor
isolator
Prior art date
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Withdrawn
Application number
DE112018002191.2T
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English (en)
Inventor
Shunpei Yamazaki
Daisuke Matsubayashi
Kiyoshi Kato
Katsuaki TOCHIBAYASHI
Shuhei Nagatsuka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
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Abstract

Eine Halbleitervorrichtung, die in hohem Maße integriert werden kann, wird bereitgestellt. Die Halbleitervorrichtung beinhaltet einen ersten Transistor, einen zweiten Transistor, einen ersten Kondensator und einen zweiten Kondensator. Der erste Transistor beinhaltet ein Oxid über einem ersten Isolator, einen zweiten Isolator über dem Oxid, einen ersten Leiter über dem zweiten Isolator, einen dritten Isolator über dem ersten Leiter, einen vierten Isolator in Kontakt mit dem zweiten Isolator, dem ersten Leiter und dem dritten Isolator und einen fünften Isolator in Kontakt mit dem vierten Isolator. Der zweite Transistor beinhaltet ein Oxid über dem ersten Isolator, einen sechsten Isolator über dem Oxid, einen zweiten Leiter über dem sechsten Isolator, einen siebten Isolator über dem zweiten Leiter, einen achten Isolator in Kontakt mit dem sechsten Isolator, dem zweiten Leiter und dem siebten Isolator und einen neunten Isolator in Kontakt mit dem achten Isolator. Der erste Kondensator beinhaltet ein Oxid, einen zehnten Isolator über dem Oxid und einen dritten Leiter über dem zehnten Isolator. Der zweite Kondensator beinhaltet ein Oxid, einen elften Isolator über dem Oxid und einen vierten Leiter über dem elften Isolator.

Description

  • Technisches Gebiet
  • Eine Ausführungsform der vorliegenden Erfindung betrifft eine Halbleitervorrichtung und ein Ansteuerverfahren dafür. Eine weitere Ausführungsform der vorliegenden Erfindung betrifft einen Halbleiterwafer, ein Modul und ein elektronisches Gerät.
  • In dieser Beschreibung und dergleichen bezeichnet eine Halbleitervorrichtung im Allgemeinen eine Vorrichtung, die unter Nutzung von Halbleitereigenschaften arbeiten kann. Ein Halbleiterelement, wie z. B. ein Transistor, eine Halbleiterschaltung, eine arithmetische Vorrichtung und eine Speichervorrichtung, sind jeweils eine Ausführungsform einer Halbleitervorrichtung. Es können eine Anzeigevorrichtung (z. B. eine Flüssigkristallanzeigevorrichtung und eine lichtemittierende Anzeigevorrichtung), eine Projektionsvorrichtung, eine Beleuchtungsvorrichtung, eine elektrooptische Vorrichtung, eine Energiespeichervorrichtung, eine Speichervorrichtung, eine Halbleiterschaltung, eine Abbildungsvorrichtung, ein elektronisches Gerät und dergleichen eine Halbleitervorrichtung beinhalten.
  • Es sei angemerkt, dass eine Ausführungsform der vorliegenden Erfindung nicht auf das vorstehende technische Gebiet beschränkt ist. Eine Ausführungsform der Erfindung, die in dieser Beschreibung und dergleichen offenbart ist, betrifft einen Gegenstand, ein Verfahren oder ein Herstellungsverfahren. Eine Ausführungsform der vorliegenden Erfindung betrifft ferner einen Prozess, eine Maschine, ein Erzeugnis oder eine Zusammensetzung.
  • Stand der Technik
  • Eine Technik, bei der ein Transistor unter Verwendung eines Halbleiterdünnfilms ausgebildet wird, hat Aufmerksamkeit erregt. Der Transistor wird für vielfältige elektronische Geräte verwendet, wie beispielsweise eine integrierte Schaltung (integrated circuit, IC) und eine Bildanzeigevorrichtung (auch einfach als Anzeigevorrichtung bezeichnet). Ein Halbleitermaterial auf Silizium-Basis ist als Material für einen Halbleiterdünnfilm, der bei dem Transistor eingesetzt werden kann, weithin bekannt. Als weiteres Material hat ein Oxidhalbleiter Aufmerksamkeit erregt.
  • Beispielsweise sind Techniken offenbart worden, mit denen eine Anzeigevorrichtung unter Verwendung eines Transistors hergestellt wird, dessen Aktivschicht aus Zinkoxid oder einem Oxid auf In-Ga-Zn-Basis als Oxidhalbleiter ausgebildet ist (siehe Patentdokumente 1 und 2).
  • In den letzten Jahren ist eine Technik offenbart worden, mit der eine integrierte Schaltung einer Speichervorrichtung unter Verwendung eines Transistors, der einen Oxidhalbleiter enthält, hergestellt wird (siehe Patentdokument 3). Außerdem werden nicht nur Speichervorrichtungen, sondern auch arithmetische Vorrichtungen und dergleichen unter Verwendung von Transistoren, die Oxidhalbleiter enthalten, hergestellt.
  • [Referenz]
  • [Patentdokument]
    • [Patentdokument 1] Japanische Patentoffenlegungsschrift Nr. 2007-123861
    • [Patentdokument 2] Japanische Patentoffenlegungsschrift Nr. 2007-96055
    • [Patentdokument 3] Japanische Patentoffenlegungsschrift Nr. 2011-119674
  • Offenbarung der Erfindung
  • Die Integration von integrierten Schaltungen und die Miniaturisierung von Transistoren sind mit Erhöhung der Leistungsfähigkeit und Verringerung der Größe und des Gewichts von elektronischen Geräten vorangeschritten worden. Daher ist die Prozessregel zum Herstellen eines Transistors Jahr für Jahr wie folgt verringert worden: 45 nm, 32 nm und 22 nm. Dementsprechend fordert man, dass Transistoren mit sehr kleinen Strukturen, die Oxidhalbleiter enthalten, wie entworfen, gute elektrische Eigenschaften aufweisen.
  • Eine Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung bereitzustellen, die miniaturisiert oder in hohem Maße integriert werden kann. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung mit vorteilhaften elektrischen Eigenschaften bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung mit einem geringen Sperrstrom bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ist, einen Halbleitertransistor mit einem hohen Durchlassstrom bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine sehr zuverlässige Halbleitervorrichtung bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung mit geringem Stromverbrauch bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung, die mit hoher Produktivität hergestellt werden kann, bereitzustellen.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung bereitzustellen, die dazu geeignet ist, Daten für eine lange Zeit zu halten. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung bereitzustellen, die dazu geeignet ist, Daten mit hoher Geschwindigkeit zu schreiben. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung mit hoher Designflexibilität bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine Halbleitervorrichtung mit geringem Stromverbrauch bereitzustellen. Eine weitere Ausführungsform der vorliegenden Erfindung ist, eine neuartige Halbleitervorrichtung bereitzustellen.
  • Es sei angemerkt, dass die Beschreibungen dieser Aufgaben dem Vorhandensein weiterer Aufgaben nicht im Wege stehen. Bei einer Ausführungsform der vorliegenden Erfindung ist es unnötig, sämtliche Aufgaben zu erfüllen. Weitere Aufgaben werden aus der Erläuterung der Beschreibung, der Zeichnungen, der Patentansprüche und dergleichen ersichtlich und können davon abgeleitet werden.
  • Eine Ausführungsform der vorliegenden Erfindung ist ein Transistor, der einen Oxidhalbleiter enthält. Ein Isolator befindet sich über einer Gate-Elektrode und ist in Kontakt mit einer Seitenfläche der Gate-Elektrode und einer Seitenfläche eines Gate-Isolierfilms. Es sei angemerkt, dass der Isolator vorzugsweise durch ein ALD-Verfahren ausgebildet wird. Wenn der Isolator durch ein ALD-Verfahren ausgebildet wird, kann ein Isolator mit geringen Defekten und ausgezeichneter Abdeckung für eine Form mit Unebenheit erhalten werden. Indem ein solcher Isolator in Kontakt mit der Seitenfläche des Gate-Isolierfilms bereitgestellt wird, kann verhindert werden, dass Sauerstoff nach außen diffundiert, der in dem Gate-Isolierfilm enthalten ist, und dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in den Gate-Isolierfilm eindringen. Des Weiteren kann, da der Isolator derart bereitgestellt ist, um die Oberseite und die Seitenfläche der Gate-Elektrode zu bedecken, die Oxidation der Gate-Elektrode verhindert werden.
  • Bei einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Isolierfilm zwischen Gate-Elektroden von zwei Transistoren bereitgestellt, ein Kontaktloch wird in Kontakt mit dem Isolierfilm ausgebildet und in dem Kontaktloch wird eine Elektrode bereitgestellt, die mit einem Source-Bereich oder einem Drain-Bereich verbunden ist, der von den zwei Transistoren gemeinsam benutzt wird; daher können die zwei Transistoren derart bereitgestellt werden, dass sie aneinander nahe liegen. Des Weiteren können, indem Kondensatoren auf der gleichen Schicht wie die Transistoren bereitgestellt werden, die Transistoren und die Kondensatoren mit hoher Dichte angeordnet werden und die Größe einer Halbleitervorrichtung kann verringert werden. Des Weiteren verwendet die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung ein Oxid für eine Halbleiterschicht, und nachdem das Oxid zu einer Inselform verarbeitet worden ist, werden zwei Gate-Elektroden paarweise über dem inselförmigen Oxid bereitgestellt. Indem die zwei Gate-Elektroden paarweise über dem inselförmigen Oxid bereitgestellt werden, können die Transistoren und die Kondensatoren mit hoher Dichte angeordnet werden und die Größe der Halbleitervorrichtung kann verringert werden.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung, die ein Oxid in einem Kanalbildungsbereich enthält. Die Halbleitervorrichtung beinhaltet einen ersten Transistor, einen zweiten Transistor, einen ersten Kondensator, einen zweiten Kondensator und eine Leitung. Der erste Transistor beinhaltet das Oxid über einem ersten Isolator, einen zweiten Isolator über dem Oxid, einen ersten Leiter über dem zweiten Isolator, einen dritten Isolator über dem ersten Leiter, einen vierten Isolator in Kontakt mit dem zweiten Isolator, dem ersten Leiter und dem dritten Isolator und einen fünften Isolator in Kontakt mit dem vierten Isolator. Der zweite Transistor beinhaltet das Oxid über dem ersten Isolator, einen sechsten Isolator über dem Oxid, einen zweiten Leiter über dem sechsten Isolator, einen siebten Isolator über dem zweiten Leiter, einen achten Isolator in Kontakt mit dem sechsten Isolator, dem zweiten Leiter und dem siebten Isolator und einen neunten Isolator in Kontakt mit dem achten Isolator. Der erste Kondensator beinhaltet das Oxid, einen zehnten Isolator in Kontakt mit einer Seitenfläche des Oxids in einer Kanallängsrichtung und einem Teil einer Oberseite des Oxids und einen dritten Leiter in Kontakt mit dem zehnten Isolator. Der zweite Kondensator beinhaltet das Oxid, einen elften Isolator in Kontakt mit der anderen Seitenfläche des Oxids in der Kanallängsrichtung und einem Teil der Oberseite des Oxids und einen vierten Leiter in Kontakt mit dem elften Isolator. Das Oxid umfasst erste Bereiche, die sich jeweils mit dem zweiten Isolator oder dem sechsten Isolator überlappen, zweite Bereiche, die sich jeweils mit dem vierten Isolator oder dem achten Isolator überlappen, und einen dritten Bereich in Kontakt mit den zweiten Bereichen. Die Leitung ist in Kontakt mit dem fünften Isolator und dem neunten Isolator und ist elektrisch mit dem dritten Bereich verbunden.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung, die ein Oxid in einem Kanalbildungsbereich beinhaltet. Die Halbleitervorrichtung beinhaltet einen ersten Transistor, einen zweiten Transistor, einen ersten Kondensator, einen zweiten Kondensator und eine Leitung. Der erste Transistor beinhaltet einen ersten Leiter, einen ersten Isolator über dem ersten Leiter, ein erstes Oxid über dem ersten Isolator, ein zweites Oxid über dem ersten Oxid, einen zweiten Isolator über dem zweiten Oxid, einen zweiten Leiter über dem zweiten Isolator, einen dritten Isolator über dem zweiten Leiter, einen vierten Isolator in Kontakt mit dem zweiten Isolator, dem zweiten Leiter und dem dritten Isolator und einen fünften Isolator in Kontakt mit dem vierten Isolator. Eine erste Öffnung, die sich mit einem Teil des ersten Leiters überlappt, wird in dem ersten Oxid und dem ersten Isolator bereitgestellt. Das zweite Oxid ist elektrisch mit dem ersten Leiter über die erste Öffnung verbunden. Der zweite Transistor beinhaltet einen dritten Leiter, den ersten Isolator über dem dritten Leiter, das erste Oxid über dem ersten Isolator, das zweite Oxid über dem ersten Oxid, einen sechsten Isolator über dem zweiten Oxid, einen vierten Leiter über dem sechsten Isolator, einen siebten Isolator über dem vierten Leiter, einen achten Isolator in Kontakt mit dem sechsten Isolator, dem vierten Leiter und dem siebten Isolator und einen neunten Isolator in Kontakt mit dem achten Isolator. Eine zweite Öffnung, die sich mit einem Teil des dritten Leiters überlappt, wird in dem ersten Oxid und dem ersten Isolator bereitgestellt. Das zweite Oxid ist elektrisch mit dem dritten Leiter über die zweite Öffnung verbunden. Der erste Kondensator beinhaltet das zweite Oxid, einen zehnten Isolator in Kontakt mit einer Seitenfläche des zweiten Oxids in einer Kanallängsrichtung und einem Teil einer Oberseite des zweiten Oxids und einen fünften Leiter in Kontakt mit dem zehnten Isolator. Der zweite Kondensator beinhaltet das zweite Oxid, einen elften Isolator in Kontakt mit einer Seitenfläche des zweiten Oxids in der Kanallängsrichtung und einem Teil der Oberseite des zweiten Oxids und einen sechsten Leiter in Kontakt mit dem elften Isolator. Das zweite Oxid umfasst erste Bereiche, die sich jeweils mit dem zweiten Isolator oder dem sechsten Isolator überlappen, zweite Bereiche, die sich jeweils mit dem vierten Isolator oder dem achten Isolator überlappen, und einen dritten Bereich in Kontakt mit den zweiten Bereichen. Die Leitung ist in Kontakt mit dem fünften Isolator und dem neunten Isolator und ist elektrisch mit dem dritten Bereich verbunden.
  • Bei der vorstehenden Halbleitervorrichtung enthalten das Oxid und das zweite Oxid jeweils In, ein Element M (M ist AI, Ga, Y oder Sn) und Zn.
  • Bei der vorstehenden Halbleitervorrichtung weist der dritte Bereich eine höhere Ladungsträgerdichte auf als die zweiten Bereiche, und die zweiten Bereiche weisen eine höhere Ladungsträgerdichte auf als die ersten Bereiche.
  • Bei der vorstehenden Halbleitervorrichtung enthalten der vierte Isolator und der achte Isolator jeweils ein Metalloxid.
  • Bei der vorstehenden Halbleitervorrichtung enthalten der fünfte Isolator und der neunte Isolator jeweils eines oder mehrere Elemente aus Aluminiumoxid, Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid und Siliziumnitrid.
  • Bei der vorstehenden Halbleitervorrichtung weisen der fünfte Isolator und der neunte Isolator jeweils eine Struktur auf, bei der Siliziumoxynitrid und Siliziumnitrid in dieser Reihenfolge übereinander angeordnet sind.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist eine Speichervorrichtung, bei der die vorstehende Halbleitervorrichtung elektrisch mit einem Halbleiterelement verbunden ist, das in einem Kanalbildungsbereich Silizium enthält.
  • Bei der vorstehenden Speichervorrichtung wird die vorstehende Halbleitervorrichtung über dem Halbleiterelement ausgebildet.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Herstellungsverfahren einer Halbleitervorrichtung, umfassend die folgenden Schritte: Ausbilden eines ersten Isolators über einem Substrat, Ausbilden einer Oxidschicht über dem ersten Isolator, Ausbilden eines ersten Isolierfilms, eines ersten leitfähigen Films und eines zweiten Isolierfilms in dieser Reihenfolge über der Oxidschicht, Verarbeiten des ersten Isolierfilms, des ersten leitfähigen Films und des zweiten Isolierfilms, um einen zweiten Isolator, einen dritten Isolator, einen ersten Leiter, einen zweiten Leiter, einen vierten Isolator und einen fünften Isolator auszubilden, Ausbilden eines dritten Isolierfilms und eines vierten Isolierfilms in dieser Reihenfolge über dem ersten Isolator, der Oxidschicht, dem zweiten Isolator, dem dritten Isolator, dem ersten Leiter, dem zweiten Leiter, dem vierten Isolator und dem fünften Isolator, Verarbeiten des dritten Isolierfilms und des vierten Isolierfilms, um einen sechsten Isolator, einen siebten Isolator, einen achten Isolator in Kontakt mit dem sechsten Isolator und einen neunten Isolator in Kontakt mit dem siebten Isolator auszubilden, Ausbilden eines fünften Isolierfilms über dem ersten Isolator, der Oxidschicht, dem achten Isolator und dem neunten Isolator, Verarbeiten des fünften Isolierfilms, um einen zehnten Isolator in Kontakt mit einer Seitenfläche des achten Isolators und einen elften Isolator in Kontakt mit einer Seitenfläche des neunten Isolators auszubilden, Ausbilden eines sechsten Isolierfilms über dem ersten Isolator, der Oxidschicht, dem vierten Isolator, dem fünften Isolator, dem zehnten Isolator und dem elften Isolator, Ausbilden eines zweiten leitfähigen Films über dem sechsten Isolierfilm, Verarbeiten des sechsten Isolierfilms und des zweiten leitfähigen Films, um einen zwölften Isolator in Kontakt mit mindestens einer Seitenfläche der Oxidschicht in einer Kanallängsrichtung und einer Oberseite der Oxidschicht, einen dreizehnten Isolator in Kontakt mit mindestens der anderen Seitenfläche der Oxidschicht in der Kanallängsrichtung und der Oberseite der Oxidschicht, einen dritten Leiter und einen vierten Leiter über dem zwölften Isolator und dem dreizehnten Isolator auszubilden, Ausbilden eines vierzehnten Isolators über dem dritten Leiter, dem vierten Leiter, dem zehnten Isolator und dem elften Isolator, Ausbilden einer Öffnung in dem vierzehnten Isolator und Ausbilden eines fünften Leiters in der Öffnung.
  • In dem vorstehenden Herstellungsverfahren einer Halbleitervorrichtung wird die Öffnung derart ausgebildet, dass ein Teil des zehnten Isolators, ein Teil des elften Isolators, die Oberseite der Oxidschicht und mindestens ein Teil der Seitenfläche der Oxidschicht freigelegt werden.
  • In dem vorstehenden Herstellungsverfahren einer Halbleitervorrichtung werden der dritte Isolierfilm und der vierte Isolierfilm durch ein anisotropes Ätzen verarbeitet, bei dem ein Trockenätzverfahren genutzt wird.
  • In dem vorstehenden Herstellungsverfahren einer Halbleitervorrichtung wird der fünfte Isolierfilm durch ein anisotropes Ätzen verarbeitet, bei dem ein Trockenätzverfahren genutzt wird.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist ein Herstellungsverfahren einer Halbleitervorrichtung, umfassend die folgenden Schritte: Ausbilden eines ersten Isolierfilms über einem ersten Leiter und einem zweiten Leiter, Ausbilden eines ersten Oxidfilms über dem ersten Isolierfilm, Ausbilden einer Öffnung, die sich mit mindestens einem Teil des ersten Leiters überlappt, in dem ersten Oxidfilm und dem ersten Isolierfilm, Ausbilden eines zweiten Oxidfilms über dem ersten Oxidfilm und dem ersten Leiter, Verarbeiten des ersten Isolierfilms, des ersten Oxidfilms und des zweiten Oxidfilms, um einen ersten Isolator, ein erstes Oxid und ein zweites Oxid auszubilden, Ausbilden eines zweiten Isolierfilms, eines ersten leitfähigen Films und eines dritten Isolierfilms in dieser Reihenfolge über dem zweiten Oxid, Verarbeiten des zweiten Isolierfilms, des ersten leitfähigen Films und des dritten Isolierfilms, um einen zweiten Isolator, einen dritten Isolator, einen dritten Leiter, einen vierten Leiter, einen vierten Isolator und einen fünften Isolator auszubilden, Ausbilden eines vierten Isolierfilms und eines fünften Isolierfilms in dieser Reihenfolge über dem ersten Isolator, dem zweiten Oxid, dem zweiten Isolator, dem dritten Isolator, dem dritten Leiter, dem vierten Leiter, dem vierten Isolator und dem fünften Isolator, Verarbeiten des vierten Isolierfilms und des fünften Isolierfilms, um einen sechsten Isolator, einen siebten Isolator, einen achten Isolator in Kontakt mit dem sechsten Isolator und einen neunten Isolator in Kontakt mit dem siebten Isolator auszubilden, Ausbilden eines sechsten Isolierfilms über dem ersten Isolator, dem zweiten Oxid, dem achten Isolator und dem neunten Isolator, Verarbeiten des sechsten Isolierfilms, um einen zehnten Isolator in Kontakt mit einer Seitenfläche des achten Isolators und einen elften Isolator in Kontakt mit einer Seitenfläche des neunten Isolators auszubilden, Ausbilden eines siebten Isolierfilms über dem ersten Isolator, dem zweiten Oxid, dem vierten Isolator, dem fünften Isolator, dem zehnten Isolator und dem elften Isolator, Ausbilden eines zweiten leitfähigen Films über dem siebten Isolierfilm, Verarbeiten des siebten Isolierfilms und des zweiten leitfähigen Films, um einen zwölften Isolator in Kontakt mit mindestens einer Seitenfläche des zweiten Oxids in einer Kanallängsrichtung und einer Oberseite des zweiten Oxids, einen dreizehnten Isolator in Kontakt mit mindestens der anderen Seitenfläche des zweiten Oxids in der Kanallängsrichtung und der Oberseite des zweiten Oxids und einen fünften Leiter über dem zwölften Isolator und einen sechsten Leiter über dem dreizehnten Isolator auszubilden, Ausbilden eines vierzehnten Isolators über dem fünften Leiter, dem sechsten Leiter, dem zehnten Isolator und dem elften Isolator, Ausbilden einer Öffnung in dem vierzehnten Isolator und Ausbilden eines siebten Leiters in der Öffnung.
  • In dem vorstehenden Herstellungsverfahren einer Halbleitervorrichtung wird die Öffnung in dem vierzehnten Isolator derart ausgebildet, dass ein Teil des zehnten Isolators, ein Teil des elften Isolators, die Oberseite des zweiten Oxids und mindestens ein Teil der Seitenfläche des zweiten Oxids freigelegt werden.
  • In dem vorstehenden Herstellungsverfahren einer Halbleitervorrichtung werden der vierte Isolierfilm und der fünfte Isolierfilm durch ein anisotropes Ätzen verarbeitet, bei dem ein Trockenätzverfahren genutzt wird.
  • In dem vorstehenden Herstellungsverfahren einer Halbleitervorrichtung wird der sechste Isolierfilm durch ein anisotropes Ätzen verarbeitet, bei dem ein Trockenätzverfahren genutzt wird.
  • Einer Ausführungsform der vorliegenden Erfindung entsprechend kann eine Halbleitervorrichtung bereitgestellt werden, die miniaturisiert oder hoch integriert werden kann. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ eine Halbleitervorrichtung mit vorteilhaften elektrischen Eigenschaften bereitgestellt werden. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ eine Halbleitervorrichtung mit niedrigem Sperrstrom bereitgestellt werden. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ ein Transistor mit hohem Durchlassstrom bereitgestellt werden. Eine Ausführungsform der vorliegenden Erfindung kann eine sehr zuverlässige Halbleitervorrichtung bereitstellen. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann eine Halbleitervorrichtung mit geringem Stromverbrauch bereitgestellt werden. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ eine Halbleitervorrichtung bereitgestellt werden, die mit hoher Produktivität hergestellt werden kann.
  • Eine Halbleitervorrichtung kann bereitgestellt werden, die dazu geeignet ist, Daten für eine lange Zeit zu halten. Eine Halbleitervorrichtung kann bereitgestellt werden, die dazu geeignet ist, Daten mit hoher Geschwindigkeit zu schreiben. Eine Halbleitervorrichtung mit hoher Designflexibilität kann bereitgestellt werden. Eine Halbleitervorrichtung, bei der der Stromverbrauch verringert werden kann, kann bereitgestellt werden. Eine neuartige Halbleitervorrichtung kann alternativ bereitgestellt werden.
  • Es sei angemerkt, dass die Beschreibung dieser Wirkungen dem Vorhandensein weiterer Wirkungen nicht im Wege steht. Eine Ausführungsform der vorliegenden Erfindung muss nicht alle oben angegebenen Wirkungen aufweisen. Weitere Wirkungen werden aus der Erläuterung der Beschreibung, der Zeichnungen, der Patentansprüche und dergleichen ersichtlich und können davon abgeleitet werden.
  • Figurenliste
    • 1A bis 1C sind eine Draufsicht und Querschnitte einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 2A bis 2C sind eine Draufsicht und Querschnitte einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 3A bis 3C sind eine Draufsicht und Querschnitte einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 4A bis 4C sind jeweils ein Querschnitt einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 5A und 5B sind Querschnitte einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 6 ist ein Querschnitt einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 7A bis 7C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 8A bis 8C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 9A bis 9C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 10A bis 10C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 11A bis 11C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 12A bis 12C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 13A bis 13C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 14A bis 14C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 15A bis 15C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 16A bis 16C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 17A bis 17C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 18A bis 18C sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 19 zeigt eine Energiebandstruktur eines Oxidhalbleiters.
    • 20 ist ein Querschnitt, der eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 21 ist ein Schaltplan einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 22 ist eine Draufsicht, die ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 23 ist eine Draufsicht, die ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 24 ist ein Querschnitt, der eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 25A und 25B sind Querschnitte, die eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 26A bis 26C sind ein Schaltplan und Querschnitte, die eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 27 ist ein Blockschema, das ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 28A und 28B sind ein Blockschema und ein Schaltplan, die ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 29A bis 29D sind eine Draufsicht und Querschnitte einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 30A bis 30D sind eine Draufsicht und Querschnitte einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 31A bis 31D sind eine Draufsicht und Querschnitte einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 32A bis 32C sind jeweils ein Querschnitt einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 33 ist ein Querschnitt einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 34A bis 34D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 35A bis 35D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 36A bis 36D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 37A bis 37D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 38A bis 38D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 39A bis 39D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 40A bis 40D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 41A bis 41D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 42A bis 42D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 43A bis 43D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 44A bis 44D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 45A bis 45D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 46A bis 46D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 47A bis 47D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 48A bis 48D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 49A bis 49D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 50A bis 50D sind eine Draufsicht und Querschnitte, die ein Herstellungsverfahren einer Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 51 ist ein Querschnitt, der eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 52 ist ein Querschnitt, der eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 53A und 53B sind Querschnitte, die eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 54 ist ein Querschnitt, der eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 55 ist ein Blockschema, das ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 56A und 56B sind jeweils Schaltpläne, die ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 57 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 58 ist ein Querschnitt, der eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 59 ist ein Zeitdiagramm einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 60 ist ein Schaltplan, der ein Konfigurationsbeispiel einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 61 ist ein Querschnitt, der eine Struktur einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 62 ist ein Zeitdiagramm einer Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung.
    • 63 ist ein Blockschema, das ein Strukturbeispiel eines KI-Systems einer Ausführungsform der vorliegenden Erfindung darstellt.
    • 64A und 64B sind jeweils Blockschemata, die ein Anwendungsbeispiel eines KI-Systems einer Ausführungsform der vorliegenden Erfindung darstellen.
    • 65 ist eine schematische perspektivische Ansicht, die ein Strukturbeispiel einer IC darstellt, die ein KI-System einer Ausführungsform der vorliegenden Erfindung beinhaltet.
    • 66A bis 66F stellen elektronische Geräte einer Ausführungsform der vorliegenden Erfindung dar.
    • 67A bis 67E stellen Speichervorrichtungen einer Ausführungsform der vorliegenden Erfindung dar.
  • Beste Art zur Ausführung der Erfindung
  • Nachfolgend werden Ausführungsformen unter Bezugnahme auf die Zeichnungen beschrieben. Es sei angemerkt, dass die Ausführungsformen in verschiedenen Modi ausgeführt werden können, und es erschließt sich einem Fachmann ohne Weiteres, dass Modi und Details auf verschiedene Weise geändert werden können, ohne dabei vom Gedanken und Schutzbereich der vorliegenden Erfindung abzuweichen. Deshalb sollte die vorliegende Erfindung nicht als auf die nachfolgende Beschreibung der Ausführungsformen beschränkt angesehen werden.
  • In den Zeichnungen ist die Größe, die Dicke einer Schicht oder der Bereich in einigen Fällen der Klarheit halber übertrieben dargestellt. Deshalb ist die Größe, die Dicke einer Schicht oder der Bereich nicht auf das dargestellte Größenverhältnis beschränkt. Es sei angemerkt, dass die Zeichnungen schematische Ansichten sind, die ideale Beispiele zeigen, und dass Ausführungsformen der vorliegenden Erfindung nicht auf die Formen oder Werte, welche in den Zeichnungen gezeigt sind, beschränkt sind. Beispielsweise könnte im tatsächlichen Herstellungsprozess die Größe einer Schicht, einer Fotolackmaske oder dergleichen ungewollt durch eine Behandlung, wie z. B. Ätzen, verringert werden, was in einigen Fällen zum leichteren Verständnis nicht dargestellt wird. In den Zeichnungen sind gleiche Abschnitte oder Abschnitte mit ähnlichen Funktionen in einigen Fällen durch die gleichen Bezugszeichen in unterschiedlichen Zeichnungen gekennzeichnet, und ihre Beschreibung wird nicht wiederholt. Des Weiteren wird das gleiche Schraffurmuster für Abschnitte mit ähnlichen Funktionen verwendet, und in einigen Fällen sind die Abschnitte nicht eigens mit Bezugszeichen versehen.
  • Insbesondere könnten in einer Draufsicht (auch als „Planansicht“ bezeichnet), einer perspektivischen Ansicht oder dergleichen einige Komponenten zum einfachen Verständnis der Erfindung nicht dargestellt werden. Außerdem könnten einige verdeckte Linien und dergleichen nicht gezeigt werden.
  • Es sei angemerkt, dass die Ordnungszahlen, wie z. B. „erstes“, „zweites“ und dergleichen in dieser Beschreibung und dergleichen der Einfachheit halber verwendet werden, und sie kennzeichnen weder die Reihenfolge von Schritten noch die Anordnungsreihenfolge von Schichten. Daher kann beispielsweise eine angemessene Beschreibung erfolgen, auch wenn „erstes“ durch „zweites“ oder „drittes“ ersetzt wird. Außerdem sind die Ordnungszahlen in dieser Beschreibung und dergleichen nicht notwendigerweise gleich denjenigen, die eine Ausführungsform der vorliegenden Erfindung spezifizieren.
  • In dieser Beschreibung werden Begriffe zum Beschreiben der Anordnung, wie z. B. „über“, „oberhalb“, „unter“ und „unterhalb“, der Einfachheit halber beim Beschreiben einer Positionsbeziehung zwischen Komponenten anhand von Zeichnungen verwendet. Die Positionsbeziehung zwischen Komponenten wird ferner je nach Bedarf entsprechend einer Richtung geändert, in der jede Komponente beschrieben wird. Deshalb gibt es keine Beschränkung hinsichtlich der Begriffe, die in dieser Beschreibung verwendet werden, und eine Beschreibung kann je nach Situation angemessen erfolgen.
  • In dieser Beschreibung und dergleichen ist ein Transistor ein Element, das mindestens drei Anschlüsse aufweist, nämlich ein Gate, einen Drain und eine Source. Der Transistor umfasst einen Kanalbildungsbereich zwischen dem Drain (einem Drain-Anschluss, einem Drain-Bereich oder einer Drain-Elektrode) und der Source (einem Source-Anschluss, einem Source-Bereich oder einer Source-Elektrode), und ein Strom kann durch den Kanalbildungsbereich zwischen der Source und dem Drain fließen. Es sei angemerkt, dass sich in dieser Beschreibung und dergleichen ein Kanalbildungsbereich auf einen Bereich bezieht, durch den hauptsächlich ein Strom fließt.
  • Des Weiteren könnten dann, wenn beispielsweise ein Transistor der entgegengesetzten Polarität zum Einsatz kommt oder eine Richtung des Stromflusses im Schaltungsbetrieb geändert wird, Funktionen einer Source und eines Drains untereinander ausgetauscht werden. Deshalb können die Begriffe „Source“ und „Drain“ in dieser Beschreibung und dergleichen in einigen Fällen untereinander ausgetauscht werden.
  • Es sei angemerkt, dass sich die Kanallänge beispielsweise auf den Abstand zwischen einer Source (einem Source-Bereich oder einer Source-Elektrode) und einem Drain (einem Drain-Bereich oder einer Drain-Elektrode) in einem Bereich, in dem in einer Draufsicht auf den Transistor ein Halbleiter (oder ein Abschnitt, in dem ein Strom in einem Halbleiter fließt, wenn der Transistor eingeschaltet ist) und eine Gate-Elektrode einander überlappen, oder in einem Bereich bezieht, in dem ein Kanal gebildet wird. Bei einem Transistor sind Kanallängen nicht notwendigerweise in allen Bereichen gleich. Mit anderen Worten: Die Kanallänge eines Transistors ist in einigen Fällen nicht auf einen einzigen Wert festgelegt. Deshalb handelt es sich bei der Kanallänge in dieser Beschreibung um einen beliebigen Wert, nämlich den Maximalwert, den Minimalwert oder den Durchschnittswert in einem Bereich, in dem ein Kanal gebildet wird.
  • Die Kanalbreite bezieht sich beispielsweise in einer Draufsicht auf den Transistor auf eine Länge eines Kanalbildungsbereichs, die senkrecht zu einer Kanallängsrichtung in einem Bereich, in dem ein Halbleiter (oder ein Abschnitt, in dem ein Strom in einem Halbleiter fließt, wenn ein Transistor eingeschaltet ist) und eine Gate-Elektrode einander überlappen, oder in einem Bereich ist, in dem ein Kanal gebildet wird. Bei einem Transistor sind Kanalbreiten nicht notwendigerweise in allen Bereichen gleich. Mit anderen Worten: Die Kanalbreite eines Transistors ist in einigen Fällen nicht auf einen einzigen Wert festgelegt. Deshalb handelt es sich bei der Kanalbreite in dieser Beschreibung um einen beliebigen Wert, nämlich den Maximalwert, den Minimalwert oder den Durchschnittswert in einem Bereich, in dem ein Kanal gebildet wird.
  • Es sei angemerkt, dass sich in einigen Fällen abhängig von Transistorstrukturen eine Kanalbreite in einem Bereich, in dem ein Kanal tatsächlich gebildet wird (nachstehend als „effektive Kanalbreite“ bezeichnet), von einer Kanalbreite unterscheidet, die in einer Draufsicht auf einen Transistor gezeigt ist (nachstehend als „scheinbare Kanalbreite“ bezeichnet). Bei einem Transistor mit einer Gate-Elektrode, die eine Seitenfläche eines Halbleiters bedeckt, ist beispielsweise eine effektive Kanalbreite größer als eine scheinbare Kanalbreite, und in einigen Fällen kann man ihren Einfluss nicht ignorieren. Bei einem miniaturisierten Transistor mit einer Gate-Elektrode, die eine Seitenfläche eines Halbleiters bedeckt, erhöht sich beispielsweise der Anteil eines Kanalbereichs, der in einer Seitenfläche eines Halbleiters gebildet wird. In diesem Fall ist eine effektive Kanalbreite größer als eine scheinbare Kanalbreite.
  • In einem solchen Fall ist eine effektive Kanalbreite in einigen Fällen schwierig zu messen. Die Schätzung einer effektiven Kanalbreite aus einem Designwert setzt beispielsweise als Annahme die Bedingung voraus, dass die Form eines Halbleiters bekannt ist. Deshalb ist es in dem Fall, in dem die Form eines Halbleiters nicht genau bekannt ist, schwierig, eine effektive Kanalbreite genau zu messen.
  • In dieser Beschreibung wird daher eine scheinbare Kanalbreite in einigen Fällen als Breite eines umschlossenen Kanals (surrounded channel width, SCW) bezeichnet. In dieser Beschreibung kann außerdem der Begriff „Kanalbreite“ in dem Fall, in dem er einfach verwendet wird, eine Breite eines umschlossenen Kanals oder eine scheinbare Kanalbreite darstellen. Alternativ kann in einigen Fällen in dieser Beschreibung der Begriff „Kanalbreite“ in dem Fall, in dem er einfach verwendet wird, eine effektive Kanalbreite darstellen. Es sei angemerkt, dass eine Kanallänge, eine Kanalbreite, eine effektive Kanalbreite, eine scheinbare Kanalbreite, eine Breite eines umschlossenen Kanals und dergleichen bestimmt werden können, indem ein Querschnitts-TEM-Bild und dergleichen analysiert werden.
  • Es sei angemerkt, dass sich eine Verunreinigung in einem Halbleiter beispielsweise auf Elemente bezieht, die sich von den Hauptbestandteilen eines Halbleiters unterscheiden. Zum Beispiel kann ein Element mit einer Konzentration von niedriger als 0,1 Atom-% als Verunreinigung betrachtet werden. Wenn eine Verunreinigung enthalten ist, kann sich die Dichte der Zustände (density of states, DOS) in einem Halbleiter erhöhen, oder die Kristallinität kann sich verringern. In dem Fall, in dem der Halbleiter ein Oxidhalbleiter ist, umfassen Beispiele für eine Verunreinigung, die Eigenschaften des Halbleiters verändert, die Elemente der Gruppe 1, die Elemente der Gruppe 2, die Elemente der Gruppe 13, die Elemente der Gruppe 14, die Elemente der Gruppe 15 und Übergangsmetalle, die sich von den Hauptbestandteilen des Oxidhalbleiters unterscheiden; es gibt beispielsweise Wasserstoff, Lithium, Natrium, Silizium, Bor, Phosphor, Kohlenstoff und Stickstoff. Im Falle eines Oxidhalbleiters dient auch Wasser in einigen Fällen als Verunreinigung. Im Falle eines Oxidhalbleiters können Sauerstofffehlstellen durch Eindringen von Verunreinigungen gebildet werden. Wenn es sich bei dem Halbleiter um Silizium handelt, umfassen ferner Beispiele für eine Verunreinigung, die die Eigenschaften des Halbleiters verändert, Sauerstoff, die Elemente der Gruppe 1, mit Ausnahme von Wasserstoff, die Elemente der Gruppe 2, die Elemente der Gruppe 13 und die Elemente der Gruppe 15.
  • In dieser Beschreibung und dergleichen enthält ein „Siliziumoxynitridfilm“ mehr Sauerstoff als Stickstoff. Der Siliziumoxynitridfilm enthält vorzugsweise zum Beispiel Sauerstoff, Stickstoff, Silizium und Wasserstoff in den Konzentrationsbereichen von 55 Atom-% oder höher und 65 Atom-% oder niedriger, 1 Atom-% oder höher und 20 Atom-% oder niedriger, 25 Atom-% oder höher und 35 Atom-% oder niedriger bzw. 0,1 Atom-% oder höher und 10 Atom-% oder niedriger. Ein Siliziumnitridoxidfilm enthält mehr Stickstoff als Sauerstoff. Der Siliziumnitridoxidfilm enthält beispielsweise vorzugsweise Stickstoff, Sauerstoff, Silizium und Wasserstoff in den Konzentrationsbereichen von 55 Atom-% oder höher und 65 Atom-% oder niedriger, 1 Atom-% oder höher und 20 Atom-% oder niedriger, 25 Atom-% oder höher und 35 Atom-% oder niedriger bzw. 0,1 Atom-% oder höher und 10 Atom-% oder niedriger.
  • In dieser Beschreibung und dergleichen können die Begriffe „Film“ und „Schicht“ je nach Sachlage oder Umständen untereinander ausgetauscht werden. Beispielsweise kann der Begriff „leitfähige Schicht“ in einigen Fällen durch den Begriff „leitfähiger Film“ ersetzt werden. In einigen Fällen kann auch der Begriff „isolierender Film“ durch den Begriff „isolierende Schicht“ ersetzt werden.
  • In dieser Ausführungsform und dergleichen kann außerdem der Begriff „Isolator“ durch den Begriff „isolierender Film“ oder „isolierende Schicht“ ersetzt werden. Überdies kann der Begriff „Leiter“ durch den Begriff „leitfähiger Film“ oder „leitfähige Schicht“ ersetzt werden. Ferner kann der Begriff „Halbleiter“ durch den Begriff „Halbleiterfilm“ oder „Halbleiterschicht“ ersetzt werden.
  • Sofern nicht anders festgelegt, handelt es sich ferner bei Transistoren, die in dieser Beschreibung und dergleichen beschrieben werden, um Feldeffekttransistoren. Sofern nicht anders festgelegt, bezieht sich ein Transistor, der in dieser Beschreibung und dergleichen beschrieben werden, auf einen n-Kanal-Transistor. Daher ist, sofern nicht anders festgelegt, die Schwellenspannung (auch als „Wth“ bezeichnet) höher als 0 V.
  • In dieser Beschreibung und dergleichen bedeutet der Begriff „parallel“, dass der Winkel, der zwischen zwei geraden Linien gebildet wird, größer als oder gleich -10° und kleiner als oder gleich 10° ist, und er umfasst daher auch den Fall, in dem der Winkel größer als oder gleich -5° und kleiner als oder gleich 5° ist. Außerdem bedeutet der Begriff „im Wesentlichen parallel“, dass der Winkel, der zwischen zwei geraden Linien gebildet wird, größer als oder gleich -30° und kleiner als oder gleich 30° ist. Der Begriff „senkrecht“ bedeutet, dass der Winkel, der zwischen zwei geraden Linien gebildet wird, größer als oder gleich 80° und kleiner als oder gleich 100° ist. Daher wird auch der Fall enthalten, in dem der Winkel größer als oder gleich 85° und kleiner als oder gleich 95° ist. Außerdem bedeutet der Begriff „im Wesentlichen senkrecht“, dass der Winkel, der zwischen zwei geraden Linien gebildet wird, größer als oder gleich 60° und kleiner als oder gleich 120° ist.
  • In dieser Beschreibung sind trigonale und rhomboedrische Kristallsysteme in einem hexagonalen Kristallsystem mit eingeschlossen.
  • Es sei angemerkt, dass sich ein Sperrfilm in dieser Beschreibung auf einen Film bezieht, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasserstoff, aufweist. Der Sperrfilm, der eine Leitfähigkeit aufweist, kann als leitfähiger Sperrfilm bezeichnet werden.
  • In dieser Beschreibung und dergleichen meint ein Metalloxid im weiteren Sinne ein Oxid eines Metalls. Metalloxide werden in einen Oxidisolator, einen Oxidleiter (darunter auch einen durchsichtigen Oxidleiter), einen Oxidhalbleiter (oxide semiconductor; auch einfach als OS bezeichnet) und dergleichen unterteilt. Beispielsweise wird ein Metalloxid, das in einer aktiven Schicht eines Transistors verwendet wird, in einigen Fällen als Oxidhalbleiter bezeichnet. Mit anderen Worten: Ein OS-Feldeffekttransistor (FET) ist ein Transistor, der ein Oxid oder einen Oxidhalbleiter enthält.
  • (Ausführungsform 1)
  • Eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung, die ein Oxid in einem Kanalbildungsbereich beinhaltet. Die Halbleitervorrichtung beinhaltet einen ersten Transistor, einen zweiten Transistor, einen ersten Kondensator, einen zweiten Kondensator und eine Leitung.
  • Der erste Transistor beinhaltet ein Oxid über einem ersten Isolator, einen zweiten Isolator über dem Oxid, einen ersten Leiter über dem zweiten Isolator, einen dritten Isolator über dem ersten Leiter, einen vierten Isolator in Kontakt mit dem zweiten Isolator, dem ersten Leiter und dem dritten Isolator und einen fünften Isolator in Kontakt mit dem vierten Isolator. Der zweite Transistor beinhaltet das Oxid über dem ersten Isolator, einen sechsten Isolator über dem Oxid, einen zweiten Leiter über dem sechsten Isolator, einen siebten Isolator über dem zweiten Leiter, einen achten Isolator in Kontakt mit dem sechsten Isolator, dem zweiten Leiter und dem siebten Isolator und einen neunten Isolator in Kontakt mit dem achten Isolator.
  • Der erste Kondensator beinhaltet ferner, das Oxid, einen zehnten Isolator in Kontakt mit einer Seitenfläche und einem Teil der Oberseite des Oxids und einen dritten Leiter in Kontakt mit dem zehnten Isolator. Der zweite Kondensator beinhaltet das Oxid, einen elften Isolator in Kontakt mit der anderen Seitenfläche und einem Teil der Oberseite des Oxids und einen vierten Leiter in Kontakt mit dem elften Isolator.
  • Das Oxid umfasst ferner erste Bereiche, die sich mit dem zweiten Isolator und dem sechsten Isolator überlappen, zweite Bereiche, die sich mit dem vierten Isolator und dem achten Isolator überlappen, und einen dritten Bereich in Kontakt mit den zweiten Bereichen. Die Leitung ist in Kontakt mit dem fünften Isolator und dem neunten Isolator und ist elektrisch mit dem dritten Bereich verbunden.
  • Einer Ausführungsform der vorliegenden Erfindung entsprechend kann eine Halbleitervorrichtung bereitgestellt werden, die miniaturisiert oder hoch integriert werden kann, wenn die Verbindung der Vielzahl von Transistoren, der Vielzahl von Kondensatoren und der Leitung die vorstehend beschriebene Struktur aufweist.
  • Details werden anhand von Zeichnungen beschrieben.
  • <Strukturbeispiel einer Halbleitervorrichtung>
  • Ein Beispiel für eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung, die einen Transistor 200a, einen Transistor 200b, einen Kondensator 100a und einen Kondensator 100b beinhaltet, wird nachstehend beschrieben.
  • 1A ist eine Draufsicht auf die Halbleitervorrichtung, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet. Des Weiteren ist 1B ein Querschnitt entlang der Strichpunktlinie A1-A2 in 1A, der einem Querschnitt des Transistors 200a und des Transistor 200b in einer Kanallängsrichtung entspricht. 1C ist ein Querschnitt entlang der Strichpunktlinie A3-A4 in 1A, der einem Querschnitt des Transistors 200a in einer Kanalbreitenrichtung entspricht. In der Draufsicht in 1A werden der Einfachheit der Zeichnungen halber einige Komponenten nicht dargestellt. 2A bis 2C sind Zeichnungen, in denen Komponenten in 1A bis 1C mit Bezugszeichen versehen werden.
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, wie in 2A bis 2C gezeigt, den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b sowie einen Isolator 210, einen Isolator 212 und einen Isolator 280, die als Zwischenschichtfilme dienen. Des Weiteren beinhaltet die Halbleitervorrichtung einen Leiter 203_1, der elektrisch mit dem Transistor 200a verbunden ist und als Leitung dient, einen Leiter 203_2, der elektrisch mit dem Transistor 200b verbunden ist und als Leitung dient, und einen Leiter 240, der als Anschlusspfropfen dient.
  • Es sei angemerkt, dass der Leiter 203_1 derart ausgebildet ist, dass er in dem Isolator 212 eingebettet ist. Hier kann die Oberseite des Leiters 203_1 im Wesentlichen in gleicher Höhe liegen wie die Oberseite des Isolators 212. Es sei angemerkt, dass der Leiter 203 1 mit einer Einzelschicht gezeigt ist; jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise kann der Leiter 203_1 eine mehrschichtige Struktur aus zwei oder mehr schichten aufweisen.
  • Ferner ist der Leiter 203 2 auf ähnliche Weise wie bei dem Leiter 203 1 derart ausgebildet, dass er in dem Isolator 212 eingebettet ist. Hier kann eine Oberseite des Leiters 203_2 im Wesentlichen in gleicher Höhe liegen wie eine Oberseite des Isolators 212. Es sei angemerkt, dass der Leiter 203 2 mit einer Einzelschicht gezeigt ist; jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise kann der Leiter 203_2 eine mehrschichtige Struktur aus zwei oder mehr schichten aufweisen.
  • [Transistor 200a und Transistor 200b]
  • Wie in 2A bis 2C gezeigt, beinhaltet der Transistor 200a einen Isolator 214 und einen Isolator 216, die über einem Substrat (nicht dargestellt) bereitgestellt sind, einen Leiter 205_1, der in dem Isolator 214 und dem Isolator 216 eingebettet ist, einen Isolator 220, der über dem Leiter 205_1 und dem Isolator 216 bereitgestellt ist, einen Isolator 222, der über dem Isolator 220 bereitgestellt ist, einen Isolator 224, der über dem Isolator 222 bereitgestellt ist, ein Oxid 230 (ein Oxid 230a und ein Oxid 230b), das über dem Isolator 224 bereitgestellt ist, ein Oxid 230_1c, das über dem Oxid 230 bereitgestellt ist, einen Isolator 250a, der über dem Oxid 230_1c bereitgestellt ist, einen Isolator 252a, der über dem Isolator 250a bereitgestellt ist, einen Leiter 260_1 (einen Leiter 260_1 a und einen Leiter 260_1 b), der über dem Isolator 252a bereitgestellt ist, einen Isolator 270a, der über dem Leiter 260_1 bereitgestellt ist, einen Isolator 271a, der über dem Isolator 270a bereitgestellt ist, einen Isolator 272a, der in Kontakt mit mindestens der Oberseite des Oxids 230_1c, einer Seitenfläche des Isolators 250a, einer Seitenfläche des Isolators 252a, einer Seitenfläche des Leiters 260 1 und einer Seitenfläche des Isolators 270a bereitgestellt ist, einen Isolator 275a, der in Kontakt mit mindestens dem Isolator 272a bereitgestellt ist, und einen Isolator 274a, der in Kontakt mit mindestens der Oberseite des Oxids 230 und einer Seitenfläche des Isolators 275a bereitgestellt ist.
  • Wie in 2A bis 2C gezeigt, beinhaltet ferner der Transistor 200b den Isolator 214 und den Isolator 216, die über dem Substrat (nicht dargestellt) bereitgestellt sind, einen Leiter 205_2, der in dem Isolator 214 und dem Isolator 216 eingebettet ist, den Isolator 220, der über dem Leiter 205_2 und dem Isolator 216 bereitgestellt ist, den Isolator 222, der über dem Isolator 220 bereitgestellt ist, den Isolator 224, der über dem Isolator 222 bereitgestellt ist, das Oxid 230 (das Oxid 230a und das Oxid 230b), das über dem Isolator 224 bereitgestellt ist, ein Oxid 230_2c, das über dem Oxid 230 bereitgestellt ist, einen Isolator 250b, der über dem Oxid 230_2c bereitgestellt ist, einen Isolator 252b, der über dem Isolator 250b bereitgestellt ist, einen Leiter 260 2 (einen Leiter 260_2a und einen Leiter 260 2b), der über dem Isolator 252b bereitgestellt ist, einen Isolator 270b, der über dem Leiter 260_2 bereitgestellt ist, einen Isolator 271b, der über dem Isolator 270b bereitgestellt ist, einen Isolator 272b, der in Kontakt mit mindestens der Oberseite des Oxids 230 2c, einer Seitenfläche des Isolators 250b, einer Seitenfläche des Isolators 252b, einer Seitenfläche des Leiters 260 2 und einer Seitenfläche des Isolators 270b bereitgestellt ist, einen Isolator 275b, der derart bereitgestellt ist, dass er in Kontakt mit mindestens dem Isolator 272b ist, und einen Isolator 274b, der in Kontakt mit mindestens der Oberseite des Oxids 230 und einer Seitenfläche des Isolators 275b bereitgestellt ist.
  • Es sei angemerkt, dass bei dem Transistor 200a und dem Transistor 200b das Oxid 230a und das Oxid 230b in einigen Fällen insgesamt als Oxid 230 bezeichnet werden. Obwohl der Transistor 200a und der Transistor 200b jeweils eine Struktur aufweisen, bei der das Oxid 230a und das Oxid 230b übereinander angeordnet sind, ist die vorliegende Erfindung nicht auf diese Struktur beschränkt. Beispielsweise kann eine Struktur zum Einsatz kommen, bei der lediglich das Oxid 230b bereitgestellt ist. Der Leiter 260_1a und der Leiter 260_1 b werden in einigen Fällen insgesamt als Leiter 260 1 bezeichnet. Des Weiteren werden der Leiter 260_2a und der Leiter 260_2b in einigen Fällen insgesamt als Leiter 260_2 bezeichnet. Es sei angemerkt, dass, obwohl der Transistor 200a eine Struktur aufweist, bei der der Leiter 260_1a und der Leiter 260_1 b übereinander angeordnet sind, und der Transistor 200b eine Struktur aufweist, bei der der Leiter 260_2a und der Leiter 260_2b übereinander angeordnet sind, die vorliegende Erfindung nicht auf diese Struktur beschränkt ist. Beispielsweise können lediglich der Leiter 260_1b und der Leiter 260_2b bereitgestellt werden.
  • Es sei angemerkt, dass, wie vorstehend beschrieben, der Transistor 200a und der Transistor 200b ähnliche Strukturen aufweisen. Daher kann nachstehend, sofern nicht anders festgelegt, für den Transistor 200b auf die Beschreibung des Transistors 200a verwiesen werden. Deshalb entsprechen der Leiter 205_1, das Oxid 230_1c, der Isolator 250a, der Isolator 252a, der Leiter 260 1, der Isolator 270a, der Isolator 271a, der Isolator 272a, der Isolator 275a und der Isolator 274a des Transistors 200a dem Leiter 205 2, dem Oxid 230 2c, dem Isolator 250b, dem Isolator 252b, dem Leiter 260 2, dem Isolator 270b, dem Isolator 271b, dem Isolator 272b, dem Isolator 275b bzw. dem Isolator 274b des Transistors 200b.
  • Hier wird in 6 eine vergrößerte Ansicht eines Bereichs gezeigt, der einen Kanal und eine Umgebung des Kanals des Transistors 200a in 2B umfasst.
  • Wie in 6 dargestellt, umfasst das Oxid 230 einen Bereich 234, der als Kanalbildungsbereich des Transistors 200a dient, einen Bereich 231 (einen Bereich 231a oder einen Bereich 231b), der als Source-Bereich oder Drain-Bereich dient, und einen Übergangsbereich 232 (einen Übergangsbereich 232a oder einen Übergangsbereich 232b) zwischen dem Bereich 234 und dem Bereich 231.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen der Bereich 234 in einigen Fällen als erster Bereich bezeichnet wird. Des Weiteren wird der Übergangsbereich 232 in einigen Fällen als zweiter Bereich bezeichnet. Des Weiteren wird der Bereich 231 in einigen Fällen als dritter Bereich bezeichnet.
  • Der Bereich 231, der als Source-Bereich oder Drain-Bereich dient, weist eine hohe Ladungsträgerdichte und einen verringerten Widerstand auf. Der Bereich 234, der als Kanalbildungsbereich dient, weist eine niedrigere Ladungsträgerdichte auf als der Bereich 231, der als Source-Bereich oder Drain-Bereich dient. Der Übergangbereich 232 weist eine niedrigere Ladungsträgerdichte auf als der Bereich 231, der als Source-Bereich oder Drain-Bereich dient, und weist eine höhere Ladungsträgerdichte auf als der Bereich 234, der als Kanalbildungsbereich dient. Das heißt, dass der Übergansbereich 232 als Übergansbereich zwischen dem Kanalbildungsbereich und dem Source-Bereich oder dem Drain-Bereich dient.
  • Der Übergangsbereich 232 verhindert, dass ein hochohmiger Bereich zwischen dem Bereich 231, der als Source-Bereich oder Drain-Bereich dient, und dem Bereich 234, der als Kanalbildungsbereich dient, gebildet wird, wodurch der Durchlassstrom des Transistors erhöht wird.
  • Der Übergangsbereich 232 dient mitunter als Überlappungsbereich (auch als Lov-Bereich bezeichnet), der sich mit dem als Gate-Elektrode dienenden Leiter 260_1 überlappt.
  • Es sei angemerkt, dass der Bereich 231 vorzugsweise in Kontakt mit dem Isolator 274a ist. Die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Bereich 231 sind/ist vorzugsweise höher als diejenige sowohl in dem Übergangsbereich 232 als auch in dem Bereich 234.
  • Der Übergangsbereich 232 umfasst einen Bereich, der sich mit dem Isolator 272a überlappt. Die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Übergangsbereich 232 sind/ist vorzugsweise höher als diejenige in dem Bereich 234. Andererseits sind/ist die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Bereich 232 vorzugsweise niedriger als diejenige in dem Bereich 231.
  • Der Bereich 234 überlappt sich mit dem Leiter 260_1. Der Bereich 234 ist zwischen dem Übergangsbereich 232a und dem Übergangsbereich 232b bereitgestellt, und die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Bereich 234 sind/ist vorzugsweise niedriger als diejenige sowohl in dem Bereich 231 als auch dem Übergangsbereich 232.
  • In dem Oxid 230 kann eine Grenze zwischen dem Bereich 231, dem Übergangsbereich 232 und dem Bereich 234 in einigen Fällen nicht deutlich beobachtet werden. Die Konzentration eines nachgewiesenen Metallelements, wie z. B. Indium, und die Konzentration eines nachgewiesenen Verunreinigungselements, wie z. B. Wasserstoff und Stickstoff, können sich nicht nur zwischen den Bereichen, sondern auch in jedem Bereich allmählich verändern (auch als Gradation bezeichnet). Das heißt, dass der Bereich, der näher an dem Bereich 234 liegt, vorzugsweise eine niedrigere Konzentration eines Metallelements, wie z. B. Indium, und eine niedrigere Konzentration von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, aufweist. Die Konzentration von Verunreinigungselementen in dem Bereich 232 ist niedriger als diejenige in dem Bereich 231.
  • Des Weiteren sind in 6 der Bereich 234, der Bereich 231 und der Übergangsbereich 232 in dem Oxid 230b ausgebildet; jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise können diese Bereiche in dem Oxid 230a ausgebildet sein. Obwohl die Grenzen zwischen den Bereichen in 6 im Wesentlichen senkrecht zur Oberseite des Oxids 230 dargestellt sind, ist diese Ausführungsform nicht darauf beschränkt.
  • Es sei angemerkt, dass bei dem Transistor 200a das Oxid 230 vorzugsweise unter Verwendung eines Metalloxids ausgebildet wird, das als Oxidhalbleiter dient (nachstehend wird das Metalloxid auch als Oxidhalbleiter bezeichnet). Ein Transistor, der unter Verwendung eines Oxidhalbleiters ausgebildet wird, weist einen sehr niedrigen Leckstrom (Sperrstrom) im Sperrzustand auf; somit kann eine Halbleitervorrichtung mit geringem Stromverbrauch bereitgestellt werden. Ein Oxidhalbleiter kann durch ein Sputterverfahren oder dergleichen ausgebildet werden und kann daher in einem Transistor verwendet werden, der in einer in hohem Maße integrierten Halbleitervorrichtung enthalten ist.
  • Jedoch ist es wahrscheinlich, dass die elektrischen Eigenschaften des Transistors, der unter Verwendung eines Oxidhalbleiters ausgebildet wird, durch Verunreinigungen und Sauerstofffehlstellen in dem Oxidhalbleiter verändert werden; als Ergebnis nimmt die Zuverlässigkeit in einigen Fällen ab. Wasserstoff, der in einem Oxidhalbleiter enthalten ist, reagiert mit Sauerstoff, der an ein Metallatom gebunden ist, zu Wasser und erzeugt daher in einigen Fällen Sauerstofffehlstellen. Infolge des Eindringens von Wasserstoff in die Sauerstofffehlstellen werden in einigen Fällen Elektronen, das als Ladungsträger dienen, erzeugt. Folglich ist es wahrscheinlich, dass ein Transistor, der einen Oxidhalbleiter mit Sauerstofffehlstellen in einem Kanalbildungsbereich enthält, selbstleitende Eigenschaften aufweist. Daher werden vorzugsweise Sauerstofffehlstellen in dem Kanalbildungsbereich soweit wie möglich verringert.
  • Wenn Sauerstofffehlstellen an einer Grenzfläche zwischen dem Oxid 230 1c und dem als Gate-Isolierfilm dienenden Isolator 250a existieren, ist es wahrscheinlich, dass eine Veränderung der elektrischen Eigenschaften auftritt, oder die Zuverlässigkeit nimmt in einigen Fällen ab.
  • Angesichts des Vorstehenden enthält der Isolator 250a, der sich mit dem Bereich 234 des Oxids 230 überlappt, vorzugsweise einen höheren Anteil an Sauerstoff als die stöchiometrische Zusammensetzung (auch als „überschüssiger Sauerstoff“ bezeichnet). Das heißt, dass überschüssiger Sauerstoff, der in dem Isolator 250a enthalten ist, in den Bereich 234 diffundiert, wodurch Sauerstofffehlstellen in dem Bereich 234 verringert werden können.
  • Der Isolator 272a wird vorzugsweise in Kontakt mit der Seitenfläche des Isolators 250a bereitgestellt. Beispielsweise wird der Isolator 272a vorzugsweise unter Verwendung eines isolierenden Materials mit einer Funktion zum Unterdrücken einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen), d. h. eines isolierenden Materials, ausgebildet, das der vorstehende Sauerstoff mit weniger Wahrscheinlichkeit passiert. Wenn der Isolator 272a eine Funktion zum Unterdrücken einer Diffusion von Sauerstoff aufweist, diffundiert Sauerstoff in dem Isolator 250a in Richtung des Isolators 274a nicht und wird daher effizient dem Bereich 234 zugeführt. Des Weiteren ist der Isolator 272a vorzugsweise ein Isolator, in dem Verunreinigungen, wie z. B. Wasser oder Wasserstoff, verringert sind. Des Weiteren ist der Isolator 272a vorzugsweise ein Isolator, der eine Sperreigenschaft aufweist, um ein Eindringen von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, zu verhindern. Eine solche Funktion kann verhindern, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in den Bereich 234 eindringen. Auf diese Weise kann die Bildung von Sauerstofffehlstellen an einer Grenzfläche zwischen dem Oxid 230_1c und dem Isolator 250a unterdrückt werden, was zu einer Verbesserung der Zuverlässigkeit des Transistors 200a führt.
  • Des Weiteren ist der Transistor 200a vorzugsweise mit einem Isolator bedeckt, der eine Sperreigenschaft aufweist und ein Eindringen von Verunreinigungen, wie z. B. Wasser und Wasserstoff, verhindert. Der Isolator mit einer Sperreigenschaft wird unter Verwendung eines isolierenden Materials mit einer Funktion zum Unterdrücken einer Diffusion von Verunreinigungen, wie z. B. einem Wasserstoffatom, einem Wasserstoffmolekül, einem Wassermolekül, einem Stickstoffatom, einem Stickstoffmolekül, einem Stickoxidmolekül (z. B. N2O, NO und NO2) und einem Kupferatom, d. h. eines isolierenden Materials mit einer Sperreigenschaft, ausgebildet, das die vorstehenden Verunreinigungen mit weniger Wahrscheinlichkeit passieren. Alternativ wird der Isolator vorzugsweise unter Verwendung eines isolierenden Materials mit einer Funktion zum Unterdrücken einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen), d. h. eines isolierenden Materials, ausgebildet, das der vorstehende Sauerstoff mit weniger Wahrscheinlichkeit passiert.
  • Im Folgenden wird die Struktur einer Halbleitervorrichtung, die den Transistor 200a und den Transistor 200b einer Ausführungsform der vorliegenden Erfindung beinhaltet, ausführlich beschrieben. Es sei angemerkt, dass auch in der folgenden Beschreibung für die Struktur des Transistors 200b auf die Beschreibung des Transistors 200a verwiesen werden kann.
  • Der Leiter 205 1, der als zweite Gate-Elektrode des Transistors 200a dient, wird derart bereitgestellt, dass er sich mit dem Oxid 230 und dem Leiter 260_1 überlappt.
  • Der Leiter 205_1 wird vorzugsweise derart bereitgestellt, dass die Länge in der Kanalbreitenrichtung größer ist als diejenige des Bereichs 234 in dem Oxid 230. Das heißt, dass der Leiter 205_1 und der Leiter 260_1 vorzugsweise in einem Bereich, der sich weiter außen befindet als eine Seitenfläche des Oxids 230, in der Kanalbreitenrichtung einander überlappen, wobei der Isolator dazwischen bereitgestellt ist.
  • Hier dient der Leiter 260_1 in einigen Fällen als erste Gate-Elektrode des Transistors 200a. Des Weiteren dient der Leiter 205_1 in einigen Fällen als zweite Gate-Elektrode des Transistors 200a. Ein Potential, das an den Leiter 205_1 angelegt wird, kann einem Potential gleich sein, das an den Leiter 260_1 angelegt wird, oder kann ein Erdpotential oder ein gegebenes Potential sein. Außerdem kann die Schwellenspannung des Transistors 200a gesteuert werden, indem ein Potential, das an den Leiter 205_1 angelegt wird, unabhängig von einem Potential, das an den Leiter 260_1 angelegt wird, geändert wird. Indem insbesondere ein negatives Potential an den Leiter 205_1 angelegt wird, kann die Schwellenspannung des Transistors 200a höher als 0 V sein, und der Sperrstrom kann verringert werden. Demzufolge kann ein Drainstrom bei einer an den Leiter 260_1 angelegten Spannung von 0 V verringert werden.
  • Wie in 2A dargestellt, wird der Leiter 205_1 derart bereitgestellt, dass er sich mit dem Oxid 230 und dem Leiter 260_1 überlappt. Der Leiter 205_1 wird vorzugsweise derart bereitgestellt, dass er sich mit dem Leiter 260_1 auch in dem Bereich überlappt, der sich weiter außen befindet als die Seitenfläche des Oxids 230, die die Kanalbreitenrichtung (die Richtung der W-Länge) kreuzt. Das heißt, dass der Leiter 205_1 und der Leiter 260_1 vorzugsweise außerhalb der Seitenfläche des Oxids 230 in der Kanalbreitenrichtung einander überlappen, wobei der Isolator dazwischen liegt.
  • Bei der vorstehenden Struktur werden in dem Fall, in dem Potentiale an den Leiter 260_1 und den Leiter 205_1 angelegt werden, ein elektrisches Feld, das von dem Leiter 260_1 erzeugt wird, und ein elektrisches Feld, das von dem Leiter 205_1 erzeugt wird, miteinander verbunden, so dass eine geschlossene Schaltung, die den Kanalbildungsbereich in dem Oxid 230 bedeckt, ausgebildet werden kann.
  • Das heißt, dass der Kanalbildungsbereich in dem Bereich 234 elektrisch von dem elektrischen Feld des Leiters 260 1, der als erste Gate-Elektrode dient, und dem elektrischen Feld des Leiters 205 1, der als zweite Gate-Elektrode dient, umschlossen werden kann. In dieser Beschreibung wird eine derartige Transistorstruktur, bei der der Kanalbildungsbereich elektrisch von den elektrischen Feldern der ersten Gate-Elektrode und der zweiten Gate-Elektrode umschlossen ist, als Struktur mit umschlossenem Kanal (surrounded channel structure bzw. s-Kanal-Struktur) bezeichnet.
  • Der Leiter 260_1 befindet sich derart, dass er sich in der Kanalbreitenrichtung erstreckt. Der Leiter 260_1 kann als Top-Gate dienen und der Leiter 205_1 kann als Rückgate dienen. Das Potential des Rückgates kann dem Potential des Top-Gates gleich sein, kann das Erdpotential oder ein gegebenes Potential sein. Indem das Potential des Rückgates unabhängig von dem Potential des Top-Gates verändert wird, kann die Schwellenspannung des Transistors verändert werden.
  • Der Leiter 203_1 erstreckt sich in der Kanalbreitenrichtung auf ähnliche Weise wie der Leiter 260_1 und dient als Leitung, durch die ein Potential an den Leiter 205_1, d. h. das Rückgate, angelegt wird. Wenn der Leiter 205_1 über dem Leiter 203_1, der als Leitung für das Rückgate dient, derart angeordnet ist, dass er in den Isolatoren 214 und 216 eingebettet ist, befinden sich die Isolatoren 214 und 216 und dergleichen zwischen dem Leiter 203 1 und dem Leiter 260_1, was zum Verringern der Parasitärkapazität zwischen dem Leiter 203 1 und dem Leiter 260_1 führt, wodurch die Spannungsfestigkeit erhöht wird. Die Verringerung der Parasitärkapazität zwischen dem Leiter 203 1 und dem Leiter 260_1 kann die Schaltgeschwindigkeit des Transistors verbessern, so dass der Transistor hohe Frequenzeigenschaften aufweisen kann. Die Erhöhung der Spannungsfestigkeit zwischen dem Leiter 203 1 und dem Leiter 260_1 kann die Zuverlässigkeit des Transistors 200a verbessern. Deshalb sind die Dicken des Isolators 214 und des Isolators 216 vorzugsweise groß. Es sei angemerkt, dass die Erstreckungsrichtung des Leiters 203_1 nicht auf dieses Beispiel beschränkt ist; beispielsweise kann sich der Leiter 203_1 in der Kanallängsrichtung des Transistors 200a erstrecken.
  • In dem Leiter 205 1 ist der Leiter 205_1 a in Kontakt mit einer Innenwand einer Öffnung der Isolatoren 214 und 216 ausgebildet und ist der Leiter 205_1b weiter innen ausgebildet als der Leiter 205_1 a. Hier können sich die Oberseite des Leiters 205_1 b im Wesentlichen auf gleicher Höhe befinden wie die Oberseite des Isolators 216. Hier kann sich die Oberseite des Leiters 205_2b im Wesentlichen auf gleicher Höhe befinden wie die Oberseite des Isolators 216. Obwohl der Leiter 205_1 a und der Leiter 205_1b in dem Transistor 200a übereinander angeordnet sind, ist die Struktur der vorliegenden Erfindung nicht auf diese Struktur beschränkt. Beispielsweise kann lediglich eines des Leiters 205_1 a und des Leiters 205_1 b bereitgestellt sein.
  • Dabei wird für den Leiter 205_1a vorzugsweise ein leitfähiges Material verwendet, das eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser und Wasserstoff, aufweist (das Material lässt solche Verunreinigungen relativ schwer durch). Beispielsweise wird vorzugsweise Tantal, Tantalnitrid, Ruthenium, Rutheniumoxid oder dergleichen verwendet, und eine Einzelschicht oder übereinander angeordnete Schichten kann/können verwendet werden. Dementsprechend kann verhindert werden, dass Verunreinigungen, wie z. B. Wasserstoff und Wasser, aus einer Schicht unter dem Isolator 214 in eine obere Schicht durch die Leiter 205 1 und 205 2 diffundieren. Es sei angemerkt, dass vorzugsweise der Leiter 205_1a eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. einem Wasserstoffatom, einem Wasserstoffmolekül, einem Wassermolekül, einem Stickstoffatom, einem Stickstoffmolekül, einem Stickstoffoxidmolekül (z. B. N2O, NO oder NO2) und einem Kupferatom, und/oder einem Sauerstoffatom, einem Sauerstoffmolekül und/oder dergleichen aufweist. In dem Fall, in dem nachstehend ein leitfähiges Material mit einer Funktion zum Verhindern des Durchgangs von Verunreinigungen beschrieben wird, weist das leitfähige Material vorzugsweise eine Funktion auf, die derjenigen ähnlich ist, die vorstehend beschrieben worden ist. Wenn der Leiter 205_1a eine Funktion zum Verhindern des Durchgangs von Sauerstoff aufweist, kann verhindert werden, dass die Leitfähigkeit des Leiters 205_1 b infolge einer Oxidation abnimmt.
  • Der Leiter 205_1 b wird vorzugsweise unter Verwendung eines leitfähigen Materials ausgebildet, das Wolfram, Kupfer oder Aluminium als seine Hauptkomponente enthält. Obwohl nicht gezeigt, kann der Leiter 205_1 b eine mehrschichtige Struktur aufweisen, und beispielsweise kann eine Schichtanordnung aus Titan, Titannitrid und dem vorstehend beschriebenen leitfähigen Material ausgebildet werden.
  • Der Isolator 214 und der Isolator 222 können als isolierende Sperrfilme dienen, die verhindern, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aus einer unteren Schicht in den Transistor eindringen. Der Isolator 214 und der Isolator 222 werden jeweils vorzugsweise unter Verwendung eines isolierenden Materials ausgebildet, das eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aufweist. Beispielsweise wird vorzugsweise für den Isolator 214 Siliziumnitrid oder dergleichen verwendet und für den Isolator 222 wird Aluminiumoxid, Hafniumoxid, ein Oxid, das Silizium und Hafnium enthält (Hafniumsilikat), ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet. Dies kann die Diffusion von Verunreinigungen, wie z. B. Wasserstoff und Wasser, in eine Schicht unterdrücken, die sich oberhalb des Isolators 214 und des Isolators 222 befindet. Es sei angemerkt, dass vorzugsweise der Leiter 214 und der Isolator 222 eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. einem Wasserstoffatom, einem Wasserstoffmolekül, einem Wassermolekül, einem Stickstoffatom, einem Stickstoffmolekül, einem Stickstoffoxidmolekül (z. B. N2O, NO und NO2) und einem Kupferatom, aufweisen.
  • Des Weiteren werden der Isolator 214 und der Isolator 222 jeweils vorzugsweise unter Verwendung eines Isolierenden Materials ausgebildet, das zum Verhindern des Durchgangs von Sauerstoff (z. B. einem Sauerstoffatom oder einem Sauerstoffmolekül) geeignet ist. Mit diesem Material kann verhindert werden, dass Sauerstoff, der in dem Isolator 224 oder dergleichen enthalten ist, in untere Schichten diffundiert.
  • Des Weiteren wird vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser, Wasserstoff und Stickstoffoxid, in dem Isolator 222 verringert. Die Menge an Wasserstoff, der von dem Isolator 222 abgegeben wird, umgerechnet in Wasserstoffmoleküle pro Flächeneinheit des Isolators 222, ist bei thermischer Desorptionsspektrometrie (TDS) in dem Oberflächentemperaturbereich von 50 °C bis 500 °C beispielsweise weniger als oder gleich 2 × 1015 Moleküle/cm2, bevorzugt weniger als oder gleich 1 × 1015 Moleküle/cm2, bevorzugter niedriger als oder gleich 5 × 1014 Moleküle/cm2. Der Isolator 222 wird vorzugsweise unter Verwendung eines Isolators ausgebildet, von dem Sauerstoff durch Erwärmung abgegeben wird.
  • Der Isolator 250a kann als erster Gate-Isolierfilm des Transistors 200a dienen. Die Isolatoren 220, 222 und 224 können als zweiter Gate-Isolierfilme des Transistors 200a dienen. Obwohl der Isolator 220, der Isolator 222 und der Isolator 224 in dem Transistor 200a übereinander angeordnet sind, ist die vorliegende Erfindung nicht auf diese Struktur beschränkt. Beispielsweise können zwei beliebige der Isolatoren 220, 222 und 224 übereinander angeordnet werden, oder ein beliebiger der Isolatoren kann verwendet werden.
  • Das Oxid 230 wird vorzugsweise unter Verwendung eines Metalloxids ausgebildet, das als Oxidhalbleiter dient. Das Metalloxid weist vorzugsweise eine Energiedifferenz von 2 eV oder mehr, vorzugsweise 2,5 eV oder mehr auf. Unter Verwendung eines Metalloxids mit einer solchen großen Energiedifferenz kann der Sperrstrom des Transistors verringert werden.
  • Ein Transistor, der unter Verwendung eines Oxidhalbleiters ausgebildet wird, weist einen sehr niedrigen Leckstrom im Sperrzustand auf; somit kann eine Halbleitervorrichtung mit geringem Stromverbrauch bereitgestellt werden. Ein Oxidhalbleiter kann durch ein Sputterverfahren oder dergleichen ausgebildet werden und kann daher in einem Transistor verwendet werden, der in einer in hohem Maße integrierten Halbleitervorrichtung enthalten ist.
  • Ein Oxidhalbleiter enthält vorzugsweise mindestens Indium oder Zink. Insbesondere sind vorzugsweise Indium und Zink enthalten. Außerdem ist vorzugsweise Aluminium, Gallium, Yttrium, Zinn oder dergleichen enthalten. Ferner kann/können eines oder mehrere Element/e enthalten sein, das/die aus Bor, Silizium, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium oder dergleichen ausgewählt wird/werden.
  • Hier wird der Fall in Betracht gezogen, in dem es sich bei dem Oxidhalbleiter um ein In-M-Zn-Oxid handelt, das Indium, ein Element M und Zink enthält. Das Element M ist Aluminium, Gallium, Yttrium, Zinn oder dergleichen. Weitere Elemente, die als Element M verwendet werden können, umfassen Bor, Silizium, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram und Magnesium. Es sei angemerkt, dass zwei oder mehr der vorstehenden Elemente in Kombination als Element M verwendet werden können.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen ein Metalloxid, das Stickstoff enthält, in einigen Fällen auch als Metalloxid bezeichnet wird. Zudem kann ein Metalloxid, das Stickstoff enthält, als Metalloxynitrid bezeichnet werden.
  • Hier ist das Atomverhältnis des Elements M zu Bestandteilen in einem Metalloxid, das als Oxid 230a verwendet wird, vorzugsweise größer als dasjenige in einem Metalloxid, das als Oxid 230b verwendet wird. Außerdem ist das Atomverhältnis des Elements M zu In in dem Metalloxid, das als Oxid 230a verwendet wird, vorzugsweise größer als dasjenige in dem Metalloxid, das als Oxid 230b verwendet wird. Außerdem ist das Atomverhältnis des Elements In zu M in dem Metalloxid, das als Oxid 230b verwendet wird, vorzugsweise größer als dasjenige, das als Oxid 230a verwendet wird.
  • Wenn das vorstehende Metalloxid als Oxid 230a verwendet wird, ist vorzugsweise das Leitungsbandminimum des Oxids 230a höher als das Leitungsbandminimum des Oxids 230b. Mit anderen Worten: Die Elektronenaffinität des Oxids 230a ist vorzugsweise niedriger als die Elektronenaffinität des Oxids 230b.
  • Hier ändert sich das Leitungsbandminimum in den Oxiden 230a und 230b graduell. Mit anderen Worten: Das Energieniveau des Leitungsbandminimums ändert sich stetig oder ist stetig zusammenhängend. Um das Leitungsbandminimum graduell zu ändern, wird die Dichte von Defektzuständen in einer Mischschicht verringert, die an der Grenzfläche zwischen den Oxiden 230a und 230b gebildet wird.
  • Insbesondere kann in dem Fall, in dem die Oxide 230a und 230b zusätzlich zu Sauerstoff ein gleiches Element (als Hauptkomponente) enthalten, eine Mischschicht mit einer niedrigen Dichte der Defektzustände ausgebildet werden. Beispielsweise wird in dem Fall, in dem das Oxid 230b ein In-Ga-Zn-Oxid ist, vorzugsweise ein In-Ga-Zn-Oxid, ein Ga-Zn-Oxid, Galliumoxid oder dergleichen für das Oxid 230a verwendet.
  • Zu diesem Zeitpunkt dient ein Abschnitt mit einer kleinen Lücke, der in dem Oxid 230b gebildet wird, als Hauptladungsträgerweg. Da die Dichte von Defektzuständen an der Grenzfläche zwischen den Oxiden 230a und 230b verringert werden kann, ist der Einfluss der Grenzflächenstreuung auf die Ladungsträgerleitung gering, und ein hoher Durchlassstrom kann erhalten werden.
  • Die Elektronenaffinität oder das Energieniveau Ec des Leitungsbandminimums kann aus einer Energielücke Eg und einem Ionisierungspotential Ip, das eine Differenz zwischen dem Vakuumniveau Evac und dem Energieniveau Ev des Valenzbandmaximums ist, erhalten werden, wie in 19 gezeigt. Das Ionisierungspotential Ip kann beispielsweise mit einem Ultraviolett-Photoelektronenspektroskopie- (UPS-) Gerät gemessen werden. Die Energielücke Eg kann beispielsweise mit einem spektroskopischen Ellipsometer gemessen werden.
  • Des Weiteren ist, wie in 2B gezeigt, eine Seitenfläche eines Strukturteils, das den Isolator 250a, den Isolator 252a, den Leiter 260_1 , den Isolator 270a und den Isolator 271a beinhaltet, vorzugsweise im Wesentlichen senkrecht zu der Oberseite des Isolators 222. Es sei angemerkt, dass die Halbleitervorrichtung, die bei dieser Ausführungsform beschrieben wird, nicht darauf beschränkt ist. Beispielsweise kann, wie in 3A bis 3C gezeigt, ein Winkel, der von der Seitenfläche des Strukturteils, das den Isolator 250a, den Isolator 252a, den Leiter 260 1, den Isolator 270a und den Isolator 271a beinhaltet, und die Oberseite des Isolators 222 gebildet wird, ein spitzer Winkel sein. In diesem Fall ist der Winkel, der von der Seitenfläche des Strukturteils und die Oberseite des Isolators 222 gebildet wird, vorzugsweise so groß wie möglich.
  • Der Isolator 272a wird derart bereitgestellt, dass er in Kontakt mit mindestens den Seitenflächen des Oxids 230_1c, dem Isolator 250a, dem Isolator 252a, dem Leiter 260 1 und dem Isolator 270a ist. Des Weiteren wird der Isolator 275a derart bereitgestellt, dass er in Kontakt mit dem Isolator 272a ist. Ein Isolator, der zu dem Isolator 272a wird, wird vorzugsweise unter Verwendung eines ALD-Verfahrens ausgebildet. Indem ein ALD-Verfahren verwendet wird, kann ein Isolator mit ausgezeichneter Abdeckung und wenigen Defekten, wie z. B. Nadellöchern, ausgebildet werden. Deshalb kann die Filmdicke des Isolators 272a ungefähr mehr als oder gleich 0,5 nm und kleiner als oder gleich 10 nm, vorzugsweise mehr als oder gleich 0,5 nm und kleiner als oder gleich 3 nm sein. Es sei angemerkt, dass ein Vorläufer, der in einem ALD-Verfahren verwendet wird, manchmal Verunreinigungen, wie z. B. Kohlenstoff, enthält. Daher kann der Isolator 272a Verunreinigungen, wie z. B. Kohlenstoff, enthalten. In dem Fall, in dem beispielsweise ein Isolator, der zu dem Isolator 252a wird, durch ein Sputterverfahren ausgebildet und der Isolator, der zu dem Isolator 272a wird, durch ein ALD-Verfahren ausgebildet wird, kann selbst dann, wenn Aluminiumoxid als Isolator, der zu dem Isolator 272a wird, und Isolator ausgebildet wird, der zu dem Isolator 252a wird, der Isolator 272a mehr Verunreinigungen, wie z. B. Kohlenstoff, enthalten als der Isolator 252a. Es sei angemerkt, dass Verunreinigungen durch Röntgenphotoelektronenspektroskopie (X-ray photoelectron spectroscopy, XPS) quantifiziert werden können.
  • Des Weiteren kann der Isolator, der zu dem Isolator 272a wird, durch ein Sputterverfahren ausgebildet werden. Indem ein Sputterverfahren verwendet wird, kann ein Isolator mit geringeren Verunreinigungen, wie z. B. Wasser oder Wasserstoff, ausgebildet werden. Im Falle der Verwendung eines Sputterverfahrens, wird beispielsweise eine Facing-Target-Sputtereinrichtung vorzugsweise verwendet. Unter Verwendung der Facing-Target-Sputtereinrichtung kann eine Abscheidung durchgeführt werden, ohne dass eine Abscheidungsoberfläche einem Bereich mit hohem elektrischem Feld zwischen einander zugewandten Targets ausgesetzt wird; daher ist es weniger wahrscheinlich, dass die Filmausbildungsoberfläche aufgrund des Plasmas beschädigt wird. Da Abscheidungsschäden an dem Oxid 230 aufgrund des Plasmas während der Abscheidung des Isolators, der zu dem Isolator 272a wird, wenig sein können, wird die Sputtereinrichtung vorzugsweise verwendet. Die Abscheidung unter Verwendung der Facing-Target-Sputtereinrichtung kann auch als Dampfabscheidungs-SP bzw. vapor deposition SP (VDSP, eingetragenes Warenzeichen) bezeichnet werden.
  • Der Bereich 231 und der Übergangsbereich 232 des Oxids 230 werden von Verunreinigungselementen gebildet, die zugesetzt werden, wenn der Isolator ausgebildet wird, der zu dem Isolator 274a wird. Daher enthält der Isolator, der zu dem Isolator 274a wird, vorzugsweise Wasserstoff und/oder Stickstoff. Darüber hinaus wird der Isolator, der zu dem Isolator 274a wird, vorzugsweise unter Verwendung eines isolierenden Materials ausgebildet, das eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, und Sauerstoff aufweist. Beispielsweise wird der Isolator, der zu dem Isolator 274a wird, vorzugsweise unter Verwendung von Siliziumnitrid, Siliziumnitridoxid, Siliziumoxynitrid, Aluminiumnitrid oder Aluminiumnitridoxid ausgebildet.
  • Anstelle von oder zusätzlich zu dem vorstehend beschriebenen Verfahren kann ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen verwendet werden, um den Bereich 231 und den Übergangsbereich 232 des Oxids 230 auszubilden. Das Verfahren wird vorzugsweise durchgeführt, nachdem der Isolator, der zu dem Isolator 272a wird, ausgebildet worden ist. Wenn das Verfahren über den Isolator durchgeführt wird, der zu dem Isolator 272a wird, können Schäden an dem Oxid 230 während der Implantation verringert werden.
  • In dem Fall, in dem eine Massentrennung durch ein lonendotierungsverfahren, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen durchgeführt wird, können die zuzusetzende Ionenspezies und ihre Konzentration in geeigneter Weise gesteuert werden. In dem Fall, in dem andererseits keine Massentrennung durgeführt wird, können Ionen mit hoher Konzentration in kurzer Zeit zugesetzt werden. Alternativ kann auch ein lonendotierungsverfahren zum Einsatz kommen, bei dem atomische oder molekulare Cluster erzeugt und ionisiert werden. Anstelle des Begriffs „Dotierstoff“ kann der Begriff „Ion“, „Donator“, „Akzeptor“, „Verunreinigung“, „Element“ oder dergleichen verwendet werden.
  • Als Dotierstoff wird das Element, das Sauerstofffehlstellen bildet, das Element, das an Sauerstofffehlstellen gebunden wird, oder dergleichen verwendet. Typische Beispiele für das Element sind Wasserstoff, Bor, Kohlenstoff, Stickstoff, Fluor, Phosphor, Schwefel, Chlor, Titan und ein Edelgaselement. Typische Beispiele für das Edelgaselement sind Helium, Neon, Argon, Krypton und Xenon.
  • In dem Fall, in dem der Transistor miniaturisiert wird, um eine Kanallänge von ungefähr 10 nm bis 30 nm aufzuweisen, könnte das Verunreinigungselement, das in dem Source-Bereich oder dem Drain-Bereich enthalten ist, diffundieren, was zur elektrischen Verbindung zwischen dem Source-Bereich und dem Drain-Bereich führt. Bei dieser Ausführungsform kann jedoch eine ausreichende Breite des Bereichs 234 des Oxids 230 erhalten werden, indem der Isolator 272a und der Isolator 275a bereitgestellt werden; daher kann verhindert werden, dass der Source-Bereich und der Drain-Bereich elektrisch miteinander verbunden werden.
  • Der Isolator 270a und der Isolator 272a werden hier vorzugsweise unter Verwendung eines isolierenden Materials ausgebildet, das eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasser und Wasserstoff, aufweist. Beispielsweise kann ein Isolator verwendet werden, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält. Für den Isolator, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält, kann vorzugsweise Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet werden. Auf diese Weise kann verhindert werden, dass Sauerstoff aus dem Isolator 250a nach außen diffundiert. Zudem kann verhindert werden, dass Verunreinigungen, wie z. B. Wasserstoff und Wasser, durch den Endabschnitt des Isolators 250a oder dergleichen in das Oxid 230 eindringen.
  • Durch Bereitstellen des Isolators 270a und der Isolator 272a können die Oberseite und die Seitenfläche des Leiters 260 1 sowie die Seitenfläche des Isolators 250a mit einem Isolator bedeckt werden, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasser und Wasserstoff, aufweist. Dies kann verhindern, dass der Leiter 260 1 oxidiert wird und dass Verunreinigungen, wie z. B. Wasser und Wasserstoff, durch den Leiter 260_1 und den Isolator 250a in das Oxid 230 eindringen. Daher dienen der Isolator 270a und der Isolator 272a als Barriere, um die Gate-Elektrode und der Gate-Isolierfilm zu schützen.
  • Der Isolator 275a wird ausgebildet, indem der Isolator, der zu dem Isolator 275a wird, ausgebildet und dann anisotropes Ätzen durchgeführt wird. Durch das Ätzen wird der Isolator 275a derart ausgebildet, dass er in Kontakt mit dem Isolator 272a ist.
  • Der Isolator 274a wird ausgebildet, indem der Isolator, der zu dem Isolator 274a wird, ausgebildet und dann anisotropes Ätzen durchgeführt wird. Durch das Ätzen wird der Isolator 274a derart ausgebildet, dass er einen Abschnitt in Kontakt mit der Oberseite des Oxids 230 und der Seitenfläche des Isolators 275a aufweist.
  • Des Weiteren wird bei der Halbleitervorrichtung der Isolator 280 vorzugsweise derart bereitgestellt, dass er den Transistor 200a und den Transistor 200b bedeckt. Vorzugsweise wird die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 280 verringert.
  • Eine Öffnung wird in dem Isolator 280 derart ausgebildet, dass eine Innenwand der Öffnung in dem Isolator 280 in Kontakt mit Seitenflächen des Isolators 274a und des Isolators 274b ist. Um eine solche Öffnung auszubilden, ist vorzugsweise zu dem Zeitpunkt zum Ausbilden der Öffnung in dem Isolator 280 die Ätzrate des Isolators 280 viel niedriger als diejenige des Isolators 274a und des Isolators 274b. Wenn die Ätzrate des Isolators 274a und des Isolators 274b auf 1 eingestellt wird, wird die Ätzrate des Isolators 280 bevorzugt auf 5 oder mehr, bevorzugter 10 oder mehr eingestellt. Auf solche Weise kann die Öffnung in selbstjustierender Weise ausgebildet werden und der Raum zwischen der Öffnung und der Gate-Elektrode kann kleiner gestaltet werden, so dass die Halbleitervorrichtung in hohem Maße integriert werden kann.
  • Nachdem die Öffnung ausgebildet worden ist, kann ein niederohmiger Bereich in dem Oxid 230 durch ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen ausgebildet werden.
  • Hier wird der Leiter 240 in Kontakt mit der Innenwand der Öffnung in dem Isolator 280 ausgebildet. Der Bereich 231 des Oxids 230 befindet sich an mindestens einem Teil eines Unterteils der Öffnung und daher ist der Leiter 240 in Kontakt mit dem Bereich 231.
  • Der Leiter 240 dient als Source-Elektrode oder Drain-Elektrode des Transistors 200a sowie als Source-Elektrode oder Drain-Elektrode des Transistors 200b. Bei einer solchen Struktur kann der Raum zwischen dem Transistor 200a und dem Transistor 200b, die einander benachbart sind, verringert werden, was zur Anordnung von Transistoren mit hoher Dichte und zur hohen Integration der Halbleitervorrichtung führt.
  • 4A bis 4C sind jeweils ein Querschnitt eines Abschnitts entlang der Strichpunktlinie A5-A6 in 2A und eines Bereichs des Transistors 200a und des Transistors 200b in der Kanalbreitenrichtung, in dem der Leiter 240 in Kontakt mit dem Oxid 230 ist.
  • 4A stellt ein Beispiel dar, in dem ein Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 230 ist, auf der Oberseite des Oxids 230 liegt und kleiner ist als die Breite des Oxids 230 in der Kanalbreitenrichtung. Der Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 230 ist, ist nicht auf das Beispiel der 4A beschränkt. Beispielsweise kann, wie in 4B gezeigt, ein Bereich in Kontakt mit der Oberseite und der Seitenfläche des Oxids 230 enthalten sein. Obwohl 4B beispielhaft einen Bereich darstellt, in dem der Leiter 240 und eine Seitenfläche des Oxids 230 auf der A5-Seite in Kontakt miteinander sind, kann ein Bereich enthalten sein, in dem der Leiter 240 und eine Seitenfläche des Oxids 230 auf der A6-Seite in Kontakt miteinander sind. Bei einer solchen Struktur kann in einigen Fällen die Fläche des Bereichs vergrößert werden, in dem der Leiter 240 in Kontakt mit dem Oxid 230 ist; da der Kontaktwiderstand zwischen dem Leiter 240 und dem Oxid 230 verringert werden kann, wird vorzugsweise eine solche Struktur verwendet. Alternativ kann, wie in 4C gezeigt, beispielsweise der Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 230 ist, ein Bereich sein, in dem die Oberseite des Oxids 230 und Seitenflächen des Oxids 230 auf der A5-Seite und der A6-Seite in Kontakt miteinander sind. Mit anderen Worten: Der Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 230 ist, kann eine Querschnittsform wie ein Sattel (eine solche Struktur kann als Sattelflächenkontakt bezeichnet) aufweisen. Bei einer solchen Struktur kann die Fläche des Bereichs vergrößert werden, in dem der Leiter 240 in Kontakt mit dem Oxid 230 ist; da der Kontaktwiderstand zwischen dem Leiter 240 und dem Oxid 230 verringert werden kann, wird bevorzugter eine solche Struktur verwendet.
  • Eine Parasitärkapazität wird, wie in 2B gezeigt, zwischen dem Leiter 260_1 und dem Leiter 240 in dem Transistor 200a gebildet. In ähnlicher Weise wird eine Parasitärkapazität zwischen dem Leiter 260_2 und dem Leiter 240 in dem Transistor 200b gebildet.
  • Der Isolator 275a wird in dem Transistor 200a bereitgestellt und der Isolator 275b wird in dem Transistor 200b bereitgestellt; daher können die Parasitärkapazität des Transistors 200a und die Parasitärkapazität des Transistors 200b verringert werden. Für den Isolator 275a und den Isolator 275b kann beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid oder Siliziumnitrid verwendet werden. Wenn die Parasitärkapazität verringert wird, kann ein Hochgeschwindigkeitsbetrieb des Transistors 200a und des Transistors 200b erzielt werden.
  • Der Leiter 240 kann unter Verwendung eines Materials ausgebildet werden, das demjenigen für den Leiter 205_1 ähnlich ist. Des Weiteren kann der Leiter 240 ausgebildet werden, nachdem Aluminiumoxid an einem Seitenwandabschnitt der Öffnung ausgebildet worden ist. Indem Aluminiumoxid an dem Seitenwandabschnitt der Öffnung ausgebildet wird, kann der Durchgang von Sauerstoff von außen verhindert werden und die Oxidation des Leiters 240 kann verhindert werden. Des Weiteren kann verhindert werden, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aus dem Leiter 240 nach außen diffundieren. Das Aluminiumoxid kann ausgebildet werden, indem Aluminiumoxid in der Öffnung durch ein ALD-Verfahren oder dergleichen ausgebildet und dann ein anisotropes Ätzen durchgeführt wird.
  • [Kondensator 100a und Kondensator 100b]
  • Der Kondensator 100a und der Transistor 200a nutzen einige Komponenten gemeinsam, wie in 2A bis 2C dargestellt. Des Weiteren nutzen der Kondensator 100b und der Transistor 200b einige Komponenten gemeinsam. 5B ist ein Querschnitt entlang der Strichpunktlinie W5-W6 in 5A. Mit anderen Worten: 5B ist ein Querschnitt des Kondensators 100b in der Kanalbreitenrichtung. Wie im Falle des Transistors 200a weisen der Kondensator 100a und der Kondensator 100b ähnliche Strukturen auf. Daher kann nachstehend, sofern nicht anders festgelegt, für den Kondensator 100b auf die Beschreibung des Kondensators 100a verwiesen werden. Bei dieser Ausführungsform wird ein Beispiel für den Kondensator 100a beschrieben, bei dem eine Elektrode ein Teil des Bereichs 231a ist, der in dem Oxid 230 des Transistors 200a bereitgestellt ist.
  • Der Kondensator 100a umfasst einen Teil des Bereichs 231a des Oxids 230, einen Isolator 276a und einen Leiter 130a über dem Isolator 276a. Des Weiteren wird mindestens ein Teil des Leiters 130a vorzugsweise bereitgestellt, um sich mindestens teilweise mit dem Teil des Bereichs 231a zu überlappen.
  • Der Teil des Bereichs 231a des Oxids 230 dient als eine Elektrode des Kondensators 100a, und der Leiter 130a dient als die andere Elektrode des Kondensators 100a. Das heißt, dass der Bereich 231a als Source oder Drain des Transistors 200a und eine Elektrode des Kondensators 100a dient. Ein Teil des Isolators 276a dient als Dielektrikum des Kondensators 100a.
  • Der Isolator 276a wird vorzugsweise unter Verwendung eines Isolators mit einer hohen Dielektrizitätskonstante ausgebildet. Beispielsweise kann ein Isolator verwendet werden, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält. Für den Isolator, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält, kann vorzugsweise Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet. Der Isolator 276a kann eine mehrschichtige Struktur aufweisen. Beispielsweise kann eine mehrschichtige Struktur, die zwei oder mehr Schichten aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, einem Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), und dergleichen aufweist, zum Einsatz kommen. Beispielsweise werden vorzugsweise Hafniumoxid, Aluminiumoxid und Hafniumoxid in dieser Reihenfolge durch ein ALD-Verfahren ausgebildet werden, um eine mehrschichtige Struktur auszubilden. Das Hafniumoxid und das Aluminiumoxid weisen jeweils eine Dicke von größer als oder gleich 0,5 nm und kleiner als oder gleich 5 nm auf. Mit einer solchen mehrschichtigen Struktur kann der Kondensator 100a einen großen Kapazitätswert und einen geringen Leckstrom aufweisen.
  • Hier sind der Isolator 272a und der Isolator 275a an der Seitenfläche des Leiters 260_1 bereitgestellt, der als erste Gate-Elektrode des Transistors 200a dient. Da der Isolator 272a und der Isolator 275a zwischen dem Leiter 260 1 und dem Leiter 130a bereitgestellt sind, kann die Parasitärkapazität zwischen dem Leiter 260_1 und dem Leiter 130a verringert werden.
  • Der Leiter 130a kann eine mehrschichtige Struktur aufweisen. Beispielsweise kann der Leiter 130a eine mehrschichtige Struktur aus einem leitfähigen Material, das Titan, Titannitrid, Tantal oder Tantalnitrid als seine Hauptkomponente enthält, und einem leitfähigen Material aufweisen, das Wolfram, Kupfer oder Aluminium als seine Hauptkomponente enthält. Der Leiter 130a kann eine einschichtige Struktur oder eine mehrschichtige Struktur aus drei oder mehr Schichten aufweisen.
  • Wie vorstehend beschrieben, können bei der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b auf der gleichen Schicht bereitgestellt sein. Bei einer solchen Struktur können die Transistoren und die Kondensatoren mit hoher Dichte angeordnet werden; daher kann die Halbleitervorrichtung in hohem Maße integriert werden.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen der Isolator 220, der Isolator 222 und der Isolator 224 in einigen Fällen als erster Isolator bezeichnet werden. Des Weiteren werden der Isolator 250a und der Isolator 252a in einigen Fällen als zweiter Isolator bezeichnet, und der Isolator 250b und der Isolator 252b als sechster Isolator. Der Isolator 270a und der Isolator 271a werden in einigen Fällen als dritter Isolator bezeichnet, und der Isolator 270b und der Isolator 271b als siebter Isolator. Der Isolator 272a wird in einigen Fällen als vierter Isolator bezeichnet und der Isolator 272b als achter Isolator. Der Isolator 275a und der Isolator 274a werden in einigen Fällen als fünfter Isolator bezeichnet, der Isolator 275b und der Isolator 274b als neunter Isolator, der Isolator 276a als zehnter Isolator und ein Isolator 276b als elfter Isolator.
  • Des Weiteren wird in dieser Beschreibung und dergleichen das Oxid 230 in einigen Fällen einfach als Oxid bezeichnet. Des Weiteren wird der Leiter 260_1 in einigen Fällen als erster Leiter bezeichnet, der Leiter 260 2 als zweiter Leiter, der Leiter 130a als dritter Leiter und ein Leiter 130b als vierter Leiter. Des Weiteren wird der Leiter 240 in einigen Fällen als Leitung bezeichnet.
  • <Material für eine Halbleitervorrichtung>
  • Nachstehend werden Materialien beschrieben, die für eine Halbleitervorrichtung verwendet werden können.
  • <Substrat>
  • Als Substrat zur Ausbildung der Halbleitervorrichtung kann beispielsweise ein Isolatorsubstrat, ein Halbleitersubstrat oder ein Leitersubstrat verwendet werden. Als Isolatorsubstrat wird beispielsweise ein Glassubstrat, ein Quarzsubstrat, ein Saphirsubstrat, ein stabilisiertes Zirconiumoxid-Substrat (z. B. ein Yttrium-stabilisiertes Zirconiumoxid-Substrat) oder ein Harzsubstrat verwendet. Als Halbleitersubstrat kann beispielsweise ein Halbleitersubstrat aus Silizium, Germanium oder dergleichen oder ein Verbindungshalbleitersubstrat aus Siliziumkarbid, Siliziumgermanium, Galliumarsenid, Indiumphosphid, Zinkoxid oder Galliumoxid verwendet werden. Es wird ein Halbleitersubstrat, in dem ein Isolatorbereich in dem vorstehenden Halbleitersubstrat bereitgestellt ist, wie z. B. ein Silizium-auf-Isolator- (silicon on insulator, SOI-) Substrat, oder dergleichen verwendet. Als Leitersubstrat wird ein Graphitsubstrat, ein Metallsubstrat, ein Legierungssubstrat, ein leitfähiges Harzsubstrat oder dergleichen verwendet. Es wird ein Substrat, das ein Metallnitrid enthält, ein Substrat, das ein Metalloxid enthält, oder dergleichen verwendet. Es wird ein Isolatorsubstrat, das mit einem Leiter oder einem Halbleiter versehen ist, ein Halbleitersubstrat, das mit einem Leiter oder einem Isolator versehen ist, ein Leitersubstrat, das mit einem Halbleiter oder einem Isolator versehen ist, oder dergleichen verwendet. Alternativ kann ein beliebiges dieser Substrate, über dem ein Element bereitgestellt ist, verwendet werden. Als Element, das über dem Substrat bereitgestellt wird, wird ein Kondensator, ein Widerstand, ein Schaltelement, ein lichtemittierendes Element, ein Speicherelement oder dergleichen verwendet.
  • Alternativ kann ein flexibles Substrat als Substrat verwendet werden. Als Verfahren zum Bereitstellen eines Transistors über einem flexiblen Substrat ist ein Verfahren vorhanden, bei dem der Transistor über einem nicht-flexiblen Substrat ausgebildet wird und dann der Transistor abgetrennt und auf das Substrat übertragen wird, das ein flexibles Substrat ist. In diesem Fall wird eine Trennschicht vorzugsweise zwischen dem nicht-flexiblen Substrat und dem Transistor bereitgestellt. Als Substrat kann eine Platte, ein Film oder eine Folie verwendet werden, die/der eine Faser enthält. Das Substrat kann Elastizität aufweisen. Das Substrat kann eine Eigenschaft aufweisen, nach Beendigung eines Biegens oder Ziehens zu seiner ursprünglichen Form zurückzukehren. Alternativ kann das Substrat eine Eigenschaft aufweisen, nicht zu seiner ursprünglichen Form zurückzukehren. Das Substrat weist einen Bereich mit einer Dicke von beispielsweise größer als oder gleich 5 µm und kleiner als oder gleich 700 µm, bevorzugt größer als oder gleich 10 µm und kleiner als oder gleich 500 µm, bevorzugter größer als oder gleich 15 µm und kleiner als oder gleich 300 µm auf. Wenn das Substrat eine kleine Dicke aufweist, kann das Gewicht der Halbleitervorrichtung, die den Transistor beinhaltet, verringert werden. Wenn das Substrat eine kleine Dicke aufweist, kann auch im Falle der Verwendung von Glas oder dergleichen das Substrat Elastizität oder eine Eigenschaft aufweisen, nach Beendigung eines Biegens oder Ziehens zu seiner ursprünglichen Form zurückzukehren. Deshalb kann ein Stoß abgemildert werden, der durch Herunterfallen oder dergleichen auf die Halbleitervorrichtung über dem Substrat einwirkt. Das heißt, dass eine dauerhafte Halbleitervorrichtung bereitgestellt werden kann.
  • Für das Substrat, das ein flexibles Substrat ist, kann beispielsweise ein Metall, eine Legierung, ein Harz, Glas oder eine Faser dieser verwendet werden. Das flexible Substrat weist vorzugsweise einen niedrigeren Längenausdehnungskoeffizienten auf, da eine Verformung aufgrund einer Umgebung unterdrückt wird. Das flexible Substrat wird beispielsweise unter Verwendung eines Materials ausgebildet, dessen Längenausdehnungskoeffizient niedriger als oder gleich 1 × 10-3/K, niedriger als oder gleich 5 × 10-5/K oder niedriger als oder gleich 1 × 10-5/K ist. Beispiele für das Harz umfassen Polyester, Polyolefin, Polyamid (z. B. Nylon oder Aramid), Polyimid, Polycarbonat und Acryl. Im Besonderen wird vorzugsweise Aramid für das flexible Substrat verwendet, da sein Längenausdehnungskoeffizient niedrig ist.
  • <Isolator>
  • Beispiele für einen Isolator umfassen ein isolierendes Oxid, ein isolierendes Nitrid, ein isolierendes Oxynitrid, ein isolierendes Nitridoxid, ein isolierendes Metalloxid, ein isolierendes Metalloxynitrid und ein isolierendes Metallnitridoxid.
  • Der Transistor ist von einem Isolator umschlossen, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasserstoff, aufweist, wodurch stabile elektrische Eigenschaften des Transistors erhalten werden können. Beispielsweise kann ein Isolator, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasserstoff, aufweist, als jeder des Isolators 210, des Isolators 214, des Isolators 222, des Isolators 270a, des Isolators 270b, des Isolators 272a und des Isolators 272b verwendet werden.
  • Der Isolator, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasserstoff, aufweist, kann beispielsweise eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen, die Bor, Kohlenstoff, Stickstoff, Sauerstoff, Fluor, Magnesium, Aluminium, Silizium, Phosphor, Chlor, Argon, Gallium, Germanium, Yttrium, Zirconium, Lanthan, Neodym, Hafnium oder Tantal enthalten.
  • Beispielsweise können der Isolator 210, der Isolator 214, der Isolator 222, der Isolator 270a, der Isolator 270b, der Isolator 272a und der Isolator 272b unter Verwendung eines Metalloxids, wie z. B. Aluminiumoxid, Magnesiumoxid, Galliumoxid, Germaniumoxid, Yttriumoxid, Zirconiumoxid, Lanthanoxid, Neodymoxid, Hafniumoxid, ein Oxid, das Silizium und Hafnium enthält, ein Oxid, das Aluminium und Hafnium enthält, oder Tantaloxid, oder Siliziumnitridoxid oder Siliziumnitrid ausgebildet werden. Es sei angemerkt, dass beispielsweise der Isolator 210, der Isolator 214, der Isolator 222, der Isolator 270a, der Isolator 270b, der Isolator 272a und der Isolator 272b vorzugsweise Aluminiumoxid, Hafniumoxid und dergleichen enthalten.
  • Der Isolator 274a und der Isolator 274b können jeweils beispielsweise derart ausgebildet werden, dass sie eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen, die Bor, Kohlenstoff, Stickstoff, Sauerstoff, Fluor, Magnesium, Aluminium, Silizium, Phosphor, Chlor, Argon, Gallium, Germanium, Yttrium, Zirconium, Lanthan, Neodym, Hafnium oder Tantal enthalten. Beispielsweise wird für den Isolator 274a und den Isolator 274b vorzugsweise Siliziumoxid, Siliziumoxynitrid oder Siliziumnitrid verwendet werden.
  • Vorzugsweise enthalten der Isolator 222, der Isolator 224, der Isolator 250a, der Isolator 250b, der Isolator 252a, der Isolator 252b, der Isolator 276a und der Isolator 276b einen Isolator mit einer hohen relativen Dielektrizitätskonstante. Beispielsweise enthalten der Isolator 222, der Isolator 224, der Isolator 250a, der Isolator 250b, der Isolator 252a und der Isolator 252b jeweils vorzugsweise Galliumoxid, Hafniumoxid, Zirconiumoxid, Oxid, das Aluminium und Hafnium enthält, Oxynitrid, das Aluminium und Hafnium enthält, Oxid, das Silizium und Hafnium enthält, Oxynitrid, das Silizium und Hafnium enthält, Nitrid, das Silizium und Hafnium enthält, oder dergleichen. Alternativ weisen der Isolator 250a und der Isolator 250b jeweils vorzugsweise eine mehrschichtige Struktur aus Siliziumoxid oder Siliziumoxynitrid und einem Isolator mit einer hohen Dielektrizitätskonstante auf. Da Siliziumoxid und Siliziumoxynitrid eine thermische Stabilität aufweisen, ermöglicht eine Kombination von Siliziumoxid oder Siliziumoxynitrid mit einem Isolator mit hoher Dielektrizitätskonstante, dass die mehrschichtige Struktur thermisch stabil ist und eine hohe Dielektrizitätskonstante aufweist. Wenn beispielsweise Aluminiumoxid, Galliumoxid oder Hafniumoxid in jedem der Isolatoren 250a und 250b in Kontakt mit dem Oxid 230 ist, kann verhindert werden, dass Silizium, das in Siliziumoxid oder Siliziumoxynitrid enthalten ist, in das Oxid 230_1c und das Oxid 230_2c eindringt. Wenn beispielsweise in jedem der Isolatoren 250a und 250b Siliziumoxid oder Siliziumoxynitrid in Kontakt mit dem Oxid 230_1c und dem Oxid 230_2c ist, könnten ferner Einfangzentren an der Grenzfläche zwischen Aluminiumoxid, Galliumoxid oder Hafniumoxid und Siliziumoxid oder Siliziumoxynitrid gebildet werden. Die Einfangzentren können in einigen Fällen die Schwellenspannung des Transistors in positiver Richtung verschieben, indem sie Elektronen einfangen.
  • Der Isolator 212, der Isolator 216, der Isolator 280, der Isolator 275a und der Isolator 275b enthalten vorzugsweise einen Isolator mit niedriger relativer Permittivität. Der Isolator 212, der Isolator 216, der Isolator 280, der Isolator 275a und der Isolator 275b enthalten vorzugsweise zum Beispiel Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Siliziumoxid, dem Fluor zugesetzt ist, Siliziumoxid, dem Kohlenstoff zugesetzt ist, Siliziumoxid, dem Kohlenstoff und Stickstoff zugesetzt sind, poröses Siliziumoxid, ein Harz oder dergleichen. Alternativ weisen der Isolator 212, der Isolator 216, der Isolator 280, der Isolator 275a und der Isolator 275b jeweils vorzugsweise eine mehrschichtige Struktur aus einem Harz und einem der folgenden Materialien auf: Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Siliziumoxid, dem Fluor zugesetzt ist, Siliziumoxid, dem Kohlenstoff zugesetzt ist, Siliziumoxid, dem Kohlenstoff und Stickstoff zugesetzt sind, und poröses Siliziumoxid. Wenn Siliziumoxid oder Siliziumoxynitrid, welches thermisch stabil ist, mit einem Harz kombiniert wird, kann die mehrschichtige Struktur eine thermische Stabilität und eine niedrige relative Permittivität aufweisen. Beispiele für das Harz umfassen Polyester, Polyolefin, Polyamid (z. B. Nylon oder Aramid), Polyimid, Polycarbonat und Acryl.
  • <Leiter>
  • Der Leiter 203 1, der Leiter 203 2, der Leiter 205 1, der Leiter 205 2, der Leiter 260 1, der Leiter 260 2, der Leiter 240, der Leiter 130a und der Leiter 130b können unter Verwendung eines Materials ausgebildet werden, das ein oder mehrere Metallelement/e enthält, das/die aus Aluminium, Chrom, Kupfer, Silber, Gold, Platin, Tantal, Nickel, Titan, Molybdän, Wolfram, Hafnium, Vanadium, Niob, Mangan, Magnesium, Zirconium, Beryllium, Indium, Ruthenium und dergleichen ausgewählt wird/werden. Alternativ kann ein Halbleiter mit hoher elektrischer Leitfähigkeit, typischerweise polykristallines Silizium, das ein Verunreinigungselement, wie z. B. Phosphor, enthält, oder ein Silizid, wie z. B. Nickelsilizid, verwendet werden.
  • Für die vorstehend beschriebenen Leiter, insbesondere für den Leiter 260 1 und den Leiter 260_2, kann ein leitfähiges Material verwendet werden, das Sauerstoff und ein Metallelement enthält, das in einem Metalloxid, das für das Oxid 230 verwendet werden kann. Es kann ein leitfähiges Material verwendet werden, das das vorstehende Metallelement und Stickstoff enthält. Beispielsweise kann ein stickstoffhaltiges leitfähiges Material, wie z. B. Titannitrid oder Tantalnitrid, verwendet werden. Es kann Indiumzinnoxid, Indiumoxid, das Wolframoxid enthält, Indiumzinkoxid, das Wolframoxid enthält, Indiumoxid, das Titanoxid enthält, Indiumzinnoxid, das Titanoxid enthält, Indiumzinkoxid oder Indiumzinnoxid, dem Silizium zugesetzt ist, verwendet werden. Indium-Gallium-Zinkoxid, das Stickstoff enthält, kann verwendet werden. Unter Verwendung eines derartigen Materials kann Wasserstoff, der in dem Oxid 230 enthalten ist, in einigen Fällen eingefangen werden. Alternativ kann Wasserstoff, der von einem externen Isolator oder dergleichen eindringt, in einigen Fällen eingefangen werden.
  • Es kann eine Schichtanordnung aus einer Vielzahl von leitfähigen Schichten verwendet werden, die aus den vorstehenden Materialien ausgebildet werden. Beispielsweise kann eine mehrschichtige Struktur verwendet werden, die unter Verwendung einer Kombination aus einem Material, das ein beliebiges der vorstehend aufgeführten Metallelemente enthält, und einem sauerstoffhaltigen leitfähigen Material ausgebildet wird. Alternativ kann auch eine mehrschichtige Struktur verwendet werden, die unter Verwendung einer Kombination aus einem Material, das ein beliebiges der vorstehend aufgeführten Metallelemente enthält, und einem stickstoffhaltigen leitfähigen Material ausgebildet wird. Alternativ kann auch eine mehrschichtige Struktur verwendet werden, die unter Verwendung einer Kombination aus einem Material, das ein beliebiges der vorstehend aufgeführten Metallelemente enthält, einem sauerstoffhaltigen leitfähigen Material und einem stickstoffhaltigen leitfähigen Material ausgebildet wird.
  • Wenn ein Oxid für den Kanalbildungsbereich des Transistors verwendet wird, wird vorzugsweise eine mehrschichtige Struktur, die unter Verwendung eines Materials, das das vorstehend beschriebe Metallelement enthält, und eines sauerstoffhalteigen leitfähigen Materials ausgebildet wird, für die Gate-Elektrode verwendet. In diesem Fall wird das sauerstoffhaltige leitfähige Material vorzugsweise auf der Seite des Kanalbildungsbereichs ausgebildet. In diesem Fall wird das sauerstoffhaltige leitfähige Material vorzugsweise auf der Seite des Kanalbildungsbereichs bereitgestellt, so dass Sauerstoff, der von dem leitfähigen Material abgegeben wird, leicht dem Kanalbildungsbereich zugeführt wird.
  • <Metalloxid>
  • Das Oxid 230 wird vorzugsweise unter Verwendung eines Metalloxids ausgebildet, das als Oxidhalbleiter dient. Im Folgenden wird ein Metalloxid beschrieben, das als Halbleiterschicht und Oxid 230 einer Ausführungsform der vorliegenden Erfindung verwendet werden kann.
  • Ein Oxidhalbleiter enthält vorzugsweise mindestens Indium oder Zink. Insbesondere sind vorzugsweise Indium und Zink enthalten. Außerdem ist vorzugsweise Aluminium, Gallium, Yttrium, Zinn oder dergleichen enthalten. Ferner kann/können ein oder mehrere Element/e enthalten sein, das/die aus Bor, Silizium, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium oder dergleichen ausgewählt wird/werden.
  • Hier wird der Fall in Betracht gezogen, in dem es sich bei dem Oxidhalbleiter um ein In-M-Zn-Oxid handelt, das Indium, ein Element M und Zink enthält. Das Element M ist Aluminium, Gallium, Yttrium, Zinn oder dergleichen. Weitere Elemente, die als Element M verwendet werden können, umfassen Bor, Silizium, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram und Magnesium. Es sei angemerkt, dass zwei oder mehr der vorstehenden Elemente in Kombination als Element M verwendet werden können.
  • [Zusammensetzung eines Metalloxids]
  • Im Folgenden wird die Zusammensetzung eines wolkenartig ausgerichteten Verbundoxidhalbleiters (cloud-aligned composite oxide semiconductor, CAC-OS) beschrieben, der für einen Transistor, der bei einer Ausführungsform der vorliegenden Erfindung offenbart ist, verwendbar ist.
  • In dieser Beschreibung und dergleichen könnte „Kristall mit Ausrichtung bezüglich der c-Achse (c-axis aligned crystal, CAAC)“ oder „wolkenartig ausgerichtetes Verbundmaterial (cloud-aligned composite, CAC)“ angegeben werden. CAAC bezieht sich auf ein Beispiel für eine Kristallstruktur und CAC bezieht sich auf ein Beispiel für eine Funktion oder eine Materialzusammensetzung.
  • Ein CAC-OS oder ein CAC-Metalloxid weist eine leitfähige Funktion in einem Teil des Materials auf und weist eine isolierende Funktion in einem anderen Teil des Materials auf; als Ganzes weist der CAC-OS oder das CAC-Metalloxid eine Funktion eines Halbleiters auf. In dem Fall, in dem der CAC-OS oder das CAC-Metalloxid in einer aktiven Schicht eines Transistors verwendet wird, ermöglicht die leitfähige Funktion, dass Elektronen (oder Löcher) fließen, die als Ladungsträger dienen, und die isolierende Funktion ermöglicht nicht, dass Elektronen fließen, die als Ladungsträger dienen. Durch die komplementäre Wirkung der leitfähigen Funktion und der isolierenden Funktion kann der CAC-OS oder das CAC-Metalloxid eine Schaltfunktion (Ein-/Ausschaltfunktion) aufweisen. In dem CAC-OS oder dem CAC-Metalloxid kann eine Trennung der Funktionen jede Funktion maximieren.
  • Der CAC-OS oder das CAC-Metalloxid umfasst leitfähige Bereiche und isolierende Bereiche. Die leitfähigen Bereiche weisen die vorstehend beschriebene leitfähige Funktion auf, und die isolierenden Bereiche weisen die vorstehend beschriebene isolierende Funktion auf. In einigen Fällen sind die leitfähigen Bereiche und die isolierenden Bereiche in der Größenordnung von Nanoteilchen in dem Material getrennt. In einigen Fällen sind die leitfähigen Bereiche und die isolierenden Bereiche in dem Material ungleichmäßig verteilt. Die leitfähigen Bereiche werden in einigen Fällen wolkenartig gekoppelt beobachtet, wobei ihre Grenzen unscharf sind.
  • Des Weiteren weisen in einigen Fällen in dem CAC-OS oder dem CAC-Metalloxid die leitfähigen Bereiche und die isolierenden Bereiche jeweils eine Größe von größer als oder gleich 0,5 nm und kleiner als oder gleich 10 nm, bevorzugt größer als oder gleich 0,5 nm und kleiner als oder gleich 3 nm auf, und sie sind in dem Material dispergiert.
  • Des Weiteren enthält der CAC-OS oder das CAC-Metalloxid Komponenten mit verschiedenen Bandlücken. Der CAC-OS oder das CAC-Metalloxid enthält beispielsweise eine Komponente mit einer großen Lücke aufgrund des isolierenden Bereichs und eine Komponente mit einer kleinen Lücke aufgrund des leitfähigen Bereichs. Im Falle einer derartigen Zusammensetzung fließen Ladungsträger hauptsächlich in der Komponente mit einer kleinen Lücke. Die Komponente mit einer kleinen Lücke komplementiert die Komponente mit einer großen Lücke, und Ladungsträger fließen auch in der Komponente mit einer großen Lücke in Zusammenhang mit der Komponente mit einer kleinen Lücke. Folglich kann in dem Fall, in dem der vorstehend beschriebene CAC-OS oder das CAC-Metalloxid in einem Kanalbildungsbereich eines Transistors verwendet wird, eine hohe Stromtreiberfähigkeit im Durchlasszustand des Transistors, d. h. ein hoher Durchlassstrom und eine hohe Feldeffektbeweglichkeit, erhalten werden.
  • Mit anderen Worten: Der CAC-OS oder das CAC-Metalloxid kann als Matrix-Verbundmaterial oder Metall-Matrix-Verbundmaterial bezeichnet werden.
  • [Struktur eines Metalloxids]
  • Ein Oxidhalbleiter wird in einen einkristallinen Oxidhalbleiter und in einen nicht-einkristallinen Oxidhalbleiter unterteilt. Beispiele für einen nicht-einkristallinen Oxidhalbleiter umfassen einen kristallinen Oxidhalbleiter mit Ausrichtung bezüglich der c-Achse (c-axis-aligned crystalline oxide semiconductor, CAAC-OS), einen polykristallinen Oxidhalbleiter, einen nanokristallinen Oxidhalbleiter (nanocrystalline oxide semiconductor, nc-OS), einen amorph-ähnlichen Oxidhalbleiter (a-ähnlichen OS) und einen amorphen Oxidhalbleiter.
  • Der CAAC-OS weist eine Ausrichtung bezüglich der c-Achse auf, seine Nanokristalle sind in Richtung der a-b-Ebene verbunden, und seine Kristallstruktur weist eine Verzerrung auf. Es sei angemerkt, dass sich eine Verzerrung ein Abschnitt ist, in dem sich die Richtung einer Gitteranordnung zwischen einem Bereich mit einer gleichmäßigen Gitteranordnung und einem anderen Bereich mit einer gleichmäßigen Gitteranordnung in einem Bereich verändert, in dem die Nanokristalle verbunden sind.
  • Die Form des Nanokristalls ist grundsätzlich Sechseck. Jedoch ist die Form nicht immer ein regelmäßiges Sechseck und ist in einigen Fällen ein unregelmäßiges Sechseck. Eine fünfeckige Gitteranordnung, eine siebeneckige Gitteranordnung und dergleichen sind in einigen Fällen in der Verzerrung enthalten. Es sei angemerkt, dass selbst in der Nähe der Verzerrung in dem CAAC-OS keine deutliche Kristallkorngrenze beobachtet werden kann. Das heißt, dass die Bildung einer Korngrenze aufgrund der Verzerrung einer Gitteranordnung unterdrückt wird. Das liegt wahrscheinlich daran, dass der CAAC-OS dank einer niedrigen Dichte der Anordnung von Sauerstoffatomen in Richtung der a-b-Ebene, eines interatomaren Bindungsabstands, der durch Ersatz eines Metallelements verändert wird, und dergleichen eine Verzerrung tolerieren kann.
  • Der CAAC-OS neigt dazu, eine geschichtete Kristallstruktur (auch als mehrschichtige Struktur bezeichnet) aufzuweisen, bei der eine Schicht, die Indium und Sauerstoff enthält (nachstehend In-Schicht) und eine Schicht, die das Element M, Zink und Sauerstoff enthält (nachstehend (M,Zn)-Schicht) übereinander angeordnet sind. Es sei angemerkt, dass Indium und das Element M durcheinander ersetzt werden können und dann, wenn das Element M der (M,Zn)-Schicht durch Indium ersetzt wird, die Schicht auch als (In,M,Zn)-Schicht bezeichnet werden kann. Wenn Indium in der In-Schicht durch das Element M ersetzt wird, kann auch die Schicht auch als (In,M)-Schicht bezeichnet werden.
  • Der CAAC-OS ist ein Oxidhalbleiter mit hoher Kristallinität. Im Gegensatz dazu ist es weniger wahrscheinlich, dass in dem CAAC-OS eine Verringerung der Elektronenbeweglichkeit aufgrund der Korngrenze auftritt, da keine deutliche Korngrenze beobachtet werden kann. Ein Eindringen von Verunreinigungen, eine Bildung von Defekten oder dergleichen könnte die Kristallinität eines Oxidhalbleiters verringern. Dies bedeutet, dass der CAAC-OS nur kleine Mengen an Verunreinigungen und Defekten (z. B. Sauerstofffehlstellen) aufweist. Daher ist ein Oxidhalbleiter, der einen CAAC-OS enthält, physikalisch stabil. Deshalb ist der Oxidhalbleiter, der einen CAAC-OS enthält, wärmebeständig und weist eine hohe Zuverlässigkeit auf.
  • In dem nc-OS weist ein mikroskopischer Bereich (zum Beispiel ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 10 nm, insbesondere ein Bereich mit einer Größe von größer als oder gleich 1 nm und kleiner als oder gleich 3 nm) eine regelmäßige Atomanordnung auf. Es gibt keine Regelmäßigkeit der Kristallausrichtung zwischen unterschiedlichen Nanokristallen in dem nc-OS. Daher wird keine Ausrichtung des gesamten Films beobachtet. Deshalb kann man den nc-OS von einem a-ähnlichen OS oder einem amorphen Oxidhalbleiter in Abhängigkeit von einem Analyseverfahren nicht unterscheiden.
  • Ein a-ähnlicher OS weist eine Struktur auf, die zwischen derjenigen des nc-OS und derjenigen des amorphen Oxidhalbleiters liegt. Der a-ähnliche OS enthält einen Hohlraum oder einen Bereich mit niedriger Dichte. Das heißt, dass der a-ähnliche OS im Vergleich zu dem nc-OS und dem CAAC-OS eine niedrige Kristallinität aufweist.
  • Ein Oxidhalbleiter kann verschiedene Strukturen aufweisen, die verschiedene unterschiedliche Eigenschaften zeigen. Zwei oder mehr von dem amorphen Oxidhalbleiter, dem polykristallinen Oxidhalbleiter, dem a-ähnlichen OS, dem nc-OS und dem CAAC-OS können in einem Oxidhalbleiter einer Ausführungsform der vorliegenden Erfindung enthalten sein.
  • [Transistor, der den Oxidhalbleiter enthält]
  • Als Nächstes wird der Fall beschrieben, in dem der Oxidhalbleiter für einen Transistor verwendet wird.
  • Es sei angemerkt, dass dann, wenn der Oxidhalbleiter für einen Transistor verwendet wird, kann der Transistor eine hohe Feldeffektbeweglichkeit aufweisen. Außerdem kann der Transistor eine hohe Zuverlässigkeit aufweisen.
  • Vorzugsweise wird ein Oxidhalbleiter mit einer niedrigen Ladungsträgerdichte für den Transistor verwendet. Um die Ladungsträgerdichte des Oxidhalbleiters zu verringern, wird die Verunreinigungskonzentration in dem Oxidhalbleiter verringert, so dass die Dichte der Defektzustände verringert werden kann. In dieser Beschreibung und dergleichen wird ein Zustand mit niedriger Verunreinigungskonzentration und niedriger Dichte der Defektzustände als hochreiner intrinsischer oder im Wesentlichen hochreiner intrinsischer Zustand bezeichnet. Beispielsweise wird ein Oxidhalbleiter verwendet, dessen Ladungsträgerdichte niedriger als 8 × 1011/cm3, bevorzugt niedriger als 1 × 1011/cm3 und bevorzugter niedriger als 1 × 1010/cm3, und höher als oder gleich 1 × 10-9/cm3 ist.
  • Ein hochreiner intrinsischer oder im Wesentlichen hochreiner intrinsischer Oxidhalbleiter weist in einigen Fällen eine niedrige Dichte der Defektzustände und dementsprechend eine niedrige Dichte der Einfangzustände auf.
  • Eine Ladung, die von den Einfangzuständen in dem Oxidhalbleiter eingefangen wird, benötigt eine lange Zeit, bis sie freigesetzt werden, und sie kann sich wie feste Ladung verhalten. Daher weist ein Transistor, dessen Kanalbildungsbereich in einem Oxidhalbleiter mit hoher Dichte der Einfangzuständen gebildet wird, in einigen Fällen instabile elektrische Eigenschaften auf.
  • Um stabile elektrische Eigenschaften des Transistors zu erhalten, ist es effektiv, die Konzentration von Verunreinigungen in dem Oxidhalbleiter zu verringern. Um die Konzentration von Verunreinigungen in dem Oxidhalbleiter zu verringern, wird vorzugsweise die Konzentration von Verunreinigungen in einem Film verringert, der dem Oxidhalbleiter benachbart ist. Als Beispiele für die Verunreinigungen werden Wasserstoff, Stickstoff, ein Alkalimetall, ein Erdalkalimetall, Eisen, Nickel, Silizium und dergleichen angegeben.
  • [Verunreinigungen]
  • Hier wird der Einfluss von Verunreinigungen in dem Oxidhalbleiter beschrieben.
  • Wenn Silizium oder Kohlenstoff, welche Elemente der Gruppe 14 sind, in dem Oxidhalbleiter enthalten ist, werden Defektzustände gebildet. Deshalb werden die Silizium- oder Kohlenstoffkonzentration in dem Oxidhalbleiter und in der Nähe einer Grenzfläche zu dem Oxidhalbleiter (durch Sekundärionen-Massenspektrometrie (SIMS) gemessen) auf niedriger als oder gleich 2 × 1018 Atome/cm3, und bevorzugt niedriger als oder gleich 2 × 1017 Atome/cm3 eingestellt.
  • Wenn der Oxidhalbleiter ein Alkalimetall oder ein Erdalkalimetall enthält, werden in einigen Fällen Defektzustände gebildet und Ladungsträger erzeugt. Daher ist es wahrscheinlich, dass sich ein Transistor, der einen ein Alkalimetall oder ein Erdalkalimetall enthaltenden Oxidhalbleiter enthält, selbstleitend verhält. Deshalb wird vorzugsweise die Alkalimetall- oder Erdalkalimetallkonzentration des Oxidhalbleiters verringert. Insbesondere wird die durch SIMS gemessene Alkalimetall- oder Erdalkalimetallkonzentration in dem Oxidhalbleiter niedriger als oder gleich 1 × 1018 Atome/cm3, und bevorzugt niedriger als oder gleich 2 × 1016 Atome/cm3 eingestellt.
  • Wenn der Oxidhalbleiter Stickstoff enthält, wird der Oxidhalbleiter durch Erzeugung von Elektronen, die als Ladungsträger dienen, und einen Anstieg der Ladungsträgerdichte leicht zum n-Typ. Daher ist es wahrscheinlich, dass sich ein Transistor, dessen Halbleiter einen Stickstoff enthaltenden Oxidhalbleiter enthält, selbstleitend verhält. Aus diesem Grund wird Stickstoff in dem Oxidhalbleiter vorzugsweise so weit wie möglich verringert; die durch SIMS gemessene Stickstoffkonzentration wird beispielsweise auf niedriger als 5 × 1019 Atome/cm3, bevorzugt niedriger als oder gleich 5 × 1018 Atome/cm3, bevorzugter niedriger als oder gleich 1 × 1018 Atome/cm3 und noch bevorzugter niedriger als oder gleich 5 × 1017 Atome/cm3 eingestellt.
  • Wasserstoff, der in einem Oxidhalbleiter enthalten ist, reagiert mit Sauerstoff, der an ein Metallatom gebunden ist, zu Wasser und erzeugt daher in einigen Fällen Sauerstofffehlstellen. Infolge des Eindringens von Wasserstoff in die Sauerstofffehlstellen wird in einigen Fällen Elektronen, die als Ladungsträger dienen, erzeugt. In einigen Fällen ruft ferner eine Bindung eines Teils von Wasserstoff an Sauerstoff, der an ein Metallatom gebunden ist, eine Erzeugung eines Elektrons hervor, das als Ladungsträger dient. Daher ist es wahrscheinlich, dass sich ein Transistor, der einen Wasserstoff enthaltenden Oxidhalbleiter enthält, selbstleitend verhält. Dementsprechend wird Wasserstoff in dem Oxidhalbleiterfilm vorzugsweise so weit wie möglich verringert. Insbesondere ist die durch SIMS gemessene Wasserstoffkonzentration niedriger als 1 × 1020 Atome/cm3, bevorzugt niedriger als 1 × 1019 Atome/cm3, bevorzugter niedriger als 5 × 1018 Atome/cm3 und noch bevorzugter niedriger als 1 × 1018 Atome/cm3 eingestellt.
  • Wenn ein Oxidhalbleiter mit ausreichend verringerter Verunreinigungskonzentration für einen Kanalbildungsbereich in einem Transistor verwendet wird, kann der Transistor stabile elektrische Eigenschaften aufweisen.
  • <Herstellungsverfahren der Halbleitervorrichtung>
  • Als Nächstes wird ein Herstellungsverfahren der Halbleitervorrichtung der vorliegenden Erfindung, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, anhand von 7A bis 7C bis 18A bis 18C beschrieben. 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A sind Draufsichten. 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B sind Querschnitte entlang den Strichpunktlinien A1-A2 in 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A. 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C und 18C sind Querschnitte entlang den Strichpunktlinien A3-A4 in 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A.
  • Zuerst wird ein Substrat (nicht dargestellt) vorbereitet, und der Isolator 210 wird über dem Substrat ausgebildet. Der Isolator 210 kann durch ein Sputterverfahren, ein chemisches Gasphasenabscheidungs- (chemical vapor deposition, CVD-) Verfahren, ein Molekularstrahlepitaxie- (molecular beam epitaxy, MBE-) Verfahren, ein Laserstrahlverdampfungs- (pulsed laser deposition, PLD-) Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Es sei angemerkt, dass CVD-Verfahren in ein plasmaunterstütztes CVD- (plasma enhanced CVD, PECVD-) Verfahren, bei dem Plasma verwendet wird, ein thermisches CVD- (TCVD-) Verfahren, bei dem Wärme verwendet wird, ein Photo-CVD-Verfahren, bei dem Licht verwendet wird, und dergleichen unterteilt werden können. Außerdem kann das CVD-Verfahren je nach Quellengas in ein Metall-CVD- (MCVD-) Verfahren und ein metallorganisches CVD- (MOCVD-) Verfahren umfassen.
  • Unter Verwendung des PECVD-Verfahrens kann ein qualitativ hochwertiger Film bei einer relativ niedrigen Temperatur ausgebildet werden. Des Weiteren wird bei einem thermischen CVD-Verfahren kein Plasma verwendet, und daher verursacht es weniger Plasmaschäden an einem Gegenstand. Beispielsweise könnte eine Leitung, eine Elektrode, ein Element (z. B. Transistor oder Kondensator) oder dergleichen, die/das in einer Halbleitervorrichtung enthalten ist, durch Empfangen von Ladungen vom Plasma aufgeladen werden. In diesem Fall könnten die akkumulierten Ladungen die Leitung, die Elektrode, das Element oder dergleichen beschädigen, die/das in der Halbleitervorrichtung enthalten ist. Im Gegensatz dazu werden dann, wenn ein thermisches CVD-Verfahren, bei dem kein Plasma verwendet wird, zum Einsatz kommt, keine solchen Plasmaschäden verursacht, und es kann die Ausbeute der Halbleitervorrichtung erhöht werden. Ein thermisches CVD-Verfahren verursacht bei der Abscheidung keine Plasmaschäden, so dass ein Film mit wenigen Defekten erhalten werden kann.
  • Auch ein ALD-Verfahren verursacht geringere Schäden an einem Gegenstand. Ein ALD-Verfahren verursacht bei der Abscheidung keine Plasmaschäden, so dass ein Film mit wenigen Defekten erhalten werden kann.
  • Im Unterschied zu einem Abscheidungsverfahren, bei dem Teilchen abgeschieden werden, die von einem Target oder dergleichen abgegeben werden, wird bei einem CVD-Verfahren und einem ALD-Verfahren ein Film durch eine Reaktion an einer Oberfläche eines Gegenstandes ausgebildet. Daher ermöglichen ein CVD-Verfahren und ein ALD-Verfahren fast unabhängig von der Form eines Gegenstandes eine vorteilhafte Stufenabdeckung. Insbesondere ermöglicht ein ALD-Verfahren eine ausgezeichnete Stufenabdeckung und eine ausgezeichnete Gleichmäßigkeit der Dicke und kann beispielsweise zum Bedecken einer Oberfläche einer Öffnung mit einem hohen Seitenverhältnis vorteilhaft verwendet werden. Andererseits weist ein ALD-Verfahren eine relativ niedrige Abscheidungsrate auf; daher ist es mitunter vorzuziehen, dass ein ALD-Verfahren mit einem weiteren Abscheidungsverfahren mit hoher Abscheidungsrate, wie z. B. einem CVD-Verfahren, kombiniert wird.
  • Wenn ein CVD-Verfahren oder ein ALD-Verfahren verwendet wird, kann die Zusammensetzung eines auszubildenden Films durch ein Verhältnis der Durchflussraten der Quellengase gesteuert werden. Beispielsweise kann durch ein CVD-Verfahren oder ein ALD-Verfahren ein Film mit einer bestimmten Zusammensetzung in Abhängigkeit von einem Verhältnis der Durchflussraten der Quellengase ausgebildet werden. Außerdem kann mittels eines CVD-Verfahrens oder eines ALD-Verfahrens ein Film ausgebildet werden, dessen Zusammensetzung sich stetig verändert, indem das Verhältnis der Durchflussraten der Quellengase während der Ausbildung des Films geändert wird. In dem Fall, in dem der Film ausgebildet wird, während das Verhältnis der Durchflussraten der Quellengase geändert wird, kann im Vergleich zu dem Fall, in dem der Film unter Verwendung einer Vielzahl von Abscheidungskammern ausgebildet wird, die Zeit, die zur Filmausbildung benötigt wird, verringert werden, da die Zeit, die zum Transfer und zum Regulieren des Drucks benötigt wird, wegfällt. Daher können Halbleitervorrichtungen mit verbesserter Produktivität hergestellt werden.
  • Bei dieser Ausführungsform wird Aluminiumoxid als Isolator 210 durch ein Sputterverfahren ausgebildet. Der Isolator 210 kann eine mehrschichtige Struktur aufweisen. Beispielsweise kann die mehrschichtige Struktur ausgebildet werden, indem ein Aluminiumoxid durch ein Sputterverfahren ausgebildet wird und ein Aluminiumoxid durch ein ALD-Verfahren über dem Aluminiumoxid ausgebildet wird. Alternativ kann die mehrschichtige Struktur ausgebildet werden, indem ein Aluminiumoxid durch ein ALD-Verfahren ausgebildet wird und ein Aluminiumoxid durch ein Sputterverfahren über dem Aluminiumoxid ausgebildet wird.
  • Als Nächstes wird ein leitfähiger Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, über dem Isolator 210 ausgebildet. Der leitfähige Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Der leitfähige Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, kann ein mehrschichtiger Film sein. Bei dieser Ausführungsform wird Wolfram als leitfähiger Film ausgebildet, der zu dem Leiter 203_1 und dem Leiter 203_2 wird.
  • Als Nächstes wird der leitfähige Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, durch ein Lithographieverfahren verarbeitet, um den Leiter 203_1 und den Leiter 203 2 auszubilden.
  • Bei dem Lithographieverfahren wird zuerst ein Fotolack durch eine Maske belichtet. Als Nächstes wird ein belichteter Bereich unter Verwendung einer Entwicklerlösung entfernt oder bleibt übrig, so dass eine Fotolackmaske ausgebildet wird. Dann wird ein Ätzen durch die Fotolackmaske ausgeführt. Die Fotolackmaske wird ausgebildet, indem beispielsweise der Fotolack unter Verwendung von KrF-Excimerlaserlicht, ArF-Excimerlaserlicht, extrem ultraviolettem (EUV-) Licht oder dergleichen belichtet wird. Alternativ kann eine Flüssigkeitsimmersionstechnik zum Einsatz kommen, bei der man einen Abschnitt zwischen einem Substrat und einer Projektionslinse mit einer Flüssigkeit (z. B. Wasser) füllt, um eine Belichtung durchzuführen. Anstelle des vorstehend genannten Lichts kann ein Elektronenstrahl oder ein Ionenstrahl verwendet werden. Es sei angemerkt, dass im Falle der Verwendung eines Elektronenstrahls oder eines lonenstrahls keine Fotomaske notwendig ist. Um die Fotolackmaske zu entfernen, kann eine Trockenätzbehandlung, wie z. B. Veraschung, oder eine Nassätzbehandlung verwendet werden. Alternativ kann eine Nassätzbehandlung nach einer Trockenätzbehandlung durchgeführt werden. Als weitere Alternative kann eine Trockenätzbehandlung nach einer Nassätzbehandlung durchgeführt werden.
  • Eine Hartmaske, die aus einem Isolator oder einem Leiter ausgebildet ist, kann anstellte der Fotolackmaske verwendet werden. In dem Fall, in dem eine Hartmaske verwendet wird, kann eine Hartmaske mit einer gewünschten Form auf die folgende Weise ausgebildet werden: Ein isolierender Film oder ein leitfähiger Film, welcher das Material der Hartmaske ist, wird über dem leitfähigen Film ausgebildet, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, eine Fotolackmaske wird darüber ausgebildet, und dann wird das Material der Hartmaske geätzt. Das Ätzen des leitfähigen Films, der zu dem Leiter 203 1 und dem Leiter 203 2 wird, kann nach dem Entfernen der Fotolackmaske oder ohne Entfernung dieser durchgeführt werden. Im letzteren Fall kann die Fotolackmaske während des Ätzens entfernt werden. Die Hartmaske kann durch Ätzen entfernt werden, nachdem der leitfähige Film geätzt worden ist, der zu dem Leiter 203 1 und dem Leiter 203 2 wird. Die Hartmaske muss nicht in dem Fall entfernt werden, in dem das Material der Hartmaske den folgenden Prozess nicht beeinflusst oder im folgenden Prozess genutzt werden kann.
  • Als Trockenätzvorrichtung kann eine kapazitiv gekoppelte Plasma- (capacitively coupled plasma, CCP-) Ätzvorrichtung verwendet werden, die parallele Plattenelektroden beinhaltet. Die kapazitiv gekoppelte Plasma-Ätzvorrichtung, die die parallelen Plattenelektroden beinhaltet, kann eine Struktur aufweisen, bei der eine Hochfrequenzleistung an eine der parallelen Plattenelektroden angelegt wird. Alternativ kann die kapazitiv gekoppelte Plasma-Ätzvorrichtung eine Struktur aufweisen, bei der unterschiedliche Hochfrequenzleistungen an eine der parallelen Plattenelektroden angelegt werden. Alternativ kann die kapazitiv gekoppelte Plasma-Ätzvorrichtung eine Struktur aufweisen, bei der Hochfrequenzleistungen mit der gleichen Frequenz an die parallelen Plattenelektroden angelegt werden. Alternativ kann die kapazitiv gekoppelte Plasma-Ätzvorrichtung eine Struktur aufweisen, bei der Hochfrequenzleistungen mit unterschiedlichen Frequenzen an die parallelen Plattenelektroden angelegt werden. Alternativ kann eine Trockenätzvorrichtung verwendet werden, die eine hochdichte Plasmaquelle beinhaltet. Als Trockenätzvorrichtung, die eine hochdichte Plasmaquelle beinhaltet, kann beispielsweise eine induktiv gekoppelte Plasma- (inductively coupled plasma, ICP-) Ätzvorrichtung verwendet werden.
  • Als Nächstes wird ein Isolierfilm, der zu dem Isolator 212 wird, über dem Isolator 210, dem Leiter 203_1 und dem Leiter 203 2 ausgebildet. Der Isolierfilm, der zu dem Isolator 212 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxid als Isolierfilm, der zu dem Isolator 212 wird, durch ein CVD-Verfahren ausgebildet.
  • Hier ist die Dicke des Isolierfilms, der zu dem Isolator 212 wird, vorzugsweise größer als oder ebenso groß wie die Dicke des Leiters 203_1 und der Dicke des Leiters 203_2. Wenn beispielsweise die Dicke des Leiters 203_1 und die Dicke des Leiters 203_2 jeweils 1 sind, ist die Dicke des Isolierfilms, der zu dem Isolator 212 wird, größer als oder gleich 1 und kleiner als oder gleich 3. Bei dieser Ausführungsform sind die Dicke des Leiters 203 1 und die Dicke des Leiters 203 2 150 nm und die Dicke des Isolierfilms, der zu dem Isolator 212 wird, ist 350 nm.
  • Als Nächstes wird eine chemische-mechanische Polier- (CMP-) Behandlung an dem Isolierfilm, der zu dem Isolator 212 wird, durchgeführt, so dass ein Teil des Isolierfilms, der zu dem Isolator 212 wird, entfernt wird und eine Oberfläche des Leiters 203_1 und eine Oberfläche des Leiters 203_2 freigelegt werden. Daher können der Leiter 203_1, der Leiter 203_2 und der Isolator 212, deren Oberseiten eben sind, ausgebildet werden (siehe 7A bis 7C).
  • Hier wird ein Verfahren zum Ausbilden des Leiters 203 1 und des Leiters 203 2, das sich von dem vorstehenden Verfahren unterscheidet, nachstehend beschrieben.
  • Anschließend wird der Isolator 212 über dem Isolator 210 ausgebildet. Der Isolator 212 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Dann werden Öffnungen in dem Isolator 212 derart ausgebildet, dass sie den Isolator 210 erreichen. Beispiele für die Öffnungen umfassen Nuten und Schlitze. Bereiche, in denen die Öffnungen ausgebildet werden, können als Öffnungsabschnitte bezeichnet werden. Die Öffnungen können durch Nassätzen ausgebildet werden; jedoch wird Trockenätzen zur Mikrostrukturierung bevorzugt. Der Isolator 210 ist vorzugsweise ein Isolator, der beim Ausbilden der Nut durch Ätzen des Isolators 212 als Ätzstoppfilm dient. In dem Fall, in dem beispielsweise ein Siliziumoxidfilm als Isolator 212 verwendet wird, in dem die Nut ausgebildet werden soll, wird der Isolator 210 vorzugsweise ausgebildet, indem ein Siliziumnitridfilm, ein Aluminiumoxidfilm oder ein Hafniumoxidfilm verwendet wird.
  • Nach dem Ausbilden der Öffnungen wird ein leitfähiger Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, ausgebildet. Der leitfähige Film enthält vorzugsweise einen Leiter, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff aufweist. Beispielsweise kann Tantalnitrid, Wolframnitrid oder Titannitrid verwendet werden. Alternativ kann auch ein mehrschichtiger Film verwendet werden, der unter Verwendung von dem Leiter und Tantal, Wolfram, Titan, Molybdän, Aluminium, Kupfer oder einer Molybdän-Wolframlegierung ausgebildet wird. Der leitfähige Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Bei dieser Ausführungsform weist der leitfähige Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, eine mehrschichtige Struktur auf. Zuerst wird Tantalnitrid oder ein mehrschichtiger Film aus Tantalnitrid und darüber ausgebildetem Titannitrid durch ein Sputterverfahren ausgebildet. Unter Verwendung eines solchen Metallnitrids für eine untere Schicht des leitfähigen Films, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, kann verhindert werden, dass ein Metall, das leicht diffundiert, wie z. B. Kupfer, aus dem Leiter 203 1 und dem Leiter 203 2 nach außen diffundiert, selbst wenn das Metall für eine obere Schicht des leitfähigen Films, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, die nachstehend beschrieben werden, verwendet wird.
  • Als Nächstes wird die obere Schicht des leitfähigen Films, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, ausgebildet. Der leitfähige Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, kann durch ein Plattierungsverfahren, ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird als leitfähiger Film der oberen Schicht des leitfähigen Films, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, ein niederohmiges leitfähiges Material, wie z. B. Kupfer, ausgebildet.
  • Als Nächstes werden die obere Schicht des leitfähigen Films, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, und die untere Schicht des leitfähigen Films, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, durch eine CMP-Behandlung teilweise entfernt, um den Isolator 212 freizulegen. Als Ergebnis bleibt der leitfähige Film, der zu dem Leiter 203_1 und dem Leiter 203_2 wird, nur in den Öffnungsabschnitten übrig. Auf diese Weise können der Leiter 203 1 und der Leiter 203 2, deren Oberseiten eben sind, ausgebildet werden. Es sei angemerkt, dass der Isolator 212 in einigen Fällen durch die CMP-Behandlung teilweise entfernt wird. Das Vorstehende ist die Beschreibung des unterschiedlichen Ausbildungsverfahrens des Leiters 203_1 und des Leiters 203_2.
  • Als Nächstes wird der Isolator 214 über dem Leiter 203 1 und dem Leiter 203 2 ausgebildet. Der Isolator 214 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumnitrid als der Isolator 214 durch ein CVD-Verfahren ausgebildet. Selbst wenn ein Metall, das in den Leiter 203_1 und den Leiter 203_2 leicht diffundiert, wie z. B. Kupfer, für den Isolator 214 verwendet wird, kann die Verwendung eines Isolators, durch den Kupfer schwer durchgeht, wie Siliziumnitrid, als Isolator 214 verhindern, dass das Metall in die Schichten oberhalb des Isolators 214 diffundiert.
  • Als Nächstes wird der Isolator 216 über dem Isolator 214 ausgebildet. Der Isolator 216 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxid als Isolator 216 durch ein CVD-Verfahren ausgebildet.
  • Dann wurde eine Vertiefung in dem Isolator 214 und dem Isolator 216 ausgebildet. Beispiele für die Vertiefung umfassen ein Loch und eine Öffnung. Die Vertiefung kann durch Nassätzen ausgebildet werden; jedoch wird Trockenätzen zur Mikrostrukturierung bevorzugt.
  • Nach dem Ausbilden der Vertiefungen wird ein leitfähiger Film, der zu dem Leiter 205_1a und dem Leiter 205_2a wird, ausgebildet. Der leitfähige Film, der dem Leiter 205_1a und dem Leiter 205_2a wird, enthält vorzugsweise einen Leiter, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff aufweist. Beispielsweise kann Tantalnitrid, Wolframnitrid oder Titannitrid verwendet werden. Alternativ kann auch ein mehrschichtiger Film verwendet werden, der unter Verwendung von dem Leiter und Tantal, Wolfram, Titan, Molybdän, Aluminium, Kupfer oder einer Molybdän-Wolfram legierung ausgebildet wird. Der leitfähige Film, der zu dem Leiter 205_1a und dem Leiter 205_2a wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Bei dieser Ausführungsform wird Tantalnitrid durch ein Sputterverfahren als leitfähiger Film ausgebildet, der zu dem Leiter 205_1a und dem Leiter 205_2a wird.
  • Als Nächstes wird ein leitfähiger Film, der zu dem Leiter 205_1a und dem Leiter 205_2a wird, über dem leitfähigen Film, der zu dem Leiter 205_1b und dem Leiter 205_2b wird, ausgebildet. Der leitfähige Film, der zu dem Leiter 205_1b und dem Leiter 205_2b wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Bei dieser Ausführungsform wird als leitfähiger Film, der zu dem Leiter 205_1b und dem Leiter 205_2b wird, Titannitrid durch ein CVD-Verfahren ausgebildet und Wolfram wird durch ein CVD-Verfahren über dem Titannitrid ausgebildet.
  • Als Nächstes wird eine CMP-Behandlung durchgeführt, so dass der leitfähige Film, der zu dem Leiter 205_1a und dem Leiter 205_2a wird, und der leitfähige Film, der zu dem Leiter 205_1b und dem Leiter 205 2b wird, die sich über den Isolator 216 befinden, entfernt werden. Als Ergebnis bleiben der leitfähige Film, der zu dem Leiter 205_1a und dem Leiter 205_2a wird, und der leitfähige Film, der zu dem Leiter 205_1b und dem Leiter 205_2b wird, nur in den Vertiefungen übrig; auf diese Weise können der Leiter 205_1und der Leiter 205_2, deren Oberseite eben sind, ausgebildet werden (siehe 7A, 7B und 7C).
  • Als Nächstes wird der Isolator 220 über dem Isolator 216, dem Leiter 205 1 und dem Leiter 205_2 ausgebildet. Der Isolator 220 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Dann wird der Isolator 222 über dem Isolator 220 ausgebildet. Der Isolator 222 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Dann wird der Isolator 224 über dem Isolator 222 ausgebildet. Der Isolator 224 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Als Nächstes wird vorzugsweise eine erste Wärmebehandlung durchgeführt. Die erste Wärmebehandlung kann bei einer Temperatur von höher als oder gleich 250 °C und niedriger als oder gleich 650 °C, bevorzugt höher als oder gleich 300 °C und niedriger als oder gleich 500 °C, bevorzugter höher als oder gleich 320 °C und niedriger als oder gleich 450 °C durchgeführt werden. Die erste Wärmebehandlung wird in Stickstoff, einer Inertgasatmosphäre oder einer Atmosphäre durchgeführt, die ein Oxidationsgas mit 10 ppm oder mehr, 1 % oder mehr oder 10 % oder mehr enthält. Die erste Wärmebehandlung kann unter reduziertem Druck durchgeführt werden. Alternativ kann die erste Wärmebehandlung auf die folgende Weise durchgeführt werden: Eine Wärmebehandlung wird in Stickstoff oder einer Inertgasatmosphäre durchgeführt, und dann wird eine weitere Wärmebehandlung in einer Atmosphäre, die ein Oxidationsgas mit 10 ppm oder mehr, 1 % oder mehr oder 10 % oder mehr enthält, durchgeführt, um abgegebenen Sauerstoff zu kompensieren. Durch die erste Wärmebehandlung können beispielsweise Verunreinigungen, wie z. B. Wasserstoff und Wasser, die in dem Isolator 224 enthalten sind, entfernt werden. Alternativ kann bei der ersten Wärmebehandlung eine Plasmabehandlung unter Verwendung von Sauerstoff unter reduziertem Druck durchgeführt werden. Die Plasmabehandlung unter Verwendung von Sauerstoff wird vorzugsweise zum Beispiel mit einer Einrichtung durchgeführt, die eine Stromquelle zum Erzeugen von hochdichtem Plasma unter Verwendung von Mikrowellen beinhaltet. Alternativ kann eine Stromquelle zum Anlegen einer Hochfrequenz (HF) an eine Seite des Substrats bereitgestellt werden. Die Verwendung des hochdichten Plasmas ermöglicht, dass hochdichte Sauerstoffradikale gebildet werden, und das Anlegen der HF an die Seite des Substrats ermöglicht, dass Sauerstoffradikale, die durch das hochdichte Plasma erzeugt werden, in effizienter Weise in den Isolator 224 eingeführt werden. Alternativ kann, nachdem eine Plasmabehandlung unter Verwendung eines Inertgases mit der Einrichtung durchgeführt worden ist, eine Plasmabehandlung unter Verwendung von Sauerstoff durchgeführt werden, um abgegebenen Sauerstoff zu kompensieren. Es sei angemerkt, dass die erste Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird.
  • Diese Wärmebehandlung kann auch nach dem Abscheiden des Isolators 220, nach dem Abscheiden des Isolators 222 und nach dem Abscheiden des Isolators 224 durchgeführt werden. Obwohl jede Wärmebehandlung unter den Bedingungen für die Wärmebehandlung durchgeführt werden kann, wird die Wärmebehandlung nach dem Ausbilden des Isolators 220 vorzugsweise in einer stickstoffhaltigen Atmosphäre durchgeführt.
  • Bei dieser Ausführungsform wird die erste Wärmebehandlung eine Stunde lang in einer Stickstoffatmosphäre bei 400 °C durchgeführt, nachdem der Isolator 224 ausgebildet worden ist.
  • Als Nächstes werden ein Oxidfilm 230A und ein Oxidfilm 230B in dieser Reihenfolge über dem Isolator 224 ausgebildet (siehe 7A bis 7C). Es sei angemerkt, dass der Oxidfilm 230A und der Oxidfilm 230B vorzugsweise sukzessiv ausgebildet, ohne dabei der Luft ausgesetzt zu sein. Wenn die Oxidfilme ausgebildet werden, ohne dabei der Luft ausgesetzt zu sein, kann verhindert werden, dass sich Verunreinigungen oder Feuchtigkeit in Luft an den Oxidfilm 230A heften/heftet, so dass eine Grenzfläche zwischen den Oxidfilmen 230A und 230B sowie die Umgebung der Grenzfläche sauber gehalten werden können.
  • Die Oxidfilme 230A und der Oxidfilm 230B können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • In dem Fall, in dem die Oxidfilme 230A und 230B beispielsweise durch ein Sputterverfahren ausgebildet werden, wird Sauerstoff oder ein Gasgemisch aus Sauerstoff und einem Edelgas als Sputtergas verwendet. Durch Erhöhung des Anteils an Sauerstoff im Sputtergas kann die Menge an überschüssigem Sauerstoff in dem zu abscheidenden Oxidfilm erhöht werden. In dem Fall, in dem die Oxidfilme 230A und 230B durch ein Sputterverfahren ausgebildet werden, kann das vorstehend beschriebene In-M-Zn-Oxidtarget verwendet werden.
  • Insbesondere wird beim Ausbilden des Oxidfilms 230A ein Teil von Sauerstoff, der im Sputtergas enthalten ist, in einigen Fällen dem Isolator 224 zugeführt.
  • Es sei angemerkt, dass der Anteil an Sauerstoff im Sputtergas zum Ausbilden des Oxidfilms 230A bevorzugt 70 % oder höher, bevorzugter 80 % oder höher und noch bevorzugter 100 % ist.
  • Wenn der Oxidfilm 230B ausgebildet wird, wird der Anteil an Sauerstoff im Sputtergas auf höher als oder gleich 1 % und niedriger als oder gleich 30 %, bevorzugt höher als oder gleich 5 % und niedriger als oder gleich 20 % eingestellt, so dass ein sauerstoffarmer Oxidhalbleiter ausgebildet wird. Ein Transistor, der einen sauerstoffarmen Oxidhalbleiter enthält, kann eine relativ hohe Feldeffektbeweglichkeit aufweisen.
  • Es sei angemerkt, dass dann, wenn ein sauerstoffarmer Oxidhalbleiter als Oxidfilm 230B verwendet wird, ein Oxidfilm, der überschüssigen Sauerstoff enthält, vorzugsweise als Oxidfilm 230A verwendet wird. Die Sauerstoffdotierbehandlung kann nach dem Ausbilden des Oxidfilms 230A durchgeführt werden.
  • Bei dieser Ausführungsform wird der Oxidfilm 230A durch ein Sputterverfahren unter Verwendung eines Targets ausgebildet, das In, Ga, Zn mit einem Atomverhältnis von 1:3:4 enthält, und der Oxidfilm 230B wird durch ein Sputterverfahren unter Verwendung eines Targets ausgebildet, das In, Ga, Zn mit einem Atomverhältnis von 4:2:4,1 enthält.
  • Danach kann eine zweite Wärmebehandlung durchgeführt werden. Für die zweite Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Durch die zweite Wärmebehandlung können beispielsweise Verunreinigungen, wie z. B. Wasserstoff und Wasser, die in den Oxidfilmen 230A und 230B enthalten sind, entfernt werden. Bei dieser Ausführungsform wird eine Behandlung eine Stunde lang in einer Stickstoffatmosphäre bei 400 °C durchgeführt, und sukzessive wird eine weitere Behandlung eine Stunde lang in einer Sauerstoffatmosphäre bei 400 °C durchgeführt.
  • Als Nächstes werden der Oxidfilm 230A und der Oxidfilm 230B zu Inselformen verarbeitet, um das Oxid 230a und das Oxid 230b auszubilden. Zu diesem Zeitpunkt wird der Isolator 224 in einem Bereich geätzt, der sich mit dem Oxid 230a und dem Oxid 230b nicht überlappt, und die Oberfläche des Isolators 222 wird in einigen Fällen freigelegt (siehe 8A bis 8C).
  • Hier wird das Oxid 230 derart ausgebildet, dass es sich mindestens teilweise mit dem Leiter 205 überlappen. Eine Seitenfläche der Oxide 230 ist vorzugsweise im Wesentlichen senkrecht zu der Oberseite des Isolators 222, wobei in diesem Fall eine Vielzahl der Transistoren 200 mit hoher Dichte in einer kleinen Fläche bereitgestellt wird. Es sei angemerkt, dass ein Winkel, der von der Seitenfläche des Oxids 230 und der Oberseite des Isolators 222 gebildet wird, ein spitzer Winkel sein kann. In diesem Fall ist der Winkel, der von der Seitenfläche des Oxids 230 und der Oberseite des Isolators 222 gebildet wird, vorzugsweise größer.
  • Das Oxid 230 weist eine gekrümmte Oberfläche zwischen der Seitenfläche und der Oberseite auf. Das heißt, dass ein Endabschnitt der Seitenfläche und ein Endabschnitt der Oberseite vorzugsweise gekrümmt sind (eine derartige gekrümmte Form wird auch als abgerundete Form bezeichnet). Der Krümmungsradius der gekrümmten Oberfläche an einem Endabschnitt des Oxids 230b ist größer als oder gleich 3 nm und kleiner als oder gleich 10 nm, bevorzugt größer als oder gleich 5 nm und kleiner als oder gleich 6 nm.
  • Es sei angemerkt, dass dann, wenn die Endabschnitte nicht winklig sind, die Abdeckung mit Filmen, die später im Filmausbildungsprozess ausgebildet werden, verbessert werden kann.
  • Es sei angemerkt, dass die Oxidfilme durch ein Lithographieverfahren verarbeitet werden können. Die Verarbeitung kann durch ein Trockenätzverfahren oder ein Nassätzverfahren durchgeführt werden. Ein Trockenätzverfahren ist zur feinen Bearbeitung geeignet.
  • Eine Hartmaske, die aus einem Isolator oder einem Leiter ausgebildet ist, kann anstellte der Fotolackmaske als Ätzmaske verwendet werden. In dem Fall, in dem eine Hartmaske verwendet wird, kann eine Hartmaske mit einer gewünschten Form auf die folgende Weise ausgebildet werden: Ein isolierender Film oder ein leitfähiger Film, welcher das Material der Hartmaske ist, wird über dem Oxidfilm 230B ausgebildet, eine Fotolackmaske wird darüber ausgebildet, und dann wird das Material der Hartmaske geätzt. Das Ätzen der Oxidfilme 230A und 230B kann nach dem Entfernen der Fotolackmaske oder ohne Entfernung dieser durchgeführt werden. Im letzteren Fall kann die Fotolackmaske während des Ätzens entfernt werden. Die Hartmaske kann durch Ätzen entfernt werden, nachdem die Oxidfilme 230A und 230B geätzt worden sind. Die Hartmaske muss nicht in dem Fall entfernt werden, in dem das Material der Hartmaske den folgenden Prozess nicht beeinflusst oder im folgenden Prozess genutzt werden kann.
  • In einigen Fällen verursacht eine Behandlung, wie z. B. Trockenätzen, das in dem vorstehenden Prozess durchgeführt wird, dass sich Verunreinigungen aufgrund eines Ätzgases oder dergleichen an eine Oberfläche des Oxids 230a, des Oxids 230b oder dergleichen heften oder in diese diffundieren. Die Verunreinigung ist beispielsweise Fluor oder Chlor.
  • Um die Verunreinigungen zu entfernen, wird eine Reinigung durchgeführt. Als Reinigung kann eine beliebige der folgenden Behandlungen allein oder in einer geeigneten Kombination durchgeführt werden: eine Nassreinigung mittels einer Reinigungslösung oder dergleichen, eine Plasmabehandlung unter Verwendung von Plasma, eine Reinigung durch eine Wärmebehandlung und dergleichen.
  • Die Nassreinigung kann mittels einer wässrigen Lösung durchgeführt werden, in der Oxalsäure, Phosphorsäure, Flusssäure oder dergleichen mit kohlensäurehaltigem Wasser oder reinem Wasser verdünnt ist. Alternativ kann eine Ultraschallreinigung mit reinem Wasser oder kohlensäurehaltigem Wasser durchgeführt werden. Bei dieser Ausführungsform wird eine Ultraschallreinigung mit reinem Wasser oder kohlensäurehaltigem Wasser durchgeführt.
  • Als Nächstes kann eine dritte Wärmebehandlung durchgeführt werden. Für die dritte Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Es sei angemerkt, dass die dritte Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird. Bei dieser Ausführungsform wird die dritte Wärmebehandlung nicht durchgeführt.
  • Als Nächstes wird ein Oxidfilm, der zu dem Oxid 230c und dem Oxid 230b wird, über dem Isolator 222 ausgebildet und verarbeitet, um das Oxid 230c auszubilden (siehe 9A bis 9C).
  • Der Oxidfilm, der zu dem Oxid 230c wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Der Oxidfilm, der zu dem Oxid 230c wird, kann zu einer Inselform verarbeitet werden, um das Oxid 230c auszubilden. Wenn der Oxidfilm, der zu dem Oxid 230c wird, vor der Ausbildung des Isolators 250a, des Isolators 250b, des Leiters 260_1 und des Leiters 260 2 zu einer Inselform verarbeitet wird, kann ein Teil des Oxidfilms, der zu dem Oxid 230c wird, das sich unterhalb des Isolators 250a, des Isolators 250b, des Leiters 260_1 und des Leiters 260_2 befindet, die in einem späteren Prozess ausgebildet werden, entfernt werden. Daher wird der Oxidfilm, der zu den Oxiden 230c wird, für benachbarte Zellen getrennt und der Leckstrom zwischen den Zellen kann verhindert werden, was vorzuziehen ist.
  • Der Oxidfilm, der zu dem Oxid 230c wird, kann durch ein Trockenätzverfahren und ein Nassätzverfahren verarbeitet werden.
  • Als Nächstes werden ein Isolierfilm 250, ein Isolierfilm 252, ein leitfähiger Film 260A, ein leitfähiger Film 260B, ein Isolierfilm 270 und ein Isolierfilm 271 in dieser Reihenfolge über dem Isolator 222 und dem Oxid 230c ausgebildet (siehe 9A bis 9C).
  • Der isolierende Film 250 und der Isolierfilm 252 können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Dabei kann dann, wenn der Isolierfilm 252 in einer Sauerstoff enthaltenden Atmosphäre durch ein Sputterverfahren ausgebildet wird, Sauerstoff dem Isolierfilm 250 zugesetzt werden.
  • Hier kann eine vierte Wärmebehandlung durchgeführt werden. Für die vierte Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Die vierte Wärmebehandlung kann die Feuchtigkeitskonzentration und die Wasserstoffkonzentration in dem isolierenden Film 250 verringern. Es sei angemerkt, dass die vierte Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird.
  • Der leitfähige Film 260A und der leitfähige Film 260B können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen abgeschieden werden.
  • Der isolierende Film 270 und der Isolierfilm 271 können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Insbesondere wird der Isolierfilm 270 vorzugsweise durch ein ALD-Verfahren ausgebildet. Wenn der Isolierfilm 270 durch ein ALD-Verfahren abgeschieden wird, kann die Filmdicke ungefähr 0,5 nm bis 10 nm inklusive, vorzugsweise ungefähr 0,5 nm bis 3 nm inklusive sein. Es sei angemerkt, dass die Ausbildung des Isolierfilms 270 weggelassen werden kann.
  • Der Isolierfilm 271 kann als Hartmaske verwendet werden, die verwendet wird, wenn der leitfähige Film 260A und der leitfähige Film 260B verarbeitet werden. Des Weiteren kann der Isolierfilm 271 eine mehrschichtige Struktur aufweisen. Beispielsweise können Siliziumnitridoxid und Siliziumnitrid über dem Siliziumnitridoxid bereitgestellt werden.
  • Hier kann eine fünfte Wärmebehandlung durchgeführt werden. Für die Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Es sei angemerkt, dass die fünfte Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird.
  • Als Nächstes wird der isolierende Film 271 durch ein Lithographieverfahren geätzt, um den Isolator 271a und den Isolator 271b auszubilden. Dann werden der Isolierfilm 250, der Isolierfilm 252, der leitfähige Film 260A, der leitfähige Film 260B und der Isolierfilm 270 unter Verwendung des Isolators 271a und des Isolators 271b als Hartmasken geätzt, um den Isolator 250a, den Isolator 252a, den Leiter 260_1a, den Leiter 260_1 b, den Isolator 270a, den Isolator 250b, den Isolator 252b, den Leiter 260 2a, den Leiter 260_2b und den Isolator 270b (siehe 10A bis 10C)
  • Hier verjüngt sich ein Querschnitt einer Struktur, die den Isolator 250a, den Isolator 252a, den Leiter 260_1a, den Leiter 260_1b und den Isolator 270a beinhaltet, vorzugsweise so wenig wie möglich. Ein Querschnitt einer Struktur, die den Isolator 250b, den Isolator 252b, den Leiter 260 2a, den Leiter 260 2b und den Isolator 270b beinhaltet, verjüngt sich ebenfalls vorzugsweise so wenig wie möglich. Ein Winkel zwischen der Unterseite des Oxids 230 und jeder der Seitenflächen des Isolators 250a, des Isolators 252a, des Leiters 260_1a, des Leiters 260_1b und des Isolators 270a ist vorzugsweise größer als oder gleich 80° und kleiner als oder gleich 100°. Ein Winkel zwischen der Unterseite des Oxids 230 und jeder der Seitenflächen des Isolators 250b, des Isolators 252b, des Leiters 260 2a, des Leiters 260 2b und des Isolators 270b ist ebenfalls vorzugsweise größer als oder gleich 80° und kleiner als oder gleich 100°. In diesem Fall ist es wahrscheinlich, dass der Isolator 275a und der Isolator 274a in einem späteren Ausbildungsschritt des Isolators 275a und des Isolators 274a verbleiben. Es ist ebenfalls wahrscheinlich, dass der Isolator 275b und der Isolator 274b verbleiben, wenn der Isolator 275b und der Isolator 274b ausgebildet werden.
  • Es sei angemerkt, dass ein oberer Abschnitt des Oxids 230c in einem Bereich, in dem er sich nicht mit dem Isolator 250a und dem Isolator 250b überlappt, durch das vorstehende Ätzen geätzt werden kann. In diesem Fall ist das Oxid 230c in einem Bereich, in dem er sich mit dem Isolator 250a und dem Isolator 250b überlappt, dicker als in dem Bereich, in dem er sich nicht mit dem Isolator 250a und dem Isolator 250b überlappt.
  • Als Nächstes wird ein Isolierfilm 272 derart ausgebildet, dass er das Oxid 230c, den Isolator 250a, den Isolator 252a, den Leiter 260 1, den Isolator 270a, den Isolator 271a, den Isolator 250b, den Isolator 252b, den Leiter 260 2, den Isolator 270b und den Isolator 271b bedeckt. Der isolierende Film 272 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen abgeschieden werden. Bei dieser Ausführungsform wird Aluminiumoxid als Isolierfilm 272 durch ein ALD-Verfahren ausgebildet (siehe 11A bis 11C).
  • Der Bereich 231 und der Übergangsbereich 232 können dabei durch ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen ausgebildet werden. Das Ion kann das Oxid 230 in dem Bereich, der sich mit dem Isolator 250a und dem Isolator 250b überlappt, nicht erreichen, während das Ion das Oxid 230 in dem Bereich, der sich mit dem Isolator 250a und dem Isolator 250b nicht überlappt, erreichen kann; daher können der Bereich 231 und der Übergangsbereich 232 in selbstjustierender Weise ausgebildet werden. Des Weiteren können Schäden an dem Oxid 230 während der Implantation verringert werden, indem das vorstehend beschriebene Verfahren über den Isolierfilm 272 durchgeführt wird.
  • In dem Fall, in dem eine Massentrennung durch ein lonendotierungsverfahren, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen durchgeführt wird, können die zuzusetzende Ionenspezies und ihre Konzentration in geeigneter Weise gesteuert werden. In dem Fall, in dem andererseits keine Massentrennung durgeführt wird, können Ionen mit hoher Konzentration in kurzer Zeit zugesetzt werden. Alternativ kann auch ein lonendotierungsverfahren zum Einsatz kommen, bei dem atomische oder molekulare Cluster erzeugt und ionisiert werden. Anstelle des Begriffs „Dotierstoff“ kann der Begriff „Ion“, „Donator“, „Akzeptor“, „Verunreinigung“, „Element“ oder dergleichen verwendet werden.
  • Als Dotierstoff wird das Element, das Sauerstofffehlstellen bildet, das Element, das an Sauerstofffehlstellen gebunden wird, oder dergleichen verwendet. Typische Beispiele für das Element sind Wasserstoff, Bor, Kohlenstoff, Stickstoff, Fluor, Phosphor, Schwefel, Chlor, Titan und ein Edelgaselement. Typische Beispiele für das Edelgaselement sind Helium, Neon, Argon, Krypton und Xenon.
  • Als Nächstes wird der Isolierfilm 275 ausgebildet. Der isolierende Film 275 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren oder ein ALD-Verfahren ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxid als der Isolierfilm 275 durch ein CVD-Verfahren ausgebildet (siehe 12A bis 12C).
  • Als Nächstes wird der Isolierfilm 275 einem anisotropen Ätzen unterzogen, wodurch das Oxid 230c, der Isolierfilm 272 und der Isolierfilm 275 in das Oxid 230_1c, den Isolator 272a, den Isolator 275a, das Oxid 230_2c, den Isolator 272b und den Isolator 275b verarbeitet werden. Der Isolator 275a wird derart ausgebildet, dass er in Kontakt mit dem Isolator 272a ist, und der Isolator 275b wird derart ausgebildet, dass er in Kontakt mit dem Isolator 272b ist. Als anisotropes Ätzen wird vorzugsweise ein Trockenätzen durchgeführt. Auf diese Weise können das Oxid 230c, der Isolierfilm 272 und der Isolierfilm 275 in Bereichen auf einer Ebene, die im Wesentlichen parallel zu der Oberfläche des Substrats ist, entfernt werden, so dass das Oxid 230_1c, das Oxid 230_2c, der Isolator 275a und der Isolator 275b in selbstjustierender Weise ausgebildet werden können (siehe 13A bis 13C).
  • Als Nächstes wird ein Isolierfilm 274 ausgebildet. Der Isolierfilm 274 wird vorzugsweise in einer Atmosphäre ausgebildet, die Stickstoff und/oder Wasserstoff enthält. In diesem Fall werden Sauerstofffehlstellen hauptsächlich in einem Bereich des Oxids 230b gebildet, der sich weder mit dem Isolator 250a noch mit dem Isolator 250b überlappt, und die Sauerstofffehlstellen und Verunreinigungselemente, wie z. B. Stickstoff oder Wasserstoff, werden aneinander gebunden, was zu einer Erhöhung der Ladungsträgerdichte führt. Auf diese Weise können der Bereich 231 und der Übergangsbereich 232 mit verringertem Widerstand ausgebildet werden. Insbesondere können in dem Bereich 231 Sauerstofffehlstellen dank der Ausbildung des Isolierfilms 274 zusätzlich zu Sauerstofffehlstellen, die durch die Ionenimplantation gebildet werden, gebildet werden; daher kann der Bereich 231 eine höhere Ladungsträgerdichte aufweisen. Für den Isolierfilm 274 kann beispielsweise Siliziumnitrid oder Siliziumnitridoxid durch ein CVD-Verfahren abgeschieden werden. Bei dieser Ausführungsform wird Siliziumnitridoxid für den Isolierfilm 274 verwendet. Der Isolierfilm 274 und das Oxid 230b werden dabei in Bereichen des Oxids 230b, die sich mit dem Isolator 275a und dem Isolator 275b überlappen, nicht in Kontakt miteinander; daher können übermäßige Bindungen von Sauerstofffehlstellen des Oxids 230b, die durch Ausbildung des Isolierfilms 274 erzeugt werden, und Verunreinigungselementen, wie z. B. Stickstoff oder Wasserstoff, verhindert werden (siehe 14A bis 14C).
  • Auf diese Weise können bei dem Verfahren zum Herstellen einer Halbleitervorrichtung, die bei dieser Ausführungsform beschrieben wird, selbst bei einem miniaturisierten Transistor, dessen Kanallänge ungefähr 10 nm bis 30 nm ist, ein Source-Bereich und ein Drain-Bereich dank der Ausbildung des Isolierfilms 274 in selbstjustierender Weise ausgebildet werden. Daher können sehr kleine oder in hohem Maße integrierte Halbleitervorrichtungen mit hoher Ausbeute hergestellt werden.
  • Als Nächstes wird der Isolierfilm 274 einem anisotropen Ätzen unterzogen, um den Isolator 274a und den Isolator 274b auszubilden. Als anisotropes Ätzen wird vorzugsweise ein Trockenätzen durchgeführt. Auf diese Weise wird der Isolierfilm 274 in Bereichen auf der Ebene, die im Wesentlichen parallel zu der Oberfläche des Substrats ist, entfernt, so dass er Isolator 274a und der Isolator 274b in selbstjustierender Weise ausgebildet werden können (15A bis 15C).
  • Als Nächstes wird ein Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, ausgebildet. Der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, dient als Dielektrika des Kondensators 100a und des Kondensators 100b. Daher wird der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, vorzugsweise unter Verwendung eines Isolierfilms mit einer hohen Dielektrizitätskonstante ausgebildet. Beispielsweise kann ein Isolator verwendet werden, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält. Für den Isolator, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält, kann vorzugsweise Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet.
  • Des Weiteren kann der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, eine mehrschichtige Struktur aufweisen, die zwei oder mehr Materialien aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, einem Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), und dergleichen aufweist. Bei dieser Ausführungsform werden Hafniumoxid, Aluminiumoxid und Hafniumoxid in dieser Reihenfolge durch ein ALD-Verfahren ausgebildet werden.
  • Als Nächstes wird ein leitfähiger Film, der zu dem Leiter 130a und dem Leiter 130b wird, ausgebildet. Der ein leitfähiger Film, der zu dem Leiter 130a und dem Leiter 130b wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Als Nächstes wird ein Teil des leitfähigen Films, der zu dem Leiter 130a und dem Leiter 130b wird, durch ein Lithographieverfahren geätzt, um den Leiter 130a und den Leiter 130b auszubilden. Ein Teil des Isolierfilms, der zu dem Isolator 276a und dem Isolator 276b wird, kann sukzessiv geätzt werden, um den Isolator 276a und den Isolator 276b auszubilden. In diesem Fall können unterschiedliche Ätzgase für das Ätzen des Teils des leitfähigen Films, der zu dem Leiter 130a und dem Leiter 130b wird, und das Ätzen des Teils des Isolierfilms, der zu dem Isolator 276a und dem Isolator 276b wird, verwendet werden (siehe 16A bis 16C).
  • Als Nächstes wird der Isolator 280 ausgebildet. Der Isolator 280 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Alternativ kann der Isolator 280 durch ein Rotationsbeschichtungsverfahren, ein Tauchverfahren, ein Tröpfchenabgabeverfahren (wie z. B. ein Tintenstrahlverfahren), ein Druckverfahren (wie z. B. Siebdruck oder ein Offsetdruck), ein Verfahren mit einer Rakelschneide (doctor knife), ein Walzenbeschichtungsverfahren, ein Vorhangbeschichtungsverfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxynitrid für den Isolator 280 verwendet.
  • Der Isolator 280 weist vorzugsweise derart ausgebildet wird, dass er eine ebene Oberseite auf. Beispielsweise kann der Isolator 280 gleich nach dem Ausbilden eine ebene Oberseite aufweisen. Alternativ kann der Isolator 280 beispielsweise eine ebene Oberseite aufweisen, indem der Isolator oder dergleichen nach dem Ausbilden von der Oberseite derart entfernt wird, dass die Oberseite parallel zu einer Referenzoberfläche, wie z. B. einer Rückseite des Substrats, wird. Eine derartige Behandlung wird als Planarisierungsbehandlung bezeichnet. Als Planarisierungsbehandlung kann beispielsweise eine chemische-mechanische Polier- (CMP-) Behandlung, eine Trockenätzbehandlung oder dergleichen durchgeführt werden. Bei dieser Ausführungsform wird eine CMP-Behandlung als Planarisierungsbehandlung durchgeführt. Es sei angemerkt, dass die Oberseite des Isolators 280 nicht notwendigerweise eine Ebenheit aufweist.
  • Als Nächstes wird eine Öffnung, die den Bereich 231 des Oxids 230 erreicht, in dem Isolator 280 ausgebildet (siehe 17A bis 17C). Die Öffnung wird durch ein Lithographieverfahren ausgebildet. Dabei wird die Öffnung derart bereitgestellt, dass der Leiter 240 in Kontakt mit einer Seitenfläche des Isolators 274a und einer Seitenfläche des Isolators 274b sein kann. Die Öffnung wird vorzugsweise unter einer Bedingung ausgebildet, bei der der Isolator 274a und der Isolator 274b kaum geätzt werden. Mit anderen Worten: Die Ätzrate des Isolators 280 ist vorzugsweise höher als diejenige des Isolators 274a und des Isolators 274b. Wenn die Ätzrate des Isolators 274a und des Isolators 274b auf 1 eingestellt wird, wird die Ätzrate des Isolators 280 vorzugsweise auf 5 oder mehr, bevorzugter 10 oder mehr eingestellt. Bei einer solchen Öffnungsbedingung kann sich die Öffnung in selbstjustierender Weise in der Nähe des Bereichs 231 befinden; auf diese Weise kann ein sehr kleiner Transistor hergestellt werden. In einem Lithographieprozess kann ein zulässiger Umfang der Fehlausrichtung des Leiters 260_1, des Leiters 260 2 und der Öffnung erweitert werden; daher kann die Ausbeute verbessert werden.
  • Der Bereich 231 kann dabei der Ionenimplantation durch ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen unterzogen werden. Aufgrund des Isolators 280 können Ionen außer in der Öffnung das Oxid 230 nicht erreichen. Mit anderen Worten: Ionen werden in die Öffnung in selbstjustierender Weise implantiert. Infolge dieser Ionenimplantation kann die Ladungsträgerdichte des Bereichs 231 in der Öffnung erhöht werden und daher kann in einigen Fällen der Kontaktwiderstand zwischen dem Leiter 240 und dem Bereich 231 verringert werden.
  • In dem Fall, in dem eine Massentrennung durch ein lonendotierungsverfahren, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen durchgeführt wird, können die zuzusetzende Ionenspezies und ihre Konzentration in geeigneter Weise gesteuert werden. In dem Fall, in dem andererseits keine Massentrennung durgeführt wird, können Ionen mit hoher Konzentration in kurzer Zeit zugesetzt werden. Alternativ kann auch ein lonendotierungsverfahren zum Einsatz kommen, bei dem atomische oder molekulare Cluster erzeugt und ionisiert werden. Anstelle des Begriffs „Dotierstoff“ kann der Begriff „Ion“, „Donator“, „Akzeptor“, „Verunreinigung“, „Element“ oder dergleichen verwendet werden.
  • Als Dotierstoff wird das Element, das Sauerstofffehlstellen bildet, das Element, das an Sauerstofffehlstellen gebunden wird, oder dergleichen verwendet. Typische Beispiele für das Element sind Wasserstoff, Bor, Kohlenstoff, Stickstoff, Fluor, Phosphor, Schwefel, Chlor, Titan und ein Edelgaselement. Typische Beispiele für das Edelgaselement sind Helium, Neon, Argon, Krypton und Xenon.
  • Als Nächstes wird ein leitfähiger Film, der zu dem Leiter 240 wird, ausgebildet. Der leitfähige Film, der zu dem Leiter 240 wird, weist vorzugsweise eine mehrschichtige Struktur auf, die einen Leiter mit einer Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, beinhaltet. Beispielsweise kann eine mehrschichtige Struktur aus Tantalnitrid, Titannitrid oder dergleichen und Wolfram, Molybdän, Kupfer oder dergleichen zum Einsatz kommen. Der leitfähige Film, der zu dem Leiter 240 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Als Nächstes wird eine CMP-Behandlung durchgeführt, um den leitfähigen Film zu entfernen, der zu dem Leiter 240 wird, der sich über dem Isolator 280 befindet. Als Ergebnis bleibt der leitfähige Film nur in der Öffnung übrig, so dass der Leiter 240 mit einer ebenen Oberseite ausgebildet werden kann (siehe 18A bis 18C).
  • Des Weiteren kann der Leiter 240 ausgebildet werden, nachdem Aluminiumoxid an einem Seitenwandabschnitt der Öffnung ausgebildet worden ist. Indem Aluminiumoxid an dem Seitenwandabschnitt der Öffnung ausgebildet wird, kann der Durchgang von Sauerstoff von außen verhindert werden und die Oxidation des Leiters 240 kann verhindert werden. Des Weiteren kann verhindert werden, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aus dem Leiter 240 nach außen diffundieren. Das Aluminiumoxid kann ausgebildet werden, indem Aluminiumoxid in der Öffnung durch ein ALD-Verfahren oder dergleichen ausgebildet und dann ein anisotropes Ätzen durchgeführt wird.
  • Durch die vorstehenden Schritte kann die Halbleitervorrichtung hergestellt werden, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, wie in 1A bis 1C dargestellt.
  • <Modifikationsbeispiel der Halbleitervorrichtung>
  • In der vorstehenden Beschreibung wird die Halbleitervorrichtung, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, als Strukturbeispiel angegeben; jedoch ist die Halbleitervorrichtung dieser Ausführungsform nicht auf dieses Beispiel beschränkt. Beispielsweise kann, wie in 20 dargestellt, eine Struktur zum Einsatz kommen, bei der eine Zelle 600 und eine Zelle 601 mit einer Struktur, die derjenigen der Zelle 600 ähnlich ist, über einen Kondensatorabschnitt verbunden sind. Es sei angemerkt, dass in dieser Beschreibung die Halbleitervorrichtung, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, als Zelle bezeichnet wird. Für die Strukturen des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b kann auf die vorstehenden Beschreibungen des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b verwiesen werden.
  • 20 ist ein Querschnitt der Zelle 600, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, und der Zelle 601 mit einer Struktur, die derjenigen der Zelle 600 ähnlich ist, die über einen Kondensatorabschnitt verbunden sind.
  • Wie in 20 gezeigt, dient der Leiter 130b, der als die andere Elektrode des Kondensators 100b dient, der in die Zelle 600 enthalten ist, auch als die andere Elektrode eines Kondensators, der in der Zelle 601 enthalten ist. Des Weiteren dient der Leiter 130a, der als die andere Elektrode des Kondensators 100a dient, der in der Zelle 600 enthalten ist, auch als die andere Elektrode eines Kondensators, der in der benachbarten Zelle auf der linken Seite der Zelle 600 enthalten ist, obwohl nicht gezeigt ist. Das Gleiche gilt auch für die Zelle an der Zelle auf der rechten Seite der Zelle 601. Daher kann ein Zellenarray ausgebildet werden. Bei dieser Struktur des Zellenarrays kann der Raum zwischen den benachbarten Zellen verringert werden; daher kann die projizierte Fläche des Zellenarrays verkleinert werden und eine hohe Integration kann erzielt werden.
  • Wenn, wie vorstehend beschrieben, der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b ausgebildet werden, um die bei dieser Ausführungsform beschriebenen Strukturen aufzuweisen, kann die Fläche der Zelle verkleinert werden und die Halbleitervorrichtung kann miniaturisiert oder in hohem Maße integriert werden.
  • [Konfiguration eines Zellenarrays]
  • 21 stellt ein Beispiel für ein Zellenarray dieser Ausführungsform dar. Beispielsweise können die Zellen, die jeweils die in 20 dargestellte Struktur aufweisen, in einer Matrix angeordnet werden, um ein Zellenarray zu bilden.
  • 21 ist ein Schaltplan, der eine Ausführungsform zeigt, bei der die Struktur der Zelle in 20 in einer Matrix angeordnet ist. In dem Zellenarray, das in 21 gezeigt wird, erstrecken sich Leitungen BL in einer Zeilenrichtung und erstrecken sich Leitungen WL in einer Spaltenrichtung.
  • Wie in 21 dargestellt, ist die Source oder der Drain jedes der Transistoren 200a und 200b, die in der Zelle enthalten sind, elektrisch mit der gemeinsamen Leitung BL (BL01, BL02 und BL03) verbunden. Des Weiteren ist auch die Leitung BL elektrisch mit der Source oder dem Drain jedes der Transistoren 200a und 200b verbunden, die in der Zeilenrichtung angeordneten Zellen 600 und 601 enthalten sind. Das erste Gate des Transistors 200a und das erste Gate des Transistors 200b, die in der Zelle 600 enthalten sind, werden elektrisch mit unterschiedlichen Leitungen WL (WL01 bis WL06) verbunden. Des Weiteren sind diese Leitungen WL elektrisch mit den ersten Gates der Transistoren 200a und den ersten Gates der Transistoren 200b verbunden, die in den Zellen 600 enthalten sind, die in der Spaltenrichtung angeordnet sind.
  • In 21 ist beispielsweise der Leiter 240 elektrisch mit der BL02 verbunden, der Leiter 260 1 ist elektrisch mit der WL03 verbunden und der Leiter 260 2 ist elektrisch mit der WL04 verbunden, wie in der Zelle 600 gezeigt, die mit der BL02, der WL03 und der WL04 verbunden ist.
  • Zusätzlich können der Transistor 200a und der Transistor 200b, die in jeder der Zelle 600 und der Zelle 601 enthalten sind, jeweils mit einem zweiten Gate BG versehen sein. Die Schwellenspannung des Transistors kann durch ein Potential, das an das BG angelegt wird, gesteuert werden. Das BG ist mit einem Transistor 400 verbunden, und das Potential, das an das BG angelegt wird, kann durch den Transistor 400 gesteuert werden. Des Weiteren sind der Leiter 130a des Kondensators 100a und der Leiter 130b des Kondensators 100b, die in der Zelle 600 enthalten sind, elektrisch mit unterschiedlichen Leitungen PL verbunden.
  • Des Weiteren stellt 22 eine schematische Ansicht dar, die eine Anordnung der Leitungen WL und der Oxide 230 in dem in 21 gezeigten Schaltplan zeigt. Wie in 22 gezeigt, werden die Oxide 230 und die Leitungen WL in einer Matrix angeordnet; auf diese Weise kann die Halbleitervorrichtung in dem in 21 gezeigten Schaltplan ausgebildet werden. Dabei werden die Leitungen BL vorzugsweise in einer Schicht bereitgestellt, die sich von denjenigen der Leitungen WL und der Oxiden 230 unterscheidet.
  • Des Weiteren sind die Oxide 230 und die Leitungen WL derart bereitgestellt, dass die langen Seiten der Oxide 230 im Wesentlichen senkrecht zu der Erstreckungsrichtung der Leitungen WL in 22 sind; jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise ist, wie in 23 gezeigt, die lange Seite des Oxids 230 nicht senkrecht zu der Erstreckungsrichtung der Leitungen WL und die lange Seite des Oxids 230 kann schräg zu der Erstreckungsrichtung der Leitungen WL sein. Beispielsweise können das Oxid 230 und die Leitung WL derart bereitgestellt werden, dass ein Winkel zwischen der langen Seite des Oxids 230 und der Leitung WL mehr als oder gleich 20° und kleiner als oder gleich 70°, bevorzugt mehr als oder gleich 30° und kleiner als oder gleich 60° ist.
  • Indem die Oxide 230 derart angeordnet werden, dass sie schräg zu der Erstreckungsrichtung der Leitungen WL sind, kann eine Fläche, die von dem Zellenarray eingenommen wird, klein sein.
  • Des Weiteren können übereinander angeordnete Zellenarrays anstelle des einschichtigen Zellenarrays verwendet werden. 24 zeigt einen Querschnitt von n+1 Schichten von Zellenarrays, die übereinander angeordnet sind. Wie in 24 gezeigt, können durch Schichtanordnung einer Vielzahl von Zellenarrays die Zellen ohne Vergrößerung der Fläche integriert werden, die von den Zellenarrays eingenommen wird. Mit anderen Worten: Ein 3D-Zellenarray kann ausgebildet werden.
  • Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ eine Halbleitervorrichtung bereitgestellt werden, die miniaturisiert oder hoch integriert werden kann. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ eine Halbleitervorrichtung mit vorteilhaften elektrischen Eigenschaften bereitgestellt werden. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ eine Halbleitervorrichtung mit niedrigem Sperrstrom bereitgestellt werden. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ ein Transistor mit hohem Durchlassstrom bereitgestellt werden. Eine Ausführungsform der vorliegenden Erfindung kann eine sehr zuverlässige Halbleitervorrichtung bereitstellen. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann eine Halbleitervorrichtung mit geringem Stromverbrauch bereitgestellt werden. Einer Ausführungsform der vorliegenden Erfindung entsprechend kann alternativ eine Halbleitervorrichtung bereitgestellt werden, die mit hoher Produktivität hergestellt werden kann.
  • Wie vorstehend beschrieben, können die Strukturen, Verfahren und dergleichen, die bei dieser Ausführungsform beschrieben werden, nach Bedarf mit einer/einem beliebigen der Strukturen, Verfahren und dergleichen kombiniert werden, die bei den anderen Ausführungsformen beschrieben werden.
  • (Ausführungsform 2)
  • Bei dieser Ausführungsform wird eine Ausführungsform einer Halbleitervorrichtung anhand von 25A und 25B beschrieben.
  • [Speichervorrichtung 1]
  • Die Speichervorrichtung, die in 25A gezeigt wird, beinhaltet den Transistor 200a, den Kondensator 100a, den Transistor 200b, den Kondensator 100b und den Transistor 300. 25A ist ein Querschnitt des Transistors 200a, des Transistors 200b und des Transistors 300 in der Kanallängsrichtung. 25B ist ein Querschnitt entlang der Strichpunktlinie W1-W2 in 25A. Daher ist 25B ein Querschnitt des Transistors 300 und seiner Umgebung in der Kanalbreitenrichtung.
  • Bei dem Transistor 200a und dem Transistor 200b handelt es sich um Transistoren, bei denen ein Kanal in einer Halbleiterschicht, die einen Oxidhalbleiter enthält, gebildet wird. Da der Sperrstrom des Transistors 200a und des Transistors 200b niedrig sind, können gespeicherte Daten für eine lange Zeit gehalten werden, indem der Transistor 200a und der Transistor 200b in einer Speichervorrichtung verwendet werden. Mit anderen Worten: Bei einer derartigen Speichervorrichtung ist ein Aktualisierungsvorgang unnötig oder die Häufigkeit des Aktualisierungsvorgangs äußerst gering, was zu einem ausreichend niedrigen Stromverbrauch führt.
  • Bei der Speichervorrichtung der 25A ist eine Leitung 3001 elektrisch mit einem Anschluss von Source und Drain des Transistors 300 verbunden. Eine Leitung 3002 ist elektrisch mit dem anderen Anschluss von Source und Drain des Transistors 300 verbunden. Eine Leitung 3007 ist elektrisch mit dem Gate des Transistors 300 verbunden. Des Weiteren ist eine Leitung 3003 elektrisch mit einem Anschluss von Source und Drain des Transistors 200a und einem Anschluss von Source und Drain des Transistors 200b verbunden. Eine Leitung 3004a ist elektrisch mit dem ersten Gate des Transistors 200a verbunden, eine Leitung 3004b ist elektrisch mit dem ersten Gate des Transistors 200b verbunden, eine Leitung 3006a ist elektrisch mit dem zweiten Gate des Transistors 200a verbunden und eine Leitung 3006b ist elektrisch mit dem zweiten Gate des Transistors 200b verbunden. Des Weiteren ist eine Leitung 3005a elektrisch mit einer Elektrode des Kondensators 100a verbunden und eine Leitung 3005b ist elektrisch mit einer Elektrode des Kondensators 100b verbunden.
  • Die in 25A dargestellte Halbleitervorrichtung kann für eine Speichervorrichtung, die einen Oxid-Transistor beinhaltet, wie z. B. ein später beschriebenes DOSRAM, verwendet werden. Da das Potential des anderen Anschlusses von Source und Drain (auch als die andere Elektrode des Kondensators 100a und des Kondensators 100b bezeichnet) aufgrund des niedrigen Sperrstroms des Transistors 200a und des Transistors 200b gehalten werden kann, können Daten geschrieben, gehalten und gelesen werden.
  • <Struktur der Speichervorrichtung 1 >
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet den Transistor 300, den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b, wie in 25A dargestellt. Der Transistor 200a und der Transistor 200b sind oberhalb des Transistors 300 bereitgestellt, und der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b befinden sich in der gleichen Schicht. Es sei angemerkt, dass für die Struktur des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b auf die vorstehende Ausführungsform verwiesen werden kann.
  • Der Transistor 300 ist über einem Substrat 311 bereitgestellt und beinhaltet einen Leiter 316, einen Isolator 315, einen Halbleiterbereich 313, der ein Teil des Substrats 311 ist, und niederohmige Bereiche 314a und 314b, die als Source-Bereich und Drain-Bereich dienen.
  • Wie in 25B gezeigt, sind die Oberseite und die Seitenfläche des Halbleiterbereichs 313 des Transistors 300 in der Kanalbreitenrichtung mit dem Leiter 316 bedeckt, wobei der Isolator 315 dazwischen bereitgestellt ist. Bei dem FIN-Transistor 300 ist die effektive Kanalbreite erhöht, wodurch die Durchlasszustandseigenschaften des Transistors 300 verbessert werden können. Außerdem können, da der Beitrag des elektrischen Feldes der Gate-Elektrode erhöht werden kann, die Sperrzustandseigenschaften des Transistors 300 verbessert werden.
  • Es kann sich bei dem Transistor 300 um einen p-Kanal-Transistor oder um einen n-Kanal-Transistor handeln.
  • Vorzugsweise enthalten ein Bereich des Halbleiterbereichs 313, in dem ein Kanal gebildet wird, ein Bereich in der Nähe davon, die niederohmigen Bereiche 314a und 314b, die als Source-Bereich und Drain-Bereich dienen, und dergleichen einen Halbleiter, wie z. B. einen Halbleiter auf Siliziumbasis, bevorzugter einkristallines Silizium. Alternativ kann ein Material enthalten sein, das Germanium (Ge), Siliziumgermanium (SiGe), Galliumarsenid (GaAs), Galliumaluminiumarsenid (GaAlAs) oder dergleichen enthält. Es kann Silizium enthalten sein, dessen effektive Masse durch Anlegen einer Vorspannung an das Kristallgitter gesteuert wird, wodurch der Gitterabstand verändert wird. Es kann sich bei dem Transistor 300 alternativ um einen Transistor mit hoher Elektronenbeweglichkeit (high-electron-mobility transistor, HEMT) aus GaAs und AlGaAs oder dergleichen handeln.
  • Die niederohmigen Bereiche 314a und 314b enthalten zusätzlich zu einem Halbleitermaterial, das für den Halbleiterbereich 313 verwendet wird, ein n-Typ-Leitfähigkeit verleihendes Element, wie z. B. Arsen oder Phosphor, oder ein p-Typ-Leitfähigkeit verleihendes Element, wie z. B. Bor.
  • Der Leiter 316, der als Gate-Elektrode dient, kann unter Verwendung eines Halbleitermaterials, wie z. B. Silizium, das das n-Typ-Leitfähigkeit verleihende Element, wie z. B. Arsen oder Phosphor, oder das p-Typ-Leitfähigkeit verleihende Element, wie z. B. Bor, enthält, oder eines leitfähigen Materials, wie z. B. eines Metallmaterials, eines Legierungsmaterials oder eines Metalloxidmaterials, ausgebildet werden.
  • Es sei angemerkt, dass ein Material, das für den Leiter verwendet wird, die Austrittsarbeit des Leiters bestimmt, wodurch eine Schwellenspannung angepasst werden kann. Insbesondere wird vorzugsweise Titannitrid, Tantalnitrid oder dergleichen als Leiter verwendet. Um die Leitfähigkeit und Einbettbarkeit des Leiters sicherzustellen, wird ferner vorzugsweise eine Schichtanordnung aus Metallmaterialien, wie z. B. Wolfram und Aluminium, als Leiter verwendet. Insbesondere wird Wolfram in Hinblick auf die Wärmebeständigkeit bevorzugt.
  • Es sei angemerkt, dass der in 25A dargestellte Transistor 300 nur ein Beispiel ist und dass die Struktur des Transistors 300 nicht auf diejenige beschränkt ist, die darin dargestellt wird; ein geeigneter Transistor kann entsprechend einer Schaltungskonfiguration oder einem Ansteuerverfahren verwendet werden.
  • Ein Isolator 320, ein Isolator 322, ein Isolator 324 und ein Isolator 326 sind der Reihe nach übereinander angeordnet und bedecken den Transistor 300.
  • Der Isolator 320, der Isolator 322, der Isolator 324 und der Isolator 326 können beispielsweise unter Verwendung von Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Aluminiumoxynitrid, Aluminiumnitridoxid, Aluminiumnitrid oder dergleichen ausgebildet werden.
  • Der Isolator 322 kann als Planarisierungsfilm zum Eliminieren einer Pegeldifferenz dienen, die durch den unter dem Isolator 322 liegenden Transistor 300 oder dergleichen hervorgerufen wird. Beispielsweise kann die Oberseite des Isolators 322 durch eine Planarisierungsbehandlung mittels eines chemisch-mechanischen Polieren- (CMP-) Verfahrens oder dergleichen eben gemacht werden, um den Grad der Ebenheit zu erhöhen.
  • Der Isolator 324 wird vorzugsweise unter Verwendung eines Films mit einer Sperreigenschaft ausgebildet, die verhindert, dass Wasserstoff und Verunreinigungen von dem Substrat 311, dem Transistor 300 oder dergleichen in Bereiche diffundieren, in dem der Transistor 200a und der Transistor 200b bereitgestellt sind.
  • Als Beispiel für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann Siliziumnitrid, das durch ein CVD-Verfahren ausgebildet wird, angegeben werden. Die Diffusion von Wasserstoff in ein Halbleiterelement, das einen Oxidhalbleiter enthält, wie z. B. den Transistor 200a und den Transistor 200b, verschlechtert hier in einigen Fällen die Eigenschaften des Halbleiterelements. Daher wird vorzugsweise ein Film, der eine Wasserstoffdiffusion verhindert, zwischen dem Transistor 200a, dem Transistor 200b und dem Transistor 300 bereitgestellt. Insbesondere handelt es sich bei dem Film, der eine Wasserstoffdiffusion verhindert, um einen Film, von dem Wasserstoff weniger wahrscheinlich abgegeben wird.
  • Die Menge an abgegebenem Wasserstoff kann beispielsweise durch thermische Desorptionsspektroskopie (TDS) gemessen werden. Die Menge an Wasserstoff, der von dem Isolator 324 abgegeben wird, umgerechnet in Wasserstoffmoleküle pro Flächeneinheit des Isolators 324, ist beispielsweise weniger als oder gleich 2 × 1015 Moleküle/cm2, vorzugsweise weniger als oder gleich 1 × 1015 Moleküle/cm2, bevorzugter weniger als oder gleich 5 × 1014 Moleküle/cm2 bei der TDS-Analyse bei einer Filmoberflächentemperatur im Bereich von höher als oder gleich 50 °C und niedriger als oder gleich 500 °C.
  • Es sei angemerkt, dass die Dielektrizitätskonstante des Isolators 326 vorzugsweise niedriger ist als diejenige des Isolators 324. Zum Beispiel ist die relative Dielektrizitätskonstante des Isolators 326 bevorzugt niedriger als 4, bevorzugter niedriger als 3. Zum Beispiel ist die relative Permittivität des Isolators 326 bevorzugt das 0,7-Fache oder weniger des Isolators 324, bevorzugter das 0,6-Fache oder weniger des Isolators 324. In dem Fall, in dem ein Material mit niedriger relativer Dielektrizitätskonstante als Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden.
  • Der Leiter 328, der Leiter 330 und dergleichen, welche elektrisch mit dem Transistor 300 verbunden sind, sind in dem Isolator 320, dem Isolator 322, dem Isolator 324 und dem Isolator 326 bereitgestellt. Es sei angemerkt, dass der Leiter 328 und der Leiter 330 jeweils als Anschlusspfropfen oder Leitung dienen. Eine Vielzahl von Leitern, die als Anschlusspfropfen oder Leitungen dienen, ist in einigen Fällen gemeinsam mit dem gleichen Bezugszeichen versehen. Ferner können in dieser Beschreibung und dergleichen eine Leitung und ein Anschlusspfropf, welche elektrisch mit der Leitung verbunden sind, eine einzelne Komponente sein. Das heißt, dass es Fälle gibt, in denen ein Teil eines Leiters als Leitung dient und ein Teil eines Leiters als Anschlusspfropfen dient.
  • Als Material für die jeweiligen Anschlusspfropfen und Leitungen (z. B. den Leiter 328 und den Leiter 330) kann ein leitfähiges Material, wie z. B. ein Metallmaterial, ein Legierungsmaterial, ein Metallnitridmaterial oder ein Metalloxidmaterial, bei einer Einzelschichtstruktur oder einer mehrschichtigen Struktur verwendet werden. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram oder Molybdän, verwendet, und besonders vorzugsweise wird Wolfram verwendet. Alternativ wird vorzugsweise ein leitfähiges Material mit niedrigem Widerstand, wie z. B. Aluminium oder Kupfer, verwendet. Die Verwendung eines leitfähigen Materials mit niedrigem Widerstand kann den Leitungswiderstand verringern.
  • Eine Leitungsschicht kann über dem Isolator 326 und dem Leiter 330 bereitgestellt werden. Zum Beispiel sind in 25A ein Isolator 350, ein Isolator 352 und ein Isolator 354 der Reihe nach übereinander angeordnet. Ferner ist ein Leiter 356 in dem Isolator 350, dem Isolator 352 und dem Isolator 354 ausgebildet. Der Leiter 356 dient als Anschlusspfropfen oder Leitung. Es sei angemerkt, dass der Leiter 356 unter Verwendung eines Materials ausgebildet werden kann, das den zum Ausbilden des Leiters 328 und des Leiters 330 verwendeten Materialien ähnlich ist.
  • Es sei angemerkt, dass der Isolator 350 vorzugsweise zum Beispiel unter Verwendung eines Isolators ausgebildet wird, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist. Ferner umfasst der Leiter 356 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird insbesondere in einem Öffnungsabschnitt des Isolators 350 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Bei einer derartigen Struktur können der Transistor 300 von den Transistoren 200a und 200b durch eine Sperrschicht getrennt sein, so dass die Diffusion von Wasserstoff von dem Transistor 300 in die Transistoren 200a und 200b verhindert werden kann.
  • Es sei angemerkt, dass als Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, beispielsweise Tantalnitrid verwendet werden kann. Durch Übereinanderanordnen von Tantalnitrid und Wolfram, das eine hohe Leitfähigkeit aufweist, kann die Diffusion von Wasserstoff von dem Transistor 300 verhindert werden, während die Leitfähigkeit einer Leitung sichergestellt wird. In diesem Fall ist eine Tantalnitridschicht, die eine Sperreigenschaft gegen Wasserstoff aufweist, vorzugsweise in Kontakt mit dem Isolator 350, der eine Sperreigenschaft gegen Wasserstoff aufweist.
  • Vorstehend ist eine Leitungsschicht beschrieben worden, die den Leiter 356 beinhaltet; jedoch ist die Speichervorrichtung dieser Ausführungsform nicht darauf beschränkt. Die Speichervorrichtung kann drei oder weniger Leitungsschichten aufweisen, die der Leitungsschicht ähnlich sind, die den Leiter 356 beinhaltet, oder kann fünf oder mehr Leitungsschichten aufweisen, die der Leitungsschicht ähnlich sind, die einen Leiter 356 beinhaltet.
  • Des Weiteren kann eine Leitungsschicht über dem Isolator 354 und dem Leiter 356 bereitgestellt werden. Beispielsweise sind in 25A eine Leitungsschicht, die einen Isolator 360, einen Isolator 362 und einen Leiter 366 beinhaltet, und eine Leitungsschicht, die einen Isolator 372, einen Isolator 374 und einen Leiter 376 beinhaltet, in dieser Reihenfolge übereinander angeordnet. Des Weiteren kann eine Vielzahl von Leitungsschichten zwischen einer Leitungsschicht, die den Isolator 360, den Isolator 362 und den Leiter 366 beinhaltet, und eine Leitungsschicht bereitgestellt werden, die den Isolator 372, den Isolator 374 und den Leiter 376 beinhaltet. Es sei angemerkt, dass der Leiter 366 und der Leiter 376 jeweils als Anschlusspfropfen oder Leitungen dienen. Des Weiteren können der Isolator 360 bis der Isolator 374 unter Verwendung eines Materials ausgebildet werden, das dem zum Ausbilden des Isolators verwendeten Material ähnlich ist.
  • Der Isolator 210 und der Isolator 212 sind der Reihe nach über dem Isolator 374 angeordnet. Eine Substanz, die eine Sperreigenschaft gegen Sauerstoff oder Wasserstoff aufweist, wird vorzugsweise für einen beliebigen des Isolators 210 und des Isolators 212 verwendet.
  • Der Isolator 210 wird vorzugsweise unter Verwendung zum Beispiel eines Films mit einer Sperreigenschaft ausgebildet, die verhindert, dass Wasserstoff oder Verunreinigungen von dem Substrat 311, einem Bereich, in dem der Transistor 300 ausgebildet ist, oder dergleichen in einen Bereich diffundiert/diffundieren, in dem der Transistor 200a und der Transistor 200b ausgebildet sind. Daher kann der Isolator 210 unter Verwendung eines Materials ausgebildet werden, das demjenigen ähnlich ist, das für den Isolator 324 verwendet wird.
  • Als Beispiel für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann Siliziumnitrid, das durch ein CVD-Verfahren abgeschieden wird, angegeben werden. Die Diffusion von Wasserstoff in das Halbleiterelement, das einen Oxidhalbleiter enthält, wie z. B. den Transistor 200a und den Transistor 200b, verschlechtert hier in einigen Fällen die Eigenschaften des Halbleiterelements. Daher wird vorzugsweise ein Film, der eine Wasserstoffdiffusion verhindert, zwischen den Transistoren 200a und 200b und dem Transistor 300 bereitgestellt. Insbesondere handelt es sich bei dem Film, der eine Wasserstoffdiffusion verhindert, um einen Film, von dem Wasserstoff weniger wahrscheinlich abgegeben wird.
  • Für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist und für den Isolator 210 verwendet wird, wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. Aluminiumoxid, Hafniumoxid oder Tantaloxid, verwendet.
  • Aluminiumoxid weist insbesondere eine ausgezeichnete Sperrwirkung auf, die eine Durchdringung von Sauerstoff und Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, welche eine Veränderung der elektrischen Eigenschaften des Transistors verursachen, verhindert. Daher kann die Verwendung von Aluminiumoxid verhindern, dass während eines Herstellungsprozesses des Transistors oder danach Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, in den Transistor 200a und den Transistor 200b eindringen. Zudem kann eine Abgabe von Sauerstoff von dem Oxid in dem Transistor 200a und dem Transistor 200b verhindert werden. Deshalb wird Aluminiumoxid vorteilhaft als Schutzfilm für den Transistor 200a und den Transistor 200b verwendet.
  • Der Isolator 212 kann beispielsweise unter Verwendung eines Materials ausgebildet werden, das demjenigen für den Isolator 320 ähnlich ist. In dem Fall, in dem ein Material mit relativ niedriger Permittivität für einen Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden. Beispielsweise kann ein Siliziumoxidfilm oder ein Siliziumoxynitridfilm für den Isolator 212 verwendet werden.
  • Ein Leiter 218, ein Leiter, der in dem Transistor 200a und dem Transistor 200b enthalten ist, und dergleichen sind in den Isolatoren 210, 212, 214 und 216 bereitgestellt. Es sei angemerkt, dass der Leiter 218 als Anschlusspfropfen oder Leitung dient, der/die elektrisch mit den Transistoren 200a und 200b oder dem Transistor 300 verbunden ist. Der Leiter 218 kann unter Verwendung eines Materials ausgebildet werden, das denjenigen ähnlich ist, die zum Ausbilden des Leiters 328 und des Leiters 330 verwendet werden.
  • Insbesondere handelt es sich bei einem Teil des Leiters 218, der in Kontakt mit den Isolatoren 210 und 214 ist, vorzugsweise um einen Leiter, der eine Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser aufweist. Bei einer derartigen Struktur können die Transistoren 300, 200a und 200b durch die Schicht vollständig getrennt sein, die eine Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser aufweist. Als Ergebnis kann die Diffusion von Wasserstoff von dem Transistor 300 in die Transistoren 200a und 200b verhindert werden.
  • Der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b sind über dem Isolator 212 vorgesehen. Es sei angemerkt, dass die Struktur des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b, die bei der vorstehenden Ausführungsform beschrieben worden sind, als die Struktur des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b verwendet werden kann. Es sei angemerkt, dass der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b in 25A nur ein Beispiel sind und nicht auf die darin gezeigte Struktur beschränkt sind; ein geeigneter Transistor kann gemäß einer Schaltungsstruktur oder einem Ansteuerverfahren verwendet werden.
  • Des Weiteren ist der Leiter 240 in Kontakt mit dem Leiter 218 bereitgestellt, so dass ein Leiter 253, die mit dem Transistor 300 verbunden ist, in einer oberen Richtung des Transistors 200a und des Transistors 200b herausgenommen werden kann. Die Leitung 3002 wird in 25A in einer oberen Richtung des Transistors 200a und des Transistors 200b herausgenommen; jedoch ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Die Leitung 3001, die Leitung 3007 und dergleichen können in einer oberen Richtung des Transistors 200a und des Transistors 200b herausgenommen werden.
  • Das vorstehende ist die Beschreibung des Strukturbeispiels. Unter Verwendung der Struktur kann eine Änderung der elektrischen Eigenschaften verhindert und die Zuverlässigkeit einer Halbleitervorrichtung verbessert werden, die einen Transistor enthält, der einen Oxidhalbleiter enthält. Ein Transistor, der einen Oxidhalbleiter mit einem hohen Durchlassstrom enthält, kann bereitgestellt werden. Ein Transistor, der einen Oxidhalbleiter mit einem niedrigen Sperrstrom enthält, kann bereitgestellt werden. Eine Halbleitervorrichtung mit niedrigem Stromverbrauch kann bereitgestellt werden.
  • <Speichervorrichtung 2>
  • Die Halbleitervorrichtung, die in 26A bis 26C dargestellt ist, ist eine Speichervorrichtung, die den Transistor 400, den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet. Eine Ausführungsform der Speichervorrichtung wird nachstehend anhand von 26A bis 26C beschrieben.
  • 26A ist ein Schaltplan, die ein Beispiel für die Verbindungsbeziehung des Transistors 400, des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b in der bei dieser Ausführungsform beschriebenen Halbleitervorrichtung zeigt. Des Weiteren wird in 26B ein Querschnitt der Halbleitervorrichtung gezeigt, die eine Leitung 1003 bis eine Leitung 1010 beinhaltet, die denjenigen in 26A entsprechen. Des Weiteren wird ein Querschnitt entlang der Strichpunktlinie W3-W4 in 26B in 26C gezeigt. 26C ist ein Querschnitt eines Kanalbildungsbereichs des Transistors 400 in der Kanalbreitenrichtung.
  • Wie in 26A bis 26C gezeigt, ist ein Gate des Transistors 200a elektrisch mit einer Leitung 1004a verbunden und ein Anschluss von einer Source und einem Drain des Transistors 200a ist elektrisch mit der Leitung 1003 verbunden. Des Weiteren dient der andere Anschluss der Source und des Drains des Transistors 200a als eine der Elektroden des Kondensators 100a. Die andere Elektrode des Kondensators 100a ist elektrisch mit der Leitung 1005a verbunden. Ein Gate ist des Transistors 200b elektrisch mit einer Leitung 1004b verbunden und ein Anschluss von einer Source und einem Drain des Transistors 200b ist elektrisch mit der Leitung 1003 verbunden. Des Weiteren dient die/der andere der Source und des Drains des Transistors 200b auch als eine der Elektroden des Kondensators 100b. Die andere Elektrode des Kondensators 100b ist elektrisch mit der Leitung 1005b verbunden. Der Drain des Transistors 400 ist elektrisch mit der Leitung 1010 verbunden. Wie in 26B dargestellt, sind das zweite Gate des Transistors 200a sowie eine Source, ein erstes Gate und ein zweites Gate des Transistors 400 über eine Leitung 1006a, eine Leitung 1006b, eine Leitung 1007, eine Leitung 1008 und eine Leitung 1009 elektrisch miteinander verbunden.
  • Der Durchlass-/Sperrzustand des Transistors 200a kann durch das Anlegen eines Potentials an die Leitung 1004a gesteuert werden. Wenn der Transistor 200a eingeschaltet wird, um ein Potential an die Leitung 1003 anzulegen, können Ladungen dem Kondensator 100a über den Transistor 200a zugeführt werden. Zu diesem Zeitpunkt können, indem der Transistor 200a ausgeschaltet wird, die Ladungen gehalten werden, die dem Kondensator 100a zugeführt werden. Durch Anlegen eines gegebenen Potentials an die Leitung 1005a kann das Potential eines Verbindungsabschnitts zwischen dem Transistor 200a und dem Kondensator 100a durch die kapazitive Kopplung gesteuert werden. Wenn beispielsweise ein Erdpotential an die Leitung 1005a angelegt wird, werden die Ladungen leicht gehalten.
  • Auf ähnliche Weise können die Durchlass-/Sperrzustände des Transistors 200b durch das Anlegen eines Potentials an die Leitung 1004b gesteuert werden. Wenn der Transistor 200b eingeschaltet wird, um ein Potential an die Leitung 1003 anzulegen, können Ladungen dem Kondensator 100b über den Transistor 200b zugeführt werden. Zu diesem Zeitpunkt können, indem der Transistor 200b ausgeschaltet wird, die Ladungen gehalten werden, die dem Kondensator 100b zugeführt werden. Durch Anlegen eines gegebenen Potentials an die Leitung 1005b kann das Potential eines Verbindungsabschnitts zwischen dem Transistor 200b und dem Kondensator 100b mittels der kapazitiven Kopplung gesteuert werden. Wenn beispielsweise ein Erdpotential an die Leitung 1005b angelegt wird, werden die Ladungen leicht gehalten. Durch Anlegen eines negativen Potentials an die Leitung 1010, wird ferner das negative Potential an die zweiten Gates des Transistors 200a und des Transistors 200b über den Transistor 400 angelegt werden, wodurch die Schwellenspannungen des Transistors 200a und des Transistors 200b höher sein können als 0 V, der Sperrstrom kann verringert werden und der Drainstrom bei der ersten Gate-Spannung von 0 V kann deutlich verringert werden.
  • Bei einer Struktur, bei der das erste Gate und das zweite Gate des Transistors 400 mit dessen Source als Diode geschaltet sind und die Source des Transistors 400 mit den zweiten Gates der Transistoren 200a und 200b verbunden ist, können die zweite Gate-Spannung jedes der Transistoren 200a und 200b durch die Leitung 1010 gesteuert werden. Wenn negative Potentiale der zweiten Gates der Transistoren 200a und 200b bei dieser Struktur gehalten werden, liegen eine erste Gate-Source-Spannung und eine zweite Gate-Source-Spannung des Transistors 400 bei 0 V. Bei dem Transistor 400 ist ein Drainstrom zu dem Zeitpunkt, zu dem die erste Gate-Spannung bei 0 V liegt, sehr niedrig und die Schwellenspannung ist höher als die Schwellenspannungen der Transistoren 200a und 200b; daher können bei einer solchen Struktur die negativen Potentiale der zweiten Gates des Transistors 200a und des Transistors 200b selbst ohne Stromzufuhr zu dem Transistor 400 für eine lange Zeit gehalten werden.
  • Des Weiteren werden die negativen Potentiale der zweiten Gates des Transistors 200a und des Transistors 200b gehalten, so dass der Drainstrom zu dem Zeitpunkt, zu dem die Spannung des ersten Gates der Transistoren 200a und 200b 0 V wird, selbst ohne Stromzufuhr zu dem Transistor 200a und dem Transistor 200b sehr niedrig sein kann. Mit anderen Worten: Die Ladungen können in dem Kondensator 100a und dem Kondensator 100b selbst ohne Stromzufuhr zu dem Transistor 200a, dem Transistor 200b und dem Transistor 400 für eine lange Zeit gehalten werden. Beispielsweise können Daten unter Verwendung der Halbleitervorrichtung als Speicherelement ohne Stromversorgung für eine lange Zeit gehalten werden. Deshalb kann eine Speichervorrichtung mit einer niedrigen Häufigkeit der Auffrischungsvorgänge oder eine Speichervorrichtung bereitgestellt werden, bei der kein Auffrischungsvorgang benötigt wird.
  • Es sei angemerkt, dass die Verbindungsbeziehung des Transistors 200a, des Transistors 200b, des Transistors 400, des Kondensators 100a und des Kondensators 100b nicht auf diejenige beschränkt ist, die in 26A und 26B dargestellt werden. Die Verbindungsbeziehung kann entsprechend einer benötigten Schaltungskonfiguration angemessen verändert werden.
  • <Struktur der Speichervorrichtung 2>
  • 26B ist eine Querschnittsansicht der Speichervorrichtung, die den Kondensator 100a, den Kondensator 100b, den Transistor 200a, den Transistor 200b und den Transistor 400 beinhaltet. Es sei angemerkt, dass bei der Speichervorrichtung in 26A bis 26 C Bestandteile mit gleichen Funktionen wie die Bestandteile der Halbleitervorrichtungen und der Speichervorrichtungen, die bei der vorstehenden Ausführungsform und <Struktur der Speichervorrichtung 1 > beschrieben worden sind, mit gleichen Bezugszeichen versehen sind.
  • Die Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet den Transistor 400, den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b, wie in 26A bis 26C dargestellt. Der Transistor 400, der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b sind in der gleichen Schicht bereitgestellt.
  • Es sei angemerkt, dass die Kondensatoren und die Transistoren, die in der Halbleitervorrichtung enthalten sind, die bei den vorstehenden Ausführungsformen und anhand von 1A bis 1C beschrieben worden ist, als Transistor 200a, Transistor 200b, Kondensator 100a und Kondensator 100b verwendet werden können. Es sei angemerkt, dass der Kondensator 100a, der Kondensator 100b, der Transistor 200a, der Transistor 200b und der Transistor 400, die in 26A bis 26C dargestellt werden, nur ein Beispiel sind und nicht auf die darin gezeigte Struktur beschränkt sind; ein geeigneter Transistor kann gemäß einer Schaltungsstruktur oder einem Ansteuerverfahren verwendet werden.
  • Der Transistor 400 und der Transistor 200 werden in der gleichen Schicht ausgebildet und können daher parallel hergestellt werden. Der Transistor 400 beinhaltet einen Leiter 460 (einen Leiter 460a und einen Leiter 460b), der als erste Gate-Elektrode dient, einen Leiter 405 (einen Leiter 405a und einen Leiter 405b), der als zweite Gate-Elektrode dient, einen Isolator 470 und einen Isolator 472 in Kontakt mit dem Leiter 460, einen Isolator 471 über dem Isolator 470, einen Isolator 475, der an einer Seitenfläche des Leiters 460 bereitgestellt ist, wobei der Isolator 472 dazwischen bereitgestellt ist, einen Isolator 474 in Kontakt mit dem Isolator 475, den Isolator 220, den Isolator 222, einen Isolator 424 (einen Isolator 424a und einen Isolator 424b), einen Isolator 450 und einen Isolator 452, der als Gate-Isolierschichten dienen, und ein Oxid 430c, das einen Bereich umfasst, in dem ein Kanal gebildet wird, ein Oxid 431a und ein Oxid 431b, die als ein Anschluss von Source und Drain dient, und ein Oxid 432a und ein Oxid 432b, die als anderer Anschluss von Source und Drain dienen. Des Weiteren ist der Leiter 405 (der Leiter 405a und der Leiter 405b), der als zweite Gate-Elektrode dient, elektrisch mit einem Leiter 403 verbunden, der als Leitung dient.
  • In dem Transistor 400 ist der Leiter 405 in der gleichen Schicht wie der Leiter 205. Der Isolator 424 ist in der gleichen Schicht wie der Isolator 224. Der Oxide 431a und 432a sind in der gleichen Schicht wie das Oxid 230a und der Oxide 431b und 432b sind in der gleichen Schicht wie das Oxid 230b. Das Oxid 430c ist in der gleichen Schicht wie die Oxide 230_1 c und 230_2c. Der Isolator 450 ist in der gleichen Schicht wie der Isolator 250a und der Isolator 250b. Der Isolator 452 ist in der gleichen Schicht wie der Isolator 252a und der Isolator 252b. Der Leiter 460 (der Leiter 460a und der Leiter 460b) ist in der gleichen Schicht wie der Leiter 260_1 (der Leiter 260_1 a und der Leiter 260_1 b). Des Weiteren ist der Isolator 470 in der gleichen Schicht wie der Isolator 270a und der Isolator 270b. Des Weiteren ist der Isolator 472 in der gleichen Schicht wie der Isolator 272a und der Isolator 272b. Der Isolator 474 ist in der gleichen Schicht wie der Isolator 274a und der Isolator 274b. Der Isolator 475 ist in der gleichen Schicht wie der Isolator 275a und der Isolator 275b.
  • In dem als Aktivschicht des Transistors 400 dienenden Oxid 430c sind, wie in dem Oxid 230 oder dergleichen, Sauerstofffehlstellen und Verunreinigungen, wie z. B. Wasserstoff oder Wasser, verringert. Daher kann die Schwellenspannung des Transistors 400 höher als 0 V sein, ein Sperrstrom kann verringert werden, und der Drain-Strom bei der zweiten Gate-Spannung und der ersten Gate-Spannung von 0 V kann äußerst niedrig sein.
  • Unter Verwendung der Struktur kann eine Änderung der elektrischen Eigenschaften unterdrückt und die Zuverlässigkeit einer Halbleitervorrichtung verbessert werden, die einen Transistor enthält, der einen Oxidhalbleiter enthält. Der Stromverbrauch einer Halbleitervorrichtung, bei der ein Transistor verwendet wird, der einen Oxidhalbleiter enthält, kann verringert werden. Eine Halbleitervorrichtung, bei der ein Transistor verwendet wird, der einen Oxidhalbleiter enthält, kann miniaturisiert oder in hohem Maße integriert werden. Alternativ kann eine miniaturisierte oder in hohem Maße integrierte Halbleitervorrichtung mit hoher Produktivität bereitgestellt werden.
  • Wie vorstehend beschrieben, können die Strukturen, Verfahren und dergleichen, die bei dieser Ausführungsform beschrieben werden, nach Bedarf mit einer/einem beliebigen der Strukturen, Verfahren und dergleichen kombiniert werden, die bei den anderen Ausführungsformen beschrieben werden.
  • (Ausführungsform 3)
  • Bei dieser Ausführungsform wird ein DOSRAM (eingetragenes Warenzeichen) als Beispiel für eine Speichervorrichtung, die einen Transistor, bei dem ein Oxid für einen Halbleiter verwendet wird (nachstehend als OS-Transistor bezeichnet), und einen Kondensator beinhaltet, welche eine Ausführungsform der vorliegenden Erfindung ist, anhand von 27 und 28A und 28B beschrieben. Der Begriff „DOSRAM“ ist eine Abkürzung von „dynamisches Oxidhalbleiter-RAM“, das ein RAM darstellt, das einen Transistor (1T) und einen Kondensator (1C) beinhaltet.
  • Eine Speichervorrichtung, bei der OS-Transistoren in Speicherzellen verwendet werden (nachstehend als OS-Speicher bezeichnet), wird in dem NOSRAM eingesetzt. Es handelt sich bei dem OS-Speicher um einen Speicher, der mindestens einen Kondensator und einen OS-Transistor beinhaltet, der das Laden und Entladen des Kondensators steuert. Der OS-Speicher weist ausgezeichnete Retentionseigenschaften auf, da der OS-Transistor einen sehr niedrigen Sperrstrom aufweist und daher als nichtflüchtiger Speicher dienen kann.
  • «DOSRAM 1400»
  • 27 stellt ein Konfigurationsbeispiel des DOSRAM dar. Wie in 27 dargestellt, beinhaltet ein DOSRAM 1400 eine Steuerung 1405, eine Zeilenschaltung 1410, eine Spaltenschaltung 1415 und eine Speicherzelle sowie ein Leseverstärkerarray 1420 (nachstehend als MC-SA-Array 1420 bezeichnet).
  • Die Zeilenschaltung 1410 beinhaltet einen Decoder 1411, eine Wortleitungstreiberschaltung 1412, einen Spaltenwähler 1413 und eine Leseverstärker-Treiberschaltung 1414. Die Spaltenschaltung 1415 beinhaltet ein globales Leseverstärkerarray 1416 und eine Eingabe-/Ausgabeschaltung 1417. Das globale Leseverstärkerarray 1416 beinhaltet eine Vielzahl von globalen Leseverstärkern 1447. Das MC-SA-Array 1420 beinhaltet ein Speicherzellenarray 1422, ein Leseverstärkerarray 1423 sowie globale Bitleitungen GBLL und GBLR.
  • (MC-SA-Array 1420)
  • Das MC-SA-Array 1420 weist eine mehrschichtige Struktur auf, bei der das Speicherzellenarray 1422 über dem Leseverstärkerarray 1423 angeordnet ist. Die globalen Bitleitungen GBLL und GBLR sind über dem Speicherzellenarray 1422 übereinander angeordnet. Bei dem DOSRAM 1400 kommt eine hierarchische Bitleitungsstruktur zum Einsatz, bei der die Bitleitungen in lokale und globale Bitleitungen eingestuft sind.
  • Das Speicherzellenarray 1422 beinhaltet N lokale Speicherzellenarrays 1425<0> bis 1425<N-1>, wobei N eine ganze Zahl von größer als oder gleich 2 ist. 28A stellt ein Konfigurationsbeispiel des lokalen Speicherzellenarrays 1425 dar. Das lokale Speicherzellenarray 1425 beinhaltet eine Vielzahl von Speicherzellen 1445, eine Vielzahl von Wortleitungen WL und eine Vielzahl von Bitleitungen BLL und BLR. Im Beispiel in 28A weist das lokale Speicherzellenarray 1425 eine offene Bitleitungs-Architektur auf; jedoch kann es eine gefaltete Bitleitungs-Architektur aufweisen.
  • 28B stellt ein Schaltungskonfigurationsbeispiel für ein Paar von Speicherzellen 1445a und 1445b dar, die mit der gleichen Bitleitung BLL (BLR) verbunden sind. Die Speicherzelle 1445a beinhaltet einen Transistor MW1a, einen Kondensator CS1a sowie Anschlüsse B1a und B2a. Die Speicherzelle 1445a ist mit einer Wortleitung WLa und der Bitleitung BLL (BLR) verbunden. Die Speicherzelle 1445b beinhaltet einen Transistor MW1b, einen Kondensator CS1b und Anschlüsse B1b und B2b. Die Speicherzelle 1445b ist mit einer Wortleitung WLb und der Bitleitung BLL (BLR) verbunden. Nachfolgend werden dann, wenn die Beschreibung sowohl für die Speicherzelle 1445a als auch für die Speicherzelle 1445b gilt, die Speicherzelle 1445 und ihre Komponenten in einigen Fällen ohne Buchstaben „a“ oder „b“ beschrieben.
  • Der Transistor MW1a weist eine Funktion zum Steuern des Ladens und Entladens des Kondensators CS1a auf, und der Transistor MW1b weist eine Funktion zum Steuern des Ladens und Entladens des Kondensators CS1b auf. Ein Gate des Transistors MW1a ist elektrisch mit der Wortleitung WLa verbunden, ein erster Anschluss des Transistors MW1a ist elektrisch mit der Bitleitung BLL (BLR) verbunden, und ein zweiter Anschluss des Transistors MW1a ist elektrisch mit einem ersten Anschluss des Kondensators CS1a verbunden. Ein Gate des Transistors MW1b ist elektrisch mit der Wortleitung WLb verbunden, ein erster Anschluss des Transistors MW1b ist elektrisch mit der Bitleitung BLL (BLR) verbunden, und ein zweiter Anschluss des Transistors MW1b ist elektrisch mit einem ersten Anschluss des Kondensators CS1b verbunden.
  • Der Transistor MW1 weist eine Funktion zum Steuern des Ladens und Entladens des Kondensators CS1 auf. Ein zweiter Anschluss des Kondensators CS1 ist elektrisch mit dem Anschluss B2 verbunden. Eine konstante Spannung (z. B. niedrige Stromversorgungsspannung) wird an den Anschluss B2 angelegt.
  • In dem Fall, in dem die Halbleitervorrichtung, die bei einer der vorstehenden Ausführungsformen beschrieben worden ist, für die Speicherzellen 1445a und 1445b verwendet wird, kann der Transistor 200a als Transistor MW1a verwendet werden, der Transistor 200b kann als Transistor MW1b verwendet werden, der Kondensator 100a kann als Kondensator CS1a verwendet werden und der Kondensator 100b kann als Kondensator CS1b verwendet werden. In diesem Fall kann die Fläche, die in der Draufsicht auf jedes Transistor-Kondensator-Paar eingenommen wird, verringert werden; folglich kann die Speichervorrichtung dieser Ausführungsform hoch integriert werden. Als Ergebnis kann die Speicherkapazität pro Flächeneinheit der Speichervorrichtung dieser Ausführungsform erhöht werden.
  • Der Transistor MW1 beinhaltet ein Rückgate, und das Rückgate ist elektrisch mit dem Anschluss B1 verbunden. Somit kann die Schwellenspannung des Transistors MW1 durch eine Spannung, die an den Anschluss B1 angelegt wird, geändert werden. Beispielsweise kann eine feste Spannung (z. B. negative konstante Spannung) an den Anschluss B1 angelegt werden; alternativ kann die Spannung, die an den Anschluss B1 angelegt wird, in Reaktion auf den Betrieb des DOSRAM 1400 geändert werden.
  • Das Rückgate des Transistors MW1 kann elektrisch mit dem Gate, dem ersten Anschluss oder dem zweiten Anschluss des Transistors MW1 verbunden werden. Der Transistor MW1 beninhaltet nicht notwendigerweise das Rückgate.
  • Das Leseverstärkerarray 1423 beinhaltet N lokale Leseverstärkerarrays 1426<0> bis 1426<N-1>. Die lokalen Leseverstärkerarrays 1426 beinhalten jeweils ein Schaltarray 1444 und eine Vielzahl von Leseverstärkern 1446. Jeder der Leseverstärker 1446 ist elektrisch mit einem Bitleitungspaar verbunden. Die Leseverstärker 1446 weisen jeweils eine Funktion zum Vorladen des entsprechenden Bitleitungspaars, eine Funktion zum Verstärken einer Spannungsdifferenz des Bitleitungspaars und eine Funktion zum Aufrechterhalten der Spannungsdifferenz auf. Das Schaltarray 1444 weist eine Funktion zum Auswählen eines Bitleitungspaars und zum elektrischen Verbinden des ausgewählten Bitleitungspaars mit einem globalen Bitleitungspaar auf.
  • Hier werden zwei Bitleitungen, die durch den Leseverstärker gleichzeitig verglichen werden, insgesamt als Bitleitungspaar bezeichnet, und zwei globale Bitleitungen, die durch den globalen Leseverstärker gleichzeitig verglichen werden, werden insgesamt als globales Bitleitungspaar bezeichnet. Das Bitleitungspaar kann als Paar von Bitleitungen bezeichnet werden, und das globale Bitleitungspaar kann als Paar von globalen Bitleitungen bezeichnet werden. Hier bilden die Bitleitung BLL und die Bitleitung BLR ein Bitleitungspaar, und die globale Bitleitung GBLL und die globale Bitleitung GBLR bilden ein globales Bitleitungspaar. In der nachfolgenden Beschreibung werden auch die Ausdrücke „Bitleitungspaar (BLL, BLR)“ und „globales Bitleitungspaar (GBLL, GBLR)“ verwendet.
  • (Steuerung 1405)
  • Die Steuerung 1405 weist eine Funktion zum Steuern des gesamten Betriebs des DOSRAM 1400 auf. Die Steuerung 1405 weist die folgenden Funktionen auf: eine Funktion zum Durchführen einer logischen Verknüpfung eines Befehlssignals, das von außen eingegeben wird, und zum Bestimmen eines Betriebsmodus, eine Funktion zum Erzeugen von Steuersignalen für die Zeilenschaltung 1410 und die Spaltenschaltung 1415, so dass der bestimmte Betriebsmodus ausgeführt wird, eine Funktion zum Halten eines Adresssignals, das von außen eingegeben wird, und eine Funktion zum Erzeugen eines internen Adresssignals.
  • (Zeilenschaltung 1410)
  • Die Zeilenschaltung 1410 weist eine Funktion zum Betreiben des MC-SA-Arrays 1420 auf. Der Decoder 1411 weist eine Funktion zum Decodieren eines Adresssignals auf. Die Wortleitungstreiberschaltung 1412 erzeugt ein Auswahlsignal zur Auswahl der Wortleitung WL einer Zeile, auf die zugegriffen werden soll.
  • Der Spaltenwähler 1413 und die Leseverstärker-Treiberschaltung 1414 sind Schaltungen zum Betreiben des Leseverstärkerarrays 1423. Der Spaltenwähler 1413 weist eine Funktion zum Erzeugen eines Auswahlsignals zur Auswahl der Bitleitung einer Spalte auf, auf die zugegriffen werden soll. Mit dem Auswahlsignal von dem Spaltenwähler 1413 wird das Schaltarray 1444 jedes lokalen Leseverstärkerarrays 1426 gesteuert. Mit dem Steuersignal von der Leseverstärker-Treiberschaltung 1414 wird jedes der Vielzahl von lokalen Leseverstärkerarrays 1426 unabhängig betrieben.
  • (Spaltenschaltung 1415)
  • Die Spaltenschaltung 1415 weist eine Funktion zum Steuern der Eingabe von Datensignalen WDA[31:0] und eine Funktion zum Steuern der Ausgabe von Datensignalen RDA[31:0] auf. Die Datensignale WDA[31:0] sind Schreibdatensignale, und die Datensignale RDA[31:0] sind Lesedatensignale.
  • Jeder der globalen Leseverstärker 1447 ist elektrisch mit dem globalen Bitleitungspaar (GBLL, GBLR) verbunden. Die globalen Leseverstärker 1447 weisen jeweils eine Funktion zum Verstärken einer Spannungsdifferenz des globalen Bitleitungspaars (GBLL, GBLR) und eine Funktion zum Aufrechterhalten der Spannungsdifferenz auf. Daten werden durch die Eingabe-/Ausgabeschaltung 1417 ins globale Bitleitungspaar (GBLL, GBLR) geschrieben und aus diesem gelesen.
  • Der Schreibvorgang des DOSRAM 1400 wird kurz beschrieben. Daten werden durch die Eingabe-/Ausgabeschaltung 1417 ins globale Bitleitungspaar geschrieben. Die Daten des globalen Bitleitungspaars werden von dem globalen Leseverstärkerarray 1416 gehalten. Durch das Schaltarray 1444 des lokalen Leseverstärkerarrays 1426, das durch ein Adresssignal bestimmt wird, werden die Daten des globalen Bitleitungspaars ins Bitleitungspaar einer Spalte geschrieben, in die Daten geschrieben werden sollen. Das lokale Leseverstärkerarray 1426 verstärkt die geschriebenen Daten und hält dann die verstärkten Daten. In dem bestimmten lokalen Speicherzellenarray 1425 wird die Wortleitung WL der Zeile, in die Daten geschrieben werden sollen, durch die Zeilenschaltung 1410 ausgewählt, und die Daten, die bei dem lokalen Leseverstärkerarray 1426 gehalten werden, werden in die Speicherzelle 1445 der ausgewählten Zeile geschrieben.
  • Der Lesevorgang des DOSRAM 1400 wird kurz beschrieben. Eine Zeile des lokalen Speicherzellenarrays 1425 wird durch ein Adresssignal bestimmt. In dem bestimmten lokalen Speicherzellenarray 1425 wird die Wortleitung WL einer Zeile ausgewählt, aus der Daten gelesen werden sollen, und Daten der Speicherzelle 1445 werden in die Bitleitung geschrieben. Das lokale Leseverstärkerarray 1426 erfasst eine Spannungsdifferenz des Bitleitungspaars jeder Spalte als Daten und hält die Daten. Das Schaltarray 1444 schreibt die Daten einer Spalte, die durch das Adresssignal bestimmt wird, ins globale Bitleitungspaar; die Daten werden aus den Daten ausgewählt, die bei dem lokalen Leseverstärkerarray 1426 gehalten werden. Das globale Leseverstärkerarray 1416 bestimmt und hält die Daten des globalen Bitleitungspaars. Die Daten, die bei dem globalen Leseverstärkerarray 1416 gehalten werden, werden an die Eingabe-/Ausgabeschaltung 1417 ausgegeben. Somit wird der Lesevorgang abgeschlossen.
  • Das DOSRAM 1400 weist im Grundsatz keine Einschränkung der Anzahl von Neuschreibvorgängen auf, und Daten können mit geringem Stromverbrauch gelesen und geschrieben werden, da durch Laden und Entladen des Kondensators CS1 Daten erneut geschrieben werden. Eine einfache Schaltungskonfiguration der Speicherzelle 1445 ermöglicht eine hohe Speicherkapazität.
  • Der Transistor MW1 ist ein OS-Transistor. Der sehr niedrige Sperrstrom des OS-Transistors kann eine Ladungsleckage aus dem Kondensator CS1 verhindern. Demzufolge ist die Retentionszeit des DOSRAM 1400 wesentlich länger als diejenige eines DRAM. Dies ermöglicht eine seltenere Aktualisierung, wodurch der für Aktualisierungsvorgänge benötige Strom verringert werden kann. Deshalb wird das DOSRAM 1400 vorteilhaft für eine Speichervorrichtung verwendet, die große Daten häufig erneut schreiben kann, beispielsweise für einen Bildspeicher, der für eine Bildverarbeitung verwendet wird.
  • Da das MC-SA-Array 1420 eine mehrschichtige Struktur aufweist, kann die Bitleitung auf eine Länge verkürzt werden, die nahe an der Länge des lokalen Leseverstärkerarrays 1426 liegt. Eine kürzere Bitleitung hat eine geringere Bitleitungskapazität zur Folge, was ermöglicht, dass die Speicherkapazität der Speicherzelle 1445 verringert wird. Außerdem ermöglicht das Vorhandensein des Schaltarrays 1444 in dem lokalen Leseverstärkerarray 1426, dass die Anzahl von langen Bitleitungen abnimmt. Aus den vorstehend beschriebenen Gründen wird eine Last, die während des Zugriffs auf das DOSRAM 1400 betrieben wird, verringert, was zu einer Verringerung des Stromverbrauchs führt.
  • Die bei dieser Ausführungsform beschriebene Struktur kann in einer geeigneten Kombination mit einer beliebigen der bei den anderen Ausführungsformen beschriebenen Strukturen verwendet werden.
  • (Ausführungsform 4)
  • Eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung ist eine Halbleitervorrichtung, die ein Oxid in einem Kanalbildungsbereich beinhaltet. Die Halbleitervorrichtung beinhaltet einen ersten Transistor, einen zweiten Transistor, einen ersten Kondensator, einen zweiten Kondensator und eine Leitung. Der erste Transistor beinhaltet einen ersten Leiter, einen ersten Isolator über dem ersten Leiter, ein erstes Oxid über dem ersten Isolator, ein zweites Oxid über dem ersten Oxid, einen zweiten Isolator über dem zweiten Oxid, einen zweiten Leiter über dem zweiten Isolator, einen dritten Isolator über dem zweiten Leiter, einen vierten Isolator in Kontakt mit dem zweiten Isolator, dem zweiten Leiter und dem dritten Isolator und einen fünften Isolator in Kontakt mit dem vierten Isolator. Eine erste Öffnung, die sich mit einem Teil des ersten Leiters überlappt, wird in dem ersten Oxid und dem ersten Isolator bereitgestellt. Das zweite Oxid ist elektrisch mit dem ersten Leiter über die erste Öffnung verbunden. Der zweite Transistor beinhaltet einen dritten Leiter, den ersten Isolator über dem dritten Leiter, das erste Oxid über dem ersten Isolator, das zweite Oxid über dem ersten Oxid, einen sechsten Isolator über dem zweiten Oxid, einen vierten Leiter über dem sechsten Isolator, einen siebten Isolator über dem vierten Leiter, einen achten Isolator in Kontakt mit dem sechsten Isolator, dem vierten Leiter und dem siebten Isolator und einen neunten Isolator in Kontakt mit dem achten Isolator.
  • Eine zweite Öffnung, die sich mit einem Teil des dritten Leiters überlappt, wird in dem ersten Oxid und dem ersten Isolator bereitgestellt. Das zweite Oxid ist elektrisch mit dem dritten Leiter über die zweite Öffnung verbunden. Der erste Kondensator beinhaltet das zweite Oxid, einen zehnten Isolator in Kontakt mit einer Seitenfläche des zweiten Oxids in der Kanallängsrichtung und einem Teil der Oberseite des zweiten Oxids und einen fünften Leiter in Kontakt mit dem zehnten Isolator. Der zweite Kondensator beinhaltet das zweite Oxid, einen elften Isolator in Kontakt mit einer Seitenfläche des zweiten Oxids in der Kanallängsrichtung und einem Teil der Oberseite des zweiten Oxids und einen sechsten Leiter in Kontakt mit dem elften Isolator.
  • Das zweite Oxid umfasst ferner erste Bereiche, die sich jeweils mit dem zweiten Isolator oder dem sechsten Isolator überlappen, zweite Bereiche, die sich jeweils mit dem vierten Isolator oder dem achten Isolator überlappen, und einen dritten Bereich in Kontakt mit den zweiten Bereichen. Die Leitung ist in Kontakt mit dem fünften Isolator und dem neunten Isolator und ist elektrisch mit dem dritten Bereich verbunden.
  • Einer Ausführungsform der vorliegenden Erfindung entsprechend kann eine Halbleitervorrichtung bereitgestellt werden, die miniaturisiert oder hoch integriert werden kann, wenn die Verbindung der Vielzahl von Transistoren, der Vielzahl von Kondensatoren und der Leitung die vorstehend beschriebene Struktur aufweist.
  • Details werden anhand von Zeichnungen beschrieben.
  • <Strukturbeispiel einer Halbleitervorrichtung>
  • Ein Beispiel für eine Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, wird nachstehend beschrieben.
  • 29A ist eine Draufsicht auf eine Halbleitervorrichtung, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet. Des Weiteren ist 29B ein Querschnitt entlang der Strichpunktlinie A1-A2 in 29A, der einem Querschnitt des Transistors 200a und des Transistor 200b in der Kanallängsrichtung entspricht. 29C ist ein Querschnitt entlang der Strichpunktlinie A3-A4 in 29A, der einem Querschnitt in einer Kanalbreitenrichtung des Transistors 200a entspricht. Des Weiteren ist 29D ein Querschnitt entlang der Strichpunktlinie A5-A6 in 29A. In der Draufsicht in 29A werden der Einfachheit der Zeichnungen halber einige Komponenten nicht dargestellt. 30A bis 30D sind Zeichnungen, in denen Komponenten in 29A bis 29C durch Bezugszeichen bezeichnet werden.
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, wie in 30A bis 30D gezeigt, den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b sowie einen Isolator 201, den Isolator 210, den Isolator 212 und den Isolator 280, die als Zwischenschichtfilme dienen. Des Weiteren beinhaltet die Halbleitervorrichtung einen Leiter 204_1 und einen Leiter 203_1, die elektrisch mit dem Transistor 200a verbunden sind und als Leitungen dienen, einen Leiter 204 2 und einen Leiter 203 2, die elektrisch mit dem Transistor 200b verbunden sind und als Leitungen dienen, und einen Leiter 240, der als Anschlusspfropfen dient.
  • Es sei angemerkt, dass der Leiter 204_1 und der Leiter 203_1 derart ausgebildet sind, dass er in dem Isolator 212 eingebettet ist. Hier können die Oberseiten des Leiters 204_1 und des Leiters 203_1 im Wesentlichen in gleicher Höhe liegen wie eine Oberseite des Isolators 212. Es sei angemerkt, dass der Leiter 204_1 und der Leiter 203_1, die jeweils eine einschichtige Struktur aufweisen, gezeigt sind; jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise können der Leiter 204_1 und der Leiter 203_1 jeweils eine mehrschichtige Struktur aus zwei oder mehr schichten aufweisen.
  • Ferner sind der Leiter 204 2 und der Leiter 203 2 auf ähnliche Weise wie bei dem Leiter 204_1 und dem Leiter 203_1 derart ausgebildet, dass er in dem Isolator 212 eingebettet ist. Hier können die Oberseite des Leiters 204_2 und die Oberseite des Leiters 203_2 im Wesentlichen in gleicher Höhe liegen wie die Oberseite des Isolators 212. Es sei angemerkt, dass der Leiter 204_2 und der Leiter 203_2, die jeweils eine einschichtige Struktur aufweisen, gezeigt sind; jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise kann der Leiter 204_2 und der Leiter 203 2 jeweils eine mehrschichtige Struktur aus zwei oder mehr schichten aufweisen.
  • [Transistor 200a und Transistor 200b]
  • Wie in 30A bis 30D gezeigt, beinhaltet der Transistor 200a den Isolator 214 und den Isolator 216, die über einem Substrat (nicht dargestellt) bereitgestellt sind, einen Leiter 206 1 und den Leiter 205_1, die in dem Isolator 214 und dem Isolator 216 eingebettet sind, den Isolator 220, der über dem Leiter 206_1, dem Leiter 205_1 und dem Isolator 216 bereitgestellt ist, den Isolator 222, der über dem Isolator 220 bereitgestellt ist, den Isolator 224, der über dem Isolator 222 bereitgestellt ist, ein Oxid 530 (ein Oxid 530a, ein Oxid 530b und ein Oxid 530c), das über dem Isolator 224 bereitgestellt ist, das Oxid 530_d1, das über dem Oxid 530 bereitgestellt ist, einen Isolator 250a, der über dem Oxid 530_d1 bereitgestellt ist, einen Isolator 252a, der über dem Isolator 250a bereitgestellt ist, einen Leiter 260_1, der über dem Isolator 252a bereitgestellt ist, einen Isolator 270a, der über dem Leiter 260_1 bereitgestellt ist, einen Isolator 271a, der über dem Isolator 270a bereitgestellt ist, einen Isolator 272a, der in Kontakt mit mindestens der Oberseite des Oxids 530_d1, der Seitenfläche des Isolators 250a, der Seitenfläche des Isolators 252a, der Seitenfläche des Leiters 260 1 und der Seitenfläche des Isolators 270a bereitgestellt ist, einen Isolator 275a, der in Kontakt mit mindestens dem Isolator 272a bereitgestellt ist, und einen Isolator 274a, der in Kontakt mit mindestens der Oberseite des Oxids 530 und der Seitenfläche des Isolators 275a bereitgestellt ist.
  • Wie in 30A bis 30D gezeigt, beinhaltet ferner der Transistor 200b den Isolator 214 und den Isolator 216, die über dem Substrat (nicht dargestellt) bereitgestellt sind, einen Leiter 206_2 und den Leiter 205_2, die derart bereitgestellt sind, dass sie in dem Isolator 214 und dem Isolator 216 eingebettet sind, den Isolator 220, der über dem Leiter 206_2, dem Leiter 205_2 und dem Isolator 216 bereitgestellt ist, den Isolator 222, der über dem Isolator 220 bereitgestellt ist, den Isolator 224, der über dem Isolator 222 bereitgestellt ist, das Oxid 530 (das Oxid 530a, das Oxid 530b und das Oxid 530c), das über dem Isolator 224 bereitgestellt ist, das Oxid 530_d2, das über dem Oxid 530 bereitgestellt ist, einen Isolator 250b, der über dem Oxid 530_d2 bereitgestellt ist, einen Isolator 252b, der über dem Isolator 250b bereitgestellt ist, den Leiter 260_2, der über dem Isolator 252b bereitgestellt ist, einen Isolator 270b, der über dem Leiter 260_2 bereitgestellt ist, einen Isolator 271b, der über dem Isolator 270b bereitgestellt ist, einen Isolator 272b, der in Kontakt mit mindestens der Oberseite des Oxids 530_d2, der Seitenfläche des Isolators 250b, der Seitenfläche des Isolators 252b, der Seitenfläche des Leiters 260_2 und der Seitenfläche des Isolators 270b bereitgestellt, den Isolator 275b, der derart bereitgestellt ist, dass er in Kontakt mit mindestens dem Isolator 272b ist, und einen Isolator 274b, der in Kontakt mit mindestens der Oberseite des Oxids 530 und der Seitenfläche des Isolators 275b bereitgestellt ist.
  • Es sei angemerkt, dass bei dem Transistor 200a und dem Transistor 200b das Oxid 530a, das Oxid 530b und das Oxid 530c in einigen Fällen insgesamt als Oxid 530 bezeichnet werden. Obwohl der Transistor 200a und der Transistor 200b jeweils eine Struktur aufweisen, bei der das Oxid 530a, das Oxid 530b und das Oxid 530c übereinander angeordnet sind, ist die vorliegende Erfindung nicht auf diese Struktur beschränkt. Beispielsweise kann eine Struktur zum Einsatz kommen, bei der lediglich das Oxid 530b und das Oxid 530c bereitgestellt sind. Beispielsweise kann eine zweischichtige Struktur oder eine mehrschichtige Struktur aus vier oder mehr Schichten zum Einsatz kommen.
  • Es sei angemerkt, dass, wie vorstehend beschrieben, der Transistor 200a und der Transistor 200b ähnliche Strukturen aufweisen. Daher kann nachstehend, sofern nicht anders festgelegt, für den Transistor 200b auf die Beschreibung des Transistors 200a verwiesen werden. Deshalb entsprechen der Leiter 206_1, der Leiter 205_1, das Oxid 530_d1, der Isolator 250a, der Isolator 252a, der Leiter 260 1, der Isolator 270a, der Isolator 271a, der Isolator 272a, der Isolator 275a und der Isolator 274a des Transistors 200a dem Leiter 206 2, dem Leiter 205 2, dem Oxid 530 d2, dem Isolator 250b, dem Isolator 252b, dem Leiter 260 2, dem Isolator 270b, dem Isolator 271b, dem Isolator 272b, dem Isolator 275b bzw. dem Isolator 274b des Transistors 200b.
  • Hier wird in 33 eine vergrößerte Ansicht eines Bereichs gezeigt, der einen Kanal und eine Umgebung des Kanals des Transistors 200a in 30B umfasst.
  • Wie in 33 dargestellt, umfasst das Oxid 530 den Bereich 234, der als Kanalbildungsbereich des Transistors 200a dient, den Bereich 231 (den Bereich 231a oder den Bereich 231b), der als Source-Bereich oder Drain-Bereich dient, und den Übergangsbereich 232 (den Übergangsbereich 232a oder den Übergangsbereich 232b) zwischen dem Bereich 234 und dem Bereich 231.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen der Bereich 234 in einigen Fällen als erster Bereich bezeichnet wird. Des Weiteren wird der Übergangsbereich 232 in einigen Fällen als zweiter Bereich bezeichnet. Des Weiteren wird der Bereich 231 in einigen Fällen als dritter Bereich bezeichnet.
  • Der Bereich 231, der als Source-Bereich oder Drain-Bereich dient, weist eine hohe Ladungsträgerdichte und einen verringerten Widerstand auf. Der Bereich 234, der als Kanalbildungsbereich dient, weist eine niedrigere Ladungsträgerdichte auf als der Bereich 231, der als Source-Bereich oder Drain-Bereich dient. Der Übergangbereich 232 weist eine niedrigere Ladungsträgerdichte auf als der Bereich 231, der als Source-Bereich oder Drain-Bereich dient, und weist eine höhere Ladungsträgerdichte auf als der Bereich 234, der als Kanalbildungsbereich dient. Das heißt, dass der Übergansbereich 232 als Übergansbereich zwischen dem Kanalbildungsbereich und dem Source-Bereich oder dem Drain-Bereich dient.
  • Der Übergangsbereich 232 verhindert, dass ein hochohmiger Bereich zwischen dem Bereich 231, der als Source-Bereich oder Drain-Bereich dient, und dem Bereich 234, der als Kanalbildungsbereich dient, gebildet wird, wodurch der Durchlassstrom des Transistors erhöht wird.
  • Der Übergangsbereich 232 dient mitunter als Überlappungsbereich (auch als Lov-Bereich bezeichnet), der sich mit dem als Gate-Elektrode dienenden Leiter 260_1 überlappt.
  • Es sei angemerkt, dass der Bereich 231 vorzugsweise in Kontakt mit dem Isolator 274a ist. Die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Bereich 231 sind/ist vorzugsweise höher als diejenige sowohl in dem Übergangsbereich 232 als auch in dem Bereich 234.
  • Der Übergangsbereich 232 umfasst einen Bereich, der sich mit dem Isolator 272a überlappt. Die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Übergangsbereich 232 sind/ist vorzugsweise höher als diejenige in dem Bereich 234. Andererseits sind/ist die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Bereich 232 vorzugsweise niedriger als diejenige in dem Bereich 231.
  • Der Bereich 234 überlappt sich mit dem Leiter 260_1. Der Bereich 234 ist zwischen dem Übergangsbereich 232a und dem Übergangsbereich 232b bereitgestellt, und die Konzentration eines Metallelements, wie z. B. Indium, und/oder diejenige von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, in dem Bereich 234 sind/ist vorzugsweise niedriger als diejenige sowohl in dem Bereich 231 als auch des Übergangsbereichs 232.
  • In dem Oxid 530 kann eine Grenze zwischen dem Bereich 231, dem Übergangsbereich 232 und dem Bereich 234 in einigen Fällen nicht deutlich beobachtet werden. Die Konzentration eines nachgewiesenen Metallelements, wie z. B. Indium, und die Konzentration eines nachgewiesenen Verunreinigungselements, wie z. B. Wasserstoff und Stickstoff, können sich nicht nur zwischen den Bereichen, sondern auch in jedem Bereich allmählich verändern (auch als Gradation bezeichnet). Das heißt, dass der Bereich, der näher an dem Bereich 234 liegt, vorzugsweise eine niedrigere Konzentration eines Metallelements, wie z. B. Indium, und eine niedrigere Konzentration von Verunreinigungselementen, wie z. B. Wasserstoff und Stickstoff, aufweist. Die Konzentration von Verunreinigungselementen in dem Bereich 232 ist niedriger als diejenige in dem Bereich 231.
  • Des Weiteren sind in 33 der Bereich 234, der Bereich 231 und der Übergangsbereich 232 in dem Oxid 530c ausgebildet; jedoch ist die vorliegende Erfindung nicht darauf beschränkt. Beispielsweise können diese Bereiche in dem Oxid 530b ausgebildet sein. Obwohl die Grenzen zwischen den Bereichen in 33 im Wesentlichen senkrecht zur Oberseite des Oxids 530 dargestellt sind, ist diese Ausführungsform nicht darauf beschränkt.
  • Es sei angemerkt, dass bei dem Transistor 200a das Oxid 530 vorzugsweise unter Verwendung eines Metalloxids ausgebildet wird, das als Oxidhalbleiter dient. Ein Transistor, der unter Verwendung eines Oxidhalbleiters ausgebildet wird, weist einen sehr niedrigen Leckstrom (Sperrstrom) im Sperrzustand auf; somit kann eine Halbleitervorrichtung mit geringem Stromverbrauch bereitgestellt werden. Ein Oxidhalbleiter kann durch ein Sputterverfahren oder dergleichen ausgebildet werden und kann daher in einem Transistor verwendet werden, der in einer in hohem Maße integrierten Halbleitervorrichtung enthalten ist.
  • Jedoch ist es wahrscheinlich, dass die elektrischen Eigenschaften des Transistors, der unter Verwendung eines Oxidhalbleiters ausgebildet wird, durch Verunreinigungen und Sauerstofffehlstellen in dem Oxidhalbleiter verändert werden; als Ergebnis nimmt die Zuverlässigkeit in einigen Fällen ab. Wasserstoff, der in einem Oxidhalbleiter enthalten ist, reagiert mit Sauerstoff, der an ein Metallatom gebunden ist, zu Wasser und erzeugt daher in einigen Fällen Sauerstofffehlstellen. Infolge des Eindringens von Wasserstoff in die Sauerstofffehlstellen werden in einigen Fällen Elektronen, das als Ladungsträger dienen, erzeugt. Folglich ist es wahrscheinlich, dass ein Transistor, der einen Oxidhalbleiter mit Sauerstofffehlstellen in einem Kanalbildungsbereich enthält, selbstleitende Eigenschaften aufweist. Daher werden vorzugsweise Sauerstofffehlstellen in dem Kanalbildungsbereich soweit wie möglich verringert.
  • Wenn Sauerstofffehlstellen an einer Grenzfläche zwischen dem Oxid 530 d1 und dem als Gate-Isolierfilm dienenden Isolator 250a existieren, ist es wahrscheinlich, dass eine Veränderung der elektrischen Eigenschaften auftritt, oder die Zuverlässigkeit nimmt in einigen Fällen ab.
  • Angesichts des Vorstehenden enthält der Isolator 250a, der sich mit dem Bereich 234 des Oxids 530 überlappt, vorzugsweise einen höheren Anteil an Sauerstoff als die stöchiometrische Zusammensetzung (auch als „überschüssiger Sauerstoff“ bezeichnet). Das heißt, dass überschüssiger Sauerstoff, der in dem Isolator 250a enthalten ist, in den Bereich 234 diffundiert, wodurch Sauerstofffehlstellen in dem Bereich 234 verringert werden können.
  • Der Isolator 272a wird vorzugsweise in Kontakt mit der Seitenfläche des Isolators 250a bereitgestellt. Beispielsweise wird der Isolator 272a vorzugsweise unter Verwendung eines isolierenden Materials mit einer Funktion zum Unterdrücken einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen), d. h. eines isolierenden Materials, ausgebildet, das der vorstehende Sauerstoff mit weniger Wahrscheinlichkeit passiert. Wenn der Isolator 272a eine Funktion zum Unterdrücken einer Diffusion von Sauerstoff aufweist, diffundiert Sauerstoff in dem Isolator 250a in Richtung des Isolators 274a nicht und wird daher effizient dem Bereich 234 zugeführt. Des Weiteren ist der Isolator 272a vorzugsweise ein Isolator, in dem Verunreinigungen, wie z. B. Wasser oder Wasserstoff, verringert sind. Des Weiteren ist der Isolator 272a vorzugsweise ein Isolator, der eine Sperreigenschaft aufweist, um ein Eindringen von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, zu verhindern. Eine solche Funktion kann verhindern, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in den Bereich 234 eindringen. Auf diese Weise kann die Bildung von Sauerstofffehlstellen an einer Grenzfläche zwischen dem Oxid 530 d1 und dem Isolator 250a unterdrückt werden, was zu einer Verbesserung der Zuverlässigkeit des Transistors 200a führt.
  • Des Weiteren ist der Transistor 200a vorzugsweise mit einem Isolator bedeckt, der eine Sperreigenschaft aufweist und ein Eindringen von Verunreinigungen, wie z. B. Wasser und Wasserstoff, verhindert. Der Isolator mit einer Sperreigenschaft wird unter Verwendung eines isolierenden Materials mit einer Funktion zum Unterdrücken einer Diffusion von Verunreinigungen, wie z. B. einem Wasserstoffatom, einem Wasserstoffmolekül, einem Wassermolekül, einem Stickstoffatom, einem Stickstoffmolekül, einem Stickoxidmolekül (z. B. N2O, NO und NO2) und einem Kupferatom, d. h. eines isolierenden Materials mit einer Sperreigenschaft, ausgebildet, das die vorstehenden Verunreinigungen mit weniger Wahrscheinlichkeit passieren. Alternativ wird der Isolator vorzugsweise unter Verwendung eines isolierenden Materials mit einer Funktion zum Unterdrücken einer Diffusion von Sauerstoff (z. B. Sauerstoffatomen und/oder Sauerstoffmolekülen), d. h. eines isolierenden Materials, ausgebildet, das der vorstehende Sauerstoff mit weniger Wahrscheinlichkeit passiert.
  • Im Folgenden wird die Struktur einer Halbleitervorrichtung, die den Transistor 200a und den Transistor 200b einer Ausführungsform der vorliegenden Erfindung beinhaltet, ausführlich beschrieben. Es sei angemerkt, dass auch in der folgenden Beschreibung für die Struktur des Transistors 200b auf die Beschreibung des Transistors 200a verwiesen werden kann.
  • Der Leiter 205 1, der als zweite Gate-Elektrode des Transistors 200a dient, wird derart bereitgestellt, dass er sich mit dem Oxid 530 und dem Leiter 260_1 überlappt.
  • Der Leiter 205_1 wird vorzugsweise derart bereitgestellt, dass die Länge in der Kanalbreitenrichtung größer ist als diejenige des Bereichs 234 in dem Oxid 530. Das heißt, dass der Leiter 205_1 und der Leiter 260_1 vorzugsweise in einem Bereich, der sich weiter außen befindet als eine Seitenfläche des Oxids 530 in der Kanalbreitenrichtung, einander überlappen, wobei der Isolator dazwischen bereitgestellt ist.
  • Hier dient der Leiter 260 1 in einigen Fällen als erste Gate-Elektrode des Transistors 200a. Des Weiteren dient der Leiter 205_1 in einigen Fällen als zweite Gate-Elektrode des Transistors 200a. Ein Potential, das an den Leiter 205_1 angelegt wird, kann einem Potential gleich sein, das an den Leiter 260_1 angelegt wird, oder kann ein Erdpotential oder ein gegebenes Potential sein. Außerdem kann die Schwellenspannung des Transistors 200a gesteuert werden, indem ein Potential, das an den Leiter 205_1 angelegt wird, unabhängig von einem Potential, das an den Leiter 260_1 angelegt wird, geändert wird. Indem insbesondere ein negatives Potential an den Leiter 205_1 angelegt wird, kann die Schwellenspannung des Transistors 200a höher als 0 V sein, und der Sperrstrom kann verringert werden. Demzufolge kann ein Drainstrom bei einer an den Leiter 260_1 angelegten Spannung von 0 V verringert werden.
  • Wie in 30A dargestellt, wird der Leiter 205_1 derart bereitgestellt, dass er sich mit dem Oxid 530 und dem Leiter 260_1 überlappt. Der Leiter 205_1 wird vorzugsweise derart bereitgestellt, dass er sich mit dem Leiter 260_1 auch in dem Bereich überlappt, der sich weiter außen befindet als die Seitenfläche des Oxids 530, die die Kanalbreitenrichtung (die Richtung der W-Länge) kreuzt. Das heißt, dass der Leiter 205_1 und der Leiter 260_1 vorzugsweise in dem Bereich, der sich weiter außen als die Seitenfläche des Oxids 530 in der Kanalbreitenrichtung befindet, einander überlappen, wobei der Isolator dazwischen liegt.
  • Bei der vorstehenden Struktur werden in dem Fall, in dem Potentiale an den Leiter 260_1 und den Leiter 205_1 angelegt werden, ein elektrisches Feld, das von dem Leiter 260_1 erzeugt wird, und ein elektrisches Feld, das von dem Leiter 205_1 erzeugt wird, miteinander verbunden, so dass eine geschlossene Schaltung, die den Kanalbildungsbereich in dem Oxid 530 bedeckt, ausgebildet werden kann.
  • Das heißt, dass der Kanalbildungsbereich in dem Bereich 234 elektrisch von dem elektrischen Feld des Leiters 260 1, der als erste Gate-Elektrode dient, und dem elektrischen Feld des Leiters 205 1, der als zweite Gate-Elektrode dient, umschlossen werden kann. In dieser Beschreibung wird eine derartige Transistorstruktur, bei der der Kanalbildungsbereich elektrisch von den elektrischen Feldern der ersten Gate-Elektrode und der zweiten Gate-Elektrode umschlossen ist, als Struktur mit umschlossenem Kanal (surrounded channel structure bzw. s-Kanal-Struktur) bezeichnet.
  • Der Leiter 260_1 befindet sich derart, dass er sich in der Kanalbreitenrichtung erstreckt. Der Leiter 260_1 kann als erstes Gate dienen und der Leiter 205_1 kann als zweites Gate dienen. Das Potential des zweiten Gates kann dem Potential des ersten Gates gleich sein, kann das Erdpotential oder ein gegebenes Potential sein. Indem das Potential des zweiten Gates unabhängig von dem Potential des ersten Gates verändert wird, kann die Schwellenspannung des Transistors verändert werden.
  • Der Leiter 203_1 erstreckt sich in der Kanalbreitenrichtung auf ähnliche Weise wie der Leiter 260_1 und dient als Leitung, durch die ein Potential an den Leiter 205_1, d. h. das zweite Gate, angelegt wird. Wenn der Leiter 205_1 über dem Leiter 203_1, der als Leitung für das zweite Gate dient, derart angeordnet ist, dass er in den Isolatoren 214 und 216 eingebettet ist, befinden sich die Isolatoren 214 und 216 und dergleichen zwischen dem Leiter 203 1 und dem Leiter 260_1, was zum Verringern der Parasitärkapazität zwischen dem Leiter 203_1 und dem Leiter 260_1 führt, wodurch die Spannungsfestigkeit erhöht wird. Die Verringerung der Parasitärkapazität zwischen dem Leiter 203 1 und dem Leiter 260_1 kann die Schaltgeschwindigkeit des Transistors verbessern, so dass der Transistor hohe Frequenzeigenschaften aufweisen kann. Die Erhöhung der Spannungsfestigkeit zwischen dem Leiter 203 1 und dem Leiter 260_1 kann die Zuverlässigkeit des Transistors 200a verbessern. Deshalb sind die Dicken des Isolators 214 und des Isolators 216 vorzugsweise groß. Es sei angemerkt, dass die Erstreckungsrichtung des Leiters 203 1 nicht auf dieses Beispiel beschränkt ist; beispielsweise kann sich der Leiter 203_1 in der Kanallängsrichtung des Transistors 200a erstrecken.
  • Der Leiter 206_1 und der Leiter 205_1 werden derart ausgebildet, dass sie in der Öffnung in dem Isolator 214 und dem Isolator 216 eingebettet sind. Die Oberseiten des Leiters 206 1 und des Leiters 205 1 können sich im Wesentlichen auf gleicher Höhe befinden wie die Oberseite des Isolators 216. Der Leiter 206 1 und der Leiter 205 1 können in dem Transistor 200a übereinander angeordnet werden.
  • Dabei wird in dem Fall, in dem der Leiter 206 1 und der Leiter 205 1 eine mehrschichtige Struktur aufweisen, für die untere Schicht des Leiters 206_1 und die untere Schicht des Leiters 205_1 vorzugsweise leitfähige Materialien verwendet, die eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser und Wasserstoff, aufweisen (die leitfähigen Materialien lassen solche Verunreinigungen relativ schwer durch). Beispielsweise wird Tantal, Tantalnitrid, Ruthenium, Rutheniumoxid oder dergleichen vorzugsweise verwendet, und eine Einzelschicht oder übereinander angeordnete Schichten kann/können verwendet werden. Dementsprechend kann verhindert werden, dass Verunreinigungen, wie z. B. Wasserstoff und Wasser, aus einer Schicht unter dem Isolator 214 in eine obere Schicht durch den Leiter 206 1 und den Leiter 205_1 diffundieren. Es sei angemerkt, dass vorzugsweise die untere Schicht des Leiters 206 1 und die untere Schicht des Leiters 205 1 eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. einem Wasserstoffatom, einem Wasserstoffmolekül, einem Wassermolekül, einem Stickstoffatom, einem Stickstoffmolekül, einem Stickstoffoxidmolekül (z. B. N2O, NO oder NO2) und einem Kupferatom, und/oder einem Sauerstoffatom, einem Sauerstoffmolekül und/oder dergleichen aufweisen. Des Weiteren gilt vorzugsweise das Gleiche in der folgenden Beschreibung für ein leitfähiges Material mit einer Funktion zum Verhindern des Durchgangs von Verunreinigungen. Wenn die untere Schicht des Leiters 206_1 und die untere Schicht des Leiters 205_1 eine Funktion zum Verhindern des Durchgangs von Sauerstoff aufweisen, kann verhindert werden, dass die Leitfähigkeit der oberen Schicht des Leiters 206 1 und der oberen Schicht des Leiters 205_1 infolge einer Oxidation abnimmt.
  • Des Weiteren werden die obere Schicht des Leiters 206_1 und die obere Schicht des Leiters 205_1 vorzugsweise unter Verwendung eines leitfähigen Materials ausgebildet, das Wolfram, Kupfer oder Aluminium als seine Hauptkomponente enthält. Obwohl nicht gezeigt, kann die obere Schicht des Leiters 206_1 und die obere Schicht des Leiters 205_1 eine mehrschichtige Struktur aufweisen, und beispielsweise kann eine Schichtanordnung aus Titan, Titannitrid und dem vorstehend beschriebenen leitfähigen Material ausgebildet werden.
  • Des Weiteren weisen der Isolator 220, der Isolator 222, der Isolator 224 und das Oxid 530a Öffnungen auf. Des Weiteren ist das Oxid 530b über die Öffnung elektrisch mit dem Leiter 206 1 verbunden. Das Oxid 530b ist elektrisch mit dem Leiter 206 1 ohne das dazwischen liegende Oxid 530a verbunden; daher können der Serienwiderstand und der Kontaktwiderstand verringert werden. Bei einer derartigen Struktur kann eine Halbleitervorrichtung mit vorteilhaften elektrischen Eigenschaften erhalten werden. Insbesondere werden ein Transistor mit hohem Durchlassstrom und eine Halbleitervorrichtung erhalten, die den Transistor beinhaltet.
  • Der Isolator 214 und der Isolator 222 können als isolierende Sperrfilme dienen, die verhindern, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aus einer unteren Schicht in den Transistor eindringen. Der Isolator 214 und der Isolator 222 werden jeweils vorzugsweise unter Verwendung eines isolierenden Materials ausgebildet, das eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aufweist. Beispielsweise wird vorzugsweise für den Isolator 214 Siliziumnitrid oder dergleichen verwendet und für den Isolator 222 wird Aluminiumoxid, Hafniumoxid, ein Oxid, das Silizium und Hafnium enthält (Hafniumsilikat), ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet. Dies kann die Diffusion von Verunreinigungen, wie z. B. Wasserstoff und Wasser, in eine Schicht unterdrücken, die sich oberhalb des Isolators 214 und des Isolators 222 befindet. Es sei angemerkt, dass vorzugsweise der Leiter 214 und der Isolator 222 eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. einem Wasserstoffatom, einem Wasserstoffmolekül, einem Wassermolekül, einem Stickstoffatom, einem Stickstoffmolekül, einem Stickstoffoxidmolekül (z. B. N2O, NO und NO2) und einem Kupferatom, aufweisen.
  • Des Weiteren werden der Isolator 214 und der Isolator 222 jeweils vorzugsweise unter Verwendung eines Isolierenden Materials ausgebildet, das zum Verhindern des Durchgangs von Sauerstoff (z. B. einem Sauerstoffatom oder einem Sauerstoffmolekül) geeignet ist. Mit diesem Material kann verhindert werden, dass Sauerstoff, der in dem Isolator 224 oder dergleichen enthalten ist, in untere Schichten diffundiert.
  • Des Weiteren wird vorzugsweise die Konzentration von Verunreinigungen, wie z. B. Wasser, Wasserstoff oder Stickstoffoxid, in dem Isolator 222 verringert. Die Menge an Wasserstoff, der von dem Isolator 222 abgegeben wird, umgerechnet in Wasserstoffmoleküle pro Flächeneinheit des Isolators 222, ist bei thermischer Desorptionsspektrometrie (TDS) in dem Oberflächentemperaturbereich von 50 °C bis 500 °C beispielsweise weniger als oder gleich 2 × 1015 Moleküle/cm2, bevorzugt weniger als oder gleich 1 × 1015 Moleküle/cm2, bevorzugter niedriger als oder gleich 5 × 1014 Moleküle/cm2. Der Isolator 222 wird vorzugsweise unter Verwendung eines Isolators ausgebildet, von dem Sauerstoff durch Erwärmung abgegeben wird.
  • Der Isolator 250a kann als erster Gate-Isolierfilm des Transistors 200a dienen. Die Isolatoren 220, 222 und 224 können als zweiter Gate-Isolierfilme des Transistors 200a dienen. Obwohl der Isolator 220, der Isolator 222 und der Isolator 224 in dem Transistor 200a übereinander angeordnet sind, ist die vorliegende Erfindung nicht auf diese Struktur beschränkt. Beispielsweise können zwei beliebige der Isolatoren 220, 222 und 224 übereinander angeordnet werden, oder ein beliebiger der Isolatoren kann verwendet werden.
  • Das Oxid 530 wird vorzugsweise unter Verwendung eines Metalloxids ausgebildet, das als Oxidhalbleiter dient. Das Metalloxid weist vorzugsweise eine Energiedifferenz von 2 eV oder mehr, vorzugsweise 2,5 eV oder mehr auf. Unter Verwendung eines Metalloxids mit einer solchen großen Energiedifferenz kann der Sperrstrom des Transistors verringert werden.
  • Ein Transistor, der unter Verwendung eines Oxidhalbleiters ausgebildet wird, weist einen sehr niedrigen Leckstrom im Sperrzustand auf; somit kann eine Halbleitervorrichtung mit geringem Stromverbrauch bereitgestellt werden. Ein Oxidhalbleiter kann durch ein Sputterverfahren oder dergleichen ausgebildet werden und kann daher in einem Transistor verwendet werden, der in einer in hohem Maße integrierten Halbleitervorrichtung enthalten ist.
  • Ein Oxidhalbleiter enthält vorzugsweise mindestens Indium oder Zink. Insbesondere sind vorzugsweise Indium und Zink enthalten. Außerdem ist vorzugsweise Aluminium, Gallium, Yttrium, Zinn oder dergleichen enthalten. Ferner kann/können eines oder mehrere Element/e enthalten sein, das/die aus Bor, Silizium, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram, Magnesium oder dergleichen ausgewählt wird/werden.
  • Hier wird der Fall in Betracht gezogen, in dem es sich bei dem Oxidhalbleiter um ein In-M-Zn-Oxid handelt, das Indium, ein Element M und Zink enthält. Das Element M ist Aluminium, Gallium, Yttrium, Zinn oder dergleichen. Weitere Elemente, die als Element M verwendet werden können, umfassen Bor, Silizium, Titan, Eisen, Nickel, Germanium, Zirconium, Molybdän, Lanthan, Cer, Neodym, Hafnium, Tantal, Wolfram und Magnesium. Es sei angemerkt, dass zwei oder mehr der vorstehenden Elemente in Kombination als Element M verwendet werden können.
  • Es sei angemerkt, dass in dieser Beschreibung und dergleichen auch ein Metalloxid, das Stickstoff enthält, in einigen Fällen als Metalloxid bezeichnet wird. Zudem kann ein Metalloxid, das Stickstoff enthält, als Metalloxynitrid bezeichnet werden.
  • Hier ist das Atomverhältnis des Elements M zu Bestandteilen in einem Metalloxid, das als Oxid 530a verwendet wird, vorzugsweise größer als dasjenige in Metalloxiden, die als Oxid 530b und Oxid 530c verwendet werden. Außerdem ist das Atomverhältnis des Elements M zu In dem Metalloxid, das als Oxid 530a verwendet wird, vorzugsweise größer als dasjenige in den Metalloxiden, die als Oxid 530b und Oxid 530c verwendet werden. Außerdem ist das Atomverhältnis des Elements In zu M in den Metalloxiden, die als Oxid 530b und Oxid 530c verwendet werden, vorzugsweise größer als dasjenige in dem Metalloxid, das als Oxid 530a verwendet wird.
  • Wenn das vorstehende Metalloxid als Oxid 530a verwendet wird, ist vorzugsweise das Leitungsbandminimum des Oxids 530a höher als dasjenige des Oxids 530b und dasjenige des Oxids 530c. Mit anderen Worten: Die Elektronenaffinität des Oxids 530a ist vorzugsweise niedriger als diejenige des Oxids 530b und diejenige des Oxids 530c.
  • Hier ändert sich das Leitungsbandminimum in den Oxiden 530a und 530b graduell. Mit anderen Worten: Das Energieniveau des Leitungsbandminimums ändert sich stetig oder ist stetig zusammenhängend. Um das Leitungsbandminimum graduell zu ändern, wird die Dichte von Defektzuständen in einer Mischschicht verringert, die an der Grenzfläche zwischen den Oxiden 530a und 530b gebildet wird.
  • Insbesondere kann in dem Fall, in dem die Oxide 530a und 530b zusätzlich zu Sauerstoff ein gleiches Element (als Hauptkomponente) enthalten, eine Mischschicht mit einer niedrigen Dichte von Defektzuständen ausgebildet werden. Beispielsweise wird in dem Fall, in dem das Oxid 530b ein In-Ga-Zn-Oxid ist, vorzugsweise ein In-Ga-Zn-Oxid, ein Ga-Zn-Oxid, Galliumoxid oder dergleichen für das Oxid 530a verwendet.
  • Zu diesem Zeitpunkt dient ein Abschnitt mit einer kleinen Lücke, der in den Oxiden 530b und 530c gebildet wird, als Hauptladungsträgerweg. Da die Dichte von Defektzuständen an der Grenzfläche zwischen den Oxiden 530a und 530b verringert werden kann, ist der Einfluss der Grenzflächenstreuung auf die Ladungsträgerleitung gering, und ein hoher Durchlassstrom kann erhalten werden.
  • Die Elektronenaffinität oder das Energieniveau Ec des Leitungsbandminimums kann aus einer Energielücke Eg und einem Ionisierungspotential Ip, das eine Differenz zwischen dem Vakuumniveau Evac und dem Energieniveau Ev des Valenzbandmaximums ist, erhalten werden, wie in 19 gezeigt. Das Ionisierungspotential Ip kann beispielsweise mit einem Ultraviolett-Photoelektronenspektroskopie- (UPS-) Gerät gemessen werden. Die Energielücke Eg kann beispielsweise mit einem spektroskopischen Ellipsometer gemessen werden.
  • Des Weiteren ist, wie in 30B gezeigt, eine Seitenfläche eines Strukturteils, das den Isolator 250a, den Isolator 252a, den Leiter 260_1, den Isolator 270a und den Isolator 271a beinhaltet, vorzugsweise im Wesentlichen senkrecht zu der Oberseite des Isolators 222. Es sei angemerkt, dass die Halbleitervorrichtung, die bei dieser Ausführungsform beschrieben wird, nicht darauf beschränkt ist. Beispielsweise kann, wie in 31A bis 31D gezeigt, ein Winkel, der von der Seitenfläche des Strukturteils, das den Isolator 250a, den Isolator 252a, den Leiter 260 1, den Isolator 270a und den Isolator 271a beinhaltet, und die Oberseite des Isolators 222 gebildet wird, ein spitzer Winkel sein. In diesem Fall ist der Winkel, der von der Seitenfläche des Strukturteils und die Oberseite des Isolators 222 gebildet wird, vorzugsweise so groß wie möglich.
  • Der Isolator 272a wird derart bereitgestellt, dass er in Kontakt mit mindestens den Seitenflächen des Oxids 530_d1, des Isolators 250a, des Isolators 252a, des Leiters 260_1 und des Isolators 270a ist. Des Weiteren wird der Isolator 275a derart bereitgestellt, dass er in Kontakt mit dem Isolator 272a ist. Ein Isolator, der zu dem Isolator 272a wird, wird vorzugsweise unter Verwendung eines ALD-Verfahrens ausgebildet. Indem ein ALD-Verfahren verwendet wird, kann ein Isolator mit ausgezeichneter Abdeckung und wenigen Defekten, wie z. B. Nadellöchern, ausgebildet werden. Deshalb kann die Filmdicke des Isolators 272a ungefähr mehr als oder gleich 0,5 nm und kleiner als oder gleich 10 nm, vorzugsweise mehr als oder gleich 0,5 nm und kleiner als oder gleich 3 nm sein. Es sei angemerkt, dass ein Vorläufer, der in einem ALD-Verfahren verwendet wird, manchmal Verunreinigungen, wie z. B. Kohlenstoff, enthält. Daher kann der Isolator 272a Verunreinigungen, wie z. B. Kohlenstoff, enthalten. In dem Fall, in dem beispielsweise ein Isolator, der zu dem Isolator 252a wird, durch ein Sputterverfahren ausgebildet und der Isolator, der zu dem Isolator 272a wird, durch ein ALD-Verfahren ausgebildet wird, kann selbst dann, wenn Aluminiumoxid als Isolator, der zu dem Isolator 272a wird, und Isolator ausgebildet wird, der zu dem Isolator 252a wird, der Isolator 272a mehr Verunreinigungen, wie z. B. Kohlenstoff, enthalten als der Isolator 252a. Es sei angemerkt, dass Verunreinigungen durch Röntgenphotoelektronenspektroskopie (XPS) quantifiziert werden können.
  • Des Weiteren kann der Isolator, der zu dem Isolator 272a wird, durch ein Sputterverfahren ausgebildet werden. Indem ein Sputterverfahren verwendet wird, kann ein Isolator mit geringeren Verunreinigungen, wie z. B. Wasser oder Wasserstoff, ausgebildet werden. Im Falle der Verwendung eines Sputterverfahrens, wird beispielsweise eine Facing-Target-Sputtereinrichtung vorzugsweise verwendet. Unter Verwendung der Facing-Target-Sputtereinrichtung kann eine Abscheidung durchgeführt werden, ohne dass eine Abscheidungsoberfläche einem Bereich mit hohem elektrischem Feld zwischen einander zugewandten Targets ausgesetzt wird; daher ist es weniger wahrscheinlich, dass die Filmausbildungsoberfläche aufgrund des Plasmas beschädigt wird. Da Abscheidungsschäden an dem Oxid 530 aufgrund des Plasmas während der Abscheidung des Isolators, der zu dem Isolator 272a wird, wenig sein können, wird die Sputtereinrichtung vorzugsweise verwendet. Die Abscheidung unter Verwendung der Facing-Target-Sputtereinrichtung kann auch als Dampfabscheidungs-SP bzw. vapor deposition SP (VDSP, eingetragenes Warenzeichen) bezeichnet werden.
  • Der Bereich 231 und der Übergangsbereich 232 des Oxids 530 werden von Verunreinigungselementen gebildet, die zugesetzt werden, wenn der Isolator ausgebildet wird, der zu dem Isolator 274a wird. Daher enthält der Isolator, der zu dem Isolator 274a wird, vorzugsweise Wasserstoff und/oder Stickstoff. Darüber hinaus wird der Isolator, der zu dem Isolator 274a wird, vorzugsweise unter Verwendung eines isolierenden Materials ausgebildet, das eine Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, und Sauerstoff aufweist. Beispielsweise wird der Isolator, der zu dem Isolator 274a wird, vorzugsweise unter Verwendung von Siliziumnitrid, Siliziumnitridoxid, Siliziumoxynitrid, Aluminiumnitrid oder Aluminiumnitridoxid ausgebildet.
  • Anstelle von oder zusätzlich zu dem vorstehend beschriebenen Verfahren kann ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen verwendet werden, um den Bereich 231 und den Übergangsbereich 232 des Oxids 530 auszubilden. Das Verfahren wird vorzugsweise durchgeführt, nachdem der Isolator, der zu dem Isolator 272a wird, ausgebildet worden ist. Wenn das Verfahren wird über den Isolator durchgeführt, der zu dem Isolator 272a wird, können Schäden an dem Oxid 530 während der Implantation verringert werden.
  • In dem Fall, in dem eine Massentrennung durch ein lonendotierungsverfahren, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen durchgeführt wird, können die zuzusetzende Ionenspezies und ihre Konzentration in geeigneter Weise gesteuert werden. In dem Fall, in dem andererseits keine Massentrennung durgeführt wird, können Ionen mit hoher Konzentration in kurzer Zeit zugesetzt werden. Alternativ kann auch ein lonendotierungsverfahren zum Einsatz kommen, bei dem atomische oder molekulare Cluster erzeugt und ionisiert werden. Anstelle des Begriffs „Dotierstoff“ kann der Begriff „Ion“, „Donator“, „Akzeptor“, „Verunreinigung“, „Element“ oder dergleichen verwendet werden.
  • Als Dotierstoff wird das Element, das Sauerstofffehlstellen bildet, das Element, das an Sauerstofffehlstellen gebunden wird, oder dergleichen verwendet. Typische Beispiele für das Element sind Wasserstoff, Bor, Kohlenstoff, Stickstoff, Fluor, Phosphor, Schwefel, Chlor, Titan und ein Edelgaselement. Typische Beispiele für das Edelgaselement sind Helium, Neon, Argon, Krypton und Xenon.
  • In dem Fall, in dem der Transistor miniaturisiert wird, um eine Kanallänge von ungefähr 10 nm bis 30 nm aufzuweisen, könnte das Verunreinigungselement, das in dem Source-Bereich oder dem Drain-Bereich enthalten ist, diffundieren, was zur elektrischen Verbindung zwischen dem Source-Bereich und dem Drain-Bereich führt. Bei dieser Ausführungsform kann jedoch eine ausreichende Breite des Bereichs 234 des Oxids 530 erhalten werden, indem der Isolator 272a und der Isolator 275a bereitgestellt werden; daher kann verhindert werden, dass der Source-Bereich und der Drain-Bereich elektrisch miteinander verbunden werden.
  • Der Isolator 270a und der Isolator 272a werden hier vorzugsweise unter Verwendung eines isolierenden Materials ausgebildet, das eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasser und Wasserstoff, aufweist. Beispielsweise kann ein Isolator verwendet werden, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält. Für den Isolator, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält, kann vorzugsweise Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet. Auf diese Weise kann verhindert werden, dass Sauerstoff aus dem Isolator 250a nach außen diffundiert. Zudem kann verhindert werden, dass Verunreinigungen, wie z. B. Wasserstoff und Wasser, durch den Endabschnitt des Isolators 250a oder dergleichen in das Oxid 530 eindringen.
  • Durch Bereitstellen des Isolators 270a und der Isolator 272a können die Oberseite und die Seitenfläche des Leiters 260 1 sowie die Seitenfläche des Isolators 250a mit einem Isolator bedeckt werden, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff und Verunreinigungen, wie z. B. Wasser und Wasserstoff, aufweist. Dies kann verhindern, dass der Leiter 260 1 oxidiert wird und dass Verunreinigungen, wie z. B. Wasser und Wasserstoff, durch den Leiter 260_1 und den Isolator 250a in das Oxid 530 eindringen. Daher dienen der Isolator 270a und der Isolator 272a als Barriere, um die Gate-Elektrode und der Gate-Isolierfilm zu schützen.
  • Der Isolator 275a wird ausgebildet, indem der Isolator, der zu dem Isolator 275a wird, ausgebildet und dann anisotropes Ätzen durchgeführt wird. Durch das Ätzen wird der Isolator 275a derart ausgebildet, dass er in Kontakt mit dem Isolator 272a ist.
  • Der Isolator 274a wird ausgebildet, indem der Isolator, der zu dem Isolator 274a wird, ausgebildet und dann anisotropes Ätzen durchgeführt wird. Durch das Ätzen wird der Isolator 274a derart ausgebildet, dass er einen Abschnitt in Kontakt mit der Oberseite des Oxids 530 und der Seitenfläche des Isolators 275a aufweist.
  • Des Weiteren wird bei der Halbleitervorrichtung der Isolator 280 vorzugsweise derart bereitgestellt, dass er den Transistor 200a und den Transistor 200b bedeckt. Vorzugsweise wird die Konzentration von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, in dem Isolator 280 verringert.
  • Eine Öffnung wird in dem Isolator 280 derart ausgebildet, dass eine Innenwand der Öffnung in dem Isolator 280 in Kontakt mit Seitenflächen des Isolators 274a und des Isolators 274b ist. Um eine solche Öffnung auszubilden, ist vorzugsweise zu dem Zeitpunkt zum Ausbilden der Öffnung in dem Isolator 280 die Ätzrate des Isolators 280 viel niedriger als diejenige des Isolators 274a und des Isolators 274b. Wenn die Ätzrate des Isolators 274a und des Isolators 274b auf 1 eingestellt werden, wird die Ätzrate des Isolators 280 bevorzugt auf 5 oder mehr, bevorzugter 10 oder mehr eingestellt. Auf solche Weise kann die Öffnung in selbstjustierender Weise ausgebildet werden und der Raum zwischen der Öffnung und der Gate-Elektrode kann kleiner gestaltet werden, so dass die Halbleitervorrichtung in hohem Maße integriert werden kann.
  • Nachdem die Öffnung ausgebildet worden ist, kann ein niederohmiger Bereich in dem Oxid 530 durch ein Ionenimplantationsverfahren, ein lonendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen ausgebildet werden.
  • Hier wird der Leiter 240 in Kontakt mit der Innenwand der Öffnung in dem Isolator 280 ausgebildet. Der Bereich 231 des Oxids 530 befindet sich an mindestens einem Teil eines Unterteils der Öffnung und daher ist der Leiter 240 in Kontakt mit dem Bereich 231.
  • Der Leiter 240 dient als Source-Elektrode oder Drain-Elektrode des Transistors 200a sowie Source-Elektrode oder Drain-Elektrode des Transistors 200b. Bei einer solchen Struktur kann der Raum zwischen dem Transistor 200a und dem Transistor 200b, die einander benachbart sind, verringert werden, was zur Anordnung von Transistoren mit hoher Dichte und hoher Integration der Halbleitervorrichtung führt.
  • 32A bis 32C sind jeweils ein Querschnitt eines Abschnitts entlang der Strichpunktlinie A7-A8 in 29A und eines Bereichs des Transistors 200a und des Transistors 200b in der Kanalbreitenrichtung, in dem der Leiter 240 in Kontakt mit dem Oxid 530 ist.
  • 32A stellt ein Beispiel dar, in dem ein Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 530 ist, auf der Oberseite des Oxids 530 liegt und kleiner ist als die Breite des Oxids 530 in der Kanalbreitenrichtung. Der Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 530 ist, ist nicht auf das Beispiel der 32A beschränkt. Beispielsweise kann, wie in 32B gezeigt, ein Bereich in Kontakt mit der Oberseite und der Seitenfläche des Oxids 530 enthalten sein. Obwohl 32B beispielhaft einen Bereich darstellt, in dem der Leiter 240 und eine Seitenfläche des Oxids 530 auf der A7-Seite in Kontakt miteinander sind, kann ein Bereich enthalten sein, in dem der Leiter 240 und eine Seitenfläche des Oxids 530 auf der A8-Seite in Kontakt miteinander sind. Bei einer solchen Struktur kann in einigen Fällen die Fläche des Bereichs vergrößert werden, in dem der Leiter 240 in Kontakt mit dem Oxid 530 ist; da der Kontaktwiderstand zwischen dem Leiter 240 und dem Oxid 530 verringert werden kann, wird vorzugsweise eine solche Struktur verwendet. Alternativ kann, wie in 32C gezeigt, beispielsweise der Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 530 ist, ein Bereich sein, in dem die Oberseite des Oxids 530 und Seitenflächen des Oxids 530 auf der A7-Seite und der A8-Seite in Kontakt miteinander sind. Mit anderen Worten: Der Bereich, in dem der Leiter 240 in Kontakt mit dem Oxid 530 ist, kann eine Querschnittsform wie ein Sattel (eine solche Struktur kann als Sattelflächenkontakt bezeichnet) aufweisen. Bei einer solchen Struktur kann die Fläche des Bereichs vergrößert werden, in dem der Leiter 240 in Kontakt mit dem Oxid 530 ist; da der Kontaktwiderstand zwischen dem Leiter 240 und dem Oxid 530 verringert werden kann, wird bevorzugter eine solche Struktur verwendet.
  • Eine Parasitärkapazität wird, wie in 30B gezeigt, zwischen dem Leiter 260_1 und dem Leiter 240 in dem Transistor 200a gebildet. In ähnlicher Weise wird eine Parasitärkapazität zwischen dem Leiter 260_2 und dem Leiter 240 in dem Transistor 200b gebildet.
  • Der Isolator 275a wird in dem Transistor 200a bereitgestellt und der Isolator 275b wird in dem Transistor 200b bereitgestellt; daher können die Parasitärkapazität des Transistors 200a und die Parasitärkapazität des Transistors 200b verringert werden. Für den Isolator 275a und den Isolator 275b kann beispielsweise Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid oder Siliziumnitrid verwendet werden. Wenn die Parasitärkapazität verringert wird, kann ein Hochgeschwindigkeitsbetrieb des Transistors 200a und des Transistors 200b erzielt werden.
  • Der Leiter 240 kann unter Verwendung eines Materials ausgebildet werden, das demjenigen des Leiters 205 1 ähnlich ist. Des Weiteren kann der Leiter 240 ausgebildet werden, nachdem Aluminiumoxid an einem Seitenwandabschnitt der Öffnung ausgebildet worden ist. Indem Aluminiumoxid an dem Seitenwandabschnitt der Öffnung ausgebildet wird, kann der Durchgang von Sauerstoff von außen verhindert werden und die Oxidation des Leiters 240 kann verhindert werden. Des Weiteren kann verhindert werden, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aus dem Leiter 240 nach außen diffundieren. Das Aluminiumoxid kann ausgebildet werden, indem Aluminiumoxid in der Öffnung durch ein ALD-Verfahren oder dergleichen ausgebildet und dann ein anisotropes Ätzen durchgeführt wird.
  • [Kondensator 100a und Kondensator 100b]
  • Der Kondensator 100a und der Transistor 200a nutzen einige Komponenten gemeinsam, wie in 30A bis 30D dargestellt. Außerdem nutzen der Kondensator 100b und der Transistor 200b einige Komponenten gemeinsam. Wie im Falle des Transistors 200a weisen der Kondensator 100a und der Kondensator 100b ähnliche Strukturen auf. Daher kann nachstehend, sofern nicht anders festgelegt, für den Kondensator 100b auf die Beschreibung des Kondensators 100a verwiesen werden. Bei dieser Ausführungsform wird ein Beispiel für den Kondensator 100a beschrieben, bei dem eine Elektrode ein Teil des Bereichs 231a ist, der in dem Oxid 530 des Transistors 200a bereitgestellt ist.
  • Der Kondensator 100a beinhaltet einen Teil des Bereichs 231a des Oxids 530, einen Isolator 276a und einen Leiter 130a über dem Isolator 276a. Des Weiteren wird mindestens ein Teil des Leiters 130a vorzugsweise bereitgestellt, um sich mindestens teilweise mit dem Teil des Bereichs 231a zu überlappen.
  • Der Teil des Bereichs 231a des Oxids 530 dient als eine Elektrode des Kondensators 100a, und der Leiter 130a dient als die andere Elektrode des Kondensators 100a. Das heißt, dass der Bereich 231a als Source oder Drain des Transistors 200a und eine Elektrode des Kondensators 100a dient. Ein Teil des Isolators 276a dient als 276a als Dielektrikum des Kondensators 100a.
  • Der Isolator 276a wird vorzugsweise unter Verwendung eines Isolators mit einer hohen Dielektrizitätskonstante ausgebildet. Beispielsweise kann ein Isolator verwendet werden, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält. Für den Isolator, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält, kann vorzugsweise Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet. Der Isolator 276a kann eine mehrschichtige Struktur aufweisen. Beispielsweise kann eine mehrschichtige Struktur, die zwei oder mehr Schichten aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, einem Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), und dergleichen aufweist, zum Einsatz kommen. Beispielsweise werden vorzugsweise Hafniumoxid, Aluminiumoxid und Hafniumoxid in dieser Reihenfolge durch ein ALD-Verfahren ausgebildet werden, um eine mehrschichtige Struktur auszubilden. Das Hafniumoxid und das Aluminiumoxid weisen jeweils eine Dicke von größer als oder gleich 0,5 nm und kleiner als oder gleich 5 nm auf. Mit einer solchen mehrschichtigen Struktur kann der Kondensator 100a einen großen Kapazitätswert und einen geringen Leckstrom aufweisen.
  • Hier sind der Isolator 272a und der Isolator 275a an der Seitenfläche des Leiters 260 1 bereitgestellt, der als erste Gate-Elektrode des Transistors 200a dient. Da der Isolator 272a und der Isolator 275a zwischen dem Leiter 260 1 und dem Leiter 130a bereitgestellt sind, kann die Parasitärkapazität zwischen dem Leiter 260_1 und dem Leiter 130a verringert werden.
  • Der Leiter 130a kann eine mehrschichtige Struktur aufweisen. Beispielsweise kann der Leiter 130a eine mehrschichtige Struktur aus einem leitfähigen Material, das Titan, Titannitrid, Tantal oder Tantalnitrid als seine Hauptkomponente enthält, und einem leitfähigen Material aufweisen, das Wolfram, Kupfer oder Aluminium als seine Hauptkomponente enthält. Der Leiter 130a kann eine einschichtige Struktur oder eine mehrschichtige Struktur aus drei oder mehr Schichten aufweisen.
  • Wie vorstehend beschrieben, können bei der Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b auf der gleichen Schicht bereitgestellt sein. Bei einer solchen Struktur können die Transistoren und die Kondensatoren mit hoher Dichte angeordnet werden; daher kann die Halbleitervorrichtung in hohem Maße integriert werden.
  • Es sei angemerkt, dass bei dieser Ausführungsform der Isolator 220, der Isolator 222 und der Isolator 224 in einigen Fällen als erster Isolator bezeichnet werden. Des Weiteren werden der Isolator 250a und der Isolator 252a in einigen Fällen als zweiter Isolator bezeichnet, und der Isolator 250b und der Isolator 252b als sechster Isolator. Der Isolator 270a und der Isolator 271a werden in einigen Fällen als dritter Isolator bezeichnet, und der Isolator 270b und der Isolator 271b als siebter Isolator. Der Isolator 272a wird in einigen Fällen als vierter Isolator bezeichnet und der Isolator 272b als achter Isolator. Der Isolator 275a und der Isolator 274a werden in einigen Fällen als fünfter Isolator bezeichnet, der Isolator 275b und der Isolator 274b als neunter Isolator, der Isolator 276a als zehnter Isolator und ein Isolator 276b als elfter Isolator.
  • Des Weiteren wird in dieser Beschreibung und dergleichen das Oxid 530 in einigen Fällen einfach als Oxid bezeichnet. Außerdem wird in einigen Fällen das Oxid 530a als erstes Oxid bezeichnet und die Oxide 530b und 530c werden als zweites Oxid bezeichnet. Des Weiteren wird der Leiter 206_1 in einigen Fällen als erster Leiter bezeichnet, der Leiter 260 1 als zweiter Leiter, der Leiter 206 2 als dritter Leiter, der Leiter 260 2 als vierter Leiter, der Leiter 130a als fünfter Leiter und der Leiter 130b als sechster Leiter. Des Weiteren wird der Leiter 240 in einigen Fällen als Leitung bezeichnet.
  • <Material für eine Halbleitervorrichtung>
  • Nachstehend werden Materialien beschrieben, die für eine Halbleitervorrichtung verwendet werden können.
  • <Leiter>
  • Der Leiter 204_1, der Leiter 204_2, der Leiter 203_1, der Leiter 203_2, der Leiter 206_1, der Leiter 206_2, der Leiter 205_1, der Leiter 205_2, der Leiter 260_1, der Leiter 260_2, der Leiter 240, der Leiter 130a und der Leiter 130b können unter Verwendung eines Materials ausgebildet werden, das ein oder mehrere Metallelement/e enthält, das/die aus Aluminium, Chrom, Kupfer, Silber, Gold, Platin, Tantal, Nickel, Titan, Molybdän, Wolfram, Hafnium, Vanadium, Niob, Mangan, Magnesium, Zirconium, Beryllium, Indium, Ruthenium und dergleichen ausgewählt wird/werden. Alternativ kann ein Halbleiter mit hoher elektrischer Leitfähigkeit, typischerweise polykristallines Silizium, das ein Verunreinigungselement, wie z. B. Phosphor, enthält, oder ein Silizid, wie z. B. Nickelsilizid, verwendet werden.
  • Für andere Komponenten kann auf die Beschreibung der Komponenten der Halbleitervorrichtung der Ausführungsform 1 verwiesen werden.
  • <Herstellungsverfahren der Halbleitervorrichtung>
  • Als Nächstes wird ein Herstellungsverfahren der Halbleitervorrichtung der vorliegenden Erfindung, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, anhand von 34A bis 34D bis 50A bis 50D beschrieben. 34A, 35A, 36A, 37A, 38A, 39A, 40A, 41A, 42A, 43A, 44A, 45A, 46A, 47A, 48A, 49A und 50A sind Draufsichten. 34B, 35B, 36B, 37B, 38B, 39B, 40B, 41B, 42B, 43B, 44B, 45B, 46B, 47B, 48B, 49B und 50B sind Querschnitte entlang den Strichpunktlinien A1-A2 in 34A, 35A, 36A, 37A, 38A, 39A, 40A, 41A, 42A, 43A, 44A, 45A, 46A, 47A, 48A, 49A und 50A. 34C, 35C, 36C, 37C, 38C, 39C, 40C, 41C, 42C, 43C, 44C, 45C, 46C, 47C, 48C, 49C und 50C sind Querschnitte entlang den Strichpunktlinien A3-A4 in 34A, 35A, 36A, 37A, 38A, 39A, 40A, 41A, 42A, 43A, 44A, 45A, 46A, 47A, 48A, 49A und 50A. Des Weiteren sind 34D, 35D, 36D, 37D, 38D, 39D, 40D, 41D, 42D, 43D, 44D, 45D, 46D, 47D, 48D, 49D und 50D Querschnitte entlang der Strichpunktlinie A5-A6 in 34A, 35A, 36A, 37A, 38A, 39A, 40A, 41A, 42A, 43A, 44A, 45A, 46A, 47A, 48A, 49A und 50A.
  • Zuerst wird ein Substrat (nicht dargestellt) vorbereitet, und der Isolator 201 wird über dem Substrat ausgebildet. Der Isolator 201 kann durch ein Sputterverfahren, ein chemisches Gasphasenabscheidungs- (CVD-) Verfahren, ein Molekularstrahlepitaxie-(MBE-) Verfahren, ein Laserstrahlverdampfungs- (PLD-) Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • CVD-Verfahren können in ein plasmaunterstütztes CVD- (plasma enhanced CVD, PECVD-) Verfahren, bei dem Plasma verwendet wird, ein thermisches CVD- (TCVD-) Verfahren, bei dem Wärme verwendet wird, ein Photo-CVD-Verfahren, bei dem Licht verwendet wird, und dergleichen unterteilt werden. Außerdem kann das CVD-Verfahren je nach Quellengas in ein Metall-CVD- (MCVD-) Verfahren und ein metallorganisches CVD- (MOCVD-) Verfahren umfassen.
  • Unter Verwendung des PECVD-Verfahrens kann ein qualitativ hochwertiger Film bei einer relativ niedrigen Temperatur ausgebildet werden. Des Weiteren wird bei einem thermischen CVD-Verfahren kein Plasma verwendet, und daher verursacht es weniger Plasmaschäden an einem Gegenstand. Beispielsweise könnte eine Leitung, eine Elektrode, ein Element (z. B. Transistor oder Kondensator) oder dergleichen, die/das in einer Halbleitervorrichtung enthalten ist, durch Empfangen von Ladungen vom Plasma aufgeladen werden. In diesem Fall könnten die akkumulierten Ladungen die Leitung, die Elektrode, das Element oder dergleichen beschädigen, die/das in der Halbleitervorrichtung enthalten ist. Im Gegensatz dazu werden dann, wenn ein thermisches CVD-Verfahren, bei dem kein Plasma verwendet wird, zum Einsatz kommt, keine solchen Plasmaschäden verursacht, und es kann die Ausbeute der Halbleitervorrichtung erhöht werden. Ein thermisches CVD-Verfahren verursacht bei der Abscheidung keine Plasmaschäden, so dass ein Film mit wenigen Defekten erhalten werden kann.
  • Auch ein ALD-Verfahren verursacht geringere Schäden an einem Gegenstand. Ein ALD-Verfahren verursacht bei der Abscheidung keine Plasmaschäden, so dass ein Film mit wenigen Defekten erhalten werden kann.
  • Im Unterschied zu einem Abscheidungsverfahren, bei dem Teilchen abgeschieden werden, die von einem Target oder dergleichen abgegeben werden, wird bei einem CVD-Verfahren und einem ALD-Verfahren ein Film durch eine Reaktion an einer Oberfläche eines Gegenstandes ausgebildet. Daher ermöglichen ein CVD-Verfahren und ein ALD-Verfahren fast unabhängig von der Form eines Gegenstandes eine vorteilhafte Stufenabdeckung. Insbesondere ermöglicht ein ALD-Verfahren eine ausgezeichnete Stufenabdeckung und eine ausgezeichnete Gleichmäßigkeit der Dicke und kann beispielsweise zum Bedecken einer Oberfläche einer Öffnung mit einem hohen Seitenverhältnis vorteilhaft verwendet werden. Andererseits weist ein ALD-Verfahren eine relativ niedrige Abscheidungsrate auf; daher ist es mitunter vorzuziehen, dass ein ALD-Verfahren mit einem weiteren Abscheidungsverfahren mit hoher Abscheidungsrate, wie z. B. einem CVD-Verfahren, kombiniert wird.
  • Wenn ein CVD-Verfahren oder ein ALD-Verfahren verwendet wird, kann die Zusammensetzung eines auszubildenden Films durch ein Verhältnis der Durchflussraten der Quellengase gesteuert werden. Beispielsweise kann durch ein CVD-Verfahren oder ein ALD-Verfahren ein Film mit einer bestimmten Zusammensetzung in Abhängigkeit von einem Verhältnis der Durchflussraten der Quellengase ausgebildet werden. Außerdem kann mittels eines CVD-Verfahrens oder eines ALD-Verfahrens ein Film ausgebildet werden, dessen Zusammensetzung sich stetig verändert, indem das Verhältnis der Durchflussraten der Quellengase während der Ausbildung des Films geändert wird. In dem Fall, in dem der Film ausgebildet wird, während das Verhältnis der Durchflussraten der Quellengase geändert wird, kann im Vergleich zu dem Fall, in dem der Film unter Verwendung einer Vielzahl von Abscheidungskammern ausgebildet wird, die Zeit, die zur Filmausbildung benötigt wird, verringert werden, da die Zeit, die zum Transfer und zum Regulieren des Drucks benötigt wird, wegfällt. Daher können Halbleitervorrichtungen mit verbesserter Produktivität hergestellt werden.
  • Dann wird der Isolator 210 über dem Isolator 201 ausgebildet. Der Isolator 210 kann durch ein Sputterverfahren, ein chemisches Gasphasenabscheidungsverfahren, ein Molekularstrahlepitaxieverfahren, ein Laserstrahlverdampfungsverfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Bei dieser Ausführungsform wird Aluminiumoxid als Isolator 210 durch ein Sputterverfahren ausgebildet. Der Isolator 210 kann eine mehrschichtige Struktur aufweisen. Beispielsweise kann die mehrschichtige Struktur ausgebildet werden, indem ein Aluminiumoxid durch ein Sputterverfahren ausgebildet wird und ein Aluminiumoxid durch ein ALD-Verfahren über dem Aluminiumoxid ausgebildet wird. Alternativ kann die mehrschichtige Struktur ausgebildet werden, indem ein Aluminiumoxid durch ein ALD-Verfahren ausgebildet wird und ein Aluminiumoxid durch ein Sputterverfahren über dem Aluminiumoxid ausgebildet wird.
  • Als Nächstes wird ein leitfähiger Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203 1 und dem Leiter 203_2 wird, über dem Isolator 210 ausgebildet. Der leitfähige Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Der leitfähige Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, kann ein mehrschichtiger Film sein. Bei dieser Ausführungsform wird Wolfram als leitfähiger Film ausgebildet, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203 1 und dem Leiter 203 2 wird.
  • Als Nächstes wird der leitfähige Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, durch ein Lithographieverfahren verarbeitet, um den Leiter 204 1, den Leiter 204 2, den Leiter 203 1 und den Leiter 203 2 auszubilden.
  • Bei dem Lithographieverfahren wird zuerst ein Fotolack durch eine Maske belichtet. Als Nächstes wird ein belichteter Bereich unter Verwendung einer Entwicklerlösung entfernt oder bleibt übrig, so dass eine Fotolackmaske ausgebildet wird. Dann wird ein Ätzen durch die Fotolackmaske ausgeführt. Die Fotolackmaske wird ausgebildet, indem beispielsweise der Fotolack unter Verwendung von KrF-Excimerlaserlicht, ArF-Excimerlaserlicht, extrem ultraviolettem (EUV-) Licht oder dergleichen belichtet wird. Alternativ kann eine Flüssigkeitsimmersionstechnik zum Einsatz kommen, bei der man einen Abschnitt zwischen einem Substrat und einer Projektionslinse mit einer Flüssigkeit (z. B. Wasser) füllt, um eine Belichtung durchzuführen. Anstelle des vorstehend genannten Lichts kann ein Elektronenstrahl oder ein Ionenstrahl verwendet werden. Es sei angemerkt, dass im Falle der Verwendung eines Elektronenstrahls oder eines lonenstrahls keine Fotomaske notwendig ist. Um die Fotolackmaske zu entfernen, kann eine Trockenätzbehandlung, wie z. B. Veraschung, oder eine Nassätzbehandlung verwendet werden. Alternativ kann eine Nassätzbehandlung nach einer Trockenätzbehandlung durchgeführt werden. Als weitere Alternative kann eine Trockenätzbehandlung nach einer Nassätzbehandlung durchgeführt werden.
  • Eine Hartmaske, die aus einem Isolator oder einem Leiter ausgebildet ist, kann anstellte der Fotolackmaske verwendet werden. In dem Fall, in dem eine Hartmaske verwendet wird, kann eine Hartmaske mit einer gewünschten Form auf die folgende Weise ausgebildet werden: Ein isolierender Film oder ein leitfähiger Film, welcher das Material der Hartmaske ist, wird über dem leitfähigen Film ausgebildet, der zu dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 wird, eine Fotolackmaske wird darüber ausgebildet, und dann wird das Material der Hartmaske geätzt. Das Ätzen des leitfähigen Films, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203 1 und dem Leiter 203 2 wird, kann nach dem Entfernen der Fotolackmaske oder ohne Entfernung dieser durchgeführt werden. Im letzteren Fall kann die Fotolackmaske während des Ätzens entfernt werden. Die Hartmaske kann durch Ätzen entfernt werden, nachdem der leitfähige Film geätzt worden ist, der zu dem Leiter 204_1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 wird. Die Hartmaske muss nicht in dem Fall entfernt werden, in dem das Material der Hartmaske den folgenden Prozess nicht beeinflusst oder im folgenden Prozess genutzt werden kann.
  • Als Trockenätzvorrichtung kann eine kapazitiv gekoppelte Plasma- (capacitively coupled plasma, CCP-) Ätzvorrichtung verwendet werden, die parallele Plattenelektroden beinhaltet. Die kapazitiv gekoppelte Plasma-Ätzvorrichtung, die die parallelen Plattenelektroden beinhaltet, kann eine Struktur aufweisen, bei der eine Hochfrequenzleistung an eine der parallelen Plattenelektroden angelegt wird. Alternativ kann die kapazitiv gekoppelte Plasma-Ätzvorrichtung eine Struktur aufweisen, bei der unterschiedliche Hochfrequenzleistungen an eine der parallelen Plattenelektroden angelegt werden. Alternativ kann die kapazitiv gekoppelte Plasma-Ätzvorrichtung eine Struktur aufweisen, bei der Hochfrequenzleistungen mit der gleichen Frequenz an die parallelen Plattenelektroden angelegt werden. Alternativ kann die kapazitiv gekoppelte Plasma-Ätzvorrichtung eine Struktur aufweisen, bei der Hochfrequenzleistungen mit unterschiedlichen Frequenzen an die parallelen Plattenelektroden angelegt werden. Alternativ kann eine Trockenätzvorrichtung verwendet werden, die eine hochdichte Plasmaquelle beinhaltet. Als Trockenätzvorrichtung, die eine hochdichte Plasmaquelle beinhaltet, kann beispielsweise eine induktiv gekoppelte Plasma- (inductively coupled plasma, ICP-) Ätzvorrichtung verwendet werden.
  • Als Nächstes wird ein Isolierfilm, der zu dem Isolator 212 wird, über dem Isolator 210, dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 ausgebildet. Der Isolierfilm, der zu dem Isolator 212 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxid als Isolierfilm, der zu dem Isolator 212 wird, durch ein CVD-Verfahren ausgebildet.
  • Hier ist die Dicke des Isolierfilms, der zu dem Isolator 212 wird, vorzugsweise größer als oder ebenso groß wie die Dicke jedes von dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2. Wenn beispielsweise die Dicke des Leiters 204_1, des Leiters 204_2, des Leiters 203_1 und des Leiters 203_2 jeweils 1 ist, ist die Dicke des Isolierfilms, der zu dem Isolator 212 wird, größer als oder gleich 1 und kleiner als oder gleich 3. Bei dieser Ausführungsform ist die Dicke des Leiters 204_1, des Leiters 204 2, des Leiters 203_1 und des Leiters jeweils 203 2 150 nm und die Dicke des Isolierfilms, der zu dem Isolator 212 wird, ist 350 nm.
  • Als Nächstes wird eine chemische-mechanische Polier- (CMP-) Behandlung an dem Isolierfilm, der zu dem Isolator 212 wird, durchgeführt, so dass ein Teil des Isolierfilms, der zu dem Isolator 212 wird, entfernt wird und Oberflächen des Leiters 204_1, des Leiters 204_2, des Leiters 203_1, des Leiters 203_2 freigelegt werden. Daher können der Leiter 204_1, der Leiter 204_2, der Leiter 203_1, der Leiter 203_2 und der Isolator 212, deren Oberseiten eben sind, ausgebildet werden (siehe 34A bis 34D).
  • Hier wird ein Verfahren zum Ausbilden des Leiters 204 1, des Leiters 204 2, des Leiters 203 1 und des Leiters 203 2, das sich von dem vorstehenden Verfahren unterscheidet, nachstehend beschrieben.
  • Anschließend wird der Isolator 212 über dem Isolator 210 ausgebildet. Der Isolator 212 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Dann werden Öffnungen in dem Isolator 212 derart ausgebildet, dass sie den Isolator 210 erreichen. Beispiele für die Öffnungen umfassen Nuten und Schlitze. Bereiche, in denen die Öffnungen ausgebildet werden, können als Öffnungsabschnitte bezeichnet werden. Die Öffnungen können durch Nassätzen ausgebildet werden; jedoch wird Trockenätzen zur Mikrostrukturierung bevorzugt. Der Isolator 210 ist vorzugsweise ein Isolator, der beim Ausbilden der Nut durch Ätzen des Isolators 212 als Ätzstoppfilm dient. In dem Fall, in dem beispielsweise ein Siliziumoxidfilm als Isolator 212 verwendet wird, in dem die Nut ausgebildet werden soll, wird der Isolator 210 vorzugsweise ausgebildet, indem ein Siliziumnitridfilm, ein Aluminiumoxidfilm oder ein Hafniumoxidfilm verwendet wird.
  • Nach dem Ausbilden der Öffnungen wird ein leitfähiger Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, ausgebildet. Der leitfähige Film enthält vorzugsweise einen Leiter, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff aufweist. Beispielsweise kann Tantalnitrid, Wolframnitrid oder Titannitrid verwendet werden. Alternativ kann auch ein mehrschichtiger Film verwendet werden, der unter Verwendung von dem Leiter und Tantal, Wolfram, Titan, Molybdän, Aluminium, Kupfer oder einer Molybdän-Wolframlegierung ausgebildet wird. Der leitfähige Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Bei dieser Ausführungsform weist der leitfähige Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, eine mehrschichtige Struktur auf. Zuerst wird Tantalnitrid oder ein mehrschichtiger Film aus Tantalnitrid und darüber ausgebildeten Titannitrid durch ein Sputterverfahren ausgebildet. Unter Verwendung eines solchen Metallnitrids für eine untere Schicht des leitfähigen Films, der zu dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 wird, kann verhindert werden, dass ein Metall, das leicht diffundiert, wie z. B. Kupfer, aus dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 nach außen diffundiert, selbst wenn das Metall für eine obere Schicht des leitfähigen Films, der zu dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 wird, die nachstehend beschrieben werden, verwendet wird.
  • Als Nächstes wird die obere Schicht des leitfähigen Films, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, ausgebildet. Der leitfähige Film, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, kann durch ein Plattierungsverfahren, ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird als leitfähiger Film, der zu dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 wird, ein niederohmiges leitfähiges Material, wie z. B. Kupfer, ausgebildet.
  • Als Nächstes werden die obere Schicht des leitfähigen Films, der zu dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 wird, und die untere Schicht des leitfähigen Films, der zu dem Leiter 204_1, dem Leiter 204_2, dem Leiter 203_1 und dem Leiter 203_2 wird, durch eine CMP-Behandlung teilweise entfernt, um den Isolator 212 freizulegen. Als Ergebnis bleibt der leitfähige Film, der zu dem Leiter 204 1, dem Leiter 204 2, dem Leiter 203 1 und dem Leiter 203 2 wird, nur in den Öffnungsabschnitten übrig. Auf diese Weise können der Leiter 204_1, der Leiter 204_2, der Leiter 203_1 und der Leiter 203_2, deren Oberseiten eben sind, ausgebildet werden. Es sei angemerkt, dass der Isolator 212 in einigen Fällen durch die CMP-Behandlung teilweise entfernt wird. Das Vorstehende ist die Beschreibung des unterschiedlichen Ausbildungsverfahrens des Leiters 204_1, des Leiters 204_2, des Leiters 203_1 und des Leiters 203 2.
  • Als Nächstes wird der Isolator 214 über dem Leiter 204 1 , dem Leiter 204 2, dem Leiter 203_1 und dem Leiter 203_2 ausgebildet. Der Isolator 214 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumnitrid als der Isolator 214 durch ein CVD-Verfahren ausgebildet. Selbst wenn ein Metall, das in den Leiter 203_1 und den Leiter 203_2 leicht diffundiert, wie z. B. Kupfer, für den Isolator 214 verwendet wird, kann die Verwendung eines Isolators, durch den Kupfer schwer durchgeht, wie Siliziumnitrid, als Isolator 214 verhindern, dass das Metall in die Schichten oberhalb des Isolators 214 diffundiert.
  • Als Nächstes wird der Isolator 216 über dem Isolator 214 ausgebildet. Der Isolator 216 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxid als Isolator 216 durch ein CVD-Verfahren ausgebildet.
  • Dann wurde eine Vertiefung in dem Isolator 214 und dem Isolator 216 ausgebildet. Beispiele für die Vertiefung umfassen ein Loch und eine Öffnung. Die Vertiefung kann durch Nassätzen ausgebildet werden; jedoch wird Trockenätzen zur Mikrostrukturierung bevorzugt.
  • Nach dem Ausbilden der Vertiefungen wird ein leitfähiger Film, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird, ausgebildet. Der leitfähige Film, der dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird, enthält vorzugsweise einen Leiter, der eine Funktion zum Verhindern des Durchgangs von Sauerstoff aufweist. Beispielsweise kann Tantalnitrid, Wolframnitrid oder Titannitrid verwendet werden. Alternativ kann auch ein mehrschichtiger Film verwendet werden, der unter Verwendung von dem Leiter und Tantal, Wolfram, Titan, Molybdän, Aluminium, Kupfer oder einer Molybdän-Wolframlegierung ausgebildet wird. Der leitfähige Film, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Bei dieser Ausführungsform wird Tantalnitrid durch ein Sputterverfahren für eine untere Schicht des leitfähigen Films ausgebildet, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird.
  • Als Nächstes wird ein leitfähiger Film als obere Schicht des leitfähigen Films, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird, über der unteren Schicht des leitfähigen Films ausgebildet, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird. Die obere Schicht des leitfähigen Films, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Bei dieser Ausführungsform wird als leitfähiger Film, der als obere Schicht des leitfähigen Films verwendet wird, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205_2 wird, ein Titannitridfilm durch ein CVD-Verfahren ausgebildet und ein Wolframfilm wird durch ein CVD-Verfahren über dem Titannitridfilm ausgebildet.
  • Als Nächstes wird eine CMP-Behandlung durchgeführt, so dass der leitfähige Film, der zu dem Leiter 206 1, dem Leiter 206 2, dem Leiter 205 1 und dem Leiter 205 2 wird, der sich über den Isolator 216 befindet, entfernt wird. Als Ergebnis bleibt der leitfähige Film, der zu dem Leiter 206_1, dem Leiter 206_2, dem Leiter 205_1 und dem Leiter 205 2 wird, nur in den Vertiefungen übrig; auf diese Weise können der Leiter 206 1, der Leiter 206 2, der Leiter 205 1 und der Leiter 205 2, deren Oberseite eben sind, ausgebildet werden (siehe 34A bis 34C).
  • Als Nächstes wird der Isolator 220 über dem Isolator 216, dem Leiter 205 1 und dem Leiter 205_2 ausgebildet. Der Isolator 220 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Dann wird der Isolator 222 über dem Isolator 220 ausgebildet. Der Isolator 222 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Dann wird der Isolator 224 über dem Isolator 222 ausgebildet. Der Isolator 224 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Als Nächstes wird vorzugsweise eine erste Wärmebehandlung durchgeführt. Die erste Wärmebehandlung kann bei einer Temperatur von höher als oder gleich 250 °C und niedriger als oder gleich 650 °C, bevorzugt höher als oder gleich 300 °C und niedriger als oder gleich 500 °C, bevorzugter höher als oder gleich 320 °C und niedriger als oder gleich 450 °C durchgeführt werden. Die erste Wärmebehandlung wird in Stickstoff, einer Inertgasatmosphäre oder einer Atmosphäre durchgeführt, die ein Oxidationsgas mit 10 ppm oder mehr, 1 % oder mehr oder 10 % oder mehr enthält. Die erste Wärmebehandlung kann unter reduziertem Druck durchgeführt werden. Alternativ kann die erste Wärmebehandlung auf die folgende Weise durchgeführt werden: Eine Wärmebehandlung wird in Stickstoff oder einer Inertgasatmosphäre durchgeführt, und dann wird eine weitere Wärmebehandlung in einer Atmosphäre, die ein Oxidationsgas mit 10 ppm oder mehr, 1 % oder mehr oder 10 % oder mehr enthält, durchgeführt, um abgegebenen Sauerstoff zu kompensieren. Durch die erste Wärmebehandlung können beispielsweise Verunreinigungen, wie z. B. Wasserstoff und Wasser, die in dem Isolator 224 enthalten sind, entfernt werden. Alternativ kann bei der ersten Wärmebehandlung eine Plasmabehandlung unter Verwendung von Sauerstoff unter reduziertem Druck durchgeführt werden. Die Plasmabehandlung unter Verwendung von Sauerstoff wird vorzugsweise zum Beispiel mit einer Einrichtung durchgeführt, die eine Stromquelle zum Erzeugen von hochdichtem Plasma unter Verwendung von Mikrowellen umfasst. Alternativ kann eine Stromquelle zum Anlegen einer Hochfrequenz (HF) an eine Seite des Substrats bereitgestellt werden. Die Verwendung des hochdichten Plasmas ermöglicht, dass hochdichte Sauerstoffradikale gebildet werden, und das Anlegen der HF an die Seite des Substrats ermöglicht, dass Sauerstoffradikale, die durch das hochdichte Plasma erzeugt werden, in effizienter Weise in den Isolator 224 eingeführt werden. Alternativ kann, nachdem eine Plasmabehandlung unter Verwendung eines Inertgases mit der Einrichtung durchgeführt worden ist, eine Plasmabehandlung unter Verwendung von Sauerstoff durchgeführt werden, um abgegebenen Sauerstoff zu kompensieren. Es sei angemerkt, dass die erste Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird.
  • Diese Wärmebehandlung kann auch nach dem Abscheiden des Isolators 220 und nach dem Abscheiden des Isolators 222 und nach dem Abscheiden des Isolators 224 durchgeführt werden. Obwohl jede Wärmebehandlung unter den Bedingungen für die Wärmebehandlung durchgeführt werden kann, wird die Wärmebehandlung nach dem Ausbilden des Isolators 220 vorzugsweise in einer stickstoffhaltigen Atmosphäre durchgeführt.
  • Bei dieser Ausführungsform wird die erste Wärmebehandlung eine Stunde lang in einer Stickstoffatmosphäre bei 400 °C durchgeführt, nachdem der Isolator 224 ausgebildet worden ist.
  • Als Nächstes wird ein Oxidfilm 530A, der zu dem Oxid 530a wird, über dem Isolator 224 ausgebildet.
  • Der Oxidfilm 530A kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • In dem Fall, in dem der Oxidfilm 530A beispielsweise durch ein Sputterverfahren ausgebildet wird, wird Sauerstoff oder ein Gasgemisch aus Sauerstoff und einem Edelgas als Sputtergas verwendet. Durch Erhöhung des Anteils an Sauerstoff im Sputtergas kann die Menge an überschüssigem Sauerstoff in dem zu abscheidenden Oxidfilm erhöht werden. In dem Fall, in dem der Oxidfilm durch ein Sputterverfahren ausgebildet wird, kann das vorstehend beschriebene In-M-Zn-Oxidtarget verwendet werden.
  • Insbesondere wird beim Ausbilden des Oxidfilms 530A ein Teil von Sauerstoff, der im Sputtergas enthalten ist, in einigen Fällen dem Isolator 224 zugeführt. Es sei angemerkt, dass der Anteil an Sauerstoff im Sputtergas zum Ausbilden des Oxidfilms 530A bevorzugt 70 % oder höher, bevorzugter 80 % oder höher und noch bevorzugter 100 % ist.
  • Bei dieser Ausführungsform wird der Oxidfilm 530A durch ein Sputterverfahren unter Verwendung eines Targets ausgebildet, das In, Ga, Zn mit einem Atomverhältnis von 1:3:4 enthält. Es sei angemerkt, dass der Oxidfilm vorzugsweise durch geeignete Wahl der Filmausbildungsbedingungen und eines Atomverhältnisses ausgebildet wird, um die für das Oxid 530 erforderlichen Eigenschaften aufzuweisen.
  • Als Nächstes werden Öffnungen, die den Leiter 206_1 und den Leiter 206_2 erreicht, durch ein Lithographieverfahren in dem Isolator 220, dem Isolator 222, dem Isolator 224 und dem Oxidfilm 530A ausgebildet. Zuerst wird eine Maske über dem Oxidfilm 530A ausgebildet. Die Maske, die zum Ausbilden der Öffnungen verwendet wird, kann eine Fotolackmaske oder eine Hartmaske sein (siehe 35A bis 35D).
  • Als Nächstes werden der Isolator 220, der Isolator 222, der Isolator 224 und der Oxidfilm 530A unter Verwendung der Maske verarbeitet, um die Oberfläche des Leiters 206_1 und eine Oberfläche des Leiters 206_2 freizulegen, so dass Öffnungen ausgebildet werden. Die Verarbeitung kann durch ein Trockenätzverfahren oder ein Nassätzverfahren durchgeführt werden. Ein Trockenätzverfahren ist zur feinen Bearbeitung geeignet. Es sei angemerkt, dass der Isolator 220, der Isolator 222 und der Isolator 224 durch den Oxidfilm 530A verarbeitet werden. Wenn ein Abschnitt einer Oberfläche des Leiters 206_1 und ein Abschnitt einer Oberfläche des Leiters 206 2 freigelegt werden, wird eine Maske, die aus einer Fotolackmaske oder einer Hartmaske ausgebildet ist, über dem Oxidfilm 530A ausgebildet und der Isolator 220, der Isolator 222, der Isolator 224 und der Oxidfilm 530A werden verarbeitet. Mit anderen Worten: Die Maske wird nicht an einer Oberfläche des Isolators ausgebildet, der als Gate-Isolierfilm dient (der Isolator 220, der Isolator 222 und der Isolator 224). Deshalb haftet die Maske nicht an der Oberfläche des Isolators, der als Gate-Isolierfilm dient; somit kann verhindert werden, dass der Gate-Isolierfilm durch eine Verunreinigung in der Fotolackmaske und dergleichen, eine Komponente in der Hartmaske und Komponenten in Plasma und einer chemischen Lösung, welche zum Entfernen der Maske verwendet werden, verunreinigt und beschädigt wird. Daher kann ein Herstellungsverfahren eine sehr zuverlässige Halbleitervorrichtung bereitgestellt werden.
  • Als Nächstes werden ein Oxidfilm 530B und ein Oxidfilm 530C über dem Oxidfilm 530A ausgebildet. Der Oxidfilm 530B und Der Oxidfilm 530C werden auch innerhalb der Öffnungen ausgebildet und elektrisch mit dem Leiter 206_1 und dem Leiter 206_2 über die Öffnungen verbunden. Der Oxidfilm 530B und der Oxidfilm 530C sind elektrisch mit dem Leiter 206_1 und dem Leiter 206_2 ohne Durchgang durch den Oxidfilm 530A verbunden; daher können der Serienwiderstand und der Kontaktwiderstand verringert werden. Bei einer derartigen Struktur kann eine Halbleitervorrichtung mit vorteilhaften elektrischen Eigenschaften bereitgestellt werden. Insbesondere werden ein Transistor mit einem erhöhten Durchlassstrom und eine Halbleitervorrichtung bereitgestellt, die den Transistor beinhaltet (siehe 36A bis 36D).
  • Der Oxidfilm 530B und der Oxidfilm 530C können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Der Oxidfilm 530B und der Oxidfilm 530C werden vorzugsweise sukzessiv ausgebildet, ohne dabei der Luft ausgesetzt zu werden. In diesem Fall kann verhindert werden, dass sich eine Verunreinigung oder Feuchtigkeit in Luft an den Oxidfilm 530B heftet, so dass eine Grenzfläche zwischen dem Oxidfilm 530B und dem Oxidfilm 530C sowie ihre Umgebung sauber gehalten werden können.
  • In dem Fall, in dem die Oxidfilme 530B und 530C beispielsweise durch ein Sputterverfahren ausgebildet werden, wird Sauerstoff oder ein Gasgemisch aus Sauerstoff und einem Edelgas als Sputtergas verwendet. Durch Erhöhung des Anteils an Sauerstoff im Sputtergas kann die Menge an überschüssigem Sauerstoff in dem zu abscheidenden Oxidfilm erhöht werden. In dem Fall, in dem die Oxidfilme 530B und 530C durch ein Sputterverfahren ausgebildet werden, kann das vorstehend beschriebene In-M-Zn-Oxidtarget verwendet werden.
  • In dem Fall, in dem der Oxidfilm 530B durch ein Sputterverfahren ausgebildet und der Anteil an Sauerstoff im Sputtergas auf höher als oder gleich 1 % und niedriger als oder gleich 30 %, bevorzugt höher als oder gleich 5 % und niedriger als oder gleich 20 % eingestellt wird, wird ein sauerstoffarmer Oxidhalbleiter ausgebildet. Ein Transistor, der einen sauerstoffarmen Oxidhalbleiter enthält, kann eine relativ hohe Feldeffektbeweglichkeit aufweisen.
  • Bei dieser Ausführungsform wird der Oxidfilm 530B durch ein Sputterverfahren unter Verwendung eines Targets ausgebildet, das In, Ga, Zn mit einem Atomverhältnis von 1:1:1 enthält, und der Oxidfilm 530C wird durch ein Sputterverfahren unter Verwendung eines Targets ausgebildet, das In, Ga, Zn mit einem Atomverhältnis von 4:2:4,1 enthält.
  • Danach kann eine zweite Wärmebehandlung durchgeführt werden. Für die zweite Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Durch die zweite Wärmebehandlung können beispielsweise Verunreinigungen, wie z. B. Wasserstoff und Wasser, die in den Oxidfilmen 530A und 530B enthalten sind, entfernt werden. Bei dieser Ausführungsform wird eine Behandlung eine Stunde lang in einer Stickstoffatmosphäre bei 400 °C durchgeführt, und sukzessive wird eine weitere Behandlung eine Stunde lang in einer Sauerstoffatmosphäre bei 400 °C durchgeführt.
  • Als Nächstes werden der Oxidfilm 530A, der Oxidfilm 530B und der Oxidfilm 530C zu Inselformen verarbeitet, um das Oxid 530a, das Oxid 530b und das Oxid 530c auszubilden. Zu diesem Zeitpunkt wird der Isolator 224 in einem Bereich geätzt, der sich mit dem Oxid 530a und dem Oxid 530b nicht überlappt, und die Oberfläche des Isolators 222 wird in einigen Fällen freigelegt (siehe 37A bis 37D).
  • Hier wird das Oxid 530 derart ausgebildet, dass sie sich mindestens teilweise mit dem Leiter 205 überlappen. Eine Seitenfläche des Oxids 530 ist vorzugsweise im Wesentlichen senkrecht zu der Oberseite des Isolators 222, wobei in diesem Fall eine Vielzahl der Transistoren 200 mit hoher Dichte in einer kleinen Fläche bereitgestellt wird. Es sei angemerkt, dass ein Winkel, der von der Seitenfläche des Oxids 530 und der Oberseite des Isolators 222 gebildet wird, ein spitzer Winkel sein kann. In diesem Fall ist der Winkel, der von der Seitenfläche des Oxids 530 und der Oberseite des Isolators 222 gebildet wird, vorzugsweise größer.
  • Das Oxid 530 weist eine gekrümmte Oberfläche zwischen der Seitenfläche und der Oberseite auf. Das heißt, dass ein Endabschnitt der Seitenfläche und ein Endabschnitt der Oberseite vorzugsweise gekrümmt sind (eine derartige gekrümmte Form wird auch als abgerundete Form bezeichnet). Der Krümmungsradius der gekrümmten Oberfläche an einem Endabschnitt des Oxids 530b ist größer als oder gleich 3 nm und kleiner als oder gleich 10 nm, bevorzugt größer als oder gleich 5 nm und kleiner als oder gleich 6 nm.
  • Es sei angemerkt, dass dann, wenn die Endabschnitte nicht winklig sind, die Abdeckung mit Filmen, die später im Filmausbildungsprozess ausgebildet werden, verbessert werden kann.
  • Es sei angemerkt, dass die Oxidfilme durch ein Lithographieverfahren verarbeitet werden können. Die Verarbeitung kann durch ein Trockenätzverfahren oder ein Nassätzverfahren durchgeführt werden. Ein Trockenätzverfahren ist zur feinen Bearbeitung geeignet.
  • Eine Hartmaske, die aus einem Isolator oder einem Leiter ausgebildet ist, kann anstellte der Fotolackmaske als Ätzmaske verwendet werden. In dem Fall, in dem eine Hartmaske verwendet wird, kann eine Hartmaske mit einer gewünschten Form auf die folgende Weise ausgebildet werden: Ein isolierender Film oder ein leitfähiger Film, welcher das Material für die Hartmaske ist, wird über dem Oxidfilm 530C ausgebildet, eine Fotolackmaske wird darüber ausgebildet, und dann wird das Material der Hartmaske geätzt. Das Ätzen des Oxidfilms 530A, des Oxidfilms 530B und des Oxidfilms 530C kann nach dem Entfernen der Fotolackmaske oder ohne Entfernung dieser durchgeführt werden. Im letzteren Fall kann die Fotolackmaske während des Ätzens entfernt werden. Die Hartmaske kann durch Ätzen entfernt werden, nachdem die Oxidfilme 530A, 530B und 530C geätzt worden sind. Die Hartmaske muss nicht in dem Fall entfernt werden, in dem das Material der Hartmaske den folgenden Prozess nicht beeinflusst oder im folgenden Prozess genutzt werden kann.
  • In einigen Fällen verursacht eine Behandlung, wie z. B. Trockenätzen, das in dem vorstehenden Prozess durchgeführt wird, dass sich Verunreinigungen aufgrund eines Ätzgases oder dergleichen an eine Oberfläche des Oxids 530a, des Oxids 530b, des Oxids 530c oder dergleichen heften oder in diese diffundieren. Die Verunreinigung ist beispielsweise Fluor oder Chlor.
  • Um die Verunreinigungen zu entfernen, wird eine Reinigung durchgeführt. Als Reinigung kann eine beliebige der folgenden Behandlungen allein oder in einer geeigneten Kombination durchgeführt werden: eine Nassreinigung mittels einer Reinigungslösung oder dergleichen, eine Plasmabehandlung unter Verwendung von Plasma, eine Reinigung durch eine Wärmebehandlung und dergleichen.
  • Die Nassreinigung kann mittels einer wässrigen Lösung durchgeführt werden, in der Oxalsäure, Phosphorsäure, Flusssäure oder dergleichen mit kohlensäurehaltigem Wasser oder reinem Wasser verdünnt ist. Alternativ kann eine Ultraschallreinigung mit reinem Wasser oder kohlensäurehaltigem Wasser durchgeführt werden. Bei dieser Ausführungsform wird eine Ultraschallreinigung mit reinem Wasser oder kohlensäurehaltigem Wasser durchgeführt.
  • Als Nächstes kann eine dritte Wärmebehandlung durchgeführt werden. Für die dritte Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Es sei angemerkt, dass die dritte Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird. Bei dieser Ausführungsform wird die dritte Wärmebehandlung nicht durchgeführt.
  • Als Nächstes wird ein Oxidfilm 530D, der zu dem Oxid 530_d1 und dem Oxid 530_d2 wird, über dem Isolator 222, dem Oxid 530a, dem Oxid 530b und dem Oxid 530c ausgebildet (siehe 38A bis 38D).
  • Der Oxidfilm 530D kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Der Oxidfilm 530D wird entsprechend den für das Oxid 530_d1 und das Oxid 530_d2 erforderlichen Eigenschaften durch ein Verfahren ausgebildet, das demjenigen des Oxidfilms 530A, des Oxidfilms 530B oder des Oxidfilms 530C ähnlich ist. Bei dieser Ausführungsform wird der Oxidfilm 530D durch ein Sputterverfahren unter Verwendung eines Targets ausgebildet, das In, Ga, Zn mit einem Atomverhältnis von 1:3:4 enthält.
  • Der Oxidfilm 530D kann, wie in 39A bis 39D gezeigt, zu einer Inselform verarbeitet werden. Wenn der Oxidfilm 530D vor der Ausbildung des Isolators 250a, des Isolators 250b, des Leiters 260 1 und des Leiters 260 2 zu einer Inselform verarbeitet wird, kann ein Teil des Oxidfilms 530D, der sich unterhalb des Isolators 250a, des Isolators 250b, des Leiters 260_1 und des Leiters 260_2 befindet, die in einem späteren Prozess ausgebildet werden, entfernt werden. Daher wird der Oxidfilm 530D für benachbarte Zellen 600 getrennt und der Leckstrom, der durch den Oxidfilm 530D hindurch fließt, kann verhindert werden, was vorzuziehen ist.
  • Der Oxidfilm 530D kann durch ein Trockenätzverfahren und ein Nassätzverfahren verarbeitet werden. Das Verfahren, das zum Verarbeiten des Oxidfilms 530A, des Oxidfilms 530B und des Oxidfilms 530C verwendet wird, kann verwendet werden.
  • Dann werden der Isolierfilm 250, der Isolierfilm 252, ein leitfähiger Film 260 (der leitfähige Film 260A und der leitfähige Film 260B), der Isolierfilm 270 und der Isolierfilm 271 in dieser Reihenfolge über dem Isolator 222 und dem Oxidfilm 530D ausgebildet (siehe 40A bis 40D).
  • Der isolierende Film 250 und der Isolierfilm 252 können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Dabei kann dann, wenn der Isolierfilm 252 in einer Sauerstoff enthaltenden Atmosphäre durch ein Sputterverfahren ausgebildet wird, Sauerstoff dem Isolierfilm 250 zugesetzt werden.
  • Hier kann eine vierte Wärmebehandlung durchgeführt werden. Für die vierte Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Die vierte Wärmebehandlung kann die Feuchtigkeitskonzentration und die Wasserstoffkonzentration in dem isolierenden Film 250 verringern. Es sei angemerkt, dass die vierte Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird.
  • Der leitfähige Film 260A und der leitfähige Film 260B können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen abgeschieden werden.
  • Der isolierende Film 270 und der Isolierfilm 271 können durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Insbesondere wird der Isolierfilm 270 vorzugsweise durch ein ALD-Verfahren ausgebildet. Wenn der Isolierfilm 270 durch ein ALD-Verfahren abgeschieden wird, kann die Filmdicke ungefähr 0,5 nm bis 10 nm inklusive, vorzugsweise ungefähr 0,5 nm bis 3 nm inklusive sein. Es sei angemerkt, dass die Ausbildung des Isolierfilms 270 weggelassen werden kann.
  • Der Isolierfilm 271 kann als Hartmaske verwendet werden, die verwendet wird, wenn der leitfähige Film 260A und der leitfähige Film 260B verarbeitet werden. Des Weiteren kann der Isolierfilm 271 eine mehrschichtige Struktur aufweisen. Beispielsweise können Siliziumnitridoxid und über dem Siliziumnitridoxid Siliziumnitrid bereitgestellt werden.
  • Hier kann eine fünfte Wärmebehandlung durchgeführt werden. Für die Wärmebehandlung können die Bedingungen für die erste Wärmebehandlung verwendet werden. Es sei angemerkt, dass die fünfte Wärmebehandlung in einigen Fällen nicht notwendigerweise durchgeführt wird.
  • Als Nächstes wird der isolierende Film 271 durch ein Lithographieverfahren geätzt, um den Isolator 271a und den Isolator 271b auszubilden. Als Nächstes werden der Isolierfilm 250, der Isolierfilm 252, der leitfähige Film 260A, der leitfähige Film 260B und der Isolierfilm 270 unter Verwendung des Isolators 271a und des Isolators 271b als Hartmasken geätzt, um den Isolator 250a, den Isolator 252a, den Leiter 260_1a, den Leiter 260_1 b, den Isolator 270a, den Isolator 250b, den Isolator 252b, den Leiter 260_2a, den Leiter 260_2b und den Isolator 270b (siehe 41A bis 41 D)
  • Hier verjüngt sich ein Querschnitt einer Struktur, die den Isolator 250a, den Isolator 252a, den Leiter 260_1a, den Leiter 260_1 b und den Isolator 270a beinhaltet, vorzugsweise so wenig wie möglich. Ein Querschnitt einer Struktur, die den Isolator 250b, den Isolator 252b, den Leiter 260 2a, den Leiter 260 2b und den Isolator 270b beinhaltet, verjüngt sich ebenfalls vorzugsweise so wenig wie möglich. Ein Winkel zwischen der Unterseite des Oxids 530 und jeder der Seitenflächen des Isolators 250a, des Isolators 252a, des Leiters 260_1a, des Leiters 260_1b und des Isolators 270a ist vorzugsweise größer als oder gleich 80° und kleiner als oder gleich 100°. Ein Winkel zwischen der Unterseite des Oxids 530 und jeder der Seitenflächen des Isolators 250b, des Isolators 252b, des Leiters 260 2a, des Leiters 260 2b und des Isolators 270b ist ebenfalls vorzugsweise größer als oder gleich 80° und kleiner als oder gleich 100°. In diesem Fall ist es wahrscheinlich, dass der Isolator 275a und der Isolator 274a in einem späteren Ausbildungsschritt des Isolators 275a und des Isolators 274a verbleibt. Es ist ebenfalls wahrscheinlich, dass der Isolator 275b und der Isolator 274b verbleibt, wenn der Isolator 275b und der Isolator 274b ausgebildet werden.
  • Es sei angemerkt, dass ein oberer Abschnitt des Oxidfilms 530D in einem Bereich, in dem er sich nicht mit dem Isolator 250a und dem Isolator 250b überlappt, durch das vorstehende Ätzen geätzt werden kann. In diesem Fall ist der Oxidfilm 530D in einem Bereich, in dem er sich mit dem Isolator 250a und dem Isolator 250b überlappt, dicker als in dem Bereich, in dem er sich nicht mit dem Isolator 250a und dem Isolator 250b überlappt.
  • Als Nächstes wird ein Isolierfilm 272 derart ausgebildet, dass er den Oxidfilm 530D, den Isolator 250a, den Isolator 252a, den Leiter 260 1, den Isolator 270a, den Isolator 271a, den Isolator 250b, den Isolator 252b, den Leiter 260 2, den Isolator 270b und den Isolator 271b bedeckt. Der isolierende Film 272 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen abgeschieden werden. Bei dieser Ausführungsform wird Aluminiumoxid als Isolierfilm 272 durch ein ALD-Verfahren ausgebildet (siehe 42A bis 42D).
  • Der Bereich 231 und der Übergangsbereich 232 können dabei durch ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen ausgebildet werden. Das Ion kann das Oxid 530 in dem Bereich, der sich mit dem Isolator 250a und dem Isolator 250b überlappt, nicht erreichen, während das Ion das Oxid 530 in dem Bereich, der sich mit dem Isolator 250a und dem Isolator 250b nicht überlappt, erreichen kann; daher können der Bereich 231 und der Übergangsbereich 232 in selbstjustierender Weise ausgebildet werden. Des Weiteren können Schäden an dem Oxid 530 während der Implantation verringert werden, indem das vorstehend beschriebene Verfahren über den Isolierfilm 272 durchgeführt wird.
  • In dem Fall, in dem eine Massentrennung durch ein Ionendotierungsverfahren, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen durchgeführt wird, können die zuzusetzende Ionenspezies und ihre Konzentration in geeigneter Weise gesteuert werden. In dem Fall, in dem andererseits keine Massentrennung durgeführt wird, können Ionen mit hoher Konzentration in kurzer Zeit zugesetzt werden. Alternativ kann auch ein lonendotierungsverfahren zum Einsatz kommen, bei dem atomische oder molekulare Cluster erzeugt und ionisiert werden. Anstelle des Begriffs „Dotierstoff“ kann der Begriff „Ion“, „Donator“, „Akzeptor“, „Verunreinigung“, „Element“ oder dergleichen verwendet werden.
  • Als Dotierstoff wird das Element, das Sauerstofffehlstellen bildet, das Element, das an Sauerstofffehlstellen gebunden wird, oder dergleichen verwendet. Typische Beispiele für das Element sind Wasserstoff, Bor, Kohlenstoff, Stickstoff, Fluor, Phosphor, Schwefel, Chlor, Titan und ein Edelgaselement. Typische Beispiele für das Edelgaselement sind Helium, Neon, Argon, Krypton und Xenon.
  • Als Nächstes wird der Isolierfilm 275 ausgebildet. Der isolierende Film 275 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren oder ein ALD-Verfahren ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxid als der Isolierfilm 275 durch ein CVD-Verfahren ausgebildet (siehe 43A bis 43C).
  • Als Nächstes wird der Isolierfilm 275 einem anisotropen Ätzen unterzogen, wodurch das Oxidfilm 530D, der Isolierfilm 272 und der Isolierfilm 275 zu dem Oxid 530_d1, dem Isolator 272a, dem Isolator 275a, dem Oxid 530_d2, dem Isolator 272b und dem Isolator 275b verarbeitet werden. Der Isolator 275a wird derart ausgebildet, dass er in Kontakt mit dem Isolator 272a ist, und der Isolator 275b wird derart ausgebildet, dass er in Kontakt mit dem Isolator 272b ist. Als anisotropes Ätzen wird vorzugsweise ein Trockenätzen durchgeführt. Auf diese Weise kann das Oxidfilm 530D, der Isolierfilm 272 und der Isolierfilm 275 in Bereichen auf einer Ebene, die im Wesentlichen parallel zu der Oberfläche des Substrats ist, entfernt werden, so dass der Isolator 275a und der Isolator 275b in selbstjustierender Weise ausgebildet werden können. Zu diesem Zeitpunkt wird in einigen Fällen ein Oxid 277 in Kontakt mit einem Teil einer Seitenfläche des Oxids 530 ausgebildet (siehe 44A bis 44D).
  • Als Nächstes wird ein Isolierfilm 274 ausgebildet. Der Isolierfilm 274 wird vorzugsweise in einer Atmosphäre ausgebildet, die Stickstoff und/oder Wasserstoff enthält. In diesem Fall werden Sauerstofffehlstellen hauptsächlich in einem Bereich des Oxids 530c gebildet, der sich weder mit dem Isolator 250a noch mit dem Isolator 250b überlappt, und die Sauerstofffehlstellen und Verunreinigungselemente, wie z. B. Stickstoff oder Wasserstoff, werden aneinander gebunden, was zu einer Erhöhung der Ladungsträgerdichte führt. Auf diese Weise können der Bereich 231 und der Übergangsbereich 232 mit verringertem Widerstand ausgebildet werden. Insbesondere können in dem Bereich 231 Sauerstofffehlstellen dank der Ausbildung des Isolierfilms 274 zusätzlich zu Sauerstofffehlstellen, die durch die Ionenimplantation gebildet werden, gebildet werden; daher kann der Bereich 231 eine höhere Ladungsträgerdichte aufweisen. Für den Isolierfilm 274 kann beispielsweise Siliziumnitrid oder Siliziumnitridoxid durch ein CVD-Verfahren abgeschieden werden. Bei dieser Ausführungsform wird Siliziumnitridoxid für den Isolierfilm 274 verwendet. Der Isolierfilm 274 und das Oxid 530c werden dabei in Bereichen des Oxids 530c, die sich mit dem Isolator 275a und dem Isolator 275b überlappen, nicht in Kontakt miteinander; daher können übermäßige Bindungen von Sauerstofffehlstellen des Oxids 530c, die durch Ausbildung des Isolierfilms 274 erzeugt werden, und Verunreinigungselementen, wie z. B. Stickstoff oder Wasserstoff, verhindert werden (siehe 45A bis 45D).
  • Auf diese Weise können bei dem Verfahren zum Herstellen einer Halbleitervorrichtung, die bei dieser Ausführungsform beschrieben wird, selbst bei einem miniaturisierten Transistor, dessen Kanallänge ungefähr 10 nm bis 30 nm ist, ein Source-Bereich und ein Drain-Bereich dank der Ausbildung des Isolierfilms 274 in selbstjustierender Weise ausgebildet werden. Daher können sehr kleine oder in hohem Maße integrierte Halbleitervorrichtungen mit hoher Ausbeute hergestellt werden.
  • Als Nächstes wird der Isolierfilm 274 einem anisotropen Ätzen unterzogen, um den Isolator 274a und den Isolator 274b auszubilden. Als anisotropes Ätzen wird vorzugsweise ein Trockenätzen durchgeführt. Auf diese Weise wird der Isolierfilm 274 in Bereichen auf der Ebene, die im Wesentlichen parallel zu der Oberfläche des Substrats ist, entfernt, so dass er Isolator 274a und der Isolator 274b in selbstjustierender Weise ausgebildet werden können (46A bis 46D).
  • Als Nächstes wird ein Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, ausgebildet. Der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, dient als Dielektrika des Kondensators 100a und des Kondensators 100b. Daher wird der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, vorzugsweise unter Verwendung eines Isolierfilms mit einer hohen Dielektrizitätskonstante ausgebildet. Beispielsweise kann ein Isolator verwendet werden, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält. Als Isolator, der ein Oxid enthält, das Aluminium und/oder Hafnium enthält, kann Aluminiumoxid, Hafniumoxid, ein Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), oder dergleichen verwendet.
  • Des Weiteren kann der Isolierfilm, der zu dem Isolator 276a und dem Isolator 276b wird, eine mehrschichtige Struktur aufweisen, die zwei oder mehr Materialien aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Hafniumoxid, einem Oxid, das Aluminium und Hafnium enthält (Hafniumaluminat), und dergleichen aufweist. Bei dieser Ausführungsform werden Hafniumoxid, Aluminiumoxid und Hafniumoxid in dieser Reihenfolge durch ein ALD-Verfahren ausgebildet werden.
  • Als Nächstes wird ein leitfähiger Film, der zu dem Leiter 130a und dem Leiter 130b wird, ausgebildet. Der ein leitfähiger Film, der zu dem Leiter 130a und dem Leiter 130b wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Als Nächstes wird ein Teil des leitfähigen Films, der zu dem Leiter 130a und dem Leiter 130b wird, durch ein Lithographieverfahren geätzt, um den Leiter 130a und den Leiter 130b auszubilden. Ein Teil des Isolierfilms, der zu dem Isolator 276a und der Isolator 276b wird, kann sukzessiv geätzt werden, um den Isolator 276a und den Isolator 276b auszubilden. In diesem Fall können unterschiedliche Ätzgase für das Ätzen des Teils des leitfähigen Films, der zu dem Leiter 130a und dem Leiter 130b wird, und das Ätzen des Teils des Isolierfilms, der zu dem Isolator 276a und dem Isolator 276b wird, verwendet werden (siehe 47A bis 47D).
  • Als Nächstes wird der Isolator 280 ausgebildet. Der Isolator 280 kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden. Alternativ kann der Isolator 280 durch ein Rotationsbeschichtungsverfahren, ein Tauchverfahren, ein Tröpfchenabgabeverfahren (wie z. B. ein Tintenstrahlverfahren), ein Druckverfahren (wie z. B. Siebdruck oder ein Offsetdruck), ein Verfahren mit einer Rakelschneide (doctor knife), ein Walzenbeschichtungsverfahren, ein Vorhangbeschichtungsverfahren oder dergleichen ausgebildet werden. Bei dieser Ausführungsform wird Siliziumoxynitrid für den Isolator 280 verwendet (siehe 48A bis 48D).
  • Der Isolator 280 weist vorzugsweise derart ausgebildet wird, dass er eine ebene Oberseite auf. Beispielsweise kann der Isolator 280 gleich nach dem Ausbilden eine ebene Oberseite aufweisen. Alternativ kann der Isolator 280 beispielsweise eine ebene Oberseite aufweisen, indem der Isolator oder dergleichen nach dem Ausbilden von der Oberseite derart entfernt wird, dass die Oberseite parallel zu einer Referenzoberfläche, wie z. B. einer Rückseite des Substrats, wird. Eine derartige Behandlung wird als Planarisierungsbehandlung bezeichnet. Als Planarisierungsbehandlung kann beispielsweise eine chemische-mechanische Polier- (CMP-) Behandlung, eine Trockenätzbehandlung oder dergleichen durchgeführt werden. Bei dieser Ausführungsform wird eine CMP-Behandlung als Planarisierungsbehandlung durchgeführt. Es sei angemerkt, dass die Oberseite des Isolators 280 nicht notwendigerweise eine Ebenheit aufweist.
  • Als Nächstes wird eine Öffnung, die den Bereich 231 des Oxids 530 erreicht, in dem Isolator 280 ausgebildet (siehe 49A bis 49D). Die Öffnung wird durch ein Lithographieverfahren ausgebildet. Dabei wird die Öffnung derart bereitgestellt, dass der Leiter 240 in Kontakt mit einer Seitenfläche des Isolators 274a und einer Seitenfläche des Isolators 274b sein kann. Die Öffnung wird vorzugsweise unter einer Bedingung ausgebildet, bei der der Isolator 274a und der Isolator 274b kaum geätzt werden. Mit anderen Worten: Die Ätzrate des Isolators 280 ist vorzugsweise höher als diejenige des Isolators 274a und des Isolators 274b. Wenn die Ätzrate des Isolators 274a und des Isolators 274b auf 1 eingestellt wird, wird die Ätzrate des Isolators 280 vorzugsweise auf 5 oder mehr, bevorzugter 10 oder mehr eingestellt. Bei einer solchen Öffnungsbedingung kann sich die Öffnung in selbstjustierender Weise in der Nähe des Bereichs 231 befinden; auf diese Weise kann ein sehr kleiner Transistor hergestellt werden. In einem Lithographieprozess kann ein zulässiger Umfang der Fehlausrichtung des Leiters 260_1, des Leiters 260_2 und der Öffnung erweitert werden; daher kann die Ausbeute verbessert werden.
  • Der Bereich 231 kann dabei der Ionenimplantation durch ein Ionenimplantationsverfahren, ein Ionendotierungsverfahren, bei dem ein ionisiertes Quellengas ohne Massentrennung zugesetzt wird, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen unterzogen werden. Aufgrund des Isolators 280 können Ionen außer in der Öffnung das Oxid 230 nicht erreichen. Mit anderen Worten: Ionen werden in die Öffnung in selbstjustierender Weise implantiert. Infolge dieser Ionenimplantation kann die Ladungsträgerdichte des Bereichs 231 in der Öffnung erhöht werden und daher kann in einigen Fällen der Kontaktwiderstand zwischen dem Leiter 240 und dem Bereich 231 verringert werden.
  • In dem Fall, in dem eine Massentrennung durch ein lonendotierungsverfahren, ein Plasmaimmersions-Ionenimplantationsverfahren oder dergleichen durchgeführt wird, können die zuzusetzende Ionenspezies und ihre Konzentration in geeigneter Weise gesteuert werden. In dem Fall, in dem andererseits keine Massentrennung durgeführt wird, können Ionen mit hoher Konzentration in kurzer Zeit zugesetzt werden. Alternativ kann auch ein lonendotierungsverfahren zum Einsatz kommen, bei dem atomische oder molekulare Cluster erzeugt und ionisiert werden. Anstelle des Begriffs „Dotierstoff“ kann der Begriff „Ion“, „Donator“, „Akzeptor“, „Verunreinigung“, „Element“ oder dergleichen verwendet werden.
  • Als Dotierstoff wird das Element, das Sauerstofffehlstellen bildet, das Element, das an Sauerstofffehlstellen gebunden wird, oder dergleichen verwendet. Typische Beispiele für das Element sind Wasserstoff, Bor, Kohlenstoff, Stickstoff, Fluor, Phosphor, Schwefel, Chlor, Titan und ein Edelgaselement. Typische Beispiele für das Edelgaselement sind Helium, Neon, Argon, Krypton und Xenon.
  • Als Nächstes wird ein leitfähiger Film, der zu dem Leiter 240 wird, ausgebildet. Der leitfähige Film, der zu dem Leiter 240 wird, weist vorzugsweise eine mehrschichtige Struktur auf, die einen Leiter mit einer Funktion zum Verhindern des Durchgangs von Verunreinigungen, wie z. B. Wasser oder Wasserstoff, beinhaltet. Beispielsweise kann eine mehrschichtige Struktur aus Tantalnitrid, Titannitrid oder dergleichen und Wolfram, Molybdän, Kupfer oder dergleichen zum Einsatz kommen. Der leitfähige Film, der zu dem Leiter 240 wird, kann durch ein Sputterverfahren, ein CVD-Verfahren, ein MBE-Verfahren, ein PLD-Verfahren, ein ALD-Verfahren oder dergleichen ausgebildet werden.
  • Als Nächstes wird eine CMP-Behandlung durchgeführt, um den leitfähigen Film zu entfernen, der zu dem Leiter 240 wird, der sich über dem Isolator 280 befindet. Als Ergebnis bleibt der leitfähige Film nur in der Öffnung übrig, so dass der Leiter 240 mit einer ebenen Oberseite ausgebildet werden kann (siehe 50A bis 50D).
  • Des Weiteren kann der Leiter 240 ausgebildet werden, nachdem Aluminiumoxid an einem Seitenwandabschnitt der Öffnung ausgebildet worden ist. Indem Aluminiumoxid an dem Seitenwandabschnitt der Öffnung ausgebildet wird, kann der Durchgang von Sauerstoff von außen verhindert werden und die Oxidation des Leiters 240 kann verhindert werden. Des Weiteren kann verhindert werden, dass Verunreinigungen, wie z. B. Wasser oder Wasserstoff, aus dem Leiter 240 nach außen diffundieren. Das Aluminiumoxid kann ausgebildet werden, indem Aluminiumoxid in der Öffnung durch ein ALD-Verfahren oder dergleichen ausgebildet und dann ein anisotropes Ätzen durchgeführt wird.
  • Durch die vorstehenden Schritte kann die Halbleitervorrichtung hergestellt werden, die den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhaltet, wie in 29A bis 29D dargestellt.
  • (Ausführungsform 5)
  • Diese Ausführungsform beschreibt eine Ausführungsform der Halbleitervorrichtung anhand von 51 und 52.
  • [Speichervorrichtung 1]
  • Die in 51 dargestellte Speichervorrichtung beinhaltet eine Zelle 600a, eine Zelle 600b und eine Zelle 600c. Die Zelle 600a beinhaltet den Transistor 200a, den Kondensator 100a und einen Transistor 300a, die Zelle 600b beinhaltet den Transistor 200b, den Kondensator 100b und einen Transistor 300b und die Zelle 600c beinhaltet einen Transistor 200c, einen Kondensator 100c und einen Transistor 300c. 51 ist ein Querschnitt der Transistoren in der Kanallängsrichtung. 52 ist ein Querschnitt entlang der Strichpunktlinie W1-W2 in 51. Mit anderen Worten ist 52 ein Querschnitt des Transistors 300b und seiner Umgebung in der Kanalbreitenrichtung.
  • Bei dem Transistor 200a, dem Transistor 200b und dem Transistor 200c handelt es sich um Transistoren, bei denen ein Kanal in einer Halbleiterschicht, die einen Oxidhalbleiter enthält, gebildet wird. Da der Sperrstrom des Transistors 200a, des Transistors 200b und des Transistors 200c niedrig sind, können gespeicherte Daten für eine lange Zeit gehalten werden, indem der Transistor 200a, der Transistor 200b und der Transistor 200c in einer Speichervorrichtung verwendet werden. Mit anderen Worten: Bei einer derartigen Speichervorrichtung ist ein Aktualisierungsvorgang unnötig oder die Häufigkeit des Aktualisierungsvorgangs äußerst gering ist, was zu einem ausreichend niedrigen Stromverbrauch führt.
  • Bei der Speichervorrichtung, die in 51 gezeigt wird, ist eine Leitung 1001 elektrisch mit einem Anschluss von Source und Drain des Transistors 300a verbunden. Eine Leitung 1002 ist elektrisch mit dem anderen Anschluss von Source und Drain des Transistors 300a verbunden. Eine Leitung 1003 ist elektrisch mit einem Anschluss von Source und Drain des Transistors 200a und einem Anschluss von Source und Drain des Transistors 200b verbunden. Eine Leitung 1004 ist elektrisch mit dem ersten Gate des Transistors 200a verbunden. Eine Leitung 1006 ist elektrisch mit dem zweiten Gate des Transistors 200a verbunden. Eine Leitung 1005 ist elektrisch mit einer Elektrode des Kondensators 100a verbunden.
  • Die in 51 dargestellte Speichervorrichtung ist zum Halten der Potentiale der Gates des Transistors 300a, des Transistors 300b und des Transistors 300c geeignet und ermöglicht daher das Schreiben, Halten und Lesen von Daten. Die Zelle 600a wird nachstehend als Beispiel beschrieben.
  • Das Schreiben und das Halten von Daten werden beschrieben. Als Erstes wird das Potential der Leitung 1004 auf ein Potential, auf dem der Transistor 200a eingeschaltet wird, eingestellt, so dass der Transistor 200a eingeschaltet wird. Dementsprechend wird das Potential der Leitung 1003 einem Knoten SN zugeführt, an dem das Gate des Transistors 300a und die eine Elektrode des Kondensators 100a elektrisch miteinander verbunden sind. Das heißt, dass dem Gate des Transistors 300a eine vorbestimmte Ladung zugeführt wird (Schreiben). Hier wird eine der zwei Arten von Ladungen zugeführt, die verschiedene Potentialpegel liefern (nachstehend als niedrige Ladung und hohe Ladung bezeichnet). Danach wird das Potential der Leitung 1004 auf ein Potential, auf dem der Transistor 200a ausgeschaltet wird, eingestellt, so dass der Transistor 200a ausgeschaltet wird. Auf diese Weise wird die Ladung im Knoten SN gehalten (Halten).
  • In dem Fall, in dem der Sperrstrom des Transistors 200a niedrig ist, wird die Ladung des Knotens SN für eine lange Zeit gehalten.
  • Als Nächstes wird das Lesen von Daten beschrieben. Ein geeignetes Potential (Lesepotential) wird der Leitung 1005 zugeführt, während der Leitung 1001 ein vorbestimmtes Potential (konstantes Potential) zugeführt wird, wodurch das Potential der Leitung 1002 je nach der Menge der im Knoten SN gehaltenen Ladung variiert. Das liegt daran, dass im Falle der Verwendung eines n-Kanal-Transistors als Transistor 300a eine scheinbare Schwellenspannung Vth_H zu dem Zeitpunkt, zu dem dem Gate des Transistors 300a eine hohe Ladung zugeführt wird, niedriger ist als eine scheinbare Schwellenspannung Vth_L zu dem Zeitpunkt, zu dem dem Gate des Transistors 300a eine niedrige Ladung zugeführt wird. Eine scheinbare Schwellenspannung bezieht sich hier auf das Potential der Leitung 1005, das zum Einschalten des Transistors 300a notwendig ist. Daher wird das Potential der Leitung 1005 auf ein Potential Vo, das zwischen Vth_H und Vth_L liegt, eingestellt, wodurch die dem Knoten SN zugeführte Ladung bestimmt werden kann. In dem Fall, in dem beispielsweise dem Knoten SN beim Schreiben die hohe Ladung zugeführt wird und das Potential der Leitung 1005 bei V0 (> Vth_H) liegt, wird der Transistor 300a eingeschaltet. Andererseits bleibt in dem Fall, in dem Knoten SN beim Schreiben die niedrige Ladung zugeführt wird, der Transistor 300a ausgeschaltet, selbst wenn das Potential der Leitung 1005 bei V0 (< Vth_L) liegt. Daher können die Daten, die im Knoten SN gehalten werden, gelesen werden, indem das Potential der Leitung 1002 bestimmt wird.
  • <Struktur der Speichervorrichtung 1>
  • Die Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet die Zelle 600a, die Zelle 600b und die Zelle 600c, wie in 51 dargestellt. Die Zelle 600a beinhaltet den Transistor 200a, den Kondensator 100a und den Transistor 300a. Die Zelle 600b beinhaltet den Transistor 200b, den Kondensator 100b und den Transistor 300b. Die Zelle 600c beinhaltet den Transistor 200c, den Kondensator 100c und den Transistor 300c. 51 ist ein Querschnitt der Transistoren in der Kanallängsrichtung. 52 ist der Querschnitt entlang der Strichpunktlinie W1-W2 in 51. Mit anderen Worten: 52 ist ein Querschnitt des Transistors 300b und seine Umgebung in einer Kanalbreitenrichtung. Es sei angemerkt, dass für die Konfiguration des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b auf die vorstehende Ausführungsform verwiesen werden kann.
  • Der Transistor 300 (der Transistor 300a, der Transistor 300b und der Transistor 300c) ist über dem 311 bereitgestellt und beinhaltet den Leiter 316, den Isolator 315, den Halbleiterbereich 313, der ein Teil des Substrats 311 ist, sowie den niederohmigen Bereich 314a und den niederohmigen Bereich 314b, welche als Source-Bereich und Drain-Bereich dienen.
  • Wie in 52 gezeigt, sind die Oberseite und die Seitenfläche des Halbleiterbereichs 313 des Transistors 300 in der Kanalbreitenrichtung mit dem Leiter 316 bedeckt, wobei der Isolator 315 dazwischen bereitgestellt ist. Bei dem FIN-Transistor 300 ist die effektive Kanalbreite erhöht, wodurch die Durchlasszustandseigenschaften des Transistors 300 verbessert werden können. Außerdem können, da der Beitrag des elektrischen Feldes der Gate-Elektrode erhöht werden kann, die Sperrzustandseigenschaften des Transistors 300 verbessert werden.
  • Obwohl es sich bei dem Transistor 300 in der Beschreibung dieser Ausführungsform um einen n-Kanal-Transistor handelt, kann es sich bei dem Transistor 300 um einen p-Kanal-Transistor oder um einen n-Kanal-Transistor handeln.
  • Vorzugsweise enthalten ein Bereich des Halbleiterbereichs 313, in dem ein Kanal gebildet wird, ein Bereich in der Nähe davon, die niederohmigen Bereiche 314a und 314b, die als Source-Bereich und Drain-Bereich dienen, und dergleichen einen Halbleiter, wie z. B. einen Halbleiter auf Siliziumbasis, bevorzugter einkristallines Silizium. Alternativ kann ein Material enthalten sein, das Germanium (Ge), Siliziumgermanium (SiGe), Galliumarsenid (GaAs), Galliumaluminiumarsenid (GaAlAs) oder dergleichen enthält. Es kann Silizium enthalten sein, dessen effektive Masse durch Anlegen einer Vorspannung an das Kristallgitter gesteuert wird, wodurch der Gitterabstand verändert wird. Es kann sich bei dem Transistor 300 alternativ um einen Transistor mit hoher Elektronenbeweglichkeit (high-electron-mobility transistor, HEMT) aus GaAs und AlGaAs oder dergleichen handeln.
  • Die niederohmigen Bereiche 314a und 314b enthalten zusätzlich zu einem Halbleitermaterial, das für den Halbleiterbereich 313 verwendet wird, ein n-Typ-Leitfähigkeit verleihendes Element, wie z. B. Arsen oder Phosphor, oder ein p-Typ-Leitfähigkeit verleihendes Element, wie z. B. Bor.
  • Der Leiter 316, der als Gate-Elektrode dient, kann unter Verwendung eines Halbleitermaterials, wie z. B. Silizium, das das n-Typ-Leitfähigkeit verleihende Element, wie z. B. Arsen oder Phosphor, oder das p-Typ-Leitfähigkeit verleihende Element, wie z. B. Bor, enthält, oder eines leitfähigen Materials, wie z. B. eines Metallmaterials, eines Legierungsmaterials oder eines Metalloxidmaterials, ausgebildet werden.
  • Es sei angemerkt, dass ein Material, das für den Leiter verwendet wird, die Austrittsarbeit des Leiters bestimmt, wodurch eine Schwellenspannung angepasst werden kann. Insbesondere wird vorzugsweise Titannitrid, Tantalnitrid oder dergleichen als Leiter verwendet. Um die Leitfähigkeit und Einbettbarkeit des Leiters sicherzustellen, wird ferner vorzugsweise eine Schichtanordnung aus Metallmaterialien, wie z. B. Wolfram und Aluminium, als Leiter verwendet. Insbesondere wird Wolfram in Hinblick auf die Wärmebeständigkeit bevorzugt.
  • Es sei angemerkt, dass der in 51 dargestellte Transistor 300 nur ein Beispiel ist und dass die Struktur des Transistors 300 nicht auf diejenige beschränkt ist, die darin dargestellt wird; ein geeigneter Transistor kann entsprechend einer Schaltungskonfiguration oder einem Ansteuerverfahren verwendet werden.
  • Der Isolator 320, der Isolator 322, der Isolator 324 und der Isolator 326 sind der Reihe nach übereinander angeordnet und bedecken den Transistor 300.
  • Der Isolator 320, der Isolator 322, der Isolator 324 und der Isolator 326 können beispielsweise unter Verwendung von Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid, Siliziumnitrid, Aluminiumoxid, Aluminiumoxynitrid, Aluminiumnitridoxid, Aluminiumnitrid oder dergleichen ausgebildet werden.
  • Der Isolator 322 kann als Planarisierungsfilm zum Eliminieren einer Pegeldifferenz dienen, die durch den unter dem Isolator 322 liegenden Transistor 300 oder dergleichen hervorgerufen wird. Beispielsweise kann die Oberseite des Isolators 322 durch eine Planarisierungsbehandlung mittels eines chemisch-mechanischen Polieren- (CMP-) Verfahrens oder dergleichen eben gemacht werden, um den Grad der Ebenheit zu erhöhen.
  • Der Isolator 324 wird vorzugsweise unter Verwendung eines Films mit einer Sperreigenschaft ausgebildet, die verhindert, dass Wasserstoff und Verunreinigungen aus dem Substrat 311, dem Transistor 300 oder dergleichen in Bereiche diffundieren, in dem der Transistor 200 (der Transistor 200a, der Transistor 200b und der Transistor 200c) bereitgestellt ist.
  • Als Beispiel für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann Siliziumnitrid, das durch ein CVD-Verfahren ausgebildet wird, angegeben werden. Die Diffusion von Wasserstoff in ein Halbleiterelement, das einen Oxidhalbleiter enthält, wie z. B. den Transistor 200, verschlechtert hier in einigen Fällen die Eigenschaften des Halbleiterelements. Daher wird vorzugsweise ein Film, der eine Wasserstoffdiffusion verhindert, zwischen dem Transistor 200 und dem Transistor 300 bereitgestellt. Insbesondere handelt es sich bei dem Film, der eine Wasserstoffdiffusion verhindert, um einen Film, von dem Wasserstoff weniger wahrscheinlich abgegeben wird.
  • Die Menge an abgegebenem Wasserstoff kann beispielsweise durch thermische Desorptionsspektroskopie (TDS) gemessen werden. Die Menge an Wasserstoff, der von dem Isolator 324 abgegeben wird, umgerechnet in Wasserstoffmoleküle pro Flächeneinheit des Isolators 324, ist beispielsweise weniger als oder gleich 2 × 1015 Moleküle/cm2, vorzugsweise weniger als oder gleich 1 × 1015 Moleküle/cm2, bevorzugter weniger als oder gleich 5 × 1014 Moleküle/cm2 bei der TDS-Analyse bei einer Filmoberflächentemperatur im Bereich von 50 °C bis 500 °C.
  • Es sei angemerkt, dass die Dielektrizitätskonstante des Isolators 326 vorzugsweise niedriger ist als diejenige des Isolators 324. Zum Beispiel ist die relative Dielektrizitätskonstante des Isolators 326 bevorzugt niedriger als 4, bevorzugter niedriger als 3. Zum Beispiel ist die relative Permittivität des Isolators 326 bevorzugt das 0,7-Fache oder weniger des Isolators 324, bevorzugter das 0,6-Fache oder weniger des Isolators 324. In dem Fall, in dem ein Material mit niedriger relativer Dielektrizitätskonstante als Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden.
  • Der Leiter 328, der Leiter 330 und dergleichen, welche elektrisch mit dem Transistor 300 verbunden sind, sind in dem Isolator 320, dem Isolator 322, dem Isolator 324 und dem Isolator 326 bereitgestellt. Es sei angemerkt, dass der Leiter 328 und der Leiter 330 jeweils als Anschlusspfropfen oder Leitung dienen. Eine Vielzahl von Leitern, die als Anschlusspfropfen oder Leitungen dienen, ist in einigen Fällen gemeinsam mit dem gleichen Bezugszeichen versehen. Ferner können in dieser Beschreibung und dergleichen eine Leitung und ein Anschlusspfropf, welche elektrisch mit der Leitung verbunden sind, eine einzelne Komponente sein. Das heißt, dass es Fälle gibt, in denen ein Teil eines Leiters als Leitung dient und ein Teil eines Leiters als Anschlusspfropfen dient.
  • Als Material für die jeweiligen Anschlusspfropfen und Leitungen (z. B. den Leiter 328 und den Leiter 330) kann ein leitfähiges Material, wie z. B. ein Metallmaterial, ein Legierungsmaterial, ein Metallnitridmaterial oder ein Metalloxidmaterial, bei einer Einzelschichtstruktur oder einer mehrschichtigen Struktur verwendet werden. Vorzugsweise wird ein hochschmelzendes Material, das sowohl Wärmebeständigkeit als auch Leitfähigkeit aufweist, wie z. B. Wolfram oder Molybdän, verwendet, und besonders vorzugsweise wird Wolfram verwendet. Alternativ wird vorzugsweise ein leitfähiges Material mit niedrigem Widerstand, wie z. B. Aluminium oder Kupfer, verwendet. Die Verwendung eines leitfähigen Materials mit niedrigem Widerstand kann den Leitungswiderstand verringern.
  • Eine Leitungsschicht kann über dem Isolator 326 und dem Leiter 330 bereitgestellt werden. Zum Beispiel sind in 51 der Isolator 350, der Isolator 352 und der Isolator 354 der Reihe nach übereinander angeordnet. Ferner ist der Leiter 356 in dem Isolator 350, dem Isolator 352 und dem Isolator 354 ausgebildet. Der Leiter 356 dient als Anschlusspfropfen oder Leitung. Es sei angemerkt, dass der Leiter 356 unter Verwendung eines Materials ausgebildet werden kann, das den zum Ausbilden des Leiters 328 und des Leiters 330 verwendeten Materialien ähnlich ist.
  • Es sei angemerkt, dass der Isolator 350 vorzugsweise zum Beispiel unter Verwendung eines Isolators ausgebildet wird, der wie der Isolator 324 eine Sperreigenschaft gegen Wasserstoff aufweist. Ferner umfasst der Leiter 356 vorzugsweise einen Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist. Der Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, wird insbesondere in einem Öffnungsabschnitt des Isolators 350 ausgebildet, der eine Sperreigenschaft gegen Wasserstoff aufweist. Bei einer derartigen Struktur können der Transistor 300 von dem Transistor 200 durch eine Sperrschicht getrennt sein, so dass die Diffusion von Wasserstoff von dem Transistor 300 in den Transistor 200 verhindert werden kann.
  • Es sei angemerkt, dass als Leiter, der eine Sperreigenschaft gegen Wasserstoff aufweist, beispielsweise Tantalnitrid verwendet werden kann. Durch Übereinanderanordnen von Tantalnitrid und Wolfram, das eine hohe Leitfähigkeit aufweist, kann die Diffusion von Wasserstoff von dem Transistor 300 verhindert werden, während die Leitfähigkeit einer Leitung sichergestellt wird. In diesem Fall ist eine Tantalnitridschicht, die eine Sperreigenschaft gegen Wasserstoff aufweist, vorzugsweise in Kontakt mit dem Isolator 350, der eine Sperreigenschaft gegen Wasserstoff aufweist.
  • Vorstehend ist eine Leitungsschicht beschrieben worden, die den Leiter 356 beinhaltet; jedoch ist die Speichervorrichtung dieser vorliegenden Ausführungsform nicht darauf beschränkt. Die Speichervorrichtung kann drei oder weniger Leitungsschichten aufweisen, die der Leitungsschicht ähnlich sind, die den Leiter 356 beinhaltet, oder kann fünf oder mehr Leitungsschichten aufweisen, die der Leitungsschicht ähnlich sind, die einen Leiter 356 beinhaltet.
  • Des Weiteren kann eine Leitungsschicht über dem Isolator 354 und dem Leiter 356 bereitgestellt werden. Beispielsweise sind in 51 die Leitungsschicht, die den Isolator 360, den Isolator 362 und den Leiter 366 beinhaltet, und die Leitungsschicht, die den Isolator 372, den Isolator 374 und den Leiter 376 beinhaltet, in dieser Reihenfolge übereinander angeordnet. Des Weiteren kann eine Vielzahl von Leitungsschichten zwischen einer Leitungsschicht, die den Isolator 360, den Isolator 362 und den Leiter 366 beinhaltet, und eine Leitungsschicht bereitgestellt werden, die den Isolator 372, den Isolator 374 und den Leiter 376 beinhaltet. Es sei angemerkt, dass der Leiter 366 und der Leiter 376 jeweils als Anschlusspfropfen oder Leitungen dienen. Des Weiteren können der Isolator 360 bis der Isolator 374 unter Verwendung eines Materials ausgebildet werden, das demjenigen ähnlich ist, das zum Ausbilden des Isolators verwendeten Material verwendet wird.
  • Der Isolator 380, ein Isolator 382 und ein Isolator 384 sind der Reihe nach über dem Isolator 374 angeordnet. Eine Substanz, die eine Sperreigenschaft gegen Sauerstoff oder Wasserstoff aufweist, wird vorzugsweise für einen beliebigen des Isolators 380, des Isolators 382 und des Isolators 384 verwendet. Ferner ist ein Leiter 286 in dem Isolator 380, dem Isolator 382 und dem Isolator 384 ausgebildet. Der Leiter 286 dient als Anschlusspfropfen oder Leitung. Es sei angemerkt, dass der Leiter 286 unter Verwendung eines Materials ausgebildet werden kann, das denjenigen ähnlich ist, die zum Ausbilden des Leiters 328 und des Leiters 330.
  • Der Isolator 210 und der Isolator 212 sind ferner der Reihe nach über dem Isolator 384 angeordnet. Ein Material, das eine Sperreigenschaft gegen Sauerstoff und Wasserstoff aufweist, wird vorzugsweise für einen beliebigen des Isolators 210 und des Isolators 212 verwendet.
  • Der Isolator 210 wird vorzugsweise unter Verwendung zum Beispiel eines Films mit einer Sperreigenschaft ausgebildet, die verhindert, dass Wasserstoff oder Verunreinigungen von dem Substrat 311, einem Bereich, in dem der Transistor 300 ausgebildet ist, oder dergleichen in einen Bereich diffundiert/diffundieren, in dem der Transistor 200 ausgebildet sind. Daher kann der Isolator 210 unter Verwendung eines Materials ausgebildet werden, das demjenigen ähnlich ist, das für den Isolator 324 verwendet wird.
  • Als Beispiel für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist, kann Siliziumnitrid, das durch ein CVD-Verfahren abgeschieden wird, angegeben werden. Die Diffusion von Wasserstoff in das Halbleiterelement, das einen Oxidhalbleiter enthält, wie z. B. den Transistor 200, verschlechtert hier in einigen Fällen die Eigenschaften des Halbleiterelements. Daher wird vorzugsweise ein Film, der eine Wasserstoffdiffusion verhindert, zwischen dem Transistor 200 und dem Transistor 300 bereitgestellt. Insbesondere handelt es sich bei dem Film, der eine Wasserstoffdiffusion verhindert, um einen Film, von dem Wasserstoff weniger wahrscheinlich abgegeben wird.
  • Für den Film, der eine Sperreigenschaft gegen Wasserstoff aufweist und für den Isolator 210 verwendet wird, wird vorzugsweise zum Beispiel ein Metalloxid, wie z. B. Aluminiumoxid, Hafniumoxid oder Tantaloxid, verwendet.
  • Aluminiumoxid weist insbesondere eine ausgezeichnete Sperrwirkung auf, die eine Durchdringung von Sauerstoff und Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, welche eine Veränderung der elektrischen Eigenschaften des Transistors verursachen, verhindert. Daher kann die Verwendung von Aluminiumoxid verhindern, dass während eines Herstellungsprozesses des Transistors oder danach Verunreinigungen, wie z. B. Wasserstoff und Feuchtigkeit, in den Transistor 200 eindringen. Zudem kann eine Abgabe von Sauerstoff von dem Oxid in dem Transistor 200 verhindert werden. Deshalb wird Aluminiumoxid vorteilhaft als Schutzfilm für den Transistor 200 verwendet.
  • Der Isolator 212 kann beispielsweise unter Verwendung eines Materials ausgebildet werden, das demjenigen für den Isolator 320 ähnlich ist. In dem Fall, in dem ein Material mit relativ niedriger Permittivität für einen Zwischenschichtfilm verwendet wird, kann die parasitäre Kapazität zwischen Leitungen verringert werden. Beispielsweise kann ein Siliziumoxidfilm oder ein Siliziumoxynitridfilm für den Isolator 212 verwendet werden.
  • Ein Leiter, der als Anschlusspfropfen oder Leitung dient, die elektrisch mit dem Transistor 200 oder 300 verbunden ist, ein Leiter, der in dem Transistor 200 enthalten ist, und dergleichen sind in den Isolatoren 210, 212, 214 und 216 bereitgestellt. Der Leiter, der als Anschlusspfropfen oder Leitung dient, die elektrisch mit dem Transistor 200 oder 300 verbunden ist, kann unter Verwendung eines Materials ausgebildet werden, das denjenigen ähnlich ist, die zum Ausbilden des Leiters 328 und des Leiters 330 verwendet werden.
  • Insbesondere handelt es sich bei einem Teil des Leiters 218, der in Kontakt mit den Isolatoren 210 und 214 ist, vorzugsweise um einen Leiter, der einer Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser aufweist. Bei einer derartigen Struktur können der Transistor 300 und der Transistor 200 durch die Schicht vollständig getrennt sein, die eine Sperreigenschaft gegen Sauerstoff, Wasserstoff und Wasser aufweist. Als Ergebnis kann die Diffusion von Wasserstoff aus dem Transistor 300 in den Transistor 200 verhindert werden.
  • Der Transistor 200 und der Kondensator 100 (der Kondensator 100a, der Kondensator 100b und der Kondensator 100c) sind über dem Isolator 212 vorgesehen. Es sei angemerkt, dass die Strukturen des Transistors 200 und des Kondensators 100, die bei den vorstehenden Ausführungsformen beschrieben worden sind, als diejenigen des Transistors 200 und des Kondensators 100 verwendet werden kann. Es sei angemerkt, dass der Transistor 200 und der Kondensator 100 in 51 ein Beispiel sind und nicht auf die darin gezeigte Struktur beschränkt sind; ein geeigneter Transistor kann gemäß einer Schaltungsstruktur oder einem Ansteuerverfahren verwendet werden.
  • Das vorstehende ist die Beschreibung des Strukturbeispiels. Unter Verwendung der Struktur kann eine Änderung der elektrischen Eigenschaften verhindert und die Zuverlässigkeit einer Halbleitervorrichtung verbessert werden, die einen Transistor enthält, der einen Oxidhalbleiter enthält. Ein Transistor, der einen Oxidhalbleiter mit einem hohen Durchlassstrom enthält, kann bereitgestellt werden. Ein Transistor, der einen Oxidhalbleiter mit einem niedrigen Sperrstrom enthält, kann bereitgestellt werden. Eine Halbleitervorrichtung mit niedrigem Stromverbrauch kann bereitgestellt werden.
  • <Struktur der Speichervorrichtung 2>
  • 53A ist eine Querschnittsansicht der Speichervorrichtung, die den Kondensator 100a, den Kondensator 100b, den Transistor 200a, den Transistor 200b und den Transistor 400 beinhaltet. Es sei angemerkt, dass bei der Speichervorrichtung in 53A und 53B Bestandteile mit gleichen Funktionen wie die Bestandteile der Halbleitervorrichtung und der Speichervorrichtung, die bei der vorstehenden Ausführungsform und <Struktur der Speichervorrichtung 1 > beschrieben worden sind, mit gleichen Bezugszeichen versehen sind.
  • Die Speichervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet den Transistor 400, den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b, wie in 53A dargestellt. Der Transistor 400, der Transistor 200a, der Transistor 200b, der Kondensator 100a und der Kondensator 100b sind in der gleichen Schicht bereitgestellt.
  • Es sei angemerkt, dass die Kondensatoren und die Transistoren, die in der Halbleitervorrichtung enthalten sind, die bei den vorstehenden Ausführungsformen anhand von 29A bis 29D beschrieben worden ist, als Transistor 200a, Transistor 200b, Kondensator 100a und Kondensator 100b verwendet werden können. Es sei angemerkt, dass der Kondensator 100a, der Kondensator 100b, der Transistor 200a, der Transistor 200b und der Transistor 400 in 53A und 53B nur Beispiele sind und nicht auf die darin gezeigte Struktur beschränkt sind, und ein geeigneter Transistor kann gemäß einer Schaltungskonfiguration oder einem Ansteuerverfahren verwendet werden. Beispielsweise können nicht nur eine Einzelschicht des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b, sondern auch eine Schichtanordnung aus Schichten zum Einsatz kommen, die jeweils den Transistor 200a, den Transistor 200b, den Kondensator 100a und den Kondensator 100b beinhalten. 54 zeigt einen Querschnitt des Transistors 200a, des Transistors 200b, des Kondensators 100a und des Kondensators 100b mit einer mehrschichtigen Struktur aus n+1 Schichten. Wie in 54 dargestellt, können dann, wenn eine Vielzahl von Transistoren 200a, Transistoren 200b, Kondensatoren 100a und Kondensatoren 100b übereinander angeordnet werden, die Speichervorrichtungen ohne Vergrößerung der Fläche integriert werden, die von der Speichervorrichtung eingenommen wird. Mit anderen Worten: Eine Speichervorrichtung kann mit einer 3D-Struktur bereitgestellt werden.
  • Der Transistor 400 und der Transistor 200 werden in der gleichen Schicht ausgebildet und können daher parallel hergestellt werden. Der Transistor 400 beinhaltet den Leiter 460, der als erste Gate-Elektrode dient, den Leiter 405, der als zweite Gate-Elektrode dient, den Isolator 470 und den Isolator 472 in Kontakt mit dem Leiter 460, den Isolator 471 über dem Isolator 470, den Isolator 475, der an der Seitenfläche des Leiters 460 bereitgestellt ist, wobei der Isolator 472 dazwischen bereitgestellt ist, den Isolator 474 in Kontakt mit dem Isolator 475, den Isolatoren 220, 222, 450 und 452, der als Gate-Isolierschichten dienen, den Isolator 424 (den Isolator 424a und den Isolator 424b), und das Oxid 430d, das den Bereich umfasst, in dem der Kanal gebildet wird, das Oxid 431b und ein Oxid 431c, die als ein Anschluss von Source und Drain dient, und das Oxid 432b und ein Oxid 432c, die als anderer Anschluss von Source und Drain dienen. Des Weiteren ist der Leiter 405, der als zweite Gate-Elektrode dient, elektrisch mit einem Leiter 403 verbunden, der als Leitung dient.
  • In dem Transistor 400 ist der Leiter 405 in der gleichen Schicht wie der Leiter 205. Der Isolator 424 ist in der gleichen Schicht wie der Isolator 224. Der Oxide 431a und 432a sind in der gleichen Schicht wie das Oxid 530a, der Oxide 431b und 432b sind in der gleichen Schicht wie das Oxid 530b und der Oxide 431c und 432c sind in der gleichen Schicht wie das Oxid 530c. Das Oxid 430d ist in der gleichen Schicht wie ein Oxid 530d (das Oxid 530_d1 und das Oxid 530_d2). Der Isolator 450 ist in der gleichen Schicht wie der Isolator 250a und der Isolator 250b. Der Isolator 452 ist in der gleichen Schicht wie der Isolator 252a und der Isolator 252b. Der Leiter 460 ist in der gleichen Schicht wie der Leiter 260_1 und der Leiter 260_2. Der Isolator 470 ist in der gleichen Schicht wie der Isolator 270a und der Isolator 270b. Der Isolator 472 ist in der gleichen Schicht wie der Isolator 272a und der Isolator 272b. Der Isolator 474 ist in der gleichen Schicht wie der Isolator 274a und der Isolator 274b. Der Isolator 475 ist in der gleichen Schicht wie der Isolator 275a und der Isolator 275b.
  • In dem als Aktivschicht des Transistors 400 dienenden Oxid 430d sind, wie in dem Oxid 230 oder dergleichen, Sauerstofffehlstellen und Verunreinigungen, wie z. B. Wasserstoff oder Wasser, verringert. Daher kann die Schwellenspannung des Transistors 400 höher als 0 V sein, ein Sperrstrom kann verringert werden, und der Drain-Strom bei der zweiten Gate-Spannung und der ersten Gate-Spannung von 0 V kann äußerst niedrig sein.
  • Unter Verwendung der Struktur kann eine Änderung der elektrischen Eigenschaften unterdrückt und die Zuverlässigkeit einer Halbleitervorrichtung verbessert werden, die einen Transistor beinhaltet, der einen Oxidhalbleiter enthält. Der Stromverbrauch einer Halbleitervorrichtung, bei der ein Transistor verwendet wird, der einen Oxidhalbleiter enthält, kann verringert werden. Eine Halbleitervorrichtung, bei der ein Transistor verwendet wird, der einen Oxidhalbleiter enthält, kann miniaturisiert oder in hohem Maße integriert werden. Alternativ kann eine miniaturisierte oder in hohem Maße integrierte Halbleitervorrichtung mit hoher Produktivität bereitgestellt werden.
  • Wie vorstehend beschrieben, können die Strukturen, Verfahren und dergleichen, die bei dieser Ausführungsform beschrieben werden, nach Bedarf mit einer/einem beliebigen der Strukturen, Verfahren und dergleichen kombiniert werden, die bei den anderen Ausführungsformen beschrieben werden.
  • (Ausführungsform 6)
  • Bei dieser Ausführungsform wird ein NOSRAM (eingetragenes Warenzeichen) als Beispiel für eine Speichervorrichtung, die einen Transistor, bei dem ein Oxid für einen Halbleiter verwendet wird (nachstehend als OS-Transistor bezeichnet), und einen Kondensator beinhaltet, welche eine Ausführungsform der vorliegenden Erfindung ist, anhand von 55, 56A und 56B und 57 bis 62 beschrieben. NOSRAM ist eine Abkürzung für „nichtflüchtiges Oxidhalbleiter-RAM (non-volatile oxide semiconductor RAM)“, welches ein RAM darstellt, das eine Verstärkungszellen- (2T- oder 3T-) Speicherzelle beinhaltet.
  • Eine Speichervorrichtung, bei der OS-Transistoren in Speicherzellen verwendet werden (nachstehend als OS-Speicher bezeichnet), wird bei einem NOSRAM eingesetzt. Es handelt sich bei dem OS-Speicher um einen Speicher, der mindestens einen Kondensator und einen OS-Transistor beinhaltet, der das Laden und Entladen des Kondensators steuert. Der OS-Speicher weist ausgezeichnete Retentionseigenschaften auf, da der OS-Transistor einen sehr niedrigen Sperrstrom aufweist und daher als nichtflüchtiger Speicher dienen kann.
  • «NOSRAM»
  • 55 stellt ein Konfigurationsbeispiel des NOSRAM dar. Ein NOSRAM 1600, das in 55 dargestellt wird, beinhaltet ein Speicherzellenarray 1610, eine Steuerung 1640, einen Zeilentreiber 1650, einen Spaltentreiber 1660 und ein Leseschaltung 1670.
  • Das Speicherzellenarray 1610 beinhaltet Speicherzellen 1611, die jeweils, wie in 56A dargestellt, Wortleitungen WWL und RWL, Bitleitungen WBL und RBL, Source-Leitungen SL und eine Leitung BGL beinhalten. Die Wortleitungen WWL dienen als Schreib-Wortleitungen und die Wortleitung RWL dient als Lese-Wortleitung. Die Bitleitung WBL dient als Schreib-Bitleitung und die Bitleitungen RBL dienen als Lese-Bitleitungen. Es sei angemerkt, dass sich die Wortleitungen WWL und die Bitleitung WBL vorzugsweise derart erstrecken, dass sie sich senkrecht zueinander kreuzen. Des Weiteren erstrecken sich die Wortleitung RWL und die Bitleitungen RBL vorzugsweise derart, dass sie sich senkrecht zueinander kreuzen. Die Speicherzelle 1611 beinhaltet eine Speicherzelle 1611a und eine Speicherzelle 1611b.
  • Bei dem NOSRAM 1600 können die Speicherzellen 1611a und 1611b jeweils binäre Daten oder mehrstufige Daten speichern. In dem Fall, in dem das NOSRAM 1600 eine Konfiguration aufweist, bei der die Speicherzellen 1611a und 1611b jeweils 6-Bit-(64-stufige) Daten speichern können, kann beispielsweise eine Speicherzelle 1611 12-Bit- (64 × 64-stufige) Daten speichern. In dem Fall, in dem die Speicherzellen 1611a und 1611b jeweils mehrstufige Daten speichern, werden vorzugsweise in dem Spaltentreiber 1660 eine Digital-Analog-Wandlerschaltung (digital-to-analog converter circuit, DAC), die digitale Daten in eine analoge Spannung umwandelt, und in der Leseschaltung 1670 eine Analog-Digital-Wandlerschaltung (analog-to-digital converter circuit, ADC) bereitgestellt, die analoge Spannung in eine digitale Daten umwandelt.
  • Die Steuerung 1640 steuert das NOSRAM 1600 als Ganzes und schreibt Daten WDA und liest Daten RDA. Die Steuerung 1640 verarbeitet Befehlssignale (z. B. ein Chip-Enable-Signal und ein Write-Enable-Signal) von außen und erzeugt Steuersignale für den Zeilentreiber 1650, den Spaltentreiber 1660 und die Leseschaltung 1670.
  • Der Zeilentreiber 1650 weist eine Funktion zum Auswählen auf, auf welche Speicherzellenzeile zugegriffen werden soll. Der Zeilentreiber 1650 beinhaltet einen Zeilendecoder 1651 und einen Wortleitungstreiber 1652. Der Wortleitungstreiber 1652 weist beispielsweise eine Funktion zum Auswählen der Wortleitungen WWL und RWL auf. Es sei angemerkt, dass die Speicherzellenzeile eine Vielzahl von Speicherzellen ist, die mit der gleichen Wortleitung WWL (oder Wortleitung RWL) verbunden sind.
  • Der Spaltentreiber 1660 betreibt eine Speicherzellenspalte für jede Bitleitung WBL. Der Spaltentreiber 1660 beinhaltet einen Spaltendecoder 1661 und einen Schreibtreiber 1662. The Schreibtreiber 1662 weist eine Funktion zum Auswählen der Bitleitung WBL, eine Funktion zum Eingeben einer Schreibspannung in die ausgewählte Bitleitung WBL und dergleichen auf. Es sei angemerkt, dass die Speicherzellenspalte eine Vielzahl von Speicherzellen ist, die mit der gleichen Bitleitung WBL (oder Wortleitung RBL) verbunden sind.
  • Die Leseschaltung 1670 weist eine Funktion, die Bitleitungen RBL vorzuladen, eine Funktion, die Bitleitungen RBL in einem potentialfreien Zustand zu versetzen, eine Funktion, Potentiale an die Source-Leitungen SL anzulegen, und dergleichen auf. Die Leseschaltung 1670 beinhaltet eine Leseverstärkerschaltung, die die Potentiale der Bitleitungen RBL mit einem Referenzpotential vergleicht und Daten ausgibt, einen Ausgabepuffer, der die ausgegebenen Daten hält, und dergleichen.
  • Die Konfiguration des Zeilentreibers 1650, des Spaltentreibers 1660 und der Leseschaltung 1670, die bei dieser Ausführungsform beschrieben werden, ist nicht auf diejenige beschränkt, die vorstehend beschrieben worden ist. Die Anordnung dieser Treiber und Leitungen, die mit den Treibern verbunden sind, kann in Abhängigkeit von der Konfiguration, dem Betriebsverfahren oder dergleichen des Speicherzellenarrays 1610 geändert werden oder die Funktionen der Treiber und der Leitungen, die mit den Treibern verbunden sind, können geändert oder zugesetzt werden. Beispielsweise kann die Funktion der Bitleitung WBL teilweise durch die Source-Leitungen SL erzielt werden.
  • <Speicherzelle>
  • 56A ist ein Schaltplan, der ein Konfigurationsbeispiel für die Speicherzelle 1611 darstellt. Die Speicherzelle 1611 beinhaltet die Speicherzelle 1611a und die Speicherzelle 1611b, die jeweils ein bei der vorstehenden Ausführungsform beschriebene 2T-Verstärkungszelle sind. Die bei der vorstehenden Ausführungsform beschriebene Zelle beinhaltet zwei OS-Transistoren, die Source- oder Drain-Elektroden gemeinsam nutzen; die Speicherzelle bei dieser Ausführungsform beinhaltet zwei Kondensatoren, die eine ihrer Elektroden gemeinsam nutzen. Die Speicherzelle 1611 ist elektrisch mit den Wortleitungen WWLa, WWLb und RWL, den Bitleitungen WBL, RBLa und RBLb, den Source-Leitungen SL sowie der Leitung BGL verbunden. In 56A wird den Bezugszeichen der Leitungen und Schaltungselemente der Buchstabe „a“ oder „b“ zugesetzt, die mit der Speicherzelle 1611a oder der Speicherzelle 1611b verbunden sind.
  • Die Speicherzelle 1611a beinhaltet einen Knoten SNa, einen OS-Transistor MO61a, einen Transistor MP61a und einen Kondensator C61a. Die Speicherzelle 1611b beinhaltet einen Knoten SNb, einen OS-Transistor MO61b, einen Transistor MP61b und einen Kondensator C61b.
  • In der Speicherzelle 1611a sind ein Gate des Transistors MP61a, ein Anschluss von Source und Drain des OS-Transistors MO61a und eine Elektrode des Kondensators C61a an dem Knoten SNa elektrisch miteinander verbunden. Die Bitleitung WBL und der andere Anschluss von Source und Drain des Transistors MO61a sind elektrisch miteinander verbunden. Die Wortleitung WWLa und ein Gate des OS-Transistors MO61a sind elektrisch miteinander verbunden. Die Leitung BGL und ein Bottom-Gate des OS-Transistors MO61a sind elektrisch miteinander verbunden. Die Leitung RBLa und ein Drain des Transistors MP61a sind elektrisch miteinander verbunden. Die Leitung SL und eine Source des Transistors MP61a sind elektrisch miteinander verbunden. Die Wortleitung RWL und die andere Elektrode des Kondensators C61a sind elektrisch miteinander verbunden.
  • Die Speicherzelle 1611b kann derart bereitgestellt werden, dass sie und die Speicherzelle 1611a bezüglich der Wortleitung RWL symmetrisch sind. Dementsprechend sind bei der Speicherzelle 1611b ein Gate des Transistors MP61b, ein Anschluss von Source und Drain des OS-Transistors MO61b und eine Elektrode des Kondensators C61 b an dem Knoten SNb elektrisch miteinander verbunden. Die Bitleitung WBL und der andere Anschluss von Source und Drain des Transistors MO61b sind elektrisch miteinander verbunden. Die Wortleitung WWLb und ein Gate des OS-Transistors MO61b sind elektrisch miteinander verbunden. Die Leitung BGL und ein Bottom-Gate des OS-Transistors MO61b sind elektrisch miteinander verbunden. Die Leitung RBLb und ein Drain des Transistors MP61b sind elektrisch miteinander verbunden. Die Leitung SL und eine Source des Transistors MP61b sind elektrisch miteinander verbunden. Die Wortleitung RWL und die andere Elektrode des Kondensators C61b sind elektrisch miteinander verbunden.
  • Die OS-Transistoren MO61a und MO61b sind Schreibtransistoren. Der Transistoren MP61a und MP61b sind Lesetransistoren und beispielsweise unter Verwendung von p-Kanal-Si-Transistoren ausgebildet. Die Kondensatoren C61a und C61b sind Speicherkondensatoren zum Halten der Spannungen der Knoten SNa und SNb. Die Knoten SNa und SNb sind Datenhalteknoten. Der Knoten SNa entspricht dem Gate des Transistors MP61a und der Knoten SNb entspricht dem Gate des Transistors MP61b.
  • Da die Schreibtransistoren der Speicherzelle 1611 die OS-Transistoren MO61a und MO61b sind, kann das NOSRAM 1600 Daten für eine lange Zeit halten.
  • Eine in 56B dargestellte Speicherzelle 1612 ist ein Modifikationsbeispiel der Speicherzelle 1611; ein n-Kanal-Transistor MN61a wird für einen Lesetransistor einer Speicherzelle 1612a verwendet und ein n-Kanal-Transistor MN61b wird für einen Lesetransistor einer Speicherzelle 1612b verwendet. Die Transistoren MN61a und MN61b können OS-Transistoren oder Si-Transistoren sein.
  • Es sei angemerkt, dass die OS-Transistoren in den Speicherzellen 1611 und 1612 Transistoren sein können, die jeweils kein Bottom-Gate aufweisen, solange ausreichende elektrische Eigenschaften erhalten werden können.
  • Obwohl bei dieser Ausführungsform die Speicherzellen 1611 und 1612 als 2T-Speicherzellen beschrieben werden, sind die Speicherzellen 1611 und 1612 nicht darauf beschränkt und können beispielsweise 3T-Speicherzellen sein.
  • <NOR -Speicherzellenarray>
  • Nachfolgend wird eine sogenannte NOR-Speichervorrichtung, bei der die Speicherzellen 1611 parallel zu den Bitleitungen RBL verbunden sind, als Beispiel für das Speicherzellenarray 1610 beschrieben.
  • 57 ist ein Schaltplan, der ein Konfigurationsbeispiel des NOR-Speicherzellenarrays 1610 darstellt. Das in 57 dargestellte Speicherzellenarray 1610 beinhaltet 3 × 3 Speicherzellen 1611, Source-Leitungen SL, Bitleitungen RBL1 bis RBL6, Bitleitungen WBL1 bis WBL3, Wortleitungen WWL1 bis WWL6, Wortleitungen RWL1 bis RWL3, die Leitung BGL und einen OS-Transistor HO61. Die Speicherzellen 1611 weisen jeweils eine Konfiguration auf, die derjenigen ähnlich ist, die in dem Schaltplan in 56A dargestellt wird. Obwohl 57 beispielhaft 3 × 3 Speicherzellen 1611 darstellt, ist die Speichervorrichtung dieser Ausführungsform nicht darauf beschränkt; die Anzahl der Speicherzellen 1611 und diejenige von Leitungen, die in dem Speicherzellenarray 1610 enthalten sind, können in angemessener Weise eingestellt werden. Des Weiteren sind Speicherzellen, die in dem NOR-Speicherzellenarray 1610 verwendet werden können, nicht auf die Speicherzellen 1611 beschränkt und können in angemessener Weise in Abhängigkeit von der Konfiguration oder dem Betriebsverfahren des Speicherzellenarrays 1610 geändert werden. Beispielsweise kann die Speicherzelle 1612 in dem NOR-Speicherzellenarray 1610 verwendet werden.
  • Es sei angemerkt, dass sich die Bitleitungen RBL1 bis RBL6 und WBL1 bis WBL3 und die Wortleitungen WWL1 bis WWL6 und RWL1 bis RWL3 derart erstrecken, dass sie sich senkrecht zueinander kreuzen.
  • Obwohl die Source-Leitungen SL elektrisch voneinander isoliert sind, ist eine Ausführungsform der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise können sich die Source-Leitungen SL in einer Richtung parallel zu den Wortleitungen oder den Bitleitungen erstrecken, um miteinander verbunden zu werden.
  • Die Leitung BGL ist über den OS-Transistor HO61 elektrisch mit den Bottom-Gates der OS-Transistoren MO61a und MO61b bei jeder der Speicherzellen 1611 verbunden. Der OS-Transistor HO61 weist eine Struktur auf, die derjenigen des Transistors 400 ähnlich ist, der bei der vorstehenden Ausführungsform beschrieben worden ist; ein Top-Gate und ein Bottom-Gate sind mit einer Source als Diode geschaltet und die Source ist elektrisch mit den Bottom-Gates der OS-Transistoren MO61a und MO61b bei jeder der Speicherzellen 1611 verbunden. Dementsprechend können die Spannungen der Bottom-Gates der OS-Transistoren MO61a und MO61b bei jeder der Speicherzellen 1611 gesteuert werden, und als Ergebnis können die Schwellenspannungen der OS-Transistoren MO61a und MO61b gesteuert werden. Bei dieser Ausführungsform wird ein negatives Potential an die Bottom-Gates der OS-Transistoren MO61a und MO61b bei jeder der Speicherzellen 1611 über die Leitung BGL angelegt, um den /cut der OS-Transistoren MO61a und MO61b zu verringern und um dafür zu sorgen, dass die OS-Transistoren MO61a und MO61b selbstsperrende Eigenschaften aufweisen. Hier ist /cut ein Drainstrom zu dem Zeitpunkt, zu dem die Gate-Spannung eines Transistors 0 V ist. Es sei angemerkt, dass diese Ausführungsform nicht auf die vorstehende Struktur beschränkt ist; beispielsweise kann das Potential der Leitung BGL als Reaktion auf die Zustände der Leitungen in dem Speicherzellenarray 1610 geändert werden. In diesem Fall wird die Leitung BGL derart für jede Speicherzellenzeile oder Speicherzellenspalte separat bereitgestellt, dass sie sich in der Richtung parallel zu den Wortleitungen oder den Bitleitungen erstreckt. Der OS-Transistor HO61 kann außerhalb des Speicherzellenarrays 1610 bereitgestellt werden. Unter Verwendung des OS-Transistors HO61 können, wie vorstehend beschrieben, Daten ohne Stromversorgung für eine lange Zeit gehalten werden. Deshalb kann eine Speichervorrichtung mit einer niedrigen Häufigkeit der Auffrischungsvorgänge oder eine Speichervorrichtung bereitgestellt werden, bei der kein Auffrischungsvorgang benötigt wird.
  • Nachfolgend wird eine Speicherzellenspalte (Speicherzellen 1611_1, 1611_2 und 1611_3) beispielhaft beschrieben, die elektrisch mit der Bitleitung WBL1 verbunden ist. Die Speicherzelle 1611_1 beinhaltet die Speicherzelle 1611a und die Speicherzelle 1611b, die Speicherzelle 1611_2 beinhaltet eine Speicherzelle 1611c und eine Speicherzelle 1611d sowie die Speicherzelle 1611_3 beinhaltet eine Speicherzelle 1611e und eine Speicherzelle 1611f. Die Bezugszeichen von Schaltungselementen, die in einer der Speicherzellen 1611a bis 1611f enthalten sind, umfassen einen der Buchstaben „a“ bis „f“.
  • Die Wortleitungen WWL1 bis WWL6 sind elektrisch mit den jeweiligen Speicherzellen 1611a bis 1611f verbunden. Die Wortleitungen RWL1 bis RWL3 sind elektrisch mit den Speicherzellen 1611_1 bzw. 1611_3 verbunden. Bei der Speicherzelle 1611_1 wird die Wortleitung RWL1 von dem Kondensator C61a der Speicherzelle 1611a und dem Kondensator C61b der Speicherzelle 1611b gemeinsam benutzt. Das Gleiche gilt auch für die Speicherzellen 1611_2 und 1611_3.
  • Die Bitleitung WBL1 ist über Kontaktabschnitte elektrisch mit den Speicherzellen 1611a bis 1611f verbunden. Hier wird der Kontaktabschnitt mit der Bitleitung WBL von der Speicherzelle 1611b und der Speicherzelle 1611c gemeinsam benutzt. Das Gleiche gilt auch für die Speicherzelle 1611d und die Speicherzelle 1611e. Die Bitleitung RBL1 ist elektrisch mit den Speicherzellen 1611a, 1611c und 1611e verbunden. Die Bitleitung RBL2 ist elektrisch mit den Speicherzellen 1611b, 1611d und 1611f verbunden.
  • 58 stellt einen Querschnitt dar, der die Speicherzellen 1611a, 1611b und 1611c zeigt. Die Speicherzellen 1611a, 1611b und 1611c weisen Strukturen auf, die denjenigen der Zellen in der in 51 dargestellten Speichervorrichtung ähnlich sind. Mit anderen Worten: Kondensatoren C61a, C61b und C61c weisen Strukturen auf, die denjenigen der Kondensatoren 100c, 100b und 100a ähnlich sind; OS-Transistoren MO61a, MO61b und MO61c weisen Strukturen auf, die denjenigen der Transistoren 200c, 200b und 200a ähnlich sind; und Transistoren MP61a, MP61b und MP61c weisen Strukturen auf, die denjenigen der Transistoren 300c, 300b und 300a ähnlich sind. Es sei angemerkt, dass in 58 ein Leiter 256 über dem Isolator 280 und dem Leiter 240 bereitgestellt wird. 58 stellt eine Struktur dar, die erhalten wird, indem die in 51 dargestellte Struktur derart umgedreht wird, dass sie dem Schaltplan der in 57 dargestellten Speicherzellenspalte entspricht.
  • Der Leiter 130a erstreckt sich beispielsweise in der Speicherzelle 1611a und dient als Wortleitung RWL1, der Leiter 260_1 erstreckt sich in der Speicherzelle 1611a und dient als Wortleitung WWL1 und der Leiter 203_1 in Kontakt mit der Unterseite des Leiters 205_1 erstreckt sich in der Speicherzelle 1611a und dient als Leitung BGL. Die Wortleitung WWL2 und die Leitung BGL werden auf ähnliche Weise in der Speicherzelle 1611b bereitgestellt. Es sei angemerkt, dass der als Wortleitung RWL1 dienende Leiter 130a von der Speicherzelle 1611a und der Speicherzelle 1611b gemeinsam benutzt wird. Da die Wortleitung RWL1 von der Speicherzelle 1611a und der Speicherzelle 1611b gemeinsam benutzt wird, kann der Abstand zwischen der Speicherzelle 1611a und der Speicherzelle 1611b verringert werden und die Fläche kann verkleinert werden, die in der Draufsicht auf die Speicherzelle 1611_1 eingenommen wird. Dementsprechend kann die Speichervorrichtung dieser Ausführungsform weiter in hohem Maße integriert werden und die Speicherkapazität pro Flächeneinheit kann erhöht werden. Es sei angemerkt, dass in der Speicherzelle 1611c, der Wortleitung RWL2, der Wortleitung WWL3 und der Leitung BGL auf ähnliche Weise wie die vorstehend beschriebene Weise bereitgestellt werden.
  • In der Speicherzelle 1611a dient der in 58 dargestellte niederohmige Bereich 314a als Drain des Transistors MP61a und ist über den Leiter 328 und den Leiter 330 elektrisch mit der Bitleitung RBL1 verbunden. Der niederohmige Bereich 314b dient als Source des Transistors MP61a und ist über den Leiter 328 und den Leiter 330 elektrisch mit der Source-Leitung SL verbunden. Die Bitleitung RBL2 und die Source-Leitung SL werden auf ähnliche Weise in der Speicherzelle 1611b bereitgestellt und die Bitleitung RBL1 und die Source-Leitung SL werden auf ähnliche Weise in der Speicherzelle 1611c bereitgestellt.
  • Der Leiter 256 erstreckt sich und dient als die Bitleitung WBL1. Der Leiter 240 dient als Kontaktabschnitt mit der Bitleitung WBL1. Der Leiter 240 wird von dem OS-Transistor MO61b und dem OS-Transistor MO61c gemeinsam benutzt. Da der Kontaktabschnitt mit der Bitleitung WBL1 von der Speicherzelle 1611b und der Speicherzelle 1611c gemeinsam benutzt wird, kann die Anzahl von Kontaktabschnitten mit der Bitleitung WBL1 verringert werden und die Fläche kann verringert werden, die in der Draufsicht auf die Speicherzelle 1611_1 und der Speicherzelle 1611_2 eingenommen wird. Dementsprechend kann die Speichervorrichtung dieser Ausführungsform weiter in hohem Maße integriert werden und die Speicherkapazität pro Flächeneinheit kann erhöht werden.
  • Als Nächstes werden die Schreib- und Lesevorgänge des in 57 dargestellten NOR-Speicherzellenarrays 1610 beschrieben. Als Beispiele für die Schreib- und Lesevorgänge des in 57 dargestellten Speicherzellenarrays 1610 werden ein Schreibvorgang, in dem Daten „0“ in die Speicherzelle 1611a geschrieben werden und Daten „1“ in die Speicherzelle 1611b geschrieben werden, und ein Lesevorgang, in dem Daten, die in die Speicherzelle 1611a geschrieben werden, und Daten, die in die Speicherzelle 1611b geschrieben werden, gleichzeitig gelesen werden, nachstehend unter Verwendung eines in 59 gezeigten Zeitdiagramms beschrieben. In der folgenden Beschreibung sind Daten, die in dem Fall gehalten werden, in dem ein Potential VDD an den Knoten SNa (den Knoten SNb) angelegt wird, Daten „1“ und Daten, die in dem Fall gehalten werden, in dem ein Potential VSS an den Knoten SNa (den Knoten SNb) angelegt wird, sind Daten „0“.
  • Zuerst wird der Schreibvorgang beschrieben. Der Schreibvorgang wird in der Periode T1 bis zu der Periode T7 in dem in 59 gezeigten Zeitdiagramm durchgeführt. In der Speichervorrichtung, die das in 57 dargestellte NOR-Speicherzellenarray 1610 beinhaltet, wird der Schreibvorgang für jede Speicherzellenzeile durchgeführt. Daher können dann, wenn Daten in die Speicherzelle 1611a und die Speicherzelle 1611b, die nachstehend beschrieben werden, geschrieben werden, Daten in eine Speicherzellenzeile, die die Speicherzelle 1611a beinhaltet, und eine Speicherzellenzeile gleichzeitig geschrieben werden, die die Speicherzelle 1611b beinhaltet.
  • Die Periode T1 ist eine Standby-Periode und keine Speicherzellenzeile wird ausgewählt. Während dieser Periode wird ein Potential VSSW, auf dem der OS-Transistor MO61a ausgeschaltet wird, an die Wortleitungen WWL1 und WWL2 angelegt. Außerdem wird das Potential VSS, das Daten „0“ entspricht, an die Bitleitung WBL1 angelegt. Außerdem wird ein Potential VDDR, auf dem der Transistor MP61a (der Transistor MP61b) ausgeschaltet werden kann, an die Wortleitung RWL1 unabhängig von der Ladung angelegt, die an dem Knoten SNa (dem Knoten SNb) gehalten wird. Als Ergebnis wird der Transistor MP61a (der Transistor MP61b) ausgeschaltet und die Speicherzelle 1611a (die Speicherzelle 1611b) wird in einen nicht ausgewählten Zustand versetzt. Es sei angemerkt, dass das Potential VSSW ein Potential ist, das niedriger als oder ebenso niedrig wie das Potential VSS ist, und dass das Potential VDDR ein Potential ist, das höher ist als das Potential VDD. Während der Schreibperiode bleibt ein Potential VSSO an die Bitleitungen RBL1 und RBL2 und die Source-Leitung SL angelegt. Es sei angemerkt, dass, da die Potentiale der Knoten SNa und SNb von Daten abhängen, die vor der Periode T1 gehalten worden sind, die Potentiale in 59 durch schraffierte Bereiche dargestellt werden.
  • In der Periode T2 wird die Wortleitung WWL1 ausgewählt und ein Datenschreiben in eine Speicherzellenzeile, die mit der Wortleitung WWL1 verbunden ist, wird durchgeführt. Das Potential VSS, das Daten „0“ entspricht, wird an die Bitleitung WBL1 angelegt. Ein Potential VDDW, auf dem der OS-Transistor MO61a eingeschaltet wird, wird an die Wortleitung WWL1 angelegt, um den OS-Transistor MO61a einzuschalten. Zu diesem Zeitpunkt wird ein Lesepotential VSSR an die Wortleitung RWL1 angelegt. Als Ergebnis wird das Potential VSS der Bitleitung WBL1 an den Knoten SNa der Speicherzelle 1611a angelegt und eine Ladung, die Daten „0“ entspricht, wird an den Knoten SNa angelegt. Auf diese Weise können Daten „0“ in den Knoten SNa der Speicherzelle 1611a geschrieben werden. Es sei angemerkt, dass das Potential VDDW ein Potential ist, das höher ist als das Potential VDD, und dass das Potential VSSR das gleiche Potential wie das Potential VSS ist.
  • Während der Periode T2 bleibt das Potential VSSW an die Wortleitungen WWL2 bis WWL6 angelegt, die nicht ausgewählt sind, so dass sich die OS-Transistoren MO61b bis MO61f in Sperrzuständen befinden. Daher kann das Schreiben von fehlerhaften Daten in Speicherzellenzeilen, die mit den Wortleitungen WWL2 bis WWL6 verbunden sind, in der Periode T2 verhindert werden.
  • In der Periode T3 wird das Datenschreiben in die Speicherzellenzeile, die mit der Wortleitung WWL1 verbunden ist, abgeschlossen. Das Potential VSSW, auf dem der OS-Transistor MO61a ausgeschaltet wird, wird an die Wortleitung WWL1 angelegt, um den OS-Transistor MO61a auszuschalten. Auf diese Weise kann eine Ladung, die Daten „0“ entspricht, an dem Knoten SNa der Speicherzelle 1611a gehalten werden.
  • Die Periode T4 ist eine Standby-Periode wie die Periode T1 und keine Speicherzellenzeile wird ausgewählt. Die Potentiale der Leitungen werden auf die Potentiale zurückgesetzt, die in der Periode T1 angelegt worden sind. Es sei angemerkt, dass das Potential VDD, das Daten „1“ entspricht, für die folgende Periode T5 an die Bitleitung WBL1 angelegt wird.
  • In der Periode T5 wird die Wortleitung WWL2 ausgewählt und ein Datenschreiben in die Speicherzellenzeile, die mit der Wortleitung WWL2 verbunden ist, wird durchgeführt. Das Potential VDDW, auf dem der OS-Transistor MO61b eingeschaltet wird, wird an die Wortleitung WWL2 angelegt, um den OS-Transistor MO61b einzuschalten. Zu diesem Zeitpunkt wird das Lesepotential VSSR an die Wortleitung RWL1 angelegt. Als Ergebnis wird das Potential VDD der Bitleitung WBL1 an den Knoten SNb der Speicherzelle 1611b angelegt und eine Ladung, die Daten „1“ entspricht, wird an den Knoten SNb angelegt. Auf diese Weise können Daten „1“ in den Knoten SNb der Speicherzelle 1611b geschrieben werden.
  • Während der Periode T5 bleibt das Potential VSSW an die Wortleitungen WWL1 und WWL3 bis WWL6 angelegt, die nicht ausgewählt sind, so dass sich die OS-Transistoren MO61a und MO61c bis MO61f in Sperrzuständen befinden. Daher kann das Schreiben von fehlerhaften Daten in den Speicherzellenzeilen, die mit den Wortleitungen WWL1 und WWL3 bis WWL6 verbunden sind, in der Periode T5 verhindert werden.
  • In der Periode T6 wird das Datenschreiben in die Speicherzellenzeile, die mit den Wortleitung WWL2 verbunden sind, abgeschlossen. Das Potential VSSW, auf dem der OS-Transistor MO61b ausgeschaltet wird, wird an die Wortleitung WWL2 angelegt, um den OS-Transistor MO61b auszuschalten. Auf diese Weise kann eine Ladung, die Daten „1“ entspricht, an dem Knoten SNb der Speicherzelle 1611b gehalten werden.
  • Die Periode T7 ist eine Standby-Periode wie die Periode T1 und keine Speicherzellenzeile wird ausgewählt. Die Potentiale der Leitungen werden auf die Potentiale zurückgesetzt, die in der Periode T1 angelegt werden.
  • In der vorstehenden Weise kann der Schreibvorgang durchgeführt werden, bei dem Daten „0“ in die Speicherzelle 1611a geschrieben und Daten „1“ in die Speicherzelle 1611b geschrieben werden.
  • Als Nächstes wird der Lesevorgang beschrieben. Der Lesevorgang wird in der Periode T8 bis zu der Periode T10 in dem in 59 gezeigten Zeitdiagramm durchgeführt. In der Speichervorrichtung, die das in 57 dargestellte NOR-Speicherzellenarray 1610 beinhaltet, wird der Lesevorgang für jede Speicherzellenzeile durchgeführt. Daher können dann, wenn Daten der Speicherzelle 1611a und Daten der Speicherzelle 1611b, die nachstehend beschrieben werden, gelesen werden, Daten der Speicherzellenzeile, die die Speicherzelle 1611a beinhaltet, und Daten der Speicherzellenzeile gleichzeitig gelesen werden, die die Speicherzelle 1611b beinhaltet.
  • Die Periode T8 ist eine Standby-Periode wie die Periode T1 und keine Speicherzellenzeile wird ausgewählt. Die Potentiale der Leitungen sind gleich wie die Potentiale, die in der Periode T7 angelegt werden. Es sei angemerkt, dass ein Potential VDDO für die folgende Periode T9 an die Source-Leitung SL angelegt wird. Hier ist das Potential VDDO ein Potential, das an die Bitleitung RBL zu dem Zeitpunkt angelegt wird, zu dem Daten „0“ gehalten werden, und das Potential VSSO ist ein Potential, das an die Bitleitung RBL zu dem Zeitpunkt angelegt wird, wenn Daten „1“ gehalten werden. Das Potential VDDO kann sich von dem Potential VDD unterscheiden. Das Potential VSSO kann sich von dem Potential VSS unterscheiden. Während der Leseperiode bleibt das Potential VSSW oder das Potential VSS an die Wortleitungen WWL1 und WWL2 und die Bitleitung WBL1 angelegt.
  • In der Periode T9 wird die Wortleitung RWL1 ausgewählt und ein Lesen aus den Speicherzellenzeilen, die mit der Wortleitung RWL1 verbunden sind, wird durchgeführt. Das Lesepotential VSSR wird an die Wortleitung RWL1 angelegt. Es sei angemerkt, dass das Lesepotential VSSR ein Potential ist, auf dem dann, wenn die an dem Knoten SNa (dem Knoten SNb) gehaltene Ladung Daten „1“ entspricht, der Transistor MP61a (der Transistor MP61b) ausgeschaltet wird, und dann, wenn die gehaltene Ladung Daten „0“ entspricht, der Transistor MP61a (der Transistor MP61b) eingeschaltet wird. Da eine Ladung, die Daten „0“ entspricht, an dem Knoten SNa gehalten wird, wird der Transistor MP61a eingeschaltet, werden die Source-Leitung SL und die Bitleitung RBL1 elektrisch miteinander verbunden und wird das Potential VDDO an die Bitleitung RBL1 angelegt. Da eine Ladung, die Daten „1“ entspricht, an dem Knoten SNb gehalten wird, wird ferner der Transistor MP61b ausgeschaltet, die Source-Leitung SL und die Bitleitung RBL2 sind elektrisch nicht miteinander verbunden und das Potential VSSO wird an die Bitleitung RBL2 angelegt. Indem die Potentiale der Bitleitungen RBL1 und RBL2 durch die Leseschaltung 1670 gelesen werden, können Daten, die in der Speicherzelle 1611a gehalten sind, und Daten, die in der Speicherzelle 1611b gehalten sind, gelesen werden.
  • Während der Periode T9 bleibt das Potential VDDR, auf dem die Transistoren MP61c bis MP61f ausgeschaltet werden können, unabhängig von an die Knoten SNc bis SNf gehaltenen Ladungen an die nicht ausgewählten Wortleitungen RWL2 und RWL3 angelegt, so dass die Transistoren MP61c bis MP61f ausgeschaltet bleiben. Daher kann verhindert werden, dass in der Periode T9 fehlerhafte Daten durch die Bitleitungen RBL1 und RBL2 gelesen werden.
  • Die Periode T10 ist eine Standby-Periode wie die Periode T1 und keine Speicherzellenzeile wird ausgewählt. Die Potentiale der Leitungen werden auf die Potentiale zurückgesetzt, die in der Periode T1 angelegt werden.
  • In der vorstehenden Weise kann der Lesevorgang durchgeführt werden, bei dem Daten, die in die Speicherzelle 1611a geschrieben worden sind, und Daten, die in die Speicherzelle 1611b geschrieben worden sind, gleichzeitig gelesen werden. Da bei der Speichervorrichtung dieser Ausführungsform, wie vorstehend beschrieben, Daten von zwei Speicherzellenzeilen gleichzeitig gelesen werden können, kann ein Lesen mit hoher Geschwindigkeit erzielt werden.
  • <NAND-Speicherzellenarray>
  • Die NOR-Speichervorrichtung, bei der die Speicherzellen 1611 parallel zu den Bitleitungen RBL verbunden sind, ist vorstehend beschrieben worden, aber die Speichervorrichtung dieser Ausführungsform ist nicht darauf beschränkt. Nachfolgend wird eine sogenannte NAND-Speichervorrichtung, bei der die Transistoren MN61a (die Transistoren MN61b) der Speicherzellen 1612 zwischen der Bitleitung RBL und der Source-Leitung SL in Reihe geschaltet sind, als weiteres Beispiel für das Speicherzellenarray 1610 beschrieben.
  • 60 ist ein Schaltplan, der ein Konfigurationsbeispiel des NAND-Speicherzellenarrays 1610 darstellt. Das in 60 dargestellte Speicherzellenarray 1610 beinhaltet 3 × 3 Speicherzellen 1612, Source-Leitungen SL1 bis SL6, die Bitleitungen RBL1 bis RBL6, die Bitleitungen WBL1 bis WBL3, die Wortleitungen WWL1 bis WWL6, die Wortleitungen RWL1 bis RWL3, die Leitung BGL, eine Leitung SEL, der OS-Transistor HO61 und Transistoren SN61 (Transistoren SN61a und SN61b und dergleichen). Die Speicherzellen 1612 weisen jeweils eine Konfiguration auf, die derjenigen ähnlich ist, die in dem Schaltplan in 56B dargestellt wird. Obwohl 60 beispielhaft 3 × 3 Speicherzellen 1612 darstellt, ist die Speichervorrichtung dieser Ausführungsform nicht darauf beschränkt; die Anzahl der Speicherzellen 1612 und diejenige von Leitungen, die in dem Speicherzellenarray 1610 enthalten sind, in angemessener Weise eingestellt können. Des Weiteren sind Speicherzellen, die in dem NAND-Speicherzellenarray 1610 verwendet werden können, nicht auf die Speicherzellen 1612 beschränkt und können in angemessener Weise in Abhängigkeit von der Konfiguration oder dem Betriebsverfahren des Speicherzellenarrays 1610 geändert werden. Beispielsweise kann die Speicherzelle 1611 in dem NAND-Speicherzellenarray 1610 verwendet werden.
  • Es sei angemerkt, dass sich die Bitleitungen WBL1 bis WBL3 und die Wortleitungen WWL1 bis WWL6 und RWL1 bis RWL3 derart erstrecken, dass sie sich senkrecht zueinander kreuzen.
  • Des Weiteren erstrecken sich die Bitleitung RBL1 und die Source-Leitung SL1, die elektrisch miteinander verbunden sind, wobei Transistoren SN61a, MN61a, MN61c und MN61e dazwischen bereitgestellt sind, derart, dass sie sich die Wortleitung RWL1 und dergleichen senkrecht kreuzen. Das Gleiche gilt auch für die Bitleitungen RBL2 bis RBL6 und die Source-Leitungen SL2 bis SL6.
  • Die Transistoren SN61 werden zwischen den Bitleitungen RBL und den Speicherzellen 1612 bereitgestellt. Gates der Transistoren SN61 sind elektrisch mit der Leitung SEL verbunden. Die Leitung SEL wird derart bereitgestellt, dass sie sich in der Richtung parallel zu den Leitungen RWL erstrecken. 60 stellt 3 × 3 Speicherzellen 1612 dar. Vorzugsweise wird eine Vielzahl von Blöcken, die jeweils eine Konfiguration aufweisen, die derjenigen ähnlich ist, die in 60 dargestellt wird, in dem Speicherzellenarray 1610 gebildet. Es sei angemerkt, dass die Transistoren SN61 als Auswahltransistoren dienen, die zum Auswählen eines Blocks aus der Vielzahl von Blöcken beim Lesevorgang verwendet. In dem Fall, in dem der in 60 dargestellte Block gelesen wird, werden die Transistoren SN61 über die Leitung SEL eingeschaltet, so dass die Bitleitungen RBL1 bis RBL6 mit Lesetransistoren in der Speicherzelle 1612 verbunden sind; daher kann der Lesevorgang gestartet werden.
  • Für die Leitung BGL und den OS-Transistor HO61 kann auf die Beschreibung unter Bezugnahme auf 57 verwiesen werden.
  • Nachfolgend wird eine Speicherzellenspalte (Speicherzellen 1612_1, 1612_2 und 1612_3) beispielhaft beschrieben, die elektrisch mit der Bitleitung WBL1 verbunden ist. Die Speicherzelle 1612_1 beinhaltet die Speicherzelle 1612a und die Speicherzelle 1612b, die Speicherzelle 1612_2 beinhaltet eine Speicherzelle 1612c und eine Speicherzelle 1612d sowie die Speicherzelle 1612_3 beinhaltet eine Speicherzelle 1612e und eine Speicherzelle 1612f. Die Bezugszeichen von Schaltungselementen, die in einer der Speicherzellen 1612a bis 1612f enthalten sind, umfassen einen der Buchstaben „a“ bis „f“.
  • Für die Wortleitungen WWL1 bis WWL6, die Wortleitungen RWL1 bis RWL3 und die Bitleitung WBL1 kann auf die Beschreibung unter Bezugnahme auf 57 verwiesen werden.
  • Die Bitleitung RBL1 ist elektrisch mit der Source-Leitung SL1 verbunden, wobei die Transistoren SN61a, MN61a, MN61c und MN61e dazwischen bereitgestellt sind. Die Transistoren SN61a, MN61a, MN61c und MN61e sind über ihre Sources und Drains miteinander in Reihe verbunden. Die Bitleitung RBL2 ist elektrisch mit der Source-Leitung SL2 verbunden, wobei die Transistoren SN61b, MN61b, MN61d und MN61f dazwischen bereitgestellt sind. Die Transistoren SN61b, MN61b, MN61d und MN61f sind miteinander in Reihe über ihre Sources und Drains verbunden.
  • 61 stellt einen Querschnitt dar, der die Speicherzellen 1612a, 1612b und 1612c zeigt. Die Speicherzellen 1612a, 1612b und 1612c weisen Strukturen auf, die denjenigen der Zellen in der in 51 dargestellten Speichervorrichtung ähnlich sind. Mit anderen Worten: Die Kondensatoren C61a, C61b und C61c weisen Strukturen auf, die denjenigen der Kondensatoren 100c, 100b und 100a ähnlich sind; die OS-Transistoren MO61a, MO61b und MO61c weisen Strukturen auf, die denjenigen der Transistoren 200c, 200b und 200a ähnlich sind; und die Transistoren MN61a und MN61c weisen Strukturen auf, die denjenigen der Transistoren 300c und 300a ähnlich sind. Es sei angemerkt, dass in 61 der Leiter 256 über dem Isolator 280 und dem Leiter 240 bereitgestellt wird. 61 stellt eine Struktur dar, die erhalten wird, indem die in 51 dargestellte Struktur derart umgedreht wird, dass sie dem Schaltplan der in 60 dargestellten Speicherzellenspalte entspricht. Es sei angemerkt, dass 61 Transistoren zwischen der Bitleitung RBL1 und der Source-Leitung SL1 darstellt und keine Transistoren zwischen der Bitleitung RBL2 und der Source-Leitung SL2 darstellt.
  • Der Leiter 130a erstreckt sich beispielsweise in der Speicherzelle 1612a und dient als Wortleitung RWL1, der Leiter 260_1 erstreckt sich in der Speicherzelle 1612a und dient als Wortleitung WWL1 und der Leiter 203_1 in Kontakt mit der Unterseite des Leiters 205_1 erstreckt sich in der Speicherzelle 1612a und dient als Leitung BGL. Die Wortleitung WWL2 und die Leitung BGL werden auf ähnliche Weise in der Speicherzelle 1612b bereitgestellt. Es sei angemerkt, dass der als die Wortleitung RWL1 dienende Leiter 130a von der Speicherzelle 1612a und der Speicherzelle 1612b gemeinsam benutzt wird. Da die Wortleitung RWL1 von der Speicherzelle 1612a und der Speicherzelle 1612b gemeinsam benutzt wird, kann der Abstand zwischen der Speicherzelle 1612a und der Speicherzelle 1612b verringert werden und die Fläche kann verkleinert werden, die in der Draufsicht auf die Speicherzelle 1612_1 eingenommen wird. Dementsprechend kann die Speichervorrichtung dieser Ausführungsform weiter in hohem Maße integriert werden und die Speicherkapazität pro Flächeneinheit kann erhöht werden. Es sei angemerkt, dass in der Speicherzelle 1612c, der Wortleitung RWL2, der Wortleitung WWL3 und der Leitung BGL auf ähnliche Weise wie die vorstehend beschriebene Weise bereitgestellt werden.
  • Der Leiter 256 erstreckt sich und dient als Bitleitung WBL1. Der Leiter 240 dient als Kontaktabschnitt mit der Bitleitung WBL1. Der Leiter 240 wird von dem OS-Transistor MO61b und dem OS-Transistor MO61c gemeinsam benutzt. Da der Kontaktabschnitt mit der Bitleitung WBL1 von der Speicherzelle 1612b und der Speicherzelle 1612c gemeinsam benutzt wird, kann die Anzahl von Kontaktabschnitten mit der Bitleitung WBL1 verringert werden und die Fläche kann verringert werden, die in der Draufsicht auf die Speicherzelle 1612_1 und der Speicherzelle 1612_2 eingenommen wird. Dementsprechend kann die Speichervorrichtung dieser Ausführungsform weiter in hohem Maße integriert werden und die Speicherkapazität pro Flächeneinheit kann erhöht werden.
  • Der niederohmige Bereich 314a, der in 61 dargestellt wird, dient als Source des Transistors SN61a und Drain des Transistors MN61a. Der niederohmige Bereich 314b dient als Source des Transistors MN61a und Drain des Transistors MN61c. Eine Source des Transistors MN61c ist über den Transistor MN61e, den Leiter 328 und den Leiter 330 elektrisch mit der Source-Leitung SL1 verbunden.
  • Ein niederohmiger Bereich 314c, der als Drain des Transistors SN61a dient, ist über den Leiter 328 und den Leiter 330 elektrisch mit der Bitleitung RBL1 verbunden. Das Gate des Transistors SN61a ist über den Leiter 328 und den Leiter 330 elektrisch mit der Leitung SEL verbunden.
  • Als Nächstes werden die Schreib- und Lesevorgänge des in 60 dargestellten NAND-Speicherzellenarrays 1610 beschrieben. Als Beispiele für die Schreib- und Lesevorgänge des in 60 dargestellten Speicherzellenarrays 1610 werden ein Schreibvorgang, in dem Daten „0“ in die Speicherzelle 1612a geschrieben werden und Daten „1“ in die Speicherzelle 1612b geschrieben werden, und ein Lesevorgang, in dem Daten, die in die Speicherzelle 1612a geschrieben werden, und Daten, die in die Speicherzelle 1612b geschrieben werden, gleichzeitig gelesen werden, nachstehend unter Verwendung eines in 62 gezeigten Zeitdiagramms beschrieben.
  • Für die Details von Potentialen, die in dem Zeitdiagramm in 62 gezeigt werden, kann auf die Beschreibung in dem in 59 gezeigten Zeitdiagramm verwiesen werden. Es sei angemerkt, dass bei den Speicherzellen 1612 anders als bei den Speicherzellen 1611 n-Kanal-Transistoren als Lesetransistoren verwendet werden. Aus diesem Grund ist das Potential VDDR in dem in 62 gezeigten Zeitdiagramm ein Potential, auf dem der Transistor MN61a (der Transistor MN61b) unabhängig von der Ladung, die an dem Knoten SNa (dem Knoten SNb) gehalten ist, eingeschaltet werden kann. Des Weiteren ist in dem in 62 gezeigten Zeitdiagramm das Lesepotential VSSR ein Potential, auf dem dann, wenn die an dem Knoten SNa (den Knoten SNb) gehaltene Ladung Daten „1“ entspricht, der Transistor MN61a (der Transistor MN61b) eingeschaltet wird, und dann, wenn die gehaltene Ladung Daten „0“ entspricht, der Transistor MN61a (der Transistor MN61 b) ausgeschaltet wird. Außerdem ist das Potential VSSO in dem in 62 gezeigten Zeitdiagramm ein Potential, das an die Bitleitung RBL zu dem Zeitpunkt angelegt wird, zu dem Daten „0“ gehalten werden, und das Potential VDDO ist ein Potential, das an die Bitleitung RBL zu dem Zeitpunkt angelegt wird, zu dem Daten „1“ gehalten werden.
  • Der Schreibvorgang wird in der Periode T1 bis zu der Periode T5 in dem in 62 gezeigten Zeitdiagramm durchgeführt. In der Speichervorrichtung, die das in 60 dargestellte NAND-Speicherzellenarray 1610 beinhaltet, wird der Schreibvorgang für jede Speicherzellenzeile durchgeführt. Daher können dann, wenn Daten in die Speicherzelle 1612a und die Speicherzelle 1612b, die nachstehend beschrieben werden, geschrieben werden, Daten in eine Speicherzellenzeile, die die Speicherzelle 1612a beinhaltet, und in eine Speicherzellenzeile gleichzeitig geschrieben werden, die die Speicherzelle 1612b beinhaltet.
  • Der Schreibvorgang des in 60 dargestellten NAND-Speicherzellenarrays kann auf ähnliche Weise wie der Schreibvorgang des in 57 dargestellten NOR-Speicherzellenarrays durchgeführt werden. Daher kann für den Schreibvorgang in der Periode T1 bis zu der Periode T5 in dem in 62 gezeigten Zeitdiagramm auf die Beschreibung des Schreibvorgangs in der Periode T1 bis zu der Periode T7 in dem in 59 gezeigten Zeitdiagramm verwiesen werden. Da in dem in 62 gezeigten Zeitdiagramm das Potential der Wortleitung RWL1 während der Schreibperiode auf dem Potential VSSR gehalten wird, kann der Vorgang, der in der Periode T3 und der Periode T4 der 59 durchgeführt wird, nur in der Periode T3 der 62 durchgeführt werden und der Vorgang, der in der Periode T6 und der Periode T7 der 59 durchgeführt wird, kann nur in der Periode T5 der 62 durchgeführt werden.
  • Als Nächstes wird der Lesevorgang beschrieben. Der Lesevorgang wird in der Periode T6 bis zu der Periode T8 in dem in 62 gezeigten Zeitdiagramm durchgeführt. In der Speichervorrichtung, die das in 60 dargestellte NAND-Speicherzellenarray 1610 beinhaltet, wird der Lesevorgang für jede Speicherzellenzeile durchgeführt. Daher können dann, wenn Daten der Speicherzelle 1612a und Daten der Speicherzelle 1612b, die nachstehend beschrieben werden, gelesen werden, Daten der Speicherzellenzeile, die die Speicherzelle 1612a beinhaltet, und Daten der Speicherzellenzeile gleichzeitig gelesen werden, die die Speicherzelle 1612b beinhaltet.
  • Die Periode T6 ist eine Standby-Periode wie die Periode T1 und keine Speicherzellenzeile wird ausgewählt. Die Potentiale der Leitungen sind gleich wie die Potentiale, die in der Periode T5 angelegt werden. Es sei angemerkt, dass ein Potential VDDO, für die folgende Periode T7 an die Source-Leitungen SL1 und SL2 angelegt wird. Während der Leseperiode bleibt das Potential VSSW oder das Potential VSS an die Wortleitungen WWL1 und WWL2 und die Bitleitung WBL1 angelegt.
  • In der Periode T7 wird die Wortleitung RWL1 ausgewählt und ein Lesen aus den Speicherzellenzeilen, die mit der Wortleitung RWL1 verbunden sind, wird durchgeführt. Das Potential VDD, auf dem die Transistoren SN61a und SN61b und dergleichen eingeschaltet werden, wird an die Leitung SEL angelegt, so dass die Transistoren SN61, die mit der Leitung SEL verbunden sind, eingeschaltet werden und der in 60 dargestellte Block ausgewählt wird; dementsprechend kann der Lesevorgang gestartet werden.
  • Das Potential VDDR wird an die Wortleitungen RWL2 und RWL3 angelegt, die mit Speicherzellenzeilen verbunden sind, bei denen das Lesen nicht durchgeführt wird, um die Transistoren MN61c bis MN61f einzuschalten. Zu diesem Zeitpunkt wird das Potential VSSR an die Wortleitung RWL1 angelegt, die mit den Speicherzellenzeilen verbunden ist, auf denen das Lesen nicht durchgeführt wird, und der Leitwert zwischen der Bitleitung RBL1 und der Source-Leitung SL1 wird durch Daten bestimmt, die an dem Knoten SNa gehalten sind, während der Leitwert zwischen der Bitleitung RBL2 und der Source-Leitung SL2 durch Daten bestimmt wird, die an dem Knoten SNb gehalten sind. Da eine Ladung, die Daten „0“ entspricht, an dem Knoten SNa gehalten wird, wird der Transistor MN61a ausgeschaltet, die Source-Leitung SL1 und die Bitleitung RBL1 sind elektrisch nicht miteinander verbunden und das Potential VSSO wird an die Bitleitung RBL1 angelegt. Da eine Ladung, die Daten „1“ entspricht, an dem Knoten SNb gehalten wird, wird ferner der Transistor MN61b eingeschaltet, die Source-Leitung SL2 und die Bitleitung RBL2 sind elektrisch miteinander verbunden und das Potential VDDO wird an die Bitleitung RBL2 angelegt. Indem die Potentiale der Bitleitungen RBL1 und RBL2 durch die Leseschaltung 1670 gelesen werden, können Daten, die in der Speicherzelle 1612a gehalten sind, und Daten, die in der Speicherzelle 1612b gehalten sind, gelesen werden.
  • Die Periode T8 ist eine Standby-Periode wie die Periode T1 und keine Speicherzellenzeile wird ausgewählt. Die Potentiale der Leitungen werden auf die Potentiale zurückgesetzt, die in der Periode T1 angelegt werden.
  • In der vorstehenden Weise kann der Lesevorgang durchgeführt werden, bei dem Daten, die in die Speicherzelle 1612a geschrieben worden sind, und Daten, die in die Speicherzelle 1612b geschrieben worden sind, gleichzeitig gelesen werden. Da bei der Speichervorrichtung dieser Ausführungsform, wie vorstehend beschrieben, Daten von zwei Speicherzellenzeilen gleichzeitig gelesen werden können, kann ein Lesen mit hoher Geschwindigkeit erzielt werden.
  • Bei der Speichervorrichtung, die bei dieser Ausführungsform beschrieben wird, weist das NOSRAM 1600 im Grundsatz keine Einschränkung der Anzahl von Neuschreibvorgängen auf, und Daten können mit geringem Stromverbrauch gelesen und geschrieben werden, da durch Laden und Entladen des Kondensators C61a oder des Kondensators C61b Daten erneut geschrieben werden. Darüber hinaus können Daten für eine lange Zeit gehalten werden; daher kann die Aktualisierungsrate verringert werden.
  • In dem Fall, in dem die Halbleitervorrichtung, die bei der vorstehenden Ausführungsform beschrieben worden ist, in den Speicherzellen 1611 oder 1612 verwendet wird, können die Transistoren 200b und 200c als OS-Transistoren MO61a und MO61b verwendet werden, die Kondensatoren 100b und 100c können als Kondensatoren C61a und C61b verwendet werden und die Transistoren 300b und 300c können als die Transistoren MP61a und MN61a und die Transistoren MP61b und MN61b verwendet werden. In diesem Fall kann die Fläche, die in der Draufsicht auf jedes Transistor-Kondensator-Paar eingenommen wird, verringert werden; folglich kann die Speichervorrichtung dieser Ausführungsform weiter hoch integriert werden. Als Ergebnis kann die Speicherkapazität pro Flächeneinheit der Speichervorrichtung dieser Ausführungsform erhöht werden.
  • Die bei dieser Ausführungsform beschriebene Struktur kann in einer geeigneten Kombination mit einer beliebigen der bei den anderen Ausführungsformen beschriebenen Strukturen verwendet werden.
  • (Ausführungsform 7)
  • Bei dieser Ausführungsform wird ein KI-System, in dem die Halbleitervorrichtung einer der vorstehend beschriebenen Ausführungsformen verwendet wird, anhand von 63 beschrieben.
  • 63 ist ein Blockdiagramm, das ein Strukturbeispiel eines KI-Systems 4041 darstellt. Das KI-System 4041 beinhaltet einen arithmetischen Abschnitt 4010, einen Steuerabschnitt 4020 und einen Eingabe-/Ausgabeabschnitt 4030.
  • Der arithmetische Abschnitt 4010 beinhaltet eine arithmetische Analogschaltung 4011, ein DOSRAM 4012, ein NOSRAM 4013 und ein FPGA 4014. Das NOSRAM 1600, das bei der vorstehenden Ausführungsform beschrieben worden ist, kann als NOSRAM 4013 verwendet werden.
  • Der Steuerabschnitt 4020 beinhaltet einen Hauptprozessor (central processing unit, CPU) 4021, einen Grafikprozessor (graphics processing unit, GPU) 4022, eine Phasenregelschleife (phase locked loop, PLL) 4023, ein statisches RAM (SRAM) 4024, einen programmierbaren Festwertspeicher (programmable read-only memory, PROM) 4025, eine Speichersteuerung 4026, eine Stromversorgungsschaltung 4027 und eine Power Management Unit (PMU) 4028.
  • Der Eingabe-/Ausgabeabschnitt 4030 beinhaltet eine externe Speichersteuerschaltung 4031, einen Audio-Codec 4032, einen Video-Codec 4033, ein Eingabe-/Ausgabemodul 4034 für allgemeine Zwecke und ein Kommunikationsmodul 4035.
  • Der arithmetische Abschnitt 4010 kann ein Lernen im neuronalen Netz oder eine Inferenz im neuronalen Netz durchführen.
  • Die arithmetische Analogschaltung 4011 beinhaltet einen Analog/Digital- (A/D-) Wandler, einen Digital/Analog- (D/A-) Wandler und eine Produkt-Summen-Operations-Schaltung.
  • Die arithmetische Analogschaltung 4011 wird vorzugsweise unter Verwendung eines OS-Transistors ausgebildet. Die arithmetische Analogschaltung 4011, die unter Verwendung eines OS-Transistors ausgebildet wird, beinhaltet einen analogen Speicher und kann eine Produkt-Summen-Operation ausführen, die für Lernen und Inferenz mit geringem Stromverbrauch erforderlich ist.
  • Das DOSRAM 4012 ist ein DRAM, das einen OS-Transistor beinhaltet. Der Begriff „DOSRAM“ (eingetragenes Warenzeichen) ist eine Abkürzung von „dynamisches Oxidhalbleiter-RAM“, das ein RAM darstellt, das einen Transistor (1T) und einen Kondensator (1C) beinhaltet. Wie in dem NOSRAM wird ein OS-Speicher in dem DOSRAM dieser Ausführungsform verwendet.
  • Das DOSRAM 4012 ist ein Speicher, der vorübergehend die von der CPU 4021 gesendeten digitalen Daten speichert. Das DOSRAM 4012 beinhaltet eine Speicherzelle, die einen OS-Transistor beinhaltet, und einen Leseschaltungsabschnitt, der einen Si-Transistor beinhaltet. Da die Speicherzelle und der Leseschaltungsabschnitt in unterschiedlichen, übereinander angeordneten Schichten bereitgestellt werden können, kann die gesamte Schaltungsfläche des DOSRAM 4012 klein sein.
  • Bei der Berechnung im neuronalen Netz überschreitet die Anzahl von Eingabedaten in einigen Fällen 1000. In dem Fall, in dem die Eingabedaten in dem SRAM 4024 gespeichert werden, müssen die Eingabedaten einzeln gespeichert werden, da die Schaltungsfläche eingeschränkt ist und die Speicherkapazität des SRAM 4024 gering ist. Das DOSRAM 4012 weist eine höhere Speicherkapazität auf als das SRAM 4024, da Speicherzellen des DOSRAM selbst in einer eingeschränkten Schaltungsfläche hoch integriert werden können. Deshalb kann das DOSRAM 4012 die Eingabedaten effizient speichern.
  • Das NOSRAM 4013 verbraucht beim Schreiben von Daten weniger Strom als die anderen nichtflüchtigen Speicher, wie z. B. ein Flash-Speicher, ein resistives RAM (ReRAM) und ein magnetoresistives RAM (MRAM). Überdies weist das NOSRAM, im Unterschied zu einem Flash-Speicher und einem ReRAM, welche sich durch Datenschreiben verschlechtern, keine Einschränkung der Anzahl von Datenschreibvorgängen auf.
  • Des Weiteren kann das NOSRAM 4013 mehrstufige Daten mit zwei oder mehr Bits sowie 1-Bit-Binärdaten speichern. Das Speichen der mehrstufigen Daten in dem NOSRAM 4013 führt zu einer Verringerung der Speicherzellenfläche pro Bit.
  • Da das NOSRAM 4013 analoge Daten sowie digitale Daten speichern kann, kann die arithmetische Analogschaltung 4011 das NOSRAM 4013 als analogen Speicher verwenden. Das NOSRAM 4013 kann analoge Daten als solche speichern, und daher sind ein D/A-Wandlerschaltung und ein A/D-Wandlerschaltung unnötig. Somit kann die Fläche einer Peripherieschaltung für das NOSRAM 4013 verringert werden. In dieser Beschreibung beziehen sich analoge Daten auf Daten mit einer Auflösung von drei Bits (acht Stufen) oder mehr. Die vorstehend beschriebenen mehrstufigen Daten könnten in den analogen Daten enthalten sein.
  • Daten und Parameter, welche bei der Berechnung im neuronalen Netz verwendet werden, können einmal in dem NOSRAM 4013 gespeichert werden. Die Daten und Parameter können über die CPU 4021 in einem Speicher gespeichert werden, der außerhalb des KI-Systems 4041 bereitgestellt ist. Jedoch kann das NOSRAM 4013, das innerhalb des KI-Systems 4041 gespeichert ist, die Daten und Parameter schneller mit geringerem Stromverbrauch speichern. Außerdem ermöglicht das NOSRAM 4013 eine längere Bitleitung als das DOSRAM 4012 und kann somit eine erhöhte Speicherkapazität aufweisen.
  • Das FPGA 4014 ist ein FPGA, das einen OS-Transistor beinhaltet. Beim FPGA dieser Ausführungsform kann ein OS-Speicher für einen Konfigurationsspeicher und ein Register verwendet werden. Hier wird ein derartiges FPGA als „OS-FPGA“ bezeichnet. Mit dem FPGA 4014 kann das KI-System 4041 eine Verbindung eines später beschriebenen neuronalen Netzes, wie z. B. eines tiefen neuronalen Netzes (deep neural network, DNN), eines faltenden neuronalen Netzes (convolutional neural network, CNN), eines rekurrenten neuronalen Netzes (RNN), eines Autoencoders, einer tiefen Boltzmann-Maschine (deep Boltzmann machine, DBM), eines Deep Belief Network (DBN) oder dergleichen, mit einer Hardware herstellen. Die Verbindung des neuronalen Netzes mit einer Hardware ermöglicht eine Leistung mit höherer Geschwindigkeit.
  • Das FPGA 4014 ist ein OS-FPGA. Ein OS-FPGA kann eine kleinere Speicherfläche aufweisen als ein FPGA, das unter Verwendung eines SRAM ausgebildet wird. Das Hinzufügen einer Kontextwechselfunktion führt nur zu einer geringen Zunahme der Fläche. Darüber hinaus kann ein OS-FPGA unter Nutzung der Verstärkung (Boosting) Daten und Parameter mit hoher Geschwindigkeit übertragen.
  • In dem KI-System 4041 können die arithmetische Analogschaltung 4011, das DOSRAM 4012, das NOSRAM 4013 und das FPGA 4014 auf einem Die (Chip) bereitgestellt werden. Folglich kann das KI-System 4041 eine Berechnung im neuronalen Netz schnell mit geringem Stromverbrauch durchführen. Die arithmetische Analogschaltung 4011, das DOSRAM 4012, das NOSRAM 4013 und das FPGA 4014 können durch den gleichen Herstellungsprozess hergestellt werden. Dies ermöglicht, dass das KI-System 4041 mit geringen Kosten hergestellt wird.
  • Es sei angemerkt, dass der arithmetische Abschnitt 4010 nicht notwendigerweise alle der folgenden Elemente beinhalten muss: das DOSRAM 4012, das NOSRAM 4013 und das FPGA 4014. Ein oder mehrere Speicher wird/werden entsprechend einem Problem, das in dem KI-System 4041 gelöst werden soll, aus dem DOSRAM 4012, dem NOSRAM 4013 und dem FPGA 4014 ausgewählt.
  • Das KI-System 4041 kann ein Verfahren, wie z. B. ein tiefes neuronales Netz (DNN), ein faltendes neuronales Netz (CNN), ein rekurrentes neuronales Netz (RNN), ein Autoencoder, eine tiefe Boltzmann-Maschine (DBM) oder ein Deep Belief Network (DBN) entsprechend dem zu lösenden Problem durchführen. Das PROM 4025 kann ein Programm speichern, um mindestens eine der Verfahren durchzuführen. Ein Teil des Programms oder sämtliches Programm können in dem NOSRAM 4013 gespeichert werden.
  • Die meisten vorhandenen als Bibliotheken verwendeten Programme werden auf der Annahme gestaltet, dass diese Programme durch eine GPU verarbeitet werden. Deshalb beinhaltet das KI-System 4041 vorzugsweise die GPU 4022. Das KI-System 4041 kann unter allen Produkt-Summen-Operationen, die für Lernen und Inferenz verwendet werden, die geschwindigkeitsbestimmende Produkt-Summen-Operation in dem arithmetischen Abschnitt 4010 ausführen und die anderen Produkt-Summen-Operationen in der GPU 4022 ausführen. Auf diese Weise können Lernen und Inferenz mit hoher Geschwindigkeit durchgeführt werden.
  • Die Stromversorgungsschaltung 4027 erzeugt nicht nur ein niedriges Stromversorgungspotential für eine Logikschaltung, sondern auch ein Potential für eine analoge Operation. Die Stromversorgungsschaltung 4027 kann einen OS-Speicher beinhalten. In diesem Fall kann das Speichern eines Referenzpotentials im OS-Speicher den Stromverbrauch der Stromversorgungsschaltung 4027 verringern.
  • Die PMU 4028 ist dazu konfiguriert, die Stromversorgung zu dem KI-System 4041 vorübergehend zu unterbrechen.
  • Die CPU 4021 und die GPU 4022 beinhalten jeweils vorzugsweise einen OS-Speicher als Register. Indem die CPU 4021 und die GPU 4022 jeweils den OS-Speicher beinhalten, können sie Daten (einen logischen Wert) im OS-Speicher halten, selbst wenn die Stromversorgung unterbrochen wird. Als Ergebnis kann das KI-System 4041 Strom sparen.
  • Die PLL 4023 ist dazu konfiguriert, einen Takt zu erzeugen. Das KI-System 4041 führt eine Rechenoperation basierend auf dem Takt durch, der von der PLL 4023 erzeugt wird. Die PLL 4023 beinhaltet vorzugsweise einen OS-Speicher. Wenn ein OS-Speicher in der PLL 4023 enthalten ist, kann ein analoges Potential gehalten werden, mit dem die Taktschwingungsfrequenz gesteuert wird.
  • Das KI-System 4041 kann Daten in einem externen Speicher, wie z. B. einem DRAM, speichern. Aus diesem Grund beinhaltet das KI-System 4041 vorzugsweise die Speichersteuerung 4026, die als Schnittstelle zum externen DRAM dient. Des Weiteren wird die Speichersteuerung 4026 vorzugsweise in der Nähe der CPU 4021 oder der GPU 4022 bereitgestellt. Demzufolge kann eine schnelle Datenübertragung erzielt werden.
  • Einige oder sämtliche der in dem Steuerabschnitt 4020 dargestellten Schaltungen können auf dem gleichen Die wie der arithmetische Abschnitt 4010 ausgebildet werden. Daher kann das KI-System 4041 eine Berechnung im neuronalen Netz mit hoher Geschwindigkeit und geringem Stromverbrauch ausführen.
  • Daten, die für die Berechnung im neuronalen Netz verwendet werden, werden in vielen Fällen in einer externen Speichervorrichtung, wie z. B. einem Festplattenlaufwerk (hard disk drive, HDD) oder einem Solid-State-Drive (SSD), gespeichert. Deshalb beinhaltet das KI-System 4041 vorzugsweise die externe Speichersteuerschaltung 4031, die als Schnittstelle zur externen Speichervorrichtung dient.
  • Da Töne und Videos häufig als Themen von Lernen und Inferenz unter Verwendung des neuronalen Netzes behandelt werden, beinhaltet das KI-System 4041 den Audio-Codec 4032 und den Video-Codec 4033. Der Audio-Codec 4032 codiert und decodiert Audiodaten, und der Video-Codec 4033 codiert und decodiert Videodaten.
  • Das KI-System 4041 kann ein Lernen durchführen oder eine Inferenz unter Verwendung der Daten vornehmen, die von einem externen Sensor erhalten werden. Aus diesem Grund beinhaltet das KI-System 4041 das Eingabe-/Ausgabemodul 4034 für allgemeine Zwecke. Das Eingabe-/Ausgabemodul 4034 für allgemeine Zwecke beinhaltet beispielsweise einen Universal Serial Bus (USB), einen I-Quadrat-C- (I2C-) Bus oder dergleichen.
  • Das KI-System 4041 kann ein Lernen durchführen oder eine Inferenz unter Verwendung der Daten vornehmen, die über das Internet erhalten werden. Aus diesem Grund beinhaltet das KI-System 4041 vorzugsweise das Kommunikationsmodul 4035.
  • Die arithmetische Analogschaltung 4011 kann einen mehrstufigen Flash-Speicher als analogen Speicher beinhalten. Der Flash-Speicher weist jedoch eine Einschränkung der Anzahl von Neuschreibvorgängen auf. Außerdem ist es sehr schwierig, den mehrstufigen Flash-Speicher einzubetten. Mit anderen Worten: Es ist schwierig, die arithmetische Schaltung und den Speicher auf dem gleichen Die auszubilden.
  • Alternativ kann die arithmetische Analogschaltung 4011 ein ReRAM als analogen Speicher beinhalten. Das ReRAM weist jedoch eine Einschränkung der Anzahl von Neuschreibvorgängen auf und hat auch ein Problem mit der Speichergenauigkeit. Außerdem ist, da es sich beim ReRAM um ein Element mit zwei Anschlüssen handelt, das komplizierte Schaltungsdesign erforderlich, um das Datenschreiben und das Datenlesen zu trennen.
  • Als weitere Alternative kann die arithmetische Analogschaltung 4011 ein MRAM als analogen Speicher beinhalten. Das MRAM hat jedoch ein Problem mit der Speicherkapazität, da sein Magnetwiderstandsverhältnis niedrig ist.
  • Unter Berücksichtigung des Vorstehenden wird vorzugsweise ein OS-Speicher als analoger Speicher in der arithmetischen Analogschaltung 4011 verwendet.
  • Die bei dieser Ausführungsform beschriebene Struktur kann in einer geeigneten Kombination mit einer beliebigen der bei den anderen Ausführungsformen beschriebenen Strukturen verwendet werden.
  • (Ausführungsform 8)
  • <Anwendungsbeispiel für KI-System>
  • Bei dieser Ausführungsform werden Anwendungsbeispiele des KI-Systems, das bei der vorstehenden Ausführungsform beschrieben worden ist, anhand von 64A und 64B beschrieben.
  • 64A stellt ein KI-System 4041A dar, in dem die anhand von 63 beschriebenen KI-Systeme 4041 parallel zueinander angeordnet sind und ein Signal über eine Bus-Leitung zwischen den Systemen übertragen werden kann.
  • Das in 64A dargestellte KI-System 4041A beinhaltet KI-Systeme 4041_1 bis 4041 n (n ist eine natürliche Zahl). Die KI-Systeme 4041_1 bis 4041_n sind über eine Bus-Leitung 4098 miteinander verbunden.
  • 64B stellt ein KI-System 4041B dar, in dem wie in 64A die anhand von 63 beschriebenen KI-Systeme 4041 parallel zueinander angeordnet sind und ein Signal über ein Netzwerk zwischen den Systemen übertragen werden kann.
  • Das in 64B dargestellte KI-System 4041B beinhaltet die KI-Systeme 4041_1 bis 4041 n. Die KI-Systeme 4041_1 bis 4041 n sind über ein Netzwerk 4099 miteinander verbunden.
  • Ein Kommunikationsmodul wird in jedem der KI-Systeme 4041_1 bis 4041 n bereitgestellt; eine derartige Konfiguration ermöglicht eine drahtlose oder drahtgebundene Kommunikation über das Netzwerk 4099. Ein Kommunikationsmodul kann über eine Antenne kommunizieren. Eine Kommunikation kann durchgeführt werden, wenn beispielsweise ein elektronisches Gerät mit einem Computernetzwerk, wie z. B. dem Internet (einer Infrastruktur des World Wide Web, WWW), einem Intranet, einem Extranet, einem Personal Area Network (PAN), einem lokalen Netz (local area network, LAN), einem Campus Area Network (CAN), einem Metropolitan Area Network (MAN), einem Großraumnetzwerk (wide area network, WAN) oder einem weltweiten Netzwerk (global area network, GAN), verbunden wird. In dem Fall, in dem eine drahtlose Kommunikation durchgeführt wird, ist es möglich, als Kommunikationsprotokoll oder Kommunikationstechnologie einen Kommunikationsstandard, wie z. B. Long-Term Evolution (LTE), Global System for Mobile Communication (GSM: eingetragenes Warenzeichen), Enhanced Data Rates for GSM Evolution (EDGE), Code Division Multiple Access 2000 (CDMA2000) oder W-CDMA (eingetragenes Warenzeichen), oder einen Kommunikationsstandard, der von IEEE entwickelt wird, wie z. B. Wi-Fi (eingetragenes Warenzeichen), Bluetooth (eingetragenes Warenzeichen) oder ZigBee (eingetragenes Warenzeichen), zu verwenden.
  • Bei der in 64A oder 64B dargestellten Konfiguration können analoge Signale, die mit externen Sensoren oder dergleichen erhalten werden, durch unterschiedliche KI-Systeme verarbeitet werden. Beispielsweise können analoge Signale, die biologische Informationen, wie z. B. Gehirnwellen, Puls, Blutdruck und Körpertemperatur, enthält, welche mit einer Vielfalt von Sensoren, wie z. B. einem Gehirnwellensensor, einem Pulswellensensor, einem Blutdrucksensor und einem Temperatursensor, erhalten werden, durch unterschiedliche KI-Systeme verarbeitet werden. Da jedes der KI-Systeme eine Signalverarbeitung oder ein Lernen durchführt, kann die Menge an Informationen, die durch jedes KI-System verarbeitet werden, verringert werden. Demzufolge wird für die Signalverarbeitung oder das Lernen eine kleinere Menge an arithmetischer Verarbeitung benötigt. Als Ergebnis kann die Erkennungsgenauigkeit erhöht werden. Unter Verwendung der mit jedem KI-System erhaltenen Daten sollten biologische Informationen, die sich unregelmäßig verändern, in der Lage sein, sofort kollektiv erfasst zu werden.
  • Die bei dieser Ausführungsform beschriebene Struktur kann in einer geeigneten Kombination mit einer beliebigen der bei den anderen Ausführungsformen beschriebenen Strukturen verwendet werden.
  • (Ausführungsform 9)
  • Bei dieser Ausführungsform wird ein Beispiel für einen IC beschrieben, der das bei der vorstehenden Ausführungsform beschriebene KI-System umfasst.
  • Im bei der vorstehenden Ausführungsform beschriebenen KI-System können eine digitale Verarbeitungsschaltung (z. B. eine CPU), die einen Si-Transistor beinhaltet, sowie ein OS-FPGA, ein OS-Speicher (z. B. ein DOSRAM oder ein NOSRAM) und eine arithmetische Analogschaltung, welche OS-Transistoren beinhalten, in einen Die integriert werden.
  • 65 stellt das Beispiel für den IC dar, der das KI-System umfasst. Ein in 65 dargestellter KI-System-IC 7000 beinhaltet einen Anschluss 7001 und einen Schaltungsabschnitt 7003. Der KI-System-IC 7000 wird beispielsweise auf einer gedruckten Leiterplatte 7002 montiert. Eine Vielzahl derartiger IC-Chips werden kombiniert und auf der gedruckten Leiterplatte 7002 elektrisch miteinander verbunden; somit wird eine Leiterplatte, auf der elektronische Komponenten montiert sind (eine Leiterplatte 7004), ausgebildet. In dem Schaltungsabschnitt 7003 sind die Schaltungen, die bei der vorstehenden Ausführungsform beschrieben worden sind, auf einem Die bereitgestellt. Der Schaltungsabschnitt 7003 weist eine mehrschichtige Struktur auf, die grob in eine Si-Transistorschicht 7031, eine Leitungsschicht 7032 und eine OS-Transistorschicht 7033 eingeteilt sind. Da die OS-Transistorschicht 7033 über der Si-Transistorschicht 7031 angeordnet werden kann, kann die Größe des KI-System-IC 7000 leicht verringert werden.
  • Obwohl ein Quad Flat Package (QFP) als Paket des KI-System-IC 7000 in 65 verwendet wird, ist das Paket nicht darauf beschränkt.
  • Die digitale Verarbeitungsschaltung (z. B. eine CPU) sowie das OS-FPGA, der OS-Speicher (z. B. ein DOSRAM oder ein NOSRAM) und die arithmetische Analogschaltung, welche OS-Transistoren beinhalten, können alle in der Si-Transistorschicht 7031, der Leitungsschicht 7032 und der OS-Transistorschicht 7033 ausgebildet werden. Mit anderen Worten: Elemente, die im KI-System enthalten sind, können durch den gleichen Herstellungsprozess ausgebildet werden. Folglich muss die Anzahl von Schritten im Herstellungsprozess des IC, der bei dieser Ausführungsform beschrieben wird, nicht erhöht werden, selbst wenn die Anzahl von Elementen zunimmt; demzufolge kann das KI-System mit geringen Kosten in den IC integriert werden.
  • Die bei dieser Ausführungsform beschriebene Struktur kann in einer geeigneten Kombination mit einer beliebigen der bei den anderen Ausführungsformen beschriebenen Strukturen verwendet werden.
  • (Ausführungsform 10)
  • <Elektronisches Gerät>
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung kann für verschiedene elektronische Geräte verwendet werden. 66A bis 66F stellen jeweils ein konkretes Beispiel für ein elektronisches Gerät dar, das die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet.
  • 66A stellt einen Monitor 830 dar. Der Monitor 830 beinhaltet einen Anzeigeabschnitt 831, ein Gehäuse 832, einen Lautsprecher 833 und dergleichen. Der Monitor 830 kann auch eine LED-Lampe, Bedientasten (einschließlich eines Netzschalters oder eines Bedienschalters), einen Verbindungsanschluss, verschiedene Sensoren, ein Mikrofon und dergleichen beinhalten. Der Monitor 830 kann mit einer Fernbedienung 834 gesteuert werden.
  • Der Monitor 830 kann als Fernsehgerät dienen, indem er Radiowellen empfängt.
  • Der Monitor 830 kann Radiowellen, wie z. B. eine Bodenwelle oder eine Satellitenwelle, Radiowellen für eine analoge Übertragung oder eine digitale Übertragung, Radiowellen für eine Übertragung von Bild und Ton oder Radiowellen für eine Übertragung von Ton allein oder dergleichen empfangen. Beispielsweise kann der Monitor 830 Radiowellen empfangen, die in einem bestimmten Frequenzband in einem UHF-Band (höher als oder gleich 300 MHz und niedriger als oder gleich 3 GHz) oder einem VHF-Band (höher als oder gleich 30 MHz und niedriger als oder gleich 300 MHz) übertragen werden. Unter Verwendung einer Vielzahl von Datenelementen, die in einer Vielzahl von Frequenzbändern empfangen werden, kann die Übertragungsrate erhöht werden und daher können mehr Informationen erhalten werden. Demzufolge kann der Anzeigeabschnitt 831 ein Bild mit einer höheren Auflösung als die Full-High-Definition, wie z. B. 4K2K, 8K4K, 16K8K oder mehr, anzeigen.
  • Ein Bild, das auf dem Anzeigeabschnitt 831 angezeigt werden soll, kann unter Verwendung von Übertragungsdaten erzeugt werden, die mit einer Technologie zum Übertragen von Daten über ein Computernetzwerk, wie z. B. das Internet, ein lokales Netz (LAN) oder Wi-Fi (eingetragenes Warenzeichen), übertragen werden. In diesem Falle beinhaltet der Monitor 830 nicht notwendigerweise einen Tuner.
  • Der Monitor 830 kann als Computermonitor verwendet werden, wenn er mit einem Computer verbunden wird. Mehrere Menschen können gleichzeitig den Monitor 830 ansehen, der mit einem Computer verbunden ist; daher wird der Monitor 830 vorteilhaft für ein Konferenzsystem verwendet. Der Monitor 830 kann auch für ein Videokonferenzsystem verwendet werden, indem er Daten in einem Computer über ein Netzwerk anzeigt oder mit einem Netzwerk verbunden wird.
  • Alternativ kann der Monitor 830 als digitale Beschilderung verwendet werden.
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung kann beispielsweise für eine Treiberschaltung oder einen Bildverarbeitungsabschnitt des Anzeigeabschnitts verwendet werden, wobei in diesem Fall ein Hochgeschwindigkeitsbetrieb oder eine Hochgeschwindigkeitssignalverarbeitung mit geringem Stromverbrauch erzielt werden kann.
  • Wenn ein KI-System, das die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt des Monitors 830 verwendet wird, kann eine Bildverarbeitung, wie z. B. eine Rauschunterdrückung, eine Graustufenumwandlung, eine Farbtonkorrektur oder eine Leuchtdichtekorrektur, durchgeführt werden. Außerdem kann eine Pixelinterpolation aufgrund der Aufwärtswandlung der Auflösung, eine Bildinterpolation aufgrund der Aufwärtswandlung der Bildfrequenz oder dergleichen durchgeführt werden. Bei der Graustufenwandlung kann die Anzahl von Graustufen eines Bildes geändert werden, und eine Interpolation des Grauwertes in dem Fall, in dem die Anzahl von Graustufen erhöht wird, durchgeführt werden. Die Graustufenwandlung umfasst zusätzlich auch eine High Dynamic Range-(HDR-) Verarbeitung zum Erhöhen eines Dynamikbereichs.
  • Eine Videokamera 2940, die in 66B dargestellt ist, beinhaltet ein Gehäuse 2941, ein Gehäuse 2942, einen Anzeigeabschnitt 2943, Bedienschalter 2944, eine Linse 2945, ein Gelenk 2946 und dergleichen. Die Bedienschalter 2944 und die Linse 2945 sind auf dem Gehäuse 2941 bereitgestellt, und der Anzeigeabschnitt 2943 ist auf dem Gehäuse 2942 bereitgestellt. Die Videokamera 2940 beinhaltet auch eine Antenne, eine Batterie und dergleichen innerhalb des Gehäuses 2941. Das Gehäuse 2941 und das Gehäuse 2942 sind über das Gelenk 2946 miteinander verbunden, und der Winkel zwischen den Gehäusen 2941 und 2942 kann mit dem Gelenk 2946 geändert werden. Je nach dem Winkel zwischen den Gehäusen 2941 und 2942 kann die Ausrichtung eines Bildes geändert werden, das auf dem Anzeigeabschnitt 2943 angezeigt wird, oder ein Bild kann angezeigt oder nicht angezeigt werden.
  • Die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung kann beispielsweise für eine Treiberschaltung oder einen Bildverarbeitungsabschnitt des Anzeigeabschnitts verwendet werden, wobei in diesem Fall ein Hochgeschwindigkeitsbetrieb oder eine Hochgeschwindigkeitssignalverarbeitung mit geringem Stromverbrauch erzielt werden kann.
  • Wenn ein KI-System, das die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt der Videokamera 2940 verwendet wird, kann eine Abbildung durchgeführt werden, die zur Umgebung der Videokamera 2940 passt. Insbesondere kann eine Abbildung mit einer optimalen Belichtung für die Umgebungshelligkeit durchgeführt werden. In dem Fall, in dem eine Abbildung mit einer Hintergrundbeleuchtung oder eine Abbildung unter gemischten Helligkeitsbedingungen (z. B. drinnen und draußen) durchgeführt wird, kann eine High Dynamic Range- (HDR-) Abbildung durchgeführt werden.
  • Des Weiteren kann das KI-System Benutzergewohnheiten lernen und dem Benutzer bei der Abbildung helfen. Insbesondere kann das KI-System eine Benutzergewohnheit beim Wackeln der Kamera lernen und das Kamerawackeln während der Abbildung entfernen, so dass eine durch Kamerawackeln hervorgerufene Unschärfe des aufgenommenen Bildes möglichst verringert werden kann. Im Falle der Verwendung einer Zoomfunktion während der Abbildung kann die Ausrichtung einer Linse oder dergleichen derart gesteuert werden, dass ein Objekt immer in der Mitte eines Bildes positioniert ist.
  • Ein Informationsendgerät 2910, das in 66C dargestellt ist, beinhaltet ein Gehäuse 2911, einen Anzeigeabschnitt 2912, ein Mikrofon 2917, einen Lautsprecherabschnitt 2914, eine Kamera 2913, einen externen Verbindungsabschnitt 2916, Bedienschalter 2915 und dergleichen. Ein Touchscreen und ein Anzeigefeld, welche unter Verwendung von flexiblen Substraten ausgebildet werden, sind in dem Anzeigeabschnitt 2912 bereitgestellt. Das Informationsendgerät 2910 beinhaltet auch eine Antenne, eine Batterie und dergleichen innerhalb des Gehäuses 2911. Das Informationsendgerät 2910 kann beispielsweise als Smartphone, Mobiltelefon, Tablet-Informationsendgerät, Tablet-PC oder E-Book-Lesegerät verwendet werden.
  • Beispielsweise kann eine Speichervorrichtung, die die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, Steuerdaten, ein Steuerprogramm oder dergleichen des Informationsendgeräts 2910 für eine lange Zeit halten.
  • Wenn ein KI-System, das die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt des Informationsendgeräts 2910 verwendet wird, kann eine Bildverarbeitung, wie z. B. eine Rauschunterdrückung, eine Graustufenumwandlung, eine Tonkorrektur oder eine Leuchtdichtekorrektur, durchgeführt werden. Außerdem kann eine Pixelinterpolation aufgrund der Aufwärtswandlung der Auflösung, eine Bildinterpolation aufgrund der Aufwärtswandlung der Bildfrequenz oder dergleichen durchgeführt werden. Bei der Graustufenwandlung kann die Anzahl von Graustufen eines Bildes geändert werden, und eine Interpolation des Grauwertes in dem Fall, in dem die Anzahl von Graustufen erhöht wird, durchgeführt werden. Die Graustufenwandlung umfasst zusätzlich auch eine High Dynamic Range- (HDR-) Verarbeitung zum Erhöhen eines Dynamikbereichs.
  • Des Weiteren kann das KI-System Benutzergewohnheiten lernen und dem Benutzer bei der Bedienung des Informationsendgeräts 2910 helfen. Das Informationsendgerät 2910, das das KI-System umfasst, kann aus der Bewegung der Finger, der Augen oder dergleichen des Benutzers eine Berührungseingabe vorhersehen.
  • Ein Notebook-PC 2920, der in 66D dargestellt ist, beinhaltet ein Gehäuse 2921, einen Anzeigeabschnitt 2922, eine Tastatur 2923, eine Zeigevorrichtung 2924 und dergleichen. Der Notebook-PC 2920 beinhaltet auch eine Antenne, eine Batterie und dergleichen innerhalb des Gehäuses 2921.
  • Beispielsweise kann eine Speichervorrichtung, die die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, Steuerdaten, ein Steuerprogramm oder dergleichen des Notebook-PC 2920 für eine lange Zeit halten.
  • Wenn ein KI-System, das die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für den Bildverarbeitungsabschnitt des Notebook-PC 2920 verwendet wird, kann eine Bildverarbeitung, wie z. B. eine Rauschunterdrückung, eine Graustufenumwandlung, eine Tonkorrektur oder eine Leuchtdichtekorrektur, durchgeführt werden. Außerdem kann eine Pixelinterpolation aufgrund der Aufwärtswandlung der Auflösung, eine Bildinterpolation aufgrund der Aufwärtswandlung der Bildfrequenz oder dergleichen durchgeführt werden. Bei der Graustufenwandlung kann die Anzahl von Graustufen eines Bildes geändert werden, und eine Interpolation des Grauwertes in dem Fall, in dem die Anzahl von Graustufen erhöht wird, durchgeführt werden. Die Graustufenwandlung umfasst zusätzlich auch eine High Dynamic Range-(HDR-) Verarbeitung zum Erhöhen eines Dynamikbereichs.
  • Des Weiteren kann das KI-System Benutzergewohnheiten lernen und dem Benutzer bei der Bedienung des Notebook-PC 2920 helfen. Der Notebook-PC 2920, der das KI-System umfasst, kann aus der Bewegung eines Fingers, der Augen oder dergleichen des Benutzers eine Berührungseingabe in den Anzeigeabschnitt 2922 vorhersehen. Beim Textschreiben sieht das KI-System aus dem früher eingegebenen Text, oder einem Text oder einem Diagramm (z. B. einem Foto) um den einzugebenden Text, eine Eingabe vorher, um bei der Umwandlung zu helfen. Demzufolge können Eingabefehler und Umwandlungsfehler möglichst verringert werden.
  • 66E ist eine Außenansicht, die ein Beispiel für ein Auto darstellt. 66F stellt eine Navigationsvorrichtung 860 dar. Ein Auto 2980 beinhaltet eine Karosserie 2981, Räder 2982, ein Armaturenbrett 2983, Scheinwerfer 2984 und dergleichen. Das Auto 2980 beinhaltet auch eine Antenne, eine Batterie und dergleichen. Die Navigationsvorrichtung 860 beinhaltet einen Anzeigeabschnitt 861, Bedienknöpfen 862 und einen externen Eingangsanschluss 863. Das Auto 2980 und die Navigationsvorrichtung 860 können unabhängig voneinander sein; jedoch ist vorzugsweise die Navigationsvorrichtung 860 in dem Auto 2980 integriert und mit diesem verbunden.
  • Beispielsweise kann eine Speichervorrichtung, die die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, Steuerdaten, ein Steuerprogramm oder dergleichen des Autos 2980 oder der Navigationsvorrichtung 860 für eine lange Zeit halten. Wenn ein KI-System, das die Halbleitervorrichtung einer Ausführungsform der vorliegenden Erfindung beinhaltet, für eine Steuervorrichtung oder dergleichen des Autos 2980 verwendet wird, kann das KI-System die Fahrkunst und Gewohnheiten des Fahrers lernen und dem Fahrer helfen, damit er sicher fahren oder die Energie, wie z. B. Benzin oder eine Batterie, beim Fahren effizient benutzen kann. Um dem Fahrer beim sicheren Fahren zu helfen, lernt das KI-System nicht nur die Fahrkunst und Gewohnheiten des Fahrers, sondern auch das Verhalten des Autos 2980, wie z. B. die Geschwindigkeit und Bewegung, Straßeninformationen, die in der Navigationsvorrichtung 860 gespeichert sind, und dergleichen in komplexer Art; daher können ein Verlassen der Fahrspur und eine Kollision mit anderen Autos, Fußgängern, Objekten und dergleichen verhindert werden. Wenn es insbesondere eine scharfe Kurve vorne gibt, überträgt die Navigationsvorrichtung 860 die Straßeninformationen auf das Auto 2980, so dass die Geschwindigkeit des Autos 2980 gesteuert werden kann und bei der Lenkung assistiert werden kann.
  • Diese Ausführungsform kann in einer geeigneten Kombination mit einer der bei den anderen Ausführungsformen und dergleichen beschriebenen Strukturen implementiert werden.
  • (Ausführungsform 11)
  • Bei dieser Ausführungsform werden Anwendungsbeispiele der Speichervorrichtung unter Verwendung der bei der vorstehenden Ausführungsform beschriebenen Halbleitervorrichtung beschrieben. Die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann beispielsweise auf Speichervorrichtungen von verschiedenen elektronischen Vorrichtungen (z. B. Informationsendgeräte, Computer, Smartphones, E-Buch-Lesegeräte, Digitalkameras (darunter auch Videokameras), Videoaufzeichnungs-/Videowiedergabevorrichtungen und Navigationssysteme) angewendet werden. Hier beziehen sich die Computer nicht nur auf Tablet-Computer, Laptops und Schreibtischcomputer, sondern auch auf große Computer wie z. B. Server-Systeme. Alternativ wird die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung auf entfernbare Speichervorrichtungen, wie z. B. Speicherkarten (z. B. SD-Karten), USB-Speicher und Solid-State-Drive (SSD) angewendet. 67A bis 67E stellen schematisch einige Strukturbeispiele für entfernbare Speichervorrichtungen dar. Ein gehäuster Speicherchip, der die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung beinhaltet, wird beispielsweise in verschiedenen Speichervorrichtungen und entfernbaren Speichern verwendet.
  • 67A ist eine schematische Darstellung eines USB-Speichers. Ein USB-Speicher 8100 beinhaltet ein Gehäuse 8101, eine Kappe 8102, einen USB-Anschluss 8103 und ein Substrat 8104. Das Substrat 8104 ist in dem Gehäuse 8101 untergebracht. Das Substrat 8104 wird mit einem Speicherchip 8105 und einem Steuerchip 8106 versehen. Die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann in dem Speicherchip 8105 oder dergleichen auf dem Substrat 8104 eingebaut werden.
  • 67B ist eine schematische externe Darstellung einer SD-Karte und 67C ist eine schematische Darstellung, die die interne Struktur der SD-Karte darstellt. Eine SD-Karte 8110 beinhaltet ein Gehäuse 8111, ein Verbindungselement 8112 und ein Substrat 8113. Das Substrat 8113 ist in dem Gehäuse 8111 untergebracht. Das Substrat 8113 wird beispielsweise mit einem Speicherchip 8114 und einem Steuerchip 8115 versehen. Wenn der Speicherchip 8114 auch an einer Rückseite des Substrats 8113 bereitgestellt wird, kann die Kapazität der SD-Karte 8110 erhöht werden. Außerdem kann ein kontaktloser Chip mit einer Funkkommunikationsfunktion auf dem Substrat 8113 bereitgestellt werden. Mit einem solchen kontaktlosen Chip kann der Speicherchip 8114 kann Daten per Funkkommunikation zwischen einer Hostvorrichtung und der SD-Karte 8110 lesen und schreiben. Die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann in dem Speicherchip 8114 oder dergleichen auf dem Substrat 8113 eingebaut werden.
  • 67D ist eine schematische externe Darstellung eines SSD und 67E ist eine schematische Darstellung, die die interne Struktur des SSD darstellt. Ein SSD 8150 beinhaltet ein Gehäuse 8151, ein Verbindungselement 8152 und ein Substrat 8153. Das Substrat 8153 ist in dem Gehäuse 8151 untergebracht. Das Substrat 8153 wird beispielsweise mit einem Speicherchip 8154, einem Speicherchip 8155 und einem Steuerchip 8156 versehen. Der Speicherchip 8155 ist ein Arbeitsspeicher des Steuerchips 8156 und beispielsweise kann ein DRAM-Chip verwendet werden. Wenn der Speicherchip 8154 auch an einer Rückseite des Substrats 8153 bereitgestellt wird, kann die Kapazität des SSD 8150 erhöht werden. Die bei der vorstehenden Ausführungsform beschriebene Halbleitervorrichtung kann in dem Speicherchip 8154 oder dergleichen auf dem Substrat 8153 eingebaut werden.
  • Diese Ausführungsform kann in einer geeigneten Kombination mit einer der bei den anderen Ausführungsformen und dergleichen beschriebenen Strukturen implementiert werden.
  • Bezugszeichenliste
  • 100: Kondensator, 100a: Kondensator, 100b: Kondensator, 100c: Kondensator, 130: Leiter, 130a: Leiter, 130b: Leiter, 130c: Kondensator, 200: Transistor, 200a: Transistor, 200b: Transistor, 200c: Transistor, 201: Isolator, 203_1: Leiter, 203 2: Leiter, 204_1: Leiter, 204 2: Leiter, 205: Leiter, 205 1: Leiter, 205_1a: Leiter, 205_1b: Leiter, 205 2: Leiter, 205_2a: Leiter, 205_2b: Leiter, 206_1: Leiter, 206 2: Leiter, 210: Isolator, 212: Isolator, 214: Isolator, 216: Isolator, 218: Leiter, 220: Isolator, 222: Isolator, 224: Isolator, 230: Oxid, 230_1c: Oxid, 230 2c: Oxid, 230a: Oxid, 230A: Oxidfilm, 230b: Oxid, 230B: Oxidfilm, 230c: Oxid, 230C: Oxidfilm, 231: Bereich, 231a: Bereich, 231b: Bereich, 232: Verbindungsbereich, 232a: Verbindungsbereich, 232b: Verbindungsbereich, 234: Bereich, 240: Leiter, 250: Isolierfilm, 250a: Isolator, 250b: Isolator, 252: Isolierfilm, 252a: Isolator, 252b: Isolator, 253: Leiter, 256: Leiter, 260: leitfähiger Film, 260_1: Leiter, 260_1a: Leiter, 260_1b: Leiter, 260_2: Leiter, 260_2a: Leiter, 260_2b: Leiter, 260A: leitfähiger Film, 260B: leitfähiger Film, 270: Isolierfilm, 270a: Isolator, 270b: Isolator, 271: Isolierfilm, 271a: Isolator, 271b: Isolator, 272: Isolierfilm, 272a: Isolator, 272b: Isolator, 274: Isolierfilm, 274a: Isolator, 274b: Isolator, 275: Isolierfilm, 275a: Isolator, 275b: Isolator, 276a: Isolator, 276b: Isolator, 277: Oxid, 280: Isolator, 286: Leiter, 300: Transistor, 300a: Transistor, 300b: Transistor, 300c: Transistor, 311: Substrat, 313: Halbleiterbereich, 314a: niederohmiger Bereich, 314b: niederohmiger Bereich, 314c: niederohmiger Bereich, 315: Isolator, 316: Leiter, 320: Isolator, 322: Isolator, 324: Isolator, 326: Isolator, 328: Leiter, 330: Leiter, 350: Isolator, 352: Isolator, 354: Isolator, 356: Leiter, 360: Isolator, 362: Isolator, 366: Leiter, 372: Isolator, 374: Isolator, 376: Leiter, 380: Isolator, 382: Isolator, 384: Isolator, 400: Transistor, 403: Leiter, 405: Leiter, 405a: Leiter, 405b: Leiter, 424: Isolator, 424a: Isolator, 424b: Isolator, 430c: Oxid, 430d: Oxid, 431a: Oxid, 431b: Oxid, 431c: Oxid, 432a: Oxid, 432b: Oxid, 432c: Oxid, 450: Isolator, 452: Isolator, 460: Leiter, 460a: Leiter, 460b: Leiter, 470: Isolator, 471: Isolator, 472: Isolator, 474: Isolator, 475: Isolator, 530: Oxid, 530_d1: Oxid, 530_d2: Oxid, 530a: Oxid, 530A: Oxidfilm, 530b: Oxid, 530B: Oxidfilm, 530c: Oxid, 530C: Oxidfilm, 530d: Oxid, 530D: Oxidfilm, 600: Zelle, 600a: Zelle, 600b: Zelle, 600c: Zelle, 601: Zelle, 830: Monitor, 831: Anzeigeabschnitt, 832: Gehäuse, 833: Lautsprecher, 834: Fernbedienung, 860: Navigationsvorrichtung, 861: Anzeigeabschnitt, 862: Bedienungsknopf, 863: externer Eingangsanschluss, 1001: Leitung, 1002: Leitung, 1003: Leitung, 1004: Leitung, 1004a: Leitung, 1004b: Leitung, 1005: Leitung, 1005a: Leitung, 1005b: Leitung, 1006: Leitung, 1006a: Leitung, 1006b: Leitung, 1007: Leitung, 1008: Leitung, 1009: Leitung, 1010: Leitung, 1400: DOSRAM, 1405: Steuerung, 1410: Zeilenschaltung, 1411: Decoder, 1412: Wortleitungstreiberschaltung, 1413: Spaltenwähler, 1414: Leseverstärker-Treiberschaltung, 1415: Spaltenschaltung, 1416: globale Leseverstärker-Treiberschaltung, 1417: Eingabe-/Ausgabeschaltung, 1420: MC-SA-Array, 1422: Speicherzellenarray, 1423: Leseverstärkerarray, 1425: lokales Speicherzellenarray, 1426: lokales Leseverstärkerarray, 1444: Schaltarray, 1445: Speicherzelle, 1445a: Speicherzelle, 1445b: Speicherzelle, 1446: Leseverstärker, 1447: global Leseverstärker, 1600: NOSRAM, 1610: Speicherzellenarray, 1611: Speicherzelle, 1611_1: Speicherzelle, 1611_2: Speicherzelle, 1611_3: Speicherzelle, 1611a: Speicherzelle, 1611b: Speicherzelle, 1611c: Speicherzelle, 1611d: Speicherzelle, 1611e: Speicherzelle, 1611f: Speicherzelle, 1612: Speicherzelle, 1612_1: Speicherzelle, 1612_2: Speicherzelle, 1612_3: Speicherzelle, 1612a: Speicherzelle, 1612b: Speicherzelle, 1612c: Speicherzelle, 1612d: Speicherzelle, 1612e: Speicherzelle, 1612f: Speicherzelle, 1640: Steuerung, 1650: Zeilentreiber, 1651: Zeilendecoder, 1652: Wortleitungstreiber, 1660: Spaltentreiber, 1661: Spaltendecoder, 1662: Treiber, 1670: Schaltung, 2000: CDMA, 2910: Informationsendgerät, 2911: Gehäuse, 2912: Anzeigeabschnitt, 2913: Kamera, 2914: Lautsprecherabschnitt, 2915: Bedienschalter, 2916: externer Verbindungsabschnitt, 2917: Mikrofon, 2920: Notebook-PC, 2921: Gehäuse, 2922: Anzeigeabschnitt, 2923: Tastatur, 2924: Zeigevorrichtung, 2940: Videokamera, 2941: Gehäuse, 2942: Gehäuse, 2943: Anzeigeabschnitt, 2944: Bedienschalter, 2945: Linse, 2946: Verbindungsabschnitt, 2980: Auto, 2981: Karosserie, 2982: Rad, 2983: Armaturenbrett, 2984: Scheinwerfer, 3001: Leitung, 3002: Leitung, 3003: Leitung, 3004a: Leitung, 3004b: Leitung, 3005a: Leitung, 3005b: Leitung, 3006a: Leitung, 3006b: Leitung, 3007: Leitung, 3564: Leiter, 4010: arithmetischer Abschnitt, 4011: arithmetische Analogschaltung, 4012: DOSRAM, 4013: NOSRAM, 4014: FPGA, 4020: Steuerabschnitt, 4021: CPU, 4022: GPU, 4023: PLL, 4025: PROM, 4026: Speichersteuerung, 4027: Stromversorgungsschaltung, 4028: PMU, 4030: Eingabe-/Ausgabeabschnitt, 4031: externe Speichersteuerschaltung, 4032: Audio-Codec, 4033: Video-Codec, 4034: Eingabe-/Ausgabemodul für allgemeine Zwecke, 4035: Kommunikationsmodul, 4041: KI-System, 4041_n: KI-System, 4041_1: KI-System, 4041A: KI-System, 4041B: KI-System, 4098: Bus-Leitung, 4099: Netzwerk, 8100: USB-Speicher, 8101: Gehäuse, 8102: Kappe, 8103: USB-Anschluss, 8104: Substrat, 8105: Speicherchip, 8106: Steuerchip, 8110: SD-Karte, 8111: Gehäuse, 8112: Verbindungselement, 8113: Substrat, 8114: Speicherchip, 8115: Steuerchip, 8150: SSD, 8151: Gehäuse, 8152: Verbindungselement, 8153: Substrat, 8154: Speicherchip, 8155: Speicherchip, 8156: Steuerchip.
  • Diese Anmeldung basiert auf der japanischen Patentanmeldung mit der Seriennr. 2017-090374 , eingereicht beim japanischen Patentamt am 28. April 2017, und der japanischen Patentanmeldung mit der Seriennr. 2017-090842 , eingereicht beim japanischen Patentamt am 28. April 2017, deren gesamter Inhalt hiermit zum Gegenstand der vorliegenden Offenlegung gemacht ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2007123861 [0006]
    • JP 200796055 [0006]
    • JP 2011119674 [0006]
    • JP 2017090374 [0775]
    • JP 2017090842 [0775]

Claims (19)

  1. Halbleitervorrichtung, die umfasst: einen ersten Transistor; einen zweiten Transistor; einen ersten Kondensator; einen zweiten Kondensator; und eine Leitung, wobei der erste Transistor umfasst: ein Oxid über einem ersten Isolator; einen zweiten Isolator über dem Oxid; einen ersten Leiter über dem zweiten Isolator; einen dritten Isolator über dem ersten Leiter; einen vierten Isolator in Kontakt mit dem zweiten Isolator, dem ersten Leiter und dem dritten Isolator; und einen fünften Isolator in Kontakt mit dem vierten Isolator, wobei der zweite Transistor umfasst: das Oxid über dem ersten Isolator; einen sechsten Isolator über dem Oxid; einen zweiten Leiter über dem sechsten Isolator; einen siebten Isolator über dem zweiten Leiter; einen achten Isolator in Kontakt mit dem sechsten Isolator, dem zweiten Leiter und dem siebten Isolator; und einen neunten Isolator in Kontakt mit dem achten Isolator, wobei der erste Kondensator umfasst: das Oxid; einen zehnten Isolator in Kontakt mit einer Seitenfläche des Oxids in einer Kanallängsrichtung und einem Teil einer Oberseite des Oxids; und einen dritten Leiter in Kontakt mit dem zehnten Isolator; und wobei der zweite Kondensator umfasst: das Oxid; einen elften Isolator in Kontakt mit der anderen Seitenfläche des Oxids in der Kanallängsrichtung und einem Teil der Oberseite des Oxids; und einen vierten Leiter über und in Kontakt mit dem elften Isolator, wobei das Oxid umfasst: einen Kanalbildungsbereich des ersten Transistors, der sich mit dem zweiten Isolator überlappt; einen Kanalbildungsbereich des zweiten Transistors, der sich mit dem sechsten Isolator überlappt; und einen Bereich zwischen dem Kanalbildungsbereich des ersten Transistors und dem Kanalbildungsbereich des zweiten Transistors, und wobei die Leitung in Kontakt mit dem fünften Isolator und dem neunten Isolator ist und elektrisch mit dem Bereich verbunden ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Oxid In, ein Element M und Zn umfasst, und wobei das Element M Al, Ga, Y oder Sn ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei das Oxid ferner einen ersten Bereich, der sich mit dem vierten Isolator überlappt, und einen zweiten Bereich umfasst, der sich mit dem achten Isolator überlappt, wobei sich der erste Bereich zwischen dem Kanalbildungsbereich des ersten Transistors und dem Bereich befindet, wobei sich der zweite Bereich zwischen dem Kanalbildungsbereich des zweiten Transistors und dem Bereich befindet, wobei der Bereich eine höhere Ladungsträgerdichte aufweist als der erste Bereich und der zweite Bereich, und wobei der erste Bereich und der zweite Bereich eine höhere Ladungsträgerdichte aufweisen als der Kanalbildungsbereich des ersten Transistors und der Kanalbildungsbereich des zweiten Transistors.
  4. Halbleitervorrichtung, die umfasst: einen ersten Transistor; einen zweiten Transistor; einen ersten Kondensator; einen zweiten Kondensator; und eine Leitung, wobei der erste Transistor umfasst: einen ersten Leiter; einen ersten Isolator über dem ersten Leiter; ein erstes Oxid über dem ersten Isolator; ein zweites Oxid über dem ersten Oxid; einen zweiten Isolator über dem zweiten Oxid; einen zweiten Leiter über dem zweiten Isolator; einen dritten Isolator über dem zweiten Leiter; einen vierten Isolator in Kontakt mit dem zweiten Isolator, dem zweiten Leiter und dem dritten Isolator; und einen fünften Isolator in Kontakt mit dem vierten Isolator, wobei eine erste Öffnung, die sich mit einem Teil des ersten Leiters überlappt, in dem ersten Oxid und dem ersten Isolator bereitgestellt ist, wobei das zweite Oxid elektrisch mit dem ersten Leiter über die erste Öffnung verbunden ist, wobei der zweite Transistor umfasst: einen dritten Leiter; den ersten Isolator über dem dritten Leiter; das erste Oxid über dem ersten Isolator; das zweite Oxid über dem ersten Oxid; einen sechsten Isolator über dem zweiten Oxid; einen vierten Leiter über dem sechsten Isolator; einen siebten Isolator über dem vierten Leiter; einen achten Isolator in Kontakt mit dem sechsten Isolator, dem vierten Leiter und dem siebten Isolator; und einen neunten Isolator in Kontakt mit dem achten Isolator, wobei der erste Kondensator umfasst: wobei eine zweite Öffnung, die sich mit einem Teil des dritten Leiters überlappt, in dem ersten Oxid und dem ersten Isolator bereitgestellt ist, wobei das zweite Oxid elektrisch mit dem dritten Leiter über die zweite Öffnung verbunden ist, das zweite Oxid; einen zehnten Isolator in Kontakt mit einer Seitenfläche des zweiten Oxids in einer Kanallängsrichtung und einem Teil einer Oberseite des zweiten Oxids; und einen fünften Leiter in Kontakt mit dem zehnten Isolator; und wobei der zweite Kondensator umfasst: das zweite Oxid; einen elften Isolator in Kontakt mit der anderen Seitenfläche des zweiten Oxids in der Kanallängsrichtung und einem Teil der Oberseite des zweiten Oxids; und einen sechsten Leiter über und in Kontakt mit dem elften Isolator, wobei das zweite Oxid umfasst: einen Kanalbildungsbereich des ersten Transistors, der sich mit dem zweiten Isolator überlappt; einen Kanalbildungsbereich des zweiten Transistors, der sich mit dem sechsten Isolator überlappt; und einen Bereich zwischen dem Kanalbildungsbereich des ersten Transistors und dem Kanalbildungsbereich des zweiten Transistors, und wobei die Leitung in Kontakt mit dem fünften Isolator und dem neunten Isolator ist und elektrisch mit dem Bereich verbunden ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei das zweite Oxid In, ein Element M und Zn umfasst, und wobei das Element M Al, Ga, Y oder Sn ist.
  6. Halbleitervorrichtung nach Anspruch 4, wobei das zweite Oxid ferner einen ersten Bereich, der sich mit dem vierten Isolator überlappt, und einen zweiten Bereich umfasst, der sich mit dem achten Isolator überlappt, wobei sich der erste Bereich zwischen dem Kanalbildungsbereich des ersten Transistors und dem Bereich befindet, wobei sich der zweite Bereich zwischen dem Kanalbildungsbereich des zweiten Transistors und dem Bereich befindet, wobei der Bereich eine höhere Ladungsträgerdichte aufweist als der erste Bereich und der zweite Bereich, und wobei der erste Bereich und der zweite Bereich eine höhere Ladungsträgerdichte aufweisen als der Kanalbildungsbereich des ersten Transistors und der Kanalbildungsbereich des zweiten Transistors.
  7. Halbleitervorrichtung nach Anspruch 1 oder 4, wobei der vierte Isolator und der achte Isolator jeweils ein Metalloxid umfassen.
  8. Halbleitervorrichtung nach Anspruch 1 oder 4, wobei der fünfte Isolator und der neunte Isolator jeweils eines oder mehrere aus Aluminiumoxid, Siliziumoxid, Siliziumoxynitrid, Siliziumnitridoxid und Siliziumnitrid umfassen.
  9. Halbleitervorrichtung nach Anspruch 1 oder 4, wobei der fünfte Isolator und der neunte Isolator jeweils eine Struktur aufweisen, bei der ein Siliziumoxynitridfilm und ein Siliziumnitridfilm in dieser Reihenfolge übereinander angeordnet sind.
  10. Speichervorrichtung, die die Halbleitervorrichtung nach Anspruch 1 oder 4 und ein Halbleiterelement umfasst, das elektrisch mit der Halbleitervorrichtung verbunden ist, wobei das Halbleiterelement Silizium in einem Kanalbildungsbereich umfasst.
  11. Speichervorrichtung nach Anspruch 10, wobei sich die Halbleitervorrichtung über dem Halbleiterelement befindet.
  12. Herstellungsverfahren einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Ausbilden eines ersten Isolators über einem Substrat; Ausbilden einer Oxidschicht über dem ersten Isolator; Ausbilden eines ersten Isolierfilms, eines ersten leitfähigen Films und eines zweiten Isolierfilms in dieser Reihenfolge über der Oxidschicht; Verarbeiten des ersten Isolierfilms, des ersten leitfähigen Films und des zweiten Isolierfilms, um einen zweiten Isolator, einen dritten Isolator, einen ersten Leiter, einen zweiten Leiter, einen vierten Isolator und einen fünften Isolator auszubilden; Ausbilden eines dritten Isolierfilms und eines vierten Isolierfilms in dieser Reihenfolge über dem ersten Isolator, der Oxidschicht, dem zweiten Isolator, dem dritten Isolator, dem ersten Leiter, dem zweiten Leiter, dem vierten Isolator und dem fünften Isolator; Verarbeiten des dritten Isolierfilms und des vierten Isolierfilms, um einen sechsten Isolator, einen siebten Isolator, einen achten Isolator in Kontakt mit dem sechsten Isolator und einen neunten Isolator in Kontakt mit dem siebten Isolator auszubilden; Ausbilden eines fünften Isolierfilms über dem ersten Isolator, der Oxidschicht, dem achten Isolator und dem neunten Isolator; Verarbeiten des fünften Isolierfilms, um einen zehnten Isolator in Kontakt mit einer Seitenfläche des achten Isolators und einen elften Isolator in Kontakt mit einer Seitenfläche des neunten Isolators auszubilden; Ausbilden eines sechsten Isolierfilms über dem ersten Isolator, der Oxidschicht, dem vierten Isolator, dem fünften Isolator, dem zehnten Isolator und dem elften Isolator; Ausbilden eines zweiten leitfähigen Films über dem sechsten Isolierfilm; Verarbeiten des sechsten Isolierfilms und des zweiten leitfähigen Films, um auszubilden: einen zwölften Isolator in Kontakt mit mindestens einer Seitenfläche der Oxidschicht in einer Kanallängsrichtung und einer Oberseite der Oxidschicht; einen dreizehnten Isolator in Kontakt mit mindestens der anderen Seitenfläche der Oxidschicht in der Kanallängsrichtung und der Oberseite der Oxidschicht; und einen dritten Leiter über dem zwölften Isolator und einen vierten Leiter über dem dreizehnten Isolator; Ausbilden eines vierzehnten Isolators über dem dritten Leiter, dem vierten Leiter, dem zehnten Isolator und dem elften Isolator; Ausbilden einer Öffnung in dem vierzehnten Isolator und Ausbilden eines fünften Leiters in der Öffnung.
  13. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 12, wobei die Öffnung derart ausgebildet wird, dass ein Teil des zehnten Isolators, ein Teil des elften Isolators, die Oberseite der Oxidschicht und mindestens ein Teil einer Seitenfläche der Oxidschicht freigelegt werden.
  14. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 12, wobei der dritte Isolierfilm und der vierte Isolierfilm durch ein anisotropes Ätzen verarbeitet werden, bei dem ein Trockenätzverfahren genutzt wird.
  15. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 12, wobei der fünfte Isolierfilm durch ein anisotropes Ätzen verarbeitet wird, bei dem ein Trockenätzverfahren genutzt wird.
  16. Herstellungsverfahren einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Ausbilden eines ersten Isolierfilms über einem ersten Leiter und einem zweiten Leiter; Ausbilden eines ersten Oxidfilms über dem ersten Isolierfilm; Ausbilden einer Öffnung, die sich mit mindestens einem Teil des ersten Leiters überlappt, in dem ersten Oxidfilm und dem ersten Isolierfilm; Ausbilden eines zweiten Oxidfilms über dem ersten Oxidfilm und dem ersten Leiter; Verarbeiten des ersten Isolierfilms, des ersten Oxidfilms und des zweiten Oxidfilms, um einen ersten Isolator, ein erstes Oxid und ein zweites Oxid auszubilden; Ausbilden eines zweiten Isolierfilms, eines ersten leitfähigen Films und eines dritten Isolierfilms in dieser Reihenfolge über dem zweiten Oxid; Verarbeiten des zweiten Isolierfilms, des ersten leitfähigen Films und des dritten Isolierfilms, um einen zweiten Isolator, einen dritten Isolator, einen dritten Leiter, einen vierten Leiter, einen vierten Isolator und einen fünften Isolator auszubilden; Ausbilden eines vierten Isolierfilms und eines fünften Isolierfilms in dieser Reihenfolge über dem ersten Isolator, dem zweiten Oxid, dem zweiten Isolator, dem dritten Isolator, dem dritten Leiter, dem vierten Leiter, dem vierten Isolator und dem fünften Isolator; Verarbeiten des vierten Isolierfilms und des fünften Isolierfilms, um einen sechsten Isolator, einen siebten Isolator, einen achten Isolator in Kontakt mit dem sechsten Isolator und einen neunten Isolator in Kontakt mit dem siebten Isolator auszubilden; Ausbilden eines sechsten Isolierfilms über dem ersten Isolator, dem zweiten Oxid, dem achten Isolator und dem neunten Isolator; Verarbeiten des sechsten Isolierfilms, um einen zehnten Isolator in Kontakt mit einer Seitenfläche des achten Isolators und einen elften Isolator in Kontakt mit einer Seitenfläche des neunten Isolators auszubilden; Ausbilden eines siebten Isolierfilms über dem ersten Isolator, dem zweiten Oxid, dem vierten Isolator, dem fünften Isolator, dem zehnten Isolator und dem elften Isolator; Ausbilden eines zweiten leitfähigen Films über dem siebten Isolierfilm; Verarbeiten des siebten Isolierfilms und des zweiten leitfähigen Films, um auszubilden: einen zwölften Isolator in Kontakt mit mindestens einer Seitenfläche des zweiten Oxids in einer Kanallängsrichtung und einer Oberseite des zweiten Oxids; einen dreizehnten Isolator in Kontakt mit mindestens der anderen Seitenfläche des zweiten Oxids in der Kanallängsrichtung und der Oberseite des zweiten Oxids; und einen fünften Leiter über dem zwölften Isolator und einen sechsten Leiter über dem dreizehnten Isolator, Ausbilden eines vierzehnten Isolators über dem fünften Leiter, dem sechsten Leiter, dem zehnten Isolator und dem elften Isolator; Ausbilden einer Öffnung in dem vierzehnten Isolator; und Ausbilden eines siebten Leiters in der Öffnung in dem vierzehnten Isolator.
  17. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 16, wobei die Öffnung in dem vierzehnten Isolator derart ausgebildet wird, dass ein Teil des zehnten Isolators, ein Teil des elften Isolators, die Oberseite des zweiten Oxids und mindestens ein Teil der Seitenfläche des zweiten Oxids freigelegt werden.
  18. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 16, wobei der vierte Isolierfilm und der fünfte Isolierfilm durch ein anisotropes Ätzen verarbeitet werden, bei dem ein Trockenätzverfahren genutzt wird.
  19. Herstellungsverfahren einer Halbleitervorrichtung nach Anspruch 16, wobei der sechste Isolierfilm durch ein anisotropes Ätzen verarbeitet wird, bei dem ein Trockenätzverfahren genutzt wird.
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