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DE112004000495T5 - Superjunction-Bauelement und diesbezügliche Herstellungsmethode - Google Patents

Superjunction-Bauelement und diesbezügliche Herstellungsmethode Download PDF

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DE112004000495T5
DE112004000495T5 DE112004000495T DE112004000495T DE112004000495T5 DE 112004000495 T5 DE112004000495 T5 DE 112004000495T5 DE 112004000495 T DE112004000495 T DE 112004000495T DE 112004000495 T DE112004000495 T DE 112004000495T DE 112004000495 T5 DE112004000495 T5 DE 112004000495T5
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Germany
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conductivity type
semiconductor layer
mask
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channel region
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DE112004000495T
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Timothy Torrance Henson
Kyle Temecula Spring
Jianjun Torrance Cao
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Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
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Abstract

Ein Verfahren zur Herstellung eines Leistungsbauteils, das Folgendes einschließt:
Lieferung eines Halbleitersubstrates;
Epitaktisches Aufwachsen einer ersten Halbleiterschicht des ersten Leitfähigkeitstyps auf einer freien Oberfläche des genannten Halbleitersubstrates;
Aufbringen einer Maske auf der freien Oberfläche der genannten ersten Halbleiterschicht; die genannte Maske enthält eine Vielzahl von Fenstern, die Teile der besagten Halbleiterschicht freilegen und die in der Lage ist, Dotierungen zu sperren;
Durchführung einer Reihe von Dotierungen durch die besagten Implantationsfenster, um eine Vielzahl von vertikal aneinandergrenzenden Bereichen des zweiten Leitfähigkeitstyps in der besagten ersten Halbleiterschicht unter den genannten Implantationsfenstern aufzubauen, und
Verwendung eines Diffusionsvorgangs zur Verbindung der besagten Bereiche des zweiten Leitfähigkeitstyps zur Bildung von vertikal angeordneten Bereichen des genannten zweiten Leitfähigkeitstyps in der erwähnten ersten Halbleiterschicht;
Erzeugung eines Kanalbereiches des besagten zweiten Leitfähigkeitstyps über der erwähnten ersten Halbleiterschicht;
Herstellung einer Vielzahl von MOS-Gatestrukturen durch den besagten Kanalbereich;
Herstellung von leitfähigen Bereichen...

Description

  • VERWANDTE ANMELDUNGEN
  • Die vorliegende Anmeldung basiert und erhebt Anspruch auf Leistungen der vorläufigen U.S. Anmeldungsnummer 60/457,640, eingegangen am 25. März 2003 unter dem Titel Superjunction-Bauelement und diesbezügliche Herstellungsmethode, auf die hiermit Prioritätsanspruch erhoben wird.
  • BEREICH DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf MOS-Gate-Bauelemente und im Besonderen auf ein Superjunction-Bauelement sowie die diesbezügliche Herstellungsmethode.
  • HINTERGRUND DER ERFINDUNG
  • Der Leistungs-MOSFET ist ein äußerst bekanntes und häufig verwendetes Leistungshalbleiterbauelement. 1 zeigt eine Querschnittsdarstellung eines Teils der aktiven Zone eines Leistungs-MOSFETs nach dem Stand der Technik. Das in 1 dargestellte Bauelement besitzt eine Trench-Struktur. Ein Leistungs-MOSFET vom Trench-Typ umfasst vertikale Gate-Strukturen.
  • 2 zeigt eine Querschnittsdarstellung eines Teils des aktiven Bereiches eines Leistungs-MOSFETs nach dem Stand der Technik. Das in 2 dargestellte Bauelement besitzt eine Planar-Struktur. Diese Art von Bauelementen weist horizontal angeordnete Gate-Strukturen auf.
  • Jedes der in 1 und 2 dargestellten Bauelemente besitzt Source-Bereiche 10, die jeweils in einem Kanalbereich 12 erzeugt werden. Die Gate-Strukturen werden neben den Source-Bereichen 10 und dem Kanalbereich 12 gebildet, in welchen die Source-Bereiche 10 erzeugt werden. Jede Gate-Struktur enthält eine Gate-Elektrode 14, die typischerweise aus leitfähigem Polysilizium besteht sowie eine Gate-Isolierungsschicht 16, welche typischerweise Siliziumdioxid umfasst. Jede Gate-Isolierungsschicht 16 isoliert ihre jeweils anliegende Gate-Elektrode 14 von einem angrenzenden Kanalbereich 12.
  • Wie in dieser Technik weitläufig verbreitet, ist in einem MOSFET vom Typ der vertikalen Leitung der Kanalbereich 12 angrenzend an die Driftzone 18 angeordnet. Driftzone 18 und Source-Bereiche 10 besitzen die gleiche Leitfähigkeit, während Kanalbereich 12 die entgegengesetzte Leitfähigkeit aufweist. Demzufolge sind unter einer Reihe von angelegten Spannungen die Source-Bereiche 10 und die Driftzone 18 voneinander durch Kanalbereich 12 isoliert. Wird an eine Gate-Elektrode 14 eine angemessene Spannung angelegt, ändert ein Bereich (umkehrbarer Kanalbereich oder Kanal) in Kanalbereich 12, der an die entsprechende Gate-Isolierungsschicht 16 angrenzt, seine Leitfähigkeit durch den Vorgang, der allgemein als Inversion bekannt ist. Als Folge werden die Source-Bereiche 10 und die Driftzone 18 elektrisch miteinander verbunden. Somit kann Strom geleitet werden, wenn Spannung zwischen Source-Bereichen 10 und Driftzone 18 anliegt.
  • In einem typischen Leistungs-MOSFET wird der Drain-Bereich 18 epitaktisch auf einem Halbleitersubstrat 20 der selben Leitfähigkeit aufgewachsen; er enthält allerdings eine höhere Konzentration an Dotierungsmaterial. Um einen externen Stromanschluss zu erlauben, muss Drain-Kontakt 22 elektrisch mit Substrat 20 und Source-Kontakt 24 mit Source-Bereichen 10 verbunden sein. Es ist außerdem allgemein bekannt, dass man Source-Kontakt 24 mit einem Kontakt-Bereich hoher Leitfähigkeit 26 verbindet, der die gleiche Leitfähigkeit wie Kanalbereich 12 besitzt, um der möglichen störenden Wirkung von Bauteilen entgegenzuwirken.
  • 1 und 2 zeigen ein N-Kanal-Bauelement, in dem die Source-Bereiche 10 und Driftzone 18 eine Leitfähigkeit vom N-Typ besitzen, währenddessen Kanalbereich 12 eine Leitfähigkeit vom P-Typ aufweist. Um ein P-Kanal-Bauelement zu erhalten, können diese Leitfähigkeitstypen umgekehrt werden.
  • In einem Leistungs-MOSFET ist es erstrebenswert, den Einschaltwiderstand (Rdson) des Bauelementes während des Stromflusses zu reduzieren. Rdson wird primär von dem Kanalwiderstand und dem Widerstand der Driftzone 18 bestimmt. Der spezifische Widerstand der Driftzone wird durch den spezifischen Widerstand und der Dicke der epitaktischen Schicht bestimmt und verhält sich proportional zum Wert der Durchbruchspannung im Bauelement. Der Wert der Durchbruchspannung des Bauelementes gibt die Fähigkeit des Bauelementes an, bei umgekehrter Spannung einem Durchbruch standzuhalten. Demzufolge kann zur Reduzierung von Rdson die Leitfähigkeit der epitaktischen Schicht erhöht werden, wodurch der Wert der Durchbruchspannung des Bauelementes nachteilig beeinflusst wird. Umgekehrt kann zur Verbesse rung des Durchbruchspannungswertes die Leitfähigkeit der epitaktischen Schicht reduziert werden, wodurch wiederum Rdson erhöht wird. Durch dieses Umkehrverhältnis zwischen Rdson und Durchbruchspannungswert müssen Konstrukteure oftmals Werte für Rdson und Durchbruchspannung eines Bauteils akzeptieren, die unter den Idealwerten liegen.
  • Mit Hilfe einer Superjunction-Struktur hingegen ist es den Konstrukteuren möglich, den Rdson eines Bauelementes zu reduzieren, ohne dabei die Durchbruchspannung negativ zu beeinflussen. Ein herkömmliches Superjunction-Bauelement besteht aus sich abwechselnden Bereichen des P- und N-Typs unterhalb der aktiven Zellen des Bauelementes. Die sich abwechselnden Bereiche des P- und N-Typs befinden sich in einem robusten Ladungsgleichgewicht, sodass sich bei umgekehrter Spannung diese Bereiche gegenseitig entleeren, womit das Bauteil einem Durchbruch standhalten kann. Mit einer Superjunction-Struktur kann demzufolge zur Verbesserung von Rdson die Leitfähigkeit des Drain-Bereichs erhöht werden, ohne den Durchbruchspannungswert des Bauelementes zu beeinflussen.
  • 2 zeigt ein Bauelement mit einer Superjunction-Struktur. Speziell wird in 2 ein planarer Leistungs-MOSFET dargestellt, welcher Bereiche 28 aufweist, die eine zur Driftzone 18 entgegengesetzte Leitfähigkeit besitzen. Die Bereiche 28 befinden sich in robustem Ladungsgleichgewicht mit Driftzone 18 um eine Superjunction-Struktur bilden.
  • Es ist bekannt, dass in einem Superjunction-Bauelement mit einem gegebenen Durchbruchspannung Rdson pro Flächeneinheit entsprechend der Verringerung der Breite (Wp) der Bereiche 28 reduziert wird. Tabelle 1 ist ein Beispiel für die Beziehung zwischen Rdson und der Breite der Bereiche 28. Aus den Werten lässt sich beispielsweise ablesen, dass ein Bauelement bei einer Spannung von 200 V mit einer Breite W(p)=1,5 μm einen Rdson aufweist, der um 71 % niedriger liegt als in einem Bauelement mit einer Breite von W(p)=6 μm (um = μm).
  • Figure 00040001
    TABELLE 1
  • Demzufolge ist es für ein Bauelement, wie es in 2 dargestellt ist, erstrebenswert, den Pitch (Abstand zwischen den einzelnen Zellen, der durch den Abstand zwischen dem Mittelpunkt der angrenzenden Gräben definiert ist) zu verringern.
  • In einem Bauelement, wie es in 2 dargestellt ist, wird eine erste epitaktische Siliziumschicht 18' von ca. 5–10 μm und eines ersten Leitfähigkeitstyps (z. B. N-Typ) auf ein Siliziumsubstrat 20 mit der selben Leitfähigkeit jedoch einer höheren Konzentration aufgebracht. Diese erste epitaktische Siliziumschicht 18' erhält anschließend eine Maske. Die Maske besitzt Fenster, die Teile der ersten epitaktischen Siliziumschicht 18' freilegen, um bei einem Energiewert von 120 keV eine Dotierung eines zweiten Leitfähigkeitstyps (z. B. P-Typ) zu ermöglichen. Nach dem Entfernen des Maskierungsmaterials kann die Dotierung wahlweise thermisch aktiviert werden.
  • Als nächstes wird eine zweite epitaktische Siliziumschicht 18'' auf die erste epitaktische Siliziumschicht 18' aufgebracht. Diese zweite epitaktische Siliziumschicht 18'' wird in ähnlicher Weise wie die erste epitaktische Siliziumschicht 18' maskiert und dotiert. Falls gewünscht, kann auch noch eine dritte epitaktische Siliziumschicht 18''' aufgebracht, maskiert und in ähnlicher Weise wie die erste epitaktische Siliziumschicht 18' und die zweite epitaktische Siliziumschicht 18'' dotiert werden.
  • Dieser Vorgang kann so oft wiederholt werden, bis man eine Driftzone 18 mit der gewünschten Dicke erhält. Danach werden die Dotierungsstoffe in vertikaler Richtung mit Hilfe von Diffusion miteinander verschmolzen, wodurch Bereich 28 erzeugt wird.
  • Ein Verfahren zur Herstellung eines Bauelementes wie in 2 dargestellt, führt nicht nur zu einem Antreiben der Dotierungsstoffe in vertikaler sondern auch in horizontaler Richtung. Als Ergebnis des oben beschriebenen Verfahrens beträgt die Breite der Bereiche 28 für gewöhnlich mehr als 5 μm. Demzufolge ist der Abstand eines Bauelementes, das mit der oben beschriebenen Verfahrensweise hergestellt wird, groß. Die breiten Bereiche 28 eignen sich gut für den Einsatz in Hochspannungsbauteilen, sind aber aufgrund des unangemessen hohen Rdson für Niederspannungsbauteile ungeeignet.
  • Zur Herstellung von Superjunction-Bauelementen wurden auch noch weitere Methoden vorgeschlagen. So wurde z. B. vorgeschlagen, dass die Bereiche 28 in dem in 2 dargestellten Bauelement durch Einätzen einer Rille, die z. B. durch epitaktische Ablagerung mit Material vom p-Typ gefüllt wird, gebildet werden kann. Ein solches Verfahren erfordert jedoch das komplizierte Einätzen eines tiefen Grabens, wodurch die bei dem Bauelement gewünschten engen Abstände nicht erzeugt werden können. Der epitaktische Wachstumsprozess in dem Graben führt ebenso zu Mängeln und kann unter Umständen die Zuverlässigkeit des Bauelementes beeinträchtigen.
  • Eine weitere vorgeschlagene Methode zur Erzeugung der Bereiche 28 ist die selektive Neutronen-Transmutations-Dotierung. Dieser Prozess wird jedoch nicht häufig für die Herstellung von Leistungs-MOSFETs verwendet.
  • Eine weitere vorgeschlagene Methode basiert auf der Erzeugung eines tiefen Grabens, dem Dotieren der Seitenwände des Grabens zur Bildung der Bereiche 28 und dem anschließenden Füllen dieses Grabens mit dielektrischem Material. Mit diesem Verfahren können zwar Bauelemente mit engen Abständen erzeugt werden, aber es müssen dennoch tiefe Gräben in das Silizium eingeätzt und die Seitenwände der Gräben in genau festgelegter Art und Weise dotiert werden. Es ist zweifelhaft, ob diese Art von Dotierung überhaupt ordnungsgemäß gesteuert werden kann.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • In Übereinstimmung mit der vorliegenden Erfindung werden zur Herstellung eines Superjunction-Bauelementes durch eine Reihe von Dotierungen Bereiche des zweiten Leitfähigkeitstyps in der Driftzone erzeugt. Durch diese Dotierungen werden vertikal eng aneinander angrenzende Dotierungsbereiche geschaffen. Diese Dotierungsbereiche werden anschließend durch eine kurze Diffusion eingetrieben, um sie miteinander zu verbinden und vertikal angeordnete Bereiche des zweiten Leitfähigkeitstyps zu erzeugen, die sich im Ladungsgleichgewicht mit der Driftzone befinden, wodurch eine Superjunction-Bauelement hergestellt wird. Die Abstände zwischen den vertikal aneinander liegenden Dotierungsbereichen sind kontrollierbar und können so klein gehalten werden, dass lediglich eine kurze Diffusion zur Verbindung der Dotierungsbereiche und der daraus resultierenden vertikalen Anordnung von Bereichen des zweiten Leitfähigkeitstyps in der Driftzone notwendig ist. Demzufolge kann die Breite der vertikal angeordneten Bereiche des zweiten Leitfähigkeitstyps ähnlich der Breite der Implantationsfenster, durch die die Dotierungsbereiche erzeugt werden, gehalten werden. Aus diesem Grund ermöglicht ein Verfahren in Übereinstimmung mit der vorliegenden Erfindung eine gute Kontrolle über die Breite der vertikal angeordneten Bereiche des zweiten Leitfähigkeitstyps, was wiederum die Herstellung von engen Spalten des zweiten Leitfähigkeitstyps in der Driftzone ermöglicht, womit das Bauelement einen kleineren Abstand aufweist. Aus diesen Gründen kann ein Superjunction-Bauelement mit höherer Durchbruchspannung und niedrigerem Einschaltwiderstand für Niederspannungsanwendungen hergestellt werden.
  • KURZE BSCHREIBUNG DER ZEICHNUNGEN
  • 1: schematische Querschnittsdarstellung eines Teiles eines Leistungs-MOSFETs nach dem Stand der Technik.
  • 2: schematische Querschnittsdarstellung eines Teiles eines Leistungs-MOSFETs mit Superjunction-Struktur nach dem Stand der Technik.
  • 3: schematische Querschnittsdarstellung eines Teiles eines MOS-Gate-Bauelementes, welches in Übereinstimmung mit der vorliegenden Erfindung hergestellt wird.
  • 4a bis 4e zeigen schematisch die Schritte in Übereinstimmung mit der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ZEICHNUNGEN
  • In 3, in der sich gleiche Nummern auf jeweils die gleichen Elemente beziehen, besitzt ein in Übereinstimmung mit der vorliegenden Erfindung hergestelltes Superjunction-Leistungs-MOSFET Bereiche 28. Die Bereiche 28 befinden sich unterhalb des Kanalbereiches 12 in der Driftzone 18 und sind nicht breiter als 5 μm. Demzufolge besitzt ein in Übereinstimmung mit der vorliegenden Erfindung hergestelltes Leistungs-MOSFET einen kleinen Abstand sowie einen akzeptablen niedrigen Rdson und ist somit für Niedrigspannungsanwendungen geeignet.
  • Die Bereiche 28 in einem in Übereinstimmung mit der vorliegenden Erfindung hergestellten MOSFET werden mit Hilfe von multiplen Hochenergieimplantationen niedriger Dosis und mit einer Leitfähigkeit erzeugt, die der in Driftzone 18 entgegengesetzt ist. Ein geeigneter Dotierungsstoff z. B. für eine Driftzone vom N-Typ 18 wäre Bor (entweder B+, B++ oder B+++, wobei es sich um ein Dotierungsstoff vom P-Typ handelt.
  • Die 4a bis 4e stellen den Herstellungsprozess eines MOSFET in Übereinstimmung mit der vorliegenden Erfindung dar.
  • In 4a wird dargestellt, wie eine erste epitaktische Siliziumschicht 18' des ersten Leitfähigkeitstyps (z. B. n-Typ) auf ein Siliziumsubstrat 20 des ersten Leitfähigkeitstyps aufgebracht wird. Die Dicke und der spezifische Widerstand der ersten Siliziumschicht 18' kann entsprechend der gewünschten Durchbruchspannung des Bauelementes sowie entsprechend der Dotierungstiefe für die Bildung der Bereiche 28 ausgewählt werden. In der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Dicke der ersten epitaktischen Siliziumschicht 18' 1–6 μm betragen.
  • Anschließend wird eine Maske 30 auf die erste epitaktische Siliziumschicht 18' aufgebracht. Die Maske 30 wird aus einem Material gefertigt, das in der Lage ist, eine Hochenergieimplantation zu sperren und sie enthält die Implantationsfenster 32, die die Oberflächen der Bereiche in der epitaktischen Siliziumschicht freilegen, in die die Dotierungsstoffe des zweiten Leitfähigkeitstyps implantiert werden müs sen (z. B. p-Typ). Ein geeignetes Material für die Anfertigung der Maske 30 kann entweder ein Fotolack, ein Oxid, ein Nitrid oder eine Kombination dieser Materialien sein.
  • Die Breite der Implantationsfenster 32 kann entsprechend der gewünschten Durchgangspannung und der Tiefe der dadurch getätigten Dotierungen ausgewählt werden. Die Implantationsfenster 32 sollten vorzugsweise eine Breite zwischen 0,25–2,0 μm haben. Die Implantationsfenster 32 können Streifen oder z. B. sechseckige Zellen sein.
  • Anschließend wird eine Reihe von Hochenergie-Borimplantationen in die erste epitaktische Siliziumschicht 18' durchgeführt. Jeder Dotierungsstoff der Dotierungsreihe besitzt eine andere Energie und wahlweise eine andere Dosis, wodurch bei jeder Dotierung ein Dotierungsbereich entsteht, der zumindest vertikal an einen anderen Dotierungsbereich 34 angrenzt. Die Energiewerte und Dosen für die Dotierungen werden entsprechend der gewünschten Durchgangspannung und dem gewünschten Zellenabstand ausgewählt.
  • Zur Durchführung dieser Reihe von Dotierungen kann ein Hochenergieimplanter verwendet werden. Mit Hochenergieimplantern wird normalerweise Bor implantiert und zwar mit Energiewerten von 10 keV bis 3,0 MeV und bis zu einer Tiefe von bis zu 4 Mikron. Typische Dosen für jede Dotierung der Dotierungsreihe können im Bereich von 1E11 bis 1E13 Ionen/cm2 liegen.
  • Als Ergebnis dieser Mehrfachdotierungen entstehen enge aber tiefe Zonen (jede Zone besitzt mehrere vertikal aneinandergrenzende Dotierungsbereiche 34) des zweiten Leitfähigkeitstyps in der ersten epitaktischen Siliziumschicht 18', die sich von deren unmittelbaren Oberseite bis an deren unmittelbaren Unterseite, die vom angrenzenden Siliziumsubstrat 20 gebildet wird, ausdehnt. Danach wird die Maske 30 entfernt.
  • In einer ersten Ausführungsform der vorliegenden Erfindung wird, nachdem die Maske 30 entfernt wurde, eine zweite epitaktische Siliziumschicht 18'' auf die erste epitaktische Siliziumschicht 18', wie in 4b dargestellt, aufgebracht. Die Dicke und der spezifische Widerstand der zweiten epitaktischen Siliziumschicht 18'' können entsprechend der gewünschten Durchgangsspannung und der Tiefe der hierdurch getätigten Dotierungen ausgewählt werden. Die zweite epitaktische Siliziumschicht 18'' wird ebenfalls mit einer Maske 31 bedeckt, die in der Lage ist, Hochenergieimplantatio nen zu sperren. Es sollte beachtet werden, dass die Implantationsfenster 33 in der Maske 31 auf die Dotierungsbereiche 34 in der ersten epitaktischen Siliziumschicht 18' ausgerichtet sind.
  • Anschließend wird eine Reihe von Hochenergie-Borimplantationen durchgeführt, um eine Vielzahl von vertikal aneinandergrenzenden Dotierungsbereichen 34 in der zweiten epitaktischen Siliziumschicht 18'' über den Dotierungsbereichen 34 in der ersten epitaktischen Siliziumschicht 18' zu erzeugen. Die Maske 31 wird danach entfernt und mit Hilfe der Diffusion Dotierungsstoffe angetrieben, wodurch sich die Dotierungsbereiche 34 verbinden und so die Bereiche 28 in der Driftzone 18 bilden. Demzufolge können bei der vorliegenden Erfindung die Dotierungsbereiche 34 nah nebeneinander angeordnet sein, um enge aber tiefe Bereiche 28 zu bilden, die Idealerweise die Durchgangsspannung und den Einschaltwiderstand des MOSFETS verbessern.
  • In 4c wird dargestellt, wie eine dritte epitaktische Siliziumschicht vom zweiten Leitfähigkeitstyp (z. B. p-Typ) mit der entsprechenden Konzentration an Dotierungsstoffen aufgebracht wird, um den Kanalbereich 12 zu bilden. Dotierungsstoffe des ersten Leitfähigkeitstyps werden dann in den Kanalbereich 12 implantiert und mittels Diffusion in die gewünschte Tiefe eingetrieben, um den Source-Bereich 10 zu bilden.
  • Alternativ dazu wird Kanalbereich 12 durch die entsprechende Implantation von Dotierungsstoffen des zweiten Leitfähigkeitstyps in die zweite epitaktische Siliziumschicht 18'' erzeugt. Danach erfolgt eine Diffusion, um den Kanalbereich 12 zu bilden. Der Source-Bereich 10 kann entweder wie zuvor beschrieben oder mit jeder anderen bei der Herstellung von Leistungs-MOSFETs herkömmlich angewandten Methode gebildet werden.
  • Anschließend können mit Hilfe sämtlicher bekannter Trench-Technologien Gräben erzeugt werden, wie in 4d dargestellt. Nach der Bildung der Gräben findet die Gateoxidation zur Bildung des Gateoxids 16 statt. Danach erfolgt die Ablagerung von leitfähigem Polysilizium in den Gräben. Anschließend wird das Polysilizium geätzt, um die Gate-Elektroden 14 mit den herkömmlichen Methoden zu erzeugen, und ein Niedertemperaturoxid 35 erzeugt.
  • In 4e wird dargestellt, wie die Fenster 37 im Niedertemperaturoxid 35 mittels eines geeigneten Ätzvorgangs geöffnet werden, um das darunter befindliche Silizium freizulegen. Anschließend wird eine Öffnung 38 im Silizium an der Unterseite jedes Fensters 37 gebildet, um zum Kanalbereich 12 zu gelangen. Als nächstes werden Dotierungsstoffe des zweiten Leitfähigkeitstyps in den Kanalbereich 12 an der Unterseite jeder Öffnung 38 implantiert, um hochleitfähige Kontaktbereiche 26 zu erzeugen. Ein Source-Kontakt 24 und ein Drain-Kontakt 22 werden anschließend gebildet, um ein MOSFET entsprechend der vorliegenden Erfindung herzustellen.
  • Es wird darauf hingewiesen, dass zwei epitaktische Siliziumschichten zur Herstellung ein Bauelementes entsprechend der vorliegenden Erfindung nicht notwendig sind. Bei einem Bauelement mit einer niedrigeren Spannung ist es beispielsweise möglich, nur die erste epitaktische Schicht 18' vor dem Kanalbereich 12 herzustellen. Des Weiteren können mehr als zwei epitaktische Siliziumschichten gemäß der vorliegenden Erfindung aufgebaut und bearbeitet werden, wenn ein Bauelement mit einer höheren Spannung gewünscht wird.
  • Die oben stehende Beschreibung gilt für ein Trench-MOSFET vom N-Typ. Die Implantationsschritte könnten für ein Trench-MOSFET vom P-Typ in umgekehrter Reihenfolge durchgeführt werden.
  • Sobald tiefe und enge Bereiche 28 mittels eines in der vorliegenden Erfindung beschriebenen Verfahrens erzeugt wurden, kann jedes herkömmliche MOSFET, einschließlich eines planaren MOSFETS, hergestellt werden und somit die Vorteile der vorliegenden Erfindung in sich vereinen.
  • Obwohl die vorliegende Erfindung in Bezug auf deren spezielle Ausführungsformen beschrieben wurde, werden sich jedoch für auf diesem Gebiet erfahrene Personen viele andere Varianten und Modifikationen sowie Anwendungsformen ergeben. Daher soll die vorliegende Erfindung nicht auf die speziellen in dieser Patentanmeldung beschriebenen Ausführungsformen beschränkt werden.
  • Zusammenfassung
  • Ein Verfahren zur Herstellung eines Superjunction-Bauelementes, das eine Reihe von Dotierungen zur Bildung von eng nebeneinander befindlichen Dotierungsbereichen beinhaltet, welche durch einen kurzen thermischen Aktivierungsvorgang miteinander verbunden werden, wobei tiefe und enge Bereiche innerhalb einer Halbleiterstruktur gebildet werden können.

Claims (17)

  1. Ein Verfahren zur Herstellung eines Leistungsbauteils, das Folgendes einschließt: Lieferung eines Halbleitersubstrates; Epitaktisches Aufwachsen einer ersten Halbleiterschicht des ersten Leitfähigkeitstyps auf einer freien Oberfläche des genannten Halbleitersubstrates; Aufbringen einer Maske auf der freien Oberfläche der genannten ersten Halbleiterschicht; die genannte Maske enthält eine Vielzahl von Fenstern, die Teile der besagten Halbleiterschicht freilegen und die in der Lage ist, Dotierungen zu sperren; Durchführung einer Reihe von Dotierungen durch die besagten Implantationsfenster, um eine Vielzahl von vertikal aneinandergrenzenden Bereichen des zweiten Leitfähigkeitstyps in der besagten ersten Halbleiterschicht unter den genannten Implantationsfenstern aufzubauen, und Verwendung eines Diffusionsvorgangs zur Verbindung der besagten Bereiche des zweiten Leitfähigkeitstyps zur Bildung von vertikal angeordneten Bereichen des genannten zweiten Leitfähigkeitstyps in der erwähnten ersten Halbleiterschicht; Erzeugung eines Kanalbereiches des besagten zweiten Leitfähigkeitstyps über der erwähnten ersten Halbleiterschicht; Herstellung einer Vielzahl von MOS-Gatestrukturen durch den besagten Kanalbereich; Herstellung von leitfähigen Bereichen des erwähnten ersten Leitfähigkeitstyps, die an jede MOS-Gatestruktur angrenzen; Erzeugung eines ersten elektrischen Kontakts auf einer freien Oberfläche des genannten Substrates; und Erzeugung eines zweiten elektrischen Kontakts, der mit zumindest den leitfähigen Bereichen des besagten ersten Leitfähigkeitstyps in elektrischem Kontakt steht; wobei die Ladungen der genannten vertikal ausgerichteten Bereiche des besagten zweiten Leitfähigkeitstyps und der ersten Halbleiterschicht im Wesentlichen ausgeglichen sind.
  2. Ein Verfahren gemäß Anspruch 1, bei dem die besagten Implantationsfenster eine Breite von 0,25 bis 2,0 Mikron haben.
  3. Ein Verfahren gemäß Anspruch 1, bei dem die besagten vertikal ausgerichteten Bereiche des besagten zweiten Leitfähigkeitstyps eine Breite von weniger als 5 Mikron besitzen.
  4. Ein Verfahren gemäß Anspruch 1, bei dem der besagte Kanalbereich durch das Aufwachsen einer epitaktischen Halbleiterschicht des besagten zweiten Leitfähigkeitstyps erzeugt wird.
  5. Ein Verfahren gemäß Anspruch 1, bei dem der besagte Kanalbereich durch das Implantieren von Dotierungsstoffen des besagten zweiten Leitfähigkeitstyps in die epitaktische Halbleiterschicht erzeugt wird.
  6. Ein Verfahren gemäß Anspruch 1, das weiterhin Folgendes beinhaltet: Epitaktisches Aufwachsen einer zweiten Halbleiterschicht des besagten ersten Leitfähigkeitstyps auf der erwähnten ersten Halbleiterschicht des genannten ersten Leitfähigkeitstyps; Aufbringen einer zweiten Maske auf der freien Oberfläche der genannten zweiten Halbleiterschicht; die genannte zweite Maske enthält eine Vielzahl von Fenstern, die Teile der besagten zweiten Halbleiterschicht freilegen und die in der Lage ist, Dotierungen zu sperren; und Durchführung einer Reihe von Dotierungen durch die besagten Implantationsfenster in der besagten zweiten Maske, um eine Vielzahl von vertikal aneinandergrenzenden Bereichen des besagten zweiten Leitfähigkeitstyps in der besagten zweiten Halbleiterschicht unter den genannten Implantationsfenstern und über den besagten vertikal angeordneten Bereichen des besagten zweiten Leitfähigkeitstyps in der besagten ersten Halbleiterschicht aufzubauen.
  7. Ein Verfahren gemäß Anspruch 6, bei dem die besagten Implantationsfenster eine Breite von 0,25 bis 2,0 Mikron haben.
  8. Ein Verfahren gemäß Anspruch 6, bei dem die besagten vertikal angeordneten Bereiche des besagten zweiten Leitfähigkeitstyps eine Breite von weniger als 5 Mikron aufweisen.
  9. Ein Verfahren gemäß Anspruch 6, bei dem der besagte Kanalbereich durch das Aufwachsen einer epitaktischen Halbleiterschicht des besagten zweiten Leitfähigkeitstyps erzeugt wird.
  10. Ein Verfahren gemäß Anspruch 6, bei dem der besagte Kanalbereich durch das Implantieren von Dotierungsstoffen des besagten zweiten Leitfähigkeitstyps in die besagte zweite Halbleiterschicht erzeugt wird.
  11. Ein Verfahren gemäß Anspruch 1, bei dem die besagten leitfähigen Bereiche des besagten ersten Leitfähigkeitstyps Source-Bereiche sind.
  12. Ein Verfahren gemäß Anspruch 1, bei dem der besagte erste elektrische Kontakt ein Drain-Kontakt und der besagte zweite elektrische Kontakt ein Source-Kontakt sind.
  13. Ein Verfahren gemäß Anspruch 1, bei dem das besagte Halbleitersubstrat von ersten Leitfähigkeitstyp ist.
  14. Ein Verfahren gemäß Anspruch 1, bei dem die besagte Maske aus einem Oxid besteht.
  15. Ein Verfahren gemäß Anspruch 1, bei dem die besagte Maske aus einem Fotolack besteht.
  16. Ein Verfahren gemäß Anspruch 1, bei dem die besagte Maske aus einem Nitrid besteht.
  17. Ein Verfahren gemäß Anspruch 1, bei dem das besagte Wachstum einer epitaktischen Halbleiterschicht, das besagte Herstellen einer Maske, die besagte Durchführung einer Reihe von Dotierungen und die besagte Anwendung eines Diffusionsverfahrens mehr als zweimal wiederholt werden.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10346838A1 (de) * 2002-10-08 2004-05-13 International Rectifier Corp., El Segundo Superjunction-Bauteil
JP4907862B2 (ja) * 2004-12-10 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP1696490A1 (de) * 2005-02-25 2006-08-30 STMicroelectronics S.r.l. Ladungskompensationshalbleiterbauelement und dazugehoriges Herstellungsverfahren
DE102005009000B4 (de) * 2005-02-28 2009-04-02 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
JP2007012858A (ja) * 2005-06-30 2007-01-18 Toshiba Corp 半導体素子及びその製造方法
JP2007027193A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP4744958B2 (ja) * 2005-07-13 2011-08-10 株式会社東芝 半導体素子及びその製造方法
US20110068397A1 (en) * 2009-09-24 2011-03-24 Disney Donald R Power devices and associated methods of manufacturing
JP2012064706A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 双方向定電圧ダイオード
DE102015116040A1 (de) 2015-09-23 2017-03-23 Infineon Technologies Austria Ag Halbleiterbauelemente und ein Verfahren zum Bilden von Halbleiterbauelementen
JP6317727B2 (ja) * 2015-12-28 2018-04-25 株式会社東芝 半導体装置
JP7505217B2 (ja) * 2019-05-15 2024-06-25 富士電機株式会社 超接合半導体装置および超接合半導体装置の製造方法
CN112909075A (zh) * 2021-01-28 2021-06-04 滁州华瑞微电子科技有限公司 一种具有电荷平衡结构的沟槽mosfet及其制作方法
CN114759081B (zh) * 2022-06-14 2022-11-04 绍兴中芯集成电路制造股份有限公司 半导体结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69515876T2 (de) * 1995-11-06 2000-08-17 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
EP1009036B1 (de) * 1998-12-09 2007-09-19 STMicroelectronics S.r.l. Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
US6639276B2 (en) 2001-07-05 2003-10-28 International Rectifier Corporation Power MOSFET with ultra-deep base and reduced on resistance
JP3652322B2 (ja) * 2002-04-30 2005-05-25 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔとその製造方法

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