DE10327612B4

DE10327612B4 - Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips

Info

Publication number: DE10327612B4
Application number: DE10327612A
Authority: DE
Inventors: Berthold Dr. Hahn; Volker Dr. Härle
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2003-04-30
Filing date: 2003-06-18
Publication date: 2010-08-05
Anticipated expiration: 2023-06-19
Also published as: DE10327612A1

Abstract

Verfahren zum Herstellen einer Mehrzahl von Halbleiterkörpern, das zumindest die folgenden Verfahrensschritte umfasst:
(a) Ausbilden einer Maskenschicht (3) auf einem Substrat (1), die mehrere Fenster (4) zum Substrat (1) aufweist und auf die sich ein Halbleitermaterial (5) im Vergleich zum Substrat wesentlich schlechter aufwachsen lässt,
(b) Aufwachsen des Halbleitermaterials (5) auf das Substrat (1), derart, dass es die Maskenschicht (3) ausgehend von den Fenstern (4) überwächst und jeweils zwischen benachbarten Fenstern (4) über der Maskenschicht (3) zusammenwächst und dort einen Koaleszenzbereich (6) bildet,
(c) Aufwachsen einer Bauelement-Schichtenfolge (9) auf das Halbleitermaterial (5),
(d) Vereinzeln des Verbundes aus Substrat (1), Maskenschicht (3), Halbleitermaterial (5) und Bauelement-Schichtenfolge (9) in einzelne Halbleiterchips entlang eines jeden der Koaleszenzbereiche (6), wobei
– das Substrat (1) aus einem Material besteht, dessen thermischer Ausdehnungskoeffizient kleiner ist als der Ausdehnungskoeffizient des Halbleitermaterials (5) und/oder der Bauelementschichtenfolge (9),
– vor dem Schritt (d)...

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips, insbesondere auf der Basis von Nitrid-Verbindungshalbleitern. Sie betrifft insbesondere ein Verfahren zur Herstellung von strahlungsemittierenden und/oder strahlungsdetektierenden Halbleiterchips für optoelektronische Bauelemente sowie Leistungstransistorchips.
Nitrid-Verbindungshalbleitermaterialien sind Verbindungshalbleitermaterialien, die Stickstoff enthalten, wie Materialien aus dem System In_xAl_yGa_1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1. Unter die Gruppe von strahlungsemittierenden und/oder strahlungsdetektierenden Halbleiterchips auf Basis von Nitrid-Verbindungshalbleitermaterial fallen vorliegend insbesondere solche Halbleiterchips, bei denen die epitaktisch hergestellte Halbleiterschicht, die in der Regel eine Schichtfolge aus unterschiedlichen Einzelschichten aufweist, mindestens eine Einzelschicht enthält, die ein Material aus dem Nitrid-Verbindungshalbleitermaterial-System aufweist. Die Halbleiterschicht kann beispielsweise einen herkömmlichen pn-Übergang, eine Doppelheterostruktur, eine Einfach-Quantentopfstruktur (SQW-Struktur) oder eine Mehrfach-Quantentopfstruktur (MQW-Struktur) aufweisen. Solche Strukturen sind dem Fachmann bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Die Druckschrift JP 2000-174 334 A beschreibt ein Verfahren zur Herstellung von Galliumnitrid-Halbleiterelementen. Dabei wird eine Galliumnitrid-Kristallschicht auf ein Substrat aufgewachsen, auf dem sich maskierte und unmaskierte Bereiche befinden. Das Maskenmaterial ist dabei so gewählt, dass es kein Aufwachsen von Galliumnitrid auf den maskierten Bereich erlaubt. Eine Vereinzelung zu Halbleiterelementen findet entlang von bestimmten Koaleszenzbereichen, die sich über maskierten Bereichen des Substrats befinden, statt.
Die Druckschrift DE 102 18 498 A1 beschreibt ein Verfahren zur Herstellung einer Halbleiterschicht und elektronischer Bauelemente. Dabei weist das Verfahren folgende Schritte auf: Aufbringen einer Maskenschicht mit einer Mehrzahl von Öffnungen auf das Substrat und Aufwachsen mindestens einer Halbleiterschicht, wobei die Maskenschicht von dem Halbleitermaterial lateral überwachsen wird. Dabei sind die Öffnungen in der Maskenschicht streifenförmig geformt und in mindestens zwei Gruppen angeordnet, die durch einen Trennbereich voneinander lateral beabstandet sind.
Die Druckschrift US 6 156 584 A beschreibt ein Verfahren zur Herstellung eines Licht emittierenden Halbleiterbauteils. Dabei wird auf einem Substratwafer eine Vielzahl von Licht emittierenden Bauteilen abgeschieden. Zwischen den Bauteilen wird der Wafer von beiden Seiten angeätzt und die Anordnung durch Brechen zu mehreren Bauteilen vereinzelt.
Es ist bekannt, ein Halbleitermaterial epitaktisch auf einem Substrat aufzuwachsen, dessen Gitterkonstante an die Gitterkonstante des Halbleitermaterials angepasst ist, um eine verbesserte Kristallqualität und weniger Kristalldefekte zu erhalten. Im Falle der Nitrid-Verbindungshalbleitermaterialien ist bisher kein gitterangepasstes Substrat bekannt, das auch für die Massenfertigung von solchen Halbleiterchips hinreichend geeignet ist. Daher werden häufig Substrate auf Basis von Saphir, Siliziumcarbid oder Spinell verwendet, obwohl ihre Gitterkonstante nicht optimal zu der von Nitrid-Verbindungshalbleitermaterial angepaßt ist.
Ein zusätzliches Problem besteht darin, dass das epitaktische Wachstum beispielsweise bei einer Temperatur im Bereich von etwa 800°C bis etwa 1000°C stattfindet und nachfolgend zur weiteren Prozessierung abgekühlt wird. Dabei können unterschiedliche thermische Ausdehnungskoeffizienten von Substratmaterial und darauf aufgewachsener Halbleitermaterialschicht zu thermisch induzierten mechanischen Spannungen führen, sodass die Gefahr einer Schädigung der Halbleitermaterialschicht beispielsweise durch Risse besteht. Herkömmlich wird versucht, diese Gefahr zu verringern, indem die thermischen Ausdehnungskoeffizienten der Halbleitermaterialschicht und des Substratmaterials möglichst gut aneinander angepaßt sind.
Da bei Nitrid-Verbindungshalbleitermaterialien die Zahl der für das Substrat geeigneten verschiedenen Materialien vergleichsweise gering ist, ist jedoch die genannte thermische Anpassung nur bedingt möglich. Dadurch wird einerseits die maximal erreichbare Schichtdicke der Halbleiterschicht limitiert und andererseits die Ausbeute an rissfrei aufgewachsenen Halbleiterschichten verringert.
Diese Probleme der limitierten Schichtdicke und Ausbeute betrifft auch Halbleitermaterialien, die auf den herkömmlichen Substraten Saphir, Spinell oder Siliziumcarbid aufgewachsen sind. Während bei dem Material Saphir die thermische Anpassung zwischen der Halbleiterschicht und dem Substrat noch relativ gut gelingt, weshalb auf Saphir das Aufwachsen von Nitrid-Verbindungshalbleitern von ausreichender Schichtdicke möglich ist, können auf einem Substrat aus Siliziumcarbid nur sehr dünne Schichten aus Nitrid-Verbindungshalbleitermaterialien mit einer maximalen Schichtdicke von 3 bis 4 μm weit gehend rissfrei epitaxiert werden. Da mit Hilfe der Nitrid-Verbindungshalbleiter die Herstellung von optoelektronischen Bauelementen, insbesondere Halbleiterlasern beabsichtigt ist, und da diese Bauelemente je nach Einzelfall eine hohe thermische Verlustleistung entwickeln, ist das Material Saphir wegen seiner schlechten Wärmeleitfähigkeit nur äußerst bedingt für die Herstellung von Leistungs-Laserdioden geeignet. Die Verwendung von Siliziumcarbid als Substratmaterial hat den Vorteil einer guten Wärmeleitfähigkeit.
Weiterhin ist bekannt, spezielle Abscheideverfahren zur Reduzierung der Defektdichte im Halbleitermaterial zu verwenden. Ein derartiges Verfahren wird oftmals als LEO-Verfahren (Lateral Epitaxial Overgrowth) oder FLOG-Verfahren (Epitaxial Lateral Overgrowth) bezeichnet und ist beispielsweise aus Song et al., phys. stat. sol. (a) 180, 247 (2000), bekannt. Hierin ist die Herstellung einer Galliumnitrid-Schicht auf einem Saphirsubstrat beschrieben. Auf dem Saphirsubstrat wird zunächst eine dünne Initialschicht (seed layer) und darauf eine streifenförmige Siliziumnitrid-Maskenschicht aufgebracht. Bei der nachfolgenden Abscheidung von Trimethylgallium und Ammoniak wächst zunächst eine Mehrzahl von Galliumnitrid-Schichten zwischen den Maskenstreifen auf. Sobald die Galliumnitrid-Schichten die Dicke der Maskenschicht erreicht haben, werden die Epitaxie-Parameter so eingestellt, dass neben dem vertikalen Wachstum ein laterales Wachstum auftritt. Somit wird die Maskenschicht von den Galliumnitrid-Schichten lateral überwachsen. Dieser Prozeß wird fortgesetzt, bis eine geschlossene Galliumnitrid-Schicht entsteht.
Es hat sich gezeigt, dass die Versetzungsdichte in der durch laterales Überwachsen hergestellten Galliumnitrid-Schicht vorteilhaft gering ist und sich insbesondere gegenüber einer auf dem Saphirsubstrat unmittelbar aufgewachsenen Schicht durch eine höhere Kristallqualität auszeichnet.
Jedoch entstehen bei diesen Verfahren mit koaleszierenden ELOG-Schichten vergleichsweise große Schichtdicken (ca. 3–10 μm), so dass insbesondere bei Verwendung von SiC-Substraten die Gefahr einer Rissbildung sehr groß ist und folglich optoelektronische Bauelemente in einer ausreichenden Qualität nur schwer herstellbar sind.
Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips anzugeben, das eine verbesserte Ausbeute und/oder qualitativ hochwertigere Halbleiterchips ermöglicht. Weiterhin soll ein in Massenfertigung herstellbarer elektronischer Halbleiterkörper angegeben werden, dessen Kristallqualität gegenüber den herkömmlich in der Massenfertigung erzielbaren Kristallqualitäten verbessert ist.
Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruches 1 gelöst.
Vorteilhafte Ausführungsformen und bevorzugte Weiterbildungen des Verfahrens und des Halbleiterkörpers sind in den abhängigen Patentansprüchen angegeben.
Ein Verfahren gemäß der Erfindung weist folgende Verfahrensschritte auf:

(a) Aufbringen einer Maskenschicht auf ein Substrat, die mehrere Fenster zum Substrat aufweist und auf die sich ein auf dem Substrat abzuscheidendes Halbleitermaterial nur sehr schlecht oder überhaupt nicht abscheiden lässt,
(b) Aufwachsen des Halbleitermaterials, beispielsweise als einzelne Schicht oder als Schichtenstruktur mit mehreren unterschiedlichen Schichtbestandteilen und/oder nacheinander aufgebrachten Schichten, auf das Substrat, derart, dass das Halbleitermaterial die Maskenschicht ausgehend von den Fenstern überwächst und jeweils zwischen benachbarten Fenstern über der Maskenschicht zusammenwächst und dort einen Koaleszenzbereich bildet,
(c) Aufwachsen einer Bauelement-Schichtenfolge auf das Halbleitermaterial,
(d) Vereinzeln des Verbundes aus Substrat, Maskenschicht, Halbleitermaterial und Bauelement-Schichtenfolge entlang eines jeden der Koaleszenzbereiche, wobei
– das Substrat aus einem Material besteht, dessen thermischer Ausdehnungskoeffizient kleiner ist als der Ausdehnungskoeffizient des Halbleitermaterials und/oder der Bauelementschichtenfolge,
– vor dem Schritt (d) der Verbund unter die Wachstumstemperatur abgekühlt wird, und wobei
– beim Abkühlen aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten entstehende Zugspannungen im Halbleitermaterial und in der Bauelementschichtenfolge ausgenutzt werden, so dass Risse gezielt in den Koaleszenzbereichen erzeugt werden.

Das Substratmaterial wird vorteilhafterweise so ausgewählt, dass der thermische Ausdehnungskoeffizient des Substrates viel kleiner ist als der thermische Ausdehnungskoeffizient des Halbleitermaterials oder der Bauelement-Schichtenfolge. Dies kann dazu genutzt werden, zumindest in der Bauelement-Schichtenfolge thermisch bedingte Risse zu generieren, die sich in das Halbleitermaterial fortsetzen und bis zur Maskenschicht oder gar bis zum Substrat reichen können. Hierzu werden die beim Abkühlen aufgrund von unterschiedlichen thermischen Ausdehnungskoeffizienten entstehenden Zugspannungen im Halbleitermaterial und in der Bauelement-Schichtenfolge aus genützt, um Risse gezielt an vorbestimmten Stellen zu erzeugen. Die Zugspannungen im Halbleitermaterial oder in der Bauelement-Schichtenfolge sorgen dafür, dass nach dem Auftreten von Rissen die Rissbreiten vergrößert werden und die Risse tiefer in das Halbleitermaterial bzw. die Bauelement-Schichtenfolge eindringen. Vorzugsweise reichen die Risse bis zur Maskenschicht.
Vorzugsweise wird ein Substrat verwendet, dessen Dicke größer ist als die Gesamtschichtdicke des Halbleitermaterials zusammen mit der Bauelement-Schichtenfolge. Dadurch wird erreicht, dass Risse bevorzugt im Halbleitermaterial oder in der Bauelement-Schichtenfolge entstehen.
Materialien wie Silizium, Siliziumkarbid, Spinell oder Saphir eignen sich beispielsweise als Substrat-Material. Bevorzugt wird ein Substrat aus Silizium bzw. ein Silizium-haltiges Substrat verwendet. Silizium ist kostengünstig und hat relativ zu vielen anderen Halbleitermaterialien einen deutliche kleineren thermischen Ausdehnungskoeffizient.
Vorzugsweise wird zum Aufwachsen des Halbleitermaterials ein ELOG-Verfahren verwendet. Durch das laterale Wachstum und das Zusammenwachsen von Halbleitermaterial aus getrennten Bereichen des Substrats wird im Halbleitermaterial ein Koaleszenzbereich gebildet. Der Koaleszenzbereich ist derjenige Bereich, in dem die aufwachsenden Schichten aus zumindest zwei verschiedenen benachbarten Fenstern aufeinandertreffen und zusammenwachsen.
Ein solcher Koaleszenzbereich weist insbesondere eine höhere Versetzungsdichte auf. Die Koaleszenzbereiche rufen korrespondierende Defektbereiche in der Bauelement-Schichtenfolge hervor.
Das erfindungsgemäße Verfahren nützt die Koaleszenzbereiche und/oder die Defektbereiche als Schwachstellen im Verbund als Risszonen. Beim Abkühlen des Verbundes aus Substrat, Maskenschicht, Halbleitermaterial und Bauelement-Schichtenfolge entstehen Risse bevorzugt in Koaleszenzbereichen und/oder Defektbereichen. So bleiben die für die fertigen Bauelemente bestimmten Bereiche des Verbundes möglichst erhalten. Dies führt zu einer Verbesserung der Ausbeute an hochqualitativen Epitaxieschichten. Durch die Kombination einer verbesserten Halbleiter-Ausbeute und der Möglichkeit, billigere Substrate wie Silzium zu verwenden, wird das erfindungsgemäße Verfahren besonders kostengünstig für die Massenfertigung.
Bei dem lateralen Wachstum des Halbleitermaterials über die Maskenschicht wird vorzugsweise ein Spalt zwischen der Maskenschicht und dem Halbleitermaterial gebildet, der nach dem Zusammenwachsen des Halbleitermaterials aus benachbarten Fenstern zu einer Kavität zwischen der Maskenschicht und dem Halbleitermaterial führt. Diese Kavität unterstützt den späteren Vereinzelungsprozeß, indem er nach dem Auftreten der Risse die Entspannung des Verbundes unterstützt.
Bevorzugt wird das Halbleitermaterial und/oder die Bauelement-Schichtenfolge mittels eines MOVPE-Verfahrens aufgewachsen. Dabei entstehen zunächst mehrere pyramidenähnliche, py ramidenartige, pyramidenstumpfähnliche und/oder pyramidenstumpfartige Strukturen auf dem Substrat. Durch geeignete Einstellung der Wachstumsbedingungen wird ein bevorzugtes Wachstum in Facettenrichtung dieser Strukturen erreicht, d. h., das Haupt-Wachstum des Halbleitermaterials erfolgt im wesentlichen in einer Richtung, die senkrecht zu den Facetten der Strukturen verläuft. Demzufolge werden die Bereiche zwischen den pyramidenähnlichen Strukturen durch laterales Wachstum gefüllt was schließlich zum Zusammenwachsen des Halbleitermaterials über der Maskenschicht zwischenbenachbar ten Fenstern führt.
Vorzugsweise weist das Halbleitermaterial nach dem Zusammenwachsen eine weitgehend planare Oberfläche auf. Somit ist bevorzugt ein weitgehend gitterangepaßtes Halbleitermaterial mit wenig Kristallstörungen bzw. -defekten als Grundlage für das Wachstum der Bauelement-Schichtenfolge bereitgestellt.
Damit diese Wachstums-Grundlage möglichst nicht gestört wird, wird zwischen den Verfahrensschritten (b) und (c) vorzugsweise keine Temperaturänderung durchgeführt, die zu einer Rissbildung im Halbleitermaterial führen könnte.
Beim Abkühlen des Verbundes auf eine zu dessen Weiterverarbeitung geeigneten Temperatur, was vorzugsweise vor dem Verfahrensschritt (d) erfolgt, entstehen in der Regel die Risse in den Defektbereichen der Bauelement-Schichtenfolge, die vorteilhafterweise die Vereinzelung des Verbundes unterstützen.
In einer bevorzugten Ausführungsform wird vor dem Aufwachsen des Halbleitermaterials auf das Substrat eine Buffer-Schicht aufgebracht. Diese Buffer-Schicht dient unter anderem dazu, die Kristallqualität des Halbleitermaterials zu verbessern. Die Buffer-Schicht kann vor oder nach dem Aufbringen der Maskenschicht auf das Substrat aufgebracht werden. Wenn die Buffer-Schicht vor der Maskenschicht aufgebracht wird, erfolgt dies vorzugsweise ganzflächig auf dem Substrat. Die Maskenschicht wird in diesem Fall auf die Buffer-Schicht aufgebracht. Wenn sie dagegen nach der Maskenschicht aufgebracht wird, erfolgt dies beispielsweise lediglich in den Fenstern der Maskenschicht 3 auf dem Substrat.
Vorzugsweise wird eine Maskenschicht verwendet, die Siliziumnitrid enthält.
In einer weiteren vorteilhaften Ausführungsform weist die Maskenschicht eine gitterartige bzw. netzartige Struktur auf. Die Fenster in dieser gitterartigen bzw. netzartigen Maskenschicht entsprechen vorzugsweise dem gewünschten Chipraster. Die Fenster der Maskenschicht können dreieckig, viereckig, kreisförmig und/oder hexagonal ausgebildet werden. Andere Formen und Gestaltungen der Fenster sind ebenfalls möglich.
Die die Gitterstruktur bildenden Stege haben vorzugsweise eine Breite, die in der Größenordnung der Breite der Trennstrukturen zur Vereinzelung des Verbundes aus Substrat, Halbleitermaterial und Bauelement-Schichtfolge liegt. Trennstrukturen sind Strukturen, die den Vereinzelungsprozeß unterstützen, wie Sägegräben, Ätzgräben oder andere Bereiche des Verbundes, die für die Vereinzelung geopfert werden.
In einer bevorzugten Ausführungsform wird in den Defektbereichen von der Oberfläche der Bauelement-Schichtenfolge her, die vom Substrat abgewandt ist, jeweils mindestens ein Riss-Initiator erzeugt. Die Riss-Initiatoren werden vorzugsweise vor dem Abkühlen des Verbundes vorzugsweise in situ durch selektives Ätzen erzeugt.
In einer weiteren bevorzugten Ausführungsform werden vor der Vereinzelung die Rissregionen, Koaleszenzbereiche und/oder Defektbereiche mittels Ätzen entfernt. Alternativ können diese Bereiche nach dem Vereinzeln entfernt werden.
Das Halbleitermaterial kann eine einzige Epitaxie-Schicht oder eine Mehrzahl von Epitaxie-Schichten aus verschiedenen Halbleiterverbindungen aufweisen.
Die Bauelement-Schichtenfolge enthält vorzugsweise zumindest einen aktiven Bereich, der elektromagnetische Strahlung emittiert.
Der elektronische Halbleiterkörper ist ein optoelektronischer, insbesondere ein strahlungsemittierender Halbleiterchip. Besonders geeignet ist das Verfahren zum Herstellen von Lumineszenzdioden oder Laserdioden.
Das Verfahren ist besonders zum Aufwachsen einer Bauelement-Schichtenfolge geeignet das eine Verbindung von Elementen der dritten und fünften Hauptgruppe, besonders bevorzugt ein Nitrid-Verbindungshalbleitermaterial wie zum Beispiel GaN, AlN, InGaN, AlGaN, AlInN und/oder AlInGaN enthält. Das Halbleitermaterial ist vorzugsweise als eine Halbleiterschicht bzw. eine Halbleiter-Schichtenfolge ausgebildet. Bevorzugt werden das Halbleitermaterial und/oder die Bauelement-Schichtenfolge epitaktisch aufgewachsen.
Weitere Vorteile, bevorzugte Ausführungsformen und Weiterbildungen des Verfahrens und des elektronischen Halbleiterkörpers ergeben sich aus den im Folgenden in Verbindung mit den 1a bis 4c erläuterten Ausführungsbeispielen. Es zeigen:
1a bis 1i eine schematische Darstellung eines Verfahrensablaufes gemäß einem ersten Ausführungsbeispiel,
2a bis 2e eine schematische Darstellung eines Verfahrensablaufes gemäß einem zweiten Ausführungsbeispiel,
3a bis 3d eine schematische Darstellung eines Verfahrensablaufes gemäß einem dritten Ausführungsbeispiel, und
4a bis 4c jeweils eine perspektive Darstellung eines Abschnittes eines Substrates und eine strukturierte Maskenschicht zu einem Verfahrensstadium des ersten Ausführungsbeispieles.
In den Ausführungsbeispielen und Figuren sind gleiche oder gleichwirkende Bestandteile jeweils mit den gleichen Bezugszeichen versehen. Die dargestellten Schichtdicken sind nicht als maßstabsgerecht anzusehen. Sie sind vielmehr zum besseren Verständnis übertrieben dick und nicht mit den tatsächlichen Dickenverhältnissen zueinander dargestellt.
Bei dem in den 1a bis 1i schematisch dargestellten Verfahrensablauf wird zunächst auf einem Substrat 1 eine Maskenschicht 3 hergestellt. Die Maskenschicht weist eine Gitterstruktur mit dem gewünschten Raster der herzustellenden Halbleiterchips auf. Das Substrat 1 besteht beispielsweise aus Siliziumcarbid oder aus Silizium. Die Maskenschicht 3 kann aus einem dielektrischen Material wie z. B. Siliziumnitrid bestehen. Wichtig ist, dass sich ein auf dem Substrat 1 abzuscheidendes Halbleitermaterial 5 nicht oder nur sehr schlecht auf die Maskenschicht 3 abscheiden läßt. Bevorzugt weist die Maskenschicht 3 dreieckige Gitteröffnungen 4 (im Folgenden Fenster genannt) zu einer unter der Maskenschicht 3 liegenden Schicht hin, vorliegend zum Substrat hin, auf (man vergleiche die 4a und 4c). Andere Gestaltungen, wie zum Beispiel kreisförmige, hexagonale, viereckige oder andersartig vieleckige Gitteröffnungen (man vergleiche die 4b), sind auch denkbar.
Die Fenster 4 bestimmen im Wesentlichen die Form und Kantenlänge der herzustellenden Halbleiterchips, das heißt das Chip-Raster, das heißt die Kantenlänge der Chips. Vorliegend werden dreieckige Halbleiterchips hergestellt.
In den Fenstern 4 kann eine dünne Buffer-Schicht 2, die beispielsweise aus Galliumnitrid besteht und beispielsweise 2 μm dick ist, aufgebracht werden (man vergleiche 1b). Eine solche Buffer-Schicht wird häufig als Seedlayer bezeichnet. Auf eine solche Buffer-Schicht 2 kann unter Umständen aber auch verzichtet werden.
Das Halbleitermaterial 5, zum Beispiel mit der Zusammensetzung In_xAl_yGa_1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1, bevorzugt GaN oder AlGaN mit sehr geringem Al-Gehalt (z. B. unter 5% auf dem Ga-Platz), wird beispielsweise mittels metallorganischer Gasphasenepitaxie (MOVPE) in den Fenstern 4 auf die Buffer-Schicht 2 aufgewachsen (man vergleiche 1c). Zunächst werden dreidimensionale, vorzugsweise pyramidenartige oder -ähnliche Strukturen auf die Buffer-Schicht 2 aufgewachsen. Die Wachstumstemperatur beträgt dabei etwa 1000°C. Die weiteren Wachstumsbedingungen für das Aufwachsen von solchen Strukturen sind dem Fachmann beispielsweise aus S. Nakamura et al., The Blue Laser Diode, Springer-Verlag, 1997 bekannt und werden von daher an dieser Stelle nicht näher erläutert.
Nachfolgend werden die Wachstumsbedingungen derart eingestellt (zum Beispiel geänderter Wachstumsdruck, geändertes V/III-Verhältnis, geänderte Wachstumstemperatur und/oder Zuschalten von Cp₂Mg und/oder TMIn), dass ein laterales Wachstum in der Facettenrichtung der dreidimensionalen Strukturen dominiert und die pyramidenähnlichen Strukturen weitestgehend planarisiert werden.
Verfahren zum lateralen Wachstum sind beispielsweise in den Druckschriften Phys. Stat. Sol. (b) 227(2001), No. 1, S. 1–43, Applied Physics Letters (1998), Vol. 73, Number 9, p. 1179–1181, Phys. Stat. Sol. (a) 180(2000), S. 247–250 und MRS Internet J. Nitride Semicond. Res. 4S1, G3.38 (1999) beschrieben.
Dieses laterale Wachstum ist in den 1d und 1e veranschaulicht. Das Halbleitermaterial 5 wächst aus den Fenstern 4 auf und überwächst im weiteren Verlauf die Maskenschicht 3. Zwischen der Maskenschicht 3 und dem Halbleitermaterial 5 entsteht ein Spalt 8 (man vergleiche 1d und 1e). Über der Maskenschicht 3 wächst das Halbleitermaterial 5 aus benachbarten Fenstern 4 zusammen. In den Figuren ist der Spalt 8 übertrieben groß dargestellt. In den Bereichen über der Maskenschicht 3, in denen das Halbleitermaterial 5 aus benachbarten Fenstern 4 zusammengewachsen ist, sind Koaleszenzbereiche 6 (durch gestrichelte Linien angedeutet) gebildet (1e). Durch diese Koaleszenzbereiche verlaufen die Trennlinien (angedeutet durch die gestrichelte Linie 60) für die spätere Vereinzelung eines auf dem Substrat 1 hergestellten Schichtenverbundes.
Andere epitaktische Wachstumsverfahren, die ELOG oder ein ähnliches Wachstum ermöglichen, können alternativ vorgesehen sein.
Der Koaleszenzbereich 6 weist im Vergleich zum übrigen Halbleitermaterial eine erhöhte Defektdichte auf. Dies führt beim späteren Abkühlprozeß vorzugsweise zur Rissbildung in diesen Bereichen, da hier aufgrund der Kristallstörungen keine homogene Kräfteverteilung im Volumen erfolgt.
Nach dem Zusammenwachsen wird durch weiteres Aufwachsen von Halbleitermaterial 5 eine für das Aufwachsen einer Bauelement-Schichtenfolge 9 geeignete bevorzugt planare oder weitgehend planare Oberfläche 7 des Halbleitermaterials 5 gebildet. Auf dieser vom Substrat 1 abgewandten Oberfläche 7 des Halbleitermaterials 5 wird nachfolgend die Bauelement-Schichtenfolge 9 aufgewachsen (1f), vorzugsweise ohne dass vorher eine Temperatur-Änderung stattfindet, die eine Rissbildung im Halbleitermaterial 5 verursachen könnte.
Beim Aufwachsen der Bauelement-Schichtenfolge 9 setzen sich die Kristallstörungen aus den Koaleszenzbereichen 6 des Halbleitermaterials 5 in die Bauelement-Schichtenfolge 9 fort. Diese Kristallstörungen rufen in der Bauelement-Schichtenfolge Defektbereiche 10 hervor, die mit den jeweiligen Koaleszenzbereichen 6 korrespondieren.
Die thermische Ausdehnung des Substrat-Materials ist kleiner als die thermische Ausdehnung des Halbleitermaterials 5 bzw. der Bauelement-Schichtenfolge 9. Neben den weiter oben bereits genannten Materialien SiC und Silizium ist für gewisse Halbleitermaterialsysteme beispielsweise auch Saphir ein geeignetes Substratmaterial.
Der Zustand des Verbundes aus Substrat 1, Maskenschicht 3, Halbleitermaterial 5 und Bauelement-Schichtenfolge 9 während des Abkühlens ist in 1g übertrieben dargestellt. Die unterschiedlichen thermischen Ausdehnungen von Substrat 1 und Halbleitermaterial 5 und Bauelement-Schichtenfolge 9 führen dazu, dass sich der Verbund krümmt. Und zwar derart, dass dieser auf der Seite der Bauelement-Schichtenfolge 9 konkav und auf der Seite des Substrats 1 konvex ist. Die dafür verantwortlichen Kräfte sind in 1g durch die Pfeile 16 und 17 angedeutet. Im Halbleitermaterial 5 und in der Bauelement- Schichtenfolge 9 treten daher Zugspannungen auf, die in 1g durch die Pfeile 18 angedeutet sind.
Die Höhe der Zugspannungen beispielsweise in der Bauelement-Schichtenfolge ist u. a. vom Unterschied in den thermischen Ausdehnungen von Substrat und Halbleitermaterial/Bauelement-Schichtenfolge abhängig. Je größer dieser Unterschied ist, umso größer sind i. d. R. die Zugspannungen.
Die Dicke des Substrats 1 liegt beispielsweise zwischen 100 μm und 500 μm und die Gesamtdicke des Haleitermaterials 5 und die Bauelement-Schichtenfolge 9 liegt beispielsweise zwischen 2 μm und 20 μm.
Die Zugspannungen verursachen Risse 13 im Halbleitermaterial 5 und in der Bauelement-Schichtenfolge 9, und zwar bevorzugt in den Defektbereichen 9. Diese Bereiche werden im Zuge der Vereinzelung des Verbundes in einzelne Halbleiterkörper zumindest größtenteils entfernt. Die Risse 13 treten bevorzugt in Bereichen des Halbleitermaterials 5 und der Bauelement-Schichtenfolge 9 auf, die kaum eine oder überhaupt keine Rolle für die Leistung bzw. Qualität der späteren Halbleiterkörper spielen, die in den meisten Fällen sogarin weiteren Verfahrensschritten vom Verbund entfernt werden.
Wenn die Risse 13 bis zum Spalt 8 reichen, entspannt sich der Verbund (man vergleiche 1h) und es entstehen in der Bauelement-Schichtenfolge 9 und im Halbleitermaterial 5 offene Spalte 130, die bis zur Maskenschicht 3 reichen. Die Bereiche des Halbleitermaterials 5 und der Bauelement-Schichtenfolge 9, die unmittelbar an einen solchen Riss angrenzen, werden als Rissregionen 14 bezeichnet.
Der Verbund kann nun nach herkömmlichen Methoden beispielsweise mittels Durchtrennen der Maskenschicht 3 und des Substrats 1 zu Halbleiterkörpern vereinzelt werden. Bei der Vereinzelung kann die Maskenschicht 3 vollständig oder nur teil weise entfernt werden. Halbleiterkörper mit oder ohne Reste der Maskenschicht 3 sind möglich.
Optional können die Rissregionen 14, Koaleszenzbereiche 6 und/oder die Defektbereiche 10 vor der Vereinzelung des Verbundes mittels Ätzen entfernt werden.
Soweit nichts anderes angegeben ist, gelten die obigen Ausführungen zum ersten Ausführungsbeispiel auch für die weiteren Ausführungsbeispiele.
In den 2a bis 2e sind die ersten Verfahrensschritte eines alternativen Verfahrensablaufs gemäß einem zweiten Ausführungsbeispiel schematisch dargestellt. Das zweite Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel insbesondere dadurch, dass die Buffer-Schicht 2 vor dem Aufbringen der Maskenschicht 3 auf das Substrat 1 aufgebracht wird.
Wie in 2a dargestellt, wird zunächst eine Buffer-Schicht 2 flächig auf das Substrat 1 aufgebracht, beispielsweise mittels eines Epitaxieverfahrens. Auf die Buffer-Schicht 2 wird die Maskenschicht 3 aufgebracht. Die Maskenschicht 3 kann mittels Phototechnik strukturiert werden. Wie beim ersten Ausführungsbeispiel, kann die Maskenschicht 3 eine gitterartige bzw. netzartige Struktur aufweisen. Die Maskenschicht 3 weist folglich Fenster 4 zur Buffer-Schicht 2 auf.
Wie beim ersten Ausführungsbeispiel, wird das Halbleitermaterial 5 auf die Buffer-Schicht 2 aufgewachsen (2c) und die Maskenschicht 3 lateral überwachsen (2d), bis das Halbleitermaterial 5 eine geeignete bevorzugt planare Oberfläche 7 zum Aufwachsen der Bauelement-Schichtenfolge aufweist (2e).
Die übrigen Verfahrensschritte erfolgen analog zum Ausführungsbeispiel gemäß den 1a bis 1i.
Um das Auftreten von Rissen während des Abkühlens besser zu kontrollieren bzw. um den Ort von Rissen sicherer zu bestimmen, können im Verbund Riss-Initiatoren 12 erzeugt werden (3a), bevorzugt vor dem Abkühlen zur Vereinzelungs-Temperatur. Vorzugsweise werden Riss-Initiatoren 12 in der vom Substrat 1 abgewandten Oberfläche 11 der Bauelement-Schichtenfolge 9 im Defektbereich 10 erzeugt (3b). Solche Riss-Initiatoren 12 sind grundsätzlich Störungen in der Gitterstruktur der Bauelement-Schichtenfolge 9 auf der Oberfläche 11 und stellen eine Schwachstelle in der Bauelement-Schichtenfolge 9 dar. Die Riss-Initiatoren 12 können gezielt im Defektbereich 10 erzeugt werden. Sie unterstützen eine gezielte Bildung von Rissen 13 exakt in den Defektbereichen 10 und verringern die Gefahr von Rissen irgendwoanders im Halbleitermaterial 5 oder in der Bauelement-Schichtenfolge 9.
Vorzugsweise werden die Riss-Initiatoren 12 erzeugt, bevor eine Temperatur-Änderung erfolgt, die zur Rissbildung im Halbleitermaterial 5 bzw. in der Bauelement-Schichtenfolge 9 führen kann. Die Riss-Initiatoren 12 werden beispielsweise durch selektives Ätzen, insbesondere durch selektives in situ Ätzen im Epitaxiereaktor, erzeugt. Sie können in den Defektbereichen 10 jeweils durchgehend sein (beispielsweise als durchgehende Gräben) oder als unterbrochene Strukturen entlang von Defektbereichen 10 ausgebildet sein, beispielsweise als voneinander getrennte Gräben oder Löcher mit unterschiedlichen Querschnitten. Die in 3b ersichtlichen Riss-Initiatoren 12 sind bevorzugt als durchgehende Gräben mit einem beispielsweise keilförmigen Querschnitt ausgebildet. Andere Querschnitte der Riss-Initiatoren sind denkbar und können von der Art der Erzeugung und/oder vom Material abhängen.
Der nach Auftreten der Risse 13 und Spalte 130 entspannte Verbund ist in 3d dargestellt. Danach kann der Verbund, wie bereits weiter oben im Zusammenhang mit dem ersten Ausführungsbeispiel beschrieben, weiterverarbeitet und vereinzelt werden.
Die 4a und 4b zeigen zwei Beispiele einer strukturierten Maskenschicht 3 auf einem Substrat 1 (vgl. 1a). 4c ist ein vergrößerter Ausschnitt der Struktur von 4a. Für eine Herstellung von Nitrid-Verbindungshalbleiterstrukturen werden bevorzugt dreieckige Fenster verwendet. Dreieckige Fenster sind insbesondere für GaN-basierende Materialien geeignet, da die Kristallstruktur von GaN hexagonal ist. Wenn GaN mit der c-Achse senkrecht zur Substrat-Oberfläche gewachsen ist, entsteht in der Richtung der c-Achse eine dreizählige Symmetrie. Die Spaltflächen schließen einen Winkel von 60° (oder ca. 60°) ein. Beim Abkühlen des GaN treten aufgrund der Kristallstruktur in der Regel Risse auf, die dieser dreizähligen Symmetrie entsprechen. Daher sind dreieckige Fenster besonders bevorzugt. GaN wird vorzugsweise beim erfindungsgemäßen Verfahren mit der c-Achse senkrecht zur Substrat-Oberfläche gewachsen.
Die dreieckigen Fenster 4 gemäß 4a entsprechen im wesentlichen der Grundrissform der vorgesehenen Halbleiterkörper nach dem Vereinzeln. Die Gitterstruktur der Maskenschicht 3 entspricht demnach dem Chip-Raster auf dem Verbund aus Substrat 1, Halbleitermaterial und Bauelement-Schichtenfolge.
Zwischen den Fenstern 4 sind Stege der Maskenschicht ausgebildet, deren Breite b hier mindestens der Breite der Trennstrukturen entspricht (4c). Trennstrukturen sind beispielsweise Säge- oder Ätzgräben, die zur oder während der Vereinzelung erzeugt werden. Die Breite der Stege kann alternativ größer oder kleiner sein als die der Trennstrukturen.
Mit Hilfe des erfindungsgemäßen Verfahrens können Halbleiterkörper hoher Kristallqualität hergestellt werden. Zudem kann die Fertigungs-Ausbeute verbessert werden, in dem defektreiche bzw. unbrauchbare Bereiche des Halbleitermaterials für den Vereinzelungsprozeß geopfert werden und dabei entfernt werden.
Das Verfahren kann auch bei anderen Material-Systemen eingesetzt werden, bei denen ähnliche Problemstellungen existieren.

Claims

Verfahren zum Herstellen einer Mehrzahl von Halbleiterkörpern, das zumindest die folgenden Verfahrensschritte umfasst: (a) Ausbilden einer Maskenschicht (3) auf einem Substrat (1), die mehrere Fenster (4) zum Substrat (1) aufweist und auf die sich ein Halbleitermaterial (5) im Vergleich zum Substrat wesentlich schlechter aufwachsen lässt, (b) Aufwachsen des Halbleitermaterials (5) auf das Substrat (1), derart, dass es die Maskenschicht (3) ausgehend von den Fenstern (4) überwächst und jeweils zwischen benachbarten Fenstern (4) über der Maskenschicht (3) zusammenwächst und dort einen Koaleszenzbereich (6) bildet, (c) Aufwachsen einer Bauelement-Schichtenfolge (9) auf das Halbleitermaterial (5), (d) Vereinzeln des Verbundes aus Substrat (1), Maskenschicht (3), Halbleitermaterial (5) und Bauelement-Schichtenfolge (9) in einzelne Halbleiterchips entlang eines jeden der Koaleszenzbereiche (6), wobei – das Substrat (1) aus einem Material besteht, dessen thermischer Ausdehnungskoeffizient kleiner ist als der Ausdehnungskoeffizient des Halbleitermaterials (5) und/oder der Bauelementschichtenfolge (9), – vor dem Schritt (d) der Verbund unter die Wachstumstemperatur abgekühlt wird, und wobei – beim Abkühlen aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten entstehende Zugspannungen im Halbleitermaterial (5) und in der Bauelementschichtenfolge (9) ausgenutzt werden, so dass Risse gezielt in den Koaleszenzbereichen (6) erzeugt werden.
Verfahren nach Anspruch 1, bei dem zwischen den Schritten (b) und (c) keine Temperaturänderung erfolgt, die zu einer Rissbildung im Halbleitermaterial (5) führen könnte.
Verfahren nach einem der vorherigen Ansprüche, bei dem die Dicke des Substrats (1) größer ist als die Gesamtdicke des Halbleitermaterials (5) und der Bauelement-Schichtenfolge (9).
Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) eine Mehrzahl von Schichten unterschiedlicher Zusammensetzungen aufweist.
Verfahren nach einem der vorherigen Ansprüche, bei dem vor Schritt (a) eine Buffer-Schicht (2) auf das Substrat (1) aufgebracht wird und die Fenster (4) der Maskenschicht (3) zur Buffer-Schicht (2) hin ausgebildet werden und das Aufwachsen des Halbleitermaterials (5) in den Fenstern (4) auf der Buffer-Schicht (2) erfolgt.
Verfahren nach mindestens einem der Ansprüche 1 bis 4, bei dem nach dem Schritt (a) in den Fenstern (4) der Maskenschicht (3) eine Buffer-Schicht (2) auf das Substrat (1) aufgebracht wird und nachfolgend das Aufwachsen des Halbleitermaterials (5) in den Fenstern (4) auf der Buffer-Schicht (2) erfolgt.
Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) unter Anwendung einer ELOG-Technik aufgewachsen wird.
Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) und/oder die Bauelement-Schichtenfolge (9) mittels eines MOVPE-Verfahrens aufgewachsen wird.
Verfahren nach Anspruch 8, bei dem in Schritt (b) in den Fenstern (4) jeweils mehrere dreidimensionale Strukturen, insbesondere pyramidenähnliche, pyramidenartige, pyramidenstumpfähnliche und/oder pyramidenstumpfartige Strukturen aufgewachsen werden.
Verfahren nach Anspruch 9, bei dem das Wachstum so eingestellt wird, dass es im Wesentlichen in einer Richtung erfolgt, die senkrecht zu den Facetten der dreidimensionalen Strukturen ist.
Verfahren nach einem der vorherigen Ansprüche, bei dem das in Schritt (b) aufgewachsene Halbleitermaterial (5) eine weitgehend plane Oberfläche (7) aufweist.
Verfahren nach einem der vorherigen Ansprüche, bei dem zwischen der Maskenschicht (3) und dem im Schritt (b) abgeschiedenen Halbleitermaterial (5) Spalte (8) entstehen.
Verfahren nach einem der vorherigen Ansprüche, bei dem die Maskenschicht (3) eine gitterartige oder eine netzartige Struktur aufweist.
Verfahren nach Anspruch 13, bei dem die Fenster (4) in der gitterartigen Maskenschicht (3) das gewünschte Chip-Raster definieren.
Verfahren nach einem der vorherigen Ansprüche, bei dem die Fenster (4) im Schritt (a) dreieckig, viereckig, kreisförmig und/oder hexagonal ausgebildet werden.
Verfahren nach einem der Ansprüche 1 bis 14, bei dem die Form und Größe der Fenster (4) die Kontur und Größe der herzustellenden Halbleiterkörper bestimmen.
Verfahren nach einem der vorherigen Ansprüche, bei dem zwischen den Fenstern (4) Stege der Maskenschicht (3) vorgesehen sind und die Stegbreiten in der Größenordnung der Breite von Trennstrukturen zur Vereinzelung des Verbundes liegen.
Verfahren nach Anspruch 17, bei dem die Trennstrukturen Sägegräben sind.
Verfahren nach einem der vorherigen Ansprüche, bei dem nach Schritt (c) auf der vom Substrat (1) abgewandten Oberfläche (11) der Bauelement-Schichtenfolge (9) in Defektbereichen (10) Riss-Initiatoren (12) erzeugt werden.
Verfahren nach Anspruch 19, bei dem die Riss-Initiatoren (12) erzeugt werden, bevor eine Temperaturänderung erfolgt, die zu einer Rissbildung in dem Halbleitermaterial (5) und/oder der Bauelement-Schichtenfolge (9) führen kann.
Verfahren nach Anspruch 19 oder 20, bei dem die Riss-Initiatoren (12) durch selektives in situ Ätzen im Epitaxiereaktor erzeugt werden.
Verfahren nach einem der vorherigen Ansprüche, bei dem nach dem Abkühlen des Verbundes jeweils in der Umgebung eines Koaleszenzbereiches (6) die Bauelement- Schichtenfolgen (9) und das Halbleitermaterial entfernt werden.
Verfahren nach einem der vorherigen Ansprüche, bei dem nach Schritt (d) ein ggf. verbliebener Koaleszenzbereich (6) und/oder Defektbereich mittels Ätzens entfernt wird/werden.
Verfahren nach einem der vorherigen Ansprüche, bei dem die Maskenschicht (3) Siliziumnitrid enthält.
Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) und/oder die Bauelement-Schichtenfolge (9) eine Verbindung von Elementen der dritten und fünften Hauptgruppe enthält.
Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) und/oder die Bauelement-Schichtenfolge (9) ein Nitrid-Verbindungshalbleitermaterial enthält.
Verfahren nach einem der vorherigen Ansprüche, bei dem das Halbleitermaterial (5) und/oder die Bauelement-Schichtenfolge (9) ein Material auf der Basis von In_xAl_yGa_1-x-yN mit 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 und x + y ≤ 1 enthält.
Verfahren nach einem der vorherigen Ansprüche, bei dem das Substrat (1) Silizium, Siliziumkarbid, und/oder Saphir enthält.