DE10238816B4 - Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen - Google Patents
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Abstract
Verfahren
zur Herstellung von Anschlussbereichen (18') einer integrierten
Schaltung (10) mit den Schritten:
Aufbringen eines Dielektrikums (12) auf die integrierte Schaltung (10);
Aufbringen einer oxidierbaren Metallisierung (13, 14, 15) auf das Dielektrikum (12) unter Vorsehen einer Kontaktierung mit einer Kontakteinrichtung (11) der integrierten Schaltung (10), welche nach dem Oxidieren nicht von Lot benetzbar ist;
ganzflächiges Aufbringen einer von Lot benetzbaren Schutzeinrichtung (16) auf die Metallisierung (13, 14, 15) zum Verhindern vom Oxidieren der darunter liegenden Metallisierung (13, 14, 15);
Strukturieren der Schutzeinrichtung (16) derart, dass sie nur in einem bestimmten Bereich um die Anschlussbereiche (18') herum entfernt wird und dort einem Oxidieren ausgesetzt ist und ansonsten auf der Metallisierung (13, 14, 15) belassen wird; und
Aufbringen von Lot auf die Schutzeinrichtung (16) in den Anschlussbereichen (18'), wobei die oxidierte Metallisierung (13, 14, 15) um die Anschlussbereiche (18') herum als Lotstopp dient.
Aufbringen eines Dielektrikums (12) auf die integrierte Schaltung (10);
Aufbringen einer oxidierbaren Metallisierung (13, 14, 15) auf das Dielektrikum (12) unter Vorsehen einer Kontaktierung mit einer Kontakteinrichtung (11) der integrierten Schaltung (10), welche nach dem Oxidieren nicht von Lot benetzbar ist;
ganzflächiges Aufbringen einer von Lot benetzbaren Schutzeinrichtung (16) auf die Metallisierung (13, 14, 15) zum Verhindern vom Oxidieren der darunter liegenden Metallisierung (13, 14, 15);
Strukturieren der Schutzeinrichtung (16) derart, dass sie nur in einem bestimmten Bereich um die Anschlussbereiche (18') herum entfernt wird und dort einem Oxidieren ausgesetzt ist und ansonsten auf der Metallisierung (13, 14, 15) belassen wird; und
Aufbringen von Lot auf die Schutzeinrichtung (16) in den Anschlussbereichen (18'), wobei die oxidierte Metallisierung (13, 14, 15) um die Anschlussbereiche (18') herum als Lotstopp dient.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und eine integrierte Schaltung mit Anschlussbereichen.
- Aus der
DE 689 27 931 T2 ist ein Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip bekannt, wobei eine Polymerschicht als Lötstoppschicht in der Umgebung von Anschlussbereichen verwendet wird. - Aus der
DE 695 00 388 T2 ist es bekannt, freiliegende Teile einer oxidierbaren bzw. korrodierbaren Metallisierung als Lötstoppschicht zu verwenden. - Die
DE 197 12 219 A1 offenbart, eine Lötstoppschicht überall mit Ausnahme im Bereich eines Lotkügelchens vorzusehen. - Aus der
DE 38 24 008 A1 ist es bekannt, lokale Lötstoppbereiche vorzusehen. - Aus der
DE 31 07 943 C2 ist ebenfalls eine Lötstoppschicht bekannt. - Die
US 5,288,951 offenbart das Vorsehen einer Schutzeinrichtung in Bereichen, wo Lotkügelchen vorzusehen sind, insbesondere im Zusammenhang mit kupferhaltigen Metallisierungen. - Halbleitervorrichtungen bzw. integrierte Schaltungen, welche in einem Flip-Chip-Aufbau vorgesehen sind, weisen zur vertikalen Kontaktierung der integrierten Schaltung mit einer Leiterplatte oder einer weiteren integrierten Schaltung in einem Stapel bzw. Stack Lotkugeln auf. Die Lotkugel ist auf einer Anschlusseinrichtung bzw. einem Pad z.B. auf einem Chip angeordnet, welche mit dem aktiven Abschnitt des Chips durch Metalleitungen bzw. Leiterbahnen, die eine Umverdrahtungseinrichtung bilden, verbunden sind. Die Anschlusseinrichtung bzw. das Pad und die Schichten sind oft aus einem Stapel plattierter Metalle, wie Kupfer, Nickel und einer Golddeckschicht, hergestellt.
- Alle Lotkugel-Anordnungen bzw. Packages bedürfen einer Art Lotstopp um die Kugel. Dieser wird benötigt, da das Lot dazu neigt, nicht nur das Löt-Pad selbst zu benetzen, sondern ebenfalls die angrenzende Umverdrahtungseinrichtung. Ohne Lotstopp-Strukturen würde das Lot während der Lotwiederverflüssigung bzw. dem Reflow wegfließen. Herkömmlicherweise wird ein Lotstopp-Lack bzw. -Harz auf die Umverdrahtung aufgebracht, welches das Lot am Wegfließen hindert.
- Wenn das Umverdrahtungs-Layout zweidimensional ist, wird der Lack normalerweise aufgebracht, insbesondere aufgeschleudert, und im nachhinein durch eine Phototechnik strukturiert. Alternativ dazu kann das Lotstopp-Material in einem Print-Prozess aufgebracht werden, wenn die Strukturgrößen groß ge nug sind. Bei dreidimensionalen Strukturen ist das Aufbringen sehr viel schwieriger. Die Adhäsion bzw. das Anhaften dieser organischen Schichten auf Gold ist nicht sehr gut, welches darin resultieren kann, dass das Lot unter den Lack läuft und abgedeckte Abschnitte der Metalleitungen bzw. Leiterbahnen benetzt. Darüber hinaus sind photobelichtbare Lacke mit der erforderlichen Temperaturstabilität teuer.
- Es ist deshalb Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für Anschlussbereiche einer integrierten Schaltung und eine integrierte Schaltung mit Anschlussbereichen bereitzustellen, durch welche ohne den Einsatz eines Lötstopp-Lacks Lot am Benetzen der gesamten Umverdrahtungseinrichtung gehindert wird.
- Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und durch eine integrierte Schaltung mit Anschlussbereichen nach Anspruch 7 gelöst.
- Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, die leicht benetzbare Deckschicht bzw. Schutzeinrichtung, welche vorzugsweise Gold aufweist, um einen Anschlussbereich herum, d.h. um ein Anschluss-Pad herum, auf welchem eine Lotkugel vorgesehen wird, zu entfernen.
- In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass die unter der Schutzeinrichtung liegende oxidierbare bzw. korrodierbare Metallisierung in einem Bereich um den Anschlussbereich herum freigelegt und passiviert, d.h. oxidiert, wird und somit als Lötstopp agieren kann.
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
- Gemäß einer weiteren bevorzugten Weiterbildung wird auf ein Dielektrikum eine Trägerschicht als Teil der Metallisierung aufgebracht, vorzugsweise aufgesputtert.
- Gemäß einer weiteren bevorzugten Weiterbildung weist die oxidierbare Metallisierung eine Leiterbahnebene und/oder eine Barriereeinrichtung auf, welche vorzugsweise elektrochemisch abgeschieden werden.
- Gemäß einer weiteren bevorzugten Weiterbildung wird zum Erzeugen der strukturierten Schutzeinrichtung die Metallisierung mit einer strukturierten Photomaske versehen, bevor die Schutzeinrichtung aufgebracht wird.
- Gemäß einer weiteren bevorzugten Weiterbildung wird die Schutzeinrichtung elektrochemisch oder durch außenstromlose Metallabscheidung abgeschieden.
- Gemäß einer weiteren bevorzugten Weiterbildung wird die Schutzeinrichtung mittels einer in einem photochemischen Prozess strukturierten Photomaske in einem Ätzschritt, vorzugsweise Nassätzschritt, strukturiert.
- Gemäß einer weiteren bevorzugten Weiterbildung weist die Trägerschicht und/oder die Leiterbahnebene Cu auf.
- Gemäß einer weiteren bevorzugten Weiterbildung weist die Metallisierung ein nicht mit Lot benetzbares Metall oder Metalloxid, vorzugsweise auf Ni-Basis, auf.
- Gemäß einer weiteren bevorzugten Weiterbildung besteht die Schutzeinrichtung aus einem korrosionsbeständigen Metall, insbesondere Au.
- Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
-
1 einen Querschnitt einer integrierten Schaltung nach einem ersten Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; -
2 einen Querschnitt einer integrierten Schaltung nach einem weiteren Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; -
3 bis7 einen Querschnitt einer integrierten Schaltung nach jeweils weiteren Verfahrensschritten zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
-
1 zeigt einen Querschnitt einer integrierten Schaltung bzw. Halbleitereinrichtung nach einem Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung. - In
1 ist eine integrierte Schaltung10 bzw. ein Halbleitersubstrat dargestellt, welches mit einer Kontaktierungseinrichtung11 versehen ist. Die Kontaktierungseinrichtung11 dient zur elektrischen Kontaktierung eines aktiven Halbleiterbereichs, z.B. mit einer Umverdrahtungseinrichtung. Auf die integrierte Schaltung10 wird ein Dielektrikum12 bzw. eine Passivierung aufgebracht, welche eine Aussparung über der Kontaktierungseinrichtung11 aufweist. Das integrierte Schaltung kann sowohl als Wafer als auch bereits als Halbleiter-Chip vorliegen. -
2 zeigt einen Querschnitt einer integrierten Schaltung nach einem weiteren Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung. - Auf die gesamte Oberfläche der integrierten Schaltung
10 ist eine Trägerschicht13 bzw. Seed Layer aufgebracht und bedeckt sowohl das Dielektrikum12 als auch die Kontaktierungseinrichtung11 . Die Trägerschicht13 wird vorzugsweise aufgesputtert und weist z.B. Ti, Al oder Cu auf. Wie in2 dargestellt, entsteht über der Kontaktierungseinrichtung11 aufgrund der im wesentlichen homogenen aufgesputterten Metallisierung13 auf der mit der Ausnehmung über der Kontaktierungseinrichtung11 versehenen Dielektrikumschicht12 ein Versatz bzw. eine wannenförmige Struktur. -
3 zeigt einen Querschnitt durch eine integrierte Schaltung nach mehreren nachfolgenden Prozessschritten zur Erläuterung einer Ausführungsform der vorliegenden Erfindung. - In
3 ist die integrierte Schaltung gemäß2 dargestellt, wobei jedoch über der Trägerschicht13 eine Leiterbahnebene14 vorgesehen ist, welche vorzugsweise Al bzw. Cu aufweist und insbesondere plattiert, d.h. elektrochemisch aufgebracht, wird, an die sich eine weitere vorzugsweise elektrochemisch aufgebrachte Metallisierung15 , welche eine Barriereschicht15 bildet, anschließt. Die Barriereschicht15 weist vorzugsweise ein oxidierbares Metall, wie beispielsweise Ni, auf. - Zum Schutz der Barriereschicht
15 vor Korrosion wird über der Barriereschicht15 eine Schutzeinrichtung16 aufgebracht, d.h. vorzugsweise elektrochemisch plattiert oder außenstromlos abgeschieden. Diese Schutzeinrichtung16 besteht aus einem korrosionsbeständigen Metall, welches vorzugsweise gut von Lot benetzt wird, und z.B. Au aufweist. Die Leiterbahnebene14 ist der primäre elektrische Leiter in der Schichtenfolge13 ,14 ,15 und16 . Die Barriereschicht15 verhindert die Migration von Atomen aus der Leiterbahnebene14 , welche vorzugsweise aus Kupfer besteht, in eine Anschlusseinrichtung16 ,18 , welche im nachfolgenden zur Kontaktierung der Umverdrahtungseinrichtung13 ,14 ,15 und16 in vertikaler Richtung vorzugsweise mit einer Leiterplatte bzw. einer weiteren integrierten Schaltung (jeweils nicht dargestellt) verbindbar ist. Die insbesondere aus Ni bestehende Barriereschicht15 ist vorzugsweise ein oxidierbares Metall, welches sobald es oxidiert ist, nicht von Lot benetzt wird. Die Schutzeinrichtung16 , vorzugsweise aus Gold, ist sehr dünn, einfach von Lot benetzbar und schützt die darunterliegende Barriereschicht15 , vorzugsweise aus Ni, vor Oxidation bzw. Korrosion. -
4 zeigt einen Querschnitt einer integrierten Schaltung nach einem weiteren Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung. In4 ist über der Schutzeinrichtung16 eine photochemisch strukturierte Photolackmaske17 gebildet, welche bei einem nachfol genden Ätzschritt, insbesondere einem Nassätzschritt, die Schutzeinrichtung16 in dem von der Photolackstruktur überdeckten Bereich vor dem Wegätzen schützt. -
5 verdeutlicht die Anordnung gemäß4 nach dem Entfernen der Schutzeinrichtung16 in von der Photolackstruktur17 unbedeckten Abschnitten, vorzugsweise mittels eines Nassätzschrittes. - In
6 ist ein Querschnitt der integrierten Schaltung gemäß5 nach dem Entfernen der Photolackmaske17 dargestellt. An einer vorbestimmten Stelle ist ein Anschlussbereich18' vorgesehen. Zumindest in einem Bereich um den Anschlussbereich18' ist die Barriereschicht15 freiliegend und damit einer Oxidation bzw. Korrosion ausgesetzt. -
7 zeigt einen Querschnitt einer integrierten Schaltung entsprechend einer Ausführungsform der vorliegenden Erfindung. - In
7 ist die integrierte Schaltung gemäß6 dargestellt, wobei jedoch auf dem Kontaktbereich18' , d.h. die strukturierte Schutzeinrichtung16 , eine Lotkugel aufgebracht ist, welche zur vertikalen Kontaktierung, z.B. einer Leiterplatte oder weiterer integrierter Schaltungen, dient. Auf diese Weise ist eine elektrische Kontaktierung der Kontaktierungseinrichtung11 mit der Anschlusseinrichtung18 , welche vorzugsweise aus einer Lotkugel besteht, über die Umverdrahtungseinrichtung13 ,14 ,15 und16 gewährleistet. - Wie in
7 punktiert dargestellt, ist gemäß der Erfindung nicht die gesamte Schutzeinrichtung16 über der Barriereeinrichtung15 entfernt worden, jedoch muss ein Bereich um den Anschlussbereich18' herum, welcher mit Lot benetzt wird, von der Schutzeinrichtung16 ausgenommen sein, d.h. in diesem Bereich um die Anschlusseinrichtung18 herum muss die Barriereschicht15 freiliegen und oxidieren können. Da das passivierte Me tall, vorzugsweise Nickel, der Barriereschicht15 nicht von Lot benetzt wird, dient es als Lotstopp-Einrichtung. - Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
- Insbesondere ist die Wahl der beschriebenen Metalle (Kupfer, Nickel, Gold, Aluminium, Titan, ...) und Schichtabfolgen beispielhaft zu sehen, wobei Ni, Cu, Al und Ti als oxidierbare Metallisierungen zu verstehen sind im Gegensatz zu Au.
-
- 10
- integrierte Schaltung
- 11
- elektrische Kontakteinrichtung zum Halbleiter
- 12
- Dielektrikum bzw. Passivierung
- 13
- Trägerschicht (seed layer), z.B. aufgesputtertes Cu
- 14
- Leiterbahnebene, z.B. elektrisch plattiertes Cu
- 15
- Barriereeinrichtung, vorzugsweise aus Ni
- 16
- Schutzeinrichtung, vorzugsweise aus Au
- 17
- strukturierter Photolack
- 18
- Anschlusseinrichtung, insbesondere Lotkugel
- 18'
- Anschlussbereiche
Claims (11)
- Verfahren zur Herstellung von Anschlussbereichen (
18' ) einer integrierten Schaltung (10 ) mit den Schritten: Aufbringen eines Dielektrikums (12 ) auf die integrierte Schaltung (10 ); Aufbringen einer oxidierbaren Metallisierung (13 ,14 ,15 ) auf das Dielektrikum (12 ) unter Vorsehen einer Kontaktierung mit einer Kontakteinrichtung (11 ) der integrierten Schaltung (10 ), welche nach dem Oxidieren nicht von Lot benetzbar ist; ganzflächiges Aufbringen einer von Lot benetzbaren Schutzeinrichtung (16 ) auf die Metallisierung (13 ,14 ,15 ) zum Verhindern vom Oxidieren der darunter liegenden Metallisierung (13 ,14 ,15 ); Strukturieren der Schutzeinrichtung (16 ) derart, dass sie nur in einem bestimmten Bereich um die Anschlussbereiche (18' ) herum entfernt wird und dort einem Oxidieren ausgesetzt ist und ansonsten auf der Metallisierung (13 ,14 ,15 ) belassen wird; und Aufbringen von Lot auf die Schutzeinrichtung (16 ) in den Anschlussbereichen (18' ), wobei die oxidierte Metallisierung (13 ,14 ,15 ) um die Anschlussbereiche (18' ) herum als Lotstopp dient. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf das Dielektrikum (
12 ) eine Trägerschicht (13 ) als Teil der Metallisierung (13 ,14 ,15 ) aufgebracht, vorzugsweise aufgesputtert, wird. - Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sowohl eine Leiterbahnebene (
14 ) als auch eine Barriereeinrichtung (15 ) als Teil der Metallisierung (13 ,14 ,15 ) auf das Dielektrikum aufgebracht, vorzugsweise elektrochemisch abgeschieden, werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Erzeugen der strukturierten Schutzeinrichtung (
16 ) die Metallisierung (13 ,14 ,15 ) mit einer strukturierten Photomaske (17 ) versehen wird, bevor die Schutzeinrichtung (16 ) aufgebracht wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schutzeinrichtung (
16 ) elektrochemisch oder durch außenstromlose Metallabscheidung abgeschieden wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schutzeinrichtung (
16 ) mittels einer in einem photochemischen Prozess strukturierten Photomaske (17 ) in einem Ätzschritt, vorzugsweise Nassätzschritt, strukturiert wird. - Integrierte Schaltung (
10 ) mit: einem Dielektrikum (12 ) auf einer integrierten Schaltung (10 ); einer oxidierbaren Metallisierung (13 ,14 ,15 ) auf dem Dielektrikum (12 ) und einer Kontaktierung mit einer Kontakteinrichtung (11 ) der integrierten Schaltung (10 ), wobei die Metallisierung (13 ,14 ,15 ) nach dem Oxidieren nicht von Lot benetzbar ist; einer strukturierten, von Lot benetzbaren Schutzeinrichtung (16 ) auf der Metallisierung (13 ,14 ,15 ) zum Verhindern einer Oxidation der darunter liegenden Metallisierung (13 ,14 ,15 ), wobei die Schutzeinrichtung (16 ) derart strukturiert ist, dass sie nur in einem bestimmten Bereich um Anschlussbereiche (18' ) herum entfernt wurde und dort einer Oxidation ausgesetzt worden ist und ansonsten auf der Metallisierung (13 ,14 ,15 ) belassen wurde; und auf die Schutzeinrichtung (16 ) in den Anschlussbereichen (18' ) aufgebrachtem Lot, wobei die oxidierte Metallisierung (13 ,14 ,15 ) um die Anschlussbereiche (18' ) herum als Lotstopp dient, so dass die Metallisierung (13 ,14 ,15 ) im von der Schutzeinrichtung (16 ) freigelegten Bereich um den Anschlussbereich (18' ) oxidiert und nicht mit Lot benetzt ist. - Integrierte Schaltung (
10 ) nach Anspruch 7, dadurch gekennzeichnet, dass auf dem Dielektrikum (12 ) eine, vorzugsweise aufgesputterte, Trägerschicht (13 ) als Teil der Metallisierung (13 ,14 ,15 ) aufgebracht ist. - Integrierte Schaltung (
10 ) nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Metallisierung (13 ,14 ,15 ) eine Leiterbahnebene (14 ), vorzugsweise mit Cu, aufweist. - Integrierte Schaltung (
10 ) nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Metallisierung (13 ,14 ,15 ) eine Barriereeinrichtung (15 ) aus einem nicht mit Lot benetzbaren Metall oder Metalloxid, vorzugsweise auf Ni-Basis, aufweist. - Integrierte Schaltung (
10 ) nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Schutzeinrichtung (16 ) ein korrosionsbeständiges Metall, vorzugsweise Au, aufweist.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10238816A DE10238816B4 (de) | 2002-08-23 | 2002-08-23 | Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen |
US10/642,092 US7087512B2 (en) | 2002-08-23 | 2003-08-15 | Method for fabricating connection regions of an integrated circuit, and integrated circuit having connection regions |
US11/383,341 US20060244109A1 (en) | 2002-08-23 | 2006-05-15 | Method for fabricating connection regions of an integrated circuit, and integrated circuit having connection regions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10238816A DE10238816B4 (de) | 2002-08-23 | 2002-08-23 | Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10238816A1 DE10238816A1 (de) | 2004-03-11 |
DE10238816B4 true DE10238816B4 (de) | 2008-01-10 |
Family
ID=31501907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10238816A Expired - Fee Related DE10238816B4 (de) | 2002-08-23 | 2002-08-23 | Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen |
Country Status (2)
Country | Link |
---|---|
US (2) | US7087512B2 (de) |
DE (1) | DE10238816B4 (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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2002
- 2002-08-23 DE DE10238816A patent/DE10238816B4/de not_active Expired - Fee Related
-
2003
- 2003-08-15 US US10/642,092 patent/US7087512B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US7087512B2 (en) | 2006-08-08 |
US20060244109A1 (en) | 2006-11-02 |
US20050250304A1 (en) | 2005-11-10 |
DE10238816A1 (de) | 2004-03-11 |
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8127 | New person/name/address of the applicant |
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8364 | No opposition during term of opposition | ||
R081 | Change of applicant/patentee |
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|
R081 | Change of applicant/patentee |
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|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |