[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE10238816B4 - Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen - Google Patents

Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen Download PDF

Info

Publication number
DE10238816B4
DE10238816B4 DE10238816A DE10238816A DE10238816B4 DE 10238816 B4 DE10238816 B4 DE 10238816B4 DE 10238816 A DE10238816 A DE 10238816A DE 10238816 A DE10238816 A DE 10238816A DE 10238816 B4 DE10238816 B4 DE 10238816B4
Authority
DE
Germany
Prior art keywords
metallization
integrated circuit
solder
protective device
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10238816A
Other languages
English (en)
Other versions
DE10238816A1 (de
Inventor
Thorsten Meyer
Harry Hedler
Barbara Vasquez
Roland Irsigler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE10238816A priority Critical patent/DE10238816B4/de
Priority to US10/642,092 priority patent/US7087512B2/en
Publication of DE10238816A1 publication Critical patent/DE10238816A1/de
Priority to US11/383,341 priority patent/US20060244109A1/en
Application granted granted Critical
Publication of DE10238816B4 publication Critical patent/DE10238816B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05005Structure
    • H01L2224/05008Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05024Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren zur Herstellung von Anschlussbereichen (18') einer integrierten Schaltung (10) mit den Schritten:
Aufbringen eines Dielektrikums (12) auf die integrierte Schaltung (10);
Aufbringen einer oxidierbaren Metallisierung (13, 14, 15) auf das Dielektrikum (12) unter Vorsehen einer Kontaktierung mit einer Kontakteinrichtung (11) der integrierten Schaltung (10), welche nach dem Oxidieren nicht von Lot benetzbar ist;
ganzflächiges Aufbringen einer von Lot benetzbaren Schutzeinrichtung (16) auf die Metallisierung (13, 14, 15) zum Verhindern vom Oxidieren der darunter liegenden Metallisierung (13, 14, 15);
Strukturieren der Schutzeinrichtung (16) derart, dass sie nur in einem bestimmten Bereich um die Anschlussbereiche (18') herum entfernt wird und dort einem Oxidieren ausgesetzt ist und ansonsten auf der Metallisierung (13, 14, 15) belassen wird; und
Aufbringen von Lot auf die Schutzeinrichtung (16) in den Anschlussbereichen (18'), wobei die oxidierte Metallisierung (13, 14, 15) um die Anschlussbereiche (18') herum als Lotstopp dient.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und eine integrierte Schaltung mit Anschlussbereichen.
  • Aus der DE 689 27 931 T2 ist ein Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip bekannt, wobei eine Polymerschicht als Lötstoppschicht in der Umgebung von Anschlussbereichen verwendet wird.
  • Aus der DE 695 00 388 T2 ist es bekannt, freiliegende Teile einer oxidierbaren bzw. korrodierbaren Metallisierung als Lötstoppschicht zu verwenden.
  • Die DE 197 12 219 A1 offenbart, eine Lötstoppschicht überall mit Ausnahme im Bereich eines Lotkügelchens vorzusehen.
  • Aus der DE 38 24 008 A1 ist es bekannt, lokale Lötstoppbereiche vorzusehen.
  • Aus der DE 31 07 943 C2 ist ebenfalls eine Lötstoppschicht bekannt.
  • Die US 5,288,951 offenbart das Vorsehen einer Schutzeinrichtung in Bereichen, wo Lotkügelchen vorzusehen sind, insbesondere im Zusammenhang mit kupferhaltigen Metallisierungen.
  • Halbleitervorrichtungen bzw. integrierte Schaltungen, welche in einem Flip-Chip-Aufbau vorgesehen sind, weisen zur vertikalen Kontaktierung der integrierten Schaltung mit einer Leiterplatte oder einer weiteren integrierten Schaltung in einem Stapel bzw. Stack Lotkugeln auf. Die Lotkugel ist auf einer Anschlusseinrichtung bzw. einem Pad z.B. auf einem Chip angeordnet, welche mit dem aktiven Abschnitt des Chips durch Metalleitungen bzw. Leiterbahnen, die eine Umverdrahtungseinrichtung bilden, verbunden sind. Die Anschlusseinrichtung bzw. das Pad und die Schichten sind oft aus einem Stapel plattierter Metalle, wie Kupfer, Nickel und einer Golddeckschicht, hergestellt.
  • Alle Lotkugel-Anordnungen bzw. Packages bedürfen einer Art Lotstopp um die Kugel. Dieser wird benötigt, da das Lot dazu neigt, nicht nur das Löt-Pad selbst zu benetzen, sondern ebenfalls die angrenzende Umverdrahtungseinrichtung. Ohne Lotstopp-Strukturen würde das Lot während der Lotwiederverflüssigung bzw. dem Reflow wegfließen. Herkömmlicherweise wird ein Lotstopp-Lack bzw. -Harz auf die Umverdrahtung aufgebracht, welches das Lot am Wegfließen hindert.
  • Wenn das Umverdrahtungs-Layout zweidimensional ist, wird der Lack normalerweise aufgebracht, insbesondere aufgeschleudert, und im nachhinein durch eine Phototechnik strukturiert. Alternativ dazu kann das Lotstopp-Material in einem Print-Prozess aufgebracht werden, wenn die Strukturgrößen groß ge nug sind. Bei dreidimensionalen Strukturen ist das Aufbringen sehr viel schwieriger. Die Adhäsion bzw. das Anhaften dieser organischen Schichten auf Gold ist nicht sehr gut, welches darin resultieren kann, dass das Lot unter den Lack läuft und abgedeckte Abschnitte der Metalleitungen bzw. Leiterbahnen benetzt. Darüber hinaus sind photobelichtbare Lacke mit der erforderlichen Temperaturstabilität teuer.
  • Es ist deshalb Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für Anschlussbereiche einer integrierten Schaltung und eine integrierte Schaltung mit Anschlussbereichen bereitzustellen, durch welche ohne den Einsatz eines Lötstopp-Lacks Lot am Benetzen der gesamten Umverdrahtungseinrichtung gehindert wird.
  • Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und durch eine integrierte Schaltung mit Anschlussbereichen nach Anspruch 7 gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, die leicht benetzbare Deckschicht bzw. Schutzeinrichtung, welche vorzugsweise Gold aufweist, um einen Anschlussbereich herum, d.h. um ein Anschluss-Pad herum, auf welchem eine Lotkugel vorgesehen wird, zu entfernen.
  • In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass die unter der Schutzeinrichtung liegende oxidierbare bzw. korrodierbare Metallisierung in einem Bereich um den Anschlussbereich herum freigelegt und passiviert, d.h. oxidiert, wird und somit als Lötstopp agieren kann.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird auf ein Dielektrikum eine Trägerschicht als Teil der Metallisierung aufgebracht, vorzugsweise aufgesputtert.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die oxidierbare Metallisierung eine Leiterbahnebene und/oder eine Barriereeinrichtung auf, welche vorzugsweise elektrochemisch abgeschieden werden.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird zum Erzeugen der strukturierten Schutzeinrichtung die Metallisierung mit einer strukturierten Photomaske versehen, bevor die Schutzeinrichtung aufgebracht wird.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Schutzeinrichtung elektrochemisch oder durch außenstromlose Metallabscheidung abgeschieden.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird die Schutzeinrichtung mittels einer in einem photochemischen Prozess strukturierten Photomaske in einem Ätzschritt, vorzugsweise Nassätzschritt, strukturiert.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Trägerschicht und/oder die Leiterbahnebene Cu auf.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die Metallisierung ein nicht mit Lot benetzbares Metall oder Metalloxid, vorzugsweise auf Ni-Basis, auf.
  • Gemäß einer weiteren bevorzugten Weiterbildung besteht die Schutzeinrichtung aus einem korrosionsbeständigen Metall, insbesondere Au.
  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1 einen Querschnitt einer integrierten Schaltung nach einem ersten Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
  • 2 einen Querschnitt einer integrierten Schaltung nach einem weiteren Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
  • 3 bis 7 einen Querschnitt einer integrierten Schaltung nach jeweils weiteren Verfahrensschritten zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1 zeigt einen Querschnitt einer integrierten Schaltung bzw. Halbleitereinrichtung nach einem Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung.
  • In 1 ist eine integrierte Schaltung 10 bzw. ein Halbleitersubstrat dargestellt, welches mit einer Kontaktierungseinrichtung 11 versehen ist. Die Kontaktierungseinrichtung 11 dient zur elektrischen Kontaktierung eines aktiven Halbleiterbereichs, z.B. mit einer Umverdrahtungseinrichtung. Auf die integrierte Schaltung 10 wird ein Dielektrikum 12 bzw. eine Passivierung aufgebracht, welche eine Aussparung über der Kontaktierungseinrichtung 11 aufweist. Das integrierte Schaltung kann sowohl als Wafer als auch bereits als Halbleiter-Chip vorliegen.
  • 2 zeigt einen Querschnitt einer integrierten Schaltung nach einem weiteren Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung.
  • Auf die gesamte Oberfläche der integrierten Schaltung 10 ist eine Trägerschicht 13 bzw. Seed Layer aufgebracht und bedeckt sowohl das Dielektrikum 12 als auch die Kontaktierungseinrichtung 11. Die Trägerschicht 13 wird vorzugsweise aufgesputtert und weist z.B. Ti, Al oder Cu auf. Wie in 2 dargestellt, entsteht über der Kontaktierungseinrichtung 11 aufgrund der im wesentlichen homogenen aufgesputterten Metallisierung 13 auf der mit der Ausnehmung über der Kontaktierungseinrichtung 11 versehenen Dielektrikumschicht 12 ein Versatz bzw. eine wannenförmige Struktur.
  • 3 zeigt einen Querschnitt durch eine integrierte Schaltung nach mehreren nachfolgenden Prozessschritten zur Erläuterung einer Ausführungsform der vorliegenden Erfindung.
  • In 3 ist die integrierte Schaltung gemäß 2 dargestellt, wobei jedoch über der Trägerschicht 13 eine Leiterbahnebene 14 vorgesehen ist, welche vorzugsweise Al bzw. Cu aufweist und insbesondere plattiert, d.h. elektrochemisch aufgebracht, wird, an die sich eine weitere vorzugsweise elektrochemisch aufgebrachte Metallisierung 15, welche eine Barriereschicht 15 bildet, anschließt. Die Barriereschicht 15 weist vorzugsweise ein oxidierbares Metall, wie beispielsweise Ni, auf.
  • Zum Schutz der Barriereschicht 15 vor Korrosion wird über der Barriereschicht 15 eine Schutzeinrichtung 16 aufgebracht, d.h. vorzugsweise elektrochemisch plattiert oder außenstromlos abgeschieden. Diese Schutzeinrichtung 16 besteht aus einem korrosionsbeständigen Metall, welches vorzugsweise gut von Lot benetzt wird, und z.B. Au aufweist. Die Leiterbahnebene 14 ist der primäre elektrische Leiter in der Schichtenfolge 13, 14, 15 und 16. Die Barriereschicht 15 verhindert die Migration von Atomen aus der Leiterbahnebene 14, welche vorzugsweise aus Kupfer besteht, in eine Anschlusseinrichtung 16, 18, welche im nachfolgenden zur Kontaktierung der Umverdrahtungseinrichtung 13, 14, 15 und 16 in vertikaler Richtung vorzugsweise mit einer Leiterplatte bzw. einer weiteren integrierten Schaltung (jeweils nicht dargestellt) verbindbar ist. Die insbesondere aus Ni bestehende Barriereschicht 15 ist vorzugsweise ein oxidierbares Metall, welches sobald es oxidiert ist, nicht von Lot benetzt wird. Die Schutzeinrichtung 16, vorzugsweise aus Gold, ist sehr dünn, einfach von Lot benetzbar und schützt die darunterliegende Barriereschicht 15, vorzugsweise aus Ni, vor Oxidation bzw. Korrosion.
  • 4 zeigt einen Querschnitt einer integrierten Schaltung nach einem weiteren Verfahrensschritt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung. In 4 ist über der Schutzeinrichtung 16 eine photochemisch strukturierte Photolackmaske 17 gebildet, welche bei einem nachfol genden Ätzschritt, insbesondere einem Nassätzschritt, die Schutzeinrichtung 16 in dem von der Photolackstruktur überdeckten Bereich vor dem Wegätzen schützt.
  • 5 verdeutlicht die Anordnung gemäß 4 nach dem Entfernen der Schutzeinrichtung 16 in von der Photolackstruktur 17 unbedeckten Abschnitten, vorzugsweise mittels eines Nassätzschrittes.
  • In 6 ist ein Querschnitt der integrierten Schaltung gemäß 5 nach dem Entfernen der Photolackmaske 17 dargestellt. An einer vorbestimmten Stelle ist ein Anschlussbereich 18' vorgesehen. Zumindest in einem Bereich um den Anschlussbereich 18' ist die Barriereschicht 15 freiliegend und damit einer Oxidation bzw. Korrosion ausgesetzt.
  • 7 zeigt einen Querschnitt einer integrierten Schaltung entsprechend einer Ausführungsform der vorliegenden Erfindung.
  • In 7 ist die integrierte Schaltung gemäß 6 dargestellt, wobei jedoch auf dem Kontaktbereich 18', d.h. die strukturierte Schutzeinrichtung 16, eine Lotkugel aufgebracht ist, welche zur vertikalen Kontaktierung, z.B. einer Leiterplatte oder weiterer integrierter Schaltungen, dient. Auf diese Weise ist eine elektrische Kontaktierung der Kontaktierungseinrichtung 11 mit der Anschlusseinrichtung 18, welche vorzugsweise aus einer Lotkugel besteht, über die Umverdrahtungseinrichtung 13, 14, 15 und 16 gewährleistet.
  • Wie in 7 punktiert dargestellt, ist gemäß der Erfindung nicht die gesamte Schutzeinrichtung 16 über der Barriereeinrichtung 15 entfernt worden, jedoch muss ein Bereich um den Anschlussbereich 18' herum, welcher mit Lot benetzt wird, von der Schutzeinrichtung 16 ausgenommen sein, d.h. in diesem Bereich um die Anschlusseinrichtung 18 herum muss die Barriereschicht 15 freiliegen und oxidieren können. Da das passivierte Me tall, vorzugsweise Nickel, der Barriereschicht 15 nicht von Lot benetzt wird, dient es als Lotstopp-Einrichtung.
  • Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
  • Insbesondere ist die Wahl der beschriebenen Metalle (Kupfer, Nickel, Gold, Aluminium, Titan, ...) und Schichtabfolgen beispielhaft zu sehen, wobei Ni, Cu, Al und Ti als oxidierbare Metallisierungen zu verstehen sind im Gegensatz zu Au.
  • 10
    integrierte Schaltung
    11
    elektrische Kontakteinrichtung zum Halbleiter
    12
    Dielektrikum bzw. Passivierung
    13
    Trägerschicht (seed layer), z.B. aufgesputtertes Cu
    14
    Leiterbahnebene, z.B. elektrisch plattiertes Cu
    15
    Barriereeinrichtung, vorzugsweise aus Ni
    16
    Schutzeinrichtung, vorzugsweise aus Au
    17
    strukturierter Photolack
    18
    Anschlusseinrichtung, insbesondere Lotkugel
    18'
    Anschlussbereiche

Claims (11)

  1. Verfahren zur Herstellung von Anschlussbereichen (18') einer integrierten Schaltung (10) mit den Schritten: Aufbringen eines Dielektrikums (12) auf die integrierte Schaltung (10); Aufbringen einer oxidierbaren Metallisierung (13, 14, 15) auf das Dielektrikum (12) unter Vorsehen einer Kontaktierung mit einer Kontakteinrichtung (11) der integrierten Schaltung (10), welche nach dem Oxidieren nicht von Lot benetzbar ist; ganzflächiges Aufbringen einer von Lot benetzbaren Schutzeinrichtung (16) auf die Metallisierung (13, 14, 15) zum Verhindern vom Oxidieren der darunter liegenden Metallisierung (13, 14, 15); Strukturieren der Schutzeinrichtung (16) derart, dass sie nur in einem bestimmten Bereich um die Anschlussbereiche (18') herum entfernt wird und dort einem Oxidieren ausgesetzt ist und ansonsten auf der Metallisierung (13, 14, 15) belassen wird; und Aufbringen von Lot auf die Schutzeinrichtung (16) in den Anschlussbereichen (18'), wobei die oxidierte Metallisierung (13, 14, 15) um die Anschlussbereiche (18') herum als Lotstopp dient.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf das Dielektrikum (12) eine Trägerschicht (13) als Teil der Metallisierung (13, 14, 15) aufgebracht, vorzugsweise aufgesputtert, wird.
  3. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sowohl eine Leiterbahnebene (14) als auch eine Barriereeinrichtung (15) als Teil der Metallisierung (13, 14, 15) auf das Dielektrikum aufgebracht, vorzugsweise elektrochemisch abgeschieden, werden.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Erzeugen der strukturierten Schutzeinrichtung (16) die Metallisierung (13, 14, 15) mit einer strukturierten Photomaske (17) versehen wird, bevor die Schutzeinrichtung (16) aufgebracht wird.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schutzeinrichtung (16) elektrochemisch oder durch außenstromlose Metallabscheidung abgeschieden wird.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schutzeinrichtung (16) mittels einer in einem photochemischen Prozess strukturierten Photomaske (17) in einem Ätzschritt, vorzugsweise Nassätzschritt, strukturiert wird.
  7. Integrierte Schaltung (10) mit: einem Dielektrikum (12) auf einer integrierten Schaltung (10); einer oxidierbaren Metallisierung (13, 14, 15) auf dem Dielektrikum (12) und einer Kontaktierung mit einer Kontakteinrichtung (11) der integrierten Schaltung (10), wobei die Metallisierung (13, 14, 15) nach dem Oxidieren nicht von Lot benetzbar ist; einer strukturierten, von Lot benetzbaren Schutzeinrichtung (16) auf der Metallisierung (13, 14, 15) zum Verhindern einer Oxidation der darunter liegenden Metallisierung (13, 14, 15), wobei die Schutzeinrichtung (16) derart strukturiert ist, dass sie nur in einem bestimmten Bereich um Anschlussbereiche (18') herum entfernt wurde und dort einer Oxidation ausgesetzt worden ist und ansonsten auf der Metallisierung (13, 14, 15) belassen wurde; und auf die Schutzeinrichtung (16) in den Anschlussbereichen (18') aufgebrachtem Lot, wobei die oxidierte Metallisierung (13, 14, 15) um die Anschlussbereiche (18') herum als Lotstopp dient, so dass die Metallisierung (13, 14, 15) im von der Schutzeinrichtung (16) freigelegten Bereich um den Anschlussbereich (18') oxidiert und nicht mit Lot benetzt ist.
  8. Integrierte Schaltung (10) nach Anspruch 7, dadurch gekennzeichnet, dass auf dem Dielektrikum (12) eine, vorzugsweise aufgesputterte, Trägerschicht (13) als Teil der Metallisierung (13, 14, 15) aufgebracht ist.
  9. Integrierte Schaltung (10) nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die Metallisierung (13, 14, 15) eine Leiterbahnebene (14), vorzugsweise mit Cu, aufweist.
  10. Integrierte Schaltung (10) nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass die Metallisierung (13, 14, 15) eine Barriereeinrichtung (15) aus einem nicht mit Lot benetzbaren Metall oder Metalloxid, vorzugsweise auf Ni-Basis, aufweist.
  11. Integrierte Schaltung (10) nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Schutzeinrichtung (16) ein korrosionsbeständiges Metall, vorzugsweise Au, aufweist.
DE10238816A 2002-08-23 2002-08-23 Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen Expired - Fee Related DE10238816B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10238816A DE10238816B4 (de) 2002-08-23 2002-08-23 Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen
US10/642,092 US7087512B2 (en) 2002-08-23 2003-08-15 Method for fabricating connection regions of an integrated circuit, and integrated circuit having connection regions
US11/383,341 US20060244109A1 (en) 2002-08-23 2006-05-15 Method for fabricating connection regions of an integrated circuit, and integrated circuit having connection regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10238816A DE10238816B4 (de) 2002-08-23 2002-08-23 Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen

Publications (2)

Publication Number Publication Date
DE10238816A1 DE10238816A1 (de) 2004-03-11
DE10238816B4 true DE10238816B4 (de) 2008-01-10

Family

ID=31501907

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10238816A Expired - Fee Related DE10238816B4 (de) 2002-08-23 2002-08-23 Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen

Country Status (2)

Country Link
US (2) US7087512B2 (de)
DE (1) DE10238816B4 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006050127A2 (en) * 2004-10-29 2006-05-11 Flipchip International, Llc Semiconductor device package with bump overlying a polymer layer
TWI251284B (en) * 2004-11-12 2006-03-11 Advanced Semiconductor Eng Redistribution layer and circuit structure thereof
US8575018B2 (en) * 2006-02-07 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump structure with multi-layer UBM around bump formation area
US9111949B2 (en) * 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
DE102013211555A1 (de) * 2013-06-19 2014-12-24 Robert Bosch Gmbh Bauelement mit Mitteln zum Reduzieren von montagebedingten mechanischen Spannungen und Verfahren zu dessen Herstellung

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3824008A1 (de) * 1988-07-15 1990-01-25 Contraves Ag Elektronische schaltung sowie verfahren zu deren herstellung
DE3107943C2 (de) * 1981-03-02 1990-10-31 Siemens Ag, 1000 Berlin Und 8000 Muenchen, De
US5288951A (en) * 1992-10-30 1994-02-22 At&T Bell Laboratories Copper-based metallizations for hybrid integrated circuits
DE68927931T2 (de) * 1989-07-26 1997-09-18 Ibm Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip
DE69500388T2 (de) * 1994-04-01 1997-10-23 At & T Corp Filmschaltungs-Metallsystem zur Verwendung in IC-Bauteilen mit Kontakthöckern
DE19712219A1 (de) * 1997-03-24 1998-10-01 Bosch Gmbh Robert Verfahren zur Herstellung von Lothöckern definierter Größe

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1169015C (zh) * 1996-05-15 2004-09-29 精工爱普生株式会社 具有涂敷膜的薄膜器件、液晶屏以及薄膜器件的制造方法
US5969427A (en) * 1998-02-05 1999-10-19 Micron Technology, Inc. Use of an oxide surface to facilitate gate break on a carrier substrate for a semiconductor device
US6130141A (en) * 1998-10-14 2000-10-10 Lucent Technologies Inc. Flip chip metallization
KR100385042B1 (ko) * 1998-12-03 2003-06-18 인터내셔널 비지네스 머신즈 코포레이션 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법
US6524346B1 (en) * 1999-02-26 2003-02-25 Micron Technology, Inc. Stereolithographic method for applying materials to electronic component substrates and resulting structures
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
JP2003037133A (ja) * 2001-07-25 2003-02-07 Hitachi Ltd 半導体装置およびその製造方法ならびに電子装置
US6465282B1 (en) * 2001-09-28 2002-10-15 Infineon Technologies Ag Method of forming a self-aligned antifuse link

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3107943C2 (de) * 1981-03-02 1990-10-31 Siemens Ag, 1000 Berlin Und 8000 Muenchen, De
DE3824008A1 (de) * 1988-07-15 1990-01-25 Contraves Ag Elektronische schaltung sowie verfahren zu deren herstellung
DE68927931T2 (de) * 1989-07-26 1997-09-18 Ibm Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip
US5288951A (en) * 1992-10-30 1994-02-22 At&T Bell Laboratories Copper-based metallizations for hybrid integrated circuits
DE69500388T2 (de) * 1994-04-01 1997-10-23 At & T Corp Filmschaltungs-Metallsystem zur Verwendung in IC-Bauteilen mit Kontakthöckern
DE19712219A1 (de) * 1997-03-24 1998-10-01 Bosch Gmbh Robert Verfahren zur Herstellung von Lothöckern definierter Größe

Also Published As

Publication number Publication date
US7087512B2 (en) 2006-08-08
US20060244109A1 (en) 2006-11-02
US20050250304A1 (en) 2005-11-10
DE10238816A1 (de) 2004-03-11

Similar Documents

Publication Publication Date Title
DE69523991T2 (de) Löt-Anschlusskontakt und Verfahren zu seiner Herstellung
DE69632969T2 (de) Verfahren zum Bilden von Loterhebungen und Loterhebungsstruktur
DE102004012845B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung, Halbleitervorrichtung, Schaltungssubstrat und elektronischer Apparat
DE69735318T2 (de) Flip-Chip-Halbleiter mit Teststruktur und seine Herstellung
DE69229661T2 (de) Verfahren zur Herstellung einer Anschlusstruktur für eine Halbleiteranordnung
DE69500388T2 (de) Filmschaltungs-Metallsystem zur Verwendung in IC-Bauteilen mit Kontakthöckern
DE102008047916B4 (de) Halbleiterbauelement mit Mehrfachschichtmetallisierung und dazugehöriges Verfahren
DE102005028951B4 (de) Anordnung zur elektrischen Verbindung einer Halbleiter-Schaltungsanordnung mit einer äusseren Kontakteinrichtung
EP1412978A2 (de) Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung
DE102011105354A1 (de) Vorrichtung mit Kontakthöckereinheiten, die ein Barrieremetall umfassen.
DE112008000592T5 (de) Chip-Kontaktierhügel aus Kupfer mit Elektromigrationskappe und Lötmittelüberzug
DE10158809B4 (de) Herstellungsverfahren für eine Leiterbahn auf einem Substrat und eine entsprechende Leiterbahn
DE69415927T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einer Höckerelectrode
DE1943519A1 (de) Halbleiterbauelement
DE102013103860A1 (de) Chipgehäuse und Verfahren zum Bilden desselben
DE10318078B4 (de) Verfahren zum Schutz einer Umverdrahtung auf Wafern/Chips
DE102011050953B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE10238816B4 (de) Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen
DE69118331T2 (de) Halbleiter-Anordnung mit einem Kontaktfleck
DE10239081B4 (de) Verfahren zur Herstellung einer Halbleitereinrichtung
DE102012107876A1 (de) Trägerplatte, Vorrichtung mit Trägerplatte sowie Verfahren zur Herstellung einer Trägerplatte
DE10241589B4 (de) Verfahren zur Lötstopp-Strukturierung von Erhebungen auf Wafern
DE10156054C2 (de) Herstellungsverfahren für eine Leiterbahn auf einem Substrat
DE102004005361B4 (de) Verfahren zur Herstellung von metallischen Leitbahnen und Kontaktflächen auf elektronischen Bauelementen
DE102016119676A1 (de) Verfahren und Halbleiterchipvorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee