[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE10227346B4 - Ferroelektrische Speichervorrichtung, die eine ferroelektrische Planarisationsschicht verwendet, und Herstellungsverfahren - Google Patents

Ferroelektrische Speichervorrichtung, die eine ferroelektrische Planarisationsschicht verwendet, und Herstellungsverfahren Download PDF

Info

Publication number
DE10227346B4
DE10227346B4 DE10227346A DE10227346A DE10227346B4 DE 10227346 B4 DE10227346 B4 DE 10227346B4 DE 10227346 A DE10227346 A DE 10227346A DE 10227346 A DE10227346 A DE 10227346A DE 10227346 B4 DE10227346 B4 DE 10227346B4
Authority
DE
Germany
Prior art keywords
layer
ferroelectric
electrodes
memory device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10227346A
Other languages
English (en)
Other versions
DE10227346A1 (de
Inventor
Kyu-Mann Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10227346A1 publication Critical patent/DE10227346A1/de
Application granted granted Critical
Publication of DE10227346B4 publication Critical patent/DE10227346B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

Ferroelektrische Speichervorrichtung, die aufweist:
mindestens zwei erste Elektroden (17), die auf einem Halbleitersubstrat ausgebildet sind;
eine erste ferroelektrische Schicht (251, 252) auf dem Halbleitersubstrat, die zwischen den ersten Elektroden (17) angeordnet ist;
eine Keimschicht (231, 232), die zwischen der ersten ferroelektrischen Schicht (251, 252) und dem Halbleitersubstrat angeordnet ist,
wobei die Keimschicht (231, 232) nicht auf den ersten Elektroden (17) angeordnet ist und wobei die Keimschicht (231, 232) aus TiO2 oder SrRuO3 gebildet ist;
eine zweite ferroelektrische Schicht (27), die auf einer oberen Oberfläche der ersten Elektroden (17) und einer oberen Oberfläche der ersten ferroelektrischen Schicht (231, 232) ausgebildet ist;
zumindest eine zweite Elektrode (29), die auf der zweiten ferroelektrischen Schicht (27) ausgebildet ist.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Speichervorrichtungen, und insbesondere ferroelektrische Speichervorrichtungen und Verfahren zur Herstellung ferroelektrischer Speichervorrichtungen.
  • Hintergrund der Erfindung
  • Ferroelektrische Materialien erfahren eine elektrische Polarisation, wenn sie einem äußeren elektrischen Feld ausgesetzt sind. Die Richtung der Polarisation kann durch Veränderungen des äußeren Feldes gesteuert werden. Wenn das äußere Feld wieder weggenommen wird, kann bei ferroelektrischen Materialien der Großteil der Polarisation erhalten bleiben. Beispiele für ferroelektrische Materialien sind PZT(Pb(Zi,Ti)O3], SBT(SrBi2Ta2O9) und andere Materialien, die eine als PerowskitStruktur bekannte ferroelektrische kristalline Struktur aufweisen. Speichervorrichtungen, welche ferroelektrische Materialien benutzen, wie beispielsweise ferroelektrische Schreib-Lese-Speicher (FRAM), sind weit verbreitet.
  • Dokument D1 ( US 6,329,166 B1 ) offenbart eine ferroelektrische RAM-Speichervorrichtung (FRAM) und ein entsprechendes Herstellungsverfahren, aufweisend eine Keimschicht über und unter einer ferroelektrischen Schicht. Die Keimschichten, welche über und unter Flächen der ferroelektrischen Schicht ausgebildet sind, können ein Imprint- bzw. Berührungsphänomen in einem ferroelektrischen Kondensator verhindern, indem die Eigenschaften der oberen und unteren Schnittstellen der ferroelektrischen Schicht gleich ausgeprägt sind. Dies wird durch Vorsehen von oberen und unteren Keimschichten erreicht, welche vor der ferroelektrischen Schicht während einer thermischen Nachbehandlung kristallisiert werden. Dies resultiert in dem Auftreten einer Kristallisierung von den oberen und den unteren Flächen zu der Mitte der ferroelektrischen Schicht hin, wobei die Eigenschaften der oberen und unteren Schnittstellen der ferroelektrischen Schicht gleich sind, wodurch die Eigenschaften des ferroelektrischen Kondensators verbessert werden.
  • Dokument D2 ( US 5,786,259 ) offenbart ein Verfahren zum Ausbilden eines Kondesators für eine integrierte Schaltungsvorrichtung, aufweisend den Schritt des Ausbildens einer ersten Leitungsschicht auf einem integrierten Schaltungssubstrat, wobei die erste Leitungsschicht einen Abschnitt des integrierten Schaltungssubstrats bedeckt und wobei ein zweiter Abschnitt des integrierten Schaltungssubstrats freigelegt ist. Eine Ätzstoppschicht wird auf der ersten Leitungsschicht ausgebildet und eine Isolierschicht wird auf der Ätzstoppschicht und im freigelegten Abschnitt des integrierten Schaltungssubstrats ausgebildet. Die Isolierschicht wird unter Verwendung der Ätzstoppschicht als ein Ätz-Endpunkt geätzt, so daß ein Abschnitt der Isolierschicht auf den zweiten Abschnitt des integrierten Schaltungssubstrats benachbart zu der ersten Leitungsschicht verbleibt, und so daß die Ätzstoppschicht freigelegt ist. Die Ätzstoppschicht wird entfernt und eine dielektrische Schicht wird auf der ersten Leitungsschicht ausgebildet. Eine zweite Leitungsschicht wird auf der ersten dielektrischen Schicht gegenüberliegend der ersten Leitungsschicht ausgebildet, so daß die erste Leitungsschicht eine untere Kondensatorelektrode definiert und die zweite Leitungsschicht eine obere Kondensatorelektrode definiert.
  • Dokument D3 ( US 6,074,885 ) offenbart ein Verfahren zum Herstellen einer Vorrichtung, aufweisend eine Bodenelektrode, welche mit einer Schicht eines ferroelektrischen dielektrischen Materials Kontakt bildet. In dem Verfahren wird eine Schicht eines ferroelektrichen Feldmaterials auf einem Substrat abgeschieden und geätzt, um einen Graben auszubilden, in welchem die Bodenelek trode ausgebildet wird. Die Bodenelektrode wird anschließend abgeschieden und eine Schicht des ferroelektrischen dielektrischen Materials wird auf der Bodenelektrode und zumindest einem Abschnitt des ferroelektrischen Feldmaterials abgeschieden. Die ferroelektrischen Schichten werden in einem Perovskitzustand abgeschieden. Diese Schichten werden in den Bereichen, welche außerhalb der Vorrichtung liegen auf das Substrat rückgeätzt.
  • Aufgabe der vorliegenden Erfindung ist es im Hinblick auf den Stand der Technik, zu ermöglichen, eine relativ ebene ferroelektrische Schicht und eine zweite Elektrode vorzusehen, was den Vorteil besitzt, daß eine Kondensatorleitung leichter im darauffolgenden Schritt verbunden werden kann. Daher ergibt sich eine Verbesserung der Kondensatoreigenschaft bei zwei benachbarten Speicherzellen.
  • Kurzfassung der Erfindung
  • Gemäß der vorliegenden Erfindung enthält eine ferroelektrische Speichervorrichtung mindestens zwei Bodenelektrodenmuster, die auf einem Halbleitersubstrat ausgebildet sind, sowie eine erste ferroelektrische Schicht und eine Keimschicht, die zwischen den Bodenelektrodenmustern angeordnet sind, und eine zweite ferroelektrische Schicht, die über dem Bodenelektrodenmuster und der ersten ferroelektrischen Schicht ausgebildet ist. Obere Oberflächen der ersten ferroelektrischen Schicht und die Bodenelektrodenmuster können im wesentlichen derart ausgerichtet sein, daß sie eine planarisierte Oberfläche vorsehen, auf welcher die zweite ferroelektrische Schicht ausgebildet werden kann. Die erste ferroelektrische Schicht dient ebenso als eine Keimschicht zum Erzeugen einer Perowskit-Struktur in den ersten und zweiten ferroelektrischen Schichten zur Verwendung als ein Kondensator in der ferroelektrischen Speichervorrichtung.
  • Die ferroelektrische Speichervorrichtung kann ferner eine Isolationszwischenschicht auf dem Halbleitersubstrat mit Speicherknotenkontaktstiften bzw. -plugs enthalten, welche die Isolationszwischenschicht durchdringen. Die Bodenelektrodenmaske kann oben auf der Isolationszwischenschicht ausgebildet werden und mit den Speicherknotenkontaktstiften elektrisch verbunden werden.
  • Gemäß weiteren Ausführungsformen der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer ferroelektrischen Speichervorrichtung vorgesehen. Zumindest zwei Bodenelektrodenmuster werden auf einem Halbleitersubstrat ausgebildet. Eine erste ferroelektrische Materialschicht und eine Keimschicht werden zwischen den Bodenelektrodenmuster ausgebildet. Eine zweite ferroelektrische Materialschicht wird auf einer oberen Oberfläche der ersten ferroelektrischen Materialschicht und dem Bodenelektrodenmustern ausgebildet. Die obere Oberfläche der ersten ferroelektrischen Materialschicht kann im wesentlichen mit der oberen Oberfläche der Bodenelektrodenmasken ausgerichtet sein.
  • Bei weiteren Ausführungsformen des Herstellungsverfahrens wird eine Bodenstruktur einer Halbleitervorrichtung, wie beispielsweise ein Transistor, auf dem Halbleitersubstrat ausgebildet. Eine Isolationszwischenschicht wird über dem Halbleitersubstrat ausgebildet und derart gemustert bzw. maskiert, daß ein Kontaktloch zu dem Halbleitersubstrat freigelegt wird. Eine Leitungsschicht wird in dem Kontaktloch ausgebildet und zum Vorsehen eines Kontaktstifts bzw. Kontaktplugs in dem Kontaktloch vorgesehen. Eine andere leitende Schicht wird über dem Kontaktplug ausgebildet und gemustert bzw. maskiert, um ein Kondensatorbodenelektrodenmuster auszubilden. Die Leitungsschichten können aus einem Edelmetall, wie Platin oder dergleichen bzw. einem Oxid oder einer Kombination daraus, ausgebildet sein. Eine ferroelektrische Materialschicht wird unter Verwendung einer Keimschicht auf dem Halbleitersubstrat ausgebildet, um einen Raum zwischen den maskierten Bodenelektrodenmustern aufzufüllen. Die ferroelektrische Materialschicht wird zum Freilegen der oberen Oberfläche der Bodenelektrodenmuster und zum Übriglassen einer ferroelektrischen Materialrestschicht zwischen den Bodenelektrodenmustern planarisiert. Auf diese Art und Weise werden die oberen Oberflächen der verbleibenden ferroelektrischen Materialschicht und der Bodenelektrodenmuster im wesentlichen ausgerichtet und eine planarisierte Oberfläche dazwischen vorgesehen. Eine andere ferroelektrische Schicht für einen Kondensator wird auf der verbleibenden ferroelektrischen Materialschicht und auf den für die obere Oberfläche freigelegten Bodenelektrodenmustern ausgebildet.
  • Kurze Beschreibung der Zeichnung
  • 1 bis 6 zeigen Querschnittsansichten, die Herstellungsschritte für ferroelektrische Kondensatoren eines ferroelektrischen Schreib-Lese-Speichers (FRAM) gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar.
  • 7 bis 10 zeigen Querschnittsansichten, die Herstellungsschritte für ferroelektrische Kondensatoren gemäß weiterer Ausführungsformen der vorliegenden Erfindung darstellen.
  • Detaillierte Beschreibung der Erfindung
  • Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitende Zeichnung beschrieben, in welcher bevorzugte Ausführungsformen der Erfindung gezeigt sind. Bei der Zeichnung ist die Dicke der Schichten und der Bereiche aus Klarheitsgründen vergrößert dargestellt. Ebenso ist es ersichtlich, daß wenn eine Schicht als "auf" einer anderen Schicht oder Substrat seiend bezeichnet wird, diese direkt auf einer anderen Schicht oder Substrat sein kann, oder ebenso dazwischenliegende Schichten vorhanden sein können.
  • Gemäß 1 bis 6 werden Herstellungsschritte eines ferroelektrischen Kondensators eines ferroelektrischen Schreib-Lese-Speichers (FRAM) gemäß einer ersten Ausführungsform der vorliegenden Erfindung dargestellt.
  • Gemäß 1 wird eine Isolationszwischenschicht 11 auf einer Substratstruktur (nicht gezeigt) aufgebracht und ein Kontaktplug 13 wird in der Isolationszwischenschicht 11 ausgebildet. Das Substrat kann einen MOS-Transistor mit Source/Drain-Bereichen, eine Gate-Elektrode zwischen den Source- und Drain-Bereichen und eine Bitleitung enthalten, die mit einem Drain des MOS-Transistors verbunden ist. Jeder der Kontaktplugs kann direkt mit einem Source-Bereich eines Transistors jeder Speicherzelle verbunden sein oder indirekt über ein Kontaktlötauge bzw. Kontaktpad oder andere dazwischen liegende Strukturen verbunden sein.
  • Gemäß 2 kann eine Schicht aus einem Haftungshilfsmaterial, wie beispielsweise Titan, über der Isolationszwischenschicht 11 und dem Kontaktplug 13 ausgebildet sein. Eine Schicht aus einem Elektrodenmaterial, wie beispielsweise Platin, ist – ggf über dem Haftungshilfsmaterial – ausgebildet. Die Schicht des Elektrodenmaterials und ggf die Schicht des Haftungshilfsmaterials sind aufeinanderfolgend derart gemustert, daß sie ggf eine Haftungshilfsschichten 15 und erste Elektroden 17 ausbilden. Jede erste Elektrode 17 kann durch eine Ätzprozeß derart schräg ausgebildet sein, daß ihr Querschnitt eine Trapezform mit einer zu der Haftungshilfsschicht benachbarten Oberfläche annimmt, welche größer als eine der Haftungshilfsschicht gegenüberliegende Oberfläche ist.
  • Die Haftungshilfsschicht 15 kann eine Belastung bzw. Streß verringern, welcher zwischen den ersten Elektroden 17 und der Isolationszwischenschicht 11 während eines thermischen Verfahrens erzeugt wird. Die Haftungshilfsschichten 15 vergrößern ebenso die Haftung zwischen den ersten Elektroden 17 und der Isolationszwischenschicht 11. Die Haftungshilfsschicht 15 kann Titannitrid, Titansilicid, Titan-Silinitrid (TiSiN) und/oder Titan enthalten. Die Haf tungshilfsschichten 15 können ebenso ein Metall mit einem hohen Schmelzpunkt, wie beispielsweise Tantal, Iridium, Ruthenium und/oder Wolfram, und/oder ein Silicid und/oder ein Nitrid oder eines oder mehrere dieser Metalle enthalten. Die Haftungshilfsschichten können unter Verwendung von Sputtern, CVD, Sol-Gel, und/oder andere dem Fachmann bekannten Verfahren ausgebildet werden.
  • Die ersten Elektroden 17 können ein Metall wie beispielsweise Ruthenium, Iridium, Rhodium, Osmium, Palladium, und/oder Platin, und/oder einem leitenden Oxid oder einer Verbindung aus einem oder mehreren dieser Metalle enthalten.
  • Gemäß 3 kann eine Oxidationssperrschicht 19 über dem Substrat und den ersten Elektroden 17 ausgebildet werden, wodurch die ersten Elektroden 17 und die benachbarte Zwischenisolationsschicht abgedeckt werden. Eine Planarisationshilfsschicht 21 kann unter Verwendung eines Materials und zweier Schritte, welche verbesserte Stufenabdeckungseigenschaften aufweisen, ausgebildet werden. Zum Beispiel kann die Planarisationshilfsschicht 21 aus einer Silicium-OxidSchicht, die unter Verwendung einer plasmaunterstützten chemischen Dampfphasenabscheidung (PECVD), einer chemischen Dampfphasenabscheidung bei Unterdruck (LPCVD) und einer Atomschicht-Abscheidung (ALD) ausgebildet werden. Die Oxidationssperrschicht 19 kann aus einem oder mehreren Metalloxiden, wie beispielsweise Aluminiumoxid (Al2O3), Titanoxid (TiO2), Zirkoniumoxid (ZrO2) und Zäsiumoxid (CsO2) ausgebildet sein.
  • Gemäß 3 und 4 kann zum Entfernen von Abschnitten der Planarisationshilfsschicht 21 und der Oxidationssperrschicht 19 ein ganzheitliches anisotropes Ätzen durchgeführt werden, wodurch obere Oberflächen und Seitenwände der ersten Elektroden 17 freigelegt werden. Es kann wünschenswert sein, ein Ätzmittel zu verwenden, das eine hohe Selektivität auf den ersten Elektroden 17 in Bezug auf die Planarisationshilfsschicht 21 und die Oxidationssperr schicht 19 aufweist. Folglich kann ein Oxidationssperrschichts-Muster 191 und ein Planarisationshilfsschicht-Muster 211 derart ausgebildet werden, daß ein Raum zwischen der freigelegten oberen Seitenwand der ersten Elektroden 17 aufgefüllt wird.
  • Gemäß 4 und 5 wird eine Reaktionssperrschicht und Keimschicht auf dem Substrat der 4 konform aufgebracht. Eine ferroelektrische Materialschicht wird z.B. in einem amorphen Zustand auf der Reaktionssperrschicht z.B. unter Verwendung eines Sol-Gel-Verfahrens aufgebracht. Die ferroelektrische Schicht und die Reaktionssperrschicht kann unter Verwendung eines Ätzmittels, das eine niedrige Ätzselektivitätsverhältnis im Bezug auf diese Schichten aufweist, anisotrop geätzt werden, so dass eine verbleibende ferroelektrische Schicht 251 und eine verbleibende Reaktionssperrschicht 231 übrig bleibt und wiederum die oberen Oberflächen der ersten Elektroden 17 freiliegt. Mit Ausnahme des Raums, der mit einem restlichen Planarisationshilfsschichtmuster 211 in dem Raum zwischen den ersten Elektroden 17 aufgefüllt ist, wird ein restlicher Raum zwischen der verbleibenden ferroelektrischen Schicht 251 aufgefüllt, so daß eine obere Oberfläche der verbleibenden ferroelektrischen Schicht 251 im wesentlichen mit einer oberen Oberfläche der ersten Elektroden 17 ausgerichtet ist.
  • Die ferroelektrische Schicht 251 kann Pb(Zr,Ti)O3 [PZT], PbTiO3, PbZrO3, La-dotiertes PZT, PbO, SrTiO3, BaTiO3, (Ba,Sr)TiO3 [BST] und/oder SrBi2Ta2 O9[SBT] sein. Die Reaktionssperrschicht 231 kann eine Titanoxidschicht sein, welche eine Reaktion zwischen der ferroelektrischen Schicht 251 und dem als die Planarisationshilfsschichtmuster 211 verwendeten Siliziumoxid verringern kann.
  • Wenn als Reaktionssperrschicht 231 eine Titanoxidschicht verwendet wird, kann sie ebenso als eine Keimschicht dienen, so daß die ferroelektrische Schicht 251, die darauf aufgebracht ist, eine ferroelektrische Perowskit-Struktur wäh rend eines nachstehend beschriebenen schnellen thermischen Verfahrens (RTP) der verbleibenden ferroelektrischen Schicht 251 ausbildet. Die Reaktionssperrschicht 231 kann alternativ aus einem Edelmetall, wie beispielsweise Platin, Ruthenium und/oder Iridium, Oxiden dieser Metalle und/oder SrRuO3 ausgebildet sein. Die ferroelektrische Schicht 251 kann unter Verwendung eines Verfahrens, wie beispielsweise PECVD, LPCVD und/oder ALD anstelle eines Sol-Gel-Verfahrens ausgebildet sein. Die Reaktionssperrschicht 231 kann unter Verwendung eines Verfahrens, wie beispielsweise CVD oder ALD ausgebildet sein.
  • Falls die verbleibende ferroelektrische Schicht 251 in direktem Kontakt mit dem Planarisationshilfsschichtmuster 211 ohne der Verwendung einer Reaktionssperrschicht 231 ausgebildet worden wäre, könnte sich eine Pyrochlor-Phase an der Schnittstelle dazwischen ausbilden, welche die Ausbildung einer Perowskit-Kristallstruktur während eines schnellen thermischen Verarbeitens der verbleibenden ferroelektrischen Schicht 251 behindert. Die Pyrochlor-Phase kann ebenso eine hohe volumetrische Expansionsrate aufweisen, was eine Anhebung der verbleibenden ferroelektrischen Schicht 251 relativ zu den ersten Elektroden 17 bewirken kann, und folglich zu unebenen Oberflächen dazwischen führt.
  • Gemäß 5 und 6 wird eine zweite ferroelektrische Schicht 27 z.B aus PZT auf den ersten Elektroden 17 und der ferroelektrischen Materialschicht 251 ausgebildet. Die zweite ferroelektrische Materialschicht 27 kann Pb(Zr,Ti)O3 [PZT], PbTiO3, PbZrO3,
    La-dotiertes PZT, PbO, SrTiO3, BaTiO3, (Ba,Sr)TiO3 [BST] und/oder SrBi2Ta2O9 [SBT] sein. Die zweite ferroelektrische Materialschicht 27 kann unter Verwendung eines Sol-Gel-Verfahrens oder anderer CVD-Verfahren ausgebildet sein. Die zweite ferroelektrische Materialschicht 27 kann als eine Kondensator-Dielektrikums-Schicht dienen.
  • Ein schnelles thermisches Verfahren (RTB) kann auf den ferroelektrischen Materialien unter Verwendung einer Kristalisations-Wärmebehandlung mit Sauerstoff bei einer hohen Temperatur durchgeführt werden, um Perowskit-Struktureigenschaften in den ferroelektrischen Materialien vorzusehen. Die Temperatur des schnellen thermischen Verfahrens kann oberhalb von 550°C sein und vorzugsweise über 700°C. Eine zweite Elektrode wird anschließend auf der zweiten ferroelektrischen Schicht 27 ausgebildet. Auf diese Art und Weise kann eine Kondensator-Struktur für eine ferroelektrische Speichervorrichtung, wie in 6 gezeigt, gemäß den Ausführungsformen der vorliegenden Erfindung ausgebildet sein.
  • Weitere Ausführungsformen einer ferroelektrischen Speichervorrichtung und Herstellungsverfahren gemäß der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die 7 bis 10 erläutert. Gemäß 7 kann ausgehend von der Vorrichtung, wie sie in 2 ausgebildet ist, eine Oxidationssperrschicht 19 über dem Substrat und den ersten Elektroden 17 ausgebildet werden, wodurch die ersten Elektroden 17 und eine benachbarte Isolationszwischenschicht 11 abgedeckt werden. Eine Keimschicht 23 wird auf der Oxidationssperrschicht 19 aufgebracht. Die Keimschicht 23 sieht eine Keimfunktion derart vor, daß wenn eine ferroelektrische Schicht darauf aufgebracht wird, diese eine ferroelektrische Perowskit-Struktur durch eine OxidationsWärmebehandlung ausbildet. Die Keimschicht 23 kann Titanoxid und/oder SrRuO3 enthalten. Wenn die Oxidationssperrschicht 19 als eine Titanoxidschicht (TiO2) ausgewählt wird, kann die Titanoxidschicht ebenso als eine Keimschicht 23 in einer einzigen Schicht agieren.
  • Gemäß 7 und 8 wird eine ferroelektrische Materialschicht zur Planarisation auf der Keimschicht 23 z.B unter Verwendung eines Sol-Gel-Verfahrens aufgebracht, um so die Flachheit bzw. Ebenheit des Substrats zu erhöhen. Die erste ferroelektrische Materialschicht zur Planarisation, die Keimschicht 23 und die Oxidationssperrschicht 19 werden anschließend zum Freilegen von obe ren Oberflächen der ersten Elektroden 17 anisotrop geätzt, so daß der Raum zwischen den ersten Elektroden 17 mit einer verbleibenden ersten ferroelektrischen Materialschicht 252, einer verbleibenden Oxidationssperrschicht 192 und einer verbleibenden Keimschicht 232 aufgefüllt ist, wodurch eine besser planarisierte Oberfläche vorgesehen wird.
  • Gemäß 9 wird eine zweite ferroelektrische Schicht 27 z.B aus PZT, die als eine Kondensator-Dielektrikums-Schicht dient, über den ersten Elektroden 17 und den verbleibenden Schichten 252, 232 und 192 ausgebildet sein.
  • Gemäß 10 wird eine zweite Elektrode 29, die mit den zwei ersten Elektroden 17 ausgerichtet ist, auf der zweiten ferroelektrischen Schicht 27 für den Kondensator ausgebildet. Auf diese Art und Weise wird eine Kondensator-Struktur für eine ferroelektrische Speichervorrichtung gemäß weiteren Ausführungsformen der vorliegenden Erfindung ausgebildet.

Claims (18)

  1. Ferroelektrische Speichervorrichtung, die aufweist: mindestens zwei erste Elektroden (17), die auf einem Halbleitersubstrat ausgebildet sind; eine erste ferroelektrische Schicht (251, 252) auf dem Halbleitersubstrat, die zwischen den ersten Elektroden (17) angeordnet ist; eine Keimschicht (231, 232), die zwischen der ersten ferroelektrischen Schicht (251, 252) und dem Halbleitersubstrat angeordnet ist, wobei die Keimschicht (231, 232) nicht auf den ersten Elektroden (17) angeordnet ist und wobei die Keimschicht (231, 232) aus TiO2 oder SrRuO3 gebildet ist; eine zweite ferroelektrische Schicht (27), die auf einer oberen Oberfläche der ersten Elektroden (17) und einer oberen Oberfläche der ersten ferroelektrischen Schicht (231, 232) ausgebildet ist; zumindest eine zweite Elektrode (29), die auf der zweiten ferroelektrischen Schicht (27) ausgebildet ist.
  2. Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die obere Oberfläche der ersten ferroelektrischen Schicht mit der oberen Oberfläche der zwei ersten Elektroden (17) ausgerichtet ist.
  3. Ferroelektrische Speichervorrichtung nach Anspruch 1, ferner mit einer Planarisationshilfsschicht (21), die zwischen der Keimschicht (231, 232) und dem Halbleitersubstrat angeordnet ist.
  4. Ferroelektrische Speichervorrichtung nach Anspruch 3, wobei die Keimschicht (231, 232) eine Reaktionssperrschicht ist, die eine Reaktion zwischen der ersten ferroelektrischen Schicht (251, 252) und der Planarisationshilfsschicht (21) unterbindet.
  5. Ferroelektrische Speichervorrichtung nach Anspruch 3, wobei die Planarisationshilfsschicht (21) aus einer Siliziumoxidschicht ausgebildet ist und die erste ferroelektrische Schicht (251, 252) aus Pb(Zi,Ti)O3 [PZT] ausgebildet ist.
  6. Ferroelektrische Speichervorrichtung nach Anspruch 1, die ferner eine Oxidationssperrschicht (19, 192) aufweist, die zwischen der Keimschicht (23, 232) und dem Halbleitersubstrat angeordnet ist.
  7. Ferroelektrische Speichervorrichtung nach Anspruch 1, die ferner eine Oxidationssperrschicht (19, 192) aufweist, die zwischen dem Halbleitersubstrat und der ersten ferroelektrischen Schicht angeordnet ist.
  8. Ferroelektrische Speichervorrichtung nach Anspruch 7, wobei die Oxidationssperrschicht (19, 192) aus der Gruppe bestehend aus Al2O3, TiO2, ZrO2 und CsO2 ausgewählt ist.
  9. Ferroelektrische Speichervorrichtung nach Anspruch 1, die ferner ein Haftungshilfsschichtmuster aufweist, das zwischen dem Halbleitersubstrat und jedem der ersten Elektroden (17) angeordnet ist.
  10. Ferroelektrische Speichervorrichtung nach Anspruch 9, wobei das Haftungshilfsschichtmuster aus der Gruppe bestehend aus Titan, Tantal, Iridium, Ruthenium, Wolfram, Titannitrid, Tantalnitrid, Iridiumnitrid, Rutheniumnitrit, Wolframnitrid, Titansilizid, Tantalsilizid, Iridiumsilizid, Rutheniumsilizid und Wolframsilizid ausgewählt ist.
  11. Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die erste ferroelektrische Schicht (251, 252) aus der Gruppe bestehend aus Pb(Zr,Ti)O3 [PZT], PbTiO3, PbZrO3, La-dotiertes PZT [(Pb,La)(Zr,Ti)O3], PbO, SrTiO3, BaTiO3, (Ba,Sr)TiO3 [BST], SrBi2Ta2O9 [SBT] und Bi4Ti3O12 ausgebildet ist.
  12. Ferroelektrische Speichervorrichtung nach Anspruch 1, wobei die ersten Elektroden (17) aus der Gruppe bestehend aus Platin, Ruthenium, Iridium, Rhodium, Osmium, Paladium, Platinoxid, Rutheniumoxid, Iridiumoxid, Rhodiumoxid, Osmiumoxid und Paladiumoxid ausgewählt ist.
  13. Verfahren zur Herstellung einer ferroelektrischen Speichervorrichtung, das folgende Schritte aufweist: Ausbilden von mindestens zwei ersten Elektroden (17) auf einem Halbleitersubstrat; Ausbilden einer Keimschicht (231, 232), die zwischen den ersten Elektroden (17) und nicht auf den ersten Elektroden (17) angeordnet ist; Ausbilden einer ersten ferroelektrischen Materialschicht (251, 252) zwischen den ersten Elektroden (17), wobei die Keimschicht als Keimschicht für die erste ferroelektrische Materialschicht dient; Ausbilden einer zweiten ferroelektrischen Materialschicht (27) auf der oberen Oberfläche der ersten Elektroden (17) und einer oberen Oberfläche der ersten ferroelektrischen Materialschicht (251, 252); Ausbilden von zumindest einer zweiten Elektrode (29), welche auf der zweiten ferroelektrischen Schicht ausgebildet ist.
  14. Verfahren nach Anspruch 13, wobei der Schritt eines Ausbildens einer ersten ferroelektrischen Materialschicht (251, 252), folgenden Schritt aufweist: Ausbilden der oberen Oberfläche der ersten ferroelektrischen Materialschicht (251, 252), die mit oberen Oberflächen der ersten Elektroden (17) ausgerichtet ist.
  15. Verfahren nach Anspruch 13, wobei der Schritt eines Ausbildens der ersten ferroelektrischen Materialschicht (251, 252) folgende Schritte aufweist: Abscheiden eines ferroelektrischen Materials über dem Halbleitersubstrat und dem ersten Elektroden (17); und Ätzen des abgeschiedenen ferroelektrischen Materials, um die obere Oberfläche der ersten Elektroden (17) freizulegen und die obere Oberfläche der ersten Elektroden (17) mit der oberen Oberfläche des geätzten ferroelektrischen Materials auszurichten.
  16. Verfahren nach Anspruch 13, das nach dem Schritt eines Ausbildens der mindestens zwei ersten Elektroden (17) und vor dem Schritt eines Ausbildens der ersten ferroelektrischen Materialschicht (251, 252) ferner folgende Schritte aufweist: Abscheiden einer Planarisationshilfsschicht (21) auf dem Halbleitersubstrat und den ersten Elektroden (17); und Ätzen der Planarisationshilfsschicht (21), um die obere Oberfläche der ersten Elektroden (17) freizulegen und eine verbleibende Planarisationshilfsschicht (21) zwischen den ersten Elektroden (17) vorzusehen.
  17. Verfahren nach Anspruch 13, wobei der Schritt eines Ausbildens der Keimschicht (231, 232) folgende Schritte aufweist: Abscheiden der Keimschicht (231, 232) auf dem Halbleitersubstrat und der Elektrodenmuster; und Ätzen der Keimschicht (231, 232), um die oberen Oberflächen der Elektrodenmuster freizulegen.
  18. Verfahren nach Anspruch 13, das nach dem Schritt eines Ausbildens der ersten Elektroden (17) ferner einen Schritt eines Ausbildens einer Oxidationssperrschicht (19, 192) auf dem Halbleitersubstrat zwischen den ersten Elektroden (17) aufweist.
DE10227346A 2001-06-21 2002-06-19 Ferroelektrische Speichervorrichtung, die eine ferroelektrische Planarisationsschicht verwendet, und Herstellungsverfahren Expired - Fee Related DE10227346B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR01/35430 2001-06-21
KR10-2001-0035430A KR100420121B1 (ko) 2001-06-21 2001-06-21 강유전막을 평탄화막으로 이용하는 강유전체 메모리 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
DE10227346A1 DE10227346A1 (de) 2003-01-09
DE10227346B4 true DE10227346B4 (de) 2008-02-28

Family

ID=19711178

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10227346A Expired - Fee Related DE10227346B4 (de) 2001-06-21 2002-06-19 Ferroelektrische Speichervorrichtung, die eine ferroelektrische Planarisationsschicht verwendet, und Herstellungsverfahren

Country Status (4)

Country Link
US (2) US6699725B2 (de)
JP (1) JP4405710B2 (de)
KR (1) KR100420121B1 (de)
DE (1) DE10227346B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018010547B4 (de) 2017-06-30 2024-04-25 Intel Corporation Mikroelektronische Vorrichtungen mit in Gehäusesubstraten integrierten dielektrischen Kondensatoren mit ultrahohem k-Wert

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420230B1 (en) * 2000-08-31 2002-07-16 Micron Technology, Inc. Capacitor fabrication methods and capacitor constructions
US7217615B1 (en) * 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US7112503B1 (en) 2000-08-31 2006-09-26 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
KR100477828B1 (ko) * 2002-12-30 2005-03-22 주식회사 하이닉스반도체 강유전체 메모리 소자의 제조방법
KR100504693B1 (ko) 2003-02-10 2005-08-03 삼성전자주식회사 강유전체 메모리 소자 및 그 제조방법
US7440255B2 (en) * 2003-07-21 2008-10-21 Micron Technology, Inc. Capacitor constructions and methods of forming
US7199002B2 (en) * 2003-08-29 2007-04-03 Infineon Technologies Ag Process for fabrication of a ferroelectric capacitor
JP2005101213A (ja) * 2003-09-24 2005-04-14 Toshiba Corp 半導体装置の製造方法
US7041551B2 (en) * 2003-09-30 2006-05-09 Infineon Technologies Ag Device and a method for forming a capacitor device
US7105400B2 (en) * 2003-09-30 2006-09-12 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
US20050084984A1 (en) * 2003-10-02 2005-04-21 Haoren Zhuang Method for forming ferrocapacitors and FeRAM devices
KR100575092B1 (ko) * 2003-12-24 2006-05-03 한국전자통신연구원 게이트 절연막의 형성 방법
KR100697272B1 (ko) 2004-08-06 2007-03-21 삼성전자주식회사 강유전체 메모리 장치 및 그 제조 방법
DE102004047305B4 (de) * 2004-09-29 2008-01-24 Qimonda Ag Verfahren zum Herstellen eines Bauteils mit vertikalen Kondensatoren mit mehreren voneinander getrennten Dielektrikumsblöcken
US7985995B2 (en) 2006-08-03 2011-07-26 Micron Technology, Inc. Zr-substituted BaTiO3 films
US7582549B2 (en) 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
JP2009152235A (ja) * 2007-12-18 2009-07-09 Panasonic Corp 強誘電体積層構造及びその製造方法、電界効果トランジスタ及びその製造方法、並びに強誘電体キャパシタ及びその製造方法
US9245881B2 (en) * 2009-03-17 2016-01-26 Qualcomm Incorporated Selective fabrication of high-capacitance insulator for a metal-oxide-metal capacitor
US9299380B2 (en) * 2013-07-10 2016-03-29 Seagate Technology Llc Apparatuses and methods including magnetic layer oxidation
TWI682547B (zh) * 2015-10-06 2020-01-11 聯華電子股份有限公司 半導體結構以及其製作方法
CN107863334B (zh) * 2016-09-21 2019-09-17 联华电子股份有限公司 电熔丝结构
US10727401B2 (en) 2017-11-10 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory
CN110416409A (zh) * 2019-08-08 2019-11-05 广东工业大学 一种钙钛矿氧化物薄膜器件及其制备方法和应用
US11832451B1 (en) 2021-08-06 2023-11-28 Kepler Computing Inc. High density ferroelectric random access memory (FeRAM) devices and methods of fabrication
US11942133B2 (en) 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory
US12069866B2 (en) 2021-09-02 2024-08-20 Kepler Computing Inc. Pocket integration process for embedded memory
US12108607B1 (en) 2021-10-01 2024-10-01 Kepler Computing Inc. Devices with continuous electrode plate and methods of fabrication
US11961877B1 (en) 2021-12-14 2024-04-16 Kepler Computing Inc. Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures
US11869928B2 (en) 2021-12-14 2024-01-09 Kepler Computing Inc. Dual hydrogen barrier layer for memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5375085A (en) * 1992-09-30 1994-12-20 Texas Instruments Incorporated Three-dimensional ferroelectric integrated circuit without insulation layer between memory layers
US5786259A (en) * 1997-04-25 1998-07-28 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors including etch stopping layers
US6074885A (en) * 1997-11-25 2000-06-13 Radiant Technologies, Inc Lead titanate isolation layers for use in fabricating PZT-based capacitors and similar structures
US6229166B1 (en) * 1997-12-31 2001-05-08 Samsung Electronics Co., Ltd. Ferroelectric random access memory device and fabrication method therefor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685193A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体装置
US5843830A (en) * 1996-06-26 1998-12-01 Micron Technology, Inc. Capacitor, and methods for forming a capacitor
KR19980026823A (ko) * 1996-10-11 1998-07-15 김광호 반도체장치의 커패시터 및 그 제조방법
KR100190112B1 (ko) * 1996-11-18 1999-06-01 윤종용 강유전체 커패시터 및 이의 제조방법
KR19980040642A (ko) * 1996-11-29 1998-08-17 김광호 반도체 메모리 소자의 커패시터 제조 방법
KR19990080821A (ko) * 1998-04-22 1999-11-15 윤종용 반도체장치의 커패시터 및 그 형성방법
KR19990085675A (ko) * 1998-05-20 1999-12-15 윤종용 메탈로-오가닉스에 의한 커패시터 제조방법
KR20010003252A (ko) * 1999-06-22 2001-01-15 김영환 반도체소자의 캐패시터 제조방법
JP2001217408A (ja) * 2000-02-03 2001-08-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6576479B2 (en) * 2001-04-23 2003-06-10 Macronix International Co., Ltd. Method for forming vertical ferroelectric capacitor comprising forming ferroelectric material in gap between electrodes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5375085A (en) * 1992-09-30 1994-12-20 Texas Instruments Incorporated Three-dimensional ferroelectric integrated circuit without insulation layer between memory layers
US5786259A (en) * 1997-04-25 1998-07-28 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors including etch stopping layers
US6074885A (en) * 1997-11-25 2000-06-13 Radiant Technologies, Inc Lead titanate isolation layers for use in fabricating PZT-based capacitors and similar structures
US6229166B1 (en) * 1997-12-31 2001-05-08 Samsung Electronics Co., Ltd. Ferroelectric random access memory device and fabrication method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018010547B4 (de) 2017-06-30 2024-04-25 Intel Corporation Mikroelektronische Vorrichtungen mit in Gehäusesubstraten integrierten dielektrischen Kondensatoren mit ultrahohem k-Wert

Also Published As

Publication number Publication date
US6699725B2 (en) 2004-03-02
US20040150027A1 (en) 2004-08-05
JP2003068988A (ja) 2003-03-07
DE10227346A1 (de) 2003-01-09
US20020197744A1 (en) 2002-12-26
US6798010B2 (en) 2004-09-28
KR100420121B1 (ko) 2004-03-02
KR20020097479A (ko) 2002-12-31
JP4405710B2 (ja) 2010-01-27

Similar Documents

Publication Publication Date Title
DE10227346B4 (de) Ferroelektrische Speichervorrichtung, die eine ferroelektrische Planarisationsschicht verwendet, und Herstellungsverfahren
DE69528559T2 (de) Herstellungsverfahren für elektrische Verbindungen zu Materialien mit hohen dielektrischen Konstanten
DE19518044C2 (de) Verfahren zur Herstellung und Anordnung von Speicherkondensatoren unter Verwendung von Materialien mit hoher Dielektrizitätskonstante
DE10242033B4 (de) Ferroelektrische Speichervorrichtung und Verfahren zum Ausbilden derselben
DE19603288B4 (de) Halbleitervorrichtung
DE10014315B4 (de) Verfahren zum Herstellen eines Halbleiterspeichers
DE19904781A1 (de) Dielektrischer Kondensator, Verfahren zum Herstellen desselben und dielektrischer Speicher mit diesem
DE19930295C2 (de) Säulenförmiger Speicherknoten eines Kondensators und Verfahren zur Herstellung desselben
DE10120302B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauteils
DE19712540C1 (de) Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall
DE19963500C2 (de) Verfahren zum Herstellen einer strukturierten metalloxidhaltigen Schicht, insbesondere einer ferroelektrischen oder paraelektrischen Schicht
EP1202333B1 (de) Speicherkondensator und zugehörige Kontaktierungsstruktur sowie Verfahren zu deren Herstellung
DE10053171C2 (de) Verfahren zum Herstellen einer ferroelektrischen oder paraelektrischen metalloxidhaltigen Schicht und eines Speicherbauelements daraus
DE10262115B4 (de) Integrierte Schaltungsvorrichtung mit einer Vielzahl an gestapelten Kondensatoren, Metall-Isolator-Metall-Kondensator sowie Herstellungsverfahren dafür
DE10130936A1 (de) Herstellungsverfahren für ein Halbleiterbauelement
DE19950540A1 (de) Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur
DE10248704B4 (de) Verfahren zur Herstellung einer Vertiefungsstruktur für Hoch-K-Stapelkondensatoren in DRAMs und FRAMs
DE10022655C2 (de) Verfahren zur Herstellung von Kondensatorstrukturen
DE19620833C2 (de) Verfahren zum Herstellen eines Kondensators einer Halbleitereinrichtung
DE10121657B4 (de) Mikroelektronische Struktur mit Wasserstoffbarrierenschicht
DE10001118A1 (de) Verfahren zur Herstellung einer nicht-flüchtigen DRAM-Speicherzelle
DE10009762B4 (de) Herstellungsverfahren für einen Speicherkondensator mit einem Dielektrikum auf der Basis von Strontium-Wismut-Tantalat
DE19743268C2 (de) Kondensator mit einer Barriereschicht aus einem Übergangsmetall-Phosphid, -Arsenid oder -Sulfid, Herstellungsverfahren für einen solchen Kondensator sowie Halbleiterspeicheranordnung mit einem solchen Kondensator
DE10120516B4 (de) Halbleiterspeicherzelle und Verfahren zu ihrer Herstellung
DE10152636A1 (de) Halbleiterspeichereinrichtung sowie Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130101