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DE10213881C1 - Memory module has two semiconductor chips stacked on top of one another with underlying chip received in recess in surface of electronic circuit board - Google Patents

Memory module has two semiconductor chips stacked on top of one another with underlying chip received in recess in surface of electronic circuit board

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Publication number
DE10213881C1
DE10213881C1 DE10213881A DE10213881A DE10213881C1 DE 10213881 C1 DE10213881 C1 DE 10213881C1 DE 10213881 A DE10213881 A DE 10213881A DE 10213881 A DE10213881 A DE 10213881A DE 10213881 C1 DE10213881 C1 DE 10213881C1
Authority
DE
Germany
Prior art keywords
circuit board
semiconductor chip
semiconductor
chip
semiconductor chips
Prior art date
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DE10213881A
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German (de)
Inventor
Frank Adler
Manfred Moser
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Abstract

The memory module has an electronic circuit board (10) provided with a pair of semiconductor chips (20,25) stacked one on top of the other on one side of the circuit board, each chip having an integrated circuit (21,26) on its front side, the chips secured together on their rear sides, with bonding wires (28) between the integrated circuit of the upper chip and the circuit board. The underlying chip is fitted in a recess in the surface of the circuit board provided with bonding surface contacts (15) electrically coupled to the circuit board. An Independent claim for a manufacturing method for a memory module is also included.

Description

Die Erfindung betrifft ein Speichermodul mit einer elektroni­ schen Leiterplatte und mit zwei mit der Leiterplatte elek­ trisch verbundenen, ungehäusten Halbleiterchips, die auf der­ selben Seite der Leiterplatte übereinander angeordnet sind,
The invention relates to a memory module with an electronic circuit's rule and with two electrically connected to the circuit board, unhoused semiconductor chips, which are arranged on the same side of the circuit board one above the other,

  • - wobei jeder Halbleiterchip auf seiner Vorderseite eine in­ tegrierte Halbleiterschaltung aufweist und der eine Halb­ leiterchip an der Leiterplatte befestigt ist,- With each semiconductor chip on its front one in tegrated semiconductor circuit and one half conductor chip is attached to the circuit board,
  • - wobei die beiden Halbleiterchips mit ihren Rückseiten an­ einander befestigt sind, so daß der eine Halbleiterchip den anderen Halbleiterchip trägt, und- The two semiconductor chips with their backs on are attached to each other, so that the one semiconductor chip carries another semiconductor chip, and
  • - wobei der andere, durch den einen Halbleiterchip getragene Halbleiterchip durch Bonddrähte, die zur Leiterplatte füh­ ren, elektrisch mit der Leiterplatte verbunden ist.- The other being carried by a semiconductor chip Semiconductor chip through bond wires leading to the printed circuit board ren, electrically connected to the circuit board.

Derartige Speichermodule sind bereits an US 2002/31864 A1 und DE 100 43 450 A1 bekannt.Such memory modules are already in US 2002/31864 A1 and DE 100 43 450 A1 are known.

Die Erfindung betrifft ferner ein Verfahren nach dem Oberbe­ griff des Anspruchs 6, wie ebenfalls aus den oben genannten Schriften bekannt.The invention further relates to a method according to the Oberbe handle of claim 6, as also from the above Writings known.

Speichermodule, die mehrere integrierte Halbleiterschaltungen benötigen, bestehen aus einer elektronischen Leiterplatte, auf der mehrere Halbleiterchips mit integrierten Schaltungen angeordnet sind. Aufgrund der fortschreitenden Miniaturisie­ rung müssen auf einer Leiterplatte mit begrenzter Leiterplat­ tenfläche möglichst viele Halbleiterchips angeordnet werden. Zu diesem Zweck werden Gehäuse zum Einfassen der Halbleiter­ chips verkleinert. Außerdem werden häufig beide Seiten einer elektronischen Leiterplatte mit Halbleiterchips bestückt. Um zusätzlich die Packungsdichte insbesondere bei Speichermodu­ len zu erhöhen, werden die Halbleiterchips auf zwei Ebenen übereinander auf derselben Seite der Halbleiterplatte ange­ ordnet. Dies geschieht dadurch, daß Chipgehäuse verwendet werden, die paarweise aufeinander aufgesteckt und verlötet werden und jeweils einen Halbleiterchip tragen. Dieser Dop­ pelchipgehäuseverbund ist ebenfalls auf der elektronischen Leiterplatte (PCB; printed circuit board) verlötet, wobei die Lötverbindungen zwischen der Leiterplatte und dem unteren Chipgehäuse sowohl die elektrischen Verbindungen zum ersten Chip als auch zum zweiten Chip umfassen. Der zweite Chip ist also über sein oberes Chipgehäuse und über dessen elektrische Verbindungen zum unteren Chipgehäuse mit der Leiterplatte verbunden.Memory modules that have multiple semiconductor integrated circuits need, consist of an electronic circuit board, on the multiple semiconductor chips with integrated circuits are arranged. Because of the advancing miniaturization tion on a circuit board with limited circuit board as many semiconductor chips as possible. For this purpose, housings for mounting the semiconductors chips down. In addition, both sides often become one electronic circuit board with semiconductor chips. Around additionally the packing density, especially for storage modules len, the semiconductor chips are on two levels one above the other on the same side of the semiconductor plate assigns. This is done by using chip packages are put on and soldered in pairs are and each carry a semiconductor chip. That dop  Pelchipgehäuserbundund is also on the electronic Printed circuit board (PCB) soldered, the Solder connections between the circuit board and the lower one Chip housing both the electrical connections to the first Include chip as well as the second chip. The second chip is So about its upper chip housing and its electrical Connections to the lower chip housing with the circuit board connected.

Diese Bauweise ist materialaufwendig und auch zeitaufwendig, weil der obere Halbleiterchip über drei Gruppen von elektri­ schen Kontakten zum oberen Chipgehäuse, zum unteren Chipge­ häuse und zur elektronischen Leiterplatte mit dieser verbun­ den werden muß. Diese Gruppen von Kontakten werden zweckmäßi­ gerweise einzeln getestet, um Fehlerursachen sofort zu loka­ lisieren, was nur in mehreren Testschritten möglich ist. Au­ ßerdem können die Lötverbindungen zwischen dem oberen und dem unteren Chipgehäuse und zwischen dem unteren Chipgehäuse und der elektronischen Leiterplatte nur durch starke Wärmezufuhr wieder gelöst werden, wenn ein defekter Halbleiterchip ausge­ tauscht werden soll, wodurch in der Regel die Wärmezufuhr das elektronische Bauteil zerstört.This construction is material-intensive and also time-consuming, because the top semiconductor chip has three groups of electri contacts to the upper chip housing, to the lower chipge housing and connected to the electronic circuit board with this that must be. These groups of contacts are useful sometimes tested individually to immediately locate the causes of errors Identify what can only be done in several test steps. Au Furthermore, the solder connections between the upper and the lower chip housing and between the lower chip housing and the electronic circuit board only through strong heat supply be solved again if a defective semiconductor chip is out to be exchanged, which usually means the heat supply electronic component destroyed.

Aus US 2002/0031864 A1, US 2002/0031867 A1 und DE 100 43 450 ist bekannt, die beiden Halbleiterchips mit ihren Rückseiten aneinander zu befestigen, so daß der eine Halbleiterchip durch den anderen Halbleiterchip getragen wird und derjenige Halbleiterchip, der durch den anderen Halbleiterchip getragen wird, durch Bonddrähte, die zur Leiterplatte führen und von einer elektrisch isolierenden Abdeckmasse umgeben sind, elek­ trisch mit der Leiterplatte verbunden ist. Weitere Speicher­ module sind aus WO 00/14788, WO 01/65595 und US 5,998,865 be­ kannt, bei denen einzelne Halbleiterchips in Ausnehmungen von Leiterplatten eingelassen werden.From US 2002/0031864 A1, US 2002/0031867 A1 and DE 100 43 450 is known, the two semiconductor chips with their backs attach to each other so that the one semiconductor chip is carried by the other semiconductor chip and the one Semiconductor chip carried by the other semiconductor chip is, by bond wires that lead to the circuit board and from are surrounded by an electrically insulating covering compound, elek trically connected to the circuit board. More storage Modules are from WO 00/14788, WO 01/65595 and US 5,998,865 knows in which individual semiconductor chips in recesses of PCBs are let in.

Da gemäß diesen Druckschriften derjenige Halbleiterchip, der den anderen Halbleiterchip trägt, ungehäust unmittelbar an der Leiterplatte befestigt ist, entfällt die Notwendigkeit eines Chipgehäuses für diesen Chip und es wird Grundfläche auf der Leiterplatte eingespart, da zum Aufbringen des Dop­ pelchips lediglich die Grundfläche eines Halbleiterchips so­ wie ein schmaler umgebender oder an zwei Seiten angeordneter Rand erforderlich ist, um die Kontakte des zweiten Halblei­ terchips anzuschließen. Diese Bondkontakte können wesentlich kleiner ausfallen als die Lötverbindungen zwischen herkömmli­ chen Chipgehäusen und sind vor allem wieder lösbar.Since according to these publications the semiconductor chip that carries the other semiconductor chip, unhoused, immediately the circuit board is attached, the need is eliminated  a chip housing for this chip and it becomes footprint saved on the printed circuit board because the dop pelchips just the base of a semiconductor chip like this like a narrow surrounding or arranged on two sides Edge is required to the contacts of the second half lead to connect terchips. These bond contacts can be essential turn out smaller than the soldered connections between conventional Chen chip housings and above all are removable.

Die oben beschriebenen Speichermodule haben den Nachteil, daß die Kontaktierung des unteren Halbleiterchips erschwert ist, weil seine Oberseite, auf der sich seine integrierte Halblei­ terschaltung befindet, der zu kontaktierenden Leiterplatte zugewandt ist und daher bei der Montage nicht unmittelbar zu­ gänglich ist. Insbesondere ist eine laterale Justierung des unteren Halbleiterchips gegenüber der Leiterplatte, etwa an­ hand der Orientierung an Justiermarken der integrierten Halb­ leiterschaltung, bei dieser Orientierung nicht möglich.The memory modules described above have the disadvantage that the contacting of the lower semiconductor chip is difficult, because its top, on which is its integrated half lead Terschaltung is the circuit board to be contacted is facing and therefore not immediately during assembly is common. In particular, a lateral adjustment of the lower semiconductor chips opposite the circuit board, for example based on the alignment marks of the integrated half conductor circuit, not possible with this orientation.

Es ist die Aufgabe der vorliegenden Erfindung, ein Speicher­ modul bereitzustellen, bei dem der untere Halbleiterchip ohne aufwendige Zusatzmittel an der Leiterplatte mit ausreichender Sicherheit in seitlicher Richtung richtig justiert angebracht ist. Es ist ferner die Aufgabe der vorliegenden Erfindung, ein Verfahren zur vereinfachten Justierung des unteren Halb­ leiterchips relativ zur Leiterplatte des Speichermoduls be­ reitzustellen.It is the object of the present invention to have a memory To provide module in which the lower semiconductor chip without elaborate additives on the circuit board with sufficient Lateral safety adjusted correctly is. It is also the object of the present invention a procedure for simplified adjustment of the lower half conductor chips relative to the circuit board of the memory module be Semi note.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß derje­ nige Halbleiterchip, der unmittelbar an der Leiterplatte be­ festigt ist und den anderen Halbleiterchip trägt, in eine Ausnehmung der Leiterplatte eingelassen und durch in der Bo­ denfläche der Ausnehmung angeordnete Kontakte mit der Leiter­ platte elektrisch verbunden ist.This object is achieved in that derje nige semiconductor chip that be directly on the circuit board is fixed and carries the other semiconductor chip in one Recess in the circuit board and through in the Bo the surface of the recess arranged contacts with the conductor plate is electrically connected.

Die Ausnehmung, eine Vertiefung geringerer Dicke als die Lei­ terplattendicke und nur geringfügig größerer seitlicher Ab­ messungen als der Halbleiterchips, ermöglicht ein Fixieren der seitlichen Lage des unteren Halbleiterchips beim Absenken auf die Leiterplatte. Insbesondere wenn die nach unten wei­ sende integrierte Halbleiterschaltung des unteren, ersten Halbleiterchips mit entsprechenden Kontakten in der Bodenflä­ che der Ausnehmung der Leiterplatte verbunden werden soll, bewirken die Seitenwände der Ausnehmung eine geometrische Führung und gewährleisten damit eine zielgenaue elektrische Kontaktierung des unteren Halbleiterchips. Der zweite Halb­ leiterchip kann vorher oder auch anschließend auf die frei­ liegende Rückseite des ersten Halbleiterchips geklebt werden und mit Hilfe der Bonddrähte an die Kontaktflächen der Lei­ terplatten neben der Ausnehmung angeschlossen werden.The recess, a recess of less thickness than the Lei plate thickness and only slightly larger lateral Ab  Measurements than the semiconductor chip, allows fixing the lateral position of the lower semiconductor chip when lowering on the circuit board. Especially when the downward send integrated semiconductor circuit of the lower, first Semiconductor chips with corresponding contacts in the floor area surface of the circuit board recess is to be connected, cause the side walls of the recess to be geometrical Leadership and thus ensure a precise electrical Contacting the lower semiconductor chip. The second half The conductor chip can be released beforehand or afterwards lying back of the first semiconductor chip are glued and with the help of the bond wires to the contact areas of the lei terplatten be connected next to the recess.

Aufgrund der durch die Seitenwände der Ausnehmung ermöglich­ ten Führung braucht der untere, erste Halbleiterchip ledig­ lich auf die Leiterplatte abgesenkt zu werden, um gleichzei­ tig die mechanische und elektrische Verbindung herzustellen.Due to the through the side walls of the recess The lower, first semiconductor chip needs single guidance Lich to be lowered onto the circuit board, at the same time to establish the mechanical and electrical connection.

Vorzugsweise ist vorgesehen, daß die elektronische Leiter­ platte neben der Grundfläche für die beiden Halbleiterchips Kontaktflächen zum Anschließen der Bonddrähte aufweist. Die Bonddrähte führen von dem oben auf dem ersten Halbleiterchip befindlichen zweiten Halbleiterchip unmittelbar zu den Kon­ taktflächen der Leiterplatte und ersetzen die herkömmliche Folge von Kontaktanschlüssen zwischen dem zweiten Halbleiter­ chip und dem zweiten Chipgehäuse, zwischen dem zweiten Chip­ gehäuse und dem ersten Chipgehäuse und zwischen dem ersten Chipgehäuse und der Leiterplatte.It is preferably provided that the electronic conductor plate next to the base for the two semiconductor chips Has contact surfaces for connecting the bond wires. The Bond wires lead from that on top of the first semiconductor chip located second semiconductor chip directly to the Kon tact surfaces of the circuit board and replace the conventional Sequence of contact connections between the second semiconductor chip and the second chip housing, between the second chip housing and the first chip housing and between the first Chip housing and the circuit board.

Vorzugsweise ist vorgesehen, daß die Rückseiten der beiden Halbleiterchips aneinander geklebt sind. Es kann ein Kleber aus einem Material und einer Zusammensetzung gewählt werden, dessen Aushärtezeit vergrößert oder auch verkleinert werden kann, um die Zeit einzustellen, während derer der zweite Halbleiterchip nach einem mißlungenen elektrischen Test von dem ersten Halbleiterchip abgelöst werden kann. Es können auch solche Kleber eingesetzt werden, die durch leichte Er­ wärmung oder durch leichten Zug verformbar sind.It is preferably provided that the back of the two Semiconductor chips are glued together. It can be an adhesive be chosen from a material and a composition, the curing time can be increased or decreased can set the time during which the second Semiconductor chip after a failed electrical test by the first semiconductor chip can be replaced. It can  also such adhesives are used, which by light Er warming or deformable by a slight pull.

Die der Erfindung zugrundeliegende Aufgabe wird ferner durch ein Verfahren gemäß Anspruch 6 gelöst.The object underlying the invention is further achieved by solved a method according to claim 6.

Eine bevorzugte Ausführungsart des Verfahrens sieht vor, daß die Bonddrähte mit Kontaktflächen der Leiterplatte, die neben der Grundfläche für die beiden Halbleiterchips auf der Lei­ terplatte angeordnet sind, verbunden werden.A preferred embodiment of the method provides that the bond wires with contact areas of the circuit board, which next to the base area for the two semiconductor chips on the Lei terplatte are arranged, are connected.

Die Rückseiten der beiden Halbleiterchips werden vorzugsweise aneinander geklebt, um diese Verbindung wieder lösen zu kön­ nen.The rear sides of the two semiconductor chips are preferred glued together to be able to release this connection again NEN.

Vorzugsweise ist vorgesehen, daß eine Vielzahl von Paaren an­ einander befestigter Halbleiterchips auf der Leiterplatte an­ geordnet wird. Beispielsweise werden zunächst die unteren Halbleiterchips auf Kopf in entsprechende Ausnehmungen der Leiterplatte abgesenkt. Anschließend werden die oberen Halb­ leiterchips auf die ersten aufgeklebt und schließlich mit den Kontaktflächen der Leiterplatte durch Bonddrähte verbunden.It is preferably provided that a plurality of pairs mutually attached semiconductor chips on the circuit board is ordered. For example, the bottom ones first Semiconductor chips on head in corresponding recesses in the PCB lowered. Then the top half conductor chips glued on the first and finally with the Contact areas of the circuit board connected by bond wires.

Schließlich ist vorgesehen, daß jedes Paar aneinander befe­ stigter Halbleiterchips durch eine Abdeckmasse bedeckt wird, auf die jeweils eine metallische Wärmeableitplatte aufgesetzt wird.Finally, it is envisaged that each pair befeet each other permanent semiconductor chips is covered by a masking compound, a metallic heat dissipation plate is placed on each becomes.

Die Erfindung wird nachstehend mit Bezug auf die Fig. 1 bis 6 beschrieben. Es zeigen:The invention is described below with reference to FIGS. 1 to 6. Show it:

Fig. 1 das der Erfindung zugrundeliegende Prinzip der beidseitigen Kontaktierung eines Doppelchipverbunds mit derselben Grundfläche eines einzigen Gegenstan­ des, Fig. 1, the underlying principle of the invention, the double-sided contacting of a double-chip connections with the same base of a single item of the,

Fig. 2 ein erstes Verfahrensstadium bei der Herstellung des erfindungsgemäßen Speichermoduls nach Kontak­ tierung eines ersten Halbleiterchips, Fig. 2 shows a first process stage in the fabrication of the memory module of the invention according to Kontakt orientation of the first semiconductor chip,

Fig. 3 ein weiteres Verfahrensstadium nach dem Aufkleben des zweiten Halbleiterchips auf den ersten, Fig. 3 shows a further process stage after the adhesion of the second semiconductor chip on the first,

Fig. 4 ein weiteres Verfahrensstadium nach dem elektri­ schen Anschließen des zweiten Halbleiterchips, Fig. 4 shows a further stage of the method according to the electrical connecting rule of the second semiconductor chip,

Fig. 5 ein Speichermodul mit mehreren Paaren von Halblei­ terchips entsprechend dem Verfahrensstadium von Fig. 4 und Fig. 5 shows a memory module with several pairs of semiconductor terchips corresponding to the process stage of Fig. 4 and

Fig. 6 das fertige erfindungsgemäße Speichermodul. Fig. 6, the finished memory module according to the invention.

Fig. 1 zeigt eine Grundfläche 1, an die ein beidseitig zu kontaktierender Doppelchip aus zwei rückseitig aneinander ge­ klebten Halbleiterchips 20, 25 elektrisch und mechanisch an­ geschlossen werden soll. Da der Doppelchip beidseitig Kontak­ te aufweist, die angeschlossen werden müssen, bevor der Dop­ pelchip als ganzes durch beispielsweise eine Abdeckmasse räumlich fixiert ist, ist diese beidseitige Kontaktierung schwierig. Es sind keine Verfahren bekannt, diese doppelsei­ tige Kontaktierung zu ermöglichen. Zu dem Zeitpunkt, in dem der untere Halbleiterchip 20 durch seine Kontakte auf der Oberfläche 1 eines Gegenstandes verbunden ist, liegt der Dop­ pelchip im wesentlichen frei und kann bei der Kontaktierung mit einem dritten, von oben aufzusetzenden Gegenstand ver­ schoben werden, wodurch sich untere elektrische Kontakte lö­ sen. Auch ein gleichzeitiges Kontaktieren von beiden Seiten wäre wegen der erforderlichen Justierung aller drei Gegen­ stände schwierig, im Falle von toleranzbedingten Geometrieab­ weichungen auch unmöglich. Erfindungsgemäß wird die Oberseite des zweiten Halbleiterchips daher mit der Oberfläche 1 des Untergrunds des ersten Halbleiterchips verbunden, und zwar durch Bonddrähte, die keine Dejustierung des Doppelchips be­ wirken können und außerdem den Vorteil besitzen, ohne allzu große Wärmezufuhr lösbar zu sein. Das Verfahren zur Ausfüh­ rung des dieser Verbindung zugrundeliegenden Grundprinzips wird anhand der Fig. 2 bis 4 erläutert. Fig. 1 shows a base area 1 , to which a double chip to be contacted on both sides of two back-to-back glued semiconductor chips 20 , 25 is to be closed electrically and mechanically. Since the double chip has contacts on both sides which must be connected before the double pelchip as a whole is spatially fixed by, for example, a masking compound, this contacting on both sides is difficult. No methods are known to enable this double-sided contacting. At the time when the lower semiconductor chip 20 is connected by its contacts on the surface 1 of an object, the Dop pelchip is essentially free and can be pushed ver in contact with a third object to be placed from above, whereby lower electrical Release contacts. A simultaneous contact from both sides would be difficult because of the required adjustment of all three objects, in the case of tolerance-related geometry deviations also impossible. According to the invention, the top of the second semiconductor chip is therefore connected to the surface 1 of the substrate of the first semiconductor chip, namely by bonding wires that cannot be misalignment of the double chip and also have the advantage of being detachable without excessive heat input. The method for executing the basic principle underlying this connection is explained with reference to FIGS . 2 to 4.

Fig. 2 zeigt eine elektronische Leiterplatte 10, auf deren Oberseite der eine Halbleiterchip 20 von zwei aufzubringenden Halbleiterchips 20, 25 befestigt ist. Zur besseren Führung und seitlichen Fixierung besitzt die Leiterplatte 10 eine Ausnehmung 15, deren seitliche Abmessungen S der Grundfläche des Halbleiterchips 20 entsprechen. Der Halbleiterchip 20 wird mit seiner integrierten Halbleiterschaltung 21 nach un­ ten in die Ausnehmung 15 eingelassen. Auf der Unterseite der Halbleiterschaltung 21 und in gleicher lateraler Position in­ nerhalb der Bodenfläche B der Ausnehmung befindliche Kontakte 11 stellen die elektrische Verbindung zwischen der Leiter­ platte und dem unteren Halbleiterchip her. FIG. 2 shows an electronic printed circuit board 10 , on the upper side of which the one semiconductor chip 20 of two semiconductor chips 20 , 25 to be applied is fastened. For better guidance and lateral fixation, the printed circuit board 10 has a recess 15 , the lateral dimensions S of which correspond to the base area of the semiconductor chip 20 . The semiconductor chip 20 is inserted with its integrated semiconductor circuit 21 down into the recess 15 . On the underside of the semiconductor circuit 21 and in the same lateral position in the bottom surface B of the recess contacts 11 make the electrical connection between the circuit board and the lower semiconductor chip.

Gemäß Fig. 3 wird anschließend ein anderer, zweiter Halblei­ terchip 25 mit seiner Rückseite auf die oben freiliegende Rückseite des ersten Halbleiterchips 20 aufgeklebt und wird so durch diesen gehalten. Die Klebkraft ist zumindest so stark, daß der aufgeklebte Halbleiterchip ohne Lageverände­ rung gebondet werden kann; eine nachträglich aufgebrachte Ab­ deckmasse kann die räumliche Lage des zweiten Halbleiterchips endgültig fixieren. Ebenso kann die Klebkraft alleine zum Fi­ xieren des zweiten Halbleiterchips 25 ausreichen. Die in Fig. 3 oben liegenden Kontakte der integrierten Halbleiter­ schaltung 26 des oberen Halbleiterchips 25 müssen noch mit Kontaktflächen 29 der elektronischen Leiterplatte 10 verbun­ den werden.According to FIG. 3, another, second semiconductor chip 25 is then glued with its rear side onto the exposed rear side of the first semiconductor chip 20 and is held by it. The adhesive force is at least so strong that the glued-on semiconductor chip can be bonded without changing the position; a subsequently applied covering compound can finally fix the spatial position of the second semiconductor chip. Likewise, the adhesive force alone can be sufficient to fix the second semiconductor chip 25 . The top contacts in FIG. 3 of the integrated semiconductor circuit 26 of the upper semiconductor chip 25 still have to be connected to contact surfaces 29 of the electronic circuit board 10 .

Dazu wird gemäß Fig. 4 eine Bondverbindung in Form von Bond­ drähten 28 eingesetzt, die auch größere Strecken überbrücken kann, um den oberen, zweiten Halbleiterchip 25 seitlich des ersten 20 zu kontaktieren. Dadurch wird der aus den Halblei­ terchips 20 und 25 bestehende Doppelchip 24 beidseitig mit demselben Gegenstand, vorzugsweise der Leiterplatte 10 ver­ bondet. Anschließend wird der Doppelchip 24 mit seiner Bond­ verbindung 28 durch eine gestrichelt umrandete Abdeckmasse 30 aus einem zumindest im erkalteten oder gehärteten Zustand elektrisch isolierenden Material umgeben. Dadurch wird die Lage des Doppelchips 24 fixiert und eine Schutzschicht 30 ge­ bildet, die Wärme besser ableiten kann. Zur weiteren Verbes­ serung der Wärmeableitung kann nachträglich eine Wärmeableit­ platte 35, vorzugsweise aus einem Metall, auf die Abdeckmasse aufgebracht werden.For this purpose, Fig. 4, according to a bond in the form of bonding wires 28 is inserted, can bridge the larger distances to contact laterally around the upper second semiconductor chip 25 of the first 20. Characterized the existing from the semiconductor terchips 20 and 25 double chip 24 on both sides with the same object, preferably the circuit board 10 ver bonded. Subsequently, the double chip 24 with its bond connection 28 is surrounded by a covering compound 30 outlined in dashed lines from an electrically insulating material, at least in the cooled or hardened state. As a result, the position of the double chip 24 is fixed and forms a protective layer 30 ge, which can dissipate heat better. To further improve the heat dissipation, a heat dissipation plate 35 , preferably made of a metal, can subsequently be applied to the masking compound.

Fig. 5 zeigt ein Speichermodul mit 16 Doppelchips 24 im Ver­ fahrensstadium gemäß Fig. 4 noch vor dem Aufbringen der Ab­ deckmasse 30 und der wärmeableitenden Platten 35. Auf der Oberseite des Doppelchips 24 sind die von der Mitte des Chips zur rechten und linken Seite verlaufenden Bondverbindungen 28 zu erkennen, die zunächst freiliegen und anschließend durch die Abdeckmasse 30 eingeschlossen dauerhaft und elektrisch isoliert werden. Dargestellt sind außerdem seitliche Ausläu­ fer 37 der Ausnehmungen 15 vorgesehen, die dazu dienen, einen bereits eingelassenen ersten Halbleiterchip 25 oder Doppel­ chip 24 wieder zu entfernen, wenn der elektrische Funktion­ stest fehlschlägt oder nachträglich am fertigen Produkt ein Fehler auftritt. FIG. 5 shows a memory module with 16 double chips 24 in the process stage according to FIG. 4 even before the application of the covering compound 30 and the heat-dissipating plates 35 . On the top of the double chip 24 , the bond connections 28 extending from the center of the chip to the right and left sides can be seen, which are initially exposed and then enclosed by the masking compound 30 and are permanently and electrically insulated. Shown are also lateral Ausläu fer 37 of the recesses 15 , which serve to remove an already embedded first semiconductor chip 25 or double chip 24 again when the electrical function test fails or an error subsequently occurs in the finished product.

Gemäß Fig. 6 wird, nachdem die Abdeckmasse 30 auf jedem Dop­ pelchip 24 einzeln aufgebracht wurde, die Leiterplatte mit 16 metallischen Wärmeableitplatten aus beispielsweise Kupfer be­ deckt. Alternativ kann für sämtliche Doppelchips eine durch­ gehende Schutzschicht 30 als Abdeckmasse vorgesehen sein, die entweder mit einer über die gesamte Leiterplatte sich er­ streckenden Metallplatte oder durch 16 einzelne kleine Wär­ meableitplatten bedeckt wird. Die einzelnen Wärmeableitplat­ ten, die jeweils nur einen Doppelchip 24 bedecken, erleich­ tern einen Austausch einzelner Chips durch lediglich lokale nachträgliche Erwärmung und Ablösung der Abdeckmasse. Referring to FIG. 6, after the masking compound 30 pelchip on each Dop 24 individually has been applied, the printed circuit board 16 with metallic heat transfer plates of for example copper be revealed. Alternatively, a continuous protective layer 30 can be provided as a covering compound for all double chips, which is covered either with a metal plate extending over the entire printed circuit board or with 16 individual small heat dissipation plates. The individual heat dissipation plates, each of which only cover one double chip 24 , facilitate an exchange of individual chips by merely locally heating and peeling off the masking compound.

Mit Hilfe der vorliegenden Erfindung entfällt die bislang er­ forderliche Modulmontage, insbesondere der Zusatzaufwand bei der zweifachen Bestückung einer Leiterplattenfläche mit zwei Chipebenen. Bei der erfindungsgemäßen Ausführung mit rücksei­ tig aneinander geklebten Chippaaren ist ein elektrisches Te­ sten zunächst nur des unteren Halbleiterchips 20 weiterhin möglich, indem der obere Halbleiterchip 25 erst nach erfolg­ reichem elektrischen Test des unteren Chips 20 aufgeklebt wird. Nach Fertigstellung der Lötverbindungen kann dann der obere Halbleiterchip 25 getestet werden. Bei diesem Doppel­ chip-Verbund entfallen die herkömmlichen Gehäuse und zusätz­ lichen elektrischen Kontakte. Die Erfindung kann mit herkömm­ lichen Herstellungsverfahren (BOC, MOST oder CIB) kombiniert werden.With the help of the present invention, the module assembly required up to now has been dispensed with, in particular the additional effort involved in equipping a printed circuit board area twice with two chip levels. In the inventive embodiment with back print tig spliced chip pairs an electrical Te is most initially only of the lower semiconductor chip 20 still possible by having the upper semiconductor chip 25 is adhered only after successful electrical test of the bottom chip 20th After completion of the solder connections, the upper semiconductor chip 25 can then be tested. With this double chip combination, the conventional housing and additional electrical contacts are no longer required. The invention can be combined with conventional manufacturing processes (BOC, MOST or CIB).

Die Halbleiterchips 20, 25 eines Paares 24 sind üblicherweise Silizium-Chips, die vorzugsweise gedünnt werden. Der Kleb­ stoff an den Rückseiten 23, 27 beider Halbleiterchips 20, 25 ist vorzugsweise wärmeleitfähig und lösbar. Die Chip-Pads auf der Oberseite des Chipverbundes 24 werden durch herkömmliches Bonden entsprechend der COB-Technologie mit Hilfe von Bond­ drähten mit den Kontaktflächen 29 der Leiterplatte 10 verbun­ den. Die Leiterplatte 10 benötigt daher eine doppelte Anzahl von Kontaktflächen im Vergleich zur Bestückung mit nur einer Ebene von Halbleiterchips. Das Layout der Leiterplatte 10 wird entsprechend angepaßt, um die Kontaktflächen 29 für die Bonddrähte möglichst nahe an der Grundfläche des Chippaares 24 anzubringen. Vorzugsweise sind diese Kontaktflächen 29 an zwei gegenüberliegenden Rändern der Chipgrundfläche angeord­ net. Die Leiterplatte wird vorzugsweise entsprechend der BOC- Technologie gestaltet. Die zur Abdeckung eingesetzte Abdeck­ masse ist vorzugsweise eine Moulder-Masse (Glob top), die beide Halbleiterchips 20, 25 mechanisch fixiert und die ein­ zelnen Bonddrähte fixiert und isoliert. Das fertige Modul kann mit einer dünnen Metallplatte versehen werden, um außer der besseren Wärmeabfuhr auch einen erhöhten mechanischen Schutz zu erzielen. The semiconductor chips 20 , 25 of a pair 24 are usually silicon chips, which are preferably thinned. The adhesive material on the rear sides 23 , 27 of both semiconductor chips 20 , 25 is preferably thermally conductive and detachable. The chip pads on the top of the chip assembly 24 are connected by conventional bonding according to the COB technology with the aid of bond wires to the contact surfaces 29 of the circuit board 10 . The printed circuit board 10 therefore requires a double number of contact areas in comparison to the placement with only one level of semiconductor chips. The layout of the printed circuit board 10 is adapted accordingly in order to attach the contact surfaces 29 for the bond wires as close as possible to the base surface of the chip pair 24 . These contact surfaces 29 are preferably arranged on two opposite edges of the chip base area. The circuit board is preferably designed in accordance with BOC technology. The covering mass used for covering is preferably a moulder mass (glob top) which mechanically fixes both semiconductor chips 20 , 25 and which fixes and insulates an individual bonding wires. The finished module can be provided with a thin metal plate to achieve increased mechanical protection in addition to better heat dissipation.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

11

Grundfläche
Floor space

1010

Leiterplatte
circuit board

1111

Kontakte
contacts

1515

Ausnehmung
recess

2020

unterer Halbleiterchip
lower semiconductor chip

2121

integrierte Halbleiterschaltung
integrated semiconductor circuit

2323

Rückseite des unteren Halbleiterchips
Back of the lower semiconductor chip

2424

Doppelchip
double chip

2525

oberer Halbleiterchip
upper semiconductor chip

2626

integrierte Halbleiterschaltung
integrated semiconductor circuit

2727

Rückseite des oberen Halbleiterchips
Back of the upper semiconductor chip

2828

Bonddraht
bonding wire

2929

Ausläufer
offshoot

3030

Abdeckmasse
covering compound

3535

Wärmeableitplatte
heat dissipation plate

3737

Ausläufer
offshoot

4040

Speichermodul
B Bodenfläche der Ausnehmung
S seitliche Abmessung der Ausnehmung
memory module
B bottom surface of the recess
S lateral dimension of the recess

Claims (10)

1. Speichermodul (40) mit einer elektronischen Leiterplatte (10) und mit zwei mit der Leiterplatte (10) elektrisch ver­ bundenen, ungehäusten Halbleiterchips (20, 25), die auf der­ selben Seite der Leiterplatte (10) übereinander angeordnet sind,
wobei jeder Halbleiterchip (20, 25) auf seiner Vorderseite eine integrierte Halbleiterschaltung (21, 26) aufweist und der eine Halbleiterchip (20) an der Leiterplatte (10) befe­ stigt ist,
wobei die beiden Halbleiterchips (20, 25) mit ihren Rück­ seiten (23, 27) aneinander befestigt sind, so daß der eine Halbleiterchip (20) den anderen Halbleiterchip (25) trägt, und
wobei der andere, durch den einen Halbleiterchip (20) ge­ tragene Halbleiterchip (25) durch Bonddrähte (28), die zur Leiterplatte (10) führen, elektrisch mit der Leiterplatte (10) verbunden ist,
dadurch gekennzeichnet, daß
derjenige Halbleiterchip (20), der unmittelbar an der Leiter­ platte (10) befestigt ist und den anderen Halbleiterchip (25) trägt, in eine Ausnehmung (15) der Leiterplatte (10) einge­ lassen und durch in der Bodenfläche der Ausnehmung (15) ange­ ordnete Kontakte (11) mit der Leiterplatte (10) elektrisch verbunden ist.1. memory module ( 40 ) with an electronic circuit board ( 10 ) and with two with the circuit board ( 10 ) electrically connected, unhoused semiconductor chips ( 20 , 25 ), which are arranged on the same side of the circuit board ( 10 ) one above the other,
wherein each semiconductor chip ( 20 , 25 ) has an integrated semiconductor circuit ( 21 , 26 ) on its front side and one semiconductor chip ( 20 ) is attached to the printed circuit board ( 10 ),
wherein the two semiconductor chips ( 20 , 25 ) with their rear sides ( 23 , 27 ) are attached to each other, so that one semiconductor chip ( 20 ) carries the other semiconductor chip ( 25 ), and
the other semiconductor chip ( 25 ) carried by the one semiconductor chip ( 20 ) being electrically connected to the printed circuit board ( 10 ) by bonding wires ( 28 ) leading to the printed circuit board ( 10 ),
characterized in that
, let one semiconductor chip (20) of the plate directly on the conductor (10) is fixed and carries the other semiconductor chip (25) in a recess (15) of the printed circuit board inserted (10) and being carried in the bottom surface of the recess (15) arranged contacts ( 11 ) with the circuit board ( 10 ) is electrically connected. 2. Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß die elektronische Leiterplatte (10) neben der Grundfläche für die beiden Halbleiterchips (20, 25) Kontaktflächen (29) zum Anschließen der Bonddrähte (28) aufweist.2. Memory module according to claim 1, characterized in that the electronic circuit board ( 10 ) in addition to the base for the two semiconductor chips ( 20 , 25 ) has contact surfaces ( 29 ) for connecting the bonding wires ( 28 ). 3. Speichermodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Rückseiten (23, 27) der beiden Halbleiterchips (20, 25) aneinander geklebt sind. 3. Memory module according to claim 1 or 2, characterized in that the rear sides ( 23 , 27 ) of the two semiconductor chips ( 20 , 25 ) are glued together. 4. Speichermodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die beiden Halbleiterchips (20, 25) Halbleiterspeicherchips sind.4. Memory module according to one of claims 1 to 3, characterized in that the two semiconductor chips ( 20 , 25 ) are semiconductor memory chips. 5. Speichermodul nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Bonddrähte (28) von einer elektrisch isolierenden Abdeck­ masse (30) umgeben sind.5. Memory module according to one of claims 1 to 4, characterized in that the bonding wires ( 28 ) are surrounded by an electrically insulating covering compound ( 30 ). 6. Verfahren zur Herstellung eines Speichermoduls (40), wobei zwei ungehäuste Halbleiterchips (20, 25), die auf ihrer Vor­ derseite je eine integrierte Halbleiterschaltung (21, 26) aufweisen, auf derselben Seite einer elektronischen Leiter­ platte (10) übereinander angeordnet werden und elektrisch mit der Leiterplatte (10) verbunden werden,
wobei der eine Halbleiterchip (20) an der Leiterplatte (10) befestigt wird,
wobei die beiden Halbleiterchips (20, 25) mit ihren Rück­ seiten aneinander befestigt werden, so daß der eine Halb­ leiterchip (20) den anderen Halbleiterchip (25) trägt, und
wobei der andere, durch den einen Halbleiterchip (20) ge­ tragene Halbleiterchip (25) durch Bonddrähte (28), die zur Leiterplatte (10) führen, elektrisch mit der Leiterplatte (10) verbunden wird,
dadurch gekennzeichnet, daß
der eine Halbleiterchip (20) in eine in der Leiterplatte (10) angeordnete Ausnehmung (15), deren seitliche Abmessungen (S) der Grundfläche der Halbleiterchips (20; 25) entsprechen, eingelassen und über Kontakte (11) der Bodenfläche der Aus­ nehmung (15) elektrisch mit der Leiterplatte (10) verbunden wird.6. A method for producing a memory module ( 40 ), two unhoused semiconductor chips ( 20 , 25 ), each having an integrated semiconductor circuit ( 21 , 26 ) on their front side, arranged on the same side of an electronic circuit board ( 10 ) one above the other and are electrically connected to the printed circuit board ( 10 ),
one semiconductor chip ( 20 ) being attached to the printed circuit board ( 10 ),
wherein the two semiconductor chips ( 20 , 25 ) are fastened to one another with their rear sides, so that one semiconductor chip ( 20 ) carries the other semiconductor chip ( 25 ), and
the other semiconductor chip ( 25 ) carried by the one semiconductor chip ( 20 ) being electrically connected to the printed circuit board ( 10 ) by bonding wires ( 28 ) leading to the printed circuit board ( 10 ),
characterized in that
the one semiconductor chip ( 20 ) in a in the printed circuit board ( 10 ) arranged recess ( 15 ) whose lateral dimensions (S) correspond to the base of the semiconductor chips ( 20 ; 25 ), and via contacts ( 11 ) of the bottom surface of the recess ( 15 ) is electrically connected to the printed circuit board ( 10 ). 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Bonddrähte (28) mit Kontaktflächen (29) der Leiterplatte (10), die neben der Grundfläche für die beiden Halbleiter­ chips (20, 25) auf der Leiterplatte (10) angeordnet sind, verbunden werden.7. The method according to claim 6, characterized in that the bonding wires ( 28 ) with contact surfaces ( 29 ) of the circuit board ( 10 ), which are arranged next to the base for the two semiconductor chips ( 20 , 25 ) on the circuit board ( 10 ), get connected. 8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Rückseiten (23, 27) der beiden Halbleiterchips (20, 25) aneinander geklebt werden.8. The method according to claim 6 or 7, characterized in that the rear sides ( 23 , 27 ) of the two semiconductor chips ( 20 , 25 ) are glued together. 9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß eine Vielzahl von Paaren (24) aneinander befestigter Halblei­ terchips (20, 25) auf der Leiterplatte (10) angeordnet wird.9. The method according to any one of claims 6 to 8, characterized in that a plurality of pairs ( 24 ) mutually attached semiconductor terchips ( 20 , 25 ) on the circuit board ( 10 ) is arranged. 10. Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß jedes Paar (24) aneinander befestigter Halbleiterchips (20, 25) durch eine Abdeckmasse (30) bedeckt wird, auf die jeweils eine metallische Wärmeableitplatte (35) aufgesetzt wird.10. The method according to any one of claims 6 to 9, characterized in that each pair ( 24 ) attached semiconductor chips ( 20 , 25 ) is covered by a masking compound ( 30 ), on each of which a metallic heat dissipation plate ( 35 ) is placed.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998865A (en) * 1996-06-25 1999-12-07 Micron Technology, Inc. Loc simm
WO2000014788A2 (en) * 1998-09-09 2000-03-16 Telefonaktiebolaget Lm Ericsson An electronic arrangement comprising a component carrier, a carrier for an electronic component, and a method of producing an electronic arrangement
WO2001065595A2 (en) * 2000-02-28 2001-09-07 Sts Atl Corporation A method of forming an opening or cavity in a substrate for receiving an electronic component
DE10043450A1 (en) * 2000-09-04 2002-03-14 Orient Semiconductor Elect Ltd Improved method for mounting chips with protuberances in manufacturing process, for use in microelectronics

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998865A (en) * 1996-06-25 1999-12-07 Micron Technology, Inc. Loc simm
WO2000014788A2 (en) * 1998-09-09 2000-03-16 Telefonaktiebolaget Lm Ericsson An electronic arrangement comprising a component carrier, a carrier for an electronic component, and a method of producing an electronic arrangement
WO2001065595A2 (en) * 2000-02-28 2001-09-07 Sts Atl Corporation A method of forming an opening or cavity in a substrate for receiving an electronic component
DE10043450A1 (en) * 2000-09-04 2002-03-14 Orient Semiconductor Elect Ltd Improved method for mounting chips with protuberances in manufacturing process, for use in microelectronics

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
US 2002/00 31 864 A1 *
US 2002/00 31 867 A1 *

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