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DE102022213918A1 - Device and method for reducing parasitic signal components of a sigma-delta modulator - Google Patents

Device and method for reducing parasitic signal components of a sigma-delta modulator Download PDF

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Publication number
DE102022213918A1
DE102022213918A1 DE102022213918.6A DE102022213918A DE102022213918A1 DE 102022213918 A1 DE102022213918 A1 DE 102022213918A1 DE 102022213918 A DE102022213918 A DE 102022213918A DE 102022213918 A1 DE102022213918 A1 DE 102022213918A1
Authority
DE
Germany
Prior art keywords
signal
shift register
digital
output
sigma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022213918.6A
Other languages
German (de)
Inventor
Carsten Leube
Jan Heinrich
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
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Priority to PCT/EP2023/083374 priority patent/WO2024132406A1/en
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
    • H03M7/3008—Compensating for, or preventing of, undesired influence of physical parameters by averaging out the errors, e.g. using dither

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  • Theoretical Computer Science (AREA)
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Abstract

Es wird ein Verfahren zum Reduzieren parasitärer Signalanteile in einem Ausgabesignal (360) eines Sigma-Delta-Modulators (110) beschrieben, wobei das Ausgabesignal (360) durch eine Verarbeitung eines digitalen Eingabesignals (310) in einem Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110) erzeugt wird. Dabei wird ein digitales Zittersignal (300) in Form einer pseudozufälligen Sequenz aus nicht-binären Digitalwörtern (301) bereitgestellt. Ferner wird ein durch eine Verarbeitung des digitalen Eingabesignals (310) in einem Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110) generiertes Zwischensignal (331) mit dem digitalen Zittersignal (300) kombiniert, um ein modifiziertes Zwischensignal (340) zu erzeugen. Das Ausgabesignal (360) wird dann durch eine Verarbeitung des modifizierten Zwischensignals (340) in dem Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110) erzeugt.A method is described for reducing parasitic signal components in an output signal (360) of a sigma-delta modulator (110), wherein the output signal (360) is generated by processing a digital input signal (310) in a signal processing path (111) of the sigma-delta modulator (110). A digital dither signal (300) in the form of a pseudorandom sequence of non-binary digital words (301) is provided. Furthermore, an intermediate signal (331) generated by processing the digital input signal (310) in a signal processing path (111) of the sigma-delta modulator (110) is combined with the digital dither signal (300) to generate a modified intermediate signal (340). The output signal (360) is then generated by processing the modified intermediate signal (340) in the signal processing path (111) of the sigma-delta modulator (110).

Description

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Reduzieren parasitärer Signalanteile eines Sigma-Delta-Modulators, die sich bei Auftreten von Grenzzyklen als Ruhetöne in einem Ausganssignal des Sigma-Delta-Modulators bemerkbar machen.The invention relates to a method and a device for reducing parasitic signal components of a sigma-delta modulator, which become noticeable as idle tones in an output signal of the sigma-delta modulator when limit cycles occur.

Die Delta-Sigma-Modulation wird zur Kodierung analoger Signale in digitale Signale verwendet, z.B. in einem Analog-Digital-Wandler (ADC). Ferner wird das Verfahren auch in einem Digital-Analog-Wandler (DAC) im Rahmen der Umwandlung digitaler Signale in analoge Signale verwendet, um digitale Signale mit hoher Bitanzahl und niedriger Frequenz in digitale Signale mit niedriger Bitanzahl und höherer Frequenz umzuwandeln. Unter gewissen Bedingungen können bei der Sigma-Delta-Modulation sogenannte Grenzzyklen (Limit Cycles) auftreten, wobei es sich um eine parasitäre aber inhärente Eigenschaft von digitalen Sigma-Delta-Modulatoren (SDM) handelt. Diese Grenzzyklen führen zu unerwünschten Spektrallinien (Idle Tones) im Ausgangsspektrum der Modulatoren. Um das Auftreten von Grenzzyklen zu verhindern, können Zittersignale (Dither-Signal) verwendet werden, die mithilfe von binären Pseudozufallssequenz-Generatoren (Pseudo Random Binary Sequence (PRBS) Generator) erzeugt werden. Die Amplituden der parasitären Störfrequenzen können für bestimmte Sigma-Delta-Modulatoren durch die binären Pseudozufallssequenz-Generatoren jedoch nur bis zu einem bestimmten Grad verringert werden.Delta-sigma modulation is used to encode analog signals into digital signals, e.g. in an analog-to-digital converter (ADC). The method is also used in a digital-to-analog converter (DAC) as part of the conversion of digital signals into analog signals to convert digital signals with a high number of bits and a low frequency into digital signals with a low number of bits and a higher frequency. Under certain conditions, so-called limit cycles can occur in sigma-delta modulation. This is a parasitic but inherent property of digital sigma-delta modulators (SDM). These limit cycles lead to unwanted spectral lines (idle tones) in the output spectrum of the modulators. To prevent the occurrence of limit cycles, dither signals can be used, which are generated using pseudo random binary sequence (PRBS) generators. However, the amplitudes of the parasitic interference frequencies can only be reduced to a certain extent for certain sigma-delta modulators by the binary pseudorandom sequence generators.

Die Aufgabe der Erfindung kann darin gesehen werden, die Reduktion der parasitären Störfrequenzen in einem Sigma-Delta-Modulator zu verbessern. The object of the invention can be seen in improving the reduction of parasitic interference frequencies in a sigma-delta modulator.

Diese Aufgabe wird mittels des jeweiligen Gegenstands der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von jeweils abhängigen Ansprüchen.This object is achieved by means of the respective subject matter of the independent claims. Advantageous embodiments of the invention are the subject matter of respective dependent claims.

Gemäß einem ersten Aspekt der Erfindung ist ein Verfahren zum Reduzieren parasitärer Signalanteile in einem Ausgabesignal eines Sigma-Delta-Modulators vorgesehen, wobei das Ausgabesignal durch eine Verarbeitung eines digitalen Eingabesignals in einem Signalverarbeitungspfad des Sigma-Delta-Modulators erzeugt wird. Dabei wird ein digitales Zittersignal in Form einer pseudozufälligen Sequenz aus nicht-binären Digitalwörtern bereitgestellt, wobei ein durch Verarbeiten des digitalen Eingabesignals in einem Signalverarbeitungspfad des Sigma-Delta-Modulators generiertes Zwischensignal mit dem digitalen Zittersignal kombiniert wird, um ein modifiziertes Zwischensignal zu erzeugen, und wobei das Ausgabesignal durch eine Verarbeitung des modifizierten Zwischensignals in dem Signalverarbeitungspfad des Sigma-Delta-Modulators erzeugt wird. Durch die Verwendung eines Zittersignals in Form einer nicht-binären Dithersequenz, d.h. einer pseudozufälligen Sequenz aus nicht-binären Digitalwörtern können die Amplituden der unerwünschten Ruhetöne besonders effektiv reduziert werden.According to a first aspect of the invention, a method is provided for reducing parasitic signal components in an output signal of a sigma-delta modulator, wherein the output signal is generated by processing a digital input signal in a signal processing path of the sigma-delta modulator. A digital dither signal is provided in the form of a pseudorandom sequence of non-binary digital words, wherein an intermediate signal generated by processing the digital input signal in a signal processing path of the sigma-delta modulator is combined with the digital dither signal to generate a modified intermediate signal, and wherein the output signal is generated by processing the modified intermediate signal in the signal processing path of the sigma-delta modulator. By using a dither signal in the form of a non-binary dither sequence, i.e. a pseudorandom sequence of non-binary digital words, the amplitudes of the unwanted idle tones can be reduced particularly effectively.

In einer Ausführungsform ist vorgesehen, dass das digitale Zittersignal in einem Zittersignalgenerator durch Verarbeiten einer digitalen rückgekoppelten Sequenz mithilfe eines Schieberegisters aus mehreren hintereinander geschalteten Flipflops generiert wird. Dabei wird der Speicherinhalt wenigstens eines Flipflops, der an einem Ausgang des Schieberegisters bereitgestellt wird, mit dem Speicherinhalt eines weiteren Flipflops des Schieberegisters logisch verknüpft, um jeweils ein neues Bit der rückgekoppelten Sequenz zu generieren, wobei das jeweils neu generierte Bit der rückgekoppelten Sequenz in den Eingang des Schieberegisters eingekoppelt wird. Hierdurch wird auf eine besonders vorteilhafte Weise eine pseudozufällige Sequenz erzeugt.In one embodiment, the digital dither signal is generated in a dither signal generator by processing a digital feedback sequence using a shift register made up of several flip-flops connected in series. The memory content of at least one flip-flop, which is provided at an output of the shift register, is logically linked to the memory content of another flip-flop of the shift register in order to generate a new bit of the feedback sequence, with the newly generated bit of the feedback sequence being coupled into the input of the shift register. This generates a pseudo-random sequence in a particularly advantageous manner.

In einer weiteren Ausführungsform ist vorgesehen, dass zum Erzeugen des digitalen Zittersignals zunächst anhand der rückgekoppelten Sequenz eine pseudozufällige Zwischensequenz aus Digitalwörtern generiert wird, die anschließend mithilfe einer Referenztabelle, welche jedem Digitalwort der Zwischensequenz einen nicht-binären digitalen Wert individuell zuordnet, in die das digitale Zittersignal bildende pseudozufällige Sequenz umgewandelt wird. Mithilfe der Referenztabelle ist es möglich, solche Sequenzen, die mithilfe eines oder mehrerer Schieberegister erzeugt wurden, in eine für die jeweilige Anwendung besonders geeignete Sequenzen umzusetzen.In a further embodiment, in order to generate the digital dither signal, a pseudorandom intermediate sequence of digital words is first generated using the feedback sequence, which is then converted into the pseudorandom sequence forming the digital dither signal using a reference table which individually assigns a non-binary digital value to each digital word of the intermediate sequence. Using the reference table, it is possible to convert sequences of this kind that were generated using one or more shift registers into a sequence that is particularly suitable for the respective application.

In einer weiteren Ausführungsform ist vorgesehen, dass die einzelnen Bits der nicht-binären Digitalwörter der das digitale Zittersignal bildenden pseudozufälligen Sequenz mithilfe des Schieberegisters zeitlich nacheinander generiert werden, das mit einer mehrfachen Taktrate des Sigma-Delta-Modulators betrieben wird. Hierdurch wird ein besonders einfacher Aufbau des Schieberegisters ermöglicht.In a further embodiment, it is provided that the individual bits of the non-binary digital words of the pseudorandom sequence forming the digital dither signal are generated one after the other using the shift register, which is operated at a multiple clock rate of the sigma-delta modulator. This enables a particularly simple structure of the shift register.

In einer weiteren Ausführungsform ist vorgesehen, dass das digitale Zittersignal mithilfe eines Zittersignalgenerators generiert wird, der eine Schieberegisteranordnung aus mehreren Schieberegistern und mehreren den Schieberegistern individuell zugeordneten Logikgattern umfasst, wobei jedes Bit des nicht-binären Digitalworts des digitalen Zittersignals von einem diesem Bit individuell zugeordneten Schieberegister generiert wird. Hierdurch kann die Geschwindigkeit, mit der die nicht-binären Digitalwörter erzeugt werden, deutlich gesteigert werden. Grundsätzlich ist es damit möglich die Taktrate des Zittersignalgenerators an die Taktrate des Sigma-Delta-Modulators anzupassen.In a further embodiment, it is provided that the digital dither signal is generated using a dither signal generator which comprises a shift register arrangement comprising a plurality of shift registers and a plurality of logic gates individually assigned to the shift registers, wherein each bit of the non-binary digital word of the digital dither signal is generated by a shift register individually assigned to this bit. This makes it possible to significantly increase the speed at which the non-binary digital words are generated. In principle, it is possible to adapt the clock rate of the dither signal generator to the clock rate of the sigma-delta modulator.

In einer weiteren Ausführungsform ist vorgesehen, dass die rückgekoppelte Sequenz eines Schieberegisters jeweils durch eine logische Verknüpfung der Speicherinhalte von zwei verschiedenen Flipflops der Schieberegisteranordnung gebildet wird. Durch eine solche Verknüpfung der Signale aus verschiedenen Flipflops der Schieberegisteranordnung kann die pseudozufällige Sequenz des damit erzeugten Zittersignals der jeweiligen Anwendung angepasst werden.In a further embodiment, the feedback sequence of a shift register is formed by a logical combination of the memory contents of two different flip-flops of the shift register arrangement. By combining the signals from different flip-flops of the shift register arrangement in this way, the pseudo-random sequence of the dither signal generated thereby can be adapted to the respective application.

Gemäß einem weiteren Aspekt der Erfindung ist vorgesehen, dass die Vorrichtung zum Reduzieren parasitärer Signalanteile in einem digitalen Ausgabesignal eines Sigma-Delta-Modulators, umfassend einen Sigma-Delta-Modulator mit einem Signalverarbeitungspfad ausgebildet zum Erzeugen eines Ausgabesignals aus einem digitalen Eingabesignal, einen Zittersignalgenerator ausgebildet zum Erzeugen eines digitalen Zittersignals in Form einer pseudozufälligen Sequenz nicht-binärer Digitalwörter, und einen Signalkombinierer ausgebildet zum Erzeugen eines modifizierten Zwischensignals durch Kombinieren eines Zwischensignals, das durch eine Verarbeitung des digitalen Eingabesignals in dem Signalverarbeitungspfad des Sigma-Delta-Modulators generiert wurde, mit dem nicht-binären digitalen Zittersignal in dem Signalverarbeitungspfad des Sigma-Delta-Modulators. Dabei ist der Signalverarbeitungspfad des Sigma-Delta-Modulators ausgebildet, das Ausgabesignal durch Verarbeiten des modifizierten Zwischensignals zu erzeugen. Mithilfe einer solchen Vorrichtung können die Amplituden der unerwünschten Ruhetöne im Ausgabesignal des Sigma-Delta-Modulators besonders effektiv reduziert werden.According to a further aspect of the invention, the device for reducing parasitic signal components in a digital output signal of a sigma-delta modulator comprises a sigma-delta modulator with a signal processing path designed to generate an output signal from a digital input signal, a dither signal generator designed to generate a digital dither signal in the form of a pseudorandom sequence of non-binary digital words, and a signal combiner designed to generate a modified intermediate signal by combining an intermediate signal that was generated by processing the digital input signal in the signal processing path of the sigma-delta modulator with the non-binary digital dither signal in the signal processing path of the sigma-delta modulator. The signal processing path of the sigma-delta modulator is designed to generate the output signal by processing the modified intermediate signal. With the aid of such a device, the amplitudes of the undesirable quiet tones in the output signal of the sigma-delta modulator can be reduced particularly effectively.

In einer Ausführungsform ist vorgesehen, dass der Zittersignalgenerator ein Schieberegister aus mehreren hintereinander geschalteten Flipflops und ein dem Schieberegister zugeordnetes Logikgatter umfasst,
wobei ein erster Eingang des Logikgatters an einem Ausgang eines einer Ausgangsstufe des Schieberegisters zugeordneten Flipflops angeschlossen ist, während ein zweiter Eingang des Logikgatters an einem Ausgang eines weiteren Flipflops des Schieberegisters angeschlossen ist, und wobei ein Ausgang des Logikgatters mit einem Eingang des zugeordneten Schieberegisters verbunden ist. Hierdurch kann ein geeignetes Zittersignale auf eine besonders einfache Weise erzeugt werden.In one embodiment, the dither signal generator comprises a shift register consisting of several flip-flops connected in series and a logic gate associated with the shift register,
wherein a first input of the logic gate is connected to an output of a flip-flop associated with an output stage of the shift register, while a second input of the logic gate is connected to an output of a further flip-flop of the shift register, and wherein an output of the logic gate is connected to an input of the associated shift register. This allows a suitable dither signal to be generated in a particularly simple manner.

In einer weiteren Ausführungsform ist vorgesehen, dass der Zittersignalgenerator eine Schieberegisteranordnung aus mehreren parallel zueinander angeordneten Schieberegistern mit jeweils mehreren hintereinander geschalteten Flipflops und mehreren jeweils einem der Schieberegister individuell zugeordneten Logikgattern umfasst, wobei der Eingang eines Schieberegisters jeweils an dem Ausgang des diesem Schieberegister jeweils zugeordneten Logikgatters angeschlossen ist, und wobei jedes Schieberegister ausgebildet ist, jeweils eine von dem ihm jeweils zugeordneten Logikgatter individuell bereitgestellte rückgekoppelte Sequenz zu verarbeiten und dabei jeweils ein Bit für das von dem Zittersignalgenerator im aktuellen Arbeitszyklus generierte Digitalwort des digitalen Zittersignals zu generieren. Hierdurch kann die Geschwindigkeit, mit der die nicht-binären Digitalwörter erzeugt werden, deutlich gesteigert werden. Grundsätzlich ist es damit möglich die Taktrate des Zittersignalgenerators an die Taktrate des Sigma-Delta-Modulators anzupassen.In a further embodiment, the dither signal generator comprises a shift register arrangement made up of a plurality of shift registers arranged in parallel to one another, each with a plurality of flip-flops connected in series and a plurality of logic gates individually assigned to one of the shift registers, the input of a shift register being connected to the output of the logic gate assigned to this shift register, and each shift register being designed to process a feedback sequence individually provided by the logic gate assigned to it, and to generate a bit for the digital word of the digital dither signal generated by the dither signal generator in the current operating cycle. This makes it possible to significantly increase the speed at which the non-binary digital words are generated. In principle, this makes it possible to adapt the clock rate of the dither signal generator to the clock rate of the sigma-delta modulator.

In einer weiteren Ausführungsform ist vorgesehen, dass die Eingänge der Logikgatter jeweils an die Ausgänge von zwei verschiedenen Flipflops der Schieberegisteranordnung angeschlossen sind, wobei wenigstens einer der Eingänge wenigstens eines Logikgatters, an einem Ausgang eines Flipflops angeschlossen ist, der Teil eines Schieberegisters ist, dem das jeweilige Logikgatter nicht zugeordnet ist. Durch eine solche Verknüpfung der Signalausgänge aus verschiedenen Schieberegistern kann die Qualität der pseudozufälligen Sequenz des damit erzeugten Zittersignals verbessert werden.In a further embodiment, it is provided that the inputs of the logic gates are each connected to the outputs of two different flip-flops of the shift register arrangement, with at least one of the inputs of at least one logic gate being connected to an output of a flip-flop that is part of a shift register to which the respective logic gate is not assigned. By linking the signal outputs from different shift registers in this way, the quality of the pseudo-random sequence of the dither signal generated thereby can be improved.

In einer weiteren Ausführungsform ist ferner vorgesehen, dass der erste Eingang wenigstens eines Logikgatters an dem Ausgang eines Flipflops angeschlossen ist, das einer Ausgangsstufe eines Schieberegisters zugeordnet ist, während der zweite Eingang des jeweiligen Logikgatters an dem Ausgang eines Flipflops angeschlossen ist, das keiner Ausgangsstufe eines Schieberegister zugeordnet ist. Auch diese Maßnahme ist geeignet, die Qualität der pseudozufälligen Sequenz des damit erzeugten Signals zu verbessern.In a further embodiment, it is further provided that the first input of at least one logic gate is connected to the output of a flip-flop that is assigned to an output stage of a shift register, while the second input of the respective logic gate is connected to the output of a flip-flop that is not assigned to an output stage of a shift register. This measure is also suitable for improving the quality of the pseudorandom sequence of the signal generated thereby.

Schließlich ist in einer weiteren Ausführungsform vorgesehen, dass die Vorrichtung ferner eine Referenzeinrichtung umfasst, wobei die Referenzeinrichtung ausgebildet ist, mithilfe einer Referenztabelle eine von der Schieberegisteranordnung generierte pseudozufällige Zwischensequenz in die das digitale Zittersignal bildende pseudozufällige Sequenz umzuwandeln. Mithilfe der Referenztabelle ist es möglich, auch relativ einfache Sequenzen, die mithilfe eines oder mehrerer Schieberegister erzeugt wurden, in eine für die jeweilige Anwendung besonders geeignete Sequenzen umzusetzen.Finally, in a further embodiment, it is provided that the device further comprises a reference device, wherein the reference device is designed to convert a pseudorandom intermediate sequence generated by the shift register arrangement into the pseudorandom sequence forming the digital dither signal using a reference table. With the help of the reference table, it is possible to convert even relatively simple sequences that were generated using one or more shift registers into a sequence that is particularly suitable for the respective application.

Die Erfindung wird im Folgenden anhand von Figuren näher beschrieben. Dabei zeigen:

  • 1 schematisch eine Vorrichtung mit einem Sigma-Delta-Modulator und einem speziell ausgebildeten Zittersignalgenerator,
  • 2 schematisch eine weitere Ausführungsform der Vorrichtung aus 1 mit einem eine Referenztabelle nutzenden Zittersignalgenerator,
  • 3 schematisch den Aufbau eines einfachen Zittersignalgenerators mit einem einzelnen Schieberegister und einem Logikgatter,
  • 4 schematisch den Aufbau eines Zittersignalgenerators mit drei parallelen Schieberegistern und drei jeweils einem Schieberegister zugeordneten Logikgattern,
  • 5 den schematischen Aufbau eines weiteren Zittersignalgenerators mit vier parallelen Schieberegistern und vier jeweils einem Schieberegister zugeordneten Logikgattern,
  • 6 beispielhaft ein Diagramm mit verschiedenen Frequenzspektren des Ausgabesignals eines Sigma-Delta-Modulators, und
  • 7 schematisch ein Ablaufdiagramm des Verfahrens.
The invention is described in more detail below with reference to figures, in which:
  • 1 schematically a device with a sigma-delta modulator and a specially designed dither signal generator,
  • 2 schematically shows another embodiment of the device from 1 with a dither signal generator using a reference table,
  • 3 schematically shows the structure of a simple dither signal generator with a single shift register and a logic gate,
  • 4 schematically shows the structure of a dither signal generator with three parallel shift registers and three logic gates each assigned to a shift register,
  • 5 the schematic structure of another dither signal generator with four parallel shift registers and four logic gates each assigned to a shift register,
  • 6 example, a diagram with different frequency spectra of the output signal of a sigma-delta modulator, and
  • 7 A schematic flow chart of the procedure.

Die 1 zeigt ein vereinfachtes Blockschaltbild einer erfindungsgemäßen Vorrichtung 100 umfassend einen Sigma-Delta-Modulator 110 und einen diesem zugeordneten Zittersignalgenerator 200. Der Sigma-Delta-Modulator 110 weist einen Signalverarbeitungspfad 111 umfassend einen Schleifenfilter (Loop-Filter) 120, einen Signalkombinierer 140 und einen Quantisierer 150 auf, der ein an einem Signaleingang 112 des Sigma-Delta-Modulators 110 anliegendes digitales Eingabesignal 310 zu einem über einen Signalausgang 113 des Sigma-Delta-Modulators 110 bereitgestellten digitalen Ausgabesignal 360 verarbeitet. Unabhängig davon erzeugt der Zittersignalgenerator 200 ein digitales Zittersignal 300 in Form einer pseudozufälligen Sequenz aus nicht-binären Digitalwörtern. Das am Signalausgang 250 des Zittersignalgenerators 200 bereitgestellte Zittersignal 300 wird in dem Signalverarbeitungspfad 111 des Sigma Delta-Modulators 110 mit dem von dem Schleifenfilter 120 im Signalverarbeitungspfad 111 bereitgestellten Zwischensignal 330 kombiniert, was im vorliegenden Fall durch eine Addition der beiden digitalen Signale 300, 330 mithilfe des Signalkombinierers 140 erfolgt. Das hieraus resultierende modifizierte Zwischensignal 340 wird anschließend im Quantsierer 150 weiterverarbeitet und das Resultat dieser Verarbeitung schließlich am Signalausgang 113 des Sigma-Delta-Modulator 110 in Form eines Ausgabesignals 360 bereitgestellt. Wie aus der 1 ersichtlich ist, wird das Ausgabesignal 360 ferner über einen Rückkopplungspfad 170 in den vorderen Teil des Signalverarbeitungspfads 111 eingekoppelt. Im vorliegenden Beispiel erfolgt die Rückkopplung in den Schleifenfilter 120.The 1 shows a simplified block diagram of a device 100 according to the invention comprising a sigma-delta modulator 110 and a dither signal generator 200 associated therewith. The sigma-delta modulator 110 has a signal processing path 111 comprising a loop filter 120, a signal combiner 140 and a quantizer 150, which processes a digital input signal 310 applied to a signal input 112 of the sigma-delta modulator 110 to form a digital output signal 360 provided via a signal output 113 of the sigma-delta modulator 110. Independently of this, the dither signal generator 200 generates a digital dither signal 300 in the form of a pseudorandom sequence of non-binary digital words. The dither signal 300 provided at the signal output 250 of the dither signal generator 200 is combined in the signal processing path 111 of the Sigma Delta modulator 110 with the intermediate signal 330 provided by the loop filter 120 in the signal processing path 111, which in the present case is done by adding the two digital signals 300, 330 using the signal combiner 140. The resulting modified intermediate signal 340 is then further processed in the quantizer 150 and the result of this processing is finally provided at the signal output 113 of the Sigma Delta modulator 110 in the form of an output signal 360. As can be seen from the 1 As can be seen, the output signal 360 is further coupled into the front part of the signal processing path 111 via a feedback path 170. In the present example, the feedback takes place in the loop filter 120.

Um das Auftreten von Grenzzyklen und Ruhetönen wirksam zu reduzieren, erzeugt der Zittersignalgenerator 200 ein nicht-binäres Zittersignal 300 in Form einer Sequenz aus nicht binären Digitalwörtern 301. Das erfolgt vorzugsweise mithilfe einer geeigneten Schieberegisteranordnung 201 umfassend wenigstens ein Schieberegister 210 und ein diesem zugeordnetes Logikgatter 230, welche in geeigneter Weise miteinander verschaltet sind. Eine solche Schieberegisteranordnung 201 ist in der 2 dargestellt, die eine weitere Ausführungsform der Vorrichtung 100 aus 1 zeigt. Das von der Schieberegisteranordnung 201 generierte pseudozufällige Signal kann dabei direkt als Zittersignal 300 verwendet werden. Alternativ hierzu kann der Zittersignalgenerator 200 jedoch auch eine Referenzeinrichtung 240 aufweisen, die ein von der Schieberegisteranordnung 201 generiertes Zwischensignal 305 mithilfe einer Referenztabelle bzw. Look-up-Tabelle 241 in das eigentliche Zittersignal 300 umsetzt. Hierzu wird jedem Digitalwort 306 des von der Schieberegisteranordnung 201 generierten pseudozufälligen Zwischensignals 305 ein entsprechendes Digitalwort 301 des Zittersignals 300 zugeordnet. Eine solche Referenzeinrichtung 240 ist in der 2 beispielhaft dargestellt.In order to effectively reduce the occurrence of limit cycles and idle tones, the dither signal generator 200 generates a non-binary dither signal 300 in the form of a sequence of non-binary digital words 301. This is preferably done using a suitable shift register arrangement 201 comprising at least one shift register 210 and a logic gate 230 associated therewith, which are interconnected in a suitable manner. Such a shift register arrangement 201 is described in the 2 which shows another embodiment of the device 100 of 1 shows. The pseudorandom signal generated by the shift register arrangement 201 can be used directly as a dither signal 300. Alternatively, the dither signal generator 200 can also have a reference device 240 which converts an intermediate signal 305 generated by the shift register arrangement 201 into the actual dither signal 300 using a reference table or look-up table 241. For this purpose, each digital word 306 of the pseudorandom intermediate signal 305 generated by the shift register arrangement 201 is assigned a corresponding digital word 301 of the dither signal 300. Such a reference device 240 is shown in the 2 shown as an example.

Wie aus der 2 ferner ersichtlich ist, kann das Schleifenfilter 120 des Sigma-Delta-Modulators 110 grundsätzlich mehrere hintereinander geschaltete Integratoren 121, 122 umfassen. Im vorliegenden Ausführungsbeispiel wird das Ausgabesignal 360 über den Rückkopplungspfad 170 in jeden der beiden Integrierer 121, 122 eingekoppelt, wobei der erste Integrierer 121 die Differenz zwischen dem Eingabesignal 310 und einer aus dem Ausgabesignal 360 generierten zurückgekoppelten Sequenz 303 integriert, während der zweite Integrierer 122 die Differenz zwischen dem aus der ersten Integration resultierenden Signal 320 und der rückgekoppelten Sequenz 303 integriert. Ferner wird das Zittersignal 300 im vorliegenden Fall mit dem von dem zweiten Integrierer 122 bereitgestellten Zwischensignal 330 kombiniert. Aus der 2 ist ferner ersichtlich, dass am Ende des Signalverarbeitungspfads 111 ferner eine Verzögerungsstufe 160 vorgesehen sein kann. Mithilfe der im vorliegenden Beispiel einen Flip Flop umfassenden Verzögerungsstufe 160 kann die zeitliche Relation zwischen dem Ausgabesignal 360 und den im Signalverarbeitungspfad 111 vorliegenden Signalen 310, 320, 330 angepasst werden.As from the 2 As can also be seen, the loop filter 120 of the sigma-delta modulator 110 can in principle comprise a plurality of integrators 121, 122 connected in series. In the present embodiment, the output signal 360 is coupled into each of the two integrators 121, 122 via the feedback path 170, wherein the first integrator 121 integrates the difference between the input signal 310 and a feedback sequence 303 generated from the output signal 360, while the second integrator 122 integrates the difference between the signal 320 resulting from the first integration and the feedback sequence 303. Furthermore, the dither signal 300 is combined in the present case with the intermediate signal 330 provided by the second integrator 122. From the 2 It is also apparent that a delay stage 160 can also be provided at the end of the signal processing path 111. With the aid of the delay stage 160, which in the present example comprises a flip-flop, the temporal relationship between the output signal 360 and the signals 310, 320, 330 present in the signal processing path 111 can be adjusted.

Um eine möglichst hohe Reduktion der störenden Signalanteile im Ausgangssignal 360 des Sigma-Delta-Modulators 110 zu erzielen, ist es notwendig, ein digitales Zittersignal 300 in Form einer geeigneten pseudozufälligen Sequenz aus nicht-binären Digitalwörtern 301 zu generieren. Die pseudozufällige Sequenz soll dabei einen möglichst langen Wiederholungszyklus aufweisen, d.h. die Zeitdauer, nach der sich die Bits der pseudozufälligen Sequenz wiederholen. Um das zu erreichen, werden geeignete Schieberegisteranordnungen 201 umfassend ein oder mehrere Schieberegister 210j und eine entsprechende Anzahl, jeweils einem der Schieberegister 210j individuell zugeordneten und mit den Schieberegistern 210j in geeigneter Weise verschaltete Logikgatter 230j verwendet.In order to achieve the greatest possible reduction of the disturbing signal components in the output signal 360 of the Sigma-Delta modulator 110, it is necessary to generate a digital dither signal 300 in the form of a to generate a suitable pseudorandom sequence from non-binary digital words 301. The pseudorandom sequence should have the longest possible repetition cycle, ie the time period after which the bits of the pseudorandom sequence repeat. To achieve this, suitable shift register arrangements 201 comprising one or more shift registers 210 j and a corresponding number of logic gates 230 j are used, each individually assigned to one of the shift registers 210 j and suitably connected to the shift registers 210 j .

Hierzu zeigt die 3 zunächst eine Schieberegisteranordnung 201 mit einem einzelnen Schieberegister 210 und einem zugehörigen Logikgatter 230. Das Schieberegister 210 umfasst im vorliegenden Beispiel insgesamt zwanzig in Reihe hintereinandergeschaltete Flipflops 2201 bis 22020, wobei die ersten Flipflops 2201 bis 22017 eine Verarbeitungsstufe 213 und die letzten drei Flipflops 22018 bis 22020 eine Ausgangsstufe 214 des Schieberegisters 210 bilden. Wie aus der 3 ersichtlich ist, ist das zugehörige Logikgatter 230, welches im vorliegenden Beispiel in Form eines XOR-Gatters ausgebildet ist, mit seinem ersten Signaleingang 231 an dem Signalausgang des letzten Flipflops 22020 des Schieberegisters 210 und mit seinem zweiten Signaleingang 232 an dem Signalausgang des der Verarbeitungsstufe 213 zugeordneten Flipflops 22017 angeschlossen. Der Ausgang des Logikgatters 233 ist ferner mit dem Eingang 211 des Schieberegisters 210 verbunden. Somit bildet das Ausgangssignal des Logikgatters 230 die rückgekoppelte Sequenz 303 für das zugehörige Schieberegister 210. Die hier beschriebene spezielle Verschaltung des Schieberegisters 210 und des zugehörigen Logikgatters 230 ermöglicht die Generierung eines besonders geeigneten pseudozufälligen Signals, dass sich insbesondere durch einen sehr langen Wiederholungszyklus auszeichnet. Das am Ausgang 212 des Schieberegisters 210 bereitgestellte Ausgangsignal 305 stellt eine pseudozufällige Bitsequenz dar, die in nicht-binäre Digitalwörter mit einer Länge von jeweils mehreren Bit unterteilt wird. Im vorliegenden Fall werden dabei jeweils Digitalwörter 3011, 3012, 3013, 3014, 3061, 3062, 3063, 3064 mit jeweils drei Bit 302n, 307n gebildet. Sofern die Schieberegisteranordnung 201, wie im vorliegenden der Fall, lediglich 1 Bit 302n, 307n pro Takt generiert, muss die interne Taktrate der Schieberegisteranordnung der dreifachen Taktrate des Sigma-Delta Modulators 110 entsprechen. Grundsätzlich lassen sich mithilfe einer Schieberegisteranordnung 201, die gemäß dem in der 3 veranschaulichten Konzept ausgebildet ist, auch nicht-binäre Digitalwörter mit einer Länge von zwei, vier oder mehr Bit generieren, wobei die Taktrate des Zittersignalgenerators 200 dann entsprechend angepasst wird.The 3 firstly a shift register arrangement 201 with a single shift register 210 and an associated logic gate 230. In the present example, the shift register 210 comprises a total of twenty flip-flops 220 1 to 220 20 connected in series, with the first flip-flops 220 1 to 220 17 forming a processing stage 213 and the last three flip-flops 220 18 to 220 20 forming an output stage 214 of the shift register 210. As can be seen from the 3 As can be seen, the associated logic gate 230, which in the present example is designed in the form of an XOR gate, is connected with its first signal input 231 to the signal output of the last flip-flop 220 20 of the shift register 210 and with its second signal input 232 to the signal output of the flip-flop 220 17 assigned to the processing stage 213. The output of the logic gate 233 is also connected to the input 211 of the shift register 210. The output signal of the logic gate 230 thus forms the feedback sequence 303 for the associated shift register 210. The special interconnection of the shift register 210 and the associated logic gate 230 described here enables the generation of a particularly suitable pseudo-random signal that is characterized in particular by a very long repetition cycle. The output signal 305 provided at the output 212 of the shift register 210 represents a pseudorandom bit sequence which is divided into non-binary digital words each having a length of several bits. In the present case, digital words 301 1 , 301 2 , 301 3 , 301 4 , 306 1 , 306 2 , 306 3 , 306 4 are formed with three bits 302 n , 307 n each. If the shift register arrangement 201, as in the present case, only generates 1 bit 302 n , 307 n per clock, the internal clock rate of the shift register arrangement must correspond to three times the clock rate of the sigma-delta modulator 110. In principle, with the aid of a shift register arrangement 201 which is designed in accordance with the 3 illustrated concept, can also generate non-binary digital words with a length of two, four or more bits, wherein the clock rate of the dither signal generator 200 is then adjusted accordingly.

Ferner können auch Schieberegisteranordnungen mit mehreren parallelen Schieberegistern verwendet werden, um die gewünschte pseudozufällige Sequenz aus nicht-binären Digitalwörtern zu generieren. Je nach Anwendung können dabei auch Anordnungen vorteilhaft sein, bei denen die rückgekoppelte Sequenz für einen Teil der Schieberegister jeweils aus den Speicherinhalten von Flipflops aus jeweils verschiedenen Schieberegistern der jeweiligen Schieberegisteranordnung generiert werden. Hierzu zeigt die 4 eine beispielhafte Ausführungsform einer solchen Schieberegisteranordnung 201, die insgesamt drei parallel zueinander verlaufende Schieberegister 2101, 2102, 2103 umfasst. Im vorliegenden Beispiel setzt sich das erste Schieberegister 2101 aus den in Reihe hintereinander geschalteten Flipflops 2201 bis 2207, das zweite Schieberegister 2102 aus den in Reihe hintereinander geschalteten Flipflops 2208 bis 22014 und das dritte Schieberegister 2103 aus den in Reihe hintereinander geschalteten Flipflops 22015 bis 22020 zusammen. Dabei bilden die jeweils letzten Flipflops 2207, 22014 und 22020 die Ausgangsstufen 214 der drei Schieberegister 2101, 2102, 2103. Wie aus der 4 ersichtlich ist, ist jedem Schieberegister 2101, 2102, 2103 jeweils ein Logikgatter 2301, 2302, 2303 individuell zugeordnet, das jeweils die rückgekoppelte Sequenz 303 für das jeweilige Schieberegister 2101, 2102, 2103 generiert. Die Signaleingänge der einzelnen Logikgatter 2301, 2302, 2303 sind dabei mit den Signalausgängen von jeweils zwei verschiedenen Flipflops der drei Schieberegister 2101, 2102, 2103 verbunden. Dabei ist vorzugsweise bei jedem Logikgatter ein erster Signaleingang jeweils an dem Signalausgang eines einer Ausgangsstufe 214 eines Schieberegisters 2101, 2102, 2103 zugeordneten Flipflops 2207, 22014 und 22020 angeschlossen, während ein zweiter Signaleingang des jeweiligen Logikgatters jeweils mit einem einer Verarbeitungsstufe 213 eines Schieberegisters 2101, 2102, 2103 zugeordneten Flipflops 2206, 22013 und 22019 angeschlossen ist. Im vorliegenden Beispiel sind die Signaleingänge des ersten Logikgatters 2301 mit den Ausgängen von zwei Flipflops 22013, 22014 des zweiten Schieberegisters 2102, die Signaleingänge des zweiten Logikgatters 2302 mit den Ausgängen von zwei Flipflops 22019, 22020 des dritten Schieberegisters 2103 und die Signaleingänge des dritten Logikgatters 2303 mit den Signalausgängen von zwei Flipflops 2206, 2207 des ersten Schieberegisters 2101 verbunden. Grundsätzlich kann die Zuordnung der Eingänge der einzelnen Logikgatter zu den Ausgängen der Flipflops je nach Anwendung variieren. So können unter anderem die Signaleingänge eines oder mehrerer Logikgatters der Schieberegisteranordnung 201 an die Signalausgänge von Flipflops aus jeweils zwei verschiedenen Schieberegistern verbunden sein.Furthermore, shift register arrangements with several parallel shift registers can be used to generate the desired pseudorandom sequence from non-binary digital words. Depending on the application, arrangements can also be advantageous in which the feedback sequence for a part of the shift registers is generated from the memory contents of flip-flops from different shift registers of the respective shift register arrangement. 4 an exemplary embodiment of such a shift register arrangement 201, which comprises a total of three shift registers 210 1 , 210 2 , 210 3 running parallel to one another. In the present example, the first shift register 210 1 is composed of the flip-flops 220 1 to 220 7 connected in series, the second shift register 210 2 is composed of the flip-flops 220 8 to 220 14 connected in series, and the third shift register 210 3 is composed of the flip-flops 220 15 to 220 20 connected in series. The last flip-flops 220 7 , 220 14 and 220 20 form the output stages 214 of the three shift registers 210 1 , 210 2 , 210 3 . As can be seen from the 4 As can be seen, each shift register 210 1 , 210 2 , 210 3 is individually assigned a logic gate 230 1 , 230 2 , 230 3 which generates the feedback sequence 303 for the respective shift register 210 1 , 210 2 , 210 3. The signal inputs of the individual logic gates 230 1 , 230 2 , 230 3 are connected to the signal outputs of two different flip-flops of the three shift registers 210 1 , 210 2 , 210 3 . Preferably, for each logic gate, a first signal input is connected to the signal output of a flip-flop 220 7 , 220 14 and 220 20 assigned to an output stage 214 of a shift register 210 1 , 210 2 , 210 3 , while a second signal input of the respective logic gate is connected to a flip-flop 220 6 , 220 13 and 220 19 assigned to a processing stage 213 of a shift register 210 1 , 210 2 , 210 3 . In the present example, the signal inputs of the first logic gate 230 1 are connected to the outputs of two flip-flops 220 13 , 220 14 of the second shift register 210 2 , the signal inputs of the second logic gate 230 2 are connected to the outputs of two flip-flops 220 19 , 220 20 of the third shift register 210 3 and the signal inputs of the third logic gate 230 3 are connected to the signal outputs of two flip-flops 220 6 , 220 7 of the first shift register 210 1 . In principle, the assignment of the inputs of the individual logic gates to the outputs of the flip-flops can vary depending on the application. For example, the signal inputs of one or more logic gates of the shift register arrangement 201 can be connected to the signal outputs of flip-flops from two different shift registers.

Wie aus der 4 ferner ersichtlich ist, generiert jedes der drei Schieberegister 2101, 2102, 2103 der Schieberegisteranordnung 201 jeweils ein einzelnes Bit 302n, 307n eines aktuellen Digitalwortes 301m, 306m des Zittersignals 300 bzw. der dem Zittersignal 300 vorausgehenden Zwischensequenz 305. Da in diesem Fall jedes Digitalwort aus 3 Bit 302n, 307n gebildet wird, wird die hier gezeigte Schieberegisteranordnung 201 mit demselben Takt betrieben, wie der zugehörige Sigma-Delta Modulator 110.As from the 4 As can also be seen, each of the three shift registers 210 1 , 210 2 , 210 3 of the shift register arrangement 201 generates a single bit 302 n , 307 n of a current digital word 301 m , 306 m of the dither signal 300 or of the intermediate sequence 305 preceding the dither signal 300. Since in this case each digital word is formed from 3 bits 302 n , 307 n , the shift register arrangement 201 shown here is operated with the same clock as the associated sigma-delta modulator 110.

Die 5 zeigt beispielhaft einen Zittersignalgenerator 200 zur parallelen Erzeugung einer pseudozufälligen Sequenz aus Digitalwörtern mit einer Länge von jeweils vier Bit. Der Zittersignalgenerator 200 weist dabei eine Schieberegisteranordnung 201 auf, die insgesamt vier parallel zueinander verlaufende Schieberegister 2101, 2102, 2103, 2104 und vier jeweils einem der Schieberegister 2101, 2102, 2103, 2104 individuell zugeordnete Logikgatter 2301, 2302, 2303, 2304 umfasst. Im vorliegenden Beispiel sind ein Signaleingang des ersten Logikgatters 2301 mit dem Signalausgang eines Flipflops 22020 des vierten Schieberegisters 2104 und ein weiterer Signaleingang des ersten Logikgatters 2301 mit dem Signalausgang eines Flipflops, 2205 des ersten Schieberegisters 2101 verbunden. Ferner sind ein Signaleingang des zweiten Logikgatters 2302 mit dem Signalausgang eines Flipflops 2204 des ersten Schieberegisters 2101 und ein weiterer Signaleingang des zweiten Logikgatters 2302 mit dem Signalausgang eines Flipflops 22010 des zweiten Schieberegisters 2102 verbunden. Ferner sind ein Signaleingang des dritten Logikgatters 2303 mit dem Signalausgang eines Flipflops 2209 des zweiten Schieberegisters 2102 und ein weiterer Signaleingang des dritten Logikgatters 2303 mit dem Signalausgang eines Flipflops 22015 des dritten Schieberegisters 2103 verbunden. Schließlich sind ein Signaleingang des vierten Logikgatters 2304 mit dem Signalausgang eines Flipflops 22014 des dritten Schieberegisters 2103 und ein weiterer Signaleingang des vierten Logikgatters 2304 mit dem Signalausgang eines Flipflops 22020 des vierten Schieberegisters 2104 verbunden.The 5 shows, by way of example, a dither signal generator 200 for the parallel generation of a pseudorandom sequence of digital words each having a length of four bits. The dither signal generator 200 has a shift register arrangement 201 which comprises a total of four shift registers 210 1 , 210 2 , 210 3 , 210 4 running parallel to one another and four logic gates 230 1 , 230 2 , 230 3 , 230 4 which are each individually assigned to one of the shift registers 210 1 , 210 2 , 210 3 , 210 4 . In the present example, a signal input of the first logic gate 230 1 is connected to the signal output of a flip-flop 220 20 of the fourth shift register 210 4 and another signal input of the first logic gate 230 1 is connected to the signal output of a flip-flop 220 5 of the first shift register 210 1. Furthermore, a signal input of the second logic gate 230 2 is connected to the signal output of a flip-flop 220 4 of the first shift register 210 1 and another signal input of the second logic gate 230 2 is connected to the signal output of a flip-flop 220 10 of the second shift register 210 2 . Furthermore, a signal input of the third logic gate 230 3 is connected to the signal output of a flip-flop 220 9 of the second shift register 210 2 and another signal input of the third logic gate 230 3 is connected to the signal output of a flip-flop 220 15 of the third shift register 210 3. Finally, a signal input of the fourth logic gate 230 4 is connected to the signal output of a flip-flop 220 14 of the third shift register 210 3 and another signal input of the fourth logic gate 230 4 is connected to the signal output of a flip-flop 220 20 of the fourth shift register 210 4 .

Zur Verdeutlichung der Effektivität des hier beschriebenen Verfahrens zeigt die 6 beispielhaft ein Diagramm mit den Frequenzspektren der jeweils die gleiche Leistung aufweisenden Ausgabesignale eines Sigma-Delta-Modulators in drei verschiedenen Konfigurationen, die jeweils unterschiedlich stark ausgeprägte Ruhetöne aufweisen. Zu besseren Vergleich der Spektren weisen die hier zur Erzeugung der Ausgabesingale verwendeten Zittersignale ebenfalls die gleiche Leistung/Variantz auf. Dabei zeigt die Kurve 410 das Frequenzspektrum eines Ausgangssignals von einem Sigma-Delta-Modulator, bei dem ein binäres Zittersignal zur Reduktion von Ruhetönen verwendet wird. Das Frequenzspektrum 410 zeigt bei der Frequenz fR einen parasitären Signalanteil (Ruheton) mit einem relativ hohen Peak 411. Bei der zweiten Kurve 420 handelt es sich um das Frequenzspektrum eines Ausgangssignals des selben Sigma-Delta-Modulators, bei dem ein weißes Rauschen zur Reduktion von Ruhetönen verwendet wird. Hierbei wird ersichtlich, dass in dem zweiten Frequenzspektrum 420 der parasitäre Signalanteil bei der Frequenz fR etwas stärker reduziert ist. Hingegen zeigt die dritte Kurve 430, bei der es sich um das Frequenzspektrum eines Ausgangssignals des selben Sigma-Delta-Modulators handelt, bei dem ein nicht-binäres Zittersignal mit dem Zwischensignal kombiniert wird, dass der parasitäre Signalanteil bei der Frequenz fR hier sehr stark reduziert ist. Im vorliegenden Fall wird als Zittersignal eine Sequenz aus 4-Bit Digitalwörtern verwendet, die mithilfe einer 26 Flipflops umfassenden Schieberegisteranordnung generiert wurde.To illustrate the effectiveness of the procedure described here, the 6 by way of example, a diagram with the frequency spectra of the output signals of a sigma-delta modulator, each with the same power, in three different configurations, each of which has quiet tones of varying intensity. To make it easier to compare the spectra, the dither signals used here to generate the output signals also have the same power/variance. Curve 410 shows the frequency spectrum of an output signal from a sigma-delta modulator, in which a binary dither signal is used to reduce quiet tones. Frequency spectrum 410 shows a parasitic signal component (quiet tone) with a relatively high peak 411 at frequency f R. The second curve 420 is the frequency spectrum of an output signal from the same sigma-delta modulator, in which white noise is used to reduce quiet tones. It can be seen that in the second frequency spectrum 420 the parasitic signal component is reduced somewhat more at frequency f R. In contrast, the third curve 430, which is the frequency spectrum of an output signal of the same sigma-delta modulator in which a non-binary dither signal is combined with the intermediate signal, shows that the parasitic signal component at the frequency f R is very greatly reduced here. In the present case, a sequence of 4-bit digital words generated by means of a shift register arrangement comprising 26 flip-flops is used as the dither signal.

Die 7 zeigt ein vereinfachtes Ablaufdiagramm des hier beschriebenen Verfahrens 500. Dabei wird in einem ersten Schritt 510 ein digitales Eingabesignal 310 an dem Eingang des Sigma-Delta-Modulators 110 bereitgestellt. In einem weiteren Verfahrensschritt 520 wird in dem Zittersignalgenerator 200 ein digitales Zittersignal 300 in Form einer pseudozufälligen Sequenz aus nicht-binären Digitalwörtern generiert. Dazu wird im Verfahrensschritt 521 zunächst eine rückgekoppelte Sequenz durch logisches Verknüpfen der an den Ausgängen verschiedener Flipflops einer wenigstens ein Schieberegister umfassenden Schieberegisteranordnung anliegenden Bits erzeugt. Im Verfahrensschritt 522 wird die digitale rückgekoppelte Sequenz mithilfe eines zugeordneten Schieberegisters verarbeitet. Hierdurch wird ein nicht-binäres Zittersignal generiert, das am Signalausgang 250 des Zittersignalgenerators 200 bereitgestellt wird. Im Verfahrensschritt 530 wird das im Signalverarbeitungspfad des Sigma-Delta-Modulators 110 verarbeitete Eingabesignal 310 mit dem vom Zittersignalgenerator 200 generierten nicht-binären Zittersignal 300 kombiniert, um ein modifiziertes Zwischensignal 340 zu erzeugen. Im Verfahrensschritt 540 wird das modifizierte Zwischensignal 340 verarbeitet, um ein digitales Ausgabesignal 360 zu erzeugen. Im Verfahrensschritt 550 wird das digitale Ausgabesignal am Ausgang des Sigma-Delta-Modulators 110 bereitgestellt.The 7 shows a simplified flow chart of the method 500 described here. In a first step 510, a digital input signal 310 is provided at the input of the sigma-delta modulator 110. In a further method step 520, a digital dither signal 300 in the form of a pseudorandom sequence of non-binary digital words is generated in the dither signal generator 200. To this end, in method step 521, a feedback sequence is first generated by logically linking the bits present at the outputs of various flip-flops of a shift register arrangement comprising at least one shift register. In method step 522, the digital feedback sequence is processed using an associated shift register. This generates a non-binary dither signal, which is provided at the signal output 250 of the dither signal generator 200. In method step 530, the input signal 310 processed in the signal processing path of the sigma-delta modulator 110 is combined with the non-binary dither signal 300 generated by the dither signal generator 200 to generate a modified intermediate signal 340. In method step 540, the modified intermediate signal 340 is processed to generate a digital output signal 360. In method step 550, the digital output signal is provided at the output of the sigma-delta modulator 110.

Herkömmliche PRBS-Generatoren bestehen aus einem linear rückgekoppelten Schieberegister mit Logikgattern, wobei in jedem Taktzyklus nur ein einzelnes Bit berechnet und das Register anschließend um nur eine Position verschoben wird. Dabei ergibt sich eine scheinbar zufällige (pseudozufällige) aber deterministische Binärfolge. Das hier beschriebene Konzept nutzt eine solche pseudozufällige und deterministische Binärfolge zur Unterdrückung von Grenzzyklen und den damit verbundenen Ruhetönen. Anstatt in jedem Taktzyklus nur ein neues Bit zu berechnen und das Register anschließend um nur eine Position zu schieben, können in einem Taktzyklus des Sigma-Delta Modulators auch die nächsten N Bits berechnet und das Schieberegister um N Positionen geschoben werden. In diesem Fall ergibt sich in jedem Taktzyklus des Sigma-Delta Modulator ein digitales Wort aus N Bit und somit 2n mögliche Zustände. Die Wahrscheinlichkeit, dass ein Zustand angenommen wird, ist für alle Zustände gleich groß. Dieses scheinbar zufällige Digitalwort kann dann zum Beispiel mittels einer Referenztabelle verwendet werden, um ein nicht-binäres Zittersignal zu generieren. Mithilfe eines solchen nicht-binären Zittersignals können Grenzzyklen von Sigma-Delta Modulatoren effektiver reduziert bzw. verhindert werden.Conventional PRBS generators consist of a linear feedback shift register with logic gates, where only a single bit is calculated in each clock cycle and the register is then shifted by only one position. This results in an apparently random (pseudo-random) but deterministic binary sequence. The concept described here uses such a pseudo-random and deterministic binary sequence to suppress Limit cycles and the associated idle tones. Instead of calculating just one new bit in each clock cycle and then shifting the register by just one position, the next N bits can also be calculated in one clock cycle of the sigma-delta modulator and the shift register shifted by N positions. In this case, each clock cycle of the sigma-delta modulator results in a digital word of N bits and thus 2 n possible states. The probability that a state is assumed is the same for all states. This apparently random digital word can then be used, for example, via a reference table to generate a non-binary dither signal. Using such a non-binary dither signal, limit cycles of sigma-delta modulators can be reduced or prevented more effectively.

Obwohl die Erfindung im Detail durch die bevorzugten Ausführungsbeispiele näher illustriert und beschrieben wurde, ist die Erfindung nicht durch die offenbarten Beispiele eingeschränkt. Vielmehr können hieraus auch andere Variationen vom Fachmann abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen.Although the invention has been illustrated and described in detail by the preferred embodiments, the invention is not limited to the disclosed examples. Rather, other variations can be derived therefrom by those skilled in the art without departing from the scope of the invention.

Claims (12)

Verfahren zum Reduzieren parasitärer Signalanteile in einem Ausgabesignal (360) eines Sigma-Delta-Modulators (110), wobei das Ausgabesignal (360) durch eine Verarbeitung eines digitalen Eingabesignals (310) in einem Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110) erzeugt wird, wobei ein digitales Zittersignal (300) in Form einer pseudozufälligen Sequenz aus nicht-binären Digitalwörtern (301) bereitgestellt wird, wobei ein durch eine Verarbeitung des digitalen Eingabesignals (310) in einem Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110) generiertes Zwischensignal (331) mit dem digitalen Zittersignal (300) kombiniert wird, um ein modifiziertes Zwischensignal (340) zu erzeugen, und wobei das Ausgabesignal (360) durch eine Verarbeitung des modifizierten Zwischensignal (340) in dem Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110) erzeugt wird.Method for reducing parasitic signal components in an output signal (360) of a sigma-delta modulator (110), wherein the output signal (360) is generated by processing a digital input signal (310) in a signal processing path (111) of the sigma-delta modulator (110), wherein a digital dither signal (300) is provided in the form of a pseudorandom sequence of non-binary digital words (301), wherein an intermediate signal (331) generated by processing the digital input signal (310) in a signal processing path (111) of the sigma-delta modulator (110) is combined with the digital dither signal (300) to generate a modified intermediate signal (340), and wherein the output signal (360) is generated by processing the modified intermediate signal (340) in the signal processing path (111) of the sigma-delta modulator (110) is generated. Verfahren nach Anspruch 1, wobei das digitale Zittersignal (300) in einem Zittersignalgenerator (200) durch Verarbeiten einer rückgekoppelten Sequenz (303) mithilfe eines Schieberegisters (210j) aus mehreren hintereinander geschalteten Flipflops (220k) generiert wird, wobei der Speicherinhalt wenigstens eines Flipflops (220k), der an einem Ausgang (212) des Schieberegisters (210) bereitgestellt wird, mit dem Speicherinhalt eines weiteren Flipflops (220k) des Schieberegisters (210j) logisch verknüpft wird, um jeweils ein neues Bit der rückgekoppelten Sequenz (303) zu generieren, und wobei das jeweils neu generierte Bit der rückgekoppelten Sequenz (303) in den Eingang (211) des Schieberegisters (210j) eingekoppelt wird.Procedure according to Claim 1 , wherein the digital dither signal (300) is generated in a dither signal generator (200) by processing a feedback sequence (303) with the aid of a shift register (210 j ) comprising a plurality of flip-flops (220 k ) connected in series, wherein the memory content of at least one flip-flop (220 k ), which is provided at an output (212) of the shift register (210), is logically linked with the memory content of a further flip-flop (220 k ) of the shift register (210 j ) in order to generate a new bit of the feedback sequence (303) in each case, and wherein the newly generated bit of the feedback sequence (303) in each case is coupled into the input (211) of the shift register (210 j ). Verfahren nach einem der vorhergehenden Ansprüche, wobei zum Erzeugen des digitalen Zittersignals (300) zunächst anhand der rückgekoppelten Sequenz (303) eine pseudozufällige Zwischensequenz (305) aus Digitalwörtern (306) generiert wird, die anschließend mithilfe einer Referenztabelle (241), welche jedem Digitalwort (306) der Zwischensequenz (305) einen nicht-binären digitalen Wert individuell zuordnet, in die das digitale Zittersignal (300) bildende pseudozufällige Sequenz umgewandelt wird.Method according to one of the preceding claims, wherein, in order to generate the digital dither signal (300), a pseudorandom intermediate sequence (305) of digital words (306) is first generated on the basis of the feedback sequence (303), which is then converted into the pseudorandom sequence forming the digital dither signal (300) using a reference table (241) which individually assigns a non-binary digital value to each digital word (306) of the intermediate sequence (305). Verfahren nach einem der vorhergehenden Ansprüche, wobei die einzelnen Bits (302n) der nicht-binären Digitalwörter (301) der das digitale Zittersignal (300) bildenden pseudozufälligen Sequenz mithilfe des Schieberegisters (210j) zeitlich nacheinander generiert werden, das mit einer mehrfachen Taktrate des Sigma-Delta-Modulators (110) betrieben wird.Method according to one of the preceding claims, wherein the individual bits (302 n ) of the non-binary digital words (301) of the pseudorandom sequence forming the digital dither signal (300) are generated sequentially in time using the shift register (210 j ), which is operated at a multiple clock rate of the sigma-delta modulator (110). Verfahren nach einem der Ansprüche 1 bis 3, wobei das digitale Zittersignal (300) mithilfe eines Zittersignalgenerators (200) generiert wird, der eine Schieberegisteranordnung (201) aus mehreren Schieberegistern (210j) und mehreren den Schieberegistern (210j) individuell zugeordneten Logikgattern (230j) umfasst, wobei jedes Bit (302n) des nicht-binären Digitalworts (301) des digitalen Zittersignals (300) jeweils von einem diesem Bit (302n) individuell zugeordneten Schieberegister (210j) generiert wird.Method according to one of the Claims 1 until 3 , wherein the digital dither signal (300) is generated by means of a dither signal generator (200) which comprises a shift register arrangement (201) comprising a plurality of shift registers (210 j ) and a plurality of logic gates (230 j ) individually assigned to the shift registers (210 j ), wherein each bit (302 n ) of the non-binary digital word (301) of the digital dither signal (300) is generated by a shift register (210 j ) individually assigned to this bit (302 n ). Verfahren nach dem vorhergehenden Anspruch 5, wobei die rückgekoppelte Sequenz (303) eines Schieberegisters (210j) jeweils durch eine logische Verknüpfung der Speicherinhalte von zwei verschiedenen Flipflops (220k) der Schieberegisteranordnung (201) gebildet wird.Procedure according to the preceding Claim 5 , wherein the feedback sequence (303) of a shift register (210 j ) is formed by a logical combination of the memory contents of two different flip-flops (220 k ) of the shift register arrangement (201). Vorrichtung (100) zum Reduzieren parasitärer Signalanteile in einem digitalen Ausgabesignal (360) eines Sigma-Delta-Modulators (110), umfassend: - einen Sigma-Delta-Modulator (110) mit einem Signalverarbeitungspfad (111) ausgebildet zum Erzeugen eines Ausgabesignals (360) aus einem digitalen Eingabesignal (310), - einen Zittersignalgenerator (200) ausgebildet zum Erzeugen eines digitalen Zittersignals (300) in Form einer pseudozufälligen Sequenz nicht-binärer Digitalwörter (301), und - einen Signalkombinierer (140) ausgebildet zum Erzeugen eines modifizierten Zwischensignals (340) durch Kombinieren eines Zwischensignals (330), das durch eine Verarbeitung des digitalen Eingabesignals (310) in dem Signalverarbeitungspfad (111) generiert wurde, mit dem nicht-binären digitalen Zittersignal (300) in dem Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110), wobei der Signalverarbeitungspfad (111) des Sigma-Delta-Modulators (110) ausgebildet ist, das Ausgabesignal (360) durch Verarbeiten des modifizierten Zwischensignals (340) zu erzeugen.Device (100) for reducing parasitic signal components in a digital output signal (360) of a sigma-delta modulator (110), comprising: - a sigma-delta modulator (110) with a signal processing path (111) designed to generate an output signal (360) from a digital input signal (310), - a dither signal generator (200) designed to generate a digital dither signal (300) in the form of a pseudorandom sequence of non-binary digital words (301), and - a signal combiner (140) designed to generate a modified intermediate signal (340) by combining an intermediate signal (330) generated by processing the digital input signal (310) in the signal processing path (111) with the non-binary digital dither signal (300) in the signal processing path (111) of the sigma-delta modulator (110), wherein the signal processing path (111) of the sigma-delta modulator (110) is configured to generate the output signal (360) by processing the modified intermediate signal (340). Vorrichtung nach Anspruch 7, wobei der Zittersignalgenerator (200) ein Schieberegister (210j) aus mehreren hintereinander geschalteten Flipflops (220k) und ein dem Schieberegister (210j) zugeordnetes Logikgatter (230j) umfasst, wobei ein erster Eingang (231) des Logikgatters (230j) an einem Ausgang (221) eines einer Ausgangsstufe (214) des Schieberegisters (210j) zugeordneten Flipflops (220k) angeschlossen ist, während ein zweiter Eingang (232) des Logikgatters (230j) an einem Ausgang (221) eines weiteren Flipflops (220k) des Schieberegisters (210j) angeschlossen ist, und wobei ein Ausgang (233) des Logikgatters (230j) mit einem Eingang (211) des zugeordneten Schieberegisters (210j) verbunden ist.Device according to Claim 7 , wherein the dither signal generator (200) comprises a shift register (210 j ) made up of a plurality of flip-flops (220 k ) connected in series and a logic gate (230 j ) assigned to the shift register (210 j ), wherein a first input (231) of the logic gate (230 j ) is connected to an output (221) of a flip-flop (220 k ) assigned to an output stage (214) of the shift register (210 j ), while a second input (232) of the logic gate (230 j ) is connected to an output (221) of a further flip-flop (220 k ) of the shift register (210 j ), and wherein an output (233) of the logic gate (230 j ) is connected to an input (211) of the assigned shift register (210 j ). Vorrichtung (100) nach Anspruch 7 oder 8, wobei der Zittersignalgenerator (200) eine Schieberegisteranordnung (201) aus mehreren parallel zueinander angeordneten Schieberegistern (210j) mit jeweils mehreren hintereinander geschalteten Flipflops (220k) und mehreren jeweils einem der Schieberegister (210j) individuell zugeordneten Logikgattern (230j) umfasst, wobei der Eingang (211j) eines Schieberegisters (210j) jeweils an dem Ausgang (233) des diesem Schieberegister (210j) jeweils zugeordneten Logikgatters (230j) angeschlossen ist, und wobei jedes Schieberegister (210j) ausgebildet ist, jeweils eine von dem ihm jeweils zugeordneten Logikgatter (230j) individuell bereitgestellte rückgekoppelte Sequenz (303) zu verarbeiten und dabei jeweils ein Bit (302n) für das von dem Zittersignalgenerator (200) im aktuellen Arbeitszyklus generierte Digitalwort (301) des digitalen Zittersignals (300) zu generieren.Device (100) according to Claim 7 or 8th , wherein the dither signal generator (200) comprises a shift register arrangement (201) made up of a plurality of shift registers (210 j ) arranged in parallel to one another, each with a plurality of flip-flops (220 k ) connected in series and a plurality of logic gates (230 j ) each individually assigned to one of the shift registers (210 j ), wherein the input (211 j ) of a shift register (210 j ) is connected to the output (233) of the logic gate (230 j ) assigned to this shift register (210 j ), and wherein each shift register (210 j ) is designed to process a feedback sequence (303) individually provided by the logic gate (230 j ) assigned to it, and in doing so to generate a bit (302 n ) for the digital word (301) of the digital dither signal (300) generated by the dither signal generator (200) in the current operating cycle. Vorrichtung (100) nach Anspruch 9, wobei die Eingänge (231, 232) der Logikgatter (230j) jeweils an die Ausgänge (221) von zwei verschiedenen Flipflops (220k) der Schieberegisteranordnung (201) angeschlossen sind, wobei wenigstens einer der Eingänge (231, 232) wenigstens eines Logikgatters (230j), an einem Ausgang (221) eines Flipflops (220k) angeschlossen ist, der Teil eines Schieberegisters (210j) ist, dem das jeweilige Logikgatter (230j) nicht zugeordnet ist.Device (100) according to Claim 9 , wherein the inputs (231, 232) of the logic gates (230 j ) are each connected to the outputs (221) of two different flip-flops (220 k ) of the shift register arrangement (201), wherein at least one of the inputs (231, 232) of at least one logic gate (230 j ) is connected to an output (221) of a flip-flop (220 k ) which is part of a shift register (210 j ) to which the respective logic gate (230 j ) is not assigned. Vorrichtung (100) nach Anspruch 10, wobei der erste Eingang (231) wenigstens eines Logikgatters (230j) an dem Ausgang (221) eines Flipflops (220k) angeschlossen ist, das einer Ausgangsstufe (214) eines Schieberegisters (210j) zugeordnet ist, während der zweite Eingang (232) des jeweiligen Logikgatters (230j) an dem Ausgang (211) eines Flipflops (210k) angeschlossen ist, das keiner Ausgangsstufe (214) eines Schieberegister (210j) zugeordnet ist.Device (100) according to Claim 10 , wherein the first input (231) of at least one logic gate (230 j ) is connected to the output (221) of a flip-flop (220 k ) which is assigned to an output stage (214) of a shift register (210 j ), while the second input (232) of the respective logic gate (230 j ) is connected to the output (211) of a flip-flop (210 k ) which is not assigned to an output stage (214) of a shift register (210 j ). Vorrichtung (100) nach einem der Ansprüche 6 bis 11, ferner umfassend eine Referenzeinrichtung (240), wobei die Referenzeinrichtung ausgebildet ist, mithilfe einer Referenztabelle (241) eine von der Schieberegisteranordnung (201) generierte pseudozufällige Zwischensequenz (305) in eine das digitale Zittersignal (300) bildende pseudozufällige Sequenz umzuwandeln.Device (100) according to one of the Claims 6 until 11 , further comprising a reference device (240), wherein the reference device is designed to convert a pseudorandom intermediate sequence (305) generated by the shift register arrangement (201) into a pseudorandom sequence forming the digital dither signal (300) with the aid of a reference table (241).
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