[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE102021125094A1 - Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal - Google Patents

Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal Download PDF

Info

Publication number
DE102021125094A1
DE102021125094A1 DE102021125094.3A DE102021125094A DE102021125094A1 DE 102021125094 A1 DE102021125094 A1 DE 102021125094A1 DE 102021125094 A DE102021125094 A DE 102021125094A DE 102021125094 A1 DE102021125094 A1 DE 102021125094A1
Authority
DE
Germany
Prior art keywords
carrier
semiconductor chip
electrically insulating
pad
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102021125094.3A
Other languages
English (en)
Other versions
DE102021125094B4 (de
Inventor
Chee Yang Ng
Stefan Woetzel
Edward Fuergut
Thai Kee Gan
Chee Hong Lee
Jayaganasan Narayanasamy
Ralf Otremba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/034,109 external-priority patent/US11676879B2/en
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102021125094A1 publication Critical patent/DE102021125094A1/de
Application granted granted Critical
Publication of DE102021125094B4 publication Critical patent/DE102021125094B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Ein Halbleitergehäuse (100) weist: einen Träger (102) mit einem elektrisch isolierenden Körper und einer ersten Kontaktstruktur (108) an einer ersten Seite (104) des elektrisch isolierenden Körpers; und ein Halbleiterchip (116) mit einem ersten Pad, das an der ersten Kontaktstruktur (108) des Trägers (102) angebracht ist, auf, wobei das erste Pad auf Source- oder Emitter-Potential liegt. Das erste Pad ist von einer Kante des Halbleiterchips (116) um einen ersten Abstand nach innen beabstandet. Der Halbleiterchip (116) hat einen Randabschlussbereich zwischen dem Rand und dem ersten Pad. Die erste Kontaktstruktur (108) des Trägers (102) ist von der Kante des Halbleiterchips (116) um einen zweiten Abstand nach innen beabstandet, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips (116) von dem Kantenabschlussbereich in Richtung des Trägers (102) ausgeht, die erste Kontaktstruktur (108) des Trägers (102) nicht erreicht. Es werden ferner Herstellungsverfahren bereitgestellt.

Description

  • Kühlung von Halbleitergehäusen ist eine Herausforderung für Leistungsanwendungen. Bei Hochtemperatur-Verbindungshalbleitern wie GaN und SiC wird die Herausforderung noch größer. Ohne ausreichende Kühlung können die Leistung und das Potenzial von Verbindungshalbleitern nicht voll ausgeschöpft werden. Die Kühlleistung wird durch die Menge an Metall (z.B. Cu) in einem Halbleitergehäuse und die Verbindungsfläche/- technologie für die Chip-(Die-)Schnittstellen begrenzt.
  • Das Verhältnis von Chip zu Gehäuse ist ein weiterer Parameter, der häufig nicht optimiert wird, insbesondere bei Hochspannungsanwendungen, wo die Anforderungen an die Kriechstrecke zu größeren Gehäusen führen. Dieses Problem verschärft sich bei Verbindungshalbleitern wie GaN und SiC, wo die Chipgröße bei höherer Effizienz schrumpfen kann. Die Kriechstrecke muss jedoch beibehalten werden. Dies führt zu einem nicht optimalen Verhältnis von Chip zu Gehäuse.
  • Daher besteht ein Bedarf an einer Leistungshalbleiter-Gehäusetechnologie, die eine optimalere Kühlung und ein besseres Chip-Gehäuse-Verhältnis bietet.
  • Gemäß einer Ausführungsform eines Halbleitergehäuses weist das Halbleitergehäuse auf: einen Träger mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; einen Halbleiterchip mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite des Halbleiterchips eine Mehrzahl von Pads aufweist, die an der Mehrzahl von Kontaktstrukturen an der ersten Seite des Trägers angebracht sind, eine Metallplatte, die an der zweiten Seite des Halbleiterchips angebracht ist, wobei die Metallplatte eine Größe hat, die unabhängig von der Größe des Trägers ist und auf einer erwarteten thermischen Last durch den Halbleiterchip basiert; und ein Verkapselungsmaterial, das durch den Träger und die Metallplatte begrenzt ist und einen Rand des Halbleiterchips seitlich umgibt.
  • Gemäß einer Ausführungsform eines Verfahrens weist das Verfahren auf: Bereitstellen eines Trägerblechs mit einer Mehrzahl von miteinander verbundenen Trägern, wobei jeder der Träger eine erste Seite und eine der ersten Seite gegenüberliegende zweite Seite aufweist, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; Anbringen eines Halbleiterchips an jedem der Träger, wobei jeder Halbleiterchip eine erste Seite und eine zweite, der ersten Seite gegenüberliegende Seite aufweist, wobei die erste Seite jedes Halbleiterchips eine Mehrzahl von Pads aufweist, die an der Mehrzahl von Kontaktstrukturen an der ersten Seite des entsprechenden Trägers angebracht sind; nach dem Anbringen der Halbleiterchips Vereinzeln der Trägerblech in separate Teilgehäuse, wobei jedes der Teilgehäuse einen der Träger und den an diesem Träger angebrachten Halbleiterchip aufweist; Anbringen eines Metallblechs an der zweiten Seite der Halbleiterchips der Teilgehäuse, wobei die Teilgehäuse mittels des Metallblechs miteinander verbunden sind; Auftragen eines Verkapselungsmittels auf das Metallblech und um einen Rand jedes der Halbleiterchips; Aushärten des Verkapselungsmittels; und Durchtrennen der Metallplatte zwischen benachbarten Halbleiterchips, um ganze Halbleitergehäuse zu bilden, wobei jedes der ganzen Halbleitergehäuse eine von der Metallplatte abgetrennte Metallplatte aufweist und eine Größe hat, die unabhängig von der Größe des in dem ganzen Halbleitergehäuse enthaltenen Trägers ist und auf einer erwarteten thermischen Last durch den in dem ganzen Halbleitergehäuse enthaltenen Halbleiterchip basiert.
  • Gemäß einer anderen Ausführungsform eines Halbleitergehäuses weist das Halbleitergehäuse auf: einen Träger mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; einen vertikalen Leistungshalbleiterchip mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite des vertikalen Leistungshalbleiterchips ein Source-Pad aufweist, das an einer oder mehreren ersten der Kontaktstrukturen an der ersten Seite des Trägers befestigt ist, und ein Gate-Pad, das an einer zweiten der Kontaktstrukturen an der ersten Seite des Trägers befestigt ist, wobei die zweite Seite des vertikalen Leistungshalbleiterchips ein Drain-Pad aufweist; ein Substrat mit einer ersten strukturierten Metallisierung auf einer ersten Seite eines elektrisch isolierenden Substrats und einer zweiten strukturierten Metallisierung auf einer zweiten Seite des elektrisch isolierenden Substrats gegenüber der ersten Seite, wobei die erste strukturierte Metallisierung an dem Drain-Pad auf der zweiten Seite des vertikalen Leistungshalbleiterchips angebracht ist, wobei das Substrat eine Größe hat, die unabhängig von der Größe des Trägers ist und auf einer erwarteten thermischen Last basiert, die von dem vertikalen Leistungshalbleiterchip ausgeht; und ein Verkapselungsmaterial, das von dem Träger und dem Substrat begrenzt wird und seitlich einen Rand des vertikalen Leistungshalbleiterchips umgibt.
  • Gemäß einer anderen Ausführungsform eines Halbleitergehäuses weist das Halbleitergehäuse auf: einen Träger mit einer ersten Seite und einer der ersten Seite gegenüberliegenden zweiten Seite, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; einen Halbleiterchip mit einer ersten Seite und einer der ersten Seite gegenüberliegenden zweiten Seite, wobei die erste Seite des Halbleiterchips eine Mehrzahl von Pads aufweist, die an der Mehrzahl von Kontaktstrukturen an der ersten Seite des Trägers befestigt sind; eine Metallplatte, die an der zweiten Seite des Halbleiterchips befestigt ist; und ein Verkapselungsmaterial, das von dem Träger und der Metallplatte begrenzt ist und einen Rand des Halbleiterchips seitlich umgibt, wobei eine Abmessung der Metallplatte in einer ersten Richtung einer zweidimensionalen Ebene parallel zu der Metallplatte und dem Träger größer als eine Abmessung des Trägers in der ersten Richtung ist, wobei eine Abmessung der Metallplatte in einer zweiten Richtung in der zweidimensionalen Ebene senkrecht zu der ersten Abmessung größer oder kleiner als eine Abmessung des Trägers in der zweiten Richtung ist.
  • Gemäß einer anderen Ausführungsform eines Halbleitergehäuses weist das Halbleitergehäuse auf: einen Träger mit einem elektrisch isolierenden Körper und eine erste Kontaktstruktur an einer ersten Seite des elektrisch isolierenden Körpers; und einen Halbleiterchip mit einem ersten Pad, das an der ersten Kontaktstruktur des Trägers angebracht ist, wobei das erste Pad auf Source- oder Emitterpotential liegt, wobei das erste Pad von einer Kante des Halbleiterchips um einen ersten Abstand nach innen beabstandet ist, wobei der Halbleiterchip einen Kantenabschlussbereich zwischen der Kante und dem ersten Pad aufweist, wobei die erste Kontaktstruktur des Trägers von der Kante des Halbleiterchips um einen zweiten Abstand nach innen beabstandet ist, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips von dem Kantenabschlussbereich in Richtung des Trägers ausgeht, die erste Kontaktstruktur des Trägers nicht erreicht.
  • Gemäß einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleitergehäuses weist das Verfahren auf: Bereitstellen eines Trägers mit einem elektrisch isolierenden Körper und einer ersten Kontaktstruktur an einer ersten Seite des elektrisch isolierenden Körpers; und Anbringen eines ersten Pads eines Halbleiterchips an der ersten Kontaktstruktur des Trägers, wobei sich das erste Pad auf Source- oder Emitter-Potential befindet, wobei das erste Pad von einem Rand des Halbleiterchips um einen ersten Abstand nach innen beabstandet ist, wobei der Halbleiterchip einen Randabschlussbereich zwischen dem Rand und dem ersten Pad aufweist, wobei die erste Kontaktstruktur des Trägers von der Kante des Halbleiterchips um einen zweiten Abstand nach innen beabstandet ist, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips von dem Kantenabschlussbereich in Richtung des Trägers ausgeht, die erste Kontaktstruktur des Trägers nicht erreicht.
  • Der Fachmann wird beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der beigefügten Zeichnungen weitere Merkmale und Vorteile erkennen.
  • Die Elemente in den Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugsziffern bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert werden, sofern sie sich nicht gegenseitig ausschließen. Die Ausführungsformen sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung näher erläutert.
    • 1 zeigt eine Querschnittsansicht eines Halbleitergehäuses.
    • 2A bis 2C zeigen verschiedene Ansichten einer anderen Ausführungsform eines Halbleitergehäuses.
    • 3A zeigt eine Draufsicht auf eine Ausführungsform eines lateralen Leistungshalbleiterchips.
    • 3B zeigt eine perspektivische Ansicht eines entsprechenden Kontaktstruktur-Layouts eines Chipträgers zur Aufnahme des in 3A dargestellten lateralen Leistungshalbleiterchips.
    • 4A bis 4C zeigen perspektivische Ansichten eines Chipträgers bei verschiedenen Montagestufen.
    • 5 bis 8 zeigen Querschnittsansichten von Halbleitergehäusen gemäß weiteren Ausführungsformen.
    • 9A und 9B veranschaulichen ein Verfahren zur Herstellung eines Halbleitergehäuses.
    • 10 zeigt eine Draufsicht auf eine Ausführungsform eines Metallblechs, das in dem Verfahren der 9A und 9B genutzt wird.
    • 11 zeigt eine Draufsicht auf eine andere Ausführungsform eines Metallblechs, das in dem Verfahren der 9A und 9B genutzt wird.
    • 12 zeigt eine Querschnittsansicht eines Halbleitergehäuses mit einem Chipträger mit einem Pad-Offset-Merkmal.
    • 13 zeigt eine Querschnittsansicht eines anderen Halbleitergehäuses mit einem Chipträger mit einem Pad-Offset-Merkmal.
    • 14 zeigt eine Querschnittsansicht eines anderen Halbleitergehäuses mit einem Chipträger mit einem Pad-Offset-Merkmal.
    • 15 zeigt eine Querschnittsansicht eines anderen Halbleitergehäuses mit einem Chipträger mit einem Pad-Offset-Merkmal.
  • Die hier beschriebenen Ausführungsformen stellen ein Halbleitergehäuse bereit, das einen Chipträger (Chip) und eine Metallplatte mit einer Größe aufweist, die unabhängig von der Größe des Chipträgers ist und stattdessen auf einer erwarteten thermischen Last basiert, die von jedem am Chipträger angebrachten Halbleiterchip ausgeht. Die Begriffe „Die“ und „Chip“ werden hier austauschbar verwendet und beziehen sich auf ein elektronisches Bauelement oder einen Schaltkreis, der auf einem Stück Halbleitermaterial gebildet wird. Die Metallplatte kann eine größere Grundfläche und/oder eine andere Größe als der Chipträger haben. Chipträger sind in der Regel teurer als Metallplatten, so dass die Größe des Chipträgers begrenzt werden kann, um die Gesamtkosten des Gehäuses zu senken, ohne das Design und die Größe der Metallplatte zu beeinträchtigen. Dementsprechend sind die Größen des Chipträgers und der Metallplatte unabhängig, und die Metallplatte kann so gestaltet werden, dass die thermische Leistung des Halbleitergehäuses optimiert wird.
  • Im Folgenden werden unter Bezugnahme auf die Abbildungen beispielhafte Ausführungsformen von Leistungshalbleitermodulen beschrieben.
  • 1 zeigt eine Querschnittsansicht eines Halbleitergehäuses 100. Das Halbleitergehäuse 100 weist einen Chipträger 102 mit einer ersten Seite 104 und einer zweiten Seite 106 gegenüber der ersten Seite 104 auf. Die erste Seite 104 des Chipträgers 102 weist Kontaktstrukturen 108 auf. Bei dem Chipträger 102 kann es sich um eine Leiterplatte wie eine ein- oder mehrlagige PCB (Printed Circuit Board), einen Leadframe, ein DCB-Substrat (Direct Copper Bonded), ein AMB-Substrat (Active Metal Brazed), ein IMS-Substrat (Insulated Metal Substrate) usw. handeln. Im Falle eines DCB-Substrats kann der Träger 102 beispielsweise ein Kupferblech 110, 112 aufweisen, das mit einer oder beiden Seiten 104, 106 einer Keramikbasis 114 verbunden ist. Jedes Kupferblech 110, 112 kann strukturiert oder unstrukturiert sein. Zum Beispiel kann das obere Kupferblech 110 in die Kontaktstrukturen 108 auf der ersten Seite 104 des Chipträgers 102 eingearbeitet sein. Die Kontaktstrukturen 108 können Bondpads oder ähnliche Strukturen aufweisen. Die Kontaktstrukturen 108 können auch Metallleitungen zur Signalumverteilung auf der ersten Seite 104 des Chipträgers 102 aufweisen. An einer oder beiden Seiten 104, 106 des Chipträgers 102 kann eine Lötmaske 109 vorgesehen sein. Im Falle eines Chip-(Die-)Pad-Layouts mit geringer Komplexität, z. B. mit Source- und Gate-Pads auf einer Chipseite und einem Drain-Pad auf der gegenüberliegenden Chipseite, kann der Chipträger 102 ein Leadframe sein, und die Kontaktstrukturen 108 können durch Leitungen des Leadframes gebildet sein. In diesem Fall können ein oder mehrere erste Anschlüsse des Leiterrahmens an einem Source-Pad eines Chips und mindestens ein zusätzlicher Anschluss des Leiterrahmens kann an einem Gate-Pad des Chips angebracht sein.
  • Der Chipträger 102 kann eine Signalführung zwischen der ersten Seite 104 und der zweiten Seite 106 des Trägers 102 bereitstellen. Im Falle einer Leiterplatte kann der Chipträger 102 beispielsweise eine strukturierte Metallschicht 110 auf der ersten Seite 104 der Leiterplatte aufweisen, die die Mehrzahl der Kontaktstrukturen 108 bildet. Die Leiterplatte kann auch eine strukturierte Metallschicht 112 auf der zweiten Seite 106 der Leiterplatte aufweisen, die anders strukturiert ist als die strukturierte Metallschicht 110 auf der ersten Seite 104 der Leiterplatte. Die strukturierte Metallschicht 112 auf der zweiten Seite 106 der Leiterplatte kann so konfiguriert sein, dass sie eine Anschlussfläche einer Leiterplatte unterbringt, an der das Halbleitergehäuse 100 anzubringen ist. Die Anschlussfläche umfasst die Pads der Leiterplatte, an die das Halbleitergehäuse 100 anzulöten ist.
  • Das Halbleitergehäuse 100 weist außerdem mindestens einen Halbleiterchip 116 auf, der am Chipträger 102 angebracht ist. Der Halbleiterchip 116 hat eine erste Seite 118 und eine zweite Seite 120 gegenüber der ersten Seite 118. Die erste Seite 118 des Halbleiterchips 116 hat (Kontakt-)Pads 122, die an den Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 angebracht sind. Die Die-Pads 122 können mit einem Die-Attach-Material 124 wie Lötpaste, Sinterpaste, Klebstoff usw. an den Trägerkontaktstrukturen 108 angebracht werden.
  • Bei einem lateralen Bauelement werden alle Leistungs- und Signalverbindungen zum Halbleiterchip 116 über die Chip-Pads 122 an der ersten Seite 118 des Chips 116 hergestellt. Bei einem lateralen GaN-Leistungs-HEMT (High-Electron-Mobility-Transistor) beispielsweise werden die Source-, Drain- und Gate-Verbindungen über die Die-Pads 122 auf der ersten Seite 118 des Chips 116 hergestellt. Bei einem vertikalen Bauelement werden einige Leistungs- und möglicherweise sogar Signalverbindungen zum Halbleiterchip 116 an der zweiten Seite 120 des Chips 116 hergestellt. Bei einem vertikalen Leistungs-MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) oder einem vertikalen IGBT (Bipolartransistor mit isoliertem Gate), beispielsweise einem Si-, SiC- oder anderen Halbleiterbauelement, werden die Source/Emitter- und Gate-Verbindungen über die Chip-Pads 122 an der ersten Seite 118 des Chips 116 hergestellt, und die Drain/Kollektor-Verbindung erfolgt an der zweiten Seite 120 des Chips 116.
  • An dem Chipträger 102 kann mehr als ein Halbleiterchip 116 angebracht sein, und das Gehäuse 100 kann mehr als einen Chipträger 102 aufweisen. So können beispielsweise Leistungstransistoren und/oder Leistungsdioden in einer Halb- oder Vollbrückenkonfiguration innerhalb des Gehäuses 100 elektrisch verbunden sein. In diesem Beispiel ist das Halbleitergehäuse 100 als Leistungsgleichrichter konfiguriert. Dies ist jedoch nur ein Beispiel. Jeder im Gehäuse 100 vorhandene Halbleiterchip 116 kann innerhalb und/oder außerhalb des Gehäuses 100 elektrisch verbunden sein, um jede Art von Schaltung oder Teil einer Schaltung zu bilden.
  • Das Halbleitergehäuse 100 weist auch eine Metallplatte 126 auf, die an der zweiten Seite 120 des Halbleiterchips 116 angebracht ist. Die Metallplatte 126 kann an der zweiten Seite 120 des Halbleiterchips 116 durch ein Verbindungsmaterial 128 wie Lötpaste, Sinterpaste, einen thermisch (und möglicherweise elektrisch) leitenden Klebstoff usw. angebracht sein. Ein Verkapselungsmaterial 130 wird von dem Chipträger 102 und der Metallplatte 126 umschlossen und umgibt seitlich eine Kante 132 des Halbleiterchips 116.
  • Die Metallplatte 126 hat eine Größe, die unabhängig von der Größe des Chipträgers 102 ist und stattdessen auf einer erwarteten thermischen Last durch jeden am Chipträger 102 angebrachten Halbleiterchip 116 basiert. In einer Ausführungsform ist eine Abmessung der Metallplatte 126 in einer ersten Richtung (der x- oder z-Richtung in 1) einer zweidimensionalen Ebene parallel zur Metallplatte 126 und dem Chipträger 102 größer als eine Abmessung des Chipträgers 102 in der ersten Richtung. Eine Abmessung der Metallplatte 126 in einer zweiten Richtung (die andere der x- oder z-Richtung in 1) in der zweidimensionalen Ebene senkrecht zur ersten Abmessung ist größer oder kleiner als eine Abmessung des Chipträgers 102 in der zweiten Richtung. Die zweidimensionale Ebene in 1 ist durch die x- und z-Richtung definiert.
  • In einer Ausführungsform ist die Metallplatte 126 ein Stück gestanztes Kupfermetall. Es können jedoch auch andere Metalle oder Metalllegierungen wie AI, AlSiCu usw. verwendet werden.
  • Separat oder zusätzlich kann die Metallplatte 126 größer sein als sowohl der Halbleiterchip 116 als auch der Chipträger 102.
  • Separat oder zusätzlich kann das Verkapselungsmaterial 130 Silikon, ein Bismaleimidtriazin (BT)-Epoxid oder eine andere Art von Epoxid, ein beliebiges Polymermaterial mit einer Betriebstemperatur von mindestens 175 °C, z. B. 200 °C oder höher, usw. aufweisen. Andererseits haben Formmassen normalerweise eine Betriebstemperatur von 150°C oder weniger. Ein Beispiel für ein Material auf Siliziumbasis, das als Verkapselungsmaterial 130 geeignet sein kann und einen hohen Schmelzpunkt hat, ist ein Glob Top Material. Das Verkapselungsmaterial 130 kann im Vergleich zu einer Formmasse einen relativ niedrigen Modul (weich) aufweisen. Bei einer WAK-Fehlanpassung (Wärmeausdehnungskoeffizient) oder thermisch-mechanischer Last absorbiert die Vergussmasse 130 den größten Teil der Last. Das bedeutet, dass die Verkapselungsmasse 130 einen relativ hohen WAK und einen relativ niedrigen Modul haben kann.
  • Getrennt oder zusätzlich kann das Halbleitermaterial des Halbleiterchips 116 aus einer einzelnen Halbleiterspezies wie Si bestehen oder ein Verbindungshalbleiter wie GaN, SiC, GaAs usw. sein.
  • Die 2A bis 2C zeigen verschiedene Ansichten einer anderen Ausführungsform eines Halbleitergehäuses 200, das einen Chipträger 102 und eine Metallplatte 126 mit einer Größe aufweist, die unabhängig von der Größe des Chipträgers ist und stattdessen auf einer erwarteten thermischen Last basiert, die von jedem am Chipträger 102 angebrachten Halbleiterchip 116 ausgeht. 2A zeigt eine Querschnittsansicht des Gehäuses 200, 2B zeigt eine Draufsicht auf das Gehäuse 200, und 2C zeigt eine Draufsicht auf die Unterseite des Gehäuses 200.
  • Gemäß der in den 2A bis 2C dargestellten Ausführungsform ist eine Abmessung (m1) der Metallplatte 126 in einer ersten Richtung (z-Richtung) einer zweidimensionalen Ebene größer als eine Abmessung (c1) des Chipträgers 102 in der ersten Richtung. Eine Abmessung (m2) der Metallplatte 126 in einer zweiten Richtung (x-Richtung) der zweidimensionalen Ebene ist kleiner als eine Abmessung (c2) des Chipträgers 102 in der zweiten Richtung. Die zweite Richtung (x-Richtung) steht senkrecht zur ersten Richtung (z-Richtung), und die zweidimensionale Ebene ist parallel zur Metallplatte 126 und zum Chipträger 102.
  • Gemäß der in den 2A bis 2C dargestellten Ausführungsform sind eine oder mehrere Kontaktstrukturen 202, die um den Umfang des Chipträgers 102 herum angeordnet sind, in einer Draufsicht, in der die Metallplatte 126 über dem Chipträger 102 angeordnet ist, zumindest teilweise sichtbar, wie in 2B dargestellt. Eine solche Kontaktstrukturkonfiguration ermöglicht eine visuelle Inspektion der Verbindungen zwischen den Umfangskontaktstrukturen 202 und der Platte oder einem anderen Substrat (nicht dargestellt), auf dem das Halbleitergehäuse 200 schließlich montiert wird.
  • 3A zeigt eine Draufsicht auf eine Ausführungsform, bei der der in 2 und 3 gezeigte Halbleiterchip 116 ein lateraler Leistungshalbleiterchip 300 ist. 3B zeigt eine perspektivische Ansicht des entsprechenden Kontaktstruktur-Layouts auf der ersten Seite 104 des Chipträgers 102 zur Aufnahme des in 3A gezeigten lateralen Leistungshalbleiterchips 300.
  • Gemäß dieser Ausführungsform hat der laterale Leistungshalbleiterchip 300 ein einzelnes Source-Pad „S“, ein einzelnes Drain-Pad „D“ und ein einzelnes Gate-Pad „G“ an einer ersten Seite 302 des lateralen Leistungshalbleiterchips 300. Der laterale Leistungshalbleiterchip 300 ist auf dem Chipträger 102 in einer Flip-Chip-Konfiguration angebracht, wobei die Pads „S“, „D“ und „G“ den Kontaktstrukturen 108 des Chipträgers 102 zugewandt sind.
  • Das einzelne Source-Pad „S“ des lateralen Leistungshalbleiterchips 300 ist an einer ersten Kontaktstruktur 304 der Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 angebracht. Das einzelne Drain-Pad „D“ des lateralen Leistungshalbleiterchips 300 ist an einer zweiten Kontaktstruktur 306 der Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 angebracht. Das einzelne Gate-Pad „G“ des lateralen Leistungshalbleiterchips 300 ist an einer dritten Kontaktstruktur 308 der Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 angebracht.
  • Wie in den 3A und 3B dargestellt ist, ist der Chipträger 102 als Leadframe ausgeführt. Der hier verwendete Begriff „Leadframe“ bezieht sich auf die Metallstrukturen innerhalb eines Halbleitergehäuses, die Signale vom Halbleiterchip 116/300 nach außen leiten. Leadframes können als Teil eines Paneels hergestellt werden, wobei die einzelnen Leadframes als Einheiten durch Verbindungsstrukturen an einem Randbereich angebracht werden. Die Verbindungsstrukturen werden anschließend durchtrennt, z. B. nach dem Gießen, um einzelne Gehäuse zu erhalten. Das Halbleitergehäuse 300 kann je nach Art der im Gehäuse 300 vorhandenen Bauelemente mehr als einen Leadframe aufweisen.
  • In 3B ist die erste Kontaktstruktur 304 der Kontaktstrukturen 108 des Chipträgers 102 eine erste Leitung des Leiterrahmens. Die zweite Kontaktstruktur 306 der Kontaktstrukturen 108 ist eine zweite Leitung des Leiterrahmens. Die dritte Kontaktstruktur 308 der Kontaktstrukturen 108 ist eine dritte Leitung des Leiterrahmens.
  • Die in den 3A und 3B gezeigte Chipträgerkonfiguration kann zur Aufnahme eines lateralen Leistungshalbleiterchips verwendet werden, bei dem alle Leistungs- (z. B. Source und Drain) und Signalanschlüsse (z. B. Gate) des Chips auf derselben Seite des Chips angeordnet sind. In diesem Fall kann die erste Leitung 304 des Leiterrahmens an einem Source-Pad des Chips, die zweite Leitung 306 des Leiterrahmens an einem Drain-Pad des Chips und die dritte Leitung 308 des Leiterrahmens an einem Gate-Pad des Chips angebracht sein, die sich alle auf derselben Seite des Chips befinden. Im Falle eines vertikalen Leistungshalbleiterchips, bei dem der primäre Strompfad zwischen gegenüberliegenden Seiten des Chips verläuft, sind die Leistungsanschlüsse an gegenüberliegenden Seiten des Chips angeordnet. In diesem Fall können die ersten Leitung 304 und die zweiten Leitung 306 des Leitungsrahmens an einem Source-Pad des Chips und die dritte Leitung 308 des Leitungsrahmens an einem Gate-Pad des Chips angebracht sein. Die Drain-Verbindung zum Chip wird in diesem Beispiel einer vertikalen Vorrichtung durch die Metallplatte 126 hergestellt.
  • Es können auch andere Arten von Chipträgern verwendet werden, wie zuvor hier beschrieben. Die Art des Chipträgers kann von der Art der in der Verpackung enthaltenen Bauelemente und der Art der Anwendung, für die die Verpackung konzipiert ist, abhängen.
  • 4A bis 4C zeigen perspektivische Ansichten des Chipträgers 102 gemäß einer Ausführungsform in verschiedenen Montagestufen. 4A zeigt den vollständig montierten Chipträger 102. Gemäß dieser Ausführungsform ist der Chipträger 102 als Leiterplatte, z. B. als ein- oder mehrlagige PCB, ausgeführt. Eine Lötmaske 400 kann auf die Vorderseite 104 des Chipträgers 102 aufgebracht werden. Ein Die-Attach-Material (nicht dargestellt) wie Lötpaste, Sinterpaste, Klebstoff usw. kann auf die Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 aufgebracht werden. Das Die-Attach-Material kann durch ein Druckverfahren wie Schablonen- oder Siebdruck oder durch ein Dispensier- oder Spritzverfahren usw. aufgebracht werden.
  • Die in 4A bis 4C gezeigte Chipträger-Ausführungsform ist komplexer als die in 3B gezeigte Chipträger-Ausführungsform. Allerdings kann die in 4A bis 4C gezeigte Chipträger-Ausführungsform dieselbe Art von Halbleiterchips aufnehmen, die von der in 3B gezeigten Chipträger-Ausführungsform aufgenommen werden können, allerdings mit einer ausgefeilteren Padkonfiguration.
  • Beispielsweise kann eine erste Kontaktstruktur 402 der Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 für eine Anbringung an einem Gate-Pad eines lateralen Leistungstransistorchips konfiguriert sein. Eine Gruppe von zweiten Kontaktstrukturen 404 der Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 kann für eine Anbringung an entsprechenden Source-Pads des lateralen Leistungstransistorchips konfiguriert sein. Eine Gruppe von dritten Kontaktstrukturen 406 der Kontaktstrukturen 108 an der ersten Seite 104 des Chipträgers 102 kann für eine Anbringung an entsprechenden Drain-Pads des lateralen Leistungstransistorchips eingerichtet sein.
  • 4B zeigt den Chipträger 102, bei dem die Lötmaske 400 entfernt wurde, wodurch ein darunter liegendes elektrisch isolierendes Substrat 408 freigelegt ist. Eine Metallisierungsschicht 410 ist in drei separate Abschnitte 412, 414, 416 strukturiert. Der erste Abschnitt 412 ist mit der Gate-Kontaktstruktur 402 auf der ersten Seite 104 des Chipträgers 102 verbunden. Der zweite Abschnitt 414 ist mit den Source-Kontaktstrukturen 404 auf der ersten Seite 104 des Chipträgers 102 verbunden. Der dritte Abschnitt 416 ist mit den Drain-Kontaktstrukturen 406 auf der ersten Seite 104 des Chipträgers 102 verbunden.
  • 4C zeigt die metallischen Durchkontaktierungen 418, die die verschiedenen Kontaktstrukturen 402, 404, 406 auf der ersten Seite 104 des Chipträgers 102 mit entsprechenden strukturierten Metallisierungsabschnitten (außer Sicht) auf der zweiten Seite 106 des Chipträgers 102 verbinden.
  • Ein lateraler Leistungshalbleiterchip, der zur Anbringung am in den 4A bis 4C gezeigten Chipträger 102 designt ist, hat eine Mehrzahl von Source-Pads, eine Mehrzahl von Drain-Pads und ein Gate-Pad an einer Seite des Leistungshalbleiterchips, der an dem Chipträger 102 anzubringen ist. Der laterale Leistungshalbleiterchip kann zum Beispiel ein lateraler GaN-Leistungshalbleiterchip, ein lateraler Si-Leistungshalbleiterchip, ein lateraler SiC-Leistungshalbleiterchip usw. sein. Bei der Montage des Gehäuses werden die Source-Pads des lateralen Leistungshalbleiterchips an der ersten Gruppe von Kontaktstrukturen 404 an der ersten Seite 104 des Chipträgers 102 angebracht. Die Drain-Pads des lateralen Leistungshalbleiterchips werden an der zweiten Gruppe der Kontaktstrukturen 406 auf der ersten Seite 104 des Chipträgers 102 angebracht. Das Gate-Pad des lateralen Leistungshalbleiterchips ist mit der zusätzlichen Kontaktstruktur 402 auf der ersten Seite 104 des Chipträgers 102 verbunden.
  • 5 zeigt eine Querschnittsansicht eines Halbleitergehäuses 500. Die in 5 gezeigte Ausführungsform ähnelt der in 1 gezeigten Ausführungsform. Im Unterschied dazu ist jedoch die Metallplatte 126 in einer Richtung (y-Richtung) in Richtung des Chipträgers 102 außerhalb eines Umfangs sowohl des Halbleiterchips 116 als auch des Trägers 102 gebogen. Eine solche Metallplattenkonfiguration ermöglicht die Kontaktierung oder Anbringung der Enden 502 der Metallplatte 126 an einem anderen Substrat, z. B. einer Leiterplatte, auf der das Gehäuse 500 anzubringen ist. Im Falle eines vertikalen Halbleiterchips können ein Gate-Pad 504 und ein Source-Pad 506 auf der ersten Seite 118 des Halbleiterchips 116 an den Kontaktstrukturen 108 auf der ersten Seite 104 des Chipträgers 102 angebracht sein. Ein Drain-Pad 508 auf der zweiten Seite 120 des Halbleiterchips 116 kann an der Metallplatte 126 angebracht sein. Die Drain-Verbindung zum Halbleiterchip 116 kann durch ein oder beide nach unten gebogenen Enden 502 der Metallplatte 126 mit der Anwendungsplatine (nicht dargestellt) hergestellt sein.
  • 6 zeigt eine Querschnittsansicht eines Halbleitergehäuses 600. Die in 6 gezeigte Ausführungsform ähnelt der in 5 gezeigten. Im Unterschied dazu sind jedoch die Enden 502 der Metallplatte 126 nicht in der gleichen Weise gebogen wie in 5.
  • 7 zeigt eine Querschnittsansicht eines Halbleitergehäuses 700. Die in 7 gezeigte Ausführungsform ist ähnlich wie die in 5 und 6 gezeigte. Im Unterschied dazu sind jedoch Metallverbinder 702, wie z. B. Metallkugeln, Metallblöcke, Metallstäbe, Metallsäulen usw., an der Metallplatte 126 an einer Seite 704 der am Halbleiterchip 116 angebrachten Metallplatte 126 angebracht. Die Metallverbinder 702 sind seitlich sowohl von dem Halbleiterchip 116 als auch von dem Chipträger 102 beabstandet. Die Metallverbinder 702 haben eine Höhe „H_ball“, die gleich oder größer ist als die kombinierte Höhe des Halbleiterchips 116 und des Chipträgers 102. Die Metallverbinder 702 können mittels eines Verbindungsmaterials 706 wie Lötpaste, Sinterpaste usw. an der Metallplatte 126 angebracht sein.
  • 8 zeigt eine Querschnittsansicht eines Halbleitergehäuses 800. Das Halbleitergehäuse 800 weist einen Chipträger 102 mit einer ersten Seite 104 und einer zweiten Seite 106 gegenüber der ersten Seite 106 auf. Die erste Seite 104 des Chipträgers 102 weist Kontaktstrukturen 108 auf. Ein vertikaler Leistungshalbleiterchip 116 mit einer ersten Seite 118 und einer der ersten Seite 118 gegenüberliegenden zweiten Seite 120 ist an dem Chipträger 102 angebracht. Die erste Seite 118 des vertikalen Leistungshalbleiterchips 116 hat ein Source-Pad 506, das an einer oder mehreren ersten der Kontaktstrukturen 108 auf der ersten Seite 104 des Chipträgers 102 angebracht ist, und ein Gate-Pad 504, das an einer zweiten der Kontaktstrukturen 108 auf der ersten Seite 104 des Trägers 102 angebracht ist. Die zweite Seite 120 des vertikalen Leistungshalbleiterchips 116 hat ein Drain-Pad 508.
  • Das Halbleitergehäuse 800 weist ferner ein Substrat 802 auf, z. B. ein DCB-Substrat mit einer ersten strukturierten Metallisierung 804 auf einer ersten Seite 806 eines elektrisch isolierenden Substrats 808 und einer zweiten strukturierten Metallisierung 810 auf einer zweiten Seite 812 des elektrisch isolierenden Substrats 808 gegenüber der ersten Seite 806. Die erste strukturierte Metallisierung 804 ist mit dem Drain-Pad 508 an der zweiten Seite 120 des vertikalen Leistungshalbleiterchips 116 verbunden, z. B. mittels eines Verbindungsmaterials 128 wie Lötpaste, Sinterpaste, einen elektrisch leitenden Klebstoff usw. Das Substrat 802 hat eine Größe, die unabhängig von der Größe des Chipträgers 102 ist und stattdessen auf einer erwarteten thermischen Last durch den vertikalen Leistungshalbleiterchip 116 basiert. Eine Verkapselung 130, die durch den Chipträger 102 und das Substrat 802 begrenzt wird, umgibt seitlich einen Rand 132 des vertikalen Leistungshalbleiterchips 116. Ein oder mehrere Metallverbinder 814 können an der ersten strukturierten Metallisierung 804 des Substrats 802 angebracht sein. Jeder Metallverbinder 814 ist seitlich sowohl von dem vertikalen Leistungshalbleiterchip 116 als auch von dem Chipträger 102 beabstandet. Jeder Metallverbinder 814 hat eine Höhe „H_ball“, die gleich oder größer ist als die kombinierte Höhe des vertikalen Leistungshalbleiterchips 116 und des Chipträgers 102. Jeder Metallverbinder 814 kann mit der ersten strukturierten Metallisierung 804 des Substrats 802 über ein Verbindungsmaterial 816 wie Lötpaste, Sinterpaste usw. verbunden sein.
  • 9A und 9B veranschaulichen ein Verfahren zur Herstellung der hier beschriebenen Halbleitergehäuse. In Schritt 1 wird ein Trägerblech 900 mit einer Mehrzahl von Chipträgern 102 bereitgestellt, die miteinander verbunden sind. Jeder Chipträger 102 hat eine erste Seite 104 und eine zweite Seite 106, die der ersten Seite 104 gegenüberliegt, wobei die erste Seite 104 Kontaktstrukturen 108 aufweist, wie zuvor hierin beschrieben.
  • In Schritt 2 wird ein Die-Attach-Material 124 wie Lötpaste, Sinterpaste, Klebstoff usw. auf die Kontaktstrukturen 108 jedes Chipträgers 102 aufgebracht. Das Die-Attach-Material 124 kann durch ein Druckverfahren wie Schablonen- oder Siebdruck oder durch ein Dosier- oder Spritzverfahren usw. aufgebracht werden.
  • In Schritt 3 wird mindestens ein Halbleiterchip 116 an jedem der Chipträger 102 angebracht. Jeder Halbleiterchip 116 hat eine erste Seite 118 und eine zweite Seite 120, die der ersten Seite 118 gegenüberliegt, wobei die erste Seite 118 jedes Halbleiterchips 116 eine Mehrzahl von Pads 122 aufweist, die an den Kontaktstrukturen 108 an der ersten Seite 104 des entsprechenden Trägers 102 angebracht sind, wie zuvor hierin beschrieben.
  • In Schritt 4 wird das Trägerblech 900 durch einen Vereinzelungsprozess 903 wie Sägen, Laserschneiden, Stanzen usw. in separate Teilgehäuse 902 zerlegt. Jedes Teilgehäuse 902 weist einen der Chipträger 102 und jeden an diesem Träger 102 angebrachten Halbleiterchip 116 auf.
  • In Schritt 5 wird der Vereinzelungsprozess abgeschlossen, der zu physisch getrennten Halbleiter-Teilgehäusen 904 führt.
  • In Schritt 6a wird ein Metallblech 906 bereitgestellt. In einer Ausführungsform ist das Metallblech 906 ein Cu-Blech. Es können jedoch auch andere Materialien für das Metallblech 906 verwendet werden, wie z. B. AI, AlSiCu, usw.
  • In Schritt 6b wird ein Verbindungsmaterial 128 wie Lötpaste, Sinterpaste, ein thermisch (und möglicherweise elektrisch) leitender Klebstoff usw. auf das Metallblech 906 aufgebracht.
  • In Schritt 7 wird das Metallblech 906 mit der zweiten Seite 120 der Halbleiterchips 116 der Teilgehäuse 902 über das entsprechende Fügematerial 128 verbunden. Im Falle einer Lötpaste als Fügematerial 128 kann der Die-Anbringungsprozess einen Löt-Reflow umfassen. Unabhängig von der Art des verwendeten Verbindungsmaterials 128 werden die Teilgehäuse 902 durch das Metallblech 906 miteinander verbunden.
  • In Schritt 8 wird ein Verkapselungsmaterial 130 auf das Metallblech 906 und um den Rand 132 jedes Halbleiterchips 116 herum aufgetragen. Das Verkapselungsmaterial 130 kann Silikon, ein BT-Epoxid oder eine andere Art von Epoxid, ein beliebiges Polymermaterial mit einer Betriebstemperatur von mindestens 175°C, z. B. 200 °C oder höher, usw. aufweisen.
  • In Schritt 9 wird das Verkapselungsmaterial 130 ausgehärtet. Der Aushärtungsprozess hängt von der Art des verwendeten Verkapselungsmittels ab. Der Aushärtungsprozess kann z. B. durch Erhitzen, UV-Härtung usw. erfolgen.
  • In Schritt 10 wird das Metallblech 906 zwischen benachbarten Halbleiterchips 116 verschiedener Teilgehäuse 904 durchtrennt, um vollständige Halbleitergehäuse 908 zu bilden. Jedes der vollständigen Halbleitergehäuse 908 hat eine Metallplatte 126, die von dem Metallblech 906 abgetrennt ist und eine Größe hat, die unabhängig von der Größe des Chipträgers 102 ist, der in dem vollständigen Halbleitergehäuse 908 enthalten ist, und stattdessen auf einer erwarteten thermischen Last basiert, die von jedem Halbleiterchip 116 in dem vollständigen Halbleitergehäuse 908 ausgeht. Der Vereinzelungsprozess 910, der verwendet wird, um das Metallblech 906 zwischen benachbarten Halbleiterchips 116 verschiedener Teilgehäuse 904 zu trennen, kann Sägen, Laserschneiden, Stanzen usw. aufweisen.
  • 10 zeigt eine Draufsicht auf eine Ausführungsform des in den 9A und 9B gezeigten Metallblechs 906. Gemäß dieser Ausführungsform ist eine Abmessung jeder Metallplatte 126 in einer ersten Richtung (der x-Richtung in 10) einer zweidimensionalen Ebene parallel zu der Metallplatte 126 und dem Chipträger 102 größer als eine Abmessung des Chipträgers 102 in der ersten Richtung. Eine Abmessung jeder Metallplatte 126 in einer zweiten Richtung (die z-Richtung in 10) in der zweidimensionalen Ebene senkrecht zur ersten Abmessung ist die gleiche wie eine Abmessung des Chipträgers 102 in der zweiten Richtung. Die zweidimensionale Ebene in 10 wird durch die x- und z-Richtung definiert.
  • 11 zeigt eine Draufsicht auf eine andere Ausführungsform des in 9A und 9B gezeigten Metallblechs 906. Gemäß dieser Ausführungsform ist eine Abmessung jeder Metallplatte 126 in einer ersten Richtung (der x-Richtung in 10) einer zweidimensionalen Ebene parallel zu der Metallplatte 126 und dem Chipträger 102 größer als eine Abmessung des Chipträgers 102 in der ersten Richtung. Eine Abmessung jeder Metallplatte 126 in einer zweiten Richtung (die z-Richtung in 10) in der zweidimensionalen Ebene senkrecht zur ersten Abmessung ist kleiner als eine Abmessung des Chipträgers 102 in der zweiten Richtung, was eine spätere visuelle Inspektion der Verbindungen zwischen den Umfangskontaktstrukturen 202 jedes Chipträgers 102 und der Platine oder einem anderen Substrat (nicht dargestellt) ermöglicht, an dem jeder Chipträger 102 schließlich montiert wird. Die zweidimensionale Ebene in 11 wird durch die x- und z-Richtung definiert.
  • Die hier beschriebenen Ausführungsformen bieten ein Gehäusekonzept, das eine zweiseitige Kühlung ermöglicht, wobei das Gehäuse eine überdimensionierte obere Metallstruktur für eine optimale Kühloberfläche und eine minimale Kriechstrecke aufweisen kann, falls zutreffend. Die Verbindungsfläche zum Chip auf dem Träger und die Verbindungsschnittstelle zum Chip können beide maximiert sein. Für die Verkapselung des Chips kann ein Verkapselungsmaterial mit geringen Spannungs- und Hochtemperatureigenschaften verwendet werden.
  • Als nächstes werden Ausführungsformen eines Halbleitergehäuses beschrieben, das einen Chipträger mit einem Pad-Offset-Merkmal aufweist. Die zuvor beschriebenen Merkmale können in beliebiger Kombination mit den folgenden Ausführungsformen von Halbleitergehäusen verwendet werden.
  • 12 zeigt eine Querschnittsansicht eines Halbleitergehäuses 1200 mit einem Pad-Offset-Merkmal, das die Abstandsanforderungen erfüllt, ohne dass spezielle Werkzeuge oder zusätzliche Teile oder Prozessschritte erforderlich sind. Gemäß dieser Ausführungsform weist das Halbleitergehäuse 1200 einen Chipträger 1202 mit einem elektrisch isolierenden Körper 1204 und einer ersten Kontaktstruktur 1206 an einer ersten Seite 1208 des elektrisch isolierenden Körpers 1204 auf. Mindestens ein Halbleiterchip 1210 ist am Chipträger 1202 angebracht. Bei dem Halbleiterchip 1210 kann es sich um einen Si-Leistungs-MOSFET, einen IGBT, einen SiC-MOSFET, einen GaN-HEMT usw. handeln, der eine hohe Durchbruchspannung aufweist, z. B. im Bereich von Hunderten bis Tausenden von Volt.
  • Der Halbleiterchip 1210 weist ein erstes Pad 1212 auf, das an der ersten Kontaktstruktur 1206 des Trägers 1202 angebracht ist. Das erste Pad 1212 liegt auf Source-(S) oder Emitter- (E) Potential für eine Transistorvorrichtung, die in dem Halbleiterchip 1210 enthalten ist. Das erste Pad 1212 ist von einer Kante 1214 des Halbleiterchips 1210 um einen ersten Abstand d1 nach innen beabstandet. Der Halbleiterchip 1210 hat einen Randabschlussbereich 1216 zwischen dem Chiprand 1214 und dem ersten Pad 1212.
  • Bei normalem (nicht fehlerhaftem) Betrieb des Halbleiterchips 1210 lenkt der Randabschlussbereich 1216 ein elektrisches Feld („E-Feld“) vom Chiprand 1214 weg und in Richtung des Trägers 1202. Das elektrische Feld, das während des normalen Betriebs des Halbleiterchips 1210 vom Randabschlussbereich 1216 nach außen strahlt, kann beispielsweise im Bereich von 100 bis 500 µm ∝ V. Die vergrößerte Ansicht in 12 zeigt das elektrische Feld, das von der Randabschlussregion 1216 in Richtung des Trägers 1202 ausgeht.
  • Um einen angemessenen Abstand zwischen dem Randabschlussbereich 1216 des Chips 1210 und der ersten Kontaktstruktur 1206 des Trägers 1202 zu gewährleisten, ist die erste Kontaktstruktur 1206 des Trägers 1202 von der Kante 1214 des Halbleiterchips 1210 um einen zweiten Abstand d2 nach innen beabstandet, der größer als der erste Abstand d1 ist. Dementsprechend erreicht das elektrische Feld, das während des normalen Betriebs des Halbleiterchips 1210 vom Randabschlussbereich 1216 in Richtung des Trägers 1202 ausgeht, nicht die erste Kontaktstruktur 1206 des Trägers 1202, wodurch ein ordnungsgemäßer Abstand gewährleistet wird, was insbesondere bei Hochspannungsanwendungen im Bereich von Hunderten bis Tausenden von Volt eine Herausforderung darstellt.
  • Das Ausmaß, um das d2 > d1 ist, hängt von der Abstandsanforderung zwischen dem Randabschlussbereich 1216 des Chips 1210 und der ersten Kontaktstruktur 1206 des Trägers 1202 ab, die wiederum von der Spannungsklasse des Gehäuses 1200 und der Art des für den elektrisch isolierenden Körper 1204 des Chipträgers 1202 verwendeten Materials abhängt. In einer Ausführungsform ist die Fläche einer Oberfläche der ersten Kontaktstruktur 1206 des Trägers 1202, die dem ersten Pad 1212 des Halbleiterchips 1210 gegenüberliegt, kleiner als die Fläche einer Oberfläche des ersten Pads 1212 des Halbleiterchips 1210, die der ersten Kontaktstruktur 1206 des Trägers 1202 gegenüberliegt. Das heißt, die erste Kontaktstruktur 1206 des Trägers 1202 kann eine kleinere Grundfläche (Fläche) haben als das erste Pad 1212 des Halbleiterchips 1210.
  • Der Träger 1202 hat außerdem eine leitende Struktur 1218 an einer zweiten Seite 1220 des elektrisch isolierenden Körpers 1202 gegenüber der ersten Seite 1208. Die leitende Struktur 1218 ist elektrisch mit der ersten Kontaktstruktur 1206 verbunden und bedeckt zumindest einen Teil des Randabschlussbereichs 1216 des Halbleiterchips 1210.
  • Der Träger 1202 weist zwischen der ersten Seite 1208 und der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 eine Dicke tC auf, die eine Abstandsanforderung zwischen dem Randabschlussbereich 1216 des Chips 1210 und der leitenden Struktur 1218 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1202 des Trägers 1202 erfüllt. Dementsprechend erreicht das elektrische Feld, das während des normalen Betriebs des Halbleiterchips 1210 vom Randabschlussbereich 1216 in Richtung des Trägers 1202 ausgeht, nicht die leitende Struktur 1218 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1202.
  • Wie in der vergrößerten Ansicht von 12 gezeigt, wird das elektrische Feld, das während des normalen Betriebs des Halbleiterchips 1210 vom Randabschlussbereich 1216 nach außen in Richtung des Trägers 1202 strahlt, durch die Metallstrukturen 1206, 1218 des Chipträgers 1202 nicht gestört. In einer Ausführungsform liegt die Dicke tC des Trägers 1202 zwischen der ersten Seite 1208 und der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 in einem Bereich von 100 µm bis 800 µm, um einen angemessenen Abstand zu gewährleisten.
  • Mit dem oben beschriebenen und am Chipträger 1202 implementierten Pad-Offset kann eine nach unten gerichtete Source-/Emitter-Montagekonfiguration verwendet werden, wenn der Halbleiterchip 1210 mit einem Chip-Anbringungsmaterial 1222 wie Lot, Klebstoff usw. und einer Dicke tDA am Träger 1202 angebracht ist. Es sind keine zusätzlichen Teile (z. B. Interposer), Prozessschritte oder spezielle Werkzeuge erforderlich, um die Abstandsanforderungen zu erfüllen. Als Chipträger 1202 in 12 kann jede Art von Chipträger verwendet werden, der an den ersten und/oder zweiten Seiten 1208, 1220 des elektrisch isolierenden Körpers 1204 elektrisch leitfähig ist.
  • In einer Ausführungsform ist der Träger 1202 ein direkt kupfergebondetes (DCB) Substrat, ein aktiv metallgelötetes (AMB) Substrat oder ein isoliertes Metallsubstrat (IMS) mit einer ersten strukturierten Metallisierung 1224 auf der ersten Seite 1208 des elektrisch isolierenden Körpers 1202 mit einer Dicke von tPM1. Die erste strukturierte Metallisierung 1224 weist die erste Kontaktstruktur 1206 des Trägers 1202 auf. Die erste strukturierte Metallisierung 1224 kann auch eine zweite Kontaktstruktur 1226 an der ersten Seite 1208 des elektrisch isolierenden Körpers 1204 aufweisen. Die zweite Kontaktstruktur 1226 ist von der ersten Kontaktstruktur 1206 elektrisch isoliert. Der Halbleiterchip 1210 kann ein zweites Pad 1228 aufweisen, das an der zweiten Kontaktstruktur 1226 des Trägers 1202 angebracht ist, wobei das zweite Pad 1228 ein Steueranschlusspad ist, wie z. B. ein Gate-Pad für den Fall, dass ein Transistorbauelement im Halbleiterchip 1210 enthalten ist.
  • Der Chipträger 1202 kann auch eine zweite strukturierte Metallisierung 1230 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1202 aufweisen. Die zweite strukturierte Metallisierung 1230 weist die leitende Struktur 1218 des Trägers 1202 auf. Die leitende Struktur 1218 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1202 kann mit der ersten Kontaktstruktur 1206 an der ersten Seite 1208 des elektrisch isolierenden Körpers 1204 durch elektrisch leitende Durchgänge 1232 elektrisch verbunden sein, die sich durch den elektrisch isolierenden Körper 1202 erstrecken, der z. B. im Fall eines DCB-Substrats, AMB-Substrats oder IMS aus Keramik bestehen kann.
  • Die leitende Struktur 1218 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1202 bedeckt zumindest einen Teil des Randabschlussbereichs 1216 des Halbleiterchips 1210. Der elektrisch isolierende Körper 1204 hat eine Dicke tC zwischen der ersten Seite 1208 und der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204, die eine Abstandsanforderung zwischen dem Randabschlussbereich 1216 des Halbleiterchips 1210 und der leitenden Struktur 1218 erfüllt, die in der zweiten strukturierten Metallisierung 1230 des Trägers 1202 ausgebildet ist. Beispielsweise kann die Dicke tDA des Die-Attach-Materials 1222 etwa 20 µm, die Dicke tPM1 der ersten strukturierten Metallisierung 1224 etwa 70 µm und die Dicke tC des elektrisch isolierenden Körpers 1204 des Trägers 1202 in einem Bereich von 100 µm bis 800 µm in Abhängigkeit von den Abstandsanforderungen liegen.
  • Die zweite strukturierte Metallisierung 1230 kann auch eine zusätzliche leitende Struktur 1234 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1202 aufweisen. Die zusätzliche leitende Struktur 1234 kann elektrisch mit der zweiten Kontaktstruktur 1226 an der ersten Seite 1208 des elektrisch isolierenden Körpers 1204 durch eine oder mehrere elektrisch leitende Durchkontaktierungen 1236 verbunden sein, die sich durch den elektrisch isolierenden Körper 1204 erstrecken.
  • In einer anderen Ausführungsform ist der Träger 1202 eine Leiterplatte (PCB) mit der ersten strukturierten Metallisierung 1224 auf der ersten Seite 1208 des elektrisch isolierenden Körpers 1204 und der zweiten strukturierten Metallisierung 1230 auf der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204. Gemäß dieser Ausführungsform weist der elektrisch isolierende Körper 1204 eine oder mehrere vorimprägnierte Schichten auf. Im Falle eines PCBbasierten Trägers 1202 kann eine Lötmaske 1237 die in der ersten strukturierten Metallisierung 1224 gebildeten Kontaktstrukturen 1206, 1226 und die in der zweiten strukturierten Metallisierung 1230 gebildeten leitenden Strukturen 1218, 1234 trennen.
  • Eine Metallplatte 1238 kann an einem Pad 1240 auf einer Seite 1242 des Halbleiterchips 1210, die vom Chipträger 1202 abgewandt ist, angebracht sein, z. B. mit einem Die-Attach-Material 1244 wie Lot, Klebstoff usw. Das Pad 1240 an der vom Chipträger 1202 abgewandten Seite 1242 des Halbleiterchips 1210 kann ein Drain- (D) oder Kollektor- (C) Pad für eine im Halbleiterchip 1210 enthaltene Transistorvorrichtung sein.
  • Außerhalb des Umfangs sowohl des Halbleiterchips 1210 als auch des Trägers 1202 kann die Metallplatte 1238 nur an einem Ende 1246 in eine Richtung (z-Richtung in 12) zum Träger 1202 hin gebogen sein, um einen Anschluss 1248 für das Pad 1240 an der vom Träger 1202 abgewandten Seite 1242 des Halbleiterchips 1210 zu schaffen. Der Anschluss 1248 kann durch eine plattierte Schicht 1250, wie z. B. Sn zum Löten auf einer Platine, abgedeckt sein. Die plattierte Schicht 1250 kann die erste leitende Struktur 1218 und die zweite leitende Struktur 1234 auf der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 abdecken. Der freiliegende Teil 1248 der Metallplatte 1238 kann ebenfalls von der plattierten Schicht 1250 bedeckt sein.
  • Wie bereits beschrieben, kann die Metallplatte 1238 eine Größe haben, die unabhängig von der Größe des Trägers 1202 ist und auf einer erwarteten thermischen Last durch den Halbleiterchip 1210 während des normalen Betriebs basiert. Eine Verkapselung 1252 kann den Rand 1214 des Halbleiterchips 1210 seitlich umgeben. Die Verkapselung 1252 füllt einen Spalt 1254 zwischen dem Randabschlussbereich 1216 des Halbleiterchips 1210 und dem elektrisch isolierenden Körper 1204 des Chipträgers 1202.
  • 13 zeigt eine Querschnittsansicht einer anderen Ausführungsform eines Halbleitergehäuses 1300 mit einem Pad-Offset-Merkmal, das die Abstandsanforderungen erfüllt, ohne dass spezielle Werkzeuge oder zusätzliche Teile oder Prozessschritte erforderlich sind. Die in 13 dargestellte Ausführungsform ist der in 12 dargestellten Ausführungsform ähnlich. Im Unterschied dazu ist der Träger 1202 jedoch ein vorgespritzter Träger mit einem Kupferblock 1302, der in ein elektrisch isolierendes Material 1304 eingebettet ist, wie z. B. eine Formmasse, ein MIS (molded interconnect substrate), das eine hohe lonenreinheit aufweist (z. B. Na- und Cl-Ionengehalt < 1 / < 10 / < 50 ppm) und für Hochspannungsanwendungen von Vorteil ist, usw. Eine erste Seite 1306 des Kupferblocks 1302 ist vom elektrisch isolierenden Material 1304 unbedeckt und bildet die erste Kontaktstruktur 1206 an der ersten Seite 1208 des elektrisch isolierenden Körpers 1204 des Trägers 1202. Eine zweite Seite 1308 des Kupferblocks 1302, die der ersten Seite 1306 des Kupferblocks 1302 gegenüberliegt, ist vom elektrisch isolierende Material 1304 unbedeckt und bildet die erste leitende Struktur 1218 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 des Trägers 1202.
  • Die erste leitende Struktur 1218 auf der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 des Trägers 1202 bedeckt zumindest einen Teil des Randabschlussbereichs 1216 des Halbleiterchips 1210, wie zuvor hierin beschrieben. Das elektrisch isolierende Material 1304 hat eine Dicke tMC zwischen dem Randabschlussbereich 1216 des Halbleiterchips 1210 und der ersten leitenden Struktur 1218 an der zweiten Seite 1202 des elektrisch isolierenden Körpers 1204, die eine Abstandsanforderung zwischen dem Randabschlussbereich 1216 und der leitenden Struktur 1218 erfüllt.
  • Der Chipträger 1202 kann einen zweiten Kupferblock 1310 aufweisen, der in das gleiche elektrisch isolierende Material 1304 eingebettet ist wie der erste Kupferblock 1302. Der erste Kupferblock 1302 und der zweite Kupferblock 1310 sind durch das elektrisch isolierende Material 1304 elektrisch voneinander isoliert. Eine erste Seite 1312 des zweiten Kupferblocks 1310 ist durch das elektrisch isolierende Material 1304 nicht abgedeckt und bildet die zweite Kontaktstruktur 1226 an der ersten Seite 1208 des elektrisch isolierenden Körpers 1204 des Trägers 1202. Die zweite (gegenüberliegende) Seite 1314 des zweiten Kupferblocks 1310 ist durch das elektrisch isolierende Material 1304 unbedeckt und bildet die zweite leitende Struktur 1234 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 des Trägers 1202.
  • 14 zeigt eine Querschnittsansicht einer anderen Ausführungsform eines Halbleitergehäuses 1400 mit einem Pad-Offset-Merkmal, das die Abstandsanforderungen erfüllt, ohne dass spezielle Werkzeuge oder zusätzliche Teile oder Prozessschritte erforderlich sind. Die in 14 dargestellte Ausführungsform ist der in 12 dargestellten Ausführungsform ähnlich. Der Unterschied besteht jedoch darin, dass der Träger 1202 Teil einer Chipeinbettungs-Laminatstruktur ist. Beispielsweise kann der elektrisch isolierende Körper 1204 des Trägers 1202 ein Verbundmaterial 1402 sein, das aus vorimprägnierten („prepreg“) Fasern und einer teilweise ausgehärteten Polymermatrix hergestellt ist. Der Halbleiterchip 1210 kann in einer Öffnung angeordnet sein, die in einem isolierenden Kernmaterial 1404 ausgebildet ist, das auf das Verbundmaterial 1402 gestapelt ist.
  • Gemäß der Ausführungsform von 14 wird die erste Kontaktstruktur 1206 des Trägers 1202 durch elektrisch leitende Durchkontaktierungen 1406 gebildet, die an dem ersten (S/E-)Pad 1212 des Halbleiterchips 1210 angebracht sind und sich durch das Verbundmaterial 1402 zur zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 erstrecken. Die elektrisch leitenden Durchkontaktierungen 1406 sind mit einer strukturierten Metallisierung 1408 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 verbunden. Die strukturierte Metallisierung 1408 umfasst die leitende Struktur 1218, die zumindest einen Teil des Randabschlussbereichs 1216 des Halbleiterchips 1210 bedeckt, wie zuvor hierin beschrieben.
  • Das Verbundmaterial 1402 hat eine Dicke tCM zwischen der ersten und der zweiten Seite 1208, 1220 des Verbundmaterials 1402, die eine Abstandsanforderung zwischen dem Randabschlussbereich 1216 des Halbleiterchips 1210 und der in der strukturierten Metallisierung 1408 an der zweiten Seite 1220 des Verbundmaterials 1402 gebildeten leitenden Struktur 1218 erfüllt. Im Falle eines Pre-Pregs als elektrisch isolierender Körper 1204 des Trägers 1202 hat eine einzelne Pre-Preg-Schicht typischerweise eine Dicke im Bereich von 20 bis 100 µm. Wird eine größere Dicke tCM benötigt, um die Abstandsanforderung zwischen dem Randabschlussbereich 1216 des Halbleiterchips 1210 und der leitenden Struktur 1218 an der zweiten Seite 1220 des elektrisch isolierenden Körpers 1204 des Trägers 1202 zu erfüllen, können mehrere Prepreg-Schichten übereinander gestapelt werden, um den elektrisch isolierenden Körper 1204 zu bilden.
  • Ein zweiter Verbundwerkstoff 1410 aus vorimprägnierten Fasern und einer teilweise ausgehärteten Polymermatrix kann auf das isolierende Kernmaterial 1404 gestapelt werden. Eine Kontaktstruktur 1412 zum Pad 1240 an der vom Träger 1202 abgewandten Seite 1242 des Halbleiterchips 1210 kann durch elektrisch leitende Durchkontaktierungen 1414 gebildet sein, die sich durch das zweite Verbundmaterial 1412 erstrecken. Die elektrisch leitenden Durchkontaktierungen 1414 sind mit einer strukturierten Metallisierung 1416 auf einer Seite 1418 des zweiten Verbundmaterials 1412 verbunden, die vom Halbleiterchip 1210 abgewandt ist. Die Verbundmaterialien 1402, 1410 und das isolierende Kernmaterial 1404 werden einem Laminierungsprozess unterzogen, um die Chipeinbettungs-Laminatstruktur zu bilden.
  • Der in 12 bis 14 dargestellte Träger 1202 kann Glasgewebematerialien als Struktur / Schicht innerhalb des Trägers 1202 aufweisen. Die Anpassung der dielektrischen Eigenschaft der Glasgewebe-Struktur/-Schicht kann die Anforderungen an die Dicke tMC (13) / tCM (14) des Trägers 1202 verändern.
  • 15 zeigt eine Querschnittsansicht einer anderen Ausführungsform eines Halbleitergehäuses 1500 mit einem Pad-Offset-Merkmal, das die Abstandsanforderungen erfüllt, ohne dass spezielle Werkzeuge oder zusätzliche Teile oder Prozessschritte erforderlich sind. Die in 15 dargestellte Ausführungsform ist der in 12 dargestellten Ausführungsform ähnlich. Der Unterschied besteht jedoch darin, dass der Träger 1202 eine Glasgewebe-Struktur oder -Schicht 1502 aufweist, die in den Träger 1202 eingebettet ist. Die Glasgewebe-Struktur oder -Schicht 1502 kann beispielsweise in ein Bismaleimidtriazin (BT)-Harzmaterial eingebettet sein. Die Glasgewebe-Struktur oder -Schicht 1502 passt die dielektrischen Eigenschaften des Trägers 1202 an, was wiederum eine Änderung der erforderlichen Trägerdicke ermöglicht. Beispielsweise kann die Dielektrizitätskonstante des Trägers 1202 durch Einbettung der Glasgewebe-Struktur oder -Schicht 1502 in den Träger 1202 erhöht werden, was z. B. ein dünneres Gehäuse ermöglicht.
  • Obwohl die vorliegende Offenbarung nicht so beschränkt ist, zeigen die folgenden nummerierten Beispiele einen oder mehrere Aspekte der Offenbarung.
  • Beispiel 1. Halbleitergehäuse, aufweisend: einen Träger mit einer ersten Seite und einer der ersten Seite gegenüberliegenden zweiten Seite, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; einen Halbleiterchip mit einer ersten Seite und einer der ersten Seite gegenüberliegenden zweiten Seite, wobei die erste Seite des Halbleiterchips eine Mehrzahl von Pads aufweist, die an der ersten Seite des Trägers an der Mehrzahl von Kontaktstrukturen angebracht sind; eine Metallplatte, die an der zweiten Seite des Halbleiterchips angebracht ist, wobei die Metallplatte eine Größe hat, die unabhängig von der Größe des Trägers ist und auf einer erwarteten thermischen Last durch den Halbleiterchip basiert; und ein Verkapselungsmaterial, das durch den Träger und die Metallplatte begrenzt ist und einen Rand des Halbleiterchips seitlich umgibt.
  • Beispiel 2. Das Halbleitergehäuse aus Beispiel 1, wobei eine Abmessung der Metallplatte in einer ersten Richtung einer zweidimensionalen Ebene größer ist als eine Abmessung des Trägers in der ersten Richtung, wobei eine Abmessung der Metallplatte in einer zweiten Richtung der zweidimensionalen Ebene kleiner ist als eine Abmessung des Trägers in der zweiten Richtung, wobei die zweite Richtung senkrecht zu der ersten Richtung ist, und wobei die zweidimensionale Ebene parallel zu der Metallplatte und dem Träger ist.
  • Beispiel 3. Das Halbleitergehäuse aus Beispiel 1 oder 2, bei dem eine oder mehrere der Kontaktstrukturen, die um einen Umfang des Trägers herum angeordnet sind, in einer Draufsicht, in der die Metallplatte über dem Träger angeordnet ist, zumindest teilweise sichtbar sind.
  • Beispiel 4. Das Halbleitergehäuse nach einem der Beispiele 1 bis 3, wobei die Metallplatte ein Stück gestanztes Kupfermetall ist.
  • Beispiel 5. Das Halbleitergehäuse nach einem der Beispiele 1 bis 4, wobei die Metallplatte größer ist als sowohl der Halbleiterchip als auch der Träger.
  • Beispiel 6. Die Halbleitergehäuse nach einem der Beispiele 1 bis 5, wobei das Verkapselungsmittel Silikon umfasst.
  • Beispiel 7. Die Halbleitergehäuse nach einem der Beispiele 1 bis 6, wobei das Verkapselungsmaterial eine Betriebstemperatur von mehr als 175 °C hat.
  • Beispiel 8. Das Halbleitergehäuse nach einem der Beispiele 1 bis 7, wobei das Verkapselungsmaterial eine Betriebstemperatur von 200 °C oder höher hat.
  • Beispiel 9. Das Halbleitergehäuse gemäß einem der Beispiele 1 bis 8, wobei der Halbleiterchip ein lateraler Leistungshalbleiterchip ist, der ein einzelnes Source-Pad, ein einzelnes Drain-Pad und ein einzelnes Gate-Pad auf der ersten Seite des lateralen Leistungshalbleiterchips aufweist, wobei das einzelne Source-Pad an einer ersten der Kontaktstrukturen auf der ersten Seite des Trägers angebracht ist, wobei das einzelne Drain-Pad an einer zweiten der Kontaktstrukturen auf der ersten Seite des Trägers angebracht ist, und wobei das einzelne Gate-Pad an einer dritten der Kontaktstrukturen auf der ersten Seite des Trägers angebracht ist.
  • Beispiel 10. Das Halbleitergehäuse aus Beispiel 9, wobei der Träger ein Leadframe ist, wobei die erste der Kontaktstrukturen eine erste Leitung des Leadframes ist, wobei die zweite der Kontaktstrukturen eine zweite Leitung des Leadframes ist, und wobei die dritte der Kontaktstrukturen eine dritte Leitung des Leadframes ist.
  • Beispiel 11. Das Halbleitergehäuse gemäß einem der Beispiele 1 bis 8, wobei der Halbleiterchip ein lateraler Leistungshalbleiterchip mit einer Mehrzahl von Source-Pads, einer Mehrzahl von Drain-Pads und einem Gate-Pad auf der ersten Seite des Leistungshalbleiterchips ist, wobei die Mehrzahl von Source-Pads an einer ersten Gruppe der Kontaktstrukturen auf der ersten Seite des Trägers angebracht ist, wobei die Mehrzahl von Drain-Pads an einer zweiten Gruppe der Kontaktstrukturen auf der ersten Seite des Trägers angebracht ist, und wobei das Gate-Pad an einer zusätzlichen der Kontaktstrukturen auf der ersten Seite des Trägers angebracht ist.
  • Beispiel 12. Das Halbleitergehäuse aus Beispiel 11, wobei der Träger eine Leiterplatte ist, die eine strukturierte Metallschicht auf der ersten Seite der Leiterplatte hat und die die erste Gruppe der Kontaktstrukturen, die zweite Gruppe der Kontaktstrukturen und die zusätzliche der Kontaktstrukturen bildet.
  • Beispiel 13. Das Halbleitergehäuse aus Beispiel 11 oder 12, wobei der laterale Leistungshalbleiterchip ein lateraler GaN-Leistungshalbleiterchip ist.
  • Beispiel 14. Das Halbleitergehäuse nach einem der Beispiele 1 bis 13, wobei der Träger eine Signalführung zwischen der ersten Seite und der zweiten Seite des Trägers ermöglicht.
  • Beispiel 15. Das Halbleitergehäuse aus Beispiel 14, wobei der Träger eine Leiterplatte mit einer strukturierten Metallschicht auf der ersten Seite der Leiterplatte ist, die die Mehrzahl von Kontaktstrukturen bildet.
  • Beispiel 16. Das Halbleitergehäuse aus Beispiel 15, wobei die Leiterplatte eine strukturierte Metallschicht auf der zweiten Seite der Leiterplatte aufweist, die anders strukturiert ist als die strukturierte Metallschicht auf der ersten Seite der Leiterplatte, und wobei die strukturierte Metallschicht auf der zweiten Seite der Leiterplatte eine Anschlussfläche einer Leiterplatte unterbringt, an der das Halbleitergehäuse anzubringen ist.
  • Beispiel 17. Das Halbleitergehäuse gemäß einem der Beispiele 1 bis 16, wobei die Metallplatte außerhalb des Umfangs sowohl des Halbleiterchips als auch des Trägers in Richtung des Trägers gebogen ist.
  • Beispiel 18. Das Halbleitergehäuse gemäß einem der Beispiele 1 bis 17, das ferner Metallverbinder aufweist, die an der Metallplatte an einer Seite der Metallplatte angebracht sind, die an dem Halbleiterchip angebracht ist, wobei die Metallverbinder sowohl von dem Halbleiterchip als auch von dem Träger seitlich beabstandet sind und wobei die Metallverbinder eine Höhe haben, die gleich oder größer ist als die kombinierte Höhe des Halbleiterchips und des Trägers.
  • Beispiel 19. Ein Verfahren, aufweisend: Bereitstellen eines Trägerblechs mit einer Mehrzahl von miteinander verbundenen Trägern, wobei jeder der Träger eine erste Seite und eine der ersten Seite gegenüberliegende zweite Seite aufweist, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; Anbringen eines Halbleiterchips an jedem der Träger, wobei jeder Halbleiterchip eine erste Seite und eine der ersten Seite gegenüberliegende zweite Seite aufweist, wobei die erste Seite jedes Halbleiterchips eine Mehrzahl von Pads aufweist, die an der Mehrzahl von Kontaktstrukturen an der ersten Seite des entsprechenden Trägers angebracht sind; nach dem Anbringen der Halbleiterchips Vereinzeln des Trägerblechs in separate Teilgehäuse, wobei jedes der Teilgehäuse einen der Träger und den an diesem Träger angebrachten Halbleiterchip aufweist; Anbringen eines Metallblechs an der zweiten Seite der Halbleiterchips der Teilgehäuse, wobei die Teilgehäuse mittels des Metallblechs miteinander verbunden sind; Auftragen eines Verkapselungsmittels auf das Metallblech und um einen Rand jedes der Halbleiterchips; Aushärten des Verkapselungsmittels; und Trennen der Metallplatte zwischen benachbarten Halbleiterchips, um ganze Halbleitergehäuse zu bilden, wobei jedes der ganzen Halbleitergehäuse eine von der Metallplatte abgetrennte Metallplatte aufweist und eine Größe hat, die unabhängig von der Größe des in dem ganzen Halbleitergehäuse enthaltenen Trägers ist und auf einer erwarteten thermischen Last durch den in dem ganzen Halbleitergehäuse enthaltenen Halbleiterchip basiert.
  • Beispiel 20. Halbleitergehäuse, aufweisend: einen Träger mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; einen vertikalen Leistungshalbleiterchip mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite des vertikalen Leistungshalbleiterchips ein Source-Pad aufweist, das an einer oder mehreren ersten der Kontaktstrukturen an der ersten Seite des Trägers angebracht ist, und ein Gate-Pad, das an einer zweiten der Kontaktstrukturen an der ersten Seite des Trägers angebracht ist, wobei die zweite Seite des vertikalen Leistungshalbleiterchips ein Drain-Pad aufweist; ein Substrat mit einer ersten strukturierten Metallisierung auf einer ersten Seite eines elektrisch isolierenden Substrats und einer zweiten strukturierten Metallisierung auf einer zweiten Seite des elektrisch isolierenden Substrats gegenüber der ersten Seite, wobei die erste strukturierte Metallisierung an dem Drain-Pad auf der zweiten Seite des vertikalen Leistungshalbleiterchips angebracht ist, wobei das Substrat eine Größe hat, die unabhängig von der Größe des Trägers ist und auf einer erwarteten thermischen Last basiert, die von dem vertikalen Leistungshalbleiterchip ausgeht; und ein Verkapselungsmaterial, das von dem Träger und dem Substrat begrenzt wird und seitlich einen Rand des vertikalen Leistungshalbleiterchips umgibt.
  • Beispiel 21. Das Halbleitergehäuse aus Beispiel 20, das ferner Metallverbinder umfasst, die an der ersten strukturierten Metallisierung des Substrats angebracht sind, wobei die Metallverbinder sowohl von dem vertikalen Leistungshalbleiterchip als auch von dem Träger seitlich beabstandet sind, und wobei die Metallverbinder eine Höhe haben, die gleich oder größer ist als die kombinierte Höhe des vertikalen Leistungshalbleiterchips und des Trägers.
  • Beispiel 22. Halbleitergehäuse, aufweisend: einen Träger mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite eine Mehrzahl von Kontaktstrukturen aufweist; einen Halbleiterchip mit einer ersten Seite und einer zweiten Seite, die der ersten Seite gegenüberliegt, wobei die erste Seite des Halbleiterchips eine Mehrzahl von Pads aufweist, die an der Mehrzahl von Kontaktstrukturen an der ersten Seite des Trägers angebracht sind; eine Metallplatte, die an der zweiten Seite des Halbleiterchips angebracht ist; und ein Verkapselungsmaterial, das durch den Träger und die Metallplatte begrenzt ist und einen Rand des Halbleiterchips seitlich umgibt, wobei eine Abmessung der Metallplatte in einer ersten Richtung einer zweidimensionalen Ebene parallel zu der Metallplatte und dem Träger größer ist als eine Abmessung des Trägers in der ersten Richtung, wobei eine Abmessung der Metallplatte in einer zweiten Richtung in der zweidimensionalen Ebene senkrecht zu der ersten Abmessung größer oder kleiner ist als eine Abmessung des Trägers in der zweiten Richtung.
  • Beispiel 23. Halbleitergehäuse, aufweisend: einen Träger mit einem elektrisch isolierenden Körper und einer ersten Kontaktstruktur an einer ersten Seite des elektrisch isolierenden Körpers; und einen Halbleiterchip mit einem ersten Pad, der an der ersten Kontaktstruktur des Trägers angebracht ist, wobei das erste Pad auf Source- oder Emitterpotential liegt, wobei das erste Pad von einer Kante des Halbleiterchips um einen ersten Abstand nach innen beabstandet ist, wobei der Halbleiterchip einen Kantenabschlussbereich zwischen der Kante und dem ersten Pad aufweist, wobei die erste Kontaktstruktur des Trägers von der Kante des Halbleiterchips um einen zweiten Abstand nach innen beabstandet ist, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips von dem Kantenabschlussbereich in Richtung des Trägers ausgeht, die erste Kontaktstruktur des Trägers nicht erreicht.
  • Beispiel 24. Das Halbleitergehäuse aus Beispiel 23, wobei: der Träger eine leitende Struktur auf einer zweiten Seite des elektrisch isolierenden Körpers gegenüber der ersten Seite aufweist; die leitende Struktur elektrisch mit der ersten Kontaktstruktur verbunden ist und mindestens einen Teil des Randabschlussbereichs des Halbleiterchips bedeckt; und der Träger eine Dicke zwischen der ersten und zweiten Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randabschlussbereich des Halbleiterchips und der leitenden Struktur des Trägers erfüllt.
  • Beispiel 25. Das Halbleitergehäuse aus Beispiel 24, wobei die Dicke des Trägers zwischen der ersten und der zweiten Seite des elektrisch isolierenden Körpers in einem Bereich von 100 µm bis 800 µm liegt.
  • Beispiel 26. Das Halbleitergehäuse gemäß einem der Beispiele 23 bis 25, wobei die Fläche einer Oberfläche der ersten Kontaktstruktur des Trägers, die dem ersten Pad des Halbleiterchips gegenüberliegt, kleiner ist als die Fläche einer Oberfläche des ersten Pads des Halbleiterchips, die der ersten Kontaktstruktur des Trägers gegenüberliegt.
  • Beispiel 27. Das Halbleitergehäuse gemäß einem der Beispiele 23 bis 26, wobei der Träger ein direkt kupfergebundenes Substrat, ein Aktivmetall-Lotsubstrat oder ein isoliertes Metallsubstrat mit einer strukturierten Metallisierung auf der ersten Seite des elektrisch isolierenden Körpers ist, und wobei die erste strukturierte Metallisierung die erste Kontaktstruktur des Trägers aufweist.
  • Beispiel 28. Das Halbleitergehäuse gemäß einem der Beispiele 23 bis 26, wobei: der Träger ein vorgespritzter Träger mit einem Kupferblock ist, der in ein elektrisch isolierendes Material eingebettet ist; eine erste Seite des Kupferblocks durch das elektrisch isolierende Material unbedeckt ist und die erste Kontaktstruktur des Trägers bildet; eine zweite Seite des Kupferblocks, die der ersten Seite des Kupferblocks gegenüberliegt, durch das elektrisch isolierende Material unbedeckt ist und eine leitende Struktur an einer zweiten Seite des elektrisch isolierenden Körpers gegenüber der ersten Seite bildet, die mindestens einen Teil des Randanschlussbereichs des Halbleiterchips bedeckt; und das elektrisch isolierende Material eine Dicke zwischen dem Randanschlussbereich des Halbleiterchips und der leitenden Struktur an der zweiten Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich und der leitenden Struktur erfüllt.
  • Beispiel 29. Das Halbleitergehäuse gemäß einem der Beispiele 23 bis 26, wobei: der Träger eine Leiterplatte (PCB) ist, die eine erste strukturierte Metallisierung auf der ersten Seite des elektrisch isolierenden Körpers und eine zweite strukturierte Metallisierung auf einer zweiten Seite des elektrisch isolierenden Körpers gegenüber der ersten Seite aufweist; die erste strukturierte Metallisierung die erste Kontaktstruktur des Trägers aufweist; die zweite strukturierte Metallisierung eine leitende Struktur aufweist, die mindestens einen Teil des Randanschlussbereichs des Halbleiterchips bedeckt; die leitende Struktur mit der ersten Kontaktstruktur durch eine Mehrzahl von elektrisch leitenden Durchgangslöchern, die sich durch den elektrisch isolierenden Körper erstrecken, elektrisch verbunden ist; und die Leiterplatte eine Dicke zwischen der ersten und der zweiten Seite des elektrisch isolierenden Körpers hat, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips und der in der zweiten strukturierten Metallisierung gebildeten leitenden Struktur erfüllt.
  • Beispiel 30. Das Halbleitergehäuse gemäß einem der Beispiele 23 bis 26, wobei: die erste Kontaktstruktur des Trägers eine Mehrzahl von elektrisch leitenden Durchkontaktierungen umfasst, die an dem ersten Pad des Halbleiterchips angebracht sind und sich durch den elektrisch isolierenden Körper zu einer zweiten Seite des elektrisch isolierenden Körpers erstrecken; die Mehrzahl von elektrisch leitenden Durchkontaktierungen mit einer strukturierten Metallisierung an der zweiten Seite des elektrisch isolierenden Körpers verbunden sind; die strukturierte Metallisierung eine leitende Struktur aufweist, die mindestens einen Teil des Randabschlussbereichs des Halbleiterchips bedeckt; und der Träger eine Dicke zwischen der ersten und der zweiten Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randabschlussbereich des Halbleiterchips und der leitenden Struktur erfüllt, die in der strukturierten Metallisierung an der zweiten Seite des elektrisch isolierenden Körpers des Trägers ausgebildet ist.
  • Beispiel 31. Das Halbleitergehäuse gemäß einem der Beispiele 23 bis 30, wobei der Träger eine zweite Kontaktstruktur an der ersten Seite des elektrisch isolierenden Körpers aufweist, wobei die zweite Kontaktstruktur von der ersten Kontaktstruktur elektrisch isoliert ist, wobei der Halbleiterchip ein zweites Pad aufweist, das an der zweiten Kontaktstruktur des Trägers angebracht ist, und wobei das zweite Pad ein Steueranschlusspad ist.
  • Beispiel 32. Das Halbleitergehäuse gemäß einem der Beispiele 23 bis 31, ferner aufweisend: eine Metallplatte, die an einer dem Träger abgewandten Seite des Halbleiterchips an einem Pad angebracht ist.
  • Beispiel 33. Das Halbleitergehäuse aus Beispiel 32, bei der außerhalb eines Umfangs sowohl des Halbleiterchips als auch des Trägers die Metallplatte nur an einem Ende in Richtung des Trägers gebogen ist, um einen Anschluss für das Pad an der vom Träger abgewandten Seite des Halbleiterchips zu schaffen.
  • Beispiel 34. Das Halbleitergehäuse aus Beispiel 32 oder 33, wobei die Metallplatte eine Größe hat, die unabhängig von der Größe des Trägers ist und auf einer erwarteten thermischen Last durch den Halbleiterchip basiert.
  • Beispiel 35. Das Halbleitergehäuse gemäß einem der Beispiele 32 bis 34, die außerdem Folgendes aufweist: eine Verkapselung, die den Rand des Halbleiterchips seitlich umgibt.
  • Beispiel 36. Das Halbleitergehäuse aus Beispiel 35, bei der das Verkapselungsmaterial eine Lücke zwischen dem Randabschlussbereich des Halbleiterchips und dem elektrisch isolierenden Körper des Trägers füllt.
  • Beispiel 37. Verfahren zur Herstellung eines Halbleitergehäuses, wobei das Verfahren aufweist: Bereitstellen eines Trägers mit einem elektrisch isolierenden Körper und einer ersten Kontaktstruktur an einer ersten Seite des elektrisch isolierenden Körpers; und Anbringen eines ersten Pads eines Halbleiterchips an der ersten Kontaktstruktur des Trägers, wobei sich das erste Pad auf Source- oder Emitter-Potential befindet, wobei das erste Pad von einem Rand des Halbleiterchips um einen ersten Abstand nach innen beabstandet ist, wobei der Halbleiterchip einen Randabschlussbereich zwischen dem Rand und dem ersten Pad aufweist, wobei die erste Kontaktstruktur des Trägers von der Kante des Halbleiterchips um einen zweiten Abstand nach innen beabstandet ist, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips von dem Kantenabschlussbereich in Richtung des Trägers ausgeht, die erste Kontaktstruktur des Trägers nicht erreicht.
  • Beispiel 38. Verfahren nach Beispiel 37, wobei: der Träger eine leitende Struktur auf einer zweiten Seite des elektrisch isolierenden Körpers gegenüber der ersten Seite aufweist; die leitende Struktur elektrisch mit der ersten Kontaktstruktur verbunden ist und mindestens einen Teil des Randanschlussbereichs des Halbleiterchips bedeckt; und der Träger eine Dicke zwischen der ersten und der zweiten Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips und der leitenden Struktur des Trägers erfüllt.
  • Beispiel 39. Das Verfahren aus Beispiel 38 oder 39, wobei: das Bereitstellen des Trägers Einbetten eines Kupferblocks in ein elektrisch isolierendes Material umfasst, um einen vorgeformten Träger zu bilden; wobei eine erste Seite des Kupferblocks durch das elektrisch isolierende Material unbedeckt ist und die erste Kontaktstruktur des Trägers bildet; eine zweite Seite des Kupferblocks gegenüber der ersten Seite des Kupferblocks durch das elektrisch isolierende Material unbedeckt ist und eine leitende Struktur an einer zweiten Seite des elektrisch isolierenden Körpers gegenüber der ersten Seite bildet, die zumindest einen Teil des Randanschlussbereichs des Halbleiterchips bedeckt; und das elektrisch isolierende Material eine Dicke zwischen dem Randanschlussbereich des Halbleiterchips und der leitenden Struktur an der zweiten Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich und der leitenden Struktur erfüllt.
  • Beispiel 40. Das Verfahren aus Beispiel 38 oder 39, wobei: das Bereitstellen des Trägers das Bilden einer gedruckten Schaltungsplatine (PCB) mit einer ersten strukturierten Metallisierung auf der ersten Seite des elektrisch isolierenden Körpers und einer zweiten strukturierten Metallisierung auf einer zweiten Seite des elektrisch isolierenden Körpers gegenüber der ersten Seite aufweist; die erste strukturierte Metallisierung die erste Kontaktstruktur des Trägers aufweist; die zweite strukturierte Metallisierung eine leitende Struktur aufweist, die mindestens einen Teil des Randanschlussbereichs des Halbleiterchips abdeckt, die leitende Struktur mit der ersten Kontaktstruktur durch eine Mehrzahl von elektrisch leitenden Durchkontaktierungen, die sich durch den elektrisch isolierenden Körper erstrecken, elektrisch verbunden ist; und die Leiterplatte eine Dicke zwischen der ersten und der zweiten Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips und der in der zweiten strukturierten Metallisierung gebildeten leitenden Struktur erfüllt.
  • Beispiel 41. Das Verfahren aus Beispiel 38 oder 39, wobei: das Bereitstellen des Trägers das Bilden einer Mehrzahl von elektrisch leitenden Durchkontaktierungen aufweist, die an dem ersten Pad des Halbleiterchips angebracht sind und sich durch den elektrisch isolierenden Körper zu einer zweiten Seite des elektrisch isolierenden Körpers erstrecken; die Mehrzahl von elektrisch leitenden Durchkontaktierungen die erste Kontaktstruktur des Trägers bildet; die Mehrzahl von elektrisch leitenden Durchkontaktierungen mit einer strukturierten Metallisierung an der zweiten Seite des elektrisch isolierenden Körpers verbunden ist; und die strukturierte Metallisierung eine leitende Struktur aufweist, die zumindest einen Teil des Randanschlussbereichs des Halbleiterchips bedeckt; und der Träger eine Dicke zwischen der ersten und der zweiten Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips und der leitenden Struktur erfüllt, die in der strukturierten Metallisierung an der zweiten Seite des elektrisch isolierenden Körpers des Trägers ausgebildet ist.
  • Beispiel 42. Das Verfahren gemäß einem der Beispiele 38 bis 41, das ferner Folgendes umfasst: Befestigen einer Metallplatte an einer Unterlage auf einer Seite des Halbleiterchips, die vom Träger abgewandt ist, wobei die Metallplatte außerhalb eines Umfangs sowohl des Halbleiterchips als auch des Trägers nur an einem Ende in Richtung auf den Träger gebogen ist, um einen Anschluss für die Unterlage auf der Seite des Halbleiterchips zu schaffen, die vom Träger abgewandt ist.
  • Begriffe wie „erste“, „zweite“ und dergleichen werden zur Beschreibung verschiedener Elemente, Regionen, Abschnitte usw. verwendet und sind ebenfalls nicht als einschränkend zu verstehen. Gleiche Begriffe beziehen sich in der gesamten Beschreibung auf gleiche Elemente.
  • Wie hier verwendet, sind die Begriffe „mit“, „aufweisend“, „einschließend“, „aufweisend“ und ähnliche Begriffe mit offenem Ende, die das Vorhandensein bestimmter Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein“, „ein“ und „die“ schließen sowohl den Plural als auch den Singular ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich anders angegeben.
  • Obwohl hier spezifische Ausführungsformen abgebildet und beschrieben wurden, wird der Fachmann erkennen, dass eine Mehrzahl alternativer und/oder gleichwertiger Ausführungsformen anstelle der abgebildeten und beschriebenen spezifischen Ausführungsformen verwendet werden können, ohne den Anwendungsbereich der vorliegenden Erfindung zu verlassen. Die vorliegende Anmeldung soll alle Anpassungen oder Variationen der hierin beschriebenen spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims (20)

  1. Ein Halbleitergehäuse (100), aufweisend: einen Träger (102), der einem elektrisch isolierenden Körper und eine erste Kontaktstruktur (108) an einer ersten Seite (104) des elektrisch isolierenden Körpers aufweist; und einen Halbleiterchip (116), der ein erstes Pad, das an der ersten Kontaktstruktur (108) des Trägers (102) angebracht ist, aufweist, wobei das erste Pad auf Source- oder Emitter-Potential liegt, wobei das erste Pad von einer Kante des Halbleiterchips (116) um einen ersten Abstand nach innen beabstandet ist, wobei der Halbleiterchip (116) einen Randabschlussbereich zwischen dem Rand und dem ersten Pad aufweist, wobei die erste Kontaktstruktur (108) des Trägers (102) von der Kante des Halbleiterchips (116) um einen zweiten Abstand nach innen beabstandet ist, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips (116) von dem Kantenabschlussbereich in Richtung des Trägers (102) ausgeht, die erste Kontaktstruktur (108) des Trägers (102) nicht erreicht.
  2. Das Halbleitergehäuse (100) gemäß Anspruch 1, wobei: der Träger (102) eine leitende Struktur an einer zweiten Seite (106) des elektrisch isolierenden Körpers gegenüber der ersten Seite (104) aufweist; die leitende Struktur elektrisch mit der ersten Kontaktstruktur (108) verbunden ist und mindestens einen Teil des Randabschlussbereichs des Halbleiterchips (116) bedeckt; und der Träger (102) eine Dicke zwischen der ersten (104) und der zweiten (106) Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips (116) und der leitenden Struktur des Trägers (102) erfüllt.
  3. Das Halbleitergehäuse (100) gemäß Anspruch 2, wobei die Dicke des Trägers (102) zwischen der ersten Seite (104) und der zweiten Seite (106) des elektrisch isolierenden Körpers in einem Bereich von 100 µm bis 800 µm liegt.
  4. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 1 bis 3, wobei der Bereich einer Oberfläche der ersten Kontaktstruktur (108) des Trägers (102), der dem ersten Pad des Halbleiterchips (116) gegenüberliegt, kleiner ist als der Bereich einer Oberfläche des ersten Pads des Halbleiterchips (116), der der ersten Kontaktstruktur (108) des Trägers (102) gegenüberliegt.
  5. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 1 bis 4, wobei der Träger (102) ein direkt kupfergebondetes Substrat, ein Aktivmetall-Lotsubstrat oder ein isoliertes Metallsubstrat mit einer strukturierten Metallisierung auf der ersten Seite (104) des elektrisch isolierenden Körpers ist, und wobei die erste strukturierte Metallisierung die erste Kontaktstruktur (108) des Trägers (102) aufweist.
  6. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 1 bis 4, wobei: der Träger (102) ein vorgeformter Träger (102) ist, der einen Kupferblock aufweist, der in ein elektrisch isolierendes Material eingebettet ist; eine erste Seite des Kupferblocks durch das elektrisch isolierende Material unbedeckt ist und die erste Kontaktstruktur (108) des Trägers (102) bildet; eine zweite Seite des Kupferblocks, die der ersten Seite des Kupfertaktes gegenüberliegt, durch das elektrisch isolierende Material unbedeckt ist und eine leitende Struktur an einer zweiten Seite (106) des elektrisch isolierenden Körpers gegenüber der ersten Seite (104) bildet, und die zumindest einen Teil des Kantenanschlussbereichs des Halbleiterchips (116) bedeckt; und das elektrisch isolierende Material eine Dicke zwischen dem Randabschlussbereich des Halbleiterchips (116) und der leitenden Struktur an der zweiten Seite (106) des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randabschlussbereich und der leitenden Struktur erfüllt.
  7. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 1 bis 6, wobei: der Träger (102) eine gedruckte Leiterplatte (PCB) ist, die eine erste strukturierte Metallisierung auf der ersten Seite (104) des elektrisch isolierenden Körpers und eine zweite strukturierte Metallisierung auf einer zweiten Seite (106) des elektrisch isolierenden Körpers gegenüber der ersten Seite (104) aufweist; die erste strukturierte Metallisierung die erste Kontaktstruktur (108) des Trägers (102) aufweist; die zweite strukturierte Metallisierung eine leitende Struktur aufweist, die mindestens einen Teil des Randabschlussbereichs des Halbleiterchips (116) bedeckt; die leitende Struktur mit der ersten Kontaktstruktur (108) durch eine Mehrzahl von elektrisch leitenden Durchkontaktierungen elektrisch verbunden ist, die sich durch den elektrisch isolierenden Körper erstrecken; und die Leiterplatte eine Dicke zwischen der ersten Seite (104) und der zweiten Seite (106) des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips (116) und der in der zweiten strukturierten Metallisierung gebildeten leitenden Struktur erfüllt.
  8. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 1 bis 7, wobei: die erste Kontaktstruktur (108) des Trägers (102) eine Mehrzahl von elektrisch leitenden Durchkontaktierungen umfasst, die an dem ersten Pad des Halbleiterchips (116) angebracht sind und sich durch den elektrisch isolierenden Körper zu einer zweiten Seite (106) des elektrisch isolierenden Körpers erstrecken; die Mehrzahl von elektrisch leitenden Durchkontaktierungen mit einer strukturierten Metallisierung an der zweiten Seite (106) des elektrisch isolierenden Körpers verbunden ist; die strukturierte Metallisierung eine leitende Struktur aufweist, die mindestens einen Teil des Randabschlussbereichs des Halbleiterchips (116) bedeckt; und der Träger (102) eine Dicke zwischen der ersten (104) und der zweiten (106) Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips (116) und der leitenden Struktur erfüllt, die in der strukturierten Metallisierung an der zweiten Seite (106) des elektrisch isolierenden Körpers des Trägers (102) ausgebildet ist.
  9. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 1 bis 8, wobei der Träger (102) eine zweite Kontaktstruktur an der ersten Seite (104) des elektrisch isolierenden Körpers aufweist, wobei die zweite Kontaktstruktur von der ersten Kontaktstruktur (108) elektrisch isoliert ist, wobei der Halbleiterchip (116) ein zweites Pad aufweist, das an der zweiten Kontaktstruktur des Trägers (102) angebracht ist, und wobei das zweite Pad ein Steueranschlusspad ist.
  10. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 1 bis 9, ferner aufweisend: eine Metallplatte, die an einem Pad an einer vom Träger (102) abgewandten Seite des Halbleiterchips (116) angebracht ist.
  11. Das Halbleitergehäuse (100) gemäß Anspruch 10, wobei außerhalb eines Umfangs sowohl des Halbleiterchips (116) als auch des Trägers (102) die Metallplatte nur an einem Ende in Richtung des Trägers (102) gebogen ist, um einen Anschluss für das Pad an der Seite des Halbleiterchips (116) zu schaffen, die vom Träger (102) weg weist.
  12. Das Halbleitergehäuse (100) gemäß Anspruch 10, wobei die Metallplatte eine Größe hat, die unabhängig von einer Größe des Trägers (102) ist und auf einer erwarteten thermischen Last durch den Halbleiterchip (116) basiert.
  13. Das Halbleitergehäuse (100) gemäß einem der Ansprüche 10 bis 12, ferner aufweisend: ein Verkapselungsmaterial, das den Rand des Halbleiterchips (116) seitlich umgibt.
  14. Das Halbleitergehäuse (100) gemäß Anspruch 13, wobei das Verkapselungsmaterial einen Spalt zwischen dem Randabschlussbereich des Halbleiterchips (116) und dem elektrisch isolierenden Körper des Trägers (102) füllt.
  15. Verfahren zum Herstellen eines Halbleitergehäuses (100), das Verfahren aufweisend: Bereitstellen eines Trägers (102) mit einem elektrisch isolierenden Körper und einer ersten Kontaktstruktur (108) an einer ersten Seite (104) des elektrisch isolierenden Körpers; und Anbringen eines ersten Pads eines Halbleiterchips (116) an der ersten Kontaktstruktur (108) des Trägers (102), wobei das erste Pad auf Source- oder Emitter-Potential liegt, wobei das erste Pad von einer Kante des Halbleiterchips (116) um einen ersten Abstand nach innen beabstandet ist, wobei der Halbleiterchip (116) einen Randabschlussbereich zwischen dem Rand und dem ersten Pad aufweist, wobei die erste Kontaktstruktur (108) des Trägers (102) von der Kante des Halbleiterchips (116) um einen zweiten Abstand nach innen beabstandet ist, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips (116) von dem Kantenabschlussbereich in Richtung des Trägers (102) ausgeht, die erste Kontaktstruktur (108) des Trägers (102) nicht erreicht.
  16. Das Verfahren gemäß Anspruch 15, wobei: der Träger (102) eine leitende Struktur an einer zweiten Seite (106) des elektrisch isolierenden Körpers gegenüber der ersten Seite (104) aufweist; die leitende Struktur elektrisch mit der ersten Kontaktstruktur (108) verbunden ist und zumindest einen Teil des Randabschlussbereichs des Halbleiterchips (116) bedeckt; und der Träger (102) eine Dicke zwischen der ersten (104) und der zweiten (106) Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips (116) und der leitenden Struktur des Trägers (102) erfüllt.
  17. Das Verfahren gemäß einem der Ansprüche 15 oder 16, wobei: das Bereitstellen des Trägers (102) das Einbetten eines Kupferblocks in ein elektrisch isolierendes Material zum Bilden eines vorgeformten Trägers (102) aufweist; eine erste Seite des Kupferblocks durch das elektrisch isolierende Material unbedeckt ist und die erste Kontaktstruktur (108) des Trägers (102) bildet; eine zweite Seite des Kupferblocks, die der ersten Seite des Kupfertaktes gegenüberliegt, durch das elektrisch isolierende Material unbedeckt ist und eine leitende Struktur an einer zweiten Seite (106) des elektrisch isolierenden Körpers gegenüber der ersten Seite (104) bildet, und die zumindest einen Teil des Kantenanschlussbereichs des Halbleiterchips (116) bedeckt; und das elektrisch isolierende Material eine Dicke zwischen dem Randabschlussbereich des Halbleiterchips (116) und der leitenden Struktur an der zweiten Seite (106) des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randabschlussbereich und der leitenden Struktur erfüllt.
  18. Das Verfahren gemäß einem der Ansprüche 15 bis 17, wobei: das Bereitstellen des Trägers (102) ein Bilden einer gedruckten Leiterplatte (PCB) mit einer ersten strukturierten Metallisierung auf der ersten Seite (104) des elektrisch isolierenden Körpers und einer zweiten strukturierten Metallisierung auf einer zweiten Seite (106) des elektrisch isolierenden Körpers gegenüber der ersten Seite (104) aufweist; die erste strukturierte Metallisierung die erste Kontaktstruktur (108) des Trägers (102) aufweist; die zweite strukturierte Metallisierung eine leitende Struktur aufweist, die mindestens einen Teil des Randabschlussbereichs des Halbleiterchips (116) bedeckt; die leitende Struktur mit der ersten Kontaktstruktur (108) durch eine Mehrzahl von elektrisch leitenden Durchkontaktierungen elektrisch verbunden ist, die sich durch den elektrisch isolierenden Körper erstrecken; und die Leiterplatte eine Dicke zwischen der ersten (104) und der zweiten (106) Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips (116) und der in der zweiten strukturierten Metallisierung gebildeten leitenden Struktur erfüllt.
  19. Das Verfahren gemäß einem der Ansprüche 15 bis 18, wobei: das Bereitstellen des Trägers (102) das Bilden einer Mehrzahl von elektrisch leitenden Durchkontaktierungen, die an dem ersten Pad des Halbleiterchips (116) angebracht sind und die sich durch den elektrisch isolierenden Körper zu einer zweiten Seite (106) des elektrisch isolierenden Körpers erstrecken; aufweist, die Mehrzahl der elektrisch leitenden Durchkontaktierungen die erste Kontaktstruktur (108) des Trägers (102) bilden; die Mehrzahl der elektrisch leitenden Durchkontaktierungen mit einer strukturierten Metallisierung an der zweiten Seite (106) des elektrisch isolierenden Körpers verbunden sind; die strukturierte Metallisierung eine leitende Struktur aufweist, die mindestens einen Teil des Randabschlussbereichs des Halbleiterchips (116) bedeckt; und der Träger (102) eine Dicke zwischen der ersten (104) und der zweiten (106) Seite des elektrisch isolierenden Körpers aufweist, die eine Abstandsanforderung zwischen dem Randanschlussbereich des Halbleiterchips (116) und der leitenden Struktur erfüllt, die in der strukturierten Metallisierung an der zweiten Seite (106) des elektrisch isolierenden Körpers des Trägers (102) ausgebildet ist.
  20. Das Verfahren gemäß einem der Ansprüche 15 bis 19, ferner aufweisend: Anbringen einer Metallplatte an einem Pad auf einer Seite des Halbleiterchips (116), die vom Träger (102) abgewandt ist, wobei außerhalb eines Umfangs sowohl des Halbleiterchips (116) als auch des Trägers (102) die Metallplatte nur an einem Ende in Richtung des Trägers (102) gebogen ist, um einen Anschluss für das Pad an der Seite des Halbleiterchips (116) bereitzustellen, die von dem Träger (102) weg zeigt.
DE102021125094.3A 2020-09-28 2021-09-28 Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal und verfahren zur herstellung desselben Active DE102021125094B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US17/034,109 US11676879B2 (en) 2020-09-28 2020-09-28 Semiconductor package having a chip carrier and a metal plate sized independently of the chip carrier
US17/034,109 2020-09-28
US17/459,296 2021-08-27
US17/459,296 US11984392B2 (en) 2020-09-28 2021-08-27 Semiconductor package having a chip carrier with a pad offset feature

Publications (2)

Publication Number Publication Date
DE102021125094A1 true DE102021125094A1 (de) 2022-03-31
DE102021125094B4 DE102021125094B4 (de) 2024-05-29

Family

ID=80624738

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021125094.3A Active DE102021125094B4 (de) 2020-09-28 2021-09-28 Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal und verfahren zur herstellung desselben

Country Status (3)

Country Link
US (1) US11984392B2 (de)
CN (1) CN114334893A (de)
DE (1) DE102021125094B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4297083A1 (de) * 2022-06-20 2023-12-27 Siemens Aktiengesellschaft Schaltungsanordnung mit zwei schaltungsträgern und einem halbleiterbauelement

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024078682A1 (en) * 2022-10-10 2024-04-18 Huawei Digital Power Technologies Co., Ltd. Build-up substrate for a power package

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10129388B4 (de) 2001-06-20 2008-01-10 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils
DE10324615A1 (de) 2003-05-28 2004-09-02 Infineon Technologies Ag Elektronisches Bauteil und Verfahren, sowie Vorrichtung zur Herstellung des elektronischen Bauteils
DE102006023123B4 (de) 2005-06-01 2011-01-13 Infineon Technologies Ag Abstandserfassungsradar für Fahrzeuge mit einem Halbleitermodul mit Komponenten für Höchstfrequenztechnik in Kunststoffgehäuse und Verfahren zur Herstellung eines Halbleitermoduls mit Komponenten für ein Abstandserfassungsradar für Fahrzeuge in einem Kunststoffgehäuse
US8786072B2 (en) * 2007-02-27 2014-07-22 International Rectifier Corporation Semiconductor package
US8471376B1 (en) * 2009-05-06 2013-06-25 Marvell International Ltd. Integrated circuit packaging configurations
JP2011100932A (ja) 2009-11-09 2011-05-19 Toshiba Corp 半導体パッケージ及びｄｃ−ｄｃコンバータ
KR20120053332A (ko) * 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
JP5523299B2 (ja) 2010-12-20 2014-06-18 株式会社日立製作所 パワーモジュール
DE112012006690B4 (de) 2012-07-11 2021-06-24 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US8941248B2 (en) * 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
KR20140113029A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 열전소자가 배치된 히트 슬러그 및 이를 구비하는 반도체 패키지
TWI511251B (zh) * 2013-09-06 2015-12-01 矽品精密工業股份有限公司 半導體裝置及其製法與半導體結構
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9368479B2 (en) 2014-03-07 2016-06-14 Invensas Corporation Thermal vias disposed in a substrate proximate to a well thereof
FR3023059B1 (fr) 2014-06-25 2018-01-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit integre comportant un dissipateur de chaleur
US10002821B1 (en) 2017-09-29 2018-06-19 Infineon Technologies Ag Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates
JP7119350B2 (ja) 2017-11-22 2022-08-17 富士電機株式会社 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置
US11676879B2 (en) * 2020-09-28 2023-06-13 Infineon Technologies Ag Semiconductor package having a chip carrier and a metal plate sized independently of the chip carrier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4297083A1 (de) * 2022-06-20 2023-12-27 Siemens Aktiengesellschaft Schaltungsanordnung mit zwei schaltungsträgern und einem halbleiterbauelement
WO2023247104A1 (de) 2022-06-20 2023-12-28 Siemens Aktiengesellschaft Schaltungsanordnung mit zwei schaltungsträgern und einem halbleiterbauelement

Also Published As

Publication number Publication date
US11984392B2 (en) 2024-05-14
US20220102263A1 (en) 2022-03-31
CN114334893A (zh) 2022-04-12
DE102021125094B4 (de) 2024-05-29

Similar Documents

Publication Publication Date Title
DE102009025570B4 (de) Elektronische Anordnung und Verfahren zu ihrer Herstellung
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102009005650B4 (de) Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls
DE102015109073B4 (de) Elektronische Vorrichtungen mit erhöhten Kriechstrecken
DE102015115999B4 (de) Elektronische Komponente
DE102014118080B4 (de) Elektronisches Modul mit einem Wärmespreizer und Verfahren zur Herstellung davon
DE102015101440B4 (de) Halbleiterbauelement mit unter dem Package angeordnetem Chip und Verfahren zur Montage desselben auf einer Anwendungsplatine
DE102011113269A1 (de) Halbleitermodul und Verfahren zu seiner Herstellung
DE112008001657T5 (de) Integriertes Leistungsbauelementgehäuse und Modul mit zweiseitiger Kühlung und Verfahren zur Herstellung
DE102015107445A1 (de) Package für elektronische Vorrichtungen mit Metallblöcken
DE102015122259B4 (de) Halbleitervorrichtungen mit einer porösen Isolationsschicht
DE102008008141A1 (de) Leistungshalbleitermodul und Verfahren zu seiner Herstellung
DE102014102006A1 (de) Halbleitermodule und Verfahren zu deren Bildung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102014115815B4 (de) Verfahren zur herstellung eines schaltungsträgers, verfahren zur herstellung einer halbleiteranordung, verfahren zum betrieb einer halbleiteranordnung und verfahren zur herstellung eines halbleitermoduls
DE102018124419A1 (de) Halbleiterchippackage und verfarhen zum herstellen desselben
DE102021125094B4 (de) Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal und verfahren zur herstellung desselben
DE102018103979B4 (de) Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung
DE102017120747A1 (de) SMD-Gehäuse mit Oberseitenkühlung
DE102017101185B4 (de) Ein Halbleitermodul umfassend Transistorchips, Diodenchips und Treiberchips, angeordnet in einer gemeinsamen Ebene, Verfahren zu dessen Herstellung und integriertes Leistungsmodul
DE102015107109B4 (de) Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul
DE102017108172B4 (de) SMD-Package und Verfahren zur Herstellung eines SMD-Packages
DE102015104956A1 (de) Gedruckte Leiterplatte mit einem Leiterrahmen mit eingefügten gehäusten Halbleiterchips
DE102022128468A1 (de) Eingebettetes gehäuse mit elektrisch isolierender dielektrischer auskleidung
DE102014102692A1 (de) Elektronisches Bauelement

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division