DE102013018076B4

DE102013018076B4 - Vorrichtung zur Differenzverstärkung mit einer Erweiterung des Gleichtakteingangsspannungsbereiches

Info

Publication number: DE102013018076B4
Application number: DE102013018076.7A
Authority: DE
Inventors: Niron Kapoor
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2013-11-26
Filing date: 2013-11-26
Publication date: 2019-05-16
Anticipated expiration: 2033-11-27
Also published as: DE102013018076A1

Abstract

Verfahren zur Erweiterung des Gleichtakteingangsspannungsbereiches eines Differenzverstärkers
• wobei der Differenzverstärker eine Hauptdifferenzstufe mit mindestens einem ersten Transistorpaar bestehend aus mindestens zwei Transistoren (M1, M2) eines ersten Leitungstyps und eines ersten Typs aufweist, die eine erste Schwellspannung aufweisen, und
• wobei der Differenzverstärker eine Nebendifferenzstufe mit mindestens einem zweiten Transistorpaar bestehend aus mindestens zwei Transistoren (M3, M4) des ersten Leitungstyps und eines zweiten Typs aufweist, die eine zweite Schwellspannung aufweisen, die gegenüber der Schwellspannung der ersten Transistoren (M1, M2) des besagten ersten Transistorpaars der Hauptdifferenzstufe vermindert ist, und
• wobei jeweils jeder Ausgänge der Hauptdifferenzstufe mit genau einem entsprechend zugeordneten Ausgang der Nebendifferenzstufe verbunden ist und
• wobei jeder der Eingänge, also die Gates der Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe, mit genau einem entsprechend zugeordneten Eingang (INN, INP) der Gesamtschaltung verbunden sind und
• wobei jeder der Eingänge, also die Gates der Transistoren (M3, M4) des zweiten Transistorpaars der Nebendifferenzstufe, mit genau einem entsprechend zugeordneten Eingang (INN, INP) der Gesamtschaltung direkt oder indirekt über einen Überspannungsschutz (M13, M14) verbunden sind und
• wobei der Summenstrom durch die Zweige der Hauptdifferenzstufe (M1, M2, M10) durch mindestens eine erste Teilvorrichtung (M6, M7) gemessen wird und
• wobei in Abhängigkeit von dem Mess- oder Modellierungsergebnis durch mindestens eine zweite Teilvorrichtung (M11, M12) die Ströme durch die Hauptdifferenzstufe und Nebendifferenzstufe zumindest zwischen diesen Differenzstufen zumindest zeitweise und zumindest teilweise verlagert werden.

Description

Einleitung und Stand der Technik
Die Erfindung stellt sich die Aufgabe, den Eingangsspannungsbereich einer Eingangsdifferenzstufe bestehend aus zwei MOS-Transistoren und einer Stromquelle zu erweitern. Das Hauptproblem besteht dabei darin, dass eine erhöhte Spannungsfestigkeit in der Regel mit einer Erhöhung der Schwellspannung und/oder einer Erniedrigung der Steilheit verbunden ist. Hierzu sind aus dem Stand der Technik verschiedene Verfahren und Vorrichtungen bekannt, die diesem Zweck dienen. Es stellen sich jedoch verschiedene Herausforderungen bei diesen im Stand der Technik üblichen Verfahren für die Erweiterung des Gleichtakteingangsbereichs einer solchen Differenzverstärkerstufe.
Um eine Differenzverstärkereingangsstufe mit einem großen Aussteuerungsbereich aufzubauen, werden Im Stand der Technik oft zwei komplementären Differenzstufen verwendet. Die durch die erhöhte Spannungsfestigkeit einer Hauptdifferenzstufe bedingte Einschränkung des Gleichtaktbereiches der Eingangsspannungen (CM-Eingangs-Bereich) einer solchen Stufe kann durch diese Erweiterung um die bereits erwähnte komplementäre Nebendifferenzstufe ausgeglichen werden. Bei dieser Erweiterung des CM-Eingang-Bereiches ist man bei dem Konzept des Verstärkers in der Art der Zusammenführung der Ausgangsströme bzw. Ausgangsspannungen der Differenzstufen limitiert. Darüber hinaus ist die Erziehung einer weitgehend konstanten Steilheit über den gesamten gewünschten Gleichtakteingangsspannungsbereich der Gesamtdifferenzstufe mit relativ großem Schaltungsaufwand verbunden. Solche Stufen sind beispielsweise aus folgenden Schriften bekannt:
US 5 729 178 A , US 2007 / 0 279 132 A1 , US 2004 / 0 041 625 A1 , US 2003 / 0 006 841 A1 , US 2011 / 0 057 727 A1 , US 7 064 609 B1 , US 2003 / 0 222 715 A1 , US 2011 / 0 115 561 A1 Darüber hinaus sei hier auf die US 2003 / 0 222 715 A1 und die US 2011 / 0 102 086 A1 hingewiesen, die sich mit ähnlichen Fragestellungen befassen.
Ein wesentliches Problem dieser Schaltungen aus dem Stand der Technik, bei denen beispielsweise zu einer N-Kanal-Differenzeingangsstufe eine P-Kanal-Differenzeingangsstufe parallelgeschaltet wird, ist eine relativ große Variation der Gesamtsteilheit beider Stufen über den gesamten Eingangsspannungsgleichtaktbereich. Diese Variation der Gesamtsteilheit beeinflusst auch viele andere wichtige Eigenschaften einer solchen Eingangsdifferenzverstärkerschaltung. Solche Parameter sind beispielsweise die differentielle Verstärkung, die Verstärkergeschwindigkeit und - grenzfrequenz oder das Verstärkerrauschen. Sie benötigt daher eine relativ komplexe Schaltung um diese Variationen zu minimieren. Außerdem sind die benötigten P-Kanaltransistoren nicht so flächengünstig, wie n-Kanal-Transistoren.
Ein weiterer Nachteil der Vorrichtungen und Verfahren aus dem Stand der Technik besteht aufgrund der zwei komplementären Signal-Pfade, die dieses Verfahrens auf einige bestimmte Verstärker-Topologien einschränkt.
Daher wird ein Verstärker für Hochvolt-Anwendungen benötigt, der über eine größere Spannungsfestigkeit an seinen Gate-Eingängen verfügt und mit einem Leitfähigkeitstyp, vorzugsweise N-Kanal-Transistoren, hergestellt werden kann. Für solche Verstärker werden immer größere Gleichtakteingangsbereiche gefordert.
Aufgabe der Erfindung
Die Erfindung stellt sich, wie bereits zuvor erwähnt, die grundsätzliche Aufgabe, den Eingangsspannungsbereich einer Eingangsdifferenzstufe bestehend aus zwei MOS-Transistoren und einer Stromquelle zu erweitern. Es ist dabei konkreterer Teil der Aufgabe der Erfindung eine Schaltungstechnik für eine Differenzverstärkerstufe zur Verfügung zu stellen, bei der der Gleichtakteingangsspannungsbereich eines existierenden differenziellen Verstärkers oder Komparators durch Benutzung dieser erfindungsgemäßen Eingangsstufe ohne nennenswerte Beeinflussung seiner Eigenschaften und Stabilität ausgedehnt wird. Dabei soll die Variation der Gesamtsteilheit minimiert werden. Diese Aufgabe wird mit Hilfe eines Verfahrens nach Anspruch 1 und einer Vorrichtung nach Anspruch 5 gelöst.
Beschreibung der grundlegenden Erfindung
Im Folgenden wird die Erfindung mit Hilfe der beispielhaften Figuren beschrieben. Hierbei zeigen

1 eine Differenzstufe entsprechend dem Stand der Technik,
2 eine erfindungsgemäße Differenzverstärkerstufe bestehend aus einer Hauptdifferenzstufe (M1, M2) und einer Nebendifferenzstufe (M3, M4) und
3 eine erfindungsgemäße Differenzverstärkerstufe mit einer gegenüber der Schaltung der 2 geänderten Steuerung der Stromübernahme.

Eine elegante und relativ einfache Technik für Erweiterung des Eingang-Austeuerungsbereichs ist die Kombination zweier nicht komplementären Differenzstufen aus Transistoren gleichen Leitungstyps, also beispielsweise N-Kanal- oder P-Kanal-Transistoren, mit unterschiedlichen Schwellspannungen. Diese Technik weist u.a. auch den geforderten Vorteil einer vergrößerten Spannungsfestigkeit am Gate auf.
Die Grundidee der erfindungsgemäßen Vorrichtung ist eine Verstärkerschaltung basierend auf einem zusätzlichen Differenzpaar (hier Nebendifferenzstufe genannt) aus Transistoren gleichen Leitungstyps. Handelt es sich bei den Transistoren der Hauptdifferenzstufe um N-Kanal-Transistoren, so besteht die erfindungsgemäße Nebendifferenzstufe ebenfalls aus N-Kanal-Transistoren. Handelt es sich bei den Transistoren der Hauptdifferenzstufe um P-Kanal-Transistoren, so besteht die erfindungsgemäße Nebendifferenzstufe ebenfalls aus P-Kanal-Transistoren. Diese Nebendifferenzstufe ist typischerweise für einen kleinen benötigten Schwellspannungsbereich der Transistoren vorgesehen. Die Verschaltung der beiden Differenzstufen ist dabei so angelegt, dass dieser Nebendifferenzstufe allmählich der Bias-Strom entzogen wird, sobald die Hauptdifferenzstufe den Strom zu leiten beginnt. Im Rahmen dieses Strom-Übernahmeprozesses wird diese Nebendifferenzstufe schließlich komplett ausgeschaltet und der Strom komplett durch die andere Differenzstufe, die Hauptdifferenzstufe, übernommen.
Die Parallelschaltung dieser beiden nicht-komplementären, sondern aus Transistoren gleichen Leitungstyps bestehenden Differenzstufen, der Hauptdifferenzstufe und der Nebendifferenzstufe, ist aufgrund gemeinsamer Drain-Knoten der einzelnen Differenzsignalpfade der beiden Differenzstufen möglich. Hierdurch ist dieses Verfahren zur Gleichtakteingangsspannungsbereichserweiterung nicht auf bestimmte Verstärker-Topologien limitiert.
Die Haupt- und Nebendifferenzstufe bestehen nach dem in 2 dargestellten Schaltbild aus einem ersten Transistorpaar bestehend aus den Transistoren der Hauptdifferenzstufe (M1, M2) und einem zweiten Transistorpaar bestehend aus den Transistoren der Nebendifferenzstufe (M3, M4). Ihr Weiten-zu-Längen-Verhältnis der Transistorkanäle (W/L-Verhältnis) wird so dimensioniert, dass beide Stufen, die Hauptdifferenzstufe und die Nebendifferenzstufe, die gleiche Steilheit aufweisen.
Das erste Transistorpaar, bestehend aus den Transistoren der Hauptdifferenzstufe (M1, M2), kann z.B. eine Hauptdifferenzstufe aus NMOS-Transistoren (M1, M2) darstellen, die den gesamten Gleichtakteingangsbereich oberhalb der NMOS-Schwelle der Transistoren der Hauptdifferenzstufe (M1, M2) abdeckt. Auch wenn in den folgenden Abschnitten nur eine N-MOS-Transistorschaltung beschrieben wird, so können deren Schaltungsprinzipien jedoch leicht auch auf eine P-MOS-Schaltung übertragen werden. Für den relativ kleinen Bereich unterhalb der NMOS-Schwelle der Transistoren der Hauptdifferenzstufe (M1, M2) übernimmt erfindungsgemäß die Nebendifferenzstufe bestehend aus den Transistoren M3 und M4 die Funktion der Differenzverstärkung. Dabei sind die beiden Transistoren der Nebendifferenzstufe (M3, M4) typischerweise selbstleitend ausgeführt. Diese Nebendifferenzstufe mit ihrem zweiten Transistorpaar (M3, M4) wird allmählich ausgeschaltet, wenn die Hauptstufe mit ihrem ersten Transistorpaar (M1, M2) beginnt, den Strom zu leiten und damit diesen Strom zu übernehmen.
Die Sense-Transistoren M6 und M7 haben die Aufgabe, die Stromleitung durch das erste Transistorpaar der Hauptdifferenzstufe bestehend aus den Transistoren M1 und M2 zu detektieren. Dies geschieht allerdings durch eine Modellierung eines diesem Strom entsprechenden Hilfsstromes. Natürlich ist es auch denkbar, statt dieser Modellierung den Strom direkt zumessen. Diese Sense-Transistoren (M6, M7) zur Modellierung des Stromes sorgen im Weiteren für die Umschaltfunktionalität für den Strom durch die Haupt- und Nabendifferenzstufe und ermöglichen einen gleitenden Übergang des Stromes von der Hauptdifferenzstufe zur Nebendifferenzstufe.
Die Modellierung des Hilfsstromes durch die Sense-Transistoren (M6, M7) erfolgt, indem

1. die Sense-Transistoren (M6, M7) jeweils für Gate und Source einen gemeinsame Gate- und Source-Anschluss mit den korrespondierenden Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe haben und
2. beide vom gleichen Transistortyp wie die Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe sind und
3. beide die gleiche Schwellspannung haben wie die Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe.

Damit liegt an den Sense-Transistoren (M6, M7) die gleiche Gate-Source-Spannung an wie an den Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe. Daher verhalten sich die Sense-Transistoren (M6, M7) näherungsweise so, wie die Transistoren des ersten Transistorpaars der Hauptdifferenzstufe (M1, M2).
Um den Offset-Einfluss zu minimieren, sind die Sense-Transistoren (M6, M7) jeweils an beiden Seiten der Eingangsstufe, der Hauptdifferenzstufe, integriert und haben ein relativ kleineres W/L-Verhältnis im Vergleich zum W/L-Verhältnis der Transistoren des ersten Transistorpaars der Hauptdifferenzstufe (M1, M2) von m:1. Der Hilfsstrom durch die Sense-Transistoren (M6, M7) soll hierdurch gegenüber dem Nennstrom durch die Transistoren des ersten Transistorpaars (M1, M2) minimiert werden. Typische bevorzugte Werte sind 100:1, 50:1, 25:1, 10:1, 5:1, 2:1, wobei ein Verhältnis von 10:1 besonders bevorzugt wird. Die Sense-Transistoren (M6, M7) werden also typischer Weise so dimensioniert, dass sie einen wesentlich geringeren Strom als die Transistoren des ersten Transistorpaars der Hauptdifferenzstufe (M1, M2) leiten.
Die Transistoren des ersten Transistorpaars der Hauptdifferenzstufe (M1, M2) und des zweiten Transistorpaars der Nebendifferenzstufe (M3, M4) werden dabei vom gleichen Typ und in gleicher Größe „matchend“ ausgeführt. Die Sense-Transistoren (M6, M7) weisen eine um den Faktor m verringerte Weite oder eine um den Faktor m vergrößerte Länge oder eine Kombination einer entsprechenden Längen-zu-Weiten-Änderung gegenüber den Transistoren des ersten Transistorpaars der Hauptdifferenzstufe (M1, M2) auf, die schaltungstechnisch zu demselben Ergebnis führt.
An dieser Stelle sei darauf hingewiesen, dass in diesem Text zwar an mehreren Stellen ein W/L Verhältnis für Transistoren von m:1 angegeben ist. Dieses muss jedoch nur für Transistoren innerhalb der Transistor-Paare bezogen auf ein Referenz-W/L-Verhältnis stets gleich sein. Dies sind in dem Beispiel der 2 die Transistorpaare (M11, M12) und (M6, M7). Die W/L Verhältnisse können sich also von Transistorpaar zu Transistorpaar unterscheiden. Innerhalb eines Transistorpaares sind sie aber gleich. Trotzdem hat es sich als vorteilhaft erwiesen, dass die Verhältnisse stets zu m:1 bezogen auf das W/L Verhältnis der Transistoren des ersten Transistorpaars der Hauptdifferenzstufe (M1, M2) gewählt werden. Die Dimensionierung entsprechend diesem optimalen Verhältnis wird im Folgenden beschrieben.
Die Hauptdifferenzstufe bestehend aus dem ersten Transistorpaar, den Transistoren M1 und M2, wird mit dem dritten Bias-Strom I3 versorgt. Die Versorgung erfolgt aus einer dritten Stromquelle mit dem Stromquellentransistor M10. Die Nebendifferenzstufe bestehend aus den Transistoren M3 und M4 wird mit dem ersten Bias-Strom I1 versorgt. Die Versorgung erfolgt aus einer ersten Stromquelle mit dem ersten Stromquellentransistor M8. Die Bias-Ströme I1, I3 beider Differenzstufen, der Hauptdifferenzstufe und der Nebendifferenzstufe, sind dabei vorzugsweise gleich groß. Die Sense-Transistoren (M6, M7) erhalten über den zweiten Stromquellentransistor (M9) einer zweiten Stromquelle einen kleinen zusätzlichen zweiten Bias-Strom I2, der um den Faktor m gegenüber dem ersten Bias-Strom I1 der Nebendifferenzstufe verringert ist. Das Verhältnis kann also durch die Formel I2=I1/m beschrieben werden.
Innerhalb eines sehr niedrig liegenden und kleinem Gleichtakteingangsspannungsbereichs ist die Nebendifferenzstufe (M3, M4) aktiv. Bei steigender Gleichtakteingangsspannung und einem guten Matching zwischen den Transistoren des ersten Transistorpaars (M1, M2) der Hauptdifferenzstufe und den Transistoren (M6, M7) der Sense-Stufe, beginnen die Nebendifferenzstufe (M3, M4) und die Hauptdifferenzstufe (M1, M2) Strom zu leiten, sobald die Eingangsspannung die NMOS-Transistorschwelle und den minimalen Spannungsabfall über die Bias-Stromquellen (M9, M10) überschreitet. Der Strom über das dritte Transistorpaar der Sense-Transistoren (M6, M7) wird mit einem Verhältnis von 1:m an die gemeinsamen Source-Knoten der Nebendifferenzstufe, bestehend aus den Transistoren des zweiten Transistorpaars M3 und M4 über ein viertes Transistorpaar, die Stromspiegeltransistoren M12 und M11, gespiegelt. Auf dieser Weise nimmt dieser Spiegelstrom, der durch die besagten Stromspiegeltransistoren M12 und M11 erzeugt wird, allmählich den gesamten ersten Bias-Strom I1 aus der Nebendifferenzstufe in der Form weg, dass er nicht mehr die Transistoren des zweiten Transistorpaars der Nebendifferenzstufe (M3, M4) durchfließt. Dies geht schließlich soweit, dass diese Nebendifferenzstufe, bestehend aus eben diesen Transistoren M3, M4, komplett bei ausreichend hohem Gleichtakteingangsspannungspegel zugunsten der Hauptdifferenzstufe ausgeschaltet wird.
Sinnvollerweise werden die Stromquellentransistoren M8, M9, M10 und die Stromspiegeltransistoren M11, M12 zusätzlich kaskadiert um Stromvariationen bedingt durch Kurzkanaleffekte zu eliminieren. Diese Kaskadierungen sind zur besseren Übersichtlichkeit in den Zeichnungen nicht dargestellt.
Es ist vorteilhaft, zwischen dem Eingang (INP) und den Gate- Anschlüssen der Transistoren (M3, M4) des zweiten Transistorpaars der Nebendifferenzstufe einen zusätzlichen Spannungsbegrenzer in Form je eines Spannungsbegrenzungstransistors (M13, M14) einzufügen. Hierdurch können für diese Nebendifferenzstufe, bestehend aus den Transistoren M3 und M4 auch Transistoren mit dünnem Gate-Oxid und limitierter Schwellspannung V_gs für das zweite Transistorpaar eingesetzt werden.
Die Spannung am Eingang der Nebendifferenzstufe bestehend aus den Transistoren (M3, M4) des zweiten Transistorpaars wird dabei auf dem Wert der am Gate des Spannungsbegrenzungstransistors (M13, M14) angelegten Spannung abzgl. seiner Schwellspannung begrenzt. Um den benötigten Arbeitsbereich der Nebendifferenzstufe sicherzustellen, muss die angelegte Spannung am Gate der Spannungsbegrenzungstransistoren (M13, M14) mindestens eine Schwelle eines Transistors entsprechend einem Typ aus der Hauptdifferenzstufe plus eine Schwelle des Spannungsbegrenzungstransistors (M13 bzw. M14) zzgl. der Spannung über die Stromquelle (M9, M10) betragen. Für diesen Zweck wird diese Spannung aus einem als Diode geschalteten, ersten Referenztransistor M15 plus einem als Diode geschalteten, zweiten Referenztransistor M16 und einen Spannungsabfall über einen Widerstand R1 realisiert. Die Kette aus den beiden Referenztransistoren M15 und M16 sowie dem Widerstand R1 wird dabei von einer Stromquelle Ib0 versorgt. Dabei entspricht der Typ des ersten Referenztransistor M15 dem der Transistoren des ersten Transistorpaars der Hauptdifferenzstufe (M1, M2) und der Typ des zweiten Referenztransistors M16 dem der Transistoren des zweiten Transistorpaars der Nebendifferenzstufe (M3, M4). Die Reihenfolge der Referenztransistoren und des Widerstands kann theoretisch beliebig gewählt werden. In integrierten Schaltungen muss jedoch die Substratspannung in der Art berücksichtigt werden, dass die Symmetrie erhalten bleibt.
Die Spannungsbegrenzung arbeitet dabei so, dass der jeweilige Spannungsbegrenzungstransistor (M13, M14) bei einer positiven Schwellspannung nur dann leitet, wenn sein jeweiliges Source-Potential unter dem zugehörigen Gate-Potential liegt. Bei höheren Spannungen an seinem Source-Anschluss sperrt der jeweilige Spannungsbegrenzungstransistor (M13, M14). Damit wird die höhere Spannung am Drain des jeweiligen Spannungsbegrenzungstransistors (M13, M14) nicht an seinen Source-Anschluss weitergeleitet. In einem solchem hochohmigen Arbeitspunkt wird mit jeweils einer zusätzlichen Diode D1 bzw. D2 verhindert, dass z.B. über kapazitive Kopplung oder Leckströme die Source-Potenziale der Spannungsbegrenzungstransistoren (M13, M14) bzw. die Gates der Nebendifferenzstufen hochgezogen werden und dies doch noch zur Schädigung des Gate-Oxids führt. Spannungsbegrenzungen dieser Art sind aber ein sehr bekanntes Verfahren aus dem Stand der Technik und werden daher hier nicht weiter detailliert beschrieben.
Im Folgenden wird die beispielhafte Erweiterung des Gleichtakteingangsspannungsbereichs eines LIN-Empfängers aus N-Kanal-Feldoxid-Transistoren anhand von 3 beschrieben. Bei dem LIN-Standard handelt es sich um einen im Automobilbereich verbreiteten Einleitungs-Bus-Standard mit hohen Spannungsrobustheitsanforderungen. Er ist daher ein gutes Anwendungsbeispiel für die hier vorgestellte Technik.
Ein LIN-Empfänger-Komparator muss einen relativ großen Gleichtakteingangsbereich abdecken. Dieser beträgt zwischen einigen Volt oder mV bezogen auf das Masse-Potenzial bis zum Betrag der positiven Versorgung über Masse-Potenzial. Um diese Anforderung zu erfüllen, werden oft Feldoxid-Transistoren mit größerer Gate-Spannungsfestigkeit als Eingangsstufe des Empfängers verwendet. Diese benutzen beispielsweise das dickere Oxid eines LOCOS-Prozesses als Feldoxid.
Auf der anderen Seite ist es, bedingt durch einige Variationen der Technologie-Parameter, nicht immer einfach, die Schwellspannung dieser Transistoren innerhalb eines relativ kleineren Toleranzbereiches während der Produktion stabil einzustellen. Daher kann deren Schwelle um einige Volt von Charge zu Charge, Wafer zu Wafer, aber auch von Bauteil zu Bauteil variieren. Die Schwankungen innerhalb eines Bauteils sind allerdings erfahrungsgemäß eher gering. Dies entspricht einer Verringerung des zuverlässig zur Verfügung stehenden Gleichtakteingangsspannungsbereiches.
Aus diesem Grund wird in der erfindungsgemäßen Vorrichtung gemäß 3, wie zuvor bereits beschrieben, zu der aus den Feldoxidtransistoren bestehenden Hauptdifferenzstufe (M1, M2) dieses beispielhaften LIN-Empfängers eine zusätzliche nicht komplementären NMOS-Nebendifferenzstufe mit bestehend aus den Transistoren M3 und M4 mit gut definierter Schwelle parallelgeschaltet. Hierfür eignen sich beispielsweise DIMOS Transistoren, wie sie beispielsweise in der Offenbarung DE 43 22 549 C2 zu finden sind.
Es ist also ein wesentlicher Vorteil der Erfindung, dass Transistoren mit schlecht definierter Schwelle, nämlich die Transistoren des ersten Transistorpaars M1 und M2 der Hauptdifferenzstufe mit einer hohen Eingangsspannungsfestigkeit verwendet werden können. Die erfinderische Kernidee ist es, den Spannungsbereich, in dem diese Transistoren des ersten Transistorpaars noch nicht leitfähig werden können, durch die besagte Nebendifferenzstufe mit Transistoren eines zweiten Transistorpaars gleichen Leitfähigkeitstyps abzudecken und die zusätzlichen, allerdings nicht mit einer derartig hohen Spannungsfestigkeit versehenen Transistoren des zweiten Transistorpaars der Nebendifferenzstufe (M3, M4) durch Spannungsbegrenzungstransistoren (M13 und M14) vor einer Schädigung zu bewahren. Die Schaltung der zusätzlichen Nebendifferenzstufe bestehend aus dem Differenzpaar, dem zweiten Transistorpaar der Transistoren M3 und M4 leitet erfindungsgemäß für den kleinen zusätzlich benötigten Bereich von einigen Volts oder zumindest mV den Strom und zwar solange, bis die Hauptdifferenzstufe mit Ihren Feldoxidtransistoren (M1, M3), also dem ersten Transistorpaar, wieder den Strom leiten kann.
Die erfindungsgemäße Parallelschaltung zweier nicht-komplementären Differenzstufen ermöglicht somit einzelne Differenz-Signalpfade. Eine solche Schaltung kann dann ohne topologische Schaltungsänderung, wie sie für eine Komplementärstufe notwendig wäre, für einen beispielhaften LIN-Empfänger verwendet werden.
Die Haupt- und Nebendifferenzstufe bestehen analog zur 2 nach dem Schaltbild gemäß 3 aus den Transistoren M1, M2 und M3, M4. Ihre W/L-Verhältnisse werden so dimensioniert, dass beide Stufen die gleiche Steilheit haben.
In diesem Beispiel der 3 stellen die beiden Transistoren des ersten Transistorpaars der Hauptdifferenzstufe M1 und M2 Feldoxidtransistoren mit relativ großer Spannungsfestigkeit dar. Sie sind mit den besagten Nachteilen verbunden. Sie sind typischer Weise in der Lage, den gesamten Gleichtakteingangsspannungsbereich oberhalb ihrer Schwellspannung von einigen Volt oder mV abzudecken. Für den relativ kleinen Gleichtakteingangsspannungsbereich bezogen auf die Schaltungsmasse unterhalb der Schwellspannung der Feldoxidtransistoren des ersten Transistorpaars der Hauptdifferenzstufe M1 und M2 übernimmt die Nebendifferenzstufe bestehend aus den beispielhaften DIMOS-Transistoren M3 und M4 die Funktion der Differenzverstärkung. Hierbei sei angemerkt, dass es sich typischerweise bei den Transistoren des zweiten Transistorpaars der Nebendifferenzstufe um selbstleitende Transistoren handelt, also Verarmungstypen, sogenannte Depletion-Transistoren. Diese Nebendifferenzstufe (M3, M4) wird, wie bereits beschrieben, ausgeschaltet, sobald die Hauptdifferenzstufe (M3, M4) diese Funktion vollständig übernommen hat.
Wie oben bereits beschrieben, erfolgt dieser Umschaltung mittels des dritten Transistorpaars der Sense-Transistoren M6 und M7. Damit diese Umschaltung korrekt erfolgt, sind diese Sense-Transistoren (M6, M7) von dem gleichen Transistortyp wie die Transistoren (M1, M2) der Hauptdifferenzstufe. Es handelt sich also um Transistoren des gleichen Leitungstyps, also n-Kanalbeziehungsweise p-Kanal-Transistoren, und der gleichen Konstruktion, also beispielsweise Feldoxidtransistoren.
Um den Offset-Einfluss durch die Sense-Transistoren (M6, M7) des dritten Transistorpaares auf die Hauptdifferenzstufe zu minimieren, sind die Sense-Transistoren (M6, M7) des dritten Transistorpaares symmetrisch zu beiden Seiten der Hauptdifferenzstufe bestehend aus den Transistoren (M1, M2) des ersten Transistorpaares integriert und haben ein relativ kleines W/L-Verhältnis (m:1) verglichen mit dem W/L Verhältnis der Transistoren (M1, M2) des ersten Transistorpaares der Hauptdifferenzstufe. Hierdurch leiten sie einen um m verkleinerten Strom gegenüber den Transistoren (M1, M2) des ersten Transistorpaares der Hauptdifferenzstufe.
Im Gegensatz zu der in der 2 dargestellten Variante der erfindungsgemäßen Vorrichtung, wird in der Variante der 3 die Nebendifferenzstufe durch einen Schalter S1 hart abgeschaltet. Das Steuersignal für diesen Schalter (S1) wird dabei durch einen Inverter (INV) erzeugt, der wiederum sein Signal aus einem invertierenden Schmitt-Trigger (ST1) erhält. Dessen Eingang ist mit dem bereits beschriebenen Überspannungsschutz in Form des dritten Überspannungsschutztransistors (M17) gegen Überspannungen geschützt. Der durch die erste Teilvorrichtung, das dritte Transistorpaar der Sense-Transistoren (M6, M7) modellierte Hilfsstrom wird nun nicht wie in der 2 vom Bias-Strom der Nebendifferenzstufe abgezogen, sondern wiederum über das vierte Transistorpaar der Transistoren M12 und M11 gespiegelt und über einen als MOS-Diode verschalteten Messtransistor M15 geleitet. Dieser Messtransistor (M15) liefert dann das Eingangssignal für den Schmitt-Trigger (ST1). Überschreitet der Strom durch die Hauptdifferenzstufe, so schaltet diese Vorrichtung die Nebendifferenzstufe hart ab, was jedoch nicht immer vorteilhaft ist und daher hier nur der Vollständigkeit halber erwähnt wird.
Dem Fachmann ist natürlich klar, dass die Funktionen einzelner Transistoren durch komplexere Verschaltungen von mehreren elektronischen Bauelementen ersetzt werden können. Dies können im einfachsten Fall Parallelschaltungen mehrerer vorzugsweise „matchender“ Transistoren, also von Transistoren mit identischen oder direkt korrelierten Eigenschaften sein. Es können aber auch komplexere Verschaltungen solcher Transistoren und weiterer Bauelemente, beispielsweise Widerstände sein. Ein typisches Beispiel wären zwei Transistoren in einer Darlington-Schaltung ähnlichen Anordnung. Auch können ganze Differenzstufen gleicher Transistortypen und Transistorleitungstypen parallel geschaltet sein. Gleiches gilt für die Stromquellentransistoren, die Stromspiegeltransistoren, die Sense-Transistoren und die Überspannungstransistoren.
Die erfindungsgemäße Vorrichtung weist viele Vorteile gegenüber dem Stand der Technik auf:

1. Die Variation der Gesamtsteilheit ist minimiert. Damit werden auch viele andere Eigenschaften des Verstärkers optimiert.
2. Der Gleichtakteingangsspannungsbereich eines existierenden differenziellen Verstärkers oder Komparators kann durch Benutzung der erfindungsgemäßen Eingangsstufe ohne nennenswerte Beeinflussung seiner Eigenschaften und Stabilität ausgedehnt werden.
3. Dieses Verfahren ist nicht auf bestimmten Verstärker-Topologien limitiert.
4. Aufgrund der gemeinsamen Ausgangsknoten beider Differenzstufen, der Hauptdifferenzstufe und der Nebendifferenzstufe, hat der Differenzverstärker einen einzigen differenziellen Signalpfad und das differenzielle Signal kann damit wie von einem einfachen Differenzverstärker mit differenziellen Ausgang weiter verarbeitet werden.
5. Nur eine negative oder eine positive Referenzspannung für die Bias-Stromquellen ist erforderlich.
6. Die Stabilität und Frequenzkompensation ist vergleichbar einfach zu der bei einem einfachen Differenzverstärker.
7. Die Schaltung ist insbesondere aufgrund der Verwendung eines Leitungstyps flächengünstig und damit auch preiswerter.

Abschließend sei an dieser Stelle noch erwähnt, dass mit dem Leitungstyp des Transistors in diesem Text gemeint ist, ob es sich um einen P-Kanal- oder P-Kanal-Transistor handelt. Mit dem Typ eines Transistors wird in diesem Text zwischen Transistoren gleichen Leitungstyps aber unterschiedlicher Konstruktion, also beispielsweise Feldoxidtransistoren gegenüber den erwähnten DIMOS Transistoren, unterschieden.
Bezugszeichenliste

D1: erste Schutzdiode
D2: zweite Schutzdiode
INP: positiver Spannungseingang der Gesamtdifferenzstufe
INN: negativer Spannungseingang der Gesamtdifferenzstufe
INV: Inverter
I1: erster Bias-Strom
I2: zweiter Bias-Strom
I3: dritter Bias-Strom
M1: erster Transistor des ersten Transistorpaares der Hauptdifferenzstufe
M2: zweiter Transistor des ersten Transistorpaares der Hauptdifferenzstufe
M3: erster Transistor des zweiten Transistorpaares der Nebendifferenzstufe
M4: zweiter Transistor des zweiten Transistorpaares der Nebendifferenzstufe
M5: nicht genutzt
M6: Sense-Transistor des dritten Transistorpaares des positiven Eingangs INP.
M7: Sense-Transistor des dritten Transistorpaares des negativen Eingangs INN.
M8: erster Stromquellentransistor der ersten Stromquelle. Diese liefert den ersten Bias-Strom I1 mit dem die Nebendifferenzstufe bestehend aus den Transistoren M3 und M4 des zweiten Transistorpaares betrieben wird.
M9: zweiter Stromquellentransistor der zweiten Stromquelle. Diese liefert den zweiten Bias-Strom I2 mit dem die Sense-Transistoren M6 und M7 des dritten Transistorpaares betrieben werden.
M10: dritter Stromquellentransistor der dritten Stromquelle. Diese liefert den dritten Bias-Strom I3 mit dem die Hauptdifferenzstufe bestehend aus den Transistoren M1 und M2 des zweiten Transistorpaares betrieben wird.
M11: Zweiter Stromspiegeltransistor. Der zweite Stromspiegeltransistor erzwingt in seinem Ast den gleichen Strom wie durch den zweiten Stromspiegeltransistor M12. Hierdurch wird der durch die Sense-Transistoren (M6. M7) fließende Strom vom Strom I1 abgezogen. Der dann verbleibende Reststrom steht dann nur noch der Nebendifferenzstufe bestehend aus den Transistoren M3 und M4 zur Verfügung.
M12: Zu einer MOS-Diode verschalteter erster Stromspiegeltransistor.
M13: Spannungsbegrenzungstransistor des positiven Eingangs INP
M14: Spannungsbegrenzungstransistor des negativen Eingangs INN
M15: erste MOS-Diode zur Erzeugung einer Referenzspannung
M16: zweite MOS-Diode zur Erzeugung einer Referenzspannung für den Überspannungsschutz mittels der Spannungsbegrenzungstransistoren M13 und M14.
M17: Transfergatter zur Ansteuerung des Schmitt-Triggers ST1 (dritter Überspannungsschutztransistor)
O: differentieller Ausgang der Gesamtdifferenzstufe
O_1: differentieller Ausgang einer N-MOS-Stufe entsprechend dem Stand der Technik
O_2: differentieller Ausgang einer P-MOS-Stufe entsprechend dem Stand der Technik
S1: Schalter
ST1: Schmitt-Trigger

Claims

Verfahren zur Erweiterung des Gleichtakteingangsspannungsbereiches eines Differenzverstärkers • wobei der Differenzverstärker eine Hauptdifferenzstufe mit mindestens einem ersten Transistorpaar bestehend aus mindestens zwei Transistoren (M1, M2) eines ersten Leitungstyps und eines ersten Typs aufweist, die eine erste Schwellspannung aufweisen, und • wobei der Differenzverstärker eine Nebendifferenzstufe mit mindestens einem zweiten Transistorpaar bestehend aus mindestens zwei Transistoren (M3, M4) des ersten Leitungstyps und eines zweiten Typs aufweist, die eine zweite Schwellspannung aufweisen, die gegenüber der Schwellspannung der ersten Transistoren (M1, M2) des besagten ersten Transistorpaars der Hauptdifferenzstufe vermindert ist, und • wobei jeweils jeder Ausgänge der Hauptdifferenzstufe mit genau einem entsprechend zugeordneten Ausgang der Nebendifferenzstufe verbunden ist und • wobei jeder der Eingänge, also die Gates der Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe, mit genau einem entsprechend zugeordneten Eingang (INN, INP) der Gesamtschaltung verbunden sind und • wobei jeder der Eingänge, also die Gates der Transistoren (M3, M4) des zweiten Transistorpaars der Nebendifferenzstufe, mit genau einem entsprechend zugeordneten Eingang (INN, INP) der Gesamtschaltung direkt oder indirekt über einen Überspannungsschutz (M13, M14) verbunden sind und • wobei der Summenstrom durch die Zweige der Hauptdifferenzstufe (M1, M2, M10) durch mindestens eine erste Teilvorrichtung (M6, M7) gemessen wird und • wobei in Abhängigkeit von dem Mess- oder Modellierungsergebnis durch mindestens eine zweite Teilvorrichtung (M11, M12) die Ströme durch die Hauptdifferenzstufe und Nebendifferenzstufe zumindest zwischen diesen Differenzstufen zumindest zeitweise und zumindest teilweise verlagert werden.
Verfahren zur Erweiterung des Gleichtakteingangsspannungsbereiches eines Differenzverstärkers nach Anspruch 1 • wobei zu einem dritten Bias-Strom (I3), der durch einen dritten Stromquellentransistor (M10) einer dritten Stromquelle gespeist wird und der das erste Transistorpaar (M1, M2) der Hauptdifferenzstufe durchfließt, ein Stromanteil vor dem Durchfluss durch das erste Transistorpaar (M1, M2) der Hauptdifferenzstufe hinzuaddiert wird und • wobei von einem ersten Bias-Strom (I1), der durch einen ersten Stromquellentransistor (M8) einer ersten Stromquelle gespeist wird und der das zweite Transistorpaar (M3, M4) der Nebendifferenzstufe durchfließt, dieser Stromanteil vor dem Durchfluss durch das zweite Transistorpaar (M3, M4) der Nebendifferenzstufe abgezogen wird und • wobei dieser Stromanteil einem zweiten Bias-Strom (I2), entspricht, der die erste Teilvorrichtung (M6, M7) entsprechend Anspruch 1 durchfließt.
Verfahren zur Erweiterung des Gleichtakteingangsspannungsbereiches eines Differenzverstärkers nach Anspruch 1 • wobei der Summenstrom durch die Hauptdifferenzstufe mittels der ersten Teilvorrichtung modelliert wird, die durch mindestens ein drittes Transistorpaar bestehend aus mindestens zwei Sense-Transistoren (M6, M7) gebildet wird, von denen jeder mit seinem Gate mit genau einem anderen Eingang der Differenzstufe (INP, INN) als der jeweils andere dieser Sense-Transistoren (M6, M7) verbunden ist.
Verfahren zur Erweiterung des Gleichtakteingangsspannungsbereiches eines Differenzverstärkers nach Anspruch 3 • wobei zu einem dritten Bias-Strom (I3), der durch einen dritten Stromquellentransistor (M10) einer dritten Stromquelle gespeist wird und der das erste Transistorpaar (M1, M2) der Hauptdifferenzstufe durchfließt, ein Stromanteil vor dem Durchfluss durch das erste Transistorpaar (M1, M2) der Hauptdifferenzstufe hinzuaddiert wird und • wobei von einem ersten Bias-Strom (I1), der durch einen ersten Stromquellentransistor (M8) einer ersten Stromquelle gespeist wird und der das zweite Transistorpaar (M3, M4) der Nebendifferenzstufe durchfließt, dieser Stromanteil vor dem Durchfluss durch das zweite Transistorpaar (M3, M4) der Nebendifferenzstufe abgezogen wird und • wobei dieser Stromanteil einem zweiten Bias-Strom (I2), entspricht, der das dritte Transistorpaar zweier Sense-Transistoren (M6, M7) entsprechend Anspruch 3 durchfließt.
Vorrichtung zur Differenzverstärkung mit einer Erweiterung des Gleichtakteingangsspannungsbereiches • wobei die Vorrichtung zur Differenzverstärkung mindestens eine Hauptdifferenzstufe mit mindestens einem ersten Transistorpaar aus zwei Transistoren (M1, M2) eines ersten Leitungstyps aufweist, die eine erste Schwellspannung aufweisen und • wobei der Differenzverstärker mindestens eine Nebendifferenzstufe mit mindestens einem zweiten Transistorpaar aus zwei Transistoren (M3, M4) des ersten Leitungstyps aufweist, die eine Schaltschwelle aufweisen, die gegenüber der Schaltschwelle der Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe vermindert ist, und • wobei jeder der Eingänge, also die Gates, der Transistoren des ersten Transistorpaares (M1, M2) der Hauptdifferenzstufe, mit genau einem entsprechend zugeordneten Eingang (INN, INP) der Gesamtschaltung verbunden ist und • wobei jeder der Eingänge, also die Gates der Transistoren des zweiten Transistorpaares (M3, M4) der Nebendifferenzstufe, mit genau einem entsprechenden Eingang (INN, INP) der Gesamtschaltung direkt oder indirekt über einen Überspannungsschutz (M13, M14) verbunden ist und • wobei jeder der Ausgänge der Hauptdifferenzstufe mit genau einem entsprechend zugeordneten Ausgang der Nebendifferenzstufe verbunden ist und • wobei die Vorrichtung mindestens eine erste Teilvorrichtung (M6, M7) aufweist, die den Summenstrom durch die Zweige der Hauptdifferenzstufe (M1, M2, M10) misst und ein Messergebnis erzeugt, und • wobei die Vorrichtung mindestens eine zweite Teilvorrichtung (M11, M12) aufweist, die in Abhängigkeit von dem Messergebnis die Ströme durch die Hauptdifferenzstufe und Nebendifferenzstufe zumindest zwischen diesen Differenzstufen zumindest zeitweise und zumindest teilweise verlagert.
Vorrichtung nach Anspruch 5 • wobei die erste Teilvorrichtung mindestens ein drittes Transistorpaar aus zwei Sense-Transistoren (M6, M7) umfasst, von denen jeder mit seinem Gate mit genau einem anderen Eingang der Differenzstufe (INP, INN) als der andere dieser Sense-Transistoren (M6, M7) verbunden ist und • wobei diese Sense-Transistoren (M6, M7) mit Drain und Source zwischen dem Ausgang einer dritten Bias-Stromquelle (M10) der Hauptdifferenzstufe und der Versorgungsspannung (V_sup) direkt oder indirekt über eine Stromspiegel-MOS-Diode (M12) parallel geschaltet sind.
Vorrichtung nach Anspruch 6 • wobei mindestens eine zweite Bias-Stromquelle mit einem zweiten Stromquellentransistor (M9) einen zusätzlichen zweiten Bias-Strom (I2) durch das erste Transistorpaar (M1, M2) der Hauptdifferenzstufe zur Verfügung stellt und • wobei eine erste Stromsumme aus einem dritten Bias-Strom (I3) durch das erste Transistorpaar (M1, M2) der Hauptdifferenzstufe, der durch eine dritte Stromquelle mit dem dritten Stromquellentransistor (M10) der Hauptdifferenzstufe (M1, M2, M10) erzeugt wird, und dem zusätzlichen zweiten Bias-Strom (I2) gebildet ist und • wobei der Strom durch das dritte Transistorpaar der Sense-Transistoren (M6, M7) als Stromanteil von der ersten Stromsumme abgezogen wird, womit dieser Stromanteil nicht mehr Teil des Summenstroms durch die Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe ist und • wobei die Vorrichtung einen Stromspiegel (M11, M12) aufweist, der den Strom durch die Sense-Transistoren (M6, M7) spiegelt und von einem ersten Bias-Strom (I1) durch das zweite Transistorpaar (M3, M4) der Nebendifferenzstufe abzieht womit dieser Anteil der Nebendifferenzstufe nicht mehr als Teil des Summenstroms durch die Transistoren des zweiten Transistorpaars (M3, M4) der Nebendifferenzstufe ist.
Vorrichtung nach Anspruch 6 • wobei die Sense-Transistoren (M6, M7) des dritten Transistorpaars ein um den Faktor m:1 verkleinertes W/L Verhältnis aufweisen als das W/L Verhältnis der Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe.
Vorrichtung nach Anspruch 8 • wobei die Stromspiegeltransistoren (M11, M12) ein um den Faktor m:1 verkleinertes W/L Verhältnis, das von dem Verhältnis nach Anspruch 8 verschieden sein kann, aufweisen als das W/L Verhältnis der Transistoren (M1, M2) des ersten Transistorpaars der Hauptdifferenzstufe.10. Vorrichtung nach einem der Ansprüche 8 oder 9
• wobei der zweite Stromquellentransistor (M9) ein um den Faktor m:1 verkleinertes W/L Verhältnis, das von den Verhältnissen nach den Ansprüchen 8 und 9 verschieden sein kann, aufweist als das W/L Verhältnis des ersten Stromquellentransistors (M10) der Hauptdifferenzstufe.
Vorrichtung nach einem Ansprüche 8, 9 oder 10 • wobei der zusätzliche zweite Bias-Strom (I2) durch den zweiten Stromquellentransistor (M9) der zweiten Stromquelle um den Faktor 1:m gegenüber dem dritten Bias-Strom (I3) durch den dritten Stromquellentransistor (M10) verkleinert ist, wobei dieses Verhältnis von den Verhältnissen nach den Ansprüchen 8, 9 oder 10 verschieden sein kann
Vorrichtung nach Anspruch 5 • wobei zwischen die Gates der zweiten Transistoren (M3, M4) der Nebendifferenzstufe und dem jeweiligen Eingang (INN, INP) jeweils ein Spannungsbegrenzungstransistor (M14, M13) geschaltet ist, der mit seinem Gate jeweils mit einer ersten Referenzspannung oder Referenzspannungsquelle (Ib0, M16, M15, R1) verbunden ist.
Vorrichtung nach den Ansprüchen 6 und 12 • wobei mindestens eine erste Bias-Stromquelle mit einem ersten Stromquellentransistor (M8) einen ersten Bias-Strom (I1) durch die Transistoren (M3, M4) des zweiten Transistorpaars der Nebendifferenzstufe zur Verfügung stellt und • wobei die Vorrichtung eine Teilvorrichtung (M17, ST1, INV, S1) aufweist, die den ersten Stromquellentransistor (M8) der ersten Bias-Stromquelle hochohmig schaltet oder von der Nebendifferenzstufe (M3, M4) mittels einer Vorrichtung, die die Funktion eines Schalters ausübt (S1), trennt, wenn der Strom durch die Sense-Transistoren (M6, M7) einen voreingestellten Wert überschreitet.