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Gebiet der vorliegenden Erfindung
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Generell betrifft die vorliegende Erfindung die Herstellung äußerst komplexer integrierter Schaltungen mit modernen Transistoren, die Gatestrukturen mit einem Gatedielektrikumsmaterial mit großem ε aufweisen.
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Beschreibung des Stands der Technik
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Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischen integrierten Schaltungen) und dergleichen, macht es notwendig, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird. In vielen integrierten Schaltungen sind Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die das Leistungsverhalten der integrierten Schaltungen ganz wesentlich beeinflussen. Generell wird eine Vielzahl an Prozesstechnologie aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die CMOS-Technik eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technik werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht-dotierten Gebiet, etwa eine Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Beweglichkeit der Ladungsträger in dem Kanalgebiet ab.
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Die kontinuierliche Reduzierung der kritischen Abmessungen von Transistoren hat zu einer Gatelänge in Feldeffekttransistoren von 50 nm und deutlich weniger geführt, wodurch komplexe Halbleiterbauelemente bereitgestellt werden, die ein besseres Leistungsverhalten und eine erhöhte Packungsdichte besitzen. Der Anstieg des elektrischen Leistungsvermögens der Transistoren ist wesentlich abhängig von der Verringerung einer Kanallänge, was zu einem erhöhten Durchlassstrom und zu einer größeren Schaltgeschwindigkeit der Transistoren führt. Andererseits ist die Verringerung der Kanallänge mit einer Rehe von Problemen im Hinblick auf die Kanalsteuerbarkeit und die statischen Leckströme dieser Transistoren verknüpft. Es ist gut bekannt, dass Feldeffekttransistoren mit einem sehr kurzen Kanal eine höhere kapazitive Kopplung zwischen der Gateelektrodenstruktur und dem Kanalgebiet erfordern, um die gewünschte statische und dynamische Stromflusssteuerbarkeit zu schaffen. Typischerweise wird die kapazitive Kopplung erhöht, indem die Dicke des Gatedielektrikumsmaterials verringert wird, das typischerweise auf der Grundlage eines Siliziumdioxidbasismaterials möglicherweise in Verbindung mit einer Stickstoffsorte auf Grund der guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche hergestellt wird. Beim Einrichten einer Kanallänge in der zuvor angegebenen Größenordnung erreicht jedoch die Dicke der siliziumdioxidbasierten Gatedielektrikumsschicht Werte von 1,5 nm und weniger, was wiederum zu ausgeprägten Leckströmen auf Grund des direkten Tunnelns der Ladungsträger durch das sehr dünne Gatedielektrikumsmaterial führt. Da die exponentielle Zunahme der Leckströme bei einer weiteren Verringerung der Dicke der siliziumdioxidbasierten Gatedielektrikumsmaterialien nicht mit den thermischen Entwurfsleistungserfordernissen kompatibel ist, wurden andere Mechanismen entwickelt, um das Transistorleistungsverhalten weiter zu verbessern und/oder um die gesamten Transistorabmessungen zu verringern.
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So kann beispielsweise durch Erzeugen einer gewissen Verformung in dem Kanalgebiet von siliziumbasierten Transistoren die Ladungsträgerbeweglichkeit und somit die Gesamtleitfähigkeit des Kanals erhöht werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. einer (100) Oberflächenorientierung mit einer Ausrichtung der Kanallängsrichtung entlang einer <110> äquivalenten Richtung kann eine Zugverformung entlang der Stromflussrichtung die Leitfähigkeit für Elektronen verbessern, wodurch das Transistorleistungsverhalten von n-Kanaltransistoren erhöht wird. Andererseits kann durch das Erzeugen einer kompressiven Verformung in der Stromflussrichtung die Beweglichkeit von Löchern erhöht werden, so dass eine höhere Leitfähigkeit in p-Kanaltransistoren erreicht wird. Daher wurden viele verformungsinduzierende Mechanismen in der Vergangenheit entwickelt, wobei „interne” verformungsinduzierende Quellen, etwa ein eingebettetes verformungsinduzierendes Halbleitermaterial, sich als sehr effiziente verformungsinduzierende Mechanismen erwiesen haben. Beispielsweise wird häufig der Einbau einer kompressiven verformungsinduzierenden Silizium/Germanium-Legierung in die Drain- und Sourcebereiche von p-Kanaltransistoren angewendet, um das Leistungsvermögen dieser Transistoren zu verbessern. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen in dem aktiven Gebiet lateral benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren mittels einer Abstandshalterschicht und einer Lackmaske abgedeckt sind. Diese Aussparungen werden nachfolgend mit der Silizium-Germanium-Legierung auf der Grundlage selektiver epitaktischer Aufwachstechniken wieder aufgefüllt. Während des Ätzprozesses zur Herstellung der Aussparungen und während des nachfolgenden epitaktischen Aufwachsprozesses muss die Gateelektrode des p-Kanaltransistors eingekapselt werden, um nicht in unerwünschter Weise empfindliche Materialien der Gateelektrodenstruktur, etwa ein siliziumbasiertes Elektrodenmaterial, im Hinblick auf die Einwirkung der Prozessumgebung zur Herstellung der Aussparungen und für das selektive Aufwachsen der Silizium/Germanium-Legierung freizulegen. Daraufhin werden die Gateelektrodenstrukturen freigelegt und die weitere Bearbeitung wird fortgesetzt, indem Drain- und Sourcegebiete entsprechend einer geeigneten Prozessstrategie hergestellt werden.
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Grundsätzlich ist der zuvor beschriebene verformungsinduzierende Mechanismus ein sehr effizientes Konzept, um das Transistorleistungsverhalten von p-Kanaltransistoren zu verbessern, wobei die Wirksamkeit der schließlich erreichten Verformung in dem Kanalgebiet des Transistors jedoch stark von dem internen Verformungspegel der Halbleiterlegierung und von dem lateralen Abstand dieses Materials von dem Kanalgebiet abhängt. Typischerweise ist die Materialzusammensetzung der verformungsinduzierenden Halbleiterlegierung durch aktuell verfügbare aufwendige selektive epitaktische Abscheideprozesse vorgegeben, die im Falle einer Silizium/Germaniumlegierung keine Germaniumkonzentrationen zulassen, die deutlich höher sind als ungefähr 30 Atomprozent. Folglich erfordert eine weitere Verbesserung der Gesamtverformung in dem Kanalgebiet eine Verringerung des lateralen Abstands der Silizium/Germanium-Legierung von dem Kanalgebiet, so dass jegliche schützende Abstandshalterstrukturen mit einer geringeren Breite bereitgestellt werden müssen.
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Zusätzlich zur Bereitstellung von verformungsinduzierenden Mechanismen in komplexen Feldeffekttransistoren wurden auch komplexe Gateelektrodenmaterialien vorgeschlagen, um die Beschränkungen konventioneller siliziumdioxid/polysiliziumbasierter Gateelektrodenstrukturen zu überwinden. Dazu wird das konventionelle siliziumdioxidbasierte Gatedielektrikumsmaterial zumindest teilweise durch ein sogenanntes dielektrisches Material mit großem ε ersetzt, d. h. durch ein dielektrisches Material mit einer Dielektrizitätskonstante von 10,0 oder höher, was zu einer gewünschten hohe Kapazität zwischen der Gateelektrode und dem Kanalgebiet führt, wobei dennoch eine gewisse minimale physikalische Dicke geschaffen wird, um damit die resultierenden Leckströme auf einem akzeptablen Niveau zu halten. Zu diesem Zweck sind viele dielektrische Materialien, etwa hafniumoxidbasierte Materialien, Zirkonoxid, Aluminiumoxid, und dergleichen verfügbar und können in komplexen Gateelektrodenstrukturen verwendet werden. Des weiteren wird auch das Polysiliziummaterial ggf. zumindest in der Nähe des Gatedielektrikumsmaterial ersetzt, da typischerweise Polysilizium eine Ladungsträgerverarmung in der Nähe des Gatedielektrikumsmaterials zeigt, wodurch die wirksame Kapazität verringert werden kann. Ferner ist bei komplexen Gatedielektrikumsmaterialien mit großem ε die Austrittsarbeit standardmäßiger Polysiliziummaterialien, die durch entsprechendes Dotieren erzeugt wird, nicht mehr ausreichend, um die erforderlichen elektronischen Eigenschaften des Gateelektrodenmaterials bereitzustellen, um damit eine gewünschte Schwellwertspannung der betrachteten Transistoren zu erhalten. Aus diesem Grunde werden spezielle austrittsarbeitseinstellende Metallsorten, etwa Aluminium, Lanthan, und dergleichen typischerweise in das Gatedielektrikumsmaterial und/oder in ein geeignetes Elektrodenmaterial eingebaut, um damit eine gewünschte Austrittsarbeit und auch eine erhöhte Leitfähigkeit des Gateelektrodenmaterials zumindest in der Nähe des Gatedielektrikumsmaterials zu erreichen.
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Es wurden daher viele komplexe Prozessstrategien entwickelt, wobei in einigen vielversprechenden Vorgehensweisen die komplexen Gatematerialien, etwa ein dielektrisches Material mit großem ε und ein metallenthaltendes Gateelektrodenmaterial, die möglicherweise eine austrittsarbeitseinstellende Metallsorte aufweisen, in einer frühren Fertigungsphase zusammen mit einem Polysiliziummaterial bereitgestellt werden, wodurch ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien für die Herstellung komplexer Feldeffekttransistoren beibehalten wird. Es zeigt sich jedoch, dass ein zuverlässiger Einschluss des empfindlichen Materialsystems, das das dielektrische Material mit großem ε und das metallenthaltende Elektrodenmaterial enthält, sichergestellt sein muss, um eine Verschiebung der Schwellwertspannung oder andere Schwankungen der komplexen Metallgateelektrodenstruktur mit großem ε zu vermeiden.
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In einem Versuch, das Leistungsverhalten komplexer Feldeffekttransistoren weiter zu verbessern, wurde vorgeschlagen, komplexe Metallgateelektrodenstrukturen mit großem ε mit einem verformungsinduzierenden Mechanismus zu koppeln, indem beispielsweise eine verformungsinduzierende Halbleiterlegierung in die aktiven Gebiete der Transistoren eingebaut wird. In diesem Falle ist das Einkapseln der Gateelektrodenstruktur des Transistors, der den Einbau einer eingebetteten verformungsinduzierenden Halbleiterlegierung erfordert, auf der Grundlage diametral entgegengerichteter Anforderungen eingerichtet werden. Einerseits muss der Einschluss der Gateelektrodenstruktur die Integrität des empfindlichen Materialsystems beispielsweise vor, während und nach dem Einbau des verformungsinduzierenden Halbleitermaterials sicherstellen, und andererseits ist eine geringere Dicke jeglicher schützender Abstandshalterelemente, etwa in Form von siliziumbasierten Materialien, im Hinblick darauf einzurichten, dass die Effizienz des verformungsinduzierenden Mechanismus verbessert wird. Folglich wird typischerweise ein Kompromiss zwischen der Dicke der Abstandshalterelemente und der Zunahme der Leistungssteigerung komplexer Transistoren angewendet.
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Folglich ist in aufwendigen Prozessstrategien, in denen die komplexen Metallgateelektrodenstrukturen in einer frühen Fertigungsphase hergestellt werden, ein zuverlässiger Einschluss der empfindlichen Gatematerialien unbedingt erforderlich, um nicht in unerwünschter Weise die gesamte Produktionsausbeute zu beeinträchtigen. Es wurde jedoch beobachtet, dass ausgeprägte Gateausfälle auftreten insbesondere in den Gateelektrodenstrukturen von n-Kanaltransistoren, wie dies detaillierter mit Bezug zu den 1a bis 1h beschrieben ist.
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1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100, in welchem ein Gateschichtstapel 160s über aktiven Gebieten 102a, 102b, 102c mit einem Isolationsgebiet (nicht gezeigt) ausgebildet ist, wobei ein Teil des Gateschichtstapels 160s bereits zu einem gewissen Grade strukturiert ist, wodurch im Wesentlichen streifenartige Hartmaskenschichten 164 bereitgestellt werden.
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Es sollte beachtet werden, dass der Einfachheit halber die aktiven Gebiete 102a, 102b, 102c sichtbar sind, obwohl diese Gebiete tatsächlich von dem Gateschichtstapel 160c bedeckt sind, der detaillierter mit Bezug zu den folgenden Figuren beschrieben ist. In dem gezeigten Beispiel entspricht das aktive Gebiet 102a einem Halbleitergebiet, in und über welchem p-Kanaltransistoren herzustellen sind, während die aktiven Gebiete 102b, 102c die Halbleitergebiete von n-Kanaltransistoren repräsentieren. Wie ferner gezeigt sind, sind die Hartmaskenschichten 164, die als ein beliebiges geeignetes Materialsystem, etwa in Form von Siliziumdioxid, Siliziumnitrid und dergleichen, betrachtet werden können, so strukturiert, dass im Wesentlichen eine gewünschte Gatelänge eingerichtet wird, wie dies durch 160l angezeigt ist, während die Strukturierung des Hartmaskenmaterials 164 in einer Richtung entlang einer Breitenrichtung W in einer späteren Fertigungsphase zu bewerkstelligen ist. D. h., in dieser Phase definieren die Hartmaskenschichten 164 im Wesentlichen die laterale Abmessung der Gateelektrodenstrukturen, die noch aus dem Gateschichtstapel 160s herzustellen sind, entlang einer Gatelängsrichtung, wie sie durch die Gatelänge 160l angegeben ist, während eine geeignete Strukturierung entlang der Breitenrichtung W auf der Grundlage einer zusätzlichen Lithographie- und Strukturierungsprozesssequenz auszuführen ist, um einen gewünschten lateralen Abstand 160d für benachbarte Gateelektrodenstrukturen einzustellen, die zueinander entlang der Breitenrichtung ausgerichtet sind.
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1b zeigt schematisch eine Draufsicht des Halbleiterbauelements 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind nun die Hartmaskenschichten 164 auch so strukturiert, dass die gewünschte laterale Abmessung von noch herzustellenden Gateelektrodenstrukturen auch entlang der Breitenrichtung W festgelegt ist, wodurch der laterale Abstand 160d entsprechend den grundlegenden Entwurfsregeln eingerichtet wird. Es sollte beachtet werden, dass der Abstand 160d eine Trennung entsprechender Gateelektrodenstrukturen entlang der Breitenrichtung liefert, um damit die elektrische Isolierung einzelner Gateelektrodenstrukturen sicherzustellen, wenn dies auf Grund des gesamten Schaltungsaufbaus erforderlich ist. Die Strukturierung des Hartmaskenmaterials 164 wird typischerweise bewerkstelligt, indem ein zusätzliches Maskenmaterial verwendet wird und dieses so strukturiert wird, dass darin ein Graben geschaffen wird, der in geeigneter Weise dimensioniert wird, um damit den Abstand 160d beim strukturieren des darunter liegenden Hartmaskenmaterials 164 auf der Grundlage des zusätzlichen Maskenmaterials zu erhalten.
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1c zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100 gemäß dem Schnitt, der in 1b als Ic angegeben ist. Wie gezeigt, umfasst das Halbleiterbauelement 100 ein Substrat 101, etwa ein Siliziummaterial oder ein anderes geeignetes Trägermaterial, um darüber eine Halbleiterschicht 102, etwa eine Siliziumschicht, oder ein anderes geeignetes Halbleitermaterial herzustellen, das eine große Menge an Silizium aufweist. Die Halbleiterschicht 102 ist in diverse aktive Gebiete mittels eines Isolationsgebiets 103 unterteilt, das wiederum geeignete dielektrische Materialien aufweist, etwa Siliziumdioxid, Siliziumnitrid und dergleichen. In der Schnittansicht aus 1c sind die aktiven Gebiete 102a, 102b gezeigt, wobei das aktive Gebiet 102a eine schwellwertspannungseinstellende Halbleiterlegierung 104 etwa in Form einer Silizium/Germanium-Legierung aufweist. Wie zuvor erläutert ist, ist das Halbleitermaterial 104 typischerweise erforderlich, um in geeigneter Weise die Schwellwertspannungsverschiebung in p-Kanaltransistoren und n-Kanaltransistoren für einen vorgegebenen komplexen Aufbau einer Gateelektrodenstruktur, die für die Transistoren noch herzustellen ist, einzustellen. Ferner ist der Gateschichtstapel 160s so dargestellt, dass er ein Schichtsystem 161 aufweist, das mindestens ein dielektrisches Material mit großem ε typischerweise in Verbindung mit einem zusätzlichen sehr dünnen konventionellen dielektrischen Material aufweist, wodurch die gesamten Grenzflächeneigenschaften zwischen dem Schichtsystem 161 und dem aktiven Gebiet 102a, das die Legierung 104 aufweist, und dem aktiven Gebiet 102b verbessert werden. Häufig weist das Schichtsystem 161 ein Elektrodenmaterial auf, beispielsweise in Form von Titannitrid, Tantalnitrid, und dergleichen, wobei auch geeignete Metallsorten eingebaut sein können, um eine gewünschte Austrittsarbeit für die noch herzustellenden Gateelektrodenstrukturen zu erhalten. Es sollte beachtet werden, dass jegliche derartige austrittsarbeitseinstellende Metallsorten für p-Kanaltransistoren und n-Kanaltransistoren unterschiedlich ausgewählt werden können. Beispielsweise werden Materialien, etwa Aluminium, Lanthan, und dergleichen in einem entsprechenden Elektrodenmaterial verwendet und/oder innerhalb des dielektrischen Materials des Schichtsystems 161, wobei eine geeignete Metallsorte in das dielektrische Material auf der Grundlage geeignet ausgebildeter Ausheizprozesse zur Herstellung des Schichtsystems 161 eindiffundiert werden. In diesem Falle können die grundlegenden elektronischen Eigenschaften der p-Kanaltransistoren, die in und über dem aktiven Gebiet 102a herzustellen sind, und der n-Kanaltransistoren, die in und über dem aktiven Gebiet 102b herzustellen sind, in einer frühen Fertigungsphase eingestellt werden, d. h. vor dem eigentlichen Strukturieren der Gateelektrodenstrukturen und vor dem Fertigstellen der gesamten Transistorstruktur. Ferner kann der Gateschichtstapel 160s ein zusätzliches Elektrodenmaterial 162, etwa ein Siliziummaterial und dergleichen, aufweisen, woran sich das Hartmaskenschichtsystem 164 anschließt, das in dieser Fertigungsphase bereits in einer lateralen Richtung strukturiert wird, um im Wesentlichen die Gatelänge 160l (siehe 1a, 1b) der noch herzustellenden Gateelektrodenstrukturen festzulegen.
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Das in 1c gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Das Isolationsgebiet 103 wird typischerweise auf der Grundlage komplexer Lithographie-, Ätz-, Abscheide-, Ausheiz-, und Einebnungstechniken hergestellt, wobei die laterale Größe und die Form des Isolationsgebiets 103 geeignet ausgewählt werden, um die laterale Größe und die Form der aktiven Gebiete in der Schicht 102 festzulegen. Vor oder nach der Herstellung des Isolationsgebiets 103 wird die grundlegende Dotierstoffkonzentration in den jeweiligen aktiven Gebieten erzeugt, beispielsweise durch Ausführen von Implantationsprozessen in Verbindung mit geeigneten Maskierungsschritten. Als nächstes wird eine geeignete Hartmaske so hergestellt, dass diese selektiv die aktiven Gebiete von Transistoren abdeckt, die das schwellwertspannungseinstellende Halbleitermaterial 104 nicht erfordern. In den 1a, 1b und 1c entsprechen diese aktiven Gebiete den aktiven Gebieten 102b, 102c. Zu diesem Zweck wird ein geeignetes Hartmaskenmaterial, etwa Siliziumdioxid, hergestellt und selektiv von dem aktiven Gebiet 102a abgetragen, während andere aktive Gebiete durch eine geeignete Maske geschützt sind. Daraufhin wird das freigelegte aktive Gebiet 102a für einen nachfolgenden selektiven epitaktischen Aufwachsprozess vorbereitet, um das Material 104 herzustellen. Während der Strukturierung des entsprechenden Hartmaskenmaterials und auch während möglicher weiterer Reinigungsschritte für die Vorbereitung des aktiven Gebiets 102a kann ein ausgeprägtes Maß an Aussparung bzw. Vertiefung 103r in der Isolationsstruktur 103 in der Nähe des aktiven Gebiets 102a hervorgerufen werden, wobei dies einen wesentlichen Einfluss auf die weitere Bearbeitung ausübt. Daraufhin wird der Gateschichtstapel 106 hergestellt, beispielsweise zunächst durch Bereitstellen des Materialsystems 161, wobei dies mehrere Abscheide- und Strukturierungsprozesse umfassen kann, um ein dielektrisches Material mit großem ε in Verbindung mit einer geeigneten Austrittsarbeitsmetallsorte und einem geeigneten Elektrodenmaterial bereitzustellen, wie dies auch zuvor erläutert ist. Zu diesem Zweck sind gut etablierte Prozessrezepte verfügbar. Der Einfachheit halber sind einzelne Metallschichten des Systems 161 sowie die unterschiedlichen elektronischen Eigenschaften, etwa die Austrittsarbeit und dergleichen, in 1c nicht gezeigt.
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Als nächstes wird das Elektrodenmaterial 162 in Verbindung mit dem Hartmaskensystem 164 abgeschieden, was auf Grundlage gut etablierter Abscheidetechniken erfolgt. Daraufhin wird das Maskenmaterial 164 so strukturiert, dass die entsprechende streifenartige Konfiguration, wie sie in 1a gezeigt ist, geschaffen wird, wodurch im Wesentlichen die Gatelänge 160l festgelegt wird. Dazu wird eine geeignete Maske, beispielsweise auf der Grundlage von Lack, hergestellt, die unter Anwendung komplexer Lithographietechniken strukturiert wird, wodurch sich geeignete Lacktrimmprozesse anschließen, die im Stand der Technik gut bekannt sind. Daraufhin wird ein Ätzprozess ausgeführt, um durch die Schicht 164 zu ätzen.
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Als nächstes kann weiteres Maskenmaterial (nicht gezeigt) abgeschieden und so strukturiert werden, dass eine geeignete Maskenöffnung darin geschaffen wird, die grundsätzlich den lateralen Abstand 160d (siehe 1a) festlegt, was bewerkstelligt werden kann unter Anwendung einer weiteren Lithographie- und Ätzsequenz, um die Hartmaskenmaterialien 164 zur Festlegung einer lateralen Größe dieser Materialien entlang der Breitenrichtung bewerkstelligt werden kann, d. h. in 1c die Richtung senkrecht zur Zeichenebene, wie dies auch in 1b dargestellt ist, wodurch der laterale Abstand 160d tatsächlich eingerichtet wird. Daraufhin wird das zusätzliche Maskenmaterial entfernt und das strukturierte Hartmaskenmaterial 164 wird verwendet, um die verbleibenden Schichten des Gateschichtstapels 160s auf der Grundlage komplexer Strukturierungstechniken zu strukturieren.
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1d zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der Gateelektrodenstrukturen 160a, 160b strukturiert sind und über den aktiven Gebieten 102a bzw. 102b ausgebildet sind. Somit enthalten die Gateelektrodenstrukturen 160a, 160b das Materialsystem 161, woran sich das Elektrodenmaterial 162 und ein dielektrisches Deckschichtsystem anschließen, das den verbleibenden Teil des Hartmaskenmaterials 164 darstellt. Somit sind die Gateelektrodenstrukturen 160a, 160b mit einem gewünschten komplexen Aufbau bereitgestellt, der ein dielektrisches Material mit großem ε in das System 161 enthält und geeignete laterale Abmessungen besitzt, etwa eine gewünschte Gatelänge 160l (siehe 1c). Wie ferner zuvor erläutert ist, müssen p-Kanaltransistoren, die in und über dem aktiven Gebiet 102a herzustellen sind, auf der Grundlage eines eingebetteten verformungsinduzierenden Silizium/Germanium-Legierungsmaterials eingerichtet werden, um das Leistungsvermögen des Bauelements 100 weiter zu verbessern. Wie ferner ebenfalls zuvor erläutert ist, müssen insbesondere die empfindlichen Materialien in dem System 161 eingeschlossen werden, um einen unerwünschten Kontakt mit aggressiven Chemikalien zu vermeiden, die typischerweise für das Ausführen effizienter Reinigungsprozesse erforderlich sind, beispielsweise unter Anwendung gut etablierter Reinigungsmittel, etwa SPM (Mischung aus schwefliger Säure/Wasserstoffperoxid) und dergleichen. Folglich muss eine schützende Schicht oder ein Abstandshalter an Seitenwänden der Gateelektrodenstrukturen 160a, 160b hergestellt werden, wobei dieser auch den lateralen Abstand eines verformungsinduzierenden Halbleitermaterials festlegen kann, das selektiv in dem aktiven Gebiet 102a herzustellen ist. Dazu wird ein geeignetes dielektrisches Material, etwa Siliziumnitrid typischerweise in einer sehr konformen Weise mit einer gewünschten hohen Materialdichte abgeschieden, um eine moderat dünne aber dennoch robuste Materialschicht zu schaffen, wodurch versucht wird, einen zuverlässigen Einschluss des Materialsystems 161 zu erreichen, wobei auch für einen gewünschten geringeren lateralen Abstand des verformungsinduzierenden Materials versorgt werden soll, das in dem aktiven Gebiet 102a herzustellen ist.
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1e zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Abstandshalterschicht 163 in konformer Weise in den aktiven Gebieten 102a, 102b, dem Isolationsgebiet 103 und über den Gateelektrodenstrukturen 160a, 160b ausgebildet. Die Dicke und die Materialzusammensetzung der Abstandshalterschicht 163 sind so gewählt, dass im Wesentlichen die zuvor angesprochenen Anforderungen im Hinblick auf den Einschluss empfindlicher Materialien und das Bereitstellen eines geringeren lateralen Abstands erfüllt sind. Zu diesem Zweck sind mehrere gut etablierte Abscheidetechniken, etwa Mehrlagenabscheidung, CVD (chemische Dampfabscheidung) bei geringem Druck, und dergleichen verfügbar. Daraufhin wird eine Lackmaske 105 so hergestellt, dass diese die Gateelektrodenstruktur 160b und das aktive Gebiet 102b abdeckt, in welchem das verformungsinduzierende Material nicht hergestellt werden soll. Auf Grund der sehr ausgeprägten Oberflächentopographie des Isolationsgebiets 103 in der Nähe des aktiven Gebiets 102a treten jedoch ggf. bei dem Belichtungs- und Strukturierungsprozess zur Herstellung der Lacksmaske 105 durch die Topographie hervorgerufene Unregelmäßigkeiten auf, wodurch ein ausgeprägter Lackfuß, durch 105f angegeben, am Fuße oder am unteren Bereich der Lackmaske 105 erzeugt wird, was wiederum merklich die weitere Bearbeitung des Bauelements 100 beim Strukturieren der Abstandshalterschicht 163 und bei der Herstellung von Vertiefungen in dem aktiven Gebiet 102a beeinflusst.
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1f zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100 in einer Schnittansicht, die durch die Linie If in 1b angegeben ist. Wie gezeigt, trennt in diesem Schnitt das Isolationsgebiet 103 lateral das aktive Gebiet 102a von dem aktiven Gebiet 102c und umfasst ferner eine ausgeprägte Vertiefung in der Nähe des aktiven Gebiets 102a. Eine Gateelektrodenstruktur 160c ist über dem aktiven Gebiet 102c ausgebildet und erstreckt sich über dem Isolationsgebiet 103. Wie zuvor mit Bezug zu den 1a und 1b erläutert ist, sind somit die Gateelektrodenstrukturen 160a, 160c im Wesentlichen durch den lateralen Abstand 160d voneinander getrennt, der eine elektrische Isolierung der Gateelektrodenstrukturen 160a, 160c sicherstellt, wobei dennoch gewährleistet ist, dass die Gateelektrodenstrukturen 160a, 160c vollständig die entsprechenden aktiven Gebiete 102a, 102b überspannen. Wie ferner gezeigt ist, ist die Lackmaske 105 so ausgebildet, dass sie das aktive Gebiet 102c und die Gateelektrodenstruktur 160c abdeckt, da der Einbau eines verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet 102c nicht erforderlich ist, wie dies zuvor erläutert ist. Auf Grund der ausgeprägten Fußbildung der Lackmaske 105, wie dies zuvor erläutert ist, und auf Grund der Tatsache, dass die unerwünschten lateralen Abmessungen der Maske 105 am Fußbereich der Gateelektrodenstrukturen für die weitere Bearbeitung nicht akzeptabel sind, wird ein weiterer Lackätzprozess 106 angewendet, um die lateralen Abmessungen der Lackmaske 105 am unteren Bereich der Gateelektrodenstrukturen zu verringen. Beispielsweise wird typischerweise ein Plasmaätzprozess auf Sauerstoffbasis mit kurzer Einwirkdauer angewendet, wobei jedoch eine markante Materialerosion hervorgerufen werden muss, um unerwünschte Lackmaterialbereiche zu entfernen. Andererseits wird eine generelle Materialerosion in der Maske 105 hervorgerufen, woraus sich eine reduzierte Lackmaske 105r ergibt, die jedoch ggf. auch einen Endbereich 160e der Gateelektrodenstruktur 160c freilegen kann, so dass insbesondere die Abstandshalterschicht 163 an dem Endbereich 160e während der weiteren Bearbeitung freigelegt sein kann.
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1g zeigt schematisch das Halbleiterbauelement 100 in einer Fertigungsphase, in der die Ätzsequenz 115 in Anwesenheit der reduzierten Lackmaske 105r ausgeführt wird, so dass Seitenwandabstandshalter 163s aus eine freiliegenden Bereich der Abstandshalterschicht 163 während einer ersten Phase der Ätzsequenz 115 erzeugt werden. Typischerweise wird die Ätzsequenz 115 so fortgesetzt, dass in das aktive Gebiet 102a hineingeätzt wird, wobei das Deckmaterial 164, die Abstandshalter 163s und die Lackmaske 105r als eine Ätzmaske dienen. Während der weiteren Bearbeitung werden folglich Aussparungen 114 in dem aktiven Gebiet 102a erzeugt, wobei der laterale Abstand der Aussparungen 114 von einem Kanalgebiet 153 im Wesentlichen durch den Abstandshalter 163s bestimmt ist.
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Es sei wiederum auf 1f verwiesen. Während des Prozesses 115, der in 1g gezeigt ist, wird auch das Material der Abstandshalterschicht 163 an dem Endbereich 160e der Einwirkung der Plasmaätzumgebung unterworfen, wodurch zu einem gewissen Grad an Materialerosion beigetragen wird und somit ein Abstandshalterbereich an dem Endbereich 160e der Gateelektrodenstruktur 160c ebenfalls erzeugt wird.
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1h zeigt schematisch das Halbleiterbauelement 100 in einer Schnittansicht gemäß dem Schnitt, wie er in 1b als lc angegeben ist. Wie gezeigt, ist ein verformungsinduzierendes Halbleitermaterial 151, beispielsweise in Form einer Silizium/Germanium-Legierung und dergleichen, in den Aussparungen 114 hergestellt, was bewerkstelligt werden kann, indem selektive epitaktische Aufwachstechniken angewendet werden, wobei nach dem Entfernen der Lackmaske 105 (siehe 1g) die Schicht 163 als eine Abscheidemaske für aktive Gebiete und Gateelektrodenstrukturen dient, in denen der Einbau des verformungsinduzierenden Halbleitermaterials 151 nicht erforderlich ist. Nach dem selektiven Aufwachsen des Materials 151 wird eine weitere Lackmaske 108 bereitgestellt, um damit das aktive Gebiet 102a und die Gateelektrodenstruktur 160a abzudecken, während die Gateelektrodenstruktur 160b frei liegt. Auf der Grundlage der Lackmaske 108 wird ein weiterer Ätzprozess 107 angewendet, um die Abstandshalter 103s an der Gateelektrodenstruktur 160b aus der verbleibenden Abstandshalterschicht 163 (siehe 1g) zu erzeugen. Während des Ätzprozesses 107 kann auch jedoch wiederum der Endbereich der Gateelektrodenstruktur 160c (siehe 1f) der Einwirkung der reaktiven Ätzumgebung ausgesetzt sein und es kann somit dort wieder ein gewisser Grad an Materialerosion auftreten, beispielsweise im Gegensatz zu der Gateelektrodenstruktur 160a, die etwa die Abstandshalter 163s während der Ätzsequenz 115 (siehe 1g) erzeugt werden, wohingegen das Material 163s zuverlässig durch die Maske 108 während des Prozesses 107 abgedeckt ist. Somit kann der Endbereich der Gateelektrodenstrukturen 160b, 160c (siehe 1f) ggf. in einer ausgeprägteren Weise der Erosion unterliegen, was schließlich zu einem weniger zuverlässigen Einschluss empfindlicher Gatematerialien führen kann, da typischerweise, wie dies zuvor erläutert ist, die Breite der Abstandshalter 163s so gewählt wird, dass ein kleinerer lateraler Abstand des Materials 151 in dem aktiven Gebiet 102a erreicht wird. Somit ist eine Vergrößerung der Breite der Abstandshalter 163s wenig wünschenswert im Hinblick auf eine Beeinträchtigung einer starken Zunahme des Transistorleistungsvermögens von p-Kanaltransistoren, die in und über dem aktiven Gebiet 102a hergestellt sind. Andererseits besteht im Hinblick auf die zuvor beschriebene Prozessstrategie eine erhöhte Wahrscheinlichkeit, dass empfindliche Gatematerialien der Einwirkung sehr aggressiver Chemikalien unterliegen können, etwa der Einwirkung von Reinigungsmitteln, wodurch zu einer ausgeprägten Materialerosion dieser empfindlichen Materialien beigetragen wird, was wiederum zu ausgeprägten Gateausfällen führt.
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Die Druckschrift
DE 10 2009 015 715 A1 beschreibt ein Verfahren und ein Halbleiterbauelement, in welchem die Unversehrtheit eines Schichtstapels einer Gateelektrode mit komplexem Aufbau bewahrt wird, indem zur Ausbildung einer verformungsinduzierenden Halbleiterlegierung ein temporärer Abstandshalter vorgesehen wird, der somit den eigentlichen Abstandshalter zur Justierung des lateralen Abstands schützt.
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Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Prozesstechniken, in denen komplexe Metallgateelektrodenstrukturen mit großem ε in einer frühen Fertigungsphase hergestellt werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Überblick über die vorliegende Erfindung
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Generell stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen Gateelektrodenstrukturen, etwa Metallgateelektrodenstrukturen mit großem ε mit erhöhter Zuverlässigkeit im Hinblick auf Gateausfälle hergestellt werden können, wobei diese Ausfälle insbesondere in konventionellen Strategien in Gateelektrodenstrukturen von n-Kanaltransistoren beobachtet werden. Es wurde diesbezüglich erkannt, dass, wie zuvor erläutert ist, die Herstellung einer Lackmaske zu einem Freilegen eines Endbereichs von Gateelektrodenstrukturen von n-Kanaltransistoren führen kann, was wiederum zu ausgeprägten Gateausfällen während der weiteren Bearbeitung beitragen kann. Um die Ausbeuteverluste zu verringern, stellt die vorliegende Erfindung Prozessstrategien bereit, in denen für eine gegebene Gestaltungsform von p-Kanaltransistoren und n-Kanaltransistoren und entsprechende Gateelektrodenstrukturen der Grad an Materialerosion bei der Herstellung einer Lackmaske zum Abdecken von aktiven Gebieten und Gateelektrodenstrukturen einer bestimmten Transistorart derart berücksichtigt wird, dass das Freilegen von Endbereichen dieser Gateelektrodenstrukturen im Wesentlichen vermieden wird, selbst wenn ein zusätzlicher Ätzprozess zum Einstellen der endgültigen Größe einer Lackmaske erforderlich ist. Andererseits kann die grundlegende Gestaltungsform oder der Aufbau der Transistoren für ein gewisses Bauteillayout beibehalten werden, wodurch die gewünschten Transistoreigenschaften im Hinblick auf das Leistungsverhalten und dergleichen erreicht werden, während gleichzeitig die Produktionsausbeute deutlich ansteigt. Gemäß einigen anschaulichen hierin offenbarten Ausführungsformen wird ein verbesserter Einschluss von Gateelektrodenstrukturen einer Transistorart, etwa von n-Kanaltransistoren, erreicht, indem der laterale Abstand von Endbereichen der Gateelektrodenstrukturen über einem Isolationsgebiet vergrößert wird, wodurch eine Abdeckung der Endbereiche bei der Herstellung einer Lackmaske sichergestellt ist, selbst wenn eine ausgeprägte Oberflächentopographie in dem Isolationsgebiet vorhanden ist. Erfindungsgemäß wird die laterale Überlappung der Lackmaske für eine Art an Gateelektrodenstruktur über dem Isolationsgebiet vergrößert, um damit eine zusätzliche Materialerosion beim Ausführen eines zusätzlichen Lackätzprozesses zu kompensieren, wodurch ebenfalls das Freilegen empfindlicher Materialien an Endbereichen der Gateelektrodenstruktur vermieden wird. Zu diesem Zweck wird die Prozesssequenz, d. h. der Lithographieprozess und/oder der Strukturierungsprozess zur Herstellung der Gateelektrodenstrukturen und/oder der entsprechenden Lackmaske so angepasst, dass der entsprechende Materialabtrag während der Herstellung der Lackmaske berücksichtigt wird, während in anderen Fällen zusätzlich oder alternativ zu der obigen Prozessstrategie die Lithographiemaske in geeigneter Weise so modifiziert wird, dass ein vergrößerte Überlappung der Lackmaske oder ein größerer lateraler Abstand zwischen benachbarten Endbereichen von Gateelektrodenstrukturen erreicht wird.
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Das erfindungsgemäße Verfahren ist in Anspruch 1 beschrieben.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a und 1b schematisch Draufsichten eines Halbleiterbauelements während diverser Fertigungsphasen beim Strukturieren eines Hartmaskenmaterials eines Gateschichtstapels zeigen;
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1c bis 1e schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen gemäß konventioneller Prozessstrategien zeigen;
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1f schematisch eine Querschnittsansicht des Halbleiterbauelements entlang einer Breitenrichtung zeigt, wenn ein Endbereich einer Gateelektrodenstruktur beim Herstellen einer Lackmaske freigelegt wird;
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1g und 1h schematisch Querschnittsansichten des Halbleiterbauelements in weiter fortgeschrittenen Fertigungsphasen zeigen, in denen ein verformungsinduzierendes Halbleitermaterial in das aktive Gebiet eines p-Kanaltransistors eingebaut wird;
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2a schematisch eine Draufsicht eines Halbleiterbauelements zeigt, in welchem Gateelektrodenstrukturen auf der Grundlage einer Prozessstrategie hergestellt werden können, die den Materialabtrag während der Herstellung einer Lackmaske zum selektiven Abdecken der Gateelektrodenstruktur eines n-Kanaltransistors gemäß anschaulichen Ausführungsformen berücksichtigt; und
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2b bis 2d schematisch Querschnittsansichten entlang einer Transistorbreitenrichtung in diversen Fertigungsphasen gemäß anschaulichen Ausführungsformen zeigt, in denen eine bessere Integrität von Metallgateelektrodenstrukturen mit großem ε erreicht wird.
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Detaillierte Beschreibung
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Die vorliegende Erfindung stellt generell Fertigungstechniken bereit, in denen komplexe Gateelektrodenstrukturen mit weniger Gateausfällen hergestellt werden können, wenn beispielsweise Transistoren mit einem speziellen Transistoraufbau eingerichtet werden, die den Einbau eines verformungsinduzierenden Halbleitermaterials in einer Transistorart und das Bereitstellen einer Metallgateelektrodenstruktur mit großem ε erfordern. Diesbezüglich wurde als Quelle erhöhter Ausbeuteverluste der Endbereich von Gateelerktrodenstrukturen einer Transistorart erkannt, wobei der Endbereich auf einem Teil eines Isolationsgebiets positioniert ist, das wiederum eine ausgeprägte Oberflächentopographie besitzt, was durch die Prozessgeschichte hervorgerufen wird, die der p-Kanaltransistor erfährt, wenn die aufwendige Transistorgestaltungsform eingerichtet wird. Generell ist in der vorliegenden Anmeldung eine Transistorgestaltungsform bzw. eine Transistorentwurfsform als die grundlegende Transistorkonfiguration zu verstehen und umfasst die laterale Abmessung des aktiven Gebiets, dessen Materialzusammensetzung, die Materialzusammensetzung der Gateelektrodenstruktur und die Gatelänge. Somit sind Leistungsvermögen und die grundlegenden Transistoreigenschaften im Wesentlichen durch die grundlegende Transistorgestaltungsform festgelegt, wobei ein gewisses Maß an Variabilität jedoch auf Grund gewisser Prozessschwankungen während des gesamten Fertigungsprozesses beobachtet wird. Es sollte jedoch beachtet werden, dass die grundlegende Transistorgestaltungsform keinen präzise definierten lateralen Abstand entlang einer Breitenrichtung erfordert, um Endbereiche von Gateelektrodenstrukturen von Transistoren unterschiedlicher Leitfähigkeitsart über einem Isolationsgebiet elektrisch voneinander zu isolieren, solange die elektrische Isolation sichergestellt ist und der Endbereich dennoch über einem Teil des Isolationsgebiets positioniert ist.
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Es wurde erkannt, dass beim Herstellen einer Lackmaske zum Abdecken des aktiven Gebiets und der Gateelektrodenstruktur einer Transistorart, etwa von n-Kanaltransistoren, ein großer Einfluss auf die Produktionsausbeute ausgeübt wird, wenn ein zusätzlicher Lackätzprozess zum Entfernen von unerwünschten Materialresten der Lackmaske erforderlich ist. Folglich wird gemäß den hierin offenbarten Prinzipien der Grad an Materialerosion bei der Herstellung der Lackmaske bestimmt und der entsprechende Grad an Materialerosion wird bei der Herstellung der Lackmaske und ggf. beim Strukturieren der Gateelektrodenstrukturen berücksichtigt, um damit eine unerwünschte Freilegung des Endbereichs im Wesentlichen zu vermeiden, so dass ebenfalls zu einer besseren Integrität empfindlicher Gatematerialien beigetragen wird, etwa von dielektrischen Materialien mit großem ε, von empfindlichen Elektrodenmaterialien und dergleichen. Der Grad an Materialerosion bei der Herstellung einer Lackmaske kann effizient auf der Grundlage von Experimenten und Messtechniken ermittelt werden, etwa mittels Elektronenmikroskopie und dergleichen, so dass ein oder mehrere Prozesse und/oder Lithographiemasken geeignet modifiziert werden können, um damit eine unerwünschte Freilegung von Endbereichen von Gateelektrodenstrukturen zu vermeiden, ohne dass eine Modifizierung der grundlegenden Transistorgestaltungsform erforderlich ist, wodurch die gewünschten Transistoreigenschaften erreicht werden, ohne dass erhöhte Ausbeuteverluste auftreten, wie dies in konventionellen Strategien der Fall ist.
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Mit Bezug zu den 2a bis 2c werden nunmehr Beispiele zur Erläuterung von Teilaspekten der Erfindung und mit Bezug zu 2d anschauliche Ausführungsformen detaillierter beschrieben. Dabei wird auch auf die 1a bis 1h Bezug genommen wird, und wobei insbesondere auf 1f im Zusammenhang mit der Bestimmung der Materialerosion während der Herstellung einer Lackmaske Bezug genommen wird.
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Es sei zunächst wiederum auf 1f verwiesen; es sollte beachtet werden, dass unter Verwendung des Halbleiterbauelements 100 als ein „Testbauelement” der Grad an Materialerosion bei der Herstellung der Lackmaske 105r effizient bestimmt werden kann. Dazu wird die anfängliche Lackmaske 105 hergestellt, wie dies auch zuvor erläutert ist, die für ein gewisses Maß an lateraler Überlappung in Bezug auf die Gateelektrodenstruktur 160c sorgt, wobei diese Überlappung jedoch deutlich reduziert oder sogar in eine „negative” Überlappung umgewandelt wird, d. h. der Endbereich 160e kann freigelegt werden beim Erzeugen der tatsächlichen Lackmaske 105r. Beispielsweise kann der Grad an Materialerosion bestimmt werden, indem die Differenz in der lateralen Abmessung zwischen der Lackmaske 105 und der Lackmaske 105r, beispielsweise an der Oberseite der Gateelektrodenstruktur 160c entlang der lateralen Abmessung bestimmt wird, entlang welcher auch der Abstand 160d orientiert ist. Zu diesem Zweck können gut etablierte Inspektionstechniken oder Messtechniken eingesetzt werden, beispielsweise die Elektronenmikroskopie und dergleichen. In diesem Falle wird das Halbleiterbauelement 100 als ein erstes Bauelement betrachtet, das erste n-Kanaltransistoren und p-Kanaltransistoren aufweist, etwa in Form der Gateelektrodenstrukturen 160a und des aktiven Gebiets 102a und der Gateelektrodenstruktur 160c und des aktiven Gebiets 102c, die über einem ersten Substrat 101 gebildet sind. Es sollte jedoch beachtet werden, dass geeignete Messdaten auch von mehreren entsprechenden „ersten” Substraten 101 erhalten werden können, um ein statistisches relevantes Maß für den Grad an Materialerosion zu bestimmen, die während des Ätzprozesses 106 hervorgerufen wird, wenn unerwünschtes Lackmaterial von der anfänglichen Lackmaske 105 abgetragen wird, um die tatsächliche Lackmaske 105r zu erzeugen. Die Verwendung des Bauelements 100 als ein „Testbauelement” ist vorteilhaft, da das Bauelement 100 Transistoren der gewünschten speziellen Transistorgestaltungsform aufweist und auch eine höhere Authentizität im Hinblick auf den Aufbau des Isolationsgebiets 103, der Gateelektrodenstrukturen 160a, 160c und dergleichen ergibt.
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2a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 200, in welchem Transistoren der gleichen Transistorgestaltungsform einzurichten sind, wie sich auch in dem Bauelement 100 hergestellt sind, wie dies zuvor erläutert ist. Wie gezeigt, umfasst das Bauelement 200 ein erstes aktives Gebiet 202a, beispielsweise das aktive Gebiet eines oder mehrerer p-Kanaltransistoren, und ein zweites aktives Gebiet 202c, etwa das aktive Gebiet eines oder mehrerer n-Kanaltransistoren. Ferner ist ein Gateschichtstapel 260s über den aktiven Gebieten 202a, 202c ausgebildet, wobei der Einfachheit halber ein Teil des Gateschichtstapels 260s als durchsichtig angenommen wird, so dass die aktiven Gebiete 202a, 202c in 2a sichtbar sind. Der Gateschichtstapel 260s enthält in dieser Fertigungsphase teilweise strukturierte Hardmaskenmaterialien 264, die eine Gatelänge 2601 festlegen, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Folglich müssen in einer weiteren Lithographie- und Ätzsequenz die Hartmaskenmaterialien 264 entlang einer Breitenrichtung W strukturiert werden, um eine laterale Trennung der Gateelektrodenstrukturen, die noch herzustellen sind, zu ermöglichen, wobei in einigen anschaulichen Ausführungsformen ein lateraler Abstand 160d eingerichtet wird, der im Wesentlichen einem lateralen Abstand entspricht, wie er auch in der konventionellen Strategie angewendet wird, wie dies auch zuvor erläutert ist, während in anderen anschaulichen Ausführungsformen ein größerer lateraler Abstand 260d eingerichtet wird, um einen besseren Einschluss der resultierenden Gateelektrodenstrukturen zu erreichen, wie dies nachfolgend erläutert ist.
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Im Hinblick auf die Herstellung des Halbleiterbauelements 200, wie es in 2a gezeigt ist, und insbesondere im Hinblick auf das Strukturieren des Hartmaskenmaterials 264, gelten die gleichen Kriterien, wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind.
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2b zeigt schematisch das Halbleiterbauelement 200 in einer Querschnittsansicht entlang der Linie IIb aus 2a. D. h., das Bauelement 200 ist in einer Schnittansicht gezeigt, die einem Schnitt entlang der Breitenrichtung W entspricht. Wie gezeigt, umfasst das Bauelement 200 ein Substrat 201, über welchem eine Halbleiterschicht 202 ausgebildet ist, die die aktiven Gebiete 202a, 202c aufweist. Die aktiven Gebiete 202a, 202c sind lateral durch ein Isolationsgebiet 203 getrennt, das den gleichen Aufbau besitzen kann, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist. Ferner umfasst das aktive Gebiet 202a ggf. ein schwellwertspannungseinstellendes Halbleitermaterial 204, etwa in Form einer Silizium/Germanium-Legierung. Der Gateschichtstapel 260s ist über den aktiven Gebieten 202a, 202c und dem Isolationsgebiet 203 ausgebildet und weist ein Materialsystem 261, ein Elektrodenmaterial 262, das teilweise strukturierte Hartmaskenmaterial 264 und ein zusätzliches Maskenmaterial 210 auf, in welchem eine geeignete Maskenöffnung 210a enthalten ist, um damit den lateralen Abstand zwischen Gateelektrodenstrukturen zu bestimmen, die noch herzustellen sind. In der gezeigten Ausführungsform besitzt beispielsweise die Maskenöffnung 210a eine laterale Breite, die im Wesentlichen dem lateralen Abstand 260d entspricht, wie er zuvor mit Bezug zu 2a erläutert ist.
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In einigen anschaulichen Ausführungsformen besitzen die bislang beschriebenen Komponenten die gleiche grundlegende Gestaltungsform und somit den gleichen Aufbau wie die Komponenten, die mit Bezug zu dem Bauelement 100 beschrieben sind. In diesem Falle repräsentiert das Bauelement 200 ein Halbleiterbauelement, das auf der Grundlage der gleichen Transistorgestaltungsform über dem Substrat 201 hergestellt wird, wobei jedoch der zuvor bestimmte Grad an Materialerosion berücksichtigt wird, wenn eine Lackmaske gebildet wird, um eine Gateelektrodenstruktur abzudecken, die über dem aktiven Gebiet 202c und einem Bereich der Isolationsstruktur 203 herzustellen ist. Es sollte jedoch beachtet werden, dass in der gezeigten Ausführungsform zumindest er laterale Abstand 260d unterschiedlich und insbesondere größer ist im Vergleich zu dem lateralen Abstand 160d konventioneller Strategien, wobei jedoch dieser laterale Abstand 260d kein charakteristisches Maß der grundlegenden Transistorgestaltungsform ist und somit die resultierenden Transistoreigenschaften im Hinblick auf das Transistorverhalten und Leistungsvermögen nicht beeinflusst.
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Folglich kann das Bauelement 200 auf der Grundlage von Prozessstrategien hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben sind, um damit den Gateschichtstapel 260s bereitzustellen und das Material 264 zu strukturieren. Daraufhin wird das Maskenmaterial 210 abgeschieden und kann auf der Grundlage einer Lithographie- und Ätzsequenz strukturiert werden, um damit die Maskenöffnung 210a mit dem gewünschten erhöhten lateralen Abstand 260d zu erhalten. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen eine Lithographiemaske (nicht gezeigt), die während eines Lithographieprozesses in der Sequenz 211 verwendet wird, so modifiziert, dass ein größerer lateraler Abstand eingerichtet wird, der nach dem Ende der Sequenz 211 zu dem gewünschten Abstand 260d führt. Zusätzlich oder alternativ zur Modifizierung einer entsprechenden Lithographiemaske, die zum Bestimmen des lateralen Abstandes zwischen zwei benachbarten Gateelektrodenstrukturen entlang der Breitenrichtung W verwendet wird, kann der Lithographieprozess selbst und/oder eine Strukturierungssequenz in geeigneter Weise angepasst werden, um damit eine vergrößerte Öffnung 210 im Vergleich zu konventionellen Strategien zu erreichen. Beispielsweise wird ein Belichtungsparameter, etwa die Belichtungszeit, in geeigneter Weise so bestimmt, dass die Öffnung 210 mit der gewünschten lateralen Größe 260d schließlich erhalten wird. Beispielsweise wird eine geeignete „Überbelichtung” oder „Unterbelichtung” als Prozesszeit angewendet, wobei dies von der Art des Lackmaterials abhängt, die zum Strukturieren der Maske 210 verwendet wird, um auf diese Weise das erforderliche Maß 260d zu erhalten. Dazu können geeignete Testdurchläufe ausgeführt werden, um einen geeigneten Belichtungsparameter zu bestimmen. Während der Sequenz 211 wird in ähnlicher Weise mindestens ein Ätzprozess, möglicherweise in Verbindung mit einem Abscheideprozess und dergleichen, wobei dies von der gesamten Prozessstrategie abhängt, angewendet, um das Maskenmaterial 210 zu strukturieren. Auch in diesem Falle können ein oder mehrere Prozessparameter im Vergleich zu konventionellen Strategien modifiziert werden, so dass der gewünschte laterale Abstand 260d erhalten wird. Auch in diesem Falle können geeignete Experimente ausgeführt werden, um einen entsprechenden Satz an Parametern für die Sequenz 211 zu ermitteln.
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Durch die Verwendung des Maskenmaterials 210, das die Maskenöffnung 210a mit der vergrößerten lateralen Abmessung 260d enthält, kann folglich das Maskenmaterial 264 entlang der Breitenrichtung W auf der Grundlage gut etablierter Ätzrezepte strukturiert werden, wodurch die Maskenmaterialien 264 mit lateralen Abmessungen erzeugt werden, die im Wesentlichen den lateralen Abmessungen von Gateelektrodenstrukturen entsprechen, die aus den verbleibenden Materialschichten des Gateschichtstapels 260s zu erzeugen sind, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist.
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2c zeigt schematisch das Bauelement 200 in einer Querschnittsansicht in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine erste Gateelektrodenstruktur 260a eines Transistors 250a über dem aktiven Gebiet 202a und einem Bereich des Isolationsgebiets 203 gebildet, während eine Gateelektrodenstruktur 260c eines Transistors 250c, etwa eines n-Kanaltransistors, über dem aktiven Gebiet 202c und einem Bereich des Isolationsgebiets 203 ausgebildet ist. Das Strukturieren der Gateelektrodenstrukturen 260a, 260c kann auf der Grundlage von Prozessstrategien bewerkstelligt werden, wie sie auch zuvor mit Bezug zu dem Bauelement 100 erläutert sind. Somit können die Gateelektrodenstrukturen 260a, 260c über dem Isolationsgebiet 203 mit einem lateralen Abstand getrennt werden, der im Wesentlichen dem lateralen Abstand 260d entspricht, wie er zuvor auf der Grundlage der Prozesssequenz eingerichtet wird, die mit Bezug zu 2b beschrieben ist. Ferner kann ein Abstandshalter 263s an Seitenwänden der Gateelektrodenstruktur 260a erzeugt werden, während die Gateelektrodenstruktur 260c sowie das aktive Gebiet 202c weiterhin von der Abstrandshalterschicht 263 bedeckt sind. Zu diesem Zweck wird eine Prozesssequenz angewendet, wie sie etwa zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. Es sollte daher beachtet werden, dass die Transistoren 250a, 250c in dieser Fertigungsphase im Wesentlichen den gleichen Aufbau wie die entsprechenden Transistoren besitzen, die in dem Halbleiterbauelement 100 ausgebildet sind, da die gleiche grundlegende Transistorgestaltungsform für die Herstellung der Bauelemente 100 und 200 verwendet wurde, wobei auch die gleichen Prozessstrategien angewendet wurden, um die grundlegende Transistorgestaltungsform einzurichten, mit Ausnahme des lateralen Abstands 260d, der jedoch nicht als ein Parameter betrachtet wird, der die grundlegende Transistorgestaltungsform beeinflusst. Folglich kann das Isolationsgebiet 203 ebenfalls eine ausgeprägte Oberflächentopographie um das aktive Gebiet 202a herum aufweisen, wobei diese Topographie beispielsweise durch die Herstellung der schwellwertspannungseinstellenden Halbleitermateriallegierung 204 hervorgerufen wird, wie dies zuvor erläutert ist. In dieser Fertigungsphase muss eine Lackmaske 205r hergestellt werden, was bewerkstelligt wird, indem ein Lackmaterial abgeschieden und dieses unter Anwendung von im Wesentlichen der gleichen Prozesssequenz strukturiert wird in dieser Ausführungsform, wie sie auch zuvor in der konventionellen Prozessstrategie angewendet wurde, die vorher beschrieben ist. Es wird daher eine Anfangslackmaske 205 hergestellt, die jedoch eine größere Überlappung in Bezug auf einen Endbereich 260e der Gateelektrodenstruktur 260c auf Grund des größeren lateralen Abstands 260d schafft, wodurch somit die Erstreckung des Endbereichs 260e über dem Isolationsgebiet 203 verringert wird. Folglich wird die Überlappung 205o der anfänglichen Maske 205 so festgelegt, dass beim Ausführen eines weiteren Lackabtragungsprozesses, wie er beispielsweise mit Bezug zu dem Ätzprozess 106 in 1f beschrieben ist, die Überlappung 205o ausreichend ist, um die Abdeckung des Endbereichs 260e bei der Herstellung der Maske 205r zu gewährleisten. Während der weiteren Bearbeitung, d. h. während der Herstellung von Aussparungen in dem aktiven Gebiet 202a, kann folglich ein unerwünschte Freilegung der Abstandshalterschicht 263 an dem Endbereich 260e vermieden werden, und somit bleibt auch die Integrität des empfindlichen Materialssystems 261 der Gateelektrodenstruktur 260c insbesondere an dem Endbereich 260e während der weiteren Bearbeitung bewahrt oder wird verbessert. Somit kann die weitere Bearbeitung fortgesetzt werden, wie dies beispielsweise mit Bezug zu dem Bauelement 100 im Zusammenhang mit den 1g und 1h beschrieben ist, um ein verformungsinduzierendes Halbleitermaterial, etwa das Material 151, in das aktive Gebiet 202a einzubauen. Daraufhin geht die weitere Bearbeitung weiter, indem die Transistorstrukturen fertiggestellt werden, wobei Prozesse angewendet werden, die im Stand der Technik gut bekannt sind. Somit können die Transistoren 250a, 250c im Hinblick auf die gewünschte vordefinierte Transistorgestaltungsform auf der Grundlage von Prozessen fertiggestellt werden, wie sie auch in konventionellen Strategien eingesetzt werden.
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2d zeigt schematisch das Bauelement 200 gemäß anschaulichen Ausführungsformen der Erfindung, in denen die Gateelektrodenstrukturen 260a, 260c auf der Grundlage des lateralen Abstands 160d eingerichtet werden, der den lateralen Abstand entspricht, wie er in konventionellen Strategien verwendet ist, wie dies auch zuvor mit Bezug zu den Bauelementen 100 dargelegt ist. Um einen besseren Einfluss des Endbereichs 260e zu erreichen, wird die Lackmaske 205r hergestellt, indem der zuvor bestimmte Grad an Materialerosion berücksichtigt wird, nachdem die anfängliche Lackmaske 205 hergestellt wird, und indem ein zusätzlicher Lackätzprozess angewendet wird. Dazu wird die anfängliche Maske 205 mit einem ausreichend dimensionierten Grad an Überlappung 205o hergestellt, wobei der Grad dennoch ausreichend ist, um eine Abdeckung des Endbereichs 260e zu gewährleisten, wenn die Maske 205 in der Größe zu der Maske 205r reduziert wird. In einigen anschaulichen Ausführungsformen wird die größere Überlappung 205o erhalten, indem eine geeignete Lithographiemaske angewendet wird, wenn ein Lithographieprozess für das Bestrahlen des strahlungsempfindlichen Materials der Lackmaske 205 ausgeführt wird, wobei eine entsprechende Modifizierung der Lithographiemaske effizient auf der Grundlage von Messergebnissen erfolgen kann, die dem Grad an Materialerosion entsprechen, der typischerweise beim „Umwandeln” der anfänglichen Maske 205 in die reduzierte Maske 205r auftritt. Folglich können die gleichen Prozessparameter und Rezepte bei der Herstellung der anfänglichen Lackmaske 205 angewendet werden, und daraufhin können gut etablierte Lackabtragungsprozesse eingesetzt werden, um die Maske 205r zu erhalten, wobei dennoch eine zuverlässige Abdeckung des Endbereichs 260e während der weiteren Bearbeitung sichergestellt ist.
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In anderen anschaulichen Ausführungsformen wird die Lackmaske 205 auf der Grundlage einer konventionellen Lithographiemaske hergestellt, wobei jedoch zumindest ein Prozessparameter der Lithographiesequenz, etwa ein Belichtungsparameter, ein Vorbackparameter und dergleichen, so bestimmt wird, dass die Maske 205 mit größeren lateralen Abmessungen erhalten wird, um damit die gewünschte Überlappung 205o einzustellen. Zu diesem Zweck können geeignete Experimente ausgeführt werden, um die Zunahme der lateralen Abmessungen der Maske 205 in Abhängigkeit einer Variation eines oder mehrerer Prozessparameter der Lithographiesequenz zu bestimmen.