[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE102018126311B4 - Leistungshalbleitermodul - Google Patents

Leistungshalbleitermodul Download PDF

Info

Publication number
DE102018126311B4
DE102018126311B4 DE102018126311.2A DE102018126311A DE102018126311B4 DE 102018126311 B4 DE102018126311 B4 DE 102018126311B4 DE 102018126311 A DE102018126311 A DE 102018126311A DE 102018126311 B4 DE102018126311 B4 DE 102018126311B4
Authority
DE
Germany
Prior art keywords
solder
insulating substrate
end portion
power semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018126311.2A
Other languages
English (en)
Other versions
DE102018126311A1 (de
Inventor
Daichi KAWAMURA
Toru Masuda
Junpei Kusukawa
Naoki Sakurai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Power Semiconductor Device Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Power Semiconductor Device Ltd filed Critical Hitachi Power Semiconductor Device Ltd
Publication of DE102018126311A1 publication Critical patent/DE102018126311A1/de
Application granted granted Critical
Publication of DE102018126311B4 publication Critical patent/DE102018126311B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00—Soldering, e.g. brazing, or unsoldering
    • B23K1/20—Preliminary treatment of work or areas to be soldered, e.g. in respect of a galvanic coating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00—Soldering, e.g. brazing, or unsoldering
    • B23K1/0008—Soldering, e.g. brazing, or unsoldering specially adapted for particular articles or work
    • B23K1/0016—Brazing of electronic components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/02—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape
    • B23K35/0222—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape for use in soldering, brazing
    • B23K35/0244—Powders, particles or spheres; Preforms made therefrom
    • B23K35/025—Pastes, creams, slurries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for individual devices of subclass H10D
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/072—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/02—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/36—Selection of non-metallic compositions, e.g. coatings, fluxes; Selection of soldering or welding materials, conjoint with selection of non-metallic compositions, both selections being of interest
    • B23K35/3601—Selection of non-metallic compositions, e.g. coatings, fluxes; Selection of soldering or welding materials, conjoint with selection of non-metallic compositions, both selections being of interest with inorganic compounds as principal constituents
    • B23K35/3602—Carbonates, basic oxides or hydroxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

Leistungshalbleitermodul (100; 900), umfassend:ein isolierendes Substrat (2);eine Vorderseitenelektrode (7-1) und eine Rückseitenelektrode (7-2), die jeweils durch ein zwischen der Vorderseitenelektrode (7-1) und dem isolierenden Substrat (2) angeordnetes vorderseitiges Hartlot (8-1) und ein zwischen der Rückseitenelektrode (7-2) und dem isolierenden Substrat (2) angeordnetes rückseitiges Hartlot (8-2) an einer Vorderseite und einer Rückseite des isolierenden Substrats (2) befestigt sind;einen Leistungshalbleiterchip (1), der durch ein zwischen dem Leistungshalbleiterchip (1) und der Vorderseitenelektrode (7-1) angeordnetes vorderseitiges Lot (9-1) mit der Vorderseitenelektrode (7-1) verbunden ist;ein rückseitiges Lot (9-2), das auf einer dem isolierenden Substrat (2) entgegengesetzten Seite der Rückseitenelektrode (7-2) gebildet ist;eine Metallbasis (3), auf welcher das rückseitige Lot (9-2) angeordnet ist, um die Rückseitenelektrode (7-2) mit dem zwischen der Metallbasis (3) und der Rückseitenelektrode (7-2) angeordneten rückseitigen Lot (9-2) zu befestigen;einen Lot-Fließwiderstand (11-14), der auf einer Fläche der Metallbasis (3) gebildet ist, auf welcher das rückseitige Lot (9-2) angeordnet ist;ein Isoliergehäuse (5), das mindestens das isolierende Substrat (2), die Vorderseitenelektrode (7-1), die Rückseitenelektrode (7-2), den Leistungshalbleiterchip (1) und die Metallbasis (3) aufnimmt; undein Isolierharz (6), das in das Isoliergehäuse (5) gefüllt ist,wobei das isolierende Substrat (2), das vorderseitige Lot (9-1), die Vorderseitenelektrode (7-1), das rückseitige Hartlot (8-2), die Rückseitenelektrode (7-2) und das rückseitige Lot (9-2) in einer vertikalen Richtung gestapelt sind, dadurch gekennzeichnet, dasseine Differenz (a) zwischen einer seitlichen Position eines Endabschnitts (8-2e) des rückseitigen Hartlots (8-2) und einer seitlichen Position eines Endabschnitts des isolierenden Substrats (2) kleiner ist als eine Differenz (b) zwischen einer Position eines Endabschnitts (11 e-14e) des Lot-Fließwiderstands (11-14), der einem Endabschnitt des rückseitigen Lots (9-2) seitlich gegenübersteht, und der seitlichen Position des Endabschnitts des isolierenden Substrats (2), undeine Differenz (c) zwischen einer seitlichen Position eines Endabschnitts (8-1 e) des vorderseitigen Hartlots (8-1) und der seitlichen Position des Endabschnitts des isolierenden Substrats (2) kleiner ist als die Differenz (a) zwischen der seitlichen Position des Endabschnitts (8-2e) des rückseitigen Hartlots (8-2) und der seitlichen Position des Endabschnitts des isolierenden Substrats (2).

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Leistungshalbleitermodul, das Koronaentladungen unterdrückt, um die Isolationszuverlässigkeit zu verbessern.
  • 2. Beschreibung des Stands der Technik
  • Ein Stromwandler (Wandler, Wechselrichter), der mit einem Leistungshalbleitermodul ausgestattet ist, wird auf verschiedenen Gebieten wie Eisenbahn, Automobil, Industrie, Elektroenergie und soziale Infrastruktur eingesetzt. Ein Leistungshalbleitermodul, das für eine Hochspannung vorgesehen ist, erfordert eine hohe Isolationszuverlässigkeit.
  • Der Außenumfangsteil des Leistungshalbleitermoduls ist durch die Kriechfläche von Luft und einen Isolator isoliert, wobei ein Raumabstand und ein Kriechweg durch eine Norm (zum Beispiel IEC 60664) so definiert sind, dass in einer bestimmten Umgebung kein Kurzschluss oder keine Entladung verursacht wird.
  • Die Vergrößerung des Raumabstands und des Kriechwegs erschwert die Sicherung der Isolationseigenschaften in einem Modul, in dem ein Leistungshalbleiterchip, ein isolierendes Substrat und ein Bonddraht usw. in hoher Dichte montiert sind, wobei interne Montageelemente mit einem Isolierharz abgedichtet sind, um die Isolation zwischen den Elementen zu gewährleisten.
  • Als isolierendes Harzmaterial zur Abdichtung des Inneren des Moduls wird zum Beispiel in einem Leistungshalbleitermodul hoher Kapazität mit einem Nennstrom von 100 Ampere oder mehr allgemein ein weiches Harz wie ein Silikon-Gel verwendet.
  • Im Leistungshalbleitermodul sind ein Lot, eine Rückseitenelektrode, ein Hartlot, ein isolierendes Substrat und ein Halbleiterchip aufeinanderfolgend auf eine Metallbasis montiert und in einem Isoliergehäuse angeordnet. Das Isoliergehäuse ist mit einem Isolierharz gefüllt, das die Isolation zwischen den Elementen gewährleistet.
  • Hierbei ist ein Bereich zwischen dem isolierenden Substrat und der Metallbasis schmal, doch das Lot neigt dazu, die Oberfläche der Metallbasis zu benetzen und sich auszubreiten. Es tritt ein Lotfluss auf, der bewirken kann, dass zwischen dem isolierenden Substrat und dem Lot ein schmaler Hohlraum entsteht. Der Bereich zwischen dem isolierenden Substrat und der Metallbasis ist schmal, doch der Bereich zwischen dem isolierenden Substrat und dem Lot ist noch schmaler.
  • Aus diesem Grund wird der Bereich zwischen dem isolierenden Substrat und dem Lot nicht mit Isolierharz gefüllt, was die Bildung eines Hohlraums zu Folge haben kann. Im Hohlraum kann eine Koronaentladung auftreten.
  • Deshalb wird bei der in JP 2008- 207 207 A beschriebenen Technik die Oberseite einer Metallbasis mit einem Laser bestrahlt, um eine Metalloxidschicht zu bilden und dadurch den Lotfluss zu unterdrücken.
  • JP 2016- 195 224 A offenbart ein Leistungshalbleitermodul mit den Merkmalen im Oberbegriff des vorliegenden Anspruchs 1. Weitere herkömmliche Leistungshalbleitermodule sind in JP 2013- 201 289 A und JP 2005- 268 821 A beschrieben.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Bei der in JP 2008- 207 207 A beschriebenen Technik wird die Metalloxidschicht jedoch unter Berücksichtigung der Schwankung der Montagepositionsgenauigkeit (der Positionsgenauigkeit in der Richtung parallel zur Oberfläche des isolierenden Substrats) des isolierenden Substrats auf der Metallbasis an einer Position gebildet, die um eine vorbestimmte Entfernung von einer Position getrennt ist, die einem Montagebereich des isolierenden Substrats entspricht. Aus diesem Grund tritt bis zur Metalloxidschicht ein erheblicher Lotfluss auf, wodurch ein Bereich entsteht, der zwischen dem isolierenden Substrat und dem Lot eine schmale Weite hat, und in diesem Bereich mit schmaler Weite ein Hohlraum gebildet wird, der nicht mit dem Isolierharz gefüllt ist. In diesem Hohlraum kann nachteiligerweise eine Koronaentladung auftreten.
  • Die vorliegende Erfindung wurde im Anbetracht der oben beschriebenen Probleme des Stands der Technik ersonnen, und eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines Leistungshalbleitermoduls, das in der Lage ist, das Auftreten einer Koronaentladung zu unterdrücken, selbst wenn unter einem isolierenden Substrat ein Hohlraum gebildet wird, und das eine erhöhte Zuverlässigkeit aufweist.
  • Um die obige Aufgabe zu erreichen, ist die vorliegende Erfindung mit den Merkmalen gemäß Anspruch 1 konfiguriert.
  • Die vorliegende Erfindung ermöglicht die Bereitstellung eines Leistungshalbleitermoduls, das in der Lage ist, das Auftreten einer Koronaentladung zu unterdrücken, selbst wenn der Hohlraum unter dem isolierenden Substrat auftritt, und das eine erhöhte Isolierzuverlässigkeit aufweist.
  • Figurenliste
    • 1 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls gemäß Ausführungsform 1 darstellt;
    • 2 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls gemäß Ausführungsform 2 darstellt;
    • 3 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls gemäß Ausführungsform 3 darstellt;
    • 4 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls gemäß Ausführungsform 4 darstellt;
    • 5 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls gemäß Ausführungsform 5 darstellt;
    • 6 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls gemäß Ausführungsform 6 darstellt;
    • 7 stellt ein Leistungshalbleitermodul gemäß Ausführungsform 7 dar, die ein unter den Schutzbereich des vorliegenden Anspruchs 1 fallendes Ausführungsbeispiel ist;
    • 8 ist ein Diagramm, das den schematischen Aufbau eines Leistungshalbleitermoduls darstellt, auf welches die vorliegende Erfindung angewandt wurde; und
    • 9 ist ein Diagramm, das zum Vergleich mit der vorliegenden Erfindung das Konfigurationsbeispiel eines Leistungshalbleitermoduls darstellt, wenn die vorliegende Erfindung nicht angewandt wird.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Im Folgenden wird ein Leistungshalbleitermodul der vorliegenden Erfindung anhand der dargestellten Ausführungsformen beschrieben. In jeder der Ausführungsformen werden für gleiche Komponenten gleiche Bezugszeichen verwendet.
  • [Ausführungsformen]
  • [Ausführungsform 1]
  • 1 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls gemäß Ausführungsform 1 darstellt.
  • Bevor auf Ausführungsform 1 eingegangen wird, wird ein Leistungshalbleitermodul beschrieben, auf welches die vorliegende Erfindung angewandt wurde.
  • 8 ist ein Diagramm, das den schematischen Aufbau eines Leistungshalbleitermoduls darstellt, auf welches die vorliegende Erfindung angewandt wurde. In 8 umfasst das Leistungshalbleitermodul einen Leistungshalbleiterchip 1 wie z.B. einen Bipolartransistor mit isoliertem Gate (IGBT) oder einen Metalloxidhalbleiter (MOS), ein isolierendes Substrat 2, eine Metallbasis 3, einen Bonddraht 4, ein Isoliergehäuse 5 und ein Silikon-Gel 6 als isolierendes Vergussmaterial, usw.
  • Eine Vorderseitenelektrode 7-1 ist durch ein Hartlot 8-1 mit einer Seite des isolierenden Substrats 2 verbunden, und eine Rückseitenelektrode 7-2 ist durch ein Hartlot 8-2 mit der anderen Seite des isolierenden Substrats 2 verbunden. Der Leistungshalbleiterchip 1 ist durch ein Lot 9-1 mit der Vorderseitenelektrode 7-1 verbunden, und die Rückseitenelektrode 7-2 ist durch ein Lot 9-2 mit der Metallbasis 3 verbunden. Das Isoliergehäuse 5 ist durch einen Klebstoff mit dem Umfang der Metallbasis 3 verbunden, und das Silikon-Gel 6 ist im Isoliergehäuse 5 eingekapselt.
  • Als nächstes wird Ausführungsform 1 Bezug nehmend auf 1 beschrieben.
  • In 1 umfasst ein Leistungshalbleitermodul 300 von Ausführungsform 1 einen Leistungshalbleiterchip 1, ein isolierendes Substrat 2, eine Metallbasis 3, einen Bonddraht 4, ein Isoliergehäuse 5, ein Silikon-Gel 6 als isolierendes Vergussmaterial, und ein Lötresist 11. Eine Vorderseitenelektrode 7-1 ist durch ein vorderseitiges Hartlot 8-1 mit einer Oberseite des isolierenden Substrats 2 verbunden, und eine Rückseitenelektrode 7-2 ist durch ein rückseitiges Hartlot 8-2 mit der Unterseite (der anderen Seite) des isolierenden Substrats 2 verbunden. Der Leistungshalbleiterchip 1 ist durch ein vorderseitiges Lot 9-1 mit der Vorderseitenelektrode 7-1 verbunden, und die Metallbasis 3 ist durch ein Lot 9-2, das zwischen der Rückseitenelektrode 7-2 und der Metallbasis 3 angeordnet ist, mit der Seite der Rückseitenelektrode 7-2 verbunden, die dem isolierenden Substrat 2 entgegengesetzt ist.
  • Der Leistungshalbleiterchip 1 und die Vorderseitenelektrode 7-1 des isolierenden Substrats 2 sind durch den Bonddraht 4 verbunden, und das Isoliergehäuse 5 ist durch einen Klebstoff (nicht dargestellt) mit dem Umfang der Metallbasis 3 verbunden. Das Silikon-Gel 6 ist im Isoliergehäuse 5 eingekapselt. Das Isoliergehäuse 5 nimmt mindestens das isolierende Substrat 2, die Vorderseitenelektrode 7-1, die Rückseitenelektrode 7-2, den Leistungshalbleiterchip 1 und die Metallbasis 3 auf.
  • Das Lötresist 11 ist auf der Oberseite der Metallbasis 3 entlang des Außenumfangs eines Montagebereichs des isolierenden Substrats gebildet. Hier sind die Potenziale des Hartlots 8-2 und des Lots 9-2 beide ein GND-Potenzial (Erdpotenzial).
  • Ein Endabschnitt 8-2e des Hartlots 8-2 zum Verbinden des isolierenden Substrats 2 mit der Rückseitenelektrode 7-2 des isolierenden Substrats springt in Bezug auf einen Endabschnitt 11e des Lötresists 11 seitlich des rückseitigen Lots 9-2 (der auch der Endabschnitt des Lots 9-2 ist) in Richtung einer Seitenfläche 2e des isolierenden Substrats 2 (Richtung parallel zur Vorderseite (Rückseite) des isolierenden Substrats 2) vor.
  • Das heißt, wenn „a“ der Abstand zwischen dem Endabschnitt 8-2e des Hartlots 8-2 und der nach unten verlängerten Linie der Seitenfläche 2e des isolierenden Substrats 2 ist und „b“ der Abstand zwischen dem Endabschnitt 11e des Lötresists 11 seitlich des Lots 9-2 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist, wird die Lagebeziehung (a < b) erfüllt.
  • Mit anderen Worten, das isolierende Substrat 2, das Hartlot 8-2, die Rückseitenelektrode 7-2 und das Lot 9-2 sind in 1 in einer vertikalen Richtung gestapelt, und die Differenz a zwischen der seitlichen Position des Endabschnitts 8-2e des Hartlots 8-2 und der seitlichen Position des Endabschnitts (Seitenfläche 2e) des isolierenden Substrats 2 ist kleiner als die Differenz b zwischen der seitlichen Position des Endabschnitts 11e des Lots 9-2 und der seitlichen Position des Endabschnitts (Seitenfläche 2e) des isolierenden Substrats 2 (die Differenz a zwischen der seitlichen Position des Endabschnitts des rückseitigen Hartlots 8-2 und der seitlichen Position des Endabschnitts des isolierenden Substrats 2 ist kleiner als die Differenz b zwischen der seitlichen Position des Endabschnitts des Lötresists 11 als „Lot-Fließwiderstand“, der einem Endabschnitt des rückseitigen Lots 7-2 seitlich gegenübersteht, und der seitlichen Position des Endabschnitts des isolierenden Substrats 2).
  • Wenn das Lot 9-2 zum Verbinden der Rückseitenelektrode 7-2 des isolierenden Substrats 2 mit der Metallbasis 3 in Richtung der Seitenfläche des isolierenden Substrats 2 (links in 1) fließt und eine Stelle erreicht, an der das Lötresist 11 gebildet ist, wird der Fluss des Lots 9-2 unterdrückt. Der Endabschnitt 8-2e des Hartlots 8-2 springt in Bezug auf den Endabschnitt 11e des Lötresists 11 seitlich des Lots 9-2 in Richtung der Seitenfläche des isolierenden Substrats 2 vor, wobei der Endabschnitt 8-2e des Hartlots 8-2 auch in Bezug auf den Endabschnitt des Lots 9-2 in Richtung der Seitenfläche des isolierenden Substrats 2 vorspringt.
  • Der Bereich zwischen dem Lot 9-2 und dem isolierenden Substrat 2 hat eine schmale vertikale Weite, weshalb im Bereich zwischen dem Lot 9-2 und dem isolierenden Substrat 2 in der vertikalen Richtung ein Hohlraum 10 gebildet werden kann.
  • In der vorliegenden Erfindung sind der obere und der untere Teil des Hohlraums 10 dazu konfiguriert, zwischen dem Lot 9-2 und dem Hartlot 8-2 zu liegen, die das gleiche GND-Potenzial haben. Daher liegt am Hohlraum 10 keine Spannung an. Deshalb kann an dieser Stelle eine Koronaentladung unterdrückt werden, selbst wenn der Hohlraum 10 gebildet wird.
  • Wenn der Endabschnitt 11e des Lötresists 11 seitlich des Lots 9-2 in Bezug auf den Endabschnitt 8-2e des Hartlots 8-2 auf Seiten der Seitenfläche des isolierenden Substrats 2 in Richtung der Seitenfläche des isolierenden Substrats 2 vorspringt (a > b), kann im Gegensatz zu Ausführungsform 1 zwischen dem isolierenden Substrat 2 und dem Lot 9-2 ein Hohlraum auftreten, ohne dass das Hartlot 8-2 dazwischen angeordnet ist, was zu einer Koronaentladung im Hohlraum führen kann.
  • Die in 1 dargestellte Lagebeziehung zwischen dem Hartlot 8-2 und dem Lötresist 11 ist im Herstellungsprozess des Leistungshalbleitermoduls 300 einstellbar.
  • Wie oben beschrieben, wird gemäß Ausführungsform 1 die Position des Endabschnitts des Lots 9-2 durch das Lötresist 11 geregelt, und der Endabschnitt 8-2e des Hartlots 8-2 auf Seiten der Seitenfläche des isolierenden Substrats 2 liegt näher an der Seitenfläche des isolierenden Substrats 2 als der Endabschnitt des Lots 9-2 auf Seiten der Seitenfläche des isolierenden Substrats 2.
  • Selbst, wenn zwischen dem Hartlot 8-2 und dem Lot 9-2 ein Hohlraum auftritt, sind die Potenziale des Hartlots 8-2 und des Lots 9-2 daher beide ein Erdpotenzial, wodurch das Auftreten einer Koronaentladung unterdrückt werden kann.
  • Das heißt, es kann ein Leistungshalbleitermodul bereitgestellt werden, das in der Lage ist, das Auftreten einer Koronaentladung zu unterdrücken, selbst wenn der Hohlraum unter dem isolierenden Substrat auftritt, und das eine erhöhte Isolierzuverlässigkeit aufweist.
  • [Ausführungsform 2]
  • Als nächstes wird Ausführungsform 2 beschrieben.
  • 2 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls 400 von Ausführungsform 2 darstellt.
  • In 2 ist im Leistungshalbleitermodul 400 von Ausführungsform 2 im Vergleich zum Leistungshalbleitermodul 300 von Ausführungsform 1 ein Abschnitt, der den Lotfluss eines Lots 9-2 zur Verbindung einer Rückseitenelektrode 7-2 eines isolierenden Substrats mit einer Metallbasis 3 unterdrückt, nicht das Lötresist 11 von Ausführungsform 1, sondern eine Metalloxidschicht 12. Die anderen Konfigurationen in Ausführungsform 2 entsprechen im Wesentlichen denen von Ausführungsform 1.
  • Die Metalloxidschicht 12 ist auf der Oberseite der Metallbasis 3 gebildet und schließt den Außenumfangsbereich der verlängerten Linie der Seitenfläche eines isolierenden Substrats 2 ein. Als Grundmaterial der Metallbasis 3 wird AlSiC der Cu verwendet, und um die Lotbenetzbarkeit zu verbessern, ist das Grundmaterial der Metallbasis 3 zum Beispiel mit Ni und dergleichen plattiert. Ein Plattierungsmaterial wird zum Beispiel mit einem Laserstrahl bestrahlt, um das Plattierungsmaterial zu oxidieren, wodurch die Metalloxidschicht 12 gebildet wird.
  • Wie oben beschrieben, verbindet das Lot 9-2 die Rückseitenelektrode 7-2 des isolierenden Substrats 2 mit der Metallbasis 3. Bei der Herstellung des Leistungshalbleitermoduls 400 fließt das Lot 9-2 in Richtung der Seitenfläche des isolierenden Substrats 2 und erreicht eine Stelle, an welcher die Metalloxidschicht 12 gebildet ist, weshalb der Fluss des Lots 9-2 unterdrückt wird.
  • Ein Endabschnitt 8-2e des Hartlots 8-2 springt in Bezug auf einen Endabschnitt 12e der Metalloxidschicht 12 seitlich des rückseitigen Lots 9-2 in Richtung der Seitenfläche 2e des isolierenden Substrats 2 (Richtung parallel zur Vorderseite (Rückseite) des isolierenden Substrats 2) vor.
  • Das heißt, wenn „a“ der Abstand zwischen dem Endabschnitt 8-2e des Hartlots 8-2 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist und „b“ der Abstand zwischen dem Endabschnitt 12e der Metalloxidschicht 12 seitlich des Lots 9-2 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist, wird wie in Ausführungsform 1 die Lagebeziehung (a < b) erfüllt.
  • In einem Bereich zwischen dem Lot 9-2 und dem isolierenden Substrat 2 kann in einer vertikalen Richtung ein Hohlraum 10 entstehen. In Ausführungsform 2 sind der obere und der untere Teil des Hohlraums 10 wie in Ausführungsform 1 zwischen dem Lotmaterial 8-2 und dem Lot 9-2 angeordnet, die das gleiche GND-Potenzial aufweisen, weshalb keine Spannung an den Hohlraum 10 angelegt wird. Deshalb kann an dieser Stelle eine Koronaentladung unterdrückt werden, selbst wenn der Hohlraum 10 gebildet wird.
  • Wie oben beschrieben, kann gemäß Ausführungsform 2 die gleiche Wirkung erreicht werden wie in Ausführungsform 1, und die Metalloxidschicht 12 wird unter Verwendung des Laserstrahls gebildet, wodurch eine Wirkung erhalten wird, dass die Positionsgenauigkeit der Metalloxidschicht 12 erhöht wird.
  • [Ausführungsform 3]
  • Als nächstes wird Ausführungsform 3 beschrieben.
  • 3 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls 500 von Ausführungsform 3 darstellt.
  • In 3 ist im Leistungshalbleitermodul 500 von Ausführungsform 3 im Vergleich zum Leistungshalbleitermodul 300 von Ausführungsform 1 ein Abschnitt, der den Lotfluss eines Lots 9-2 zur Verbindung einer Rückseitenelektrode 7-2 eines isolierenden Substrats mit einer Metallbasis 3 unterdrückt, nicht das Lötresist 11 von Ausführungsform 1, sondern ein unplattierter Abschnitt 13. Die anderen Konfigurationen in Ausführungsform 3 entsprechen im Wesentlichen denen von Ausführungsform 1.
  • Wie oben beschrieben, wird AlSiC oder Cu als Grundmaterial der Metallbasis 3 verwendet, und um die Lotbenetzbarkeit zu verbessern, ist das Grundmaterial der Metallbasis 3 mit Ni und dergleichen plattiert. Der unplattierte Abschnitt 13 ist auf der Oberseite der Metallbasis 3 gebildet und schließt den Außenumfangsbereich der verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ein. Die Vorderseite des Metallbasis 3 ist plattiert und wird dann einer Behandlung zur Entfernung der Plattierung unterzogen, um den unplattierten Abschnitt 13 zu bilden.
  • Bei der Herstellung des Leistungshalbleitermoduls 500 fließt das Lot 9-2 in Richtung der Seitenfläche des isolierenden Substrats 2, wobei der unplattierte Abschnitt 13 eine schlechte Lotbenetzbarkeit aufweist, weshalb der Fluss des Lots 9-2 durch einen Endabschnitt 13e des unplattierten Abschnitts 13 unterdrückt wird.
  • Ein Endabschnitt 8-2e des Hartlots 8-2 springt in Bezug auf den Endabschnitt 13e des unplattierten Abschnitts 13 seitlich des Lots 9-2 in Richtung der Seitenfläche des isolierenden Substrats 2 (die Richtung parallel zur Vorderseite (Rückseite) des isolierenden Substrats 2) vor.
  • Das heißt, wenn „a“ der Abstand zwischen dem Endabschnitt 8-2e des Hartlots 8-2 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist und „b“ der Abstand zwischen dem Endabschnitt 13e des unplattierten Abschnitts 13 seitlich des Lots 9-2 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist, wird wie in Ausführungsform 1 die Lagebeziehung (a < b) erfüllt.
  • In einem Bereich zwischen dem Lot 9-2 und dem isolierenden Substrat 2 kann in einer vertikalen Richtung ein Hohlraum 10 entstehen. In Ausführungsform 3 sind der obere und der untere Teil des Hohlraums 10 wie in Ausführungsform 1 zwischen dem Lotmaterial 8-2 und dem Lot 9-2 angeordnet, die das gleiche GND-Potenzial aufweisen, weshalb keine Spannung an den Hohlraum 10 angelegt wird. Deshalb kann eine Koronaentladung an dieser Stelle unterdrückt werden, selbst wenn der Hohlraum 10 gebildet wird.
  • Wie oben beschrieben, kann gemäß Ausführungsform 3 die gleiche Wirkung erhalten werden wie in Ausführungsform 1.
  • [Ausführungsform 4]
  • Als nächstes wird Ausführungsform 4 beschrieben.
  • 4 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls 600 von Ausführungsform 4 darstellt.
  • In 4 ist im Leistungshalbleitermodul 600 von Ausführungsform 4 im Vergleich zum Leistungshalbleitermodul 300 von Ausführungsform 1 ein Abschnitt, der den Lotfluss eines Lots 9-2 zur Verbindung einer Rückseitenelektrode 7-2 eines isolierenden Substrats mit einer Metallbasis 3 unterdrückt, kein Lötresist 11, sondern ein vertiefter Abschnitt 14 der Metallbasis. Die anderen Konfigurationen in Ausführungsform 4 entsprechen im Wesentlichen denen von Ausführungsform 1. Der vertiefte Abschnitt 14 der Metallbasis kann durch mechanische Bearbeitung gebildet werden.
  • Der vertiefte Abschnitt 14 der Metallbasis ist auf der Oberseite der Metallbasis 3 gebildet und schließt den Außenumfangsbereich der verlängerten Linie der Seitenfläche eines isolierenden Substrats 2 ein. Bei der Herstellung des Leistungshalbleitermoduls 600 fließt das Lot 9-2 in Richtung der Seitenfläche des isolierenden Substrats 2, doch der Lotfluss wird durch den vertieften Abschnitt 14 der Metallbasis unterdrückt.
  • Ein Endabschnitt 8-2e des Hartlots 8-2 springt in Bezug auf einen Endabschnitt 14e des vertieften Abschnitts 14 der Metallbasis seitlich des rückseitigen Lots 9-2 in Richtung der Seitenfläche 2e des isolierenden Substrats 2 (die Richtung parallel zur Vorderseite (Rückseite) des isolierenden Substrats 2) vor.
  • Das heißt, wenn „a“ der Abstand zwischen dem Endabschnitt 8-2e des Hartlots 8-2 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist und „b“ der Abstand zwischen dem Endabschnitt 14e des vertieften Abschnitts 14 der Metallbasis und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist, wird wie in Ausführungsform 1 die Lagebeziehung (a < b) erfüllt.
  • Der Bereich zwischen dem Lot 9-2 und dem isolierenden Substrat 2 hat eine schmale Weite, weshalb in diesem Bereich ein Hohlraum 10 gebildet werden kann. In Ausführungsform 4 sind der obere und der untere Teil des Hohlraums 10 wie in Ausführungsform 1 zwischen dem Lotmaterial 8-2 und dem Lot 9-2 angeordnet, die das gleiche GND-Potenzial aufweisen, weshalb keine Spannung an den Hohlraum 10 angelegt wird. Deshalb kann an dieser Stelle eine Koronaentladung unterdrückt werden, selbst wenn der Hohlraum 10 gebildet wird.
  • [Ausführungsform 5]
  • Als nächstes wird Ausführungsform 5 beschrieben.
  • 5 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls von Ausführungsform 5 darstellt.
  • In 5 ist in einem Leistungshalbleitermodul 700 von Ausführungsform 5 auf der Oberseite einer Metallbasis 3 ein Lötresist 11 gebildet, wie in Ausführungsform 1. In Ausführungsform 5 ist der Endabschnitt einer Rückseitenelektrode 7-2 ein abgeschrägter Abschnitt 15, der sich in Bezug auf einen Endabschnitt 11e des Lötresists 11 in Richtung der Seitenfläche eines isolierenden Substrats 2 erstreckt.
  • In der Lagebeziehung zwischen einem Endabschnitt 8-2e des Hartlots 8-2 und dem Endabschnitt 11e des Lötresists 11 seitlich des Lots 9-2 ist a in Ausführungsform 5 kleiner als b, wie in Ausführungsform 1.
  • Der Bereich zwischen dem Lot 9-2 und dem isolierenden Substrat 2 weist eine schmale Weite auf, doch der Endabschnitt der Rückseitenelektrode 7-2 ist ein abgeschrägter Abschnitt 15 mit einer abgeschrägten Form, der leicht mit einem Isolierharz 6 gefüllt werden kann, wobei dennoch ein Hohlraum 10 gebildet werden kann. In Ausführungsform 5 sind der obere und der untere Teil des Hohlraums 10 zwischen dem abgeschrägten Abschnitt 15 der Rückseitenelektrode 7-2 und dem Lot 9-2 angeordnet, die das gleiche GND-Potenzial aufweisen, wodurch keine Spannung an den Hohlraum 10 angelegt wird.
  • Daher kann eine Koronaentladung im Hohlraum unterdrückt werden, selbst wenn der Hohlraum 10 gebildet wird, und in Ausführungsform 5 kann die gleiche Wirkung wie in Ausführungsform 1 erhalten werden.
  • Der konische Abschnitt 15 in Ausführungsform 5 kann auch auf der Rückseitenelektrode 7-2 in Ausführungsform 2 bis 4 gebildet sein.
  • [Ausführungsform 6]
  • Als nächstes wird Ausführungsform 6 beschrieben.
  • 6 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls 800 von Ausführungsform 6 darstellt.
  • In 6 wird im Leistungshalbleitermodul 800 von Ausführungsform 6 eine Leitpaste 16 auf der Rückseite eines isolierenden Substrats 2 aufgebracht, sodass die Leitpaste 16 zum Endabschnitt eines Hartlots 8-2 hinzugefügt wird. Wie bei Ausführungsform 1 wird auf einer Metallbasis 3 ein Lötresist 11 gebildet. Ein Endabschnitt 16e der Leitpaste 16 ist in Bezug auf einen Endabschnitt 11e des Lötresists 11 in Richtung der Seitenfläche des isolierenden Substrats 2 angeordnet.
  • Das heißt, wenn „a“ der Abstand zwischen einem Endabschnitt 16e der Leitpaste 16 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist und „b“ der Abstand zwischen dem Endabschnitt 11e des Lötresists 11 und der nach unten verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist, wird die Lagebeziehung (a < b) erfüllt.
  • Der Bereich zwischen einem Lot 9-2 und der Leitpaste 16 weist eine schmale Weite auf, weshalb in diesem Bereich ein Hohlraum 10 gebildet werden kann. Doch der obere und der untere Teil des Hohlraums 10 sind zwischen der Leitpaste 16 und dem Lot 9-2 angeordnet, die wie in Ausführungsform 1 das gleiche GND-Potenzial aufweisen, weshalb keine Spannung an den Hohlraum 10 angelegt wird.
  • Daher kann selbst, wenn der Hohlraum 10 gebildet wird, an dieser Stelle eine Koronaentladung unterdrückt werden, und in Ausführungsform 6 kann die gleiche Wirkung wie in Ausführungsform 1 erhalten werden.
  • Die Leitpaste 16 in Ausführungsform 6 ist auch auf die Ausführungsformen 2 bis 4 angewendbar.
  • [Ausführungsform 7]
  • Als nächstes wird Ausführungsform 7 beschrieben.
  • 7 ist ein Diagramm, das den Hauptteil eines Leistungshalbleitermoduls 900 gemäß Ausführungsform 7 darstellt, die ein unter den Schutzbereich des vorliegenden Anspruchs 1 fallendes Ausführungsbeispiel ist.
  • In 7 springt im Leistungshalbleitermodul 900 von Ausführungsform 7 im Vergleich zum Leistungshalbleitermodul 300 von Ausführungsform 1 ein Endabschnitt 8-1e eines Hartlots 8-1 zur Verbindung eines isolierenden Substrats 2 mit einer Vorderseitenelektrode 7-1 in Bezug auf die Position eines Endabschnitts 8-2e eines Hartlots 8-2 zur Verbindung des isolierenden Substrats 2 mit einer Rückseitenelektrode 7-2 in Richtung der Seitenfläche des isolierenden Substrats 2 vor. Die anderen Konfigurationen in Ausführungsform 7 entsprechen im Wesentlichen denen von Ausführungsform 1.
  • Wenn „c“ der Abstand zwischen dem Endabschnitt 8-1e des Hartlots 8-1 und der nach oben verlängerten Linie der Seitenfläche des isolierenden Substrats 2 ist, werden die Beziehungen c < a und a < b erfüllt (c < a < b). Das heißt, die Differenz c zwischen der seitlichen Position eines Endabschnitts 8-1e des vorderseitigen Hartlots 8-1 und der seitlichen Position des Endabschnitts 2e des isolierenden Substrats 2 ist kleiner als die Differenz zwischen der seitlichen Position des Endabschnitts 8-2e des rückseitigen Hartlots 8-2 und der seitlichen Position des Endabschnitts 2e des isolierenden Substrats 2.
  • Am Endabschnitt des Hartlots 8-1, das im Leistungshalbleitermodul 900 das isolierende Substrat 2 mit der Vorderseitenelektrode 7-1 des isolierenden Substrats verbindet, nimmt ein elektrisches Feld zu, wodurch ein dielektrischer Durchschlag dazu neigt, an dieser Stelle als Ausgangspunkt des dielektrischen Durchbruchs aufzutreten.
  • Das elektrische Feld an dieser Stelle kann reduziert werden, indem der Abstand zwischen dieser Stelle und der Erde (GND) vergrößert wird.
  • In Ausführungsform 7 wird der Abstand zwischen dem Endabschnitt 8-1e des Hartlots 8-1 und der Erde (GND) vergrößert, indem der Endabschnitt 8-2e des Hartlots 8-2 (Erdpotenzial) zur Mitte (linke Seite in 7) des isolierenden Substrats 2 hin verschoben wird, um das elektrische Feld an der Stelle zu mindern und dadurch den Isolierwiderstand zu verbessern.
  • Die Lagebeziehung zwischen dem Hartlot 8-2 und einem Lot 9-2 ist die gleiche wie in Ausführungsform 1, und der Endabschnitt 8-2e des Hartlots 8-2 springt in Bezug auf einen Endabschnitt 11e eines Lötresists 11 in Richtung der Seitenfläche des isolierenden Substrats 2 vor. Deshalb kann eine Koronaentladung an dieser Stelle unterdrückt werden, selbst wenn zwischen dem Lot 9-2 und dem isolierenden Substrat 2 ein Hohlraum 10 auftritt.
  • Die Konfiguration von Ausführungsform 7 ermöglicht die Bereitstellung des Leistungshalbleitermoduls 900, das eine erhöhte Isolierfähigkeit aufweist und die Koronaentladung in einem Hohlraum unter dem isolierenden Substrat unterdrückt.
  • (Vergleichsbeispiel)
  • 9 ist ein Diagramm, das zum Vergleich mit der vorliegenden Erfindung ein Konfigurationsbeispiel eines Leistungshalbleitermoduls 200 darstellt, wenn die vorliegende Erfindung nicht angewandt wird.
  • In 9 benetzt ein Lot 9-2 zur Verbindung einer Rückseitenelektrode 7-2 eines isolierenden Substrats 2 mit einer Metallbasis 3 die Metallbasis und breitet sich in Richtung der Seitenfläche des isolierenden Substrats 2 aus. Der Abstand zwischen dem isolierenden Substrat 2 und der Metallbasis 3 ist etwa 500 um schmal, und der Bereich zwischen dem isolierenden Substrat 2 und dem Lot 9-2 hat eine schmalere Weite.
  • Daher sind das isolierende Substrat 2 und das Lot 9-2 in der Nachbarschaft der Endabschnitte sowohl des isolierenden Substrats 2 als auch des Lots 9-2 einander gegenüberliegend angeordnet, und zwischen dem isolierenden Substrat 2 und dem Lot 9-2 ist kein Silikon-Gel 6 als Isolierharz vorhanden, wodurch ein Hohlraum 10 auftritt. Das Potenzial des Lots 9-2 ist ein Erdpotential, und das isolierende Substrat 2 ist kein Erdungssubstrat, weshalb im Hohlraum 10 eine Koronaentladung auftreten kann.
  • Dagegen kann, wie oben in Ausführungsform 1 bis 7 beschrieben, das Auftreten einer Koronaentladung im Hohlraum 10unterdrückt werden, selbst wenn der Hohlraum 10 zwischen dem Hartlot 8-2 und dem Lot 9-2 auftritt, da das Hartlot 8-2 und das Lot 9-2 beide ein Erdpotenzial aufweisen.
  • Das Lötresist 11, die Metalloxidschicht 12, der unplattierte Abschnitt 13 und der vertiefte Abschnitt 14 auf der Metallbasis können zusammenfassend als „Lot-Fließwiderstand“ bezeichnet werden.

Claims (5)

  1. Leistungshalbleitermodul (100; 900), umfassend: ein isolierendes Substrat (2); eine Vorderseitenelektrode (7-1) und eine Rückseitenelektrode (7-2), die jeweils durch ein zwischen der Vorderseitenelektrode (7-1) und dem isolierenden Substrat (2) angeordnetes vorderseitiges Hartlot (8-1) und ein zwischen der Rückseitenelektrode (7-2) und dem isolierenden Substrat (2) angeordnetes rückseitiges Hartlot (8-2) an einer Vorderseite und einer Rückseite des isolierenden Substrats (2) befestigt sind; einen Leistungshalbleiterchip (1), der durch ein zwischen dem Leistungshalbleiterchip (1) und der Vorderseitenelektrode (7-1) angeordnetes vorderseitiges Lot (9-1) mit der Vorderseitenelektrode (7-1) verbunden ist; ein rückseitiges Lot (9-2), das auf einer dem isolierenden Substrat (2) entgegengesetzten Seite der Rückseitenelektrode (7-2) gebildet ist; eine Metallbasis (3), auf welcher das rückseitige Lot (9-2) angeordnet ist, um die Rückseitenelektrode (7-2) mit dem zwischen der Metallbasis (3) und der Rückseitenelektrode (7-2) angeordneten rückseitigen Lot (9-2) zu befestigen; einen Lot-Fließwiderstand (11-14), der auf einer Fläche der Metallbasis (3) gebildet ist, auf welcher das rückseitige Lot (9-2) angeordnet ist; ein Isoliergehäuse (5), das mindestens das isolierende Substrat (2), die Vorderseitenelektrode (7-1), die Rückseitenelektrode (7-2), den Leistungshalbleiterchip (1) und die Metallbasis (3) aufnimmt; und ein Isolierharz (6), das in das Isoliergehäuse (5) gefüllt ist, wobei das isolierende Substrat (2), das vorderseitige Lot (9-1), die Vorderseitenelektrode (7-1), das rückseitige Hartlot (8-2), die Rückseitenelektrode (7-2) und das rückseitige Lot (9-2) in einer vertikalen Richtung gestapelt sind, dadurch gekennzeichnet, dass eine Differenz (a) zwischen einer seitlichen Position eines Endabschnitts (8-2e) des rückseitigen Hartlots (8-2) und einer seitlichen Position eines Endabschnitts des isolierenden Substrats (2) kleiner ist als eine Differenz (b) zwischen einer Position eines Endabschnitts (11 e-14e) des Lot-Fließwiderstands (11-14), der einem Endabschnitt des rückseitigen Lots (9-2) seitlich gegenübersteht, und der seitlichen Position des Endabschnitts des isolierenden Substrats (2), und eine Differenz (c) zwischen einer seitlichen Position eines Endabschnitts (8-1 e) des vorderseitigen Hartlots (8-1) und der seitlichen Position des Endabschnitts des isolierenden Substrats (2) kleiner ist als die Differenz (a) zwischen der seitlichen Position des Endabschnitts (8-2e) des rückseitigen Hartlots (8-2) und der seitlichen Position des Endabschnitts des isolierenden Substrats (2).
  2. Leistungshalbleitermodul (100; 900) nach Anspruch 1, wobei der Lot-Fließwiderstand (11-14) ein Lötresist (11) ist.
  3. Leistungshalbleitermodul (100; 900) nach Anspruch 1, wobei der Lot-Fließwiderstand (11-14) eine Metalloxidschicht (12) ist.
  4. Leistungshalbleitermodul (100; 900) nach Anspruch 1, wobei der Lot-Fließwiderstand (11-14) ein unplattierter Abschnitt (13) ist.
  5. Leistungshalbleitermodul (100; 900) nach Anspruch 1, wobei der Lot-Fließwiderstand (11-14) ein vertiefter Abschnitt (14) der Metallbasis (3) ist.
DE102018126311.2A 2017-10-27 2018-10-23 Leistungshalbleitermodul Active DE102018126311B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017207902A JP6898203B2 (ja) 2017-10-27 2017-10-27 パワー半導体モジュール
JP2017-207902 2017-10-27

Publications (2)

Publication Number Publication Date
DE102018126311A1 DE102018126311A1 (de) 2019-05-02
DE102018126311B4 true DE102018126311B4 (de) 2023-03-09

Family

ID=66138089

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018126311.2A Active DE102018126311B4 (de) 2017-10-27 2018-10-23 Leistungshalbleitermodul

Country Status (4)

Country Link
US (1) US10888941B2 (de)
JP (1) JP6898203B2 (de)
CN (1) CN109727932B (de)
DE (1) DE102018126311B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6965706B2 (ja) * 2017-11-29 2021-11-10 三菱電機株式会社 半導体モジュール、その製造方法及び電力変換装置
CN110556349B (zh) * 2019-09-29 2024-09-24 全球能源互联网研究院有限公司 功率型半导体器件封装结构
US20230275005A1 (en) * 2020-10-19 2023-08-31 Mitsubishi Electric Corporation Semiconductor device
CN115828699B (zh) 2022-12-19 2023-07-21 华中科技大学 功率半导体模块全生命周期结温预测方法、系统及终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268821A (ja) 2005-05-24 2005-09-29 Hitachi Metals Ltd セラミックス回路基板及びこれを用いたパワー半導体モジュール
JP2008207207A (ja) 2007-02-26 2008-09-11 Fuji Electric Device Technology Co Ltd 半田接合方法およびそれを用いた半導体装置の製造方法
JP2013201289A (ja) 2012-03-26 2013-10-03 Mitsubishi Electric Corp 半導体装置
JP2016195224A (ja) 2015-04-01 2016-11-17 富士電機株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3849381B2 (ja) * 1999-12-20 2006-11-22 株式会社日立製作所 絶縁回路基板の製造方法
JP4722415B2 (ja) * 2004-06-14 2011-07-13 三菱電機株式会社 半導体装置およびその製造方法
WO2007089599A2 (en) * 2006-01-31 2007-08-09 3M Innovative Properties Company Led illumination assembly with compliant foil construction
WO2008032365A1 (fr) * 2006-09-12 2008-03-20 Fujitsu Limited Dispositif électronique et procédé pour la fabrication de celui-ci
JP5117270B2 (ja) * 2008-04-25 2013-01-16 シャープ株式会社 配線基板、半導体装置、ならびに半導体装置の製造方法
EP2337070A1 (de) * 2009-12-17 2011-06-22 ABB Technology AG Elektronische Vorrichtung mit nichtlinearer resistiver Feldabstufung und Verfahren zu ihrer Herstellung
EP2727898B1 (de) * 2011-06-30 2017-02-01 Hitachi Metals, Ltd. Lötfüllmetall, lötfüllmetallpaste, keramisches schaltungssubstrat und keramisches schaltungsmastersubstrat
JP5588956B2 (ja) * 2011-11-30 2014-09-10 株式会社 日立パワーデバイス パワー半導体装置
JP6094413B2 (ja) * 2013-07-18 2017-03-15 三菱電機株式会社 半導体モジュール及びその製造方法
JP2017135144A (ja) * 2016-01-25 2017-08-03 三菱電機株式会社 半導体モジュール
JP6724449B2 (ja) * 2016-03-18 2020-07-15 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268821A (ja) 2005-05-24 2005-09-29 Hitachi Metals Ltd セラミックス回路基板及びこれを用いたパワー半導体モジュール
JP2008207207A (ja) 2007-02-26 2008-09-11 Fuji Electric Device Technology Co Ltd 半田接合方法およびそれを用いた半導体装置の製造方法
JP2013201289A (ja) 2012-03-26 2013-10-03 Mitsubishi Electric Corp 半導体装置
JP2016195224A (ja) 2015-04-01 2016-11-17 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
CN109727932B (zh) 2022-09-16
DE102018126311A1 (de) 2019-05-02
JP2019080014A (ja) 2019-05-23
US10888941B2 (en) 2021-01-12
CN109727932A (zh) 2019-05-07
US20190126374A1 (en) 2019-05-02
JP6898203B2 (ja) 2021-07-07

Similar Documents

Publication Publication Date Title
DE102018126311B4 (de) Leistungshalbleitermodul
DE102009033321B4 (de) Leistungshalbleitervorrichtung
DE102012219686B4 (de) Leistungsmodul mit geringer Streuinduktivität
DE102019112935B4 (de) Halbleitermodul
DE102014111252B4 (de) Elektronisches Bauteil und Verfahren
DE102015122259B4 (de) Halbleitervorrichtungen mit einer porösen Isolationsschicht
DE112014006352T5 (de) Leistungshalbleitermodul
DE112019000660T5 (de) Halbleitervorrichtung
DE112020006524T5 (de) Halbleitermodul
DE102008008141A1 (de) Leistungshalbleitermodul und Verfahren zu seiner Herstellung
DE102020000169A1 (de) Leistungshalbleitervorrichtungsgehäuse
DE102015103897B4 (de) Leitungsrahmen mit Kühlerplatte, Verfahren zur Herstellung eines Leitungsrahmens mit Kühlerplatte, Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE112015002272T5 (de) Sic leistungsmodule mit hohem strom und niedrigen schaltverlusten
DE102018212438A1 (de) Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung
DE112021002383B4 (de) Halbleitermodul
DE102014101712A1 (de) Halbleiterbauelement mit Umgehungsfunktionalität und Verfahren dafür
DE102017120747B4 (de) SMD-Gehäuse mit Oberseitenkühlung und Verfahren zu seiner Bereitstellung
DE102020122125A1 (de) Halbleitermodul
DE102019112936A1 (de) Halbleitermodul
DE69728648T2 (de) Halbleitervorrichtung mit hochfrequenz-bipolar-transistor auf einem isolierenden substrat
DE102020109692A1 (de) Quad-gehäuse mit an anschlüssen an der oberseite eines halbleiterchips angebrachten leitenden clips
DE102015108253B4 (de) Elektronisches Modul und Verfahren zum Herstellen desselben
DE102018213397B4 (de) Halbleitervorrichtung
DE102018107094B4 (de) Multi-Package-Oberseitenkühlung und Verfahren zu deren Herstellung
DE102019112934A1 (de) Halbleitermodul

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final