[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE102017126853B4 - Halbleitervorrichtung mit Puffergebiet - Google Patents

Halbleitervorrichtung mit Puffergebiet Download PDF

Info

Publication number
DE102017126853B4
DE102017126853B4 DE102017126853.7A DE102017126853A DE102017126853B4 DE 102017126853 B4 DE102017126853 B4 DE 102017126853B4 DE 102017126853 A DE102017126853 A DE 102017126853A DE 102017126853 B4 DE102017126853 B4 DE 102017126853B4
Authority
DE
Germany
Prior art keywords
region
doping concentration
semiconductor device
area
drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017126853.7A
Other languages
English (en)
Other versions
DE102017126853A1 (de
Inventor
Katarzyna Kowalik-Seidl
Markus Schmitt
Richard Hensch
Ayad Abdul-Hak
Olaf Fiedler
Daniel Kai Simon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Dresden & Co Kg De GmbH
Original Assignee
Infineon Technologies Dresden GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Dresden GmbH and Co KG filed Critical Infineon Technologies Dresden GmbH and Co KG
Priority to DE102017126853.7A priority Critical patent/DE102017126853B4/de
Priority to KR1020180139742A priority patent/KR102502093B1/ko
Priority to US16/191,088 priority patent/US10692970B2/en
Priority to CN201811358626.4A priority patent/CN109786464B/zh
Publication of DE102017126853A1 publication Critical patent/DE102017126853A1/de
Application granted granted Critical
Publication of DE102017126853B4 publication Critical patent/DE102017126853B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Halbleitervorrichtung, umfassend:
einen Halbleiterkörper (100), umfassend:
ein Draingebiet (135) eines ersten Leitungstyps,
ein Driftgebiet (134) des ersten Leitungstyps, wobei das Driftgebiet (134) eine niedrigere Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets (135) aufweist,
ein Puffergebiet (150) des ersten Leitungstyps, das zwischen dem Driftgebiet (134) und dem Draingebiet (135) angeordnet ist,
ein Sourcegebiet (131) des ersten Leitungstyps,
ein Bodygebiet (132) eines zweiten Leitungstyps, wobei das Bodygebiet (132) zwischen dem Sourcegebiet (131) und dem Driftgebiet (134) angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet (131) und einen zweiten pn-Übergang mit dem Driftgebiet (134) bildet, und
ein Ladungskompensationsgebiet (133) des zweiten Leitungstyps, wobei sich das Ladungskompensationsgebiet (133) von dem Bodygebiet (132) zu dem Puffergebiet (150) hin erstreckt;
eine Sourcemetallisierung (145) in ohmschem Kontakt mit dem Sourcegebiet (131); und
eine Drainmetallisierung (146) in ohmschem Kontakt mit dem Draingebiet (135);
wobei das Puffergebiet (150) Folgendes umfasst:
wenigstens ein unteres Teilgebiet (153), das an das Draingebiet (135) angrenzt, wobei das untere Teilgebiet (153) eine Dotierungskonzentration aufweist, die in einem Bereich von 5×1016 cm-3 bis 8×1017 cm-3 liegt,
ein oberes Teilgebiet (151), das an das Driftgebiet (134) angrenzt, wobei das obere Teilgebiet (151) eine Dotierungskonzentration aufweist, die in einem Bereich von 1×1015 cm-3 bis 1×1016 cm-3 liegt, und
ein mittleres Teilgebiet (152), das zwischen dem unteren Teilgebiet (153) und dem oberen Teilgebiet (151) angeordnet ist, wobei das mittlere Teilgebiet (152) eine Dotierungskonzentration aufweist, die in einem Bereich von 5×1015 cm-3 bis 5×1016 cm-3 liegt.

Description

  • Technisches Gebiet
  • Hier beschriebene Ausführungsformen betreffen Halbleitervorrichtungen mit einem Puffergebiet, insbesondere Superjunction(Superübergang)-Halbleitervorrichtungen mit einem Puffergebiet, das wenigstens drei Teilgebiete mit unterschiedlicher Dotierungskonzentration aufweist.
  • Hintergrund
  • Anspruchsvolle Anforderungen an die Zuverlässigkeit von Halbleitern in Automobilanwendungen sind die treibende Kraft für die Entwicklung neuer Leistungs-MOSFET-Technologien. Die Elektronik in einem Fahrzeug hat ohne Ausfall über 15 Jahre unter rauen Außenbedingungen zu arbeiten. Weite Temperaturbereiche (-40 °C bis zu 150 °C) und eine starke Aussetzung gegenüber kosmischer Strahlung (CR: Cosmic Radiation) in höheren Höhenlagen fordern die Entwicklung heraus.
  • Angepasste Bauelementdesigns können eine MOSFET-Robustheit und - Zuverlässigkeit verbessern. Jedoch führt eine verbesserte Zuverlässigkeit durch Anpassen der Bauelementdesigns oft zu einer Verschlechterung wichtiger elektrischer Parameter der Vorrichtung oder kann eine inakzeptable Zunahme der Produktionskosten verursachen.
  • In Anbetracht von diesem gibt es einen Bedarf an Verbesserung.
  • Kurzdarstellung
  • Gemäß einer Ausführungsform beinhaltet eine Halbleitervorrichtung einen Halbleiterkörper, der Folgendes aufweist: ein Draingebiet eines ersten Leitungstyps, ein Driftgebiet des ersten Leitungstyps mit einer niedrigeren Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets, ein Puffergebiet des ersten Leitungstyps, das zwischen dem Driftgebiet und dem Draingebiet angeordnet ist, ein Sourcegebiet des ersten Leitungstyps, ein Bodygebiet eines zweiten Leitungstyps, wobei das Bodygebiet zwischen dem Sourcegebiet und dem Driftgebiet angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet und einen zweiten pn-Übergang mit dem Driftgebiet bildet, und ein Ladungskompensationsgebiet des zweiten Leitungstyps, wobei sich das Ladungskompensationsgebiet von dem Bodygebiet zu dem Puffergebiet hin erstreckt. Die Halbleitervorrichtung beinhaltet ferner eine Sourcemetallisierung in ohmschem Kontakt mit dem Sourcegebiet und eine Drainmetallisierung in ohmschem Kontakt mit dem Draingebiet. Das Puffergebiet beinhaltet wenigstens ein unteres Teilgebiet, das an das Draingebiet angrenzt, wobei das untere Teilgebiet eine Dotierungskonzentration in einem Bereich von 5×1016 cm-3 bis 8×1017 cm-3 aufweist, ein oberes Teilgebiet, das an das Driftgebiet angrenzt, wobei das obere Teilgebiet eine Dotierungskonzentration in einem Bereich von 1×1015 cm-3 ist bis 1×1016 cm-3 aufweist, und ein mittleres Teilgebiet, das zwischen dem unteren Teilgebiet und dem oberen Teilgebiet angeordnet ist, wobei das mittlere Teilgebiet eine Dotierungskonzentration in einem Bereich von 5×1015 cm-3 bis 5×1016 cm-3 ist, aufweist.
  • Gemäß einer weiteren Ausführungsform beinhaltet eine Halbleitervorrichtung einen Halbleiterkörper mit Folgendem: einem Draingebiet eines ersten Leitungstyps; einem Driftgebiet des ersten Leitungstyps und mit einer niedrigeren Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets; einem Puffergebiet des ersten Leitungstyps, das zwischen dem Driftgebiet und dem Draingebiet angeordnet ist; einem Sourcegebiet des ersten Leitungstyps; einem Bodygebiet eines zweiten Leitungstyps, das zwischen dem Sourcegebiet und dem Driftgebiet angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet und einen zweiten pn-Übergang mit dem Driftgebiet bildet; und einem Ladungskompensationsgebiet des zweiten Leitungstyps und Gebiet, das sich von dem Bodygebiet zu dem Puffergebiet hin erstreckt. Die Halbleitervorrichtung beinhaltet ferner eine Sourcemetallisierung in ohmschem Kontakt mit dem Sourcegebiet und eine Drainmetallisierung in ohmschem Kontakt mit dem Draingebiet. Das Puffergebiet beinhaltet wenigstens ein unteres Teilgebiet, das an das Draingebiet angrenzt, wobei das untere Teilgebiet eine Dicke in einem Bereich von 3 µm bis 12 µm aufweist und eine niedrigere Dotierungskonzentration als die Dotierungskonzentration des Draingebiets aufweist, ein oberes Teilgebiet, das an das Driftgebiet angrenzt, wobei das obere Teilgebiet eine Dicke in einem Bereich von 3 µm bis 10 µm aufweist, und ein mittleres Teilgebiet, das zwischen dem unteren Teilgebiet und dem oberen Teilgebiet angeordnet ist, wobei das mittlere Teilgebiet eine Dicke in einem Bereich von 8 µm bis 20 µm aufweist und eine niedrigere Dotierungskonzentration als die Dotierungskonzentration des unteren Teilgebiets und höher als die Dotierungskonzentration des oberen Teilgebiets aufweist.
  • Gemäß einem Beispiel beinhaltet eine Halbleitervorrichtung einen Halbleiterkörper mit Folgendem: einem Draingebiet eines ersten Leitungstyps; einem Driftgebiet des ersten Leitungstyps und mit einer niedrigeren Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets; einem Puffergebiet des ersten Leitungstyps, das zwischen dem Driftgebiet und dem Draingebiet angeordnet ist und eine obere Grenzfläche mit dem Driftgebiet und eine untere Grenzfläche mit dem Draingebiet bildet; ein Sourcegebiet des ersten Leitungstyps; einem Bodygebiet eines zweiten Leitungstyps, das zwischen dem Sourcegebiet und dem Driftgebiet angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet und einen zweiten pn-Übergang mit dem Driftgebiet bildet; und einem Ladungskompensationsgebiet des zweiten Leitungstyps, das sich von dem Bodygebiet zu dem Puffergebiet hin erstreckt. Die Halbleitervorrichtung beinhaltet ferner eine Sourcemetallisierung in ohmschem Kontakt mit dem Sourcegebiet und eine Drainmetallisierung in ohmschem Kontakt mit dem Draingebiet. Das Puffergebiet weist eine Dicke, die gleich oder größer als 14 µm ist und gleich oder kleiner als 42 µm ist, auf, wobei das Puffergebiet eine Dotierungskonzentration aufweist, die monoton von der oberen Grenzfläche zu der unteren Grenzfläche zunimmt.
  • Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Figurenliste
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf eine Veranschaulichung der Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:
    • 1 veranschaulicht eine Halbleitervorrichtung gemäß einer Ausführungsform.
    • 2A und 2B veranschaulichen unterschiedliche Zellenlayouts gemäß verschiedenen Ausführungsformen.
    • 3 veranschaulicht eine Draufsicht einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 4 veranschaulicht eine Halbleitervorrichtung gemäß einer Ausführungsform.
    • 5A veranschaulicht die I-V-Kennlinie (Strom-Spannung-Kennlinie) einer gewöhnlichen Halbleitervorrichtung und 5B veranschaulicht die I-V-Kennlinie einer Halbleitervorrichtung gemäß einer Ausführungsform.
    • 6A veranschaulicht die elektrische Feldverteilung entlang des pn-Übergangs des Ladungskompensationsgebiets in einer vertikalen Richtung unter nichtleitenden Bedingungen bei einer gegebenen Sperrspannung.
    • 6B veranschaulicht die elektrische Feldverteilung entlang des pn-Übergangs des Ladungskompensationsgebiets in einer vertikalen Richtung unter nichtleitenden Bedingungen und der gegebenen Sperrspannung wie in 6A, aber unter dem Einfluss eines zusätzlichen Streamers.
    • 7 veranschaulicht den spezifischen Widerstand Ron·A als eine Funktion von Ausfälle pro Zeit (FIT: Failure in Time).
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezielle Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie, wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“, „lateral“, „vertikal“, „unter“, „unterhalb“, „unterer“, „über“, „oberer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und der Schutzumfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert. Die beschriebenen Ausführungsformen verwenden eine spezifische Sprache, die nicht als den Schutzumfang der angehängten Ansprüche beschränkend ausgelegt werden soll.
  • Wie hier verwendet, sind die Begriffe „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein angegebener Elemente oder Merkmale anzeigen, die aber zusätzliche Elemente oder Merkmale nicht ausschließen. Es wird beabsichtigt, dass die Artikel „ein“, „eine“, „einer“ und „der/die/das“ sowohl den Plural als auch den Singular beinhalten, es sei denn, dass der Zusammenhang eindeutig etwas anderes angibt.
  • In dieser Beschreibung wird eine zweite Oberfläche eines Halbleitersubstrats oder eines Halbleiterkörpers als durch die untere oder Rückseitenoberfläche gebildet betrachtet, während eine erste Oberfläche als durch die obere, vordere oder Hauptoberfläche des Halbleitersubstrats bzw. des Halbleiterkörpers gebildet betrachtet wird. Die Begriffe „oberhalb“ und „unterhalb“, wie sie in dieser Beschreibung verwendet werden, beschreiben daher eine relative Lage eines strukturellen Merkmals gegenüber einem anderen strukturellen Merkmal unter Berücksichtigung dieser Orientierung.
  • Die Ausdrücke „elektrische Verbindung“ und „elektrisch verbunden“ beschreiben eine ohmsche Verbindung zwischen zwei Elementen.
  • Bei den vorliegenden Ausführungsformen ist der erste Leitungstyp (Leitfähigkeitstyp) ein n-Typ, während der zweite Leitungstyp ein p-Typ ist, ohne darauf beschränkt zu sein.
  • 1 veranschaulicht eine Halbleitervorrichtung (Halbleiterbauelement) gemäß einer Ausführungsform. Die Halbleitervorrichtung kann einen Halbleiterkörper 100 mit einer ersten Seite 111 und einer zweiten Seite 112, die der ersten Seite 111 gegenüberliegt, beinhalten. Die erste Seite 111 kann als Hauptseite der Halbleitervorrichtung betrachtet werden. Der Halbleiterkörper 100 kann ein Halbleitersubstrat 110 und eine epitaktische Schicht 120, die auf dem Halbleitersubstrat 110 gebildet ist, beinhalten. Eine freigelegte Oberfläche des Halbleitersubstrats 110 kann die zweite Seite 112 des Halbleiterkörpers 100 bilden. Eine freigelegte Seite der epitaktischen Schicht 120 kann die erste Seite 111 des Halbleiterkörpers 100 bilden.
  • Der Halbleiterkörper 100 kann aus einem beliebigen Halbleitermaterial gefertigt werden, das zum Herstellen von Halbleiterkomponenten geeignet ist. Typische Beispiele für ein solches Material beinhalten unter anderem elementare Halbleitermaterialien, wie etwa Silicium (Si), und binäre III-V-Halbleitermaterialien, wie etwa Galliumnitrid (GaN). Für Leistungshalbleiteranwendungen werden zurzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Bei der vorliegenden Ausführungsform ist das Halbleitersubstrat Si.
  • Gemäß einer Ausführungsform ist die Halbleitervorrichtung eine Leistungshalbleitervorrichtung, insbesondere ein unipolarer Feldeffekttransistor, wie etwa ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET: Metal Oxide Semiconductor Field Effect Transistor).
  • Das Halbleitersubstrat 110 kann ein Draingebiet 135 der Halbleitervorrichtung bilden oder beinhalten. Das Draingebiet 135 kann zum Beispiel ein stark dotiertes Gebiet eines ersten Leitungstyps sein. Gemäß einer Ausführungsform weist das Draingebiet 135 eine Dotierungskonzentration höher als 8×1017 cm-3, speziell gleich oder höher als 1×1018 cm-3 und spezieller gleich oder höher als 1×1019 cm-3 auf.
  • Die epitaktische Schicht 120 kann ein Puffergebiet 150 beinhalten, das sich in direktem Kontakt mit dem Draingebiet 135 befinden kann, das in dem Halbleitersubstrat 110 gebildet ist. Das Puffergebiet 150 kann vollständig innerhalb der epitaktischen Schicht 120 gebildet sein und kann sich zu der Grenzfläche zwischen der epitaktischen Schicht 120 und dem Halbleitersubstrat 100 erstrecken.
  • Das Puffergebiet 150 kann als ein einziges großes Dotierungsgebiet gebildet sein, das sich in lateraler Richtung kontinuierlich erstreckt, ohne durch Dotierungsgebiete von entgegengesetztem Leitungstyp unterbrochen zu werden. Die Dotierungskonzentration des Puffergebiets 150 kann in lateraler Richtung konstant sein.
  • Gemäß einer Ausführungsform ist das Puffergebiet 150 von dem ersten Leitungstyp und kann eine stufenweise abfallende Dotierungskonzentration von dem Draingebiet 135 in Richtung zu der ersten Seite 111 des Halbleiterkörpers 110 aufweisen, d. h., die Dotierungskonzentration ändert sich in vertikaler Richtung.
  • Die epitaktische Schicht 120 kann auch ein Bodygebiet 132 eines zweiten Leitungstyps, der zu dem ersten Leitungstyp entgegengesetzt ist, ein Sourcegebiet 131 des ersten Leitungstyps und ein Ladungskompensationsgebiet 133 des zweiten Leitungstyps beinhalten. Das Ladungskompensationsgebiet 133 ist unterhalb des Bodygebiets 132 als eine Erweiterung des Bodygebiets 133 zu dem Draingebiet 135 hin gebildet. Das Bodygebiet 132 und das Ladungskompensationsgebiet 133 befinden sich in ohmscher Verbindung und bilden zusammen ein gemeinsames Dotierungsgebiet des zweiten Leitungstyps.
  • Ein erster pn-Übergang ist zwischen dem Bodygebiet 132 und dem Sourcegebiet 131 gebildet. Ein zweiter pn-Übergang ist zwischen dem Bodygebiet 132 und Ladungskompensationsgebiet 133 und dem Driftgebiet 134 gebildet. Der zweite pn-Übergang kann als einen ersten Teil zwischen dem Bodygebiet 132 und dem Driftgebiet 134 und einen zweiten Teil zwischen dem Ladungskompensationsgebiet 133 und dem Driftgebiet 134 aufweisend beschrieben werden.
  • 1 veranschaulicht eine Halbleitervorrichtung mit mehreren Transistorzellen. Jede Transistorzelle C, die zwischen den zwei vertikal verlaufenden gestrichelten Linien A und A' angeordnet ist, beinhaltet ein Sourcegebiet 131, ein Bodygebiet 132, ein Ladungskompensationsgebiet 133, ein Driftgebiet 134, ein Puffergebiet 150 und ein Draingebiet 135. Eine Transistorzelle C kann als eine funktionale Transistoreinheit mit einem einzigen kontinuierlichen und verbundenen Kanalgebiet 138 definiert sein. Ein Kanalgebiet 138 ist ein Gebiet innerhalb des Bodygebiets 132 neben dem Gatedielektrikum 141 und der Gateelektrode 142, dessen Leitfähigkeit unter dem Einfluss des elektrischen Feldes, das zwischen der Gateelektrode 142 und dem Bodygebiet 132 erzeugt wird, geändert werden kann. In Abhängigkeit von der Spannung, die zwischen der Gateelektrode 142 und dem Bodygebiet 132 angelegt wird, ändert sich die Leitfähigkeit des Kanalgebiets 138 von der zweiten Leitfähigkeit zu der ersten Leitfähigkeit, was zu einem Kurzschließen des ersten und des zweiten pn-Übergangs führt.
  • Die Transistorzellen C weisen bei Betrachtung in Ebenenprojektion auf die erste Seite 111 des Halbleiterkörpers 100 ein unterschiedliches Layout auf. 2A und 2B veranschaulichen zwei Beispiele für unterschiedliche Zellenlayouts. 2A zeigt eine sogenannte Streifengestaltung mit alternierenden Streifen des Ladungskompensationsgebiets 133 und der Driftgebiete 134. Zur einfacheren Veranschaulichung sind nur die Ladungskompensationsgebiete 133 und die Driftgebiete 134 gezeigt. 2B zeigt ein Layout mit mehreren inselartigen Ladungskompensationsgebieten 133, die bei Betrachtung in Ebenenprojektion auf die erste Seite 111 zum Beispiel in Spalten und Zeilen, in diagonal verlaufenden Spalten oder in einer hexagonalen Anordnung angeordnet sein können. Die in 2B gezeigten Ladungskompensationsgebiete 133 weisen bei Betrachtung in Ebenenprojektion auf die erste Seite 111 des Halbleiterkörpers 110 eine äußere kreisförmige Form auf. Die Ladungskompensationsgebiete 133 können jedoch auch eine quadratartige Form oder eine hexagonale Form oder eine längliche rechteckige Form aufweisen. Bei Betrachtung in einem vertikalen Querschnitt kann jede Transistorzelle ein Layout aufweisen, wie zwischen den zwei vertikal verlaufenden gestrichelten Linien AA' veranschaulicht, die in 1 veranschaulicht sind, ohne darauf beschränkt zu sein. Die Position des jeweiligen Querschnitts zwischen den Linien AA' ist in 2A bzw. 2B angegeben.
  • Die Ladungskompensationsgebiete 133 können bei Betrachtung auf der ersten Seite 111 eine Streifenform aufweisen und sich parallel zu oder alternierend mit dem Driftgebiet 134 erstrecken. Jedes Ladungskompensationsgebiet 133 kann bei Betrachtung in einem vertikalen Querschnitt auch eine säulenartige Form aufweisen. In einem vertikalen Querschnitt durch die Halbleitervorrichtung alternieren Ladungskompensationsgebiete 133 mit Driftgebieten 134. Die Dotierungsbeziehungen der Ladungskompensationsgebiete 133 und der Driftgebiete 134 sind so aneinander angepasst, dass unter Rückwärtsbetriebsbedingungen beide Gebiete verarmt sind. Dies verbessert die Sperrfähigkeiten der Halbleitervorrichtung, während ermöglicht wird, die Dotierungskonzentration des Driftgebiets 134 zu erhöhen, was zu einem niedrigeren spezifischen Einschaltwiderstand Ron·A führt.
  • Der spezifische Einschaltwiderstand Ron·A ist als das Produkt zwischen dem Einschaltwiderstand Ron und der Fläche A des aktiven Bereichs der Halbleitervorrichtung definiert. Der Einschaltwiderstand Ron wird oft als Drain-zu-Source-Einschaltwiderstand RDS(on) bezeichnet. Im Folgenden wird nur der Einschaltwiderstand Ron verwendet. Der aktive Bereich der Halbleitervorrichtung ist der Bereich, der tatsächlich den Laststrom führt. Leistungshalbleitervorrichtungen beinhalten einen aktiven Bereich, der lateral durch einen sogenannten Peripheriebereich oder ein Randabschlussgebiet umgeben wird. 3 veranschaulicht eine schematische Ansicht auf einen Halbleiterchip, in dem eine Vorrichtung, wie etwa eine Leistungsvorrichtung, integriert ist. Der aktive Bereich ist durch 162 bezeichnet und der Peripheriebereich ist durch 161 bezeichnet. Der Peripheriebereich oder der Randabschlussbereich 161 trägt nicht zu dem Stromfluss durch die Halbleitervorrichtung bei. Der Hauptzweck des Randabschlussgebiets besteht darin, das elektrische Feld an dem Außenrand der Halbleitervorrichtung auf eine kontrollierte Art abzubauen.
  • Das Ladungskompensationsgebiet 133 und das Driftgebiet 134, das an das Ladungskompensationsgebiet 133 angrenzt, bilden zusammen eine Ladungskompensationsstruktur 121. Halbleitervorrichtungen mit Ladungskompensationsstrukturen 121 werden aufgrund des vergrößerten zweiten pn-Übergangs zwischen dem Ladungskompensationsgebiet 133 und dem Driftgebiet 134 auch als Superjunction-Vorrichtungen bezeichnet. Die alternierende Anordnung von Ladungskompensationsgebieten 133 und Driftgebieten 134 liefert eine verbesserte Verarmung der Driftgebiete 134.
  • Aufgrund der alternierenden Anordnung der Ladungskompensationsgebiete 133 und der Driftgebiete 134, bei Betrachtung in einem vertikalen Querschnitt, werden die Ladungskompensationsgebiete 133 auch als p-Säulen bezeichnet und werden die Driftgebiete 134 als n-Säulen bezeichnet.
  • Die Ladungskompensationsgebiete 133 und die Driftgebiete 134 können durch stufenweise Abscheidung epitaktischer Teilschichten, gefolgt von einer Implantation von Dotierungsstoffen in jede epitaktische Teilschicht nach jedem Abscheidungsschritt gebildet werden. Die implantierten Dotierungsstoffe werden durch eine Wärmebehandlung in die jeweiligen epitaktischen Teilschichten diffundiert, um die sich vertikal erstreckenden Ladungskompensationsgebiete 133 und die sich vertikal erstreckenden Driftgebiete 134 zu bilden.
  • Das Driftgebiet oder die Driftgebiete 134 sind so definiert, dass sie der Bereich sind, der lateral zwischen den Ladungskompensationsgebieten 133 angeordnet ist. Die untere Grenze der Driftgebiete 134 sowie der Ladungskompensationsgebiete 133 kann durch die untere Ebene oder das untere Ende des zweiten pn-Übergangs definiert werden, so dass sich die Driftgebiete 134 so tief wie die Ladungskompensationsgebiete 133, aber nicht tiefer als die Ladungskompensationsgebiete 133 erstrecken. Sowohl die Ladungskompensationsgebiete 133 als auch die Driftgebiete 134 erstrecken sich in vertikaler Richtung zu der gleichen Tiefe relativ zu der ersten Seite 111. Unter Bezugnahme auf 1 ist die untere Grenze der Driftgebiete 134 und der Ladungskompensationsgebiete 133 die virtuelle Linie 155, die auch eine Grenzfläche zwischen den Driftgebieten 134 und dem Puffergebiet 150 definiert.
  • Das Puffergebiet 150 beinhaltet gemäß einer Ausführungsform wenigstens ein unteres Teilgebiet 153, das an das Draingebiet 135 angrenzt, ein oberes Teilgebiet 151, das an das Driftgebiet 134 angrenzt, und ein mittleres Teilgebiet 152, das zwischen dem unteren Teilgebiet 153 und dem oberen Teilgebiet 151 angeordnet ist. Das Puffergebiet 150 kann wenigstens drei Teilgebiete unterschiedlicher Dotierungskonzentration aufweisen, wobei die Dotierungskonzentration von dem Draingebiet 135 zu dem Driftgebiet 134 abnimmt.
  • Gemäß einer Ausführungsform weist das untere Teilgebiet 153 eine Dotierungskonzentration in einem Bereich von 5×1016 cm-3 bis 8×1017 cm-3 auf. Das obere Teilgebiet 152 kann eine Dotierungskonzentration in einem Bereich von 1×1015 cm-3 bis 1×1016 cm-3 aufweisen und das mittlere Teilgebiet 152 kann eine Dotierungskonzentration in einem Bereich von 5×1015 cm-3 bis 5×1016 cm-3 aufweisen.
  • Die Halbleitervorrichtung beinhaltet ferner eine Sourcemetallisierung 145, die sich durch jeweilige Sourcekontakte 144 in elektrischem (ohmschem) Kontakt mit den Sourcegebieten 131 befindet. Die Sourcekontakte 144 können auch elektrisch die Bodygebiete 132 kontaktieren, so dass sich die Sourcegebiete 131 und die Bodygebiete 132 während des Betriebs der Halbleitervorrichtung im Grunde auf dem gleichen elektrischen Potential befinden. Eine Isolationsschicht 143 isoliert die Gateelektroden 142 elektrisch von der Sourcemetallisierung 145 und den Sourcekontakten 144. Die Isolationsschicht 143 bedeckt die Gateelektroden 142. Die Sourcekontakte 144 erstrecken sich durch die leitfähige Schicht 143. Die Sourcemetallisierung 145 ist auf der Isolationsschicht 143 ausgebildet. Um den Widerstand zu verringern, ist die Sourcemetallisierung 145 typischerweise aus einem Metall oder einer Metalllegierung, das bzw. die zum Beispiel Aluminium und/oder Kupfer enthält, gebildet.
  • Eine Drainmetallisierung 146 ist auf der zweiten Seite 112 des Halbleiterkörpers 100 gebildet, um sich in ohmschem Kontakt mit dem Draingebiet 135 zu befinden. Die Drainmetallisierung 146 ist ebenfalls typischerweise ein Metall oder eine Metalllegierung, das bzw. die zum Beispiel Aluminium (AI), Silber (Ag), Nickel (Ni), Vanadium (V), Titan (Ti), Gold (Au), Zinn (Sn) und/oder Kupfer (Cu) oder Kombinationen oder Legierungen von diesen enthält. Unterschiedliche Metalle und Metalllegierungen können für die Drainmetallisierung 146 bzw. die Sourcemetallisierung 145 verwendet werden. Ein Beispiel ist ein Metallstapel aus Al/Ti/NiV/AuSn oder ein Metallstapel aus Al/Ti/NiV/Ag.
  • Gemäß einer Ausführungsform kann das Driftgebiet 134 eine Dotierungskonzentration gleich oder höher als 2×1015 cm-3, speziell gleich oder höher als 5×1015 cm-3 und spezieller gleich oder höher als 9×1015 cm-3, wie etwa gleich oder höher als 2×1016 cm-3, aufweisen.
  • Die Dotierungskonzentration des Driftgebiets 134 kann zum Beispiel höher als die Dotierungskonzentration des oberen Teilgebiets 151 des Puffergebiets 150 sein. Dementsprechend kann das Dotierungsprofil, das sich in vertikaler Richtung durch das Puffergebiet 150 und das Driftgebiet 134 erstreckt, ein Minimum an dem Übergang zwischen dem Puffergebiet 150 und dem Driftgebiet 134 aufweisen. Dieser Übergang wird als obere Grenzfläche 155 des Puffergebiets 150 bezeichnet. Das Puffergebiet 150 weist auch einen Übergang mit dem Draingebiet 135 auf, wobei der Übergang als untere Grenzfläche 156 des Puffergebiets 150 bezeichnet wird.
  • Die obere Grenzfläche 155 des Puffergebiets 150 kann auch eine Grenzfläche mit dem Ladungskompensationsgebiet 133 bilden.
  • Das Draingebiet 135 weist typischerweise eine höhere Dotierungskonzentration als jedes von dem Driftgebiet 134 und dem Puffergebiet 150 einschließlich beliebiger Teilgebiete 151, 152, 153 des Puffergebiets 150 auf.
  • Gemäß einer Ausführungsform kann die Dotierungskonzentration des Driftgebiets 134 so gewählt werden, dass die Halbleitervorrichtung einen spezifischen Einschaltwiderstand Ron·A in dem aktiven Bereich 162 gleich oder kleiner als 1 Ohm·mm2, speziell gleich oder kleiner als 0.8 Ohm·mm2, spezieller gleich oder kleiner als 0.6 Ohm·mm2, sogar noch spezieller gleich oder kleiner als 0.4 Ohm·mm2, wie etwa gleich oder kleiner als 0.2 Ohm·mm2 oder gleich oder kleiner als 0.1 Ohm·mm2, aufweist. Ein niedriger spezifischer Einschaltwiderstand ist wünschenswert, um ohmsche Verluste zu reduzieren, wenn die Halbleitervorrichtung leitfähig gemacht wird und einen Laststrom führt.
  • 4 zeigt eine andere Veranschaulichung einer Transistorzelle einschließlich einer Drainmetallisierung in ohmschem Kontakt mit dem Halbleitersubstrat, das das stark n-dotierte Draingebiet 135 bildet. Das Puffergebiet 150 einschließlich des unteren Teilgebiets 153, das in 4 als dritter Puffer beschrieben ist, des mittleren Teilgebiets 152, das in 4 als zweiter Puffer beschrieben ist, und des oberen Teilgebiets 151, das in 4 als erster Puffer beschrieben ist, ist auf und in Kontakt mit dem Draingebiet 135 gebildet.
  • Wie in dem Querschnitt aus 4 veranschaulicht, sind sowohl das p-dotierte Ladungskompensationsgebiet 133, das in 4 als p-Superjunction bezeichnet ist, als auch das n-dotierte Driftgebiet 134, das in 4 als n-Superjunction bezeichnet ist, als angrenzende Säulen gebildet, die einen vertikalen zweiten pn-Übergang bilden. Sowohl das p-dotierte Ladungskompensationsgebiet 133 als auch das n-dotierte Driftgebiet 134 befinden sich in Kontakt mit dem oberen Teilgebiet 151 des Puffergebiets.
  • Das Ladungskompensationsgebiet 133 ist als eine vertikale Erweiterung des Bodygebiets 132 gebildet. Wie in 4 veranschaulicht, kann das Ladungskompensationsgebiet 133 eine niedrigere Dotierungskonzentration als die Dotierungskonzentration des Bodygebiets 132 aufweisen. Das Sourcegebiet 131, das in dem Bodygebiet 132 eingebettet sein kann, weist typischerweise eine hohe Dotierungskonzentration auf, die erheblich höher als die Dotierungskonzentration des Driftgebiets 134 ist.
  • 4 veranschaulicht eine stufenweise Reduzierung der Dotierungskonzentration innerhalb des Puffergebiets 150, wobei das untere Teilgebiet 153 die höchste Dotierungskonzentration unter den Teilgebieten des Puffergebiets 150 aufweist und das obere Teilgebiet 151 die niedrigste Dotierungskonzentration unter den Teilgebieten des Puffergebiets 150 aufweist.
  • Gemäß einer Ausführungsform kann das obere Teilgebiet 151 des Puffergebiets 150 eine Dicke im Bereich von 3 µm bis 12 µm aufweisen.
  • Gemäß einer Ausführungsform kann das mittlere Teilgebiet 152 des Puffergebiets 150 eine Dicke im Bereich von 8 µm bis 20 µm aufweisen.
  • Gemäß einer Ausführungsform kann das untere Teilgebiet 153 des Puffergebiets 150 eine Dicke im Bereich von 3 µm bis 10 µm aufweisen.
  • Gemäß einer Ausführungsform kann das mittlere Teilgebiet 152 des Puffergebiets 150 wenigstens ein erstes Gebiet 152-1, das an das obere Teilgebiet 151 angrenzt und eine Dicke von wenigstens 3 µm aufweist, und ein zweites Gebiet 152-2, das an das untere Teilgebiet 153 angrenzt und eine Dicke von wenigstens 3 µm aufweist, beinhalten. Die Dotierungskonzentration des mittleren Teilgebiets 152 nimmt typischerweise von dem ersten Gebiet 152-1 zu dem zweiten Gebiet 152-2 zu. Die Zunahme der Dotierungskonzentration kann zum Beispiel stufenweise oder kontinuierlich sein. Typischerweise weist das erste Gebiet 152-1 eine höhere Dotierungskonzentration als die Dotierungskonzentration des oberen Teilgebiets 151, aber niedriger als die Dotierungskonzentration des unteren Teilgebiets 153 auf. Das zweite Gebiet 152-2 weist eine höhere Dotierungskonzentration als die Dotierungskonzentration des ersten Gebiets 152-1, aber niedriger als die Dotierungskonzentration des unteren Teilgebiets 153 auf.
  • Es ist auch möglich, dass das mittlere Teilgebiet 152 drei Gebiete mit unterschiedlichen Dotierungskonzentrationen beinhaltet. Typischerweise nimmt die Dotierungskonzentration der jeweiligen Gebiete des mittleren Teilgebiets 152 von dem oberen Teilgebiet 151 zu dem unteren Teilgebiet 153 zu.
  • Gemäß einer weiteren Ausführungsform nimmt die Dotierungskonzentration des Puffergebiets 150 monoton von dem oberen Teilgebiet 151 zu dem unteren Teilgebiet 153, wie etwa von seinem oberen Ende oder seiner oberen Grenzfläche 155 zu seinem unteren Ende oder seiner unteren Grenzfläche 156, zu. Es ist auch möglich, dass die Dotierungskonzentration stufenweise von dem oberen Teilgebiet 151 oder der oberen Grenzfläche 155 zu dem mittleren Teilgebiet 152 oder zu dem ersten Gebiet 152-1 des mittleren Teilgebiets 152 zunimmt und dann monoton zu dem unteren Teilgebiet 153 oder der unteren Grenzfläche 156 zunimmt. Das Puffergebiet 150 kann daher wenigstens eine Stufe in der Dotierungskonzentration, gefolgt von einer monoton zunehmenden Dotierungskonzentration aufweisen.
  • Simulationen haben gezeigt, dass Halbleitervorrichtungen, die ein Puffergebiet 150 mit den oben definierten Dicken für die individuellen Teilgebiete 151 bis 153 aufweisen, eine verbesserte Robustheit gegenüber dem Einfluss kosmischer Strahlung aufweisen, während sie ermöglichen, dass die Halbleitervorrichtung mit einem geringen spezifischen Einschaltwiderstand Ron·A in dem aktiven Bereich 162 bereitgestellt werden. Jedes Teilgebiet 151 bis 153 des Puffergebiets 150 kann eine Dotierungskonzentration, wie oben beschrieben, aufweisen.
  • Halbleitervorrichtungen, wie etwa MOS-Transistor-Vorrichtungen, können parasitäre interne Vorrichtungen beinhalten. Zum Beispiel bilden das Sourcegebiet 131, das Bodygebiet 132 und das Driftgebiet 134 einen parasitären (intrinsischen) Bipolartransistor. Das Bodygebiet 132 bildet das Basisgebiet dieses parasitären Bipolartransistors, der sich unter Überstrombedingungen einschalten, oder einrasten, kann. Überstrombedingungen können infolge von kosmischer Strahlung auftreten.
  • Unter dem Einfluss kosmischer Strahlung, d. h. unter Schwerioneneinwirkung, können Elektron-Loch-Paare in dem Driftgebiet 134 erzeugt werden. Wenn sich die Halbleitervorrichtung in dem Sperrzustand befindet, wird ein starkes elektrisches Feld durch das Driftgebiet 134 entwickelt. Die Ladungsträger, die durch die kosmische Strahlung erzeugt werden, werden durch das elektrische Feld beschleunigt und können sekundäre Elektron-Loch-Paare, d. h. sekundäre Ladungsträger, erzeugen, die zu der Bildung von sogenannten Streamern führen können. Ein Streamer ist ein hochleitfähiger Elektron-Loch-Plasma-Pfad durch das Driftgebiet 134. Dieser Prozess wird auch als ioneninduzierte Lawinenerzeugung beschrieben.
  • Falls eine Lawinenerzeugung auftritt, können die erzeugten Löcher zurück in das Sourcegebiet fließen und einen Spannungsabfall innerhalb des Bodygebiets erzeugen. Falls der Spannungsabfall groß genug ist, wird der parasitäre Bipolartransistor eingeschaltet, was zu einem lokalen sich selbst erhaltenden destruktiven Prozess führt, falls der Source-Drain-Strom nicht extern begrenzt wird. Da ein Bipolartransistor relativ zu der Temperatur eine negative Widerstandsabhängigkeit aufweist, kann der Strom, der durch den parasitären Bipolartransistor fließt, die Vorrichtung lokal erwärmen und dementsprechend zu einer weiteren Zunahme des Stroms führen. Das Halbleitermaterial kann lokal schmelzen. Infolgedessen kann der lokale Source-Drain-Durchbruch zu einem globalen Source-Drain-Leckstrom und schließlich zu einem vollständigen Verlust der Drain-Source-Sperrfähigkeit führen. Diese Beschädigungstypen werden als Durchbruch durch ein einziges Ereignis (SEB: Single Event Breakdown) bezeichnet, da der Grund dieser Beschädigung die Schwerioneneinwirkung der kosmischen Strahlung ist.
  • Der Lawinendurchbruch kann unabhängig davon, ob er durch kosmische Strahlung oder irgendeine andere Ursache bewirkt wird, als primärer Durchbruch beschrieben werden. Ohne Einrasten (Latch-Up-Effekt) des parasitären Bipolartransistors ist der primäre Durchbruch oft aushaltbar. Einrasten des parasitären Bipolartransistors mit dem thermischen Durchgehen kann als sekundärer Durchbruch beschrieben werden. Die meisten Halbleitervorrichtungen können einen sekundären Durchbruch nicht aushalten.
  • 5A veranschaulicht eine I-V-Kennlinie eines MOSFET mit einem Puffer, der nur zwei Teilgebiete enthält. Ein oberes Teilgebiet dieses Zweistufenpuffers weist eine Dicke von 3 µm und eine Dotierungskonzentration von 1×1015 cm-3 auf, während ein unteres Teilgebiet eine Dicke von 21 µm und eine Dotierungskonzentration von 6×1015 cm-3 aufweist.
  • Mit Bezug auf die Robustheit der Halbleitervorrichtung relativ zu kosmischer Strahlung haben Simulation gezeigt, dass Verhindern des „ersten“ Snapback, das in 5A durch den Pfeil angedeutet ist, um auf unterhalb der statischen Sperrspannung abzufallen, den Bereich „verfügbarer Zustände“ der Halbleitervorrichtung erhöht, bei denen Ereignisse kosmischer Strahlung nicht zu einer katastrophalen Zerstörung der Halbleitervorrichtung führen. Der Bereich „verfügbarer Zustände“ ist in 5A durch die graue Fläche angedeutet. Die maximale Spannung des Bereichs verfügbarer Zustände wird durch die niedrige Snapback-Spannung begrenzt. Für Spannungen unterhalb des niedrigsten Snapback gibt es keine Hochenergiezustände und dieses Spannungsregime sollte hinsichtlich Aussetzung gegenüber kosmischer Strahlung sicher sein. Für höhere Spannungen kann das Hochenergieplasma, das durch kosmische Strahlung erzeugt wird, die Vorrichtung in den Zustand treiben, der den parasitären Bipolartransistor auslöst.
  • Der Abfall der Source-Drain-Spannung kann effizient vermieden werden, oder wenigstens zu höheren Stromdichten verschoben werden, falls das Puffergebiet 150 mit wenigstens drei unterschiedlichen Teilgebieten 151, 152, 153 mit von dem Driftgebiet 134 zu dem Draingebiet 135 hin zunehmender Dotierungskonzentration versehen ist. Bei praktischen Implementierungen können die Puffergebiete 150 drei, vier oder fünf unterschiedliche Teilgebiete mit zunehmender Dotierungskonzentration aufweisen.
  • Die unterschiedlichen Teilgebiete 151, 152, 153 können während einer Abscheidung der epitaktischen Schicht 120 gebildet werden. Zum Beispiel kann jedes der Teilgebiete 151, 152, 153 während einer epitaktischen Abscheidung intrinsisch dotiert werden. Ein anderer Ansatz besteht darin, eine epitaktische Abscheidung stufenweise auszuführen und Dotierungsstoffe mit einer vorausgewählten Dosis nach jedem Abscheidungsschritt zu implantieren. Falls eine wenigstens teilweise monoton abnehmende Dotierungskonzentration von dem Draingebiet 135 zu dem Driftgebiet 134 hin erwünscht ist, kann intrinsisches Dotieren während einer epitaktischen Abscheidung verwendet werden, da die Konzentration des Dotierungsgases während der Abscheidung allmählich verringert werden kann. Für ein abgestuftes Dotierungskonzentrationsprofil des Puffergebiets 150 können sowohl eine intrinsische Dotierung als auch eine stufenweise Abscheidung und Implantation verwendet werden.
  • Gemäß einer Ausführungsform enthält das Puffergebiet 150 nicht mehr als fünf unterschiedliche Teilgebiete unterschiedlicher Dotierungskonzentration, um die Herstellungskosten niedrig zu halten.
  • Ein Ausführungsbeispiel einer Halbleitervorrichtung kann ein Puffergebiet 150 beinhalten, das ein unteres Teilgebiet 153 mit einer Dicke von etwa 4 µm und einer Dotierungskonzentration von etwa 1×1017 cm-3, ein mittleres Teilgebiet 152 mit einer Dicke von etwa 12 µm und einer Dotierungskonzentration von etwa 6×1015 cm-3 und ein oberes Teilgebiet 151 mit einer Dicke von etwa 8 µm und einer Dotierungskonzentration von etwa 3×1015 cm-3 aufweist. 5B veranschaulicht die simulierte I-V-Kennlinie dieser Halbleitervorrichtung mit einem vergrößerten Bereich verfügbarer Zustände bis zu der statischen Sperrspannung, da der Snapback verhindert wird.
  • Ohne durch die Theorie begrenzt zu werden, hat eine Analyse des MOSFET-Ausfalls aufgrund kosmischer Strahlung gezeigt, dass zwei Aspekte einen signifikanten Einfluss aufweisen können: ein Basiswiderstand des parasitären Bipolartransistors (BJT) und die Dicke und das Dotierungsniveau des Puffergebiets. Aus einer praktischen Perspektive sollten beide Aspekte berücksichtigt werden, wenn eine robuste Vorrichtung gestaltet wird. Um den Einfluss des parasitären Bipolartransistors zu reduzieren, sollte die Begrenzung d V D S d t ( ∼ V B E ( B J T ) R p + + ⋅ C D S )
    Figure DE102017126853B4_0001
    überwunden werden, wobei VDS die Source-Drain-Spannung ist, VBE(BJT ) die Basis-Emitter-Spannung des parasitären Bipolartransistors ist, Rp++ der Widerstand des Bodygebiets ist und CDS die Source-Drain-Kapazität ist.
  • Eine einfache Zunahme der Dotierungskonzentration in der parasitären Bipolartransistorbasis, d. h. des Bodygebiets, um ihren Widerstand zu reduzieren, ist nicht allgemein möglich, da ein moderat dotiertes Bodygebiet wünschenswert ist, um eine moderate Gate-Source-Schwellenspannung VGSth aufzuweisen und den MOSFET mit gewünschten Übertragungskennlinien zu versehen. Durch Verwenden einer schrägen Sourceimplantation kann der Einfluss des Bodygebietsimplantationsprozesses reduziert werden.
  • Jedoch wurde dem Einfluss der Pufferschicht 150 auf die Robustheit von Halbleitervorrichtungen gegenüber kosmischer Strahlung und der geeigneten Dimensionierung des Puffergebiets 150 zum Erhöhen der Robustheit, insbesondere relativ zu dem Snapback und Latching-Up des parasitären Bipolartransistors, bisher nicht viel Aufmerksamkeit gezollt. Das Puffergebiet 150 ist zwischen dem Kompensationsgebiet 133 und dem Substrat 110 oder Draingebiet 135 angeordnet. Seine Dicke und sein spezifischer Widerstand beeinflussen den sekundären Durchbruch der Vorrichtung, was mit gemessenen Ausfallsraten in Tests zur Beurteilung der Strahlungsbeständigkeit von Halbleitervorrichtungen korreliert. Obwohl ein dickes und schwach dotiertes Puffergebiet eine gute Robustheit der Vorrichtung gegenüber kosmischer Strahlung sicherstellen würde, ist dieser Ansatz aufgrund einer entsprechenden Zunahme des spezifischen Einschaltwiderstands Ron·A in einem aktiven Bereich der Halbleitervorrichtung oft keine praktikable Lösung, insbesondere weil mit dem Fortschritt der Produktionstechnologien die Dotierung des Ladungskompensationsgebiets 133 und des Driftgebiets 134 auf solch hohe Werte erhöht werden kann, dass Ron*A niedriger als 1 Ohm mm2 ist, so dass Ron des Puffergebiets 150 ein dominierender Faktor im Vergleich zu Ron des Driftgebiets 134 wird.
  • Zur Beurteilung des Einflusses des Puffergebiets 150 auf die Vorrichtungsrobustheit, insbesondere auf den sekundären Durchbruch, können quasistationäre Lawinensimulationen verwendet werden. Die Simulationen berücksichtigen die Änderung der elektrischen Feldverteilung unter Rückwärtsbedingungen und bei unterschiedlichen Stromdichten.
  • Ein MOSFET kann geringe Stromdichten bei hohen Sperrspannungen aushalten. Die Sperrspannung wird bei geringen Stromdichten hauptsächlich innerhalb des Driftgebiets 134 abgebaut. Im Fall von Ladungskompensationsvorrichtungen tragen die Ladungskompensationsgebiete 133 oder p-Säulen zu der Verarmung des Driftgebiets 134 oder von n-Säulen bei, so dass das elektrische Feld, das durch die Sperrspannung verursacht wird, vollständig durch das Driftgebiet 134 aufgenommen werden kann.
  • Wenn ein kosmisches Strahlungsereignis auftritt, kann ein Streamer innerhalb des Driftgebiets 134 gebildet werden, was zu einer temporären Erzeugung von Ladungsträgern führt, die einen Plasmapfad bilden. Die Ladungsträger können rekombinieren. Da der Streamer den Widerstand innerhalb des Driftgebiets 134 temporär reduziert, ändert sich die elektrische Feldverteilung zwischen dem Sourcegebiet 131 und dem Draingebiet 135 und nimmt das elektrische Feld innerhalb des Puffergebiets 150 zu. Aufgrund des Egawa-Effekts kann eine lokale Feldüberhöhung an Übergängen zwischen Gebieten unterschiedlicher Dotierungskonzentration auftreten, was zu einem „Snapback“ der I-V-Kennlinie der Halbleitervorrichtung führt. Die lokale Feldüberhöhung kann an dem Übergang zwischen dem Driftgebiet 134 und dem oberen Teilgebiet 151 des Puffergebiets 150 oder an den Übergängen zwischen den Teilgebieten des Puffergebiets 150 auftreten.
  • 6A veranschaulicht die Situation vor dem kosmischen Strahlungsereignis, während 6B die Situation nach der Bildung des Streamers veranschaulicht. Die Halbleitervorrichtung befindet sich im Sperrmodus und die Sperrspannung fällt hauptsächlich über dem Driftgebiet ab, in 6A und 6B als „Superjunction“ angedeutet, wie durch das hohe elektrische Feld innerhalb des Driftgebiets gezeigt ist.
  • Der Streamer ist in dem Bereich innerhalb des Driftgebiets gebildet, in dem das elektrische Feld erheblich reduziert ist, da der Streamer ein Gebiet erhöhter Leitfähigkeit ist. Um dies zu kompensieren, muss das elektrische Feld in anderen Bereichen zunehmen. An dem Übergang zwischen dem Driftgebiet und dem Puffer tritt eine lokale Feldüberhöhung auf, die für „kurze“ Puffer ausgeprägter ist, die keine drei Teilgebiete, wie oben erklärt, aufweisen. Wenn die Halbleitervorrichtung mit einem Puffer mit wenigstens drei Teilgebieten versehen wird, was in 6A und 6B als „langer“ Puffer bezeichnet ist, kann die lokale Feldüberhöhung reduziert werden.
  • Zusätzlich dazu ist die Dotierungskonzentration des jeweiligen Teilgebiets 151, 152, 153 so abgestimmt, dass der Widerstand des Puffergebiets 150 nicht erhöht wird, so dass der gesamte Ron noch weiter reduziert werden kann. Eine Reduzierung von einigen Prozent, wie etwa 5 % oder wenigstens 10 %, von Ron relativ zu Halbleitervorrichtungen mit lediglich Zweistufenpuffergebieten kann erhalten werden.
  • Das Zusammenspiel zwischen der Vorrichtungsrobustheit gegenüber kosmischen Strahlungsereignissen und Ron·A in dem aktiven Bereich einer Halbleitervorrichtung ist in 7 veranschaulicht. Ron·A ist relativ zu den FIT (Ausfälle pro Zeit, von engl. „failure in time“) - Raten bei der maximalen Betriebssperrspannung eines 600-V-MOSFET aufgetragen. Die maximale Betriebssperrspannung dieser Vorrichtung beträgt 470 V. FIT bedeutet eine Anzahl an Ausfällen in 109 Stunden. FIT ist in einer logarithmischen Skala.
  • Unterschiedliche Halbleitervorrichtungen der gleichen maximalen Betriebssperrspannung eines 600-V-MOSFET, aber mit unterschiedlichen Puffern gemäß der folgenden Tabelle 1 wurden getestet. Tabelle 1
    3-fach Puffer 1 16 µm @ 1×1016 cm-3 5 µm @ 6×1015 cm-3 3 µm @ 1×1015 cm-3
    3-fach Puffer 2 16 µm @ 1.5×1016 cm-3 5 µm @ 6×1015 cm-3 3 µm @ 1×1015 cm-3
    3-fach Puffer 3 4 µm @ 1×1017 cm-3 14 µm @ 1×1016 cm-3 6 µm @ 3×1015 cm-3
    2-Stufen-Puffer 1 16 µm @ 6×1015 cm-3 8 µm @ 3×1015 cm-3
    2-Stufen-Puffer 2 16 µm @ 1×1016 cm-3 8 µm @ 3×1015 cm-3
    Einzelpuffer 8 µm @ 3×1015 cm-3
  • Wie in 7 gezeigt, können Halbleitervorrichtungen mit einem Zweistufenpuffer eine niedrige FIT-Rate aufzeigen. Jedoch geht dies mit einem hohen Ron·A einher, was diese Vorrichtungen für viele Anwendungen ungeeignet macht. Die Einzelpuffervorrichtung weist einen niedrigen Ron·A, aber eine sehr hohe FIT-Rate auf, dementsprechend weist die Einzelpuffervorrichtung ein hohes Ausfallsrisiko auf.
  • Wenn ein Dreistufenpuffer, d. h. ein Puffer mit wenigstens drei Teilgebieten unterschiedlicher Dotierungskonzentration, verwendet wird, kann ein Kompromiss zwischen Ron·A und der Vorrichtungsrobustheit gegenüber einem Ausfall aufgrund von kosmischen Strahlungsereignissen gefunden werden.
  • Gemäß einer Ausführungsform umfasst das Puffergebiet 150 wenigstens das untere Teilgebiet 153, das an das Draingebiet 135 angrenzt, wobei das untere Teilgebiet 153 eine Dicke in einem Bereich von 3 µm bis 12 µm aufweist und eine niedrigere Dotierungskonzentration als die Dotierungskonzentration des Draingebiets 135 aufweist, das obere Teilgebiet 151, das an das Driftgebiet 134 angrenzt, wobei das obere Teilgebiet eine Dicke in einem Bereich von 3 µm bis 10 µm aufweist, und das mittlere Teilgebiet 152, das zwischen dem unteren Teilgebiet 153 und dem oberen Teilgebiet 151 angeordnet ist, wobei das mittlere Teilgebiet 152 eine Dicke in einem Bereich von 8 µm bis 20 µm aufweist und eine niedrigere Dotierungskonzentration als die Dotierungskonzentration des unteren Teilgebiets 153 und höher als die Dotierungskonzentration des oberen Teilgebiets 151 aufweist.
  • Die obigen Ergebnisse können auch durch einen Puffer mit wenigstens drei Teilgebieten mit den oben gegebenen Dickenverhältnissen erzielt werden, so lange die Dotierungskonzentration von dem oberen Teilgebiet 151 zu dem unteren Teilgebiet 153 zunimmt.
  • Das untere Teilgebiet kann optional eine Dotierungskonzentration in einem Bereich von als 5×1016 cm-3 bis 8×1017 cm-3 aufweisen.
  • Das mittlere Teilgebiet kann optional eine Dotierungskonzentration in einem Bereich von 5×1015 cm-3 bis 5×1016 cm-3 aufweisen.
  • Das obere Teilgebiet kann optional eine Dotierungskonzentration in einem Bereich von 1×1015 cm-3 bis 1×1016 cm-3 aufweisen.
  • Ähnliche Ergebnisse können erhalten werden, falls die Dotierungskonzentration des Puffergebiets 150 monoton zunimmt. Gemäß einer Ausführungsform beinhaltet eine Halbleitervorrichtung einen Halbleiterkörper 100 mit einem Draingebiet 135 eines ersten Leitungstyps, einem Driftgebiet 134 des ersten Leitungstyps, wobei das Driftgebiet 134 eine niedrigere Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets 135 aufweist, einem Puffergebiet 150 des ersten Leitungstyps, wobei das Puffergebiet 150 zwischen dem Driftgebiet 134 und dem Draingebiet 135 angeordnet ist und eine obere Grenzfläche 155 mit dem Driftgebiet 134 und eine untere Grenzfläche 156 mit dem Draingebiet 135 bildet, einem Sourcegebiet 131 des ersten Leitungstyps, einem Bodygebiet 132 eines zweiten Leitungstyps, wobei das Bodygebiet 132 zwischen dem Sourcegebiet 131 und dem Driftgebiet 134 angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet 131 und einen zweiten pn-Übergang mit dem Driftgebiet 134 bildet, und einem Ladungskompensationsgebiet 133 des zweiten Leitungstyps, wobei sich das Ladungskompensationsgebiet 133 von dem Bodygebiet 132 zu dem Puffergebiet 150 hin erstreckt. Eine Sourcemetallisierung 145 ist in ohmschem Kontakt mit dem Sourcegebiet 131 gebildet und eine Drainmetallisierung 146 ist in ohmschem Kontakt mit dem Draingebiet 135 gebildet. Das Puffergebiet 150 kann eine Dicke in einem Bereich von 14 µm bis 42 µm aufweisen, wobei das Puffergebiet 150 eine Dotierungskonzentration aufweisen kann, die monoton von der oberen Grenzfläche 155 zu der unteren Grenzfläche 156 zunimmt.
  • Die obere Grenzfläche 155 und die untere Grenzfläche 156 sind in 1 gezeigt.
  • Gemäß einer Ausführungsform beinhaltet ein Verfahren zum Herstellen einer Halbleitervorrichtung Bereitstellen eines Halbleiterkörpers und Bilden von Folgendem in dem Halbleiterkörper: einem Draingebiet 135 eines ersten Leitungstyps, einem Driftgebiet 134 des ersten Leitungstyps, wobei das Driftgebiet 134 eine niedrigere Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets 135 aufweist, einem Puffergebiet 150 des ersten Leitungstyps, das zwischen dem Driftgebiet 134 und dem Draingebiet 135 anzuordnen ist; einem Sourcegebiet 131 des ersten Leitungstyps, einem Bodygebiet 132 eines zweiten Leitungstyps, wobei das Bodygebiet 132 zwischen dem Sourcegebiet 131 und dem Driftgebiet 134 angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet 131 und einen zweiten pn-Übergang mit dem Driftgebiet 134 bildet, und einem Ladungskompensationsgebiet 133 des zweiten Leitungstyps, das sich von dem Bodygebiet 132 zu dem Puffergebiet 150 hin erstreckt. Das Verfahren kann ferner Bilden von Folgendem beinhalten: einer Sourcemetallisierung 145 in ohmschem Kontakt mit dem Sourcegebiet 131; und einer Drainmetallisierung 146 in ohmschem Kontakt mit dem Draingebiet 135. Das Puffergebiet 150 wird so gebildet, dass es wenigstens Folgendes beinhaltet: ein unteres Teilgebiet 153, das an das Draingebiet 135 angrenzt, wobei das untere Teilgebiet 153 eine Dotierungskonzentration in einem Bereich von 5×1016 cm-3 bis 8×1017 cm-3 aufweist, ein oberes Teilgebiet 151, das an das Driftgebiet 134 angrenzt, wobei das obere Teilgebiet 151 eine Dotierungskonzentration in einem Bereich von 1×1015 cm-3 bis 1×1016 cm-3 aufweist, und ein mittleres Teilgebiet 152, das zwischen dem unteren Teilgebiet 153 und dem oberen Teilgebiet 151 angeordnet ist, wobei das mittlere Teilgebiet 152 eine Dotierungskonzentration in einem Bereich von 5×1015 cm-3 bis 5×1016 cm-3 aufweist.
  • Gemäß einer Ausführungsform kann Bereitstellen des Halbleiterkörpers 100 Bereitstellen eines Halbleitersubstrats 110 und Bilden einer epitaktischen Schicht 120 auf dem Halbleitersubstrat 110 beinhalten. Das Draingebiet 135 kann innerhalb des Halbleitersubstrats 110 gebildet werden. Das Puffergebiet 150, das Driftgebiet 134, das Ladungskompensationsgebiet 133, das Bodygebiet 132 und das Sourcegebiet 131 können innerhalb der epitaktischen Schicht 120 gebildet werden.
  • Bezugszeichenliste
    • 100
    Halbleiterkörper
    110
    Halbleitersubstrat
    111
    erste Seite
    112
    zweite Seite
    120
    epitaktische Schicht
    121
    Ladungskompensationsstruktur
    131
    Sourcegebiet
    132
    Bodygebiet
    133
    Ladungskompensationsgebiet
    134
    Driftgebiet
    135
    Draingebiet
    138
    Kanalgebiet
    141
    Gatedielektrikum
    142
    Gateelektrode
    143
    Isolationsschicht
    144
    Sourcekontakt
    145
    Sourcemetallisierung
    146
    Drainmetallisierung
    150
    Puffergebiet
    151
    oberes Teilgebiet
    152
    mittleres Teilgebiet
    151-1
    erstes Gebiet des mittleren Teilgebiets
    152-2
    zweites Gebiet des mittleren Teilgebiets
    153
    unteres Teilgebiet
    155
    virtuelle Linie, die die untere Grenze des Driftgebiets und des Ladungskompensationsgebiets definiert / obere Grenzfläche
    156
    untere Grenzfläche
    161
    Peripheriegebiet / Randabschlussgebiet
    162
    aktiver Bereich
    C
    Transistorzelle

Claims (17)

  1. Halbleitervorrichtung, umfassend: einen Halbleiterkörper (100), umfassend: ein Draingebiet (135) eines ersten Leitungstyps, ein Driftgebiet (134) des ersten Leitungstyps, wobei das Driftgebiet (134) eine niedrigere Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets (135) aufweist, ein Puffergebiet (150) des ersten Leitungstyps, das zwischen dem Driftgebiet (134) und dem Draingebiet (135) angeordnet ist, ein Sourcegebiet (131) des ersten Leitungstyps, ein Bodygebiet (132) eines zweiten Leitungstyps, wobei das Bodygebiet (132) zwischen dem Sourcegebiet (131) und dem Driftgebiet (134) angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet (131) und einen zweiten pn-Übergang mit dem Driftgebiet (134) bildet, und ein Ladungskompensationsgebiet (133) des zweiten Leitungstyps, wobei sich das Ladungskompensationsgebiet (133) von dem Bodygebiet (132) zu dem Puffergebiet (150) hin erstreckt; eine Sourcemetallisierung (145) in ohmschem Kontakt mit dem Sourcegebiet (131); und eine Drainmetallisierung (146) in ohmschem Kontakt mit dem Draingebiet (135); wobei das Puffergebiet (150) Folgendes umfasst: wenigstens ein unteres Teilgebiet (153), das an das Draingebiet (135) angrenzt, wobei das untere Teilgebiet (153) eine Dotierungskonzentration aufweist, die in einem Bereich von 5×1016 cm-3 bis 8×1017 cm-3 liegt, ein oberes Teilgebiet (151), das an das Driftgebiet (134) angrenzt, wobei das obere Teilgebiet (151) eine Dotierungskonzentration aufweist, die in einem Bereich von 1×1015 cm-3 bis 1×1016 cm-3 liegt, und ein mittleres Teilgebiet (152), das zwischen dem unteren Teilgebiet (153) und dem oberen Teilgebiet (151) angeordnet ist, wobei das mittlere Teilgebiet (152) eine Dotierungskonzentration aufweist, die in einem Bereich von 5×1015 cm-3 bis 5×1016 cm-3 liegt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Draingebiet (135) eine Dotierungskonzentration höher als 8×1017 cm-3, vorzugsweise gleich oder höher als 1×1018 cm-3, insbesondere gleich oder höher als 1×1019 cm-3, aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Driftgebiet (134) eine Dotierungskonzentration gleich oder höher als 2×1015 cm-3, vorzugsweise gleich oder höher als 5×1015 cm-3, insbesondere gleich oder höher als 9×1015 cm-3, wie etwa gleich oder höher als 2×1016 cm-3, aufweist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das obere Teilgebiet (151) des Puffergebiets (150) eine Dicke in einem Bereich von 3 µm bis 12 µm aufweist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das mittlere Teilgebiet (152) des Puffergebiets (150) eine Dicke in einem Bereich von 8 µm bis 20 µm aufweist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das untere Teilgebiet (153) des Puffergebiets (150) eine Dicke in einem Bereich von 3 µm bis 10 µm ist, aufweist.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das mittlere Teilgebiet (152) des Puffergebiets (150) wenigstens ein erstes Gebiet (152-1), das an das obere Teilgebiet (151) angrenzt und eine Dicke von wenigstens 3 µm aufweist, und ein zweites Gebiet (152-2), das an das untere Teilgebiet (153) angrenzt und eine Dicke von wenigstens 3 µm aufweist, umfasst, wobei eine Dotierungskonzentration des mittleren Teilgebiets (152) von dem ersten Gebiet (152-1) zu dem zweiten Gebiet (152-2) zunimmt.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (100) ein Halbleitersubstrat (110) umfasst, das das Draingebiet (135) und eine epitaktische Schicht (120) auf dem Halbleitersubstrat (110) beinhaltet, wobei die epitaktische Schicht (120) das Puffergebiet (150), das Driftgebiet (134), das Ladungskompensationsgebiet (133), das Bodygebiet (132) und das Sourcegebiet (131) aufweist.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Halbleitervorrichtung einen spezifischen Einschaltwiderstand (Ron·A) in einem aktiven Bereich (162) der Halbleitervorrichtung gleich oder kleiner als 1 Ohm·mm2, vorzugsweise gleich oder kleiner als 0.8 Ohm·mm2, noch bevorzugter gleich oder kleiner als 0.6 Ohm·mm2, und sogar noch bevorzugter gleich oder kleiner als 0.4 Ohm·mm2, wie etwa gleich oder kleiner als 0.2 Ohm·mm2 oder gleich oder kleiner als 0.1 Ohm·mm2 aufweist.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Dotierungskonzentration des Puffergebiets (150) monoton von dem oberen Teilgebiet (151) zu dem unteren Teilgebiet (153) zunimmt.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Halbleitervorrichtung mehrere Ladungskompensationsgebiete (133) und Driftgebiete (134) umfasst, die alternierend in einer lateralen Richtung angeordnet sind.
  12. Halbleitervorrichtung, umfassend: einen Halbleiterkörper (100), umfassend: ein Draingebiet (135) eines ersten Leitungstyps, ein Driftgebiet (134) des ersten Leitungstyps, wobei das Driftgebiet (134) eine niedrigere Dotierungskonzentration als eine Dotierungskonzentration des Draingebiets (135) aufweist, ein Puffergebiet (150) des ersten Leitungstyps, das zwischen dem Driftgebiet (134) und dem Draingebiet (135) angeordnet ist, ein Sourcegebiet (131) des ersten Leitungstyps, ein Bodygebiet (132) eines zweiten Leitungstyps, wobei das Bodygebiet (132) zwischen dem Sourcegebiet (131) und dem Driftgebiet (134) angeordnet ist und einen ersten pn-Übergang mit dem Sourcegebiet (131) und einen zweiten pn-Übergang mit dem Driftgebiet (134) bildet, und ein Ladungskompensationsgebiet (133) des zweiten Leitungstyps, wobei sich das Ladungskompensationsgebiet (133) von dem Bodygebiet (132) zu dem Puffergebiet (150) hin erstreckt; eine Sourcemetallisierung (145) in ohmschem Kontakt mit dem Sourcegebiet (131); und eine Drainmetallisierung (146) in ohmschem Kontakt mit dem Draingebiet (135); wobei das Puffergebiet (150) Folgendes umfasst: wenigstens ein unteres Teilgebiet (153), das an das Draingebiet (135) angrenzt, wobei das untere Teilgebiet (153) eine Dicke in einem Bereich von 3 µm bis 12 µm aufweist und eine niedrigere Dotierungskonzentration als die Dotierungskonzentration des Draingebiets (135) aufweist, ein oberes Teilgebiet (151), das an das Driftgebiet (134) angrenzt, wobei das obere Teilgebiet (134) eine Dicke in einem Bereich von 3 µm bis 10 µm, aufweist, und ein mittleres Teilgebiet (152), das zwischen dem unteren Teilgebiet (153) und dem oberen Teilgebiet (151) angeordnet ist, wobei das mittlere Teilgebiet (152) eine Dicke aufweist, die in einem Bereich von 8 µm bis 20 µm liegt, und eine Dotierungskonzentration aufweist, die niedrigere als die Dotierungskonzentration des unteren Teilgebiets (153) und höher als die Dotierungskonzentration des oberen Teilgebiets (151) ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei das mittlere Teilgebiet (152) des Puffergebiets (150) wenigstens ein erstes Gebiet (152-1), das an das obere Teilgebiet (151) angrenzt und eine Dicke von wenigstens 3 µm aufweist, und ein zweites Gebiet (152-2), das an das untere Teilgebiet (153) angrenzt und eine Dicke von wenigstens 3 µm aufweist, umfasst, wobei eine Dotierungskonzentration des mittleren Teilgebiets (152) von dem ersten Gebiet (152-1) zu dem zweiten Gebiet (152-2) zunimmt.
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, wobei das untere Teilgebiet (153) eine Dotierungskonzentration, die in einem Bereich von 5×1016 cm-3 bis 8×1017 cm-3 liegt, aufweist.
  15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei das mittlere Teilgebiet (152) eine Dotierungskonzentration, die in einem Bereich von 5×1015 cm-3 bis 5×1016 cm-3 liegt, aufweist.
  16. Halbleitervorrichtung nach einem der Ansprüche 12 bis 15, wobei das obere Teilgebiet (151) eine Dotierungskonzentration in einem Bereich von 1×1015 cm-3 bis 1×1016 cm-3 aufweist.
  17. Halbleitervorrichtung nach einem der Ansprüche 12 bis 16, wobei die Halbleitervorrichtung einen spezifischen Einschaltwiderstand (Ron·A) in einem aktiven Bereich (162) der Halbleitervorrichtung gleich oder kleiner als 1 Ohm·mm2, bevorzugter gleich oder kleiner als 0.8 Ohm·mm2, noch bevorzugter gleich oder kleiner als 0.6 Ohm·mm2, sogar noch bevorzugter gleich oder kleiner als 0.4 Ohm·mm2, wie etwa gleich oder kleiner als 0.2 Ohm·mm2 oder gleich oder kleiner als 0.1 Ohm·mm2, aufweist.
DE102017126853.7A 2017-11-15 2017-11-15 Halbleitervorrichtung mit Puffergebiet Active DE102017126853B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102017126853.7A DE102017126853B4 (de) 2017-11-15 2017-11-15 Halbleitervorrichtung mit Puffergebiet
KR1020180139742A KR102502093B1 (ko) 2017-11-15 2018-11-14 버퍼 영역을 갖는 반도체 디바이스
US16/191,088 US10692970B2 (en) 2017-11-15 2018-11-14 Semiconductor device with buffer region
CN201811358626.4A CN109786464B (zh) 2017-11-15 2018-11-15 具有缓冲区的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017126853.7A DE102017126853B4 (de) 2017-11-15 2017-11-15 Halbleitervorrichtung mit Puffergebiet

Publications (2)

Publication Number Publication Date
DE102017126853A1 DE102017126853A1 (de) 2019-05-16
DE102017126853B4 true DE102017126853B4 (de) 2019-11-21

Family

ID=66335657

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017126853.7A Active DE102017126853B4 (de) 2017-11-15 2017-11-15 Halbleitervorrichtung mit Puffergebiet

Country Status (4)

Country Link
US (1) US10692970B2 (de)
KR (1) KR102502093B1 (de)
CN (1) CN109786464B (de)
DE (1) DE102017126853B4 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018132435B4 (de) * 2018-12-17 2021-01-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
US11194356B2 (en) 2019-06-28 2021-12-07 Analog Devices International Unlimited Company Linear stage efficiency techniques for H-bridge systems
CN110416285B (zh) * 2019-07-31 2024-06-07 电子科技大学 一种超结功率dmos器件
CN110957351A (zh) * 2019-12-17 2020-04-03 华羿微电子股份有限公司 一种超结型mosfet器件及制备方法
CN114975575A (zh) * 2021-02-19 2022-08-30 苏州东微半导体股份有限公司 半导体器件
CN113540211A (zh) * 2021-06-18 2021-10-22 西安电子科技大学 一种沟槽超级结功率mosfet器件及其制备方法
CN113437158B (zh) * 2021-06-24 2023-12-12 安徽瑞迪微电子有限公司 一种快恢复二极管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060033153A1 (en) * 2004-08-04 2006-02-16 Fuji Electric Device Technology Co., Ltd. Semiconductor device with improved breakdown voltage and high current capacity
DE102014101164A1 (de) * 2013-01-31 2014-07-31 Infineon Technologies Ag Halbleitervorrichtung mit einem randbereich und verfahren zur herstellung einer halbleitervorrichtung
US20150116031A1 (en) * 2013-10-30 2015-04-30 Infineon Technologies Austria Ag Semiconductor Device and Integrated Apparatus Comprising the same
US20160293692A1 (en) * 2015-04-02 2016-10-06 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007012490A2 (de) * 2005-07-27 2007-02-01 Infineon Technologies Austria Ag Halbleiterbauelement mit einer driftzone und einer driftsteuerzone
US20090057713A1 (en) * 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
JP2012243966A (ja) * 2011-05-20 2012-12-10 Sumitomo Electric Ind Ltd 半導体装置
US9209294B1 (en) 2012-02-10 2015-12-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
US8823084B2 (en) 2012-12-31 2014-09-02 Infineon Technologies Austria Ag Semiconductor device with charge compensation structure arrangement for optimized on-state resistance and switching losses
CN203325908U (zh) * 2013-04-28 2013-12-04 英飞凌科技奥地利有限公司 半导体器件
DE102014113375A1 (de) * 2014-09-17 2016-03-17 Infineon Technologies Austria Ag Halbleitervorrichtung mit feldeffektstruktur
CN106463524B (zh) * 2014-12-19 2019-10-18 富士电机株式会社 半导体装置及半导体装置的制造方法
CN112490281A (zh) * 2015-06-17 2021-03-12 富士电机株式会社 半导体装置
JP6557925B2 (ja) 2015-11-30 2019-08-14 良孝 菅原 半導体素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060033153A1 (en) * 2004-08-04 2006-02-16 Fuji Electric Device Technology Co., Ltd. Semiconductor device with improved breakdown voltage and high current capacity
DE102014101164A1 (de) * 2013-01-31 2014-07-31 Infineon Technologies Ag Halbleitervorrichtung mit einem randbereich und verfahren zur herstellung einer halbleitervorrichtung
US20150116031A1 (en) * 2013-10-30 2015-04-30 Infineon Technologies Austria Ag Semiconductor Device and Integrated Apparatus Comprising the same
US20160293692A1 (en) * 2015-04-02 2016-10-06 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Also Published As

Publication number Publication date
US20190148484A1 (en) 2019-05-16
CN109786464A (zh) 2019-05-21
KR20190055756A (ko) 2019-05-23
DE102017126853A1 (de) 2019-05-16
US10692970B2 (en) 2020-06-23
KR102502093B1 (ko) 2023-02-21
CN109786464B (zh) 2024-07-02

Similar Documents

Publication Publication Date Title
DE102017126853B4 (de) Halbleitervorrichtung mit Puffergebiet
DE19701189B4 (de) Halbleiterbauteil
DE112013004362B4 (de) Halbleitervorrichtung
DE102018103973B4 (de) Siliziumcarbid-halbleiterbauelement
DE112014001838B4 (de) Halbleitervorrichtung mit zwei Schottky-Übergängen
DE112013007363B4 (de) Halbleitervorrichtung
DE102010039258B4 (de) Transistorbauelement mit reduziertem Kurzschlussstrom
EP1114466B1 (de) Hochspannungs-halbleiterbauelement
DE102008047998B4 (de) Halbleitervorrichtung mit strukturiertem Stromausbreitungsbereich und Verfahren zu deren Herstellung
DE102014110366B4 (de) Mos-leistungstransistor mit integriertem gatewiderstand
DE112013002213T5 (de) Halbleitereinrichtung
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE102006050338A1 (de) Halbleiterbauelement mit verbessertem Speicherladung zu Dioden-Softness Trade-off
DE102019115161A1 (de) Leistungsvorrichtung mit superübergang und schottky-diode
DE102016101647A1 (de) Halbleitervorrichtung mit superjunction-struktur und transistorzellen in einem übergangsbereich entlang einem transistorzellenbereich
DE102014104061B4 (de) Bipolartransistor mit isolierter gateelektrode mit emitterkurzschlussbereichen
DE10225864A1 (de) Halbleiterbauteil
DE19914697A1 (de) Verarmungs-MOS-Halbleiterbauelement und MOS-Leistungs-IC
DE102021123451A1 (de) Halbleitervorrichtung
DE112021002169T5 (de) Halbleitervorrichtung
DE202015105413U1 (de) Integrierte, floatende Diodenstruktur
DE112021004603T5 (de) Halbleitervorrichtung
DE102018106689A1 (de) Siliziumcarbid-Halbleitervorrichtung mit einer Graben-Gatestruktur und horizontal angeordneten Kanal- und Stromausbreitungsgebieten
DE102018200916A1 (de) Halbleiterschaltelement und Verfahren zum Herstellen desselben
DE112020002890T5 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES DRESDEN GMBH & CO. KG, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES DRESDEN GMBH, 01099 DRESDEN, DE