[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE102016114705B4 - Ätzstoppschicht für Halbleiter-Bauelemente - Google Patents

Ätzstoppschicht für Halbleiter-Bauelemente Download PDF

Info

Publication number
DE102016114705B4
DE102016114705B4 DE102016114705.2A DE102016114705A DE102016114705B4 DE 102016114705 B4 DE102016114705 B4 DE 102016114705B4 DE 102016114705 A DE102016114705 A DE 102016114705A DE 102016114705 B4 DE102016114705 B4 DE 102016114705B4
Authority
DE
Germany
Prior art keywords
layer
etch stop
scd
mcd
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016114705.2A
Other languages
English (en)
Other versions
DE102016114705A1 (de
Inventor
Szu-Ping Tung
Jen Hung Wang
Shing-Chyang Pan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102016114705A1 publication Critical patent/DE102016114705A1/de
Application granted granted Critical
Publication of DE102016114705B4 publication Critical patent/DE102016114705B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Halbleiter-Vorrichtung mit:einem Substrat (102);einem ersten leitenden Merkmal (106A, 106B) über einem Teil des Substrats (102);einer Ätzstoppschicht (110) über dem Substrat und dem ersten leitenden Merkmal, wobei die Ätzstoppschicht eine Schicht (108) aus einem siliziumhaltigen Dielektrikum (silicon-containing dielectric; SCD) und eine Schicht (109) aus einem metallhaltigen Dielektrikum (metal-containing dielectric; MCD) über der SCD-Schicht (108) aufweist;einer dielektrischen Schicht (112) über der Ätzstoppschicht (110);einem zweiten leitenden Merkmal (122A, 122B) in der dielektrischen Schicht (112), wobei das zweite leitende Merkmal (122A, 122B) die Ätzstoppschicht (112) durchdringt und mit dem ersten leitenden Merkmal (106A, 106B) elektrisch verbunden ist; undeinem Luftspalt zwischen dem ersten und dem zweiten leitenden Merkmal (106A; 106B), wobei die Ätzstoppschicht (110) als Unterseite und als Seitenwände des Luftspalts fungiert.

Description

  • Hintergrund der Erfindung
  • Die IC-Branche (IC: integrierter Halbleiter-Schaltkreis) hat ein rasches Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Entwürfen haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten. Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich.
  • Bei der IC-Herstellung ist es zum Beispiel üblich, dass Durchkontaktierungsöffnungen (oder Stiftöffnungen) durch eine dielektrische Low-k-Schicht geätzt werden, um Verbindungen für Verbindungsstrukturen herzustellen. Die Durchkontaktierungsöffnungen können über einen Wafer hinweg ungleichmäßig verteilt werden, wobei einige Bereiche des Wafers dichte Durchkontaktierungsstrukturen haben und einige Bereiche vereinzelte Durchkontaktierungsstrukturen haben. Dadurch entsteht in dem Durchkontaktierungs-Ätzprozess ein so genannter „Struktur-Ladungs-Effekt“, der dazu führt, dass einige Durchkontaktierungsöffnungen überätzt werden und einige Durchkontaktierungsöffnungen unterätzt werden. Um dieses Problem anzugehen, wird herkömmlich eine Ätzstoppschicht auf Siliziumbasis zwischen der dielektrischen Low-k-Schicht und der darunter befindlichen Schicht abgeschieden. Idealerweise sollten alle Durchkontaktierungsöffnungen auf der Ätzstoppschicht auf Siliziumbasis landen. Da jedoch die Halbleiterprozesse weiter abgespeckt werden, ist diese herkömmliche Ätzstoppschicht auf Siliziumbasis in bestimmten Fällen nicht mehr ausreichend. Zum Beispiel können die Breiten von Leitern in neuen Entwürfen einen breiteren Bereich haben, und die Durchkontaktierungsöffnungen können in neuen Prozessen ein größeres Seitenverhältnis haben. Dadurch kann die herkömmliche Ätzstoppschicht auf Siliziumbasis Überätzungs- und Unterätzungsprobleme bei Durchkontaktierungsöffnungen nicht wirksam vermeiden. Verbesserungen auf diesem Gebiet sind wünschenswert.
  • DE 10 2013 107 635 A1 beschreibt ein Halbleiter-Bauelement gemäß dem Stand der Technik.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm eines nicht beanspruchten, auf die Erfindung hinführenden Verfahrens zur Herstellung eines Halbleiter-Bauelements gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • Die 2A, 2B, 2C, 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B und 8C sind Schnittansichten eines Teils eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform des Verfahrens von 1.
    • Die 9A, 9B, 9C, 9D, 9E, 9F und 9G sind Schnittansichten eines Teils eines anderen Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß einer Ausführungsform des Verfahrens von 1.
    • 10 ist ein Ablaufdiagramm einer weiteren Ausführungsform des Verfahrens von 1.
    • Die 11A, 11B, 11C, 11D, 11E, 11F und 11G sind Schnittansichten eines Teils eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß der erfindungsgemäßen Umsetzung des Verfahrens von 10, gemäß einigen Ausführungsformen.
    • 12 ist ein Ablaufdiagramm einer weiteren Ausführungsform des Verfahrens von 1.
    • Die 13A, 13B und 13C sind Schnittansichten eines Teils eines Halbleiter-Bauelements auf verschiedenen Herstellungsstufen gemäß dem Verfahren von 12, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Die vorliegende Erfindung in verschiedenen Ausführungsformen betrifft allgemein Halbleiter-Bauelemente oder -Vorrichtungen und Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung eine neue und verbesserte Ätzstoppschicht zur Verwendung bei der Halbleiterherstellung. Bei einigen Ausführungsformen der vorliegenden Erfindung weist die Ätzstoppschicht eine Schicht aus einem siliziumhaltigen Dielektrikum (silicon-containing dielectric; SCD) und eine Schicht aus einem metallhaltigen Dielektrikum (metal-containing dielectric; MCD) über der SCD-Schicht auf. Die SCD-Schicht fungiert als eine Sperrschicht zur Vermeidung einer Diffusion von Metall (z. B. Kupfer). Sie fungiert außerdem als eine hermetische Schicht zwischen der MCD-Schicht und dem Material (z. B. einem dielektrischen Material) unter der SCD-Schicht. Die SCD- und die MCD-Schicht sind beide elektrisch isolierend (nicht leitend). Im Vergleich zu herkömmlichen Ätzstoppschichten auf Siliziumbasis bietet die MCD-Schicht eine höhere Ätzselektivität für eine darüber befindliche dielektrische Schicht (z. B. ein Low-k-Material), die geätzt werden soll. Daher kann die neue Ätzstoppschicht Probleme der Unterätzung und Überätzung von Durchkontaktierungsöffnungen effektiver vermeiden. Die neue Ätzstoppschicht kann verwendet werden bei der Kontaktherstellung für Source-, Drain- und Gate-Anschlüsse von Transistoren, bei der Herstellung von Mehrschichtverbindungen für integrierte Schaltkreise (ICs) sowie in anderen Bereichen, die Fachleuten auf dem entsprechenden Fachgebiet bekannt sein dürften. Nachstehend werden verschiedene Aspekte der neuen Ätzstoppschicht in Zusammenhang mit der Herstellung von beispielhaften Source-, Drain- und Gate-Anschlüssen für ein Halbleiter-Bauelement 50 und mit der Herstellung von beispielhaften Mehrschichtverbindungen für Halbleiter-Bauelemente 100, 200 und 300 erörtert.
  • Die Halbleiter-Bauelemente 50, 100, 200 und 300 dienen nur der Erläuterung und beschränken nicht zwangsläufig die Ausführungsformen der vorliegenden Erfindung auf eine Anzahl von Bauelementen, eine Anzahl von Bereichen oder eine Konfiguration von Strukturen oder Bereichen. Darüber hinaus können die Halbleiter-Bauelemente 50, 100, 200 und 300 jeweils ein Zwischenbauelement sein, das bei der Bearbeitung eines IC oder eines Teils davon hergestellt wird. Der IC kann Folgendes umfassen: SRAM-Schaltkreise (SRAM: statischer Direktzugriffsspeicher) und/oder logische Schaltkreise, passive Komponenten, wie etwa Widerstände, Kondensatoren und Induktoren, und aktive Komponenten, wie etwa p-FETs (PFETs), nFETs (NFETs), FinFETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon.
  • 1 zeigt ein Ablaufdiagramm eines Verfahrens 10 zur Herstellung der Halbleiter-Bauelemente 50 und 100 unter Verwendung der neuen Ätzstoppschicht, gemäß verschiedenen Aspekten der vorliegenden Erfindung. Die 10 und 12 zeigen andere Ausführungsformen des Verfahrens 10 zur Herstellung der Halbleiter-Bauelemente 200 und 300 unter Verwendung der neuen Ätzstoppschicht. Das Verfahren 10 ist mit seinen verschiedenen Ausführungsformen ist lediglich ein Beispiel und soll die vorliegende Erfindung nicht über das hinaus beschränken, was ausdrücklich in den Ansprüchen dargelegt ist. Weitere Schritte können vor, während und nach dem Verfahren 10 vorgesehen werden, und einige beschriebene Schritte können bei weiteren Ausführungsformen des Verfahrens ersetzt, weggelassen oder verschoben werden. Nachstehend wird das Verfahren 10 in Verbindung mit den 2A bis 8C, 9A bis 9G, 11A bis 11G und 13A bis 13C beschrieben, die jeweils Schnittansichten der Halbleiter-Bauelemente 50, 100, 200 und 300 auf verschiedenen Stufen eines Herstellungsprozesses sind.
  • Erste Ausführungsform
  • Nachstehend wird eine erste Ausführungsform des Verfahrens 10 zur Herstellung des Bauelements 50 unter Bezugnahme auf die 1 und 2A bis 8C beschrieben. Wie gezeigt wird, ist das Bauelement 50 ein Multi-Gate-Bauelement. Insbesondere ist es ein FinFET-Bauelement. Die 2A, 3A, 4A, 5A, 6A, 7A und 8A zeigen Schnittansichten eines Bauelements 50, das entlang der Länge der Finnen zerschnitten ist; die 2B, 3B, 4B, 5B, 6B, 7B und 8B zeigen Schnittansichten eines Bauelements 50, das entlang der Breite der Finnen in dem Kanalbereich des Bauelements 50 zerschnitten ist; und die 2C, 3C, 4C, 5C, 6C, 7C und 8C zeigen Schnittansichten eines Bauelements 50, das entlang der Breite der Finnen in dem Source-/Drain-Bereich (S/D-Bereich) des Bauelements 50 zerschnitten ist. Fachleute dürften erkennen, dass Ausführungsformen des Verfahrens 10 nicht nur für die Herstellung von Multi-Gate-Bauelementen, sondern auch von planaren Transistoren verwendet werden können.
  • In 1 wird bei dem Verfahren 10 im Schritt 12 ein Vorläufer des Bauelements 50 bereitgestellt, der in den 2A, 2B und 2C gezeigt ist. Der Einfachheit der Erörterung halber wird der Vorläufer des Bauelements 50 ebenfalls als Bauelement 50 bezeichnet. In den 2A, 2B und 2C weist das Bauelement 50 Folgendes auf: ein Substrat 52; eine Finne 54, die aus dem Substrat 52 herausragt und zwei S/D-Bereiche 54a und einen Kanalbereich 54b zwischen den S/D-Bereichen 54a hat; eine Trennungsstruktur 56, die sich über dem Substrat 52 befindet und den unteren Teil der Finne 54 umgibt; und eine Gate-Struktur 60, die sich über der Trennungsstruktur 56 befindet und die Finne 54 in dem Kanalbereich 54b berührt. Das Bauelement 50 weist weiterhin S/D-Merkmale 58 in und/oder auf den S/D-Bereichen 54a auf. Die S/D-Merkmale 58 sind leitende Merkmale. Bei einigen Ausführungsformen weist auch die Gate-Struktur 60 leitende Merkmale auf. Die verschiedenen Merkmale oder Strukturelemente oder Features des Bauelements 50 werden nachstehend näher beschrieben.
  • Bei einigen Ausführungsformen ist das Substrat 52 ein Siliziumsubstrat (z. B. ein Wafer). Alternativ kann das Substrat 52 Folgendes sein: ein anderer elementarer Halbleiter, wie etwa Germanium; ein Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GalnAsP; oder eine Kombination davon. Bei noch weiteren Alternativen ist das Substrat 52 ein Halbleiter auf Isolator (SOI).
  • Die Finne 54 kann zum Herstellen eines p-FinFET oder eines n-FinFET geeignet sein. Die Finne 54 kann mit geeigneten Prozessen hergestellt werden, wie etwa fotolithografischen und Ätzprozessen. Der fotolithografische Prozess kann Folgendes umfassen: Herstellen einer Fotoresistschicht (Resist) über dem Substrat 52, Belichten des Resists mit einer Struktur, Durchführen einer Härtung nach der Belichtung und Entwickeln des Resists zu einem Maskierungselement mit dem Resist. Das Maskierungselement wird dann zum Ätzen von Aussparungen in das Substrat 52 verwendet, sodass die Finne 54 auf dem Substrat 52 zurückbleibt. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Zum Beispiel können für einen Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBr3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen und/oder Kombinationen davon verwendet werden. Ein Nassätzprozess kann zum Beispiel das Ätzen in Folgendem umfassen: verdünnter Fluorwasserstoffsäure (diluted hydrofluoric acid; DHF), Kaliumhydroxid(KOH)-Lösung; Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) und/oder Essigsäure (CH3COOH) enthält; und/oder einem anderen geeigneten Nassätzmittel. Alternativ kann die Finne 54 mit einem DLP-Prozess (DLP: double-patterning lithography; Doppelstrukturierungslithografie) hergestellt werden. Es können auch zahlreiche andere Ausführungsformen des Verfahrens zur Herstellung der Finne 54 auf dem Substrat 52 geeignet sein.
  • Die Trennungsstruktur 56 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), einem dielektrischen Low-k-Material und/oder einem anderen geeigneten Isoliermaterial bestehen. Die Trennungsstruktur 56 kann STI-Merkmale (STI: shallow trench isolation; flache Grabenisolation) umfassen. Bei einer Ausführungsform wird die Trennungsstruktur 56 durch Ätzen von Gräben in dem Substrat 52 hergestellt, z. B. als Teil des Herstellungsprozesses für die Finne 54. Die Gräben können dann mit einem Isoliermaterial gefüllt werden, und daran schließt sich ein CMP-Prozess (CMP: chemisch-mechanisches Polieren) an. Eine andere Trennungsstruktur 56, wie etwa ein Feldoxid, Lokaloxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen sind ebenfalls möglich. Die Trennungsstruktur 56 kann auch eine Mehrschichtstruktur sein, die zum Beispiel eine oder mehrere Deckschichten aus thermischem Oxid hat.
  • Bei einer Ausführungsform können die S/D-Merkmale 58 leicht dotierte (LDD), stark dotierte (HDD) und/oder Silicidbildungs-S/D-Merkmale sein. In einem Beispiel können leicht oder stark dotierte S/D-Merkmale durch Ätzen in die S/D-Bereiche 54a und Durchführen des selektiven epitaxialen Aufwachsens (selective epitaxial growth; SEG) unter Verwendung eines Vorläufergases auf Siliziumbasis hergestellt werden. Das aufgewachsene S/D-Merkmal (z. B. Silizium) kann mit einem geeigneten Dotanden in situ während des SEG oder in einem nachfolgenden Prozess dotiert werden. Zum Aktivieren des Dotanden kann ein Glühprozess, wie etwa rasches thermisches Glühen und/oder thermisches Laserglühen, durchgeführt werden. In einem Beispiel kann die Silicidbildung Nickelsilicid (NiSi), Nickelplatinsilicid (NiPtSi), Nickelplatingermaniumsilicid (NiPtGeSi), Nickelgermaniumsilicid (NiGeSi), Ytterbiumsilicid (YbSi), Platinsilicid (PtSi), Iridiumsilicid (IrSi), Erbiumsilicid (ErSi), Cobaltsilicid (CoSi), andere geeignete leitende Materialien und/oder Kombinationen davon umfassen. Die Silicidbildung kann mit einem Prozess durchgeführt werden, der das Abscheiden einer Metallschicht, das Glühen der Metallschicht so, dass sie mit dem Silizium zu Silicid reagieren kann, und das anschließende Entfernen der nicht umgesetzten Metallschicht umfasst.
  • Die Gate-Struktur 60 berührt die Finne 54 auf zwei oder mehr Seiten (drei Seiten in dem gezeigten Beispiel). Die Gate-Struktur 60 kann Folgendes umfassen: eine dielektrische Gate-Schicht; eine Gate-Elektrodenschicht; und eine oder mehrere weitere Schichten, wie etwa eine Zwischenschicht, eine Austrittsarbeitsschicht und eine Hartmaskenschicht. Die dielektrische Schicht kann Siliziumoxid oder ein High-k-Dielektrikum umfassen, wie etwa Hafniumoxid (HfO2), Zirconiumdioxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (TiO2); Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3), andere geeignete Metalloxide oder Kombinationen davon. Bei einer Ausführungsform kann die Gate-Elektrodenschicht Polysilizium sein. Alternativ kann die Gate-Elektrodenschicht ein Metall, wie etwa Aluminium (Al), Wolfram (W) oder Kupfer (Cu), und/oder andere geeignete Materialien umfassen. Die Gate-Struktur 60 kann bei einigen Ausführungsformen einen Gate-Abstandshalter aufweisen. Die verschiedenen Schichten der Gate-Struktur 60 können durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Plattierung oder andere geeignete Verfahren hergestellt werden.
  • In 1 wird bei dem Verfahren 10 im Schritt 14 eine SCD-Schicht 62 über dem Substrat 52 hergestellt. Insbesondere wird die SCD-Schicht 62 über der Finne 54, der Trennungsstruktur 56, den S/D-Merkmalen 58 und der Gate-Struktur 60 hergestellt, wie in den 3A, 3B und 3C gezeigt ist. Die SCD-Schicht 62 kann bei verschiedenen Ausführungsformen als eine konforme Schicht oder eine nicht-konforme Schicht abgeschieden werden. Bei einer Ausführungsform weist die SCD-Schicht 62 Silizium und ein Element aus der Gruppe Sauerstoff, Kohlenstoff und Stickstoff auf. Die SCD-Schicht 62 kann zum Beispiel Siliziumcarbid (SiC), Siliziumnitrid (SiN) oder Siliziumoxid (SiO2) aufweisen. Bei einer alternativen Ausführungsform weist die SCD-Schicht 62 Silizium und eine Kombination aus Sauerstoff, Kohlenstoff und/oder Stickstoff auf. Die SCD-Schicht 62 kann zum Beispiel Silizium-Kohlenstoff-Nitrid (SiCN), Silizium-Kohlenstoff-Oxid (SiCO) oder Siliziumoxidnitrid (SiON) aufweisen. Die SCD-Schicht 62 kann durch PVD, CVD, Plasma-unterstützte CVD (PECVD), ALD, Plasma-unterstützte ALD (PEALD) oder andere Abscheidungsverfahren abgeschieden werden. Bei einer Ausführungsform wird die SCD-Schicht 62 in einer Kammer mit einer Temperatur in dem Bereich von Raumtemperatur bis etwa 600 °C und einem Druck in dem Bereich von 0 bis 100 Torr abgeschieden. Die Dicke der SCD-Schicht 62 kann so gesteuert werden, dass ein Gleichgewicht bei den Entwurfsanforderungen erzielt wird. Mit einer dickeren SCD-Schicht 62 können bessere Metallsperr- und hermetische Funktionen erzielt werden, was jedoch auf Kosten einer größeren Package-Größe geht. Bei einigen Ausführungsformen kann die SCD-Schicht 62 so gesteuert werden, dass sie dünner als 100 nm (1000 Angström (Å)) ist. Die SCD-Schicht 62 kann zum Beispiel mit einer Dicke in dem Bereich von 0,5 nm bis 30 nm (5 Å bis 300 Å) abgeschieden werden.
  • Bei dem Verfahren 10 (1) wird in dem Schritt 16 eine MCD-Schicht 63 über der SCD-Schicht 62 hergestellt. In den 4A, 4B und 4C kann die MCD-Schicht 63 bei verschiedenen Ausführungsformen als eine konforme Schicht oder eine nicht-konforme Schicht abgeschieden werden. Bei einer Ausführungsform weist die MCD-Schicht 63 ein Oxid eines Metallmaterials oder ein Nitrid eines Metallmaterials auf. Bei einigen Ausführungsformen kann das Metallmaterial Aluminium (Al), Tantal (Ta), Titan (Ti), Hafnium (HF) oder andere Metalle umfassen. Die MCD-Schicht 63 kann zum Beispiel Aluminiumnitrid, Aluminiumoxid, Tantaloxid, Titanoxid, Hafniumoxid, andere Metalloxid-Verbindungen oder andere Metallnitrid-Verbindungen umfassen. Die MCD-Schicht 63 ist elektrisch isolierend und hat eine hohe Ätzselektivität für ein dielektrisches Low-k-Material, was später erörtert wird. Die MCD-Schicht 63 kann durch PVD, CVD, PECVD, ALD, PEALD, Plattierung (Elektroplattierung oder stromlose Plattierung) oder andere Abscheidungsverfahren abgeschieden werden. Bei einer Ausführungsform wird die MCD-Schicht 63 in einer Kammer mit einer Temperatur in dem Bereich von Raumtemperatur bis etwa 600 °C und einem Druck in dem Bereich von 0 bis 100 Torr abgeschieden. Die SCD-Schicht 62 und die MCD-Schicht 63 können in ein und derselben Prozesskammer abgeschieden werden. Die Dicke der MCD-Schicht 63 kann so gesteuert werden, dass ein Gleichgewicht bei den Entwurfsanforderungen erzielt wird. Mit einer dickeren MCD-Schicht 63 kann eine stärkere Ätzstoppfunktion erzielt werden, was jedoch auf Kosten einer größeren Package-Größe geht. Bei einigen Ausführungsformen kann die MCD-Schicht 63 dünner als 50 nm (500 Å) sein. Die MCD-Schicht 63 kann zum Beispiel mit einer Dicke in dem Bereich von 0,5 nm bis 10 nm (5 Å bis 100 Ä) abgeschieden werden. Bei der vorliegenden Ausführungsform umfasst eine neue Ätzstoppschicht 64 die SCD-Schicht 62 und die MCD-Schicht 63. Die Ätzstoppschicht 64 ist im Allgemeinen dünner als herkömmliche Ätzstoppschichten auf Siliziumbasis, da die MCD-Schicht 63 dünner hergestellt werden kann und dabei eine stärkere Ätzstoppfunktion bietet.
  • Bei dem Verfahren 10 (1) wird im Schritt 18 eine dielektrische Schicht 66 über der Ätzstoppschicht 64 hergestellt, die verschiedene Gräben über dem Substrat 52 füllt. In den 5A, 5B und 5C kann die dielektrische Schicht 66 ein dielektrisches Low-k-Material umfassen, wie etwa Tetraethylorthosilicat(TEOS)-Oxid, undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Kieselglas (fused silica glass; FSG), Phosphorsilicatglas (PSG), mit Bor dotiertes Silicatglas (BSG) und/oder andere geeignete dielektrische Materialien. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 66 ein Material mit einer Dielektrizitätskonstante (k-Wert), die kleiner als oder gleich 3 ist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 66 ein dielektrisches Extrem-Low-k-Material, zum Beispiel mit einem k-Wert von weniger als 2,3. Die dielektrische Schicht 66 kann durch PVD, CVD, CVD bei Tiefdruck (LPCVD), Plasma-unterstützte CVD (PECVD), fließfähige CVD (FCVD) oder andere geeignete Abscheidungsverfahren abgeschieden werden. Ein CMP-Prozess (CMP: chemisch-mechanische Polierung) kann durchgeführt werden, um die Oberseite der dielektrischen Schicht 66, die die Oberseite des Bauelements 50 ist, zu planarisieren.
  • Bei dem Verfahren 10 (1) wird im Schritt 20 die dielektrische Schicht 66 so geätzt, dass Gräben 68 und 70 darin entstehen. In den 6A, 6B und 6C werden die Gräben 68 über den S/D-Merkmalen 58 hergestellt, und der Graben 70 wird über der Gate-Struktur 60 hergestellt. Die Gräben 68 und 70 legen die MCD-Schicht 63 in den S/D-Bereichen 54a bzw. über der Gate-Struktur 60 frei. Bei einigen Ausführungsformen können die Gräben 68 und 70 in getrennten Prozessen oder in ein und demselben Prozess hergestellt werden. Der Einfachheit der Erörterung halber wird nachstehend die Herstellung der Gräben 68 gemeinsam mit der Herstellung der Gräben 70 erörtert.
  • Bei einigen Ausführungsformen kann der Schritt 20 einen oder mehrere fotolithografische Prozesse und einen oder mehrere Ätzprozesse umfassen. Der fotolithografische Prozess kann zum Beispiel Folgendes umfassen: Herstellen einer Fotoresistschicht (oder Resistschicht) über der dielektrischen Schicht 66; Belichten des Resists mit einer Struktur; Durchführen eines Härtungsprozesses nach der Belichtung; und Entwickeln des Resists, um ein Maskierungselement mit dem Resist herzustellen. Das Maskierungselement wird dann zum Ätzen von Gräben in die dielektrische Schicht 66 verwendet. Bei einer Ausführungsform können eine oder mehrere Strukturierungsschichten, wie etwa eine Hartmaskenschicht und/oder eine Antireflexschicht, zwischen der dielektrischen Schicht 66 und der Resistschicht abgeschieden werden, bevor die Resistschicht strukturiert wird. Weiterhin wird bei dieser Ausführungsform die Struktur von der Resistschicht auf die eine oder die mehreren Strukturierungsschichten und dann auf die dielektrische Schicht 66 übertragen.
  • Zum Ätzen der dielektrischen Schicht 66 können ein Trockenätzprozess, ein Nassätzprozess und/oder andere geeignete Prozesse verwendet werden, wie vorstehend dargelegt worden ist. Der Ätzprozess ist darauf abgestimmt, selektiv das Material der dielektrischen Schicht 66 zu entfernen, aber nicht das Material der MCD-Schicht 63. Auf Grund verschiedener Faktoren, wie etwa ungleichmäßige Verteilung von Durchkontaktierungsstrukturen, Schwankungen der kritischen Abmessungen und hohe Seitenverhältnisse der Durchkontaktierungsgräben, können einige Durchkontaktierungsgräben die MCD-Schicht 63 früher als andere Durchkontaktierungsgräben erreichen. Wenn eine Durchkontaktierung (z. B. der Graben 68 auf der linken Seite) die MCD-Schicht 63 erreicht hat, während eine andere Durchkontaktierung (z. B. der Graben 68 auf der rechten Seite) sie noch nicht erreicht hat, wird eine kontinuierliche Ätzung durchgeführt, um zu gewährleisten, dass alle Durchkontaktierungsgräben die MCD-Schicht 63 erreichen. Andernfalls würden unterätzte Durchkontaktierungsgräben zu offenen Stromkreisen führen. Bei herkömmlichen Ätzstoppschichten auf Siliziumbasis könnte die kontinuierliche Ätzung die Ätzstoppschicht auf Siliziumbasis überätzen und durchdringen und die darunter befindlichen Merkmale beschädigen. Bei der vorliegenden Ausführungsform hat die MCD-Schicht 63 eine hohe Ätzselektivität für die dielektrische Schicht 66 und kann daher die kontinuierliche Ätzung überstehen. Bei der vorliegenden Ausführungsform erreichen während des Schritts 20 alle Durchkontaktierungsgräben die MCD-Schicht 63, und sie enden dort.
  • Bei dem Verfahren 10 (1) wird im Schritt 22 die Ätzstoppschicht 64, die die MCD-Schicht 63 und die SCD-Schicht 62 umfasst, geätzt und geöffnet. In den 7A, 7B und 7C werden die MCD-Schicht 63 und die SCD-Schicht 62 in den Gräben 68 und 70 geätzt und entfernt. Dadurch werden die leitenden Merkmale, die die S/D-Merkmale 58 und die Gate-Struktur 60 umfassen, in den Gräben 68 bzw. 70 freigelegt. Der Schritt 22 kann einen oder mehrere Trockenätz-, Nassätz- oder andere geeignete Ätzprozesse umfassen, die darauf abgestimmt sind, selektiv die Materialien der Ätzstoppschicht 64 zu entfernen, während die dielektrische Schicht 66 im Wesentlichen unverändert bleibt. Bei einer Ausführungsform umfasst der Schritt 22 einen oder mehrere anisotrope Ätzprozesse. Um die Ätzschichtreste von den freigelegten Teilen der leitenden Merkmale zu entfernen, kann ein Reinigungsprozess durchgeführt werden.
  • Bei dem Verfahren 10 (1) werden im Schritt 24 leitende Merkmale 72 und 74 in den Gräben 68 bzw. 70 hergestellt. In den 8A, 8B und 8C werden die leitenden Merkmale 72 (S/D-Kontakte) mit den S/D-Merkmalen 58 elektrisch verbunden, während das Merkmal 74 (Gate-Kontakt) mit der Gate-Struktur 60 elektrisch verbunden wird. Bei einigen Ausführungsformen können die leitenden Merkmale 72 und 74 in getrennten Prozessen oder in ein und demselben Prozess hergestellt werden. Für die Merkmale 72 und 74 kann jeweils ein Metall, wie etwa Aluminium (Al), Wolfram (W), Kupfer (Cu) oder Cobalt (Co), oder ein anderes geeignetes Material verwendet werden. Bei einer Ausführungsform wird im Schritt 24 eine Sperrschicht in den Gräben 68 und 70 hergestellt, bevor die leitenden Merkmale 72 bzw. 74 hergestellt werden. Die Sperrschicht verhindert, dass Material der leitenden Merkmale 72 und 74 in die dielektrische Schicht 66 eindiffundiert. Die Merkmale 72 und 74 können jeweils durch CVD, PVD, ALD, Plattierung oder andere geeignete Verfahren hergestellt werden.
  • Bleiben wir bei den 8A, 8B und 8C. Auf dieser Herstellungsstufe weist das Bauelement 50 das Substrat 52 und die leitenden Merkmale 58 und 60 auf, die sich jeweils über einem Teil des Substrats 52 befinden. Das Bauelement 50 weist weiterhin die neue und verbesserte Ätzstoppschicht 64 auf, die die SCD-Schicht 62 und die MCD-Schicht 63 über der SCD-Schicht 62 umfasst. Das Bauelement 50 weist weiterhin die dielektrische Schicht 66 über der Ätzstoppschicht 64 auf. Das Bauelement 50 weist weiterhin die leitenden Merkmale 72 und 74 in der dielektrischen Schicht 66 auf. Die leitenden Merkmale 72 und 74 durchdringen die Ätzstoppschicht 64 und sind mit den leitenden Merkmalen 58 bzw. 60 elektrisch verbunden. Bei einigen Ausführungsformen kann der Teil der Ätzstoppschicht 64 über der Oberseite der Gate-Struktur 60 fehlen. Das Bauelement 50 kann zum Beispiel einem Ersatz-Gate-Prozess unterzogen werden, bei dem dieser Teil der Ätzstoppschicht 64 entfernt wird.
  • Das Verfahren 10 kann mit weiteren Schritten zur Herstellung des Bauelements 50 fortgesetzt werden. Zum Beispiel können bei dem Verfahren 10 weitere dielektrische Schichten über der dielektrischen Schicht 66 hergestellt werden, und es können Verbindungsstrukturen in den dielektrischen Schichten hergestellt werden, um verschiedene Anschlüsse des FinFET mit anderen passiven und/oder aktiven Bauelementen zu einem vollständigen IC zu verbinden.
  • Zweite Ausführungsform
  • Nachstehend wird die zweite Ausführungsform des Verfahrens 10 zur Herstellung eines Bauelements 100 unter Bezugnahme auf die 1 und 9A bis 9G beschrieben.
  • In 1 wird bei dem Verfahren 10 im Schritt 12 ein Vorläufer des Bauelements 100 bereitgestellt, wie in 9A gezeigt ist. Der Einfachheit der Erörterung halber wird der Vorläufer des Bauelements 100 ebenfalls als Bauelement 100 bezeichnet. In 9A weist das Bauelement 100 Folgendes auf: ein Substrat 102; eine dielektrische Schicht 104 über dem Substrat 102; und leitende Merkmale 106A und 106B in der dielektrischen Schicht 104. Wie gezeigt ist, weist bei dieser Ausführungsform das Bauelement 100 weiterhin Sperrschichten 107A und 107B zwischen den leitenden Merkmalen 106A und 106B und der dielektrischen Schicht 104 auf.
  • Bei einigen Ausführungsformen ist das Substrat 102 ein Siliziumsubstrat (z. B. ein Wafer). Alternativ kann das Substrat 102 Folgendes sein: ein anderer elementarer Halbleiter, wie etwa Germanium; ein Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GalnAsP; oder eine Kombination davon. Bei noch weiteren Alternativen ist das Substrat 102 ein Halbleiter auf Isolator (SOI). Das Substrat 102 umfasst aktive Bauelemente, wie etwa p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren, Hochspannungstransistoren und Hochfrequenztransistoren. Die Transistoren können planare Transistoren oder Multi-Gate-Transistoren, wie etwa FinFETs, sein. Das Substrat 102 kann weiterhin passive Bauelemente umfassen, wie etwa Widerstände, Kondensatoren und Induktoren.
  • Bei einigen Ausführungsformen umfasst die dielektrische Schicht 104 ein dielektrisches Low-k-Material, wie etwa Tetraethylorthosilicat(TEOS)-Oxid, undotiertes Silicatglas oder dotiertes Siliziumoxid, wie etwa Borphosphorsilicatglas (BPSG), Kieselglas (FSG), Phosphorsilicatglas (PSG), mit Bor dotiertes Silicatglas (BSG) und/oder andere geeignete dielektrische Materialien. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 104 ein Material mit einer Dielektrizitätskonstante (k-Wert), die kleiner als oder gleich 3 ist. Bei einigen Ausführungsformen umfasst die dielektrische Schicht 104 ein dielektrisches Extrem-Low-k-Material, zum Beispiel mit einem k-Wert von weniger als 2,3.
  • Die leitenden Merkmale 106A und 106B sind Teil einer Mehrschicht-Verbindungsstruktur des Bauelements 100. Bei einer Ausführungsform sind die leitenden Merkmale 106A und 106B Kontakte (oder Stifte) für Source-, Drain- oder Gate-Anschlüsse von Transistoren. Bei einer weiteren Ausführungsform sind die leitenden Merkmale 106A und 106B Verbindungen der Metall-x(Mx)-Ebene (z. B. Metalldraht-Elemente). „x“ kann zum Beispiel 0, 1, 2 und so weiter sein. Auch wenn es nicht dargestellt ist, sind die leitenden Merkmale 106A und 106B mit aktiven und/oder passiven Bauelementen in dem Substrat 102 (wie etwa dem FinFET in dem Bauelement 50) über darunter befindliche Schichten der Verbindungsstruktur oder über die Anschlüsse (z. B. die Source-, Drain- und Gate-Kontakte) der aktiven und/oder passiven Bauelemente verbunden. Bei einigen Ausführungsformen können die leitenden Merkmale 106A und 106B Kupfer (Cu), Aluminium (Al), Wolfram (W), Cobalt (Co) oder andere geeignete Metalle aufweisen.
  • Die Sperrschichten 107A und 107B können elektrisch leitend oder isolierend sein. Die Sperrschichten 107A und 107B sind zwischen den jeweiligen leitenden Merkmalen 106A und 106B und der dielektrischen Schicht 104 angeordnet und fungieren als Metalldiffusionssperren. Bei einigen Ausführungsformen können die Sperrschichten 107A und 107B Titan (Ti), Titannidrid (TiN), Tantal (Ta), Tantalnitrid (TaN) oder ein anderes geeignetes Material aufweisen, und sie können eine oder mehrere Materialschichten umfassen.
  • Der Vorläufer 100 kann mit verschiedenen Verfahren hergestellt werden. In einem Beispiel wird der Vorläufer 100 mit den folgenden Schritten hergestellt: Abscheiden der dielektrischen Schicht 104 über dem Substrat 102; Ätzen der dielektrischen Schicht 104 so, dass Gräben entstehen; Abscheiden der Sperrschichten 107A und 107B als eine Deckschicht in den Gräben; Abscheiden der leitenden Merkmale 106A und 106B in den Gräben über den Sperrschichten; und Durchführen eines CMP-Prozesses, um überschüssige Materialien der Sperrschichten und der leitenden Merkmale zu entfernen. In einem weiteren Beispiel wird der Vorläufer 100 mit den folgenden Schritten hergestellt: Abscheiden einer Metallschicht über dem Substrat 102; Ätzen der Metallschicht (z. B. durch reaktives Ionenätzen) so, dass die leitenden Merkmale 106A und 106B entstehen; Abscheiden der Sperrschichten 107A und 107B um die leitenden Merkmale 106A und 106B herum; Abscheiden der dielektrischen Schicht 104 über dem Substrat 102 und Bedecken der leitenden Merkmale 106A und 106B; und Durchführen eines CMP-Prozesses, um überschüssige Materialien der dielektrischen Schicht 104 und der Sperrschichten 107A und 107B zu entfernen.
  • Bei verschiedenen Ausführungsformen kann die dielektrische Schicht 104 durch PVD, CVD, LPCVD, PECVD, FCVD oder andere geeignete Abscheidungsverfahren abgeschieden werden. Die dielektrische Schicht 104 kann mit einem Trockenätz- (Plasmaätz-), Nassätz- oder einem anderen Ätzverfahren geätzt werden. Die Sperrschichten 107A und 107B können durch PVD, CVD, ALD oder andere Abscheidungsverfahren abgeschieden werden. Die leitenden Merkmale 106A und 106B können durch Sputtern, CVD, Plattierung (Elektroplattierung oder stromlose Plattierung) oder andere Abscheidungsverfahren hergestellt werden.
  • Bei dem Verfahren 10 (1) wird im Schritt 14 eine SCD-Schicht 108 über der dielektrischen Schicht 104 hergestellt. In 9B kann die SCD-Schicht 108 kann bei verschiedenen Ausführungsformen als eine konforme Schicht oder eine nicht-konforme Schicht hergestellt werden. Bei einer Ausführungsform weist die SCD-Schicht 108 Silizium und ein Element aus der Gruppe Sauerstoff, Kohlenstoff und Stickstoff auf. Die SCD-Schicht 108 kann zum Beispiel Siliziumcarbid (SiC), Siliziumnitrid (SiN) oder Siliziumoxid (SiO2) aufweisen. Bei einer alternativen Ausführungsform weist die SCD-Schicht 108 Silizium und eine Kombination aus Sauerstoff, Kohlenstoff und/oder Stickstoff auf. Die SCD-Schicht 108 kann zum Beispiel Silizium-Kohlenstoff-Nitrid (SiCN), Silizium-Kohlenstoff-Oxid (SiCO) oder Siliziumoxidnitrid (Si-ON) aufweisen. Die SCD-Schicht 108 kann durch PVD, CVD, PECVD, ALD, PEALD oder andere Abscheidungsverfahren abgeschieden werden. Bei einer Ausführungsform wird die SCD-Schicht 108 in einer Kammer mit einer Temperatur in dem Bereich von Raumtemperatur bis etwa 600 °C und einem Druck in dem Bereich von 0 bis 100 Torr abgeschieden. Die Dicke der SCD-Schicht 108 kann so gesteuert werden, dass ein Gleichgewicht bei den Entwurfsanforderungen erzielt wird. Mit einer dickeren SCD-Schicht 108 können bessere Metallsperr- und hermetische Funktionen erzielt werden, was jedoch auf Kosten einer größeren Package-Größe geht. Bei einigen Ausführungsformen wird die SCD-Schicht 108 so gesteuert, dass sie dünner als 100 m (1000 Angström (Å)) ist. Die SCD-Schicht 108 kann zum Beispiel mit einer Dicke in dem Bereich von 0,5 nm bis 30 nm (5 Å bis 300 Å) abgeschieden werden.
  • Bei dem Verfahren 10 (1) wird im Schritt 16 eine MCD-Schicht 109 über der SCD-Schicht 108 hergestellt. In 9C kann die MCD-Schicht 109 bei verschiedenen Ausführungsformen als eine konforme Schicht oder eine nicht-konforme Schicht hergestellt werden. Bei einer Ausführungsform weist die MCD-Schicht 109 ein Oxid eines Metallmaterials oder ein Nitrid eines Metallmaterials auf. Bei einigen Ausführungsformen kann das Metallmaterial Aluminium (Al), Tantal (Ta), Titan (Ti), Hafnium (HF) oder andere Metalle umfassen. Die MCD-Schicht 109 kann zum Beispiel Aluminiumnitrid, Aluminiumoxid, Tantaloxid, Titanoxid, Hafniumoxid, andere Metalloxid-Verbindungen oder andere Metallnitrid-Verbindungen umfassen. Die MCD-Schicht 109 ist elektrisch isolierend und hat eine hohe Ätzselektivität für ein dielektrisches Low-k-Material, wie etwa das Material der dielektrischen Schicht 104. Die MCD-Schicht 109 kann durch PVD, CVD, PECVD, ALD, PEALD, Plattierung (Elektroplattierung oder stromlose Plattierung) oder andere Abscheidungsverfahren abgeschieden werden. Bei einer Ausführungsform wird die MCD-Schicht 109 in einer Kammer mit einer Temperatur in dem Bereich von Raumtemperatur bis etwa 600 °C und einem Druck in dem Bereich von 0 bis 100 Torr abgeschieden. Die SCD-Schicht 108 und die MCD-Schicht 109 können in ein und derselben Prozesskammer abgeschieden werden. Die Dicke der MCD-Schicht 109 kann so gesteuert werden, dass ein Gleichgewicht bei den Entwurfsanforderungen erzielt wird. Mit einer dickeren MCD-Schicht 109 kann eine stärkere Ätzstoppfunktion erzielt werden, was jedoch auf Kosten einer größeren Package-Größe geht. Bei einigen Ausführungsformen kann die MCD-Schicht 109 dünner als 50 nm (500 Å) sein. Die MCD-Schicht 109 kann zum Beispiel mit einer Dicke in dem Bereich von 0,5 nm bis 10 nm (5 Å bis 100 Å) abgeschieden werden. Bei der vorliegenden Ausführungsform umfasst eine neue Ätzstoppschicht 110 die SCD-Schicht 108 und die MCD-Schicht 109. Die Ätzstoppschicht 110 ist im Allgemeinen dünner als herkömmliche Ätzstoppschichten auf Siliziumbasis, da die MCD-Schicht 109 dünner hergestellt werden kann und dabei eine stärkere Ätzstoppfunktion bietet.
  • Bei dem Verfahren 10 (1) wird im Schritt 18 eine weitere dielektrische Schicht 112 über der Ätzstoppschicht 110 hergestellt. In 9D kann die dielektrische Schicht 112 etwa das gleiche Material wie die vorstehend beschriebene dielektrische Schicht 104 aufweisen. Die dielektrische Schicht 112 kann durch PVD, CVD, LPCVD, PECVD, FCVD oder andere geeignete Abscheidungsverfahren abgeschieden werden. In der dielektrischen Schicht 112 wird eine Metallverbindungsschicht hergestellt. Die geeignete Dicke für die dielektrische Schicht 112 kann auf Grund der Entwurfsanforderungen an das Halbleiter-Package und die Metallschicht gewählt werden.
  • Bei dem Verfahren 10 (1) wird im Schritt 20 die dielektrische Schicht 112 so geätzt, dass Gräben 114A und 114B darin entstehen. In 9E legen die Gräben 114A und 114B die MCD-Schicht 109 frei. Der Graben 114A hat einen oberen Teil 116A und einen unteren Teil 118A, wobei der obere Teil 116A ein Platzhalter für einen Leiter ist und der untere Teil 118A ein Platzhalter für eine Durchkontaktierung (oder einen Stift) ist. Ebenso hat der Graben 114B einen oberen Teil 116B und einen unteren Teil 118B. Bei einigen Ausführungsformen kann in dem Schritt 20 ein Single-Damascene- oder ein Dual-Damascene-Prozess verwendet werden, und es kann eine Durchkontaktierung-zuerst-Methode oder eine Leitung-zuerst-Methode verwendet werden.
  • Der Schritt 20 kann einen oder mehrere fotolithografische Prozesse und einen oder mehrere Ätzprozesse umfassen. Der fotolithografische Prozess kann zum Beispiel Folgendes umfassen: Herstellen einer Fotoresistschicht (oder Resistschicht) über der dielektrischen Schicht 112; Belichten des Resists mit einer Struktur; Durchführen eines Härtungsprozesses nach der Belichtung; und Entwickeln des Resists, um ein Maskierungselement mit dem Resist herzustellen. Das Maskierungselement wird dann zum Ätzen von Gräben in die dielektrische Schicht 112 verwendet. Bei einer Ausführungsform können eine oder mehrere Strukturierungsschichten, wie etwa eine Hartmaskenschicht und/oder eine Antireflexschicht, zwischen der dielektrischen Schicht 112 und der Resistschicht abgeschieden werden, bevor die Resistschicht strukturiert wird. Weiterhin wird bei dieser Ausführungsform die Struktur von der Resistschicht auf die eine oder die mehreren Strukturierungsschichten und dann auf die dielektrische Schicht 112 übertragen. Darüber hinaus können mehrere Strukturierungsverfahren verwendet werden, um eine geringe kritische Abmessung (critical dimension; CD) in den Gräben 114A und 114B zu erzielen.
  • Zum Ätzen der dielektrischen Schicht 112 können ein Trockenätzprozess, ein Nassätzprozess und/oder ein anderer geeigneter Prozess verwendet werden, wie vorstehend dargelegt worden ist. Der Ätzprozess ist darauf abgestimmt, selektiv das Material der dielektrischen Schicht 112 zu entfernen, aber nicht das Material der MCD-Schicht 109. Auf Grund verschiedener Faktoren, wie etwa ungleichmäßige Verteilung von Durchkontaktierungsstrukturen, Schwankungen der kritischen Abmessungen und hohe Seitenverhältnisse der Durchkontaktierungsgräben, können einige Durchkontaktierungsgräben die MCD-Schicht 109 früher als andere Durchkontaktierungsgräben erreichen. Zur Erläuterung zeigt 9E, dass der Graben 118A eine kleinere CD und ein größeres Seitenverhältnis als der Graben 118B hat. In vielen Fällen ist es wahrscheinlich, dass durch die Ätzung des Grabens 118B die MCD-Schicht 109 früher freigelegt wird als durch die Ätzung der Grabens 118A, da mehr Ätzmittel in den Graben 118B gelangen und dort mit dem dielektrischen Material reagieren. Die Ätzrate hängt außerdem davon ab, ob die Gräben 118A und 118B in einem einzelnen Durchkontaktierungsbereich oder in einem dichten Durchkontaktierungsbereich auf dem Substrat 102 liegen. Es genügt jedoch zu sagen, dass nicht alle Durchkontaktierungsgräben mit der gleichen Ätzrate geätzt werden. Wenn eine Durchkontaktierung (z. B. der Graben 118B) die MCD-Schicht 109 erreicht hat, während eine andere Durchkontaktierung (z. B. der Graben 118A) sie noch nicht erreicht hat, wird eine kontinuierliche Ätzung durchgeführt, um zu gewährleisten, dass alle Durchkontaktierungsgräben die MCD-Schicht 109 erreichen. Andernfalls würden unterätzte Durchkontaktierungsgräben zu offenen Stromkreisen führen. Bei herkömmlichen Ätzstoppschichten auf Siliziumbasis könnte die kontinuierliche Ätzung die Ätzstoppschicht auf Siliziumbasis überätzen und durchdringen und die darunter befindlichen Merkmale beschädigen. Bei der vorliegenden Ausführungsform hat die MCD-Schicht 109 eine hohe Ätzselektivität für die dielektrische Schicht 112 und kann daher die kontinuierliche Ätzung überstehen. Bei der vorliegenden Ausführungsform erreichen während des Schritts 20 alle Durchkontaktierungsgräben die MCD-Schicht 109, und sie enden dort.
  • Bei dem Verfahren 10 (1) wird im Schritt 22 die Ätzstoppschicht 110, die die MCD-Schicht 109 und die SCD-Schicht 108 umfasst, geätzt und geöffnet. In den 9E und 9F werden die MCD-Schicht 109 und die SCD-Schicht 108 in den Gräben 118A und 118B geätzt und entfernt. Dadurch werden die leitenden Merkmale 106A und 106B in den Gräben 118A bzw. 118B freigelegt. Der Schritt 22 kann ein oder mehrere Trockenätz-, Nassätz- oder andere geeignete Ätzprozesse umfassen, die darauf abgestimmt sind, selektiv die Materialien der Ätzstoppschicht 110 zu entfernen, während die dielektrische Schicht 112 im Wesentlichen unverändert bleibt. Bei einer Ausführungsform umfasst der Schritt 22 einen oder mehrere anisotrope Ätzprozesse. Um die Ätzschichtreste von den freigelegten Teilen der leitenden Merkmale 106A und 106B zu entfernen, kann ein Reinigungsprozess durchgeführt werden.
  • Bei dem Verfahren 10 (1) werden im Schritt 24 Sperrschichten 120A und 120B und leitende Merkmale 122A und 122B in den Gräben 114A bzw. 114B hergestellt. 9G zeigt das Ergebnis des Schritts 24, in dem ein Dual-Damascene-Prozess verwendet worden ist. In 9G werden die Sperrschichten 120A und 120B als eine Deckschicht auf den Seitenwänden der Gräben 114A und 114B hergestellt, und die leitenden Merkmale 122A und 122B werden in den Gräben 114A und 114B über den Sperrschichten 120A bzw. 120B hergestellt. Bei einer Ausführungsform können die Sperrschichten 120A und 120B etwa die gleichen Materialien wie die Sperrschichten 107A und 107B aufweisen, und die leitenden Merkmale 122A und 122B können etwa die gleichen Materialien wie die leitenden Merkmale 106A und 106B aufweisen. Die leitenden Merkmale 122A und 122B sind mit den leitenden Merkmalen 106A bzw. 106B elektrisch verbunden. Die Verbindung zwischen ihnen kann durch Direktkontakt oder über die Sperrschichten 120A und 120B hergestellt werden. Die Sperrschichten 120A und 120B können durch PVD, CVD, ALD oder andere Abscheidungsverfahren abgeschieden werden. Die leitenden Merkmale 122A und 122B können durch Sputtern, CVD oder Plattierung (Elektroplattierung oder stromlose Plattierung) hergestellt werden. Ein CMP-Prozess kann durchgeführt werden, um die Oberseite des Bauelements 100 zu planarisieren und um überschüssige Sperrschicht- und leitende Materialien auf der dielektrischen Schicht 112 zu entfernen.
  • Bleiben wir bei 9G. Auf dieser Herstellungsstufe weist das Bauelement 100 das Substrat 102, die dielektrische Schicht 104 über dem Substrat und die leitenden Merkmale 106A und 106B in der dielektrischen Schicht 104 auf. Das Bauelement 100 weist weiterhin die neue und verbesserte Ätzstoppschicht 110 auf, die die SCD-Schicht 108 und die MCD-Schicht 109 über der SCD-Schicht 108 umfasst. Das Bauelement 100 weist weiterhin die dielektrische Schicht 112 über der Ätzstoppschicht 110 und die leitenden Merkmale 122A und 122B in der dielektrischen Schicht 112 auf. Die leitenden Merkmale 122A und 122B durchdringen die Ätzstoppschicht 110 und sind mit den leitenden Merkmalen 106A bzw. 106B elektrisch verbunden. Die Schritte 14, 16, 18, 20, 22 und 24 des Verfahrens 10 können wiederholt werden, um weitere Verbindungsstrukturen über der dielektrischen Schicht 112 herzustellen.
  • Dritte Ausführungsform
  • Nachstehend wird eine dritte Ausführungsform des Verfahrens 10 zur Herstellung eines Bauelements 200 unter Bezugnahme auf die 1, 10 und 11A bis 11G beschrieben.
  • 10 zeigt ein Verfahren 30 zur Herstellung des Halbleiter-Bauelements 200, bei dem ein Luftspalt zwischen den leitenden Merkmalen 106A und 106B hergestellt wird und die Ätzstoppschicht 110 als eine Unterseite und Seitenwände des Luftspalts fungiert. Nachstehend wird das Verfahren 30, das als eine Ausführungsform des Verfahrens 10 anzusehen ist, kurz erörtert.
  • Bei dem Verfahren 30 (10) wird im Schritt 12 ein Vorläufer des Halbleiter-Bauelements 200 bereitgestellt, das im Wesentlichen das Gleiche wie das Bauelement 100 von 9A ist. Das Verfahren 30 geht von dem Schritt 12 zu dem Schritt 32 weiter.
  • Bei dem Verfahren 30 (10) wird im Schritt 32 ein Graben 130 in die dielektrische Schicht 104 in der Nähe eines der leitenden Merkmale 106A und 106B geätzt. Der Einfachheit der Erörterung halber wird der Graben 130 zwischen den leitenden Merkmalen 106A und 106B geätzt, wie in 11A gezeigt ist. Der Graben 130 ist ein Platzhalter für einen herzustellenden Luftspalt. Die Tiefe, Breite und Länge des Grabens 130 können auf Grund der Entwurfsanforderungen gewählt werden. Da die Substanz mit der niedrigsten Dielektrizitätskonstante Luft (k = 1,0) ist, verringert ein Luftspalt die parasitäre Kapazität der Verbindungsstrukturen weiter. Bei einigen Ausführungsformen kann der Schritt 32 einen Trockenätzprozess, einen Nassätzprozess oder ein anderes Ätzverfahren umfassen.
  • Bei dem Verfahren 30 (10) wird im Schritt 34 die SCD-Schicht 108 über der dielektrischen Schicht 104 und in dem Graben 130 hergestellt (11B). Der Schritt 34 ist eine Ausführungsform des Schritts 14 von 1. Daher werden zahlreiche Einzelheiten des Schritts 34 der Kürze halber weggelassen. Die SCD-Schicht 108 wird auf der Unterseite und den Seitenwänden des Grabens 130 hergestellt, aber sie füllt den Graben 130 nicht vollständig.
  • Bei dem Verfahren 30 (10) wird im Schritt 36 die MCD-Schicht 109 über der SCD-Schicht 108 und in dem Graben 130 hergestellt (11C). Der Schritt 36 ist eine Ausführungsform des Schritts 16 von 1. Daher werden zahlreiche Einzelheiten des Schritts 36 der Kürze halber weggelassen. Wie in 11C gezeigt ist, umfasst die Ätzstoppschicht 110 die SCD-Schicht 108 und die MCD-Schicht 109. Die Ätzstoppschicht 110 wird auf der Unterseite und den Seitenwänden des Grabens 130 hergestellt, aber sie füllt den Graben 130 nicht vollständig. Bei einer Ausführungsform werden entweder die SCD-Schicht 108 oder die MCD-Schicht 109 oder beide so hergestellt, dass sie eine konforme Schicht bilden (d. h., dass sie eine im Wesentlichen konstante Dicke haben). Bei einer alternativen Ausführungsform ist weder die SCD-Schicht 108 noch die MCD-Schicht 109 konform (d. h., ihre Dicken sind unterschiedlich).
  • Bei dem Verfahren 30 (10) wird im Schritt 38 eine zersetzbare Schicht 132 in dem Graben 130 abgeschieden. In 11D füllt die zersetzbare Schicht 132 den verbliebenen Teil des Grabens 130. Bei einigen Ausführungsformen umfasst die zersetzbare Schicht 132 ein Polymer, das sich zersetzen und verdampfen kann, wenn es mit UV-Licht bestrahlt wird und/oder auf eine hohe Temperatur erwärmt wird. Die zersetzbare Schicht 132 kann zum Beispiel Folgendes aufweisen: P-Coploymer (Neopentylmethacrylat-co-Ethylenglycoldimethylmethacrylat-Coploymer), Polypropylenglycol (PPG), Polybutadien (PB), Polyethylenglycol (PEG), Polycaprolactondiol (PCL) oder ein anderes geeignetes Material. Die zersetzbare Schicht 132 kann durch Schleuderbeschichtung, CVD, PECVD, ALD, PEALD oder andere Abscheidungsverfahren hergestellt werden. Ein anisotroper Ätzprozess kann durchgeführt werden, um überschüssiges Material der zersetzbaren Schicht 132 von der Oberseite der MCD-Schicht 109 zu entfernen, sodass die zersetzbare Schicht 132 nur in dem Graben 130 zurückbleibt (11C).
  • Bei dem Verfahren 30 (10) wird im Schritt 40 die dielektrische Schicht 112 über der MCD-Schicht 109 und der zersetzbaren Schicht 132 hergestellt (11E). Der Schritt 40 ist eine Ausführungsform des Schritts 18 von 1. Daher werden zahlreiche Einzelheiten des Schritts 40 der Kürze halber weggelassen.
  • Bei dem Verfahren 30 (10) wird im Schritt 42 die zersetzbare Schicht 132 entfernt, sodass ein Luftspalt 134 entsteht (11F). Bei einer Ausführungsform umfasst der Schritt 42 das Bestrahlen des Bauelements 200 mit UV-Licht oder das Erwärmen des Bauelements 200 auf eine hohe Temperatur, sodass sich die zersetzbare Schicht 132 zersetzt und in Dampf umwandelt. Die Dampfmoleküle sind so klein, dass sie durch die Poren der dielektrischen Schicht 112 hindurch diffundieren können. In 11F ist der Luftspalt 134 an seiner Unterseite und seinen Seitenwänden von der MCD-Schicht 109 umgeben und ist an seiner Oberseite von der dielektrischen Schicht 112 umgeben. Da die Ätzstoppschicht 110 dünner als herkömmliche Ätzstoppschichten auf Siliziumbasis hergestellt werden kann, kann der Luftspalt 134 unter Berücksichtigung des begrenzten Platzes zwischen den leitenden Merkmalen 106A und 106B größer als herkömmliche Luftspalte hergestellt werden. Dadurch wird die parasitäre Kapazität in den Verbindungsstrukturen vorteilhaft verringert.
  • Das Verfahren 30 (10) geht zu dem Schritt 20 (1) weiter, um die Herstellung des Bauelements 200 fortzusetzen, wie es vorstehend für das Bauelement 100 dargelegt worden ist. 11G zeigt das Bauelement 200 nach der Durchführung der Schritte 20, 22 und 24. In 11G weist das Bauelement 200 im Wesentlichen die gleichen Elemente wie das Bauelement 100 (9G) auf, wobei sich zusätzlich der Luftspalt 134 zwischen den leitenden Merkmalen 106A und 106B befindet und die Ätzstoppschicht 110 als eine Unterseite und Seitenwände des Luftspalts 134 fungiert.
  • Vierte Ausführungsform
  • Nachstehend wird eine vierte Ausführungsform des Verfahrens 10 zur Herstellung eines Bauelements 300 unter Bezugnahme auf die 1, 12 und 13A bis 13C beschrieben. 12 zeigt ein Verfahren 45 zur Herstellung des Halbleiter-Bauelements 300, bei dem die Ätzstoppschicht 110 die SCD-Schicht 108, die MCD-Schicht 109 und eine weitere SCD-Schicht 111 (13A) über der MCD-Schicht 109 aufweist. Das Verfahren 45, das als eine Ausführungsform des Verfahrens 10 anzusehen ist, wird nachstehend kurz erörtert.
  • Bei dem Verfahren 45 (12) wird im Schritt 12 (1) ein Vorläufer des Bauelements 300 erhalten, im Schritt 14 (1) wird die SCD-Schicht 108 hergestellt, und im Schritt 16 (1) wird die MCD-Schicht 109 hergestellt. Diese Schritte sind im Wesentlichen die Gleichen wie die, die vorstehend für das Bauelement 100 erörtert worden sind. Das Verfahren 45 geht von dem Schritt 16 zu dem Schritt 17 (12) weiter.
  • Bei dem Verfahren 45 (12) wird im Schritt 17 die SCD-Schicht 111 über der MCD-Schicht 109 hergestellt. In 13A weist die Ätzstoppschicht 110 dieser Ausführungsform die zwei SCD-Schichten 108 und 111 und die MCD-Schicht 109 auf, die zwischen die beiden SCD-Schichten geschichtet ist. Die SCD-Schicht 111 kann ein oder mehrere Materialien aufweisen, die vorstehend für die SCD-Schicht 108 genannt worden sind, und kann durch PVD, CVD, PECVD, ALD, PEALD oder andere Abscheidungsverfahren hergestellt werden. Die SCD-Schichten 108 und 111 können die gleichen oder andere Materialien aufweisen. Die SCD-Schicht 111 fungiert als eine Sperrschicht und eine hermetische Schicht für die dielektrische Schicht 112 (13B). Bei einigen Ausführungsformen wird die SCD-Schicht 111 so gesteuert, dass sie dünner als 100 nm (1000 Å) ist. Die SCD-Schicht 111 kann zum Beispiel mit einer Dicke in dem Bereich von 0,5 nm bis 30 nm (5 Å bis 300 Å) abgeschieden werden.
  • Das Verfahren 45 (12) geht von dem Schritt 17 zu dem Schritt 18 weiter, um die dielektrische Schicht 112 über der Ätzstoppschicht 110 (13B) abzuscheiden. Anschließend wird bei dem Verfahren 45 die Herstellung des Bauelements 300 fortgesetzt, wie es vorstehend für das Bauelement 100 dargelegt worden ist. 13C zeigt das Bauelement 300 nach der Durchführung der Schritte 18, 20, 22 und 24. In 13C weist das Bauelement 300 im Wesentlichen die gleichen Elemente wie das Bauelement 100 (9G) auf, wobei sich zusätzlich die SCD-Schicht 111 über der MCD-Schicht 109 befindet.
  • Eine oder mehrere Ausführungsformen der vorliegenden Erfindung, die jedoch nicht beschränkend sein sollen, bieten zahlreiche Vorzüge für ein Halbleiter-Bauelement und ein Verfahren zu dessen Herstellung. Ausführungsformen der vorliegenden Erfindung stellen zum Beispiel eine neue und verbesserte Ätzstoppschicht zur Verwendung bei der Halbleiterherstellung bereit. Die neue Ätzstoppschicht bietet eine größere Ätzselektivität für allgemein übliche dielektrische Low-k-Materialien als herkömmliche Ätzstoppschichten auf Siliziumbasis. Daher kann die neue Ätzstoppschicht Überätzungs- und Unterätzungsprobleme bei Verbindungsgräben noch effektiver vermeiden. Darüber hinaus kann die neue Ätzstoppschicht dünner als herkömmliche Ätzstoppschichten auf Siliziumbasis hergestellt werden, was zu reduzierten Package-Größen führt. Außerdem ermöglicht die neue Ätzstoppschicht die Herstellung von größeren Luftspalten in Verbindungsstrukturen.
  • Bei einem beispielhaften Aspekt betrifft die vorliegende Erfindung ein Halbleiter-Bauelement. Das Halbleiter-Bauelement weist Folgendes auf: ein Substrat; ein erstes leitendes Merkmal über einem Teil des Substrats; und eine Ätzstoppschicht über dem Substrat und dem ersten leitenden Merkmal. Die Ätzstoppschicht weist eine Schicht aus einem siliziumhaltigen Dielektrikum (silicon-containing dielectric; SCD) und eine Schicht aus einem metallhaltigen Dielektrikum (metal-containing dielectric; MCD) über der SCD-Schicht auf. Das Halbleiter-Bauelement weist weiterhin eine dielektrische Schicht über der Ätzstoppschicht und ein zweites leitendes Merkmal in der dielektrischen Schicht auf. Das zweite leitende Merkmal durchdringt die Ätzstoppschicht und ist mit dem ersten leitenden Merkmal elektrisch verbunden. Bei einer Ausführungsform ist das erste leitende Merkmal ein Source- oder Drain-Merkmal (S/D-Merkmal). Bei einer weiteren Ausführungsform ist das erste leitende Merkmal eine Gate-Struktur. Bei einer noch weiteren Ausführungsform ist das erste leitende Merkmal ein Verbindungsdraht-Merkmal. Bei einer Ausführungsform weist das Halbleiter-Bauelement außerdem eine weitere dielektrische Schicht über dem Substrat und unter der Ätzstoppschicht auf, wobei das erste leitende Merkmal in die weitere dielektrische Schicht eingebettet ist.
  • Bei einem weiteren beispielhaften Aspekt betrifft die vorliegende Erfindung ein Halbleiter-Bauelement. Das Halbleiter-Bauelement weist Folgendes auf: ein Substrat; eine erste dielektrische Low-k-Schicht über dem Substrat; ein erstes leitendes Merkmal in der ersten dielektrischen Low-k-Schicht; und eine Ätzstoppschicht über der ersten dielektrischen Low-k-Schicht. Die Ätzstoppschicht weist eine Schicht aus einem siliziumhaltigen Dielektrikum (SCD) und eine Schicht aus einem metallhaltigen Dielektrikum (MCD) über der SCD-Schicht auf, wobei die MCD-Schicht ein Oxid oder Nitrid eines Metallmaterials aufweist. Das Halbleiter-Bauelement weist weiterhin eine zweite dielektrische Low-k-Schicht über der Ätzstoppschicht und ein zweites leitendes Merkmal teilweise in der zweiten dielektrischen Low-k-Schicht auf. Das zweite leitende Merkmal durchdringt die Ätzstoppschicht und ist mit dem ersten leitenden Merkmal elektrisch verbunden.
  • Bei einem noch weiteren beispielhaften Aspekt betrifft die vorliegende Erfindung ein Verfahren. Das Verfahren weist das Bereitstellen eines Vorläufers auf, der ein Substrat, eine erste dielektrische Schicht über dem Substrat und ein erstes leitendes Merkmal in der ersten dielektrischen Schicht hat. Das Verfahren weist weiterhin die folgenden Schritte auf: Herstellen einer Schicht aus einem siliziumhaltigen Dielektrikum (SCD) über der ersten dielektrischen Schicht; Herstellen einer Schicht aus einem metallhaltigen Dielektrikum (MCD) über der SCD-Schicht auf; Herstellen einer zweiten dielektrischen Schicht über der MCD-Schicht; und Ätzen der zweiten dielektrischen Schicht so, dass ein Graben entsteht, wobei der Graben die MCD-Schicht freilegt.

Claims (20)

  1. Halbleiter-Vorrichtung mit: einem Substrat (102); einem ersten leitenden Merkmal (106A, 106B) über einem Teil des Substrats (102); einer Ätzstoppschicht (110) über dem Substrat und dem ersten leitenden Merkmal, wobei die Ätzstoppschicht eine Schicht (108) aus einem siliziumhaltigen Dielektrikum (silicon-containing dielectric; SCD) und eine Schicht (109) aus einem metallhaltigen Dielektrikum (metal-containing dielectric; MCD) über der SCD-Schicht (108) aufweist; einer dielektrischen Schicht (112) über der Ätzstoppschicht (110); einem zweiten leitenden Merkmal (122A, 122B) in der dielektrischen Schicht (112), wobei das zweite leitende Merkmal (122A, 122B) die Ätzstoppschicht (112) durchdringt und mit dem ersten leitenden Merkmal (106A, 106B) elektrisch verbunden ist; und einem Luftspalt zwischen dem ersten und dem zweiten leitenden Merkmal (106A; 106B), wobei die Ätzstoppschicht (110) als Unterseite und als Seitenwände des Luftspalts fungiert.
  2. Halbleiter-Vorrichtung nach Anspruch 1, wobei die Ätzstoppschicht (110) weiterhin eine weitere SCD-Schicht (111) über der MCD-Schicht (109) aufweist.
  3. Halbleiter-Vorrichtung nach Anspruch 1 oder 2, wobei die SCD-Schicht (108) Silizium und ein Element aus der Gruppe Sauerstoff, Kohlenstoff und Stickstoff aufweist.
  4. Halbleiter-Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die MCD-Schicht (109) ein Oxid eines Metallmaterials oder Nitrid eines Metallmaterials aufweist.
  5. Halbleiter-Vorrichtung nach Anspruch 4, wobei das Metallmaterial Aluminium, Tantal, Titan oder Hafnium aufweist.
  6. Halbleiter-Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die SCD-Schicht (108) eine Dicke in dem Bereich von 0,5 nm bis 30 nm hat und die MCD-Schicht eine Dicke in dem Bereich von 0,5 nm bis 30 nm hat.
  7. Halbleiter-Vorrichtung nach einem der vorhergehenden Ansprüche, wobei das erste leitende Merkmal (106A, 106B) eine Komponente aus der folgenden Gruppe ist: ein Source- oder Drain-Merkmal (S/D-Merkmal), eine Gate-Struktur und ein Verbindungsdraht-Merkmal.
  8. Halbleiter-Vorrichtung nach einem der vorhergehenden Ansprüche, das weiterhin eine weitere dielektrische Schicht (104) über dem Substrat (102) und unter der Ätzstoppschicht (110) aufweist, wobei sich das erste leitende Merkmal (106A, 106B) in der weiteren dielektrischen Schicht (104) befindet.
  9. Halbleiter-Vorrichtung nach Anspruch 8, wobei die dielektrische Schicht (112) und die weitere dielektrische Schicht (104) jeweils ein dielektrisches Low-k-Material aufweisen und das erste und das zweite leitende Merkmal jeweils Kupfer aufweisen.
  10. Halbleiter-Vorrichtung nach Anspruch 8 oder 9, das weiterhin Folgendes aufweist: einen Graben in der weiteren dielektrischen Schicht (104), wobei ein Teil der Ätzstoppschicht (110) auf einer Unterseite und Seitenwänden des Grabens angeordnet ist; wobei der Luftspalt in dem Graben angeordnet ist.
  11. Halbleiter-Vorrichtung mit: einem Substrat (102); einer ersten dielektrischen Low-k-Schicht (104) über dem Substrat (102); einem ersten leitenden Merkmal (106A, 106B) in der ersten dielektrischen Low-k-Schicht (104); einer Ätzstoppschicht (110) über der ersten dielektrischen Low-k-Schicht (104), wobei die Ätzstoppschicht (110) eine Schicht (108) aus einem siliziumhaltigen Dielektrikum (SCD) und eine Schicht (109) aus einem metallhaltigen Dielektrikum (MCD) über der SCD-Schicht (108) aufweist, wobei die MCD-Schicht (109) ein Oxid eines Metallmaterials oder Nitrid eines Metallmaterials aufweist; einer zweiten dielektrischen Low-k-Schicht (112) über der Ätzstoppschicht(110); einem zweiten leitenden Merkmal (122A, 122B) teilweise in der zweiten dielektrischen Low-k-Schicht (112), wobei das zweite leitende Merkmal (122A, 122B) die Ätzstoppschicht (110) durchdringt und mit dem ersten leitenden Merkmal (106A, 106B) elektrisch verbunden ist; und einem Luftspalt zwischen dem ersten und dem zweiten leitenden Merkmal (106A; 106B), wobei die Ätzstoppschicht (110) als Unterseite und als Seitenwände des Luftspalts fungiert.
  12. Halbleiter-Vorrichtung nach Anspruch 11, wobei die SCD-Schicht (108) Silizium und ein Element aus der Gruppe Sauerstoff, Kohlenstoff und Stickstoff aufweist.
  13. Halbleiter-Vorrichtung nach Anspruch 11 oder 12, wobei das Metallmaterial Aluminium, Tantal, Titan oder Hafnium aufweist.
  14. Halbleiter-Vorrichtung nach einem der Ansprüche 11 bis 13, wobei die SCD-Schicht (108) eine Dicke in dem Bereich von 0,5 nm bis 30 nm hat und die MCD-Schicht (109) eine Dicke in dem Bereich von 0,5 nm bis 10 nm hat.
  15. Halbleiter-Vorrichtung nach einem der Ansprüche 11 bis 14, wobei die Ätzstoppschicht außerdem eine weitere SCD-Schicht (111) über der MCD-Schicht (109) aufweist.
  16. Verfahren mit den folgenden Schritten: Bereitstellen eines Vorläufers, der ein Substrat (102), eine erste dielektrische Schicht (104) über dem Substrat (102) und ein erstes leitendes Merkmal (106A, 106B) in der ersten dielektrischen Schicht (104) aufweist; Herstellen einer Schicht (108) aus einem siliziumhaltigen Dielektrikum (SCD) über der ersten dielektrischen Schicht; Herstellen einer Schicht (109) aus einem metallhaltigen Dielektrikum (MCD) über der SCD-Schicht(108); Herstellen einer zweiten dielektrischen Schicht (112) über der MCD-Schicht (109); Ätzen der zweiten dielektrischen Schicht (112) so, dass ein Graben (130) entsteht, wobei der Graben die MCD-Schicht (109) freilegt; und Bilden eines Luftspalts (134) in dem Graben (130), wobei die SCD-Schicht und die MCD-Schicht eine Ätzstoppschicht bilden und die Ätzstoppschicht (110) als Unterseite und als Seitenwände des Luftspalts fungiert.
  17. Verfahren nach Anspruch 16, das weiterhin die folgenden Schritte aufweist: Ätzen der MCD-Schicht (109) und der SCD-Schicht (108) in dem Graben, wodurch das erste leitende Merkmal (106A, 106B) freigelegt wird; und Herstellen eines zweiten leitenden Merkmals (122A, 122B) in dem Graben, wobei das zweite leitende Merkmal mit dem ersten leitenden Merkmal elektrisch verbunden wird.
  18. Verfahren nach Anspruch 16 oder 17, das vor der Herstellung der zweiten dielektrischen Schicht (112) weiterhin den folgenden Schritt aufweist: Herstellen einer weiteren SCD-Schicht (111) über der MCD-Schicht (109), wobei die zweite dielektrische Schicht (112) über der weiteren SCD-Schicht (111) hergestellt wird.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei die SCD-Schicht (108) Silizium und ein Element aus der Gruppe Sauerstoff, Kohlenstoff und Stickstoff aufweist.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei die MCD-Schicht (109) ein Oxid eines Metallmaterials oder Nitrid eines Metallmaterials aufweist, das Aluminium, Tantal, Titan oder Hafnium aufweist.
DE102016114705.2A 2016-06-29 2016-08-09 Ätzstoppschicht für Halbleiter-Bauelemente Active DE102016114705B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/197,294 US10685873B2 (en) 2016-06-29 2016-06-29 Etch stop layer for semiconductor devices
US15/197,294 2016-06-29

Publications (2)

Publication Number Publication Date
DE102016114705A1 DE102016114705A1 (de) 2018-01-04
DE102016114705B4 true DE102016114705B4 (de) 2020-10-15

Family

ID=60662005

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016114705.2A Active DE102016114705B4 (de) 2016-06-29 2016-08-09 Ätzstoppschicht für Halbleiter-Bauelemente

Country Status (5)

Country Link
US (4) US10685873B2 (de)
KR (2) KR20180002473A (de)
CN (1) CN107546203B (de)
DE (1) DE102016114705B4 (de)
TW (1) TWI608582B (de)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685873B2 (en) 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices
US11998813B2 (en) * 2017-02-23 2024-06-04 Douglas Patton Adjustable golf club
US10483164B2 (en) * 2017-11-14 2019-11-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
US10269579B1 (en) * 2017-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
US20190255722A1 (en) * 2018-02-17 2019-08-22 Brent Short Blade sheath device
US10784359B2 (en) 2018-05-18 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Non-conformal oxide liner and manufacturing methods thereof
US10714578B2 (en) * 2018-05-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming recesses in source/drain regions and devices formed thereof
US10707131B2 (en) * 2018-08-14 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11315828B2 (en) 2018-08-15 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal oxide composite as etch stop layer
KR102329022B1 (ko) * 2018-08-15 2021-11-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에칭 정지 층으로서의 금속 산화물 복합체
US11393754B2 (en) 2018-09-28 2022-07-19 Intel Corporation Contact over active gate structures with etch stop layers for advanced integrated circuit structure fabrication
US11502001B2 (en) 2018-10-31 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned vias
US10916470B2 (en) * 2019-03-01 2021-02-09 Globalfoundries Inc. Modified dielectric fill between the contacts of field-effect transistors
US10840146B1 (en) * 2019-06-17 2020-11-17 Globalfoundries Inc. Structures and SRAM bit cells with a buried cross-couple interconnect
US11145540B2 (en) 2019-08-08 2021-10-12 Nanya Technology Corporation Semiconductor structure having air gap dielectric and the method of preparing the same
US11315829B2 (en) 2019-08-26 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous layers for reducing copper diffusion and method forming same
US11177194B2 (en) 2019-12-18 2021-11-16 Nanya Technology Corporation Semiconductor device with interconnect structure and method for preparing the same
US11302629B2 (en) 2020-02-19 2022-04-12 Nanya Technology Corporation Semiconductor device with composite passivation structure and method for preparing the same
US11335638B2 (en) * 2020-04-15 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing RC delay in semiconductor devices
US11615983B2 (en) * 2020-04-22 2023-03-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure and method for forming the same
TWI747622B (zh) * 2020-04-24 2021-11-21 台灣積體電路製造股份有限公司 積體電路與其製作方法
US11551968B2 (en) 2020-04-24 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Inter-wire cavity for low capacitance
US11302798B2 (en) 2020-05-29 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with air gate spacer and air gate cap
US11404543B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11804531B2 (en) * 2020-07-23 2023-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Thin film transfer using substrate with etch stop layer and diffusion barrier layer
US11309212B2 (en) * 2020-07-30 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US11942371B2 (en) * 2020-09-29 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of via opening
US11658064B2 (en) 2020-09-29 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure with dielectric cap layer and etch stop layer stack
US11605558B2 (en) 2021-03-26 2023-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit interconnect structure having discontinuous barrier layer and air gap
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US12094764B2 (en) * 2021-08-30 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of forming the same
US20230062128A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of forming the same
US20230154852A1 (en) * 2021-11-17 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Forming Dielectric Film With High Resistance to Tilting

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013107635A1 (de) * 2013-03-14 2014-09-18 Taiwan Semiconductor Mfg. Co., Ltd. Verbindungsstruktur und Verfahren zur Ausbildung dieser

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268276B1 (en) 1998-12-21 2001-07-31 Chartered Semiconductor Manufacturing Ltd. Area array air gap structure for intermetal dielectric application
US7727892B2 (en) 2002-09-25 2010-06-01 Intel Corporation Method and apparatus for forming metal-metal oxide etch stop/barrier for integrated circuit interconnects
US20040124420A1 (en) 2002-12-31 2004-07-01 Lin Simon S.H. Etch stop layer
DE102005052000B3 (de) * 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
US8178436B2 (en) 2006-12-21 2012-05-15 Intel Corporation Adhesion and electromigration performance at an interface between a dielectric and metal
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8080302B2 (en) 2008-09-19 2011-12-20 Macneil Ip Llc All vehicle mats
US8344513B2 (en) * 2009-03-23 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier for through-silicon via
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8673757B2 (en) * 2010-10-28 2014-03-18 International Business Machines Corporation Structure and method for using high-k material as an etch stop layer in dual stress layer process
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
JP5622675B2 (ja) * 2011-07-05 2014-11-12 株式会社東芝 基板処理方法及び基板処理装置
US8709956B2 (en) * 2011-08-01 2014-04-29 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
CN102332425A (zh) * 2011-09-23 2012-01-25 复旦大学 一种提升铜互连技术中抗电迁移特性的方法
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9064894B2 (en) * 2012-08-08 2015-06-23 Globalfoundries Singapore Pte. Ltd. Stress enhanced high voltage device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8785283B2 (en) * 2012-12-05 2014-07-22 United Microelectronics Corp. Method for forming semiconductor structure having metal connection
US9123771B2 (en) * 2013-02-13 2015-09-01 Globalfoundries Inc. Shallow trench isolation integration methods and devices formed thereby
US9385028B2 (en) * 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9559191B2 (en) * 2014-04-16 2017-01-31 International Business Machines Corporation Punch through stopper in bulk finFET device
US20160071801A1 (en) 2014-09-04 2016-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device etching for rc delay improvement
US9991200B2 (en) 2014-09-25 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Air gap structure and method
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
KR102462134B1 (ko) * 2015-05-19 2022-11-02 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법, 반도체 장치 및 반도체 장치의 제조 방법
US20160372413A1 (en) 2015-06-17 2016-12-22 Globalfoundries Inc. Unique bi-layer etch stop to protect conductive structures during a metal hard mask removal process and methods of using same
TWI650817B (zh) * 2015-08-28 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US10685873B2 (en) 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013107635A1 (de) * 2013-03-14 2014-09-18 Taiwan Semiconductor Mfg. Co., Ltd. Verbindungsstruktur und Verfahren zur Ausbildung dieser

Also Published As

Publication number Publication date
DE102016114705A1 (de) 2018-01-04
KR20190109352A (ko) 2019-09-25
TW201801278A (zh) 2018-01-01
KR20180002473A (ko) 2018-01-08
US11322396B2 (en) 2022-05-03
TWI608582B (zh) 2017-12-11
US10685873B2 (en) 2020-06-16
CN107546203B (zh) 2020-07-03
US20200279770A1 (en) 2020-09-03
CN107546203A (zh) 2018-01-05
US20180350666A1 (en) 2018-12-06
US20180005876A1 (en) 2018-01-04
KR102465095B1 (ko) 2022-11-08
US20220254680A1 (en) 2022-08-11
US11651993B2 (en) 2023-05-16

Similar Documents

Publication Publication Date Title
DE102016114705B4 (de) Ätzstoppschicht für Halbleiter-Bauelemente
DE102018104654B4 (de) Doppelte metalldurchkontaktierung für übergangswiderstand
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102017117942B4 (de) Herstellungsverfahren für eine Multi-Gate-Vorrichtung
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102015114790B4 (de) Verfahren und Struktur für eine Halbleitervorrichtung mit einer Gatespacer-Schutzschicht
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102013108147B4 (de) Verfahren und Struktur für vertikalen Tunnel-Feldeffekttransistor und planare Vorrichtungen
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102017123334A1 (de) Gatestapel für i/o-vorrichtungen mit gestapeltem finnenkanal und nanodrahtkanal-kernvorrichtungen
DE102019116606A1 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102015116912A1 (de) Halbleiterstruktur und Verfahren zum Herstellen von dieser
DE102017120267B4 (de) Verfahren zur herstellung von source/drain-kontakten in halbleitervorrichtungen
DE102017120571B4 (de) Verfahren zur halbleiterherstellung
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102020115430A1 (de) P-metall-gate-first-gate-ersetzungsprozess für mehrfachgate-vorrichtungen
DE102017124072A1 (de) Zusammenschaltungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung
DE102021102213A1 (de) Halbleitervorrichtungen mit rückseitiger Stromschiene und Verfahren dafür
DE102017123948B4 (de) Umschlossene epitaxiale struktur und verfahren
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren
DE102017128047B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102021116974A1 (de) Multi-gate-vorrichtungen mit variierenden kanalschichten
DE102021113257A1 (de) Halbleiterbauelement und Verfahren
DE102016114724B4 (de) Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen und Vorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final