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DE102015120148A1 - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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DE102015120148A1
DE102015120148A1 DE102015120148.8A DE102015120148A DE102015120148A1 DE 102015120148 A1 DE102015120148 A1 DE 102015120148A1 DE 102015120148 A DE102015120148 A DE 102015120148A DE 102015120148 A1 DE102015120148 A1 DE 102015120148A1
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DE
Germany
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area
region
trench
conductivity type
semiconductor substrate
Prior art date
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Withdrawn
Application number
DE102015120148.8A
Other languages
German (de)
Inventor
Hidefumi Takaya
Katsuhiro KUTSUKI
Sachiko Aoi
Shinichiro Miyahara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
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Abstract

Ein Halbleiterbauelement umfasst ein Halbleitersubstrat mit einem Graben, eine Gateisolierschcht und eine Geteelektrode. In einer Seitenfläche des Grabens ist eine Stufe angeordnet. Das Halbleitersubstrat umfasst einen ersten und einen zweiten Bereich, einen Körperbereich und einen Seitenbereich. Der Körperbereich erstreckt sich von einer Position, die mit ersten Bereich in Kontakt steht, bis zu einer Position, die sich mit Bezug auf die Stufe auf der unteren Seite befindet. Der Körperbereich steht an einem Abschnitt der oberen Seitenfläche, der sich mit Bezug auf den ersten Bereich auf einer unteren Seite befindet, mit der Gateisolierschicht in Kontakt. Der zweite bereich befindet sich auf einer Unterseite des Körperbereichs und steht an der unteren Seitefläche mit der Gateisolierschicht in Kontakt. der Seitebereich steht an der Stufenfläche mit der Gateisolierschicht in Kontakt und ist mit dem zweiten Bereich verbunden.A semiconductor device includes a semiconductor substrate having a trench, a gate insulating layer, and a gate electrode. In a side surface of the trench, a step is arranged. The semiconductor substrate includes a first and a second region, a body region, and a side region. The body region extends from a position in contact with the first region to a position located on the lower side with respect to the step. The body portion is in contact with the gate insulating film at a portion of the upper side surface located on a lower side with respect to the first region. The second region is located on a lower side of the body region and is in contact with the gate insulating layer at the lower side surface. the side region is in contact with the gate insulating layer at the step surface and is connected to the second region.

Description

TECHNISCHES GEBIET TECHNICAL AREA

Eine hierin offenbarte Technik bezieht sich auf ein Halbleiterbauelement mit einer in einem Graben eingerichteten Gateelektrode. A technique disclosed herein relates to a semiconductor device having a trench-mounted gate electrode.

BESCHREIBUNG DER VERWANDTEN TECHNIK DESCRIPTION OF THE RELATED TECHNIQUE

Die japanische Patentanmeldungsoffenlegungsschrift Nr. 2006-128507 A offenbart einen MOSFET mit einer in einem Graben eingerichteten Gateelektrode. Dieser MOSFET umfasst ein Halbleitersubstrat, in dem ein n-Typ-Sourcebereich, ein p-Typ-Körperbereich und ein n-Typ-Driftbereich bereitgestellt sind. Das heißt, dass dieser MOSFET von einem n-Kanal-Typ ist. Ein Anlegen eines vorbestimmten Potentials an die Gateelektrode bewirkt, dass ein Teil des Körperbereichs, der benachbart zu einer Gateisolierschicht ist, in einen n-Typ invertiert wird und ein Strom durch den Bereich (d.h. einen Kanal) fließt, der auf diese Weise in einen n-Typ invertiert ist. The Japanese Patent Application Laid-Open Publication No. 2006-128507 A discloses a MOSFET having a trench-mounted gate electrode. This MOSFET includes a semiconductor substrate in which an n-type source region, a p-type body region, and an n-type drift region are provided. That is, this MOSFET is of an n-channel type. Applying a predetermined potential to the gate electrode causes a portion of the body region adjacent to a gate insulating layer to be inverted into an n-type and a current to flow through the region (ie, a channel) thus formed into an n-type Type is inverted.

KURZFASSUNG SHORT VERSION

Bei dem MOSFET der japanischen Patentanmeldungsoffenlegungsschrift Nr. 2006-128507 A variiert eine Kanallänge gemäß einer Dicke des Körperbereichs. Das heißt, dass eine Reduzierung der Dicke des Körperbereichs zu einer Verringerung der Kanallänge und somit zu einer Reduzierung eines Verlusts führt, der in dem MOSFET verursacht wird. Weiterhin beeinflusst die Dicke des Körperbereichs auch eine Durchgreifspannung. Das heißt, dass sich eine Verarmungsschicht von einer Schnittstelle zwischen dem Körperbereich und dem Driftbereich aus in den Körperbereich hinein erstreckt, wenn eine Drainspannung erhöht wird, während der MOSFET ausgeschaltet ist. Ein weiteres Erhöhen der Drainspannung bewirkt, dass die Verarmungsschicht den Sourcebereich erreicht. Das heißt, dass ein Phänomen (ein sogenanntes Durchgreifen) auftritt, bei dem der Sourcebereich und der Driftbereich über die Verarmungsschicht miteinander verbunden sind. Das Auftreten eines Durchgreifens erzeugt einen Leck- bzw. Kriechstrom, was ein Problem darstellt. Die Drainspannung zu der Zeit eines Auftretens eines Durchgreifens ist die Durchgreifspannung. Je größer die Dicke des Körperbereichs ist, desto höher wird die Durchgreifspannung (d.h. die Durchgreifspannung wird verbessert). Das heißt, während es notwendig ist, die Dicke des Körperbereichs dünner zu machen, um die Kanallänge kürzer zu machen, ist es notwendig, die Dicke des Körperbereichs größer zu machen, um die Durchgreifspannung höher zu machen. In dieser Weise wurde herkömmlich eine Abwägung bzw. ein Ausgleich zwischen der Kanallänge und der Durchgreifspannung vorgenommen. Eine solche Abwägung bzw. ein solcher Ausgleich besteht auch in verschiedenen Typen von Halbleiterbauelementen mit Gateelektroden, wie etwa p-Kanal-MOSFETs und IGBTs. Daher stellt die vorliegende Schrift eine Technik bereit, die es möglich macht, eine solche Abwägungs- bzw. Ausgleichbeziehung zu verbessern. In the MOSFET of Japanese Patent Application Laid-Open Publication No. 2006-128507 A A channel length varies according to a thickness of the body portion. That is, reducing the thickness of the body region results in a reduction of the channel length and thus a reduction in a loss caused in the MOSFET. Furthermore, the thickness of the body region also affects a punch-through voltage. That is, a depletion layer extends from an interface between the body region and the drift region into the body region when a drain voltage is increased while the MOSFET is turned off. Further increasing the drain voltage causes the depletion layer to reach the source region. That is, a phenomenon (so-called punch-through) in which the source region and the drift region are connected to each other via the depletion layer occurs. The occurrence of punch through creates a leakage current, which is a problem. The drain voltage at the time of occurrence of punch-through is the punch-through voltage. The larger the thickness of the body portion, the higher the punch-through voltage (ie, the punch-through voltage is improved). That is, while it is necessary to make the thickness of the body portion thinner to make the channel length shorter, it is necessary to make the thickness of the body portion larger in order to make the punch-through voltage higher. In this way, a trade-off between the channel length and the punch-through voltage has conventionally been made. Such balance also exists in various types of semiconductor devices with gate electrodes, such as p-channel MOSFETs and IGBTs. Therefore, the present specification provides a technique that makes it possible to improve such a balance relationship.

Ein hierin offenbartes Halbleiterbauelement umfasst ein Halbleitersubstrat, das eine Oberfläche und einen Graben in der Oberfläche aufweist; eine Gateisolierschicht, die eine Innenfläche des Grabens bedeckt; und eine in dem Graben befindliche Gateelektrode. In einer Seitenfläche des Grabens ist eine Stufe angeordnet. Die Seitenfläche des Grabens umfasst eine obere Seitenfläche, die sich mit Bezug auf die Stufe auf einer oberen Seite befindet, eine Stufenfläche, die eine Fläche der Stufe darstellt, und eine untere Seitenfläche, die sich mit Bezug auf die Stufe auf einer unteren Seite befindet. Das Halbleitersubstrat umfasst einen ersten Bereich, einen Körperbereich, einen zweiten Bereich und eine Seitenbereich. Der erste Bereich ist von einem ersten Leitfähigkeitstyp und steht an der oberen Seitenfläche mit der Gateisolierschicht in Kontakt. Der Körperbereich ist von einem zweiten Leitfähigkeitstyp, erstreckt sich von einer Position, die mit dem ersten Bereich in Kontakt steht, bis zu einer Position, die sich mit Bezug auf die Stufe auf der unteren Seite befindet, und steht an einem Abschnitt der oberen Seitenfläche, der sich mit Bezug auf den ersten Bereich auf einer unteren Seite befindet, mit der Gateisolierschicht in Kontakt. Der zweite Bereich ist von dem ersten Leitfähigkeitstyp, befindet sich auf einer Unterseite des Körperbereichs, und steht an der unteren Seitenfläche mit der Gateisolierschicht in Kontakt. Der Seitenbereich ist von dem ersten Leitfähigkeitstyp, steht an der Stufenfläche mit der Gateisolierschicht in Kontakt, und ist mit dem zweiten Bereich verbunden. A semiconductor device disclosed herein comprises a semiconductor substrate having a surface and a trench in the surface; a gate insulating layer covering an inner surface of the trench; and a gate electrode located in the trench. In a side surface of the trench, a step is arranged. The side surface of the trench includes an upper side surface that is located on an upper side with respect to the step, a step surface that represents a surface of the step, and a lower side surface that is located on a lower side with respect to the step. The semiconductor substrate includes a first region, a body region, a second region, and a side region. The first region is of a first conductivity type and is in contact with the gate insulating layer on the upper side surface. The body portion is of a second conductivity type, extending from a position contacting the first portion to a position located on the lower side with respect to the stage, and standing at a portion of the upper side surface. which is located on a lower side with respect to the first region, is in contact with the gate insulating layer. The second region is of the first conductivity type, located on a lower side of the body region, and in contact with the gate insulating layer on the lower side surface. The side region is of the first conductivity type, is in contact with the gate insulating layer on the step surface, and is connected to the second region.

Der hierin verwendete Begriff "Oberseite" bzw. "obere Seite" meint eine Seite der Oberfläche des Halbleitersubstrats, in der der Graben ausgebildet ist. Ein hierin verwendeter Begriff "Unterseite" bzw. "untere Seite" meint eine Seite einer Fläche, die der Oberfläche des Halbleitersubstrats gegenüberliegt, in der der Graben ausgebildet ist. The term "upper side" and "upper side" as used herein means one side of the surface of the semiconductor substrate in which the trench is formed. As used herein, the term "bottom side" means a side of a surface opposite to the surface of the semiconductor substrate in which the trench is formed.

Bei diesem Halbleiterbauelement ist die Stufe in der Seitenfläche des Grabens angeordnet und ist der Seitenbereich des ersten Leitfähigkeitstyps an einer Position der Stufe bereitgestellt. Der Seitenbereich ist mit dem zweiten Bereich verbunden, der sich auf der Unterseite des Körperbereichs befindet. Da der Körperbereich sein unteres Ende auf einer unteren Seite mit Bezug auf die Stufe hat, ist der Seitenbereich so eingerichtet, dass er aus dem zweiten Bereich nach oben herausragt. Dieses Halbleiterbauelement führt ein Schalten durch Ausbildung eines Kanals in dem Körperbereich zwischen dem ersten Bereich und dem zweiten Bereich durch. Das heißt, dass die Kanallänge durch eine Entfernung von dem ersten Bereich zu dem Seitenbereich bestimmt wird. Da der Seitenbereich in Richtung einer oberen Seite mit Bezug auf das untere Ende des Körperbereichs herausragt, ist die Kanallänge kürzer als die Dicke des Körperbereichs (d.h. die Entfernung von dem unteren Ende des Körperbereichs zu dem ersten Bereich). Das heißt, dass bei diesem Halbleiterbauelement die Kanallänge auf einen Wert eingestellt werden kann, der kleiner ist als ein Wert der Dicke des Körperbereichs. Weiterhin bewirkt ein Ausschalten dieses Halbleiterbauelements, dass sich eine Verarmungsschicht von einer Schnittstelle zwischen dem zweiten Bereich und dem Körperbereich aus in den Körperbereich hinein erstreckt. Daher wird die Durchgreifspannung durch die Dicke des Körperbereichs (d.h. die Entfernung von dem unteren Ende des Körperbereichs zu dem ersten Bereich) bestimmt. Wie es vorstehend erwähnt ist, ist die Dicke des Körperbereichs länger als die Kanallänge. Das heißt, dass die Durchgreifspannung unabhängig von der Kanallänge verbessert werden kann. Wie es vorstehend beschrieben ist, macht es dieses Halbleiterbauelement möglich, die herkömmliche Abwägung bzw. den herkömmlichen Ausgleich zwischen der Kanallänge und der Durchgreifspannung zu überwinden und sowohl die Kanallänge als auch die Durchgreifspannung zu verbessern. Zum Beispiel kann in einem Fall, in dem die Kanallänge auf den gleichen Wert wie denjenigen eingestellt wird, auf den sie herkömmlich eingestellt wurde, die Durchgreifspannung höher gemacht werden, als sie herkömmlich war. Weiterhin kann zum Beispiel in einem Fall, in dem die Durchgreifspannung auf den gleichen Wert wie denjenigen eingestellt wird, auf den sie herkömmlich eingestellt wurde, die Kanallänge kürzer gemacht werden, als sie herkömmlich war. In this semiconductor device, the step is disposed in the side surface of the trench, and the side region of the first conductivity type is provided at a position of the step. The side area is connected to the second area, which is on the bottom of the body area. Since the body portion has its lower end on a lower side with respect to the step, the side portion is configured to protrude upward from the second portion. This semiconductor device performs switching by forming a channel in the body region between the first region and the second region. This means, the channel length is determined by a distance from the first area to the side area. Since the side portion protrudes toward an upper side with respect to the lower end of the body portion, the channel length is shorter than the thickness of the body portion (ie, the distance from the lower end of the body portion to the first portion). That is, in this semiconductor device, the channel length can be set to a value smaller than a value of the thickness of the body region. Furthermore, turning off this semiconductor device causes a depletion layer to extend from an interface between the second region and the body region into the body region. Therefore, the punch-through voltage is determined by the thickness of the body region (ie, the distance from the lower end of the body region to the first region). As mentioned above, the thickness of the body portion is longer than the channel length. This means that the punch-through voltage can be improved independently of the channel length. As described above, this semiconductor device makes it possible to overcome the conventional trade-off between the channel length and the punch-through voltage and to improve both the channel length and the punch-through voltage. For example, in a case where the channel length is set to the same value as that to which it has conventionally been set, the punch-through voltage can be made higher than it was conventional. Further, for example, in a case where the punch-through voltage is set to the same value as that to which it has been conventionally set, the channel length can be made shorter than it was conventional.

Weiterhin wird hierin ein Verfahren zur Herstellung eines Halbleiterbauelements bereitgestellt. In diesem Verfahren wird ein Halbleitersubstrat erstellt. Das Halbleitersubstrat umfasst einen zweiten Bereich, der von einem ersten Leitfähigkeitstyp ist, und einen Körperbereich, der von einem zweiten Leitfähigkeitstyp ist und sich auf einer Oberseite des zweiten Bereichs befindet. Bei diesem Verfahren werden die folgenden Prozesse durchgeführt. Ein Graben wird in dem Halbleitersubstrat derart ausgebildet, dass der Graben in den Körperbereich eindringt bzw. diesen durchdringt, sodass er den zweiten Bereich erreicht, und eine Seitenfläche aufweist, in der eine Stufe an einer Position ausgebildet ist, die sich mit Bezug auf den zweiten Bereich auf einer oberen Seite befindet. Störstellen des ersten Leitfähigkeitstyps werden an einer Stufenfläche implantiert, die eine Fläche der Stufe darstellt, um einen Seitenbereich auszubilden, der von dem ersten Leitfähigkeitstyp ist, der Stufenfläche gegenüber exponiert ist, und mit dem zweiten Bereich verbunden ist. Es wird eine Gateisolierschicht ausgebildet, die eine Innenfläche des Grabens bedeckt. In dem Graben wird eine Gateelektrode ausgebildet. In dem Halbleitersubstrat wird ein erster Bereich ausgebildet, der von dem ersten Leitfähigkeitstyp ist. Bei dem hergestellten Halbleiterbauelement steht der erste Bereich an einem Abschnitt der Seitenfläche, der sich mit Bezug auf die Stufe auf einer oberen Seite befindet, mit der Gateisolierschicht in Kontakt. Furthermore, a method of manufacturing a semiconductor device is provided herein. In this method, a semiconductor substrate is created. The semiconductor substrate includes a second region that is of a first conductivity type and a body region that is of a second conductivity type and is located on an upper side of the second region. In this method, the following processes are performed. A trench is formed in the semiconductor substrate such that the trench penetrates into the body region so as to reach the second region, and has a side surface in which a step is formed at a position that is relative to the second Area is located on an upper side. Defects of the first conductivity type are implanted on a step surface which is an area of the step to form a side region which is of the first conductivity type exposed to the step surface and connected to the second region. A gate insulating layer is formed covering an inner surface of the trench. In the trench, a gate electrode is formed. In the semiconductor substrate, a first region that is of the first conductivity type is formed. In the manufactured semiconductor device, the first region is in contact with the gate insulating layer at a portion of the side surface which is on an upper side with respect to the step.

Dieses Verfahren macht es möglich, ein Halbleiterbauelement mit einem Seitenbereich herzustellen. This method makes it possible to manufacture a semiconductor device having a side region.

KURZE BESCHREIBUNG DER ZEICHNUNGEN BRIEF DESCRIPTION OF THE DRAWINGS

1 ist eine Längsschnittansicht eines Halbleiterbauelements 10 gemäß Ausführungsbeispiel 1; 1 is a longitudinal sectional view of a semiconductor device 10 according to embodiment 1;

2 ist eine Längsschnittansicht eines Halbleitersubstrats 12, in dem ein oberer Bereich 26b und ein unterer Bereich 26c ausgebildet wurden; 2 is a longitudinal sectional view of a semiconductor substrate 12 in which an upper area 26b and a lower area 26c were trained;

3 ist eine Längsschnittansicht des Halbeitersubstrats 12, in dem Gräben 34 ausgebildet wurden; 3 is a longitudinal sectional view of the semiconductor substrate 12 in the trenches 34 were trained;

4 ist eine Längsschnittansicht eines Halbleitersubstrats 12, in das p-Typ-Ionen implantiert werden; 4 is a longitudinal sectional view of a semiconductor substrate 12 into which p-type ions are implanted;

5 ist eine Längsschnittansicht des Halbleitersubstrats 12, in dem Bodenisolierschichten 38a ausgebildet wurden; 5 is a longitudinal sectional view of the semiconductor substrate 12 in the floor insulating layers 38a were trained;

6 ist eine Längsschnittansicht des Halbleitersubstrats 12, in das n-Typ-Ionen implantiert werden; 6 is a longitudinal sectional view of the semiconductor substrate 12 into which n-type ions are implanted;

7 ist eine Längsschnittansicht des Halbleitersubstrats 12, in dem Seitenisolierschichten 38b und Gateelektroden 40 ausgebildet wurden; 7 is a longitudinal sectional view of the semiconductor substrate 12 in which side insulation layers 38b and gate electrodes 40 were trained;

8 ist eine Längsschnittansicht des Halbleitersubstrats 12, in dem Sourcebereiche 22 und ein Hochkonzentrationsbereich 26a ausgebildet wurden; 8th is a longitudinal sectional view of the semiconductor substrate 12 in which source areas 22 and a high concentration range 26a were trained;

9 ist eine Längsschnittansicht des Halbleiterbauelements gemäß Ausführungsbeispiel 2; 9 FIG. 15 is a longitudinal sectional view of the semiconductor device according to Embodiment 2; FIG.

10 ist eine Längsschnittansicht des Halbleiterbauelements gemäß Ausführungsbeispiel 3; 10 FIG. 15 is a longitudinal sectional view of the semiconductor device according to Embodiment 3; FIG.

11 ist eine Längsschnittansicht des Halbleitersubstrats 12, in dem ein Niederkonzentrationsbereich 26d ausgebildet wurde; 11 is a longitudinal sectional view of the semiconductor substrate 12 in which a low concentration range 26d was trained;

12 ist eine Längsschnittansicht des Halbleitersubstrats 12, in dem Gräben 134 ausgebildet wurden; 12 is a longitudinal sectional view of the semiconductor substrate 12 in the trenches 134 were trained;

13 ist eine Längsschnittansicht des Halbleitersubstrats 12, in dem Gräben 34 ausgebildet wurden; und 13 is a longitudinal sectional view of the semiconductor substrate 12 in the trenches 34 were trained; and

14 ist eine Längsschnittansicht des Halbleitersubstrats 12, in das n-Typ-Ionen implantiert werden. 14 is a longitudinal sectional view of the semiconductor substrate 12 into which n-type ions are implanted.

AUSFÜHRLICHE BESCHREIBUNG DETAILED DESCRIPTION

AUSFÜHRUNGSBEISPIEL 1 EMBODIMENT 1

Wie es in 1 gezeigt ist, umfasst eine Halbleiterbauelement 10 gemäß Ausführungsbeispiel 1 ein Halbleitersubstrat 12 und Elektroden, Isolierschichten und dergleichen, die sich auf einer vorderen Ober-/Fläche 12a und/oder einer hinteren Ober-/Fläche 12b des Halbleitersubstrats 12 befinden. Das Halbleitersubstrat 12 besteht aus 4H-SiC. As it is in 1 is shown comprises a semiconductor device 10 According to Embodiment 1, a semiconductor substrate 12 and electrodes, insulating layers, and the like, located on a front surface 12a and / or a rear surface 12b of the semiconductor substrate 12 are located. The semiconductor substrate 12 consists of 4H-SiC.

Eine Sourceelektrode 80 befindet sich auf der vorderen Ober-/Fläche 12a des Halbleitersubstrats 12. Eine Drainelektrode 84 befindet sich auf der hinteren Ober-/Fläche 12b des Halbleitersubstrats 12. Die Drainelektrode 84 bedeckt im Wesentlichen eine gesamte Fläche der hinteren Ober-/Fläche 12b. A source electrode 80 located on the front surface 12a of the semiconductor substrate 12 , A drain electrode 84 is located on the rear surface 12b of the semiconductor substrate 12 , The drain electrode 84 covers substantially an entire area of the rear surface 12b ,

Jeder Graben bzw. Trench 34 hat eine Seitenfläche 50. Eine Stufe 35 ist in der Seitenfläche 50 von jedem Graben 34 ausgebildet. Die Seitenfläche 50 von jedem Graben 34 umfasst eine obere Seitenfläche 50a, die sich mit Bezug auf die Stufe 35 auf einer oberen Seite befindet, eine Stufenfläche 50b, die eine Fläche der Stufe 35 darstellt, und eine untere Seitenfläche 50c, die sich mit Bezug auf die Stufe 35 auf eine unteren Seite befindet. Die Stufenfläche 50b der Stufe 35 fällt in ihrer Ausdehnung in Richtung einer Mitte des Grabens 34 in einer Breitenrichtung nach unten ab. Das heißt, dass Abschnitte der Stufenfläche 50b der Stufe 35, die in der Seitenfläche 50 auf beiden Seiten des Grabens 34 ausgebildet sind, in einer konisch zulaufenden bzw. abgeschrägten Form abfallen bzw. geneigt sind. Die obere Seitenfläche 50a und die untere Seitenfläche 50c erstrecken sich im Wesentlichen entlang einer Dickenrichtung des Halbeitersubstrats 12, obgleich die obere Seitenfläche 50a und die untere Seitenfläche 50c leicht in einer konisch zulaufenden bzw. abgeschrägten Form abfallen bzw. geneigt sind. Every trench or trench 34 has a side surface 50 , A step 35 is in the side area 50 from each ditch 34 educated. The side surface 50 from each ditch 34 includes an upper side surface 50a that are related to the level 35 located on an upper side, a step surface 50b that is an area of the step 35 represents, and a lower side surface 50c that are related to the level 35 located on a lower side. The step surface 50b the stage 35 falls in its extension towards a middle of the trench 34 down in a width direction. That is, sections of the step surface 50b the stage 35 in the side surface 50 on both sides of the trench 34 are formed, fall off or inclined in a tapered or bevelled shape. The upper side surface 50a and the lower side surface 50c extend substantially along a thickness direction of the semiconductor substrate 12 although the upper side surface 50a and the lower side surface 50c slightly sloping or inclined in a tapered or bevelled shape.

Eine Gateisolierschicht 38 und eine Gateelektrode 40 befinden sich in jedem Graben 34. Die Gateisolierschicht 38 umfasst eine Bodenisolierschicht 38a und eine Seitenisolierschicht 38b. Die Bodenisolierschicht 38a ist eine dicke Isolierschicht, die sich in einem Bodenteil des Grabens 34 befindet. Die Bodenisolierschicht 38a befindet sich in einem Abschnitt des Grabens 34, der sich mit Bezug auf die Stufe 35 auf der unteren Seite befindet. Ein Abschnitt der Seitenfläche 50 des Grabens 34, der sich auf einer Oberseite der Bodenisolierschicht 38a befindet, ist mit einer Seitenisolierschicht 38b bedeckt. Das heißt, dass die Seitenisolierschicht 38b die obere Seitenfläche 50a und die Stufenfläche 50b der Stufe 35 bedeckt. Die Seitenisolierschicht 38b ist mit der Bodenisolierschicht 38a verbunden. Die Gateelektrode 40 befindet sich in einem Abschnitt des Grabens 34, der sich auf der Oberseite der Bodenisolierschicht 38a befindet. Die Gateelektrode 40 ist durch die Seitenisolierschicht 38b und die Bodenisolierschicht 38a gegenüber dem Halbleitersubstrat 12 isoliert. Eine obere Fläche der Gateelektrode 40 ist mit einer Zwischenlagenisolierschicht 36 bedeckt. Die Gateelektrode 40 ist durch die Zwischenlagenisolierschicht 36 gegenüber der Sourceelektrode 80 isoliert. A gate insulating layer 38 and a gate electrode 40 are in every ditch 34 , The gate insulating layer 38 includes a bottom insulating layer 38a and a side insulating layer 38b , The floor insulation layer 38a is a thick insulating layer, located in a bottom part of the trench 34 located. The floor insulation layer 38a is located in a section of the trench 34 who is referring to the level 35 located on the bottom side. A section of the side surface 50 of the trench 34 Standing on a top of the floor insulating layer 38a is with a side insulation layer 38b covered. That is, the side insulating layer 38b the upper side surface 50a and the step surface 50b the stage 35 covered. The side insulation layer 38b is with the floor insulation layer 38a connected. The gate electrode 40 is located in a section of the trench 34 Standing on the top of the floor insulation layer 38a located. The gate electrode 40 is through the side insulation layer 38b and the floor insulating layer 38a opposite to the semiconductor substrate 12 isolated. An upper surface of the gate electrode 40 is with an interlayer insulating layer 36 covered. The gate electrode 40 is through the interlayer insulating layer 36 opposite the source electrode 80 isolated.

In dem Halbleitersubstrat 12 sind Sourcebereiche (bzw. -gebiete) 22, ein Körperbereich (bzw. -gebiet) 26, ein Driftbereich (bzw. -gebiet) 28, ein Drainbereich (bzw. -gebiet) 30, Bodenbereiche (bzw. -gebiet) 32 und Seitenbereiche (bzw. -gebiete) 33 bereitgestellt. In the semiconductor substrate 12 are source areas (or areas) 22 , a body area (or area) 26 , a drift area (or area) 28 , a drain area (or area) 30 , Floor areas (or area) 32 and page areas (or areas) 33 provided.

In dem Halbleitersubstrat 12 ist eine Vielzahl der Sourcebereiche 22 ausgebildet. Jeder der Sourcebereiche 22 ist ein n-Typ-Bereich (bzw. -Gebiet). Der Sourcebereich 22 ist an einer zu jedem Graben 34 benachbarten Position bereitgestellt. In the semiconductor substrate 12 is a variety of source areas 22 educated. Each of the source areas 22 is an n-type area (or area). The source area 22 is at one to each trench 34 provided adjacent position.

Der Sourcebereich 22 steht mit der Seitenisolierschicht 38b an der oberen Seitenfläche 50a des Grabens 34 in Kontakt. Der Sourcebereich 22 ist in einem Gebiet bereitgestellt, das der Oberfläche 12a des Halbleitersubstrats 12 gegenüber exponiert bzw. freiliegend bzw. dieser ausgesetzt ist. Der Sourcebereich 22 steht mit der Sourceelektrode 80 in ohmschem Kontakt. The source area 22 stands with the side insulation layer 38b on the upper side surface 50a of the trench 34 in contact. The source area 22 is provided in an area that is the surface 12a of the semiconductor substrate 12 exposed to or exposed to or exposed to this. The source area 22 stands with the source electrode 80 in ohmic contact.

Der Körperbereich 26 ist auf seitlichen und unteren Seiten der Sourcebereiche 22 bereitgestellt und steht mit den Sourcebereichen 22 in Kontakt. Der Körperbereich 26 ist ein p-Typ-Bereich (bzw. -Gebiet) und umfasst einen Hochkonzentrationsbereich 26a, einen oberen Bereich 26b und einen unteren Bereich 26c. Der Hochkonzentrationsbereich 26a weist eine höhere p-Typ-Störstellenkonzentration auf als diejenigen des oberen Bereichs 26b und des unteren Bereichs 26c. Der Hochkonzentrationsbereich 26a ist auf den seitlichen Seiten der Sourcebereiche 22 bereitgestellt und der Oberfläche 12a des Halbleitersubstrats 12 gegenüber exponiert. Der Hochkonzentrationsbereich 26a steht mit der Sourceelektrode 80 in ohmschem Kontakt. Der obere Bereich 26b ist auf den unteren Seiten der Sourcebereiche 22 und des Hochkonzentrationsbereichs 26a bereitgestellt. Der obere Bereich 26b steht mit den Seitenisolierschichten 38b an einem Abschnitt der oberen Seitenfläche 50a des Grabens 34 in Kontakt, der sich auf den unteren Seiten der Sourcebereiche 22 befindet. Die p-Typ-Störstellenkonzentration des oberen Bereichs 26b ist niedriger als diejenige des Hochkonzentrationsbereichs 26a. Die p-Typ-Störstellenkonzentration des oberen Bereichs 26b ist so abgestimmt, dass sie eine derartige Konzentration ist, dass ein Abschnitt des oberen Bereichs 26b, der sich nahe den Seitenisolierschichten 38b befindet, in einen n-Typ invertiert werden kann, wenn ein Potential der Gateelektrode 40 erhöht wird. Der untere Bereich 26c ist auf einer unteren Seite des oberen Bereichs 26b bereitgestellt. Die p-Typ-Störstellenkonzentration des unteren Bereichs 26c ist niedriger als diejenige des oberen Bereichs 26b. Eine Grenze 27 zwischen dem unteren Bereich 26c und dem oberen Bereich 26b befindet sich auf einer Tiefe der Stufe 35. Das heißt, dass sich eine Verlängerungslinie der Grenze 27, die sich in Richtung jedes Grabens 34 erstreckt, mit der Stufe 35 schneidet. The body area 26 is on the side and bottom sides of the source areas 22 and stands with the source areas 22 in contact. The body area 26 is a p-type region (or region) and includes a high concentration region 26a , an upper area 26b and a lower area 26c , The high concentration area 26a has a higher p-type impurity concentration than those of the upper range 26b and the lower part 26c , The high concentration area 26a is on the lateral sides of the source areas 22 provided and the surface 12a of the semiconductor substrate 12 exposed to. The high concentration area 26a stands with the source electrode 80 in ohmic contact. The upper area 26b is on the lower sides of the source areas 22 and the high concentration range 26a provided. The upper area 26b stands with the side insulation layers 38b at a portion of the upper side surface 50a of the trench 34 in contact, located on the lower sides of the source areas 22 located. The p-type impurity concentration of the upper range 26b is lower than that of the high concentration range 26a , The p-type impurity concentration of the upper range 26b is tuned to be such a concentration that a section of the upper range 26b that is close to the side insulation layers 38b can be inverted into an n-type when a potential of the gate electrode 40 is increased. The lower area 26c is on a lower side of the upper area 26b provided. The p-type impurity concentration of the lower region 26c is lower than that of the upper range 26b , A border 27 between the lower area 26c and the upper area 26b is at a depth of the level 35 , That is, an extension line of the border 27 moving towards each trench 34 extends, with the step 35 cuts.

Der Driftbereich 28 ist ein n-Typ-Bereich (bzw. -Gebiet), der (bzw. das) eine niedrige Konzentration von n-Typ-Störstellen enthält. Die n-Typ-Störstellenkonzentration des Driftbereichs 28 ist niedriger als diejenige der Sourcebereiche 22. Der Driftbereich 28 ist auf einer Unterseite des unteren Bereichs 26c bereitgestellt und steht mit dem unteren Bereich 26c in Kontakt. Der Driftbereich 28 dehnt sich von einer Position an einem unteren Ende des unteren Bereichs 26c bis zu einer Position unterhalb eines unteren Endes des Grabens 34 aus. Der Driftbereich 28 ist durch den Körperbereich 26 von den Sourcebereichen 22 getrennt. Der Driftbereich 28 steht an den unteren Seitenflächen 50c mit den Bodenisolierschichten 38a in Kontakt. The drift area 28 is an n-type region containing a low concentration of n-type impurities. The n-type impurity concentration of the drift region 28 is lower than that of the source regions 22 , The drift area 28 is on a bottom of the lower area 26c provided and stands with the lower area 26c in contact. The drift area 28 Expands from a position at a lower end of the lower area 26c to a position below a lower end of the trench 34 out. The drift area 28 is through the body area 26 from the source areas 22 separated. The drift area 28 stands on the lower side surfaces 50c with the floor insulation layers 38a in contact.

Jeder Seitenbereich 33 ist ein n-Typ-Bereich (bzw. -Gebiet). Der Seitenbereich 33 ist auf der Unterseite der Stufe 35 bereitgestellt. Der Seitenbereich 33 ist in einem Gebiet bereitgestellt, das gegenüber der Stufenfläche 50b der Stufe 35 und einem Abschnitt der unteren Seitenfläche 50c, der sich nahe der Stufe 35 befindet, exponiert ist. Der Seitenbereich 33 steht auf einer gesamten Fläche der Stufenfläche 50b der Stufe 35 mit der Seitenisolierschicht 38b in Kontakt. Weiterhin steht der Seitenbereich 33 an einem Abschnitt der unteren Seitenfläche 50c, der sich nahe der Stufe 35 befindet, mit der Bodenisolierschicht 38a in Kontakt. Der Seitenbereich 33 erstreckt sich ausgehend von der Stufenfläche 50b der Stufe 35 nach unten. Der Seitenbereich 33 steht mit dem oberen Bereich 26b und dem unteren Bereich 26c in Kontakt. Weiterhin hat der Seitenbereich 33 sein unteres Ende mit dem Driftbereich 28 verbunden. Every page area 33 is an n-type area (or area). The page area 33 is on the bottom of the stage 35 provided. The page area 33 is provided in an area opposite the step surface 50b the stage 35 and a portion of the lower side surface 50c who is near the stage 35 is exposed. The page area 33 stands on an entire surface of the step surface 50b the stage 35 with the side insulating layer 38b in contact. Furthermore, the page area is 33 at a portion of the lower side surface 50c who is near the stage 35 located, with the Bodenisolierschicht 38a in contact. The page area 33 extends from the step surface 50b the stage 35 downward. The page area 33 stands with the upper area 26b and the lower area 26c in contact. Furthermore, the page area has 33 its lower end with the drift area 28 connected.

Die vorgenannten Sourcebereiche 22, der vorgenannte obere Bereich 26b und die vorgenannten Seitenbereiche 33 liegen über die jeweiligen Seitenisolierschichten 38b hinweg den jeweiligen Gateelektroden 40 gegenüber. The aforementioned source areas 22 , the aforementioned upper area 26b and the aforementioned page areas 33 lie over the respective side insulation layers 38b away the respective gate electrodes 40 across from.

Jeder Bodenbereich 32 ist ein p-Typ-Bereich (bzw. -Gebiet). Der Bodenbereich 32 ist an einer Position bereitgestellt, die einer Bodenfläche 54 von jedem Graben 34 gegenüber exponiert ist. Der Bodenbereich 32 steht auf einer gesamten Fläche der Bodenfläche 54 des Grabens 34 mit der Bodenisolierschicht 38a in Kontakt. Der Bodenbereich 32 ist von dem Driftbereich 28 umgeben. Der Bodenbereich 32 ist durch den Driftbereich 28 von dem Körperbereich 26 und dem Seitenbereich 33 getrennt. Der Bodenbereich 32 ist mit keiner der Elektroden verbunden, und ein Potential des Bodenbereichs 32 ist ein schwebendes bzw. erdfreies Potential. Every floor area 32 is a p-type region (or region). The floor area 32 is provided at a position that is a floor surface 54 from each ditch 34 is exposed to. The floor area 32 stands on an entire surface of the ground surface 54 of the trench 34 with the bottom insulating layer 38a in contact. The floor area 32 is from the drift area 28 surround. The floor area 32 is through the drift area 28 from the body area 26 and the page area 33 separated. The floor area 32 is not connected to any of the electrodes, and a potential of the bottom area 32 is a floating or floating potential.

Der Drainbereich 30 ist ein n-Typ-Bereich (bzw. -Gebiet), der (bzw. das) eine hohe Konzentration von n-Typ-Störstellen enthält. Die n-Typ-Störstellenkonzentration des Drainbereichs 30 ist höher als diejenige des Driftbereichs 28. Der Drainbereich 30 ist auf einer Unterseite des Driftbereichs 28 bereitgestellt. Der Drainbereich 30 steht mit dem Driftbereich 28 in Kontakt und ist durch den Driftbereich 28 von dem Körperbereich 26, den Bodenbereichen 32 und den Seitenbereichen 33 getrennt. Der Drainbereich 30 ist in einem Gebiet bereitgestellt, das der hinteren Ober-/Fläche 12b des Halbleitersubstrats 12 gegenüber exponiert ist. Der Drainbereich 30 steht mit der Drainelektrode 84 in ohmschem Kontakt. The drainage area 30 is an n-type region containing a high concentration of n-type impurities. The n-type impurity concentration of the drain region 30 is higher than that of the drift region 28 , The drainage area 30 is on a bottom of the drift area 28 provided. The drainage area 30 stands with the drift area 28 in contact and is through the drift area 28 from the body area 26 , the floor areas 32 and the side panels 33 separated. The drainage area 30 is provided in an area that is the rear surface 12b of the semiconductor substrate 12 is exposed to. The drainage area 30 stands with the drain electrode 84 in ohmic contact.

Als Nächstes wird ein Betrieb des Halbleiterbauelements 10 beschrieben. In dem Halbleitersubstrat 12 ist ein MOSFET eines n-Kanal-Typs durch die Sourcebereiche 22, den Körperbereich 26, den Driftbereich 28, die Seitenbereiche 33, den Drainbereich 30, die Gateelektroden 40, die Gateisolierschichten 38 und dergleichen bereitgestellt. Damit das Halbleiterbauelement 10 arbeitet, wird ein höheres Potential als ein an die Sourceelektrode 80 angelegtes Potential an die Drainelektrode 84 angelegt. Weiterhin bewirkt ein Anlegen eines Potentials, das gleich oder höher einem Schwellenwert ist, an die Gateelektrode 40, dass der MOSFET eingeschaltet wird. Das heißt, dass ein Kanal in einem Abschnitt (d.h. dem oberen Bereich 26b) des Körperbereichs 26 ausgebildet wird, der sich in einem Gebiet befindet, das mit den Seitenisolierschichten 38b in Kontakt steht. Dies bewirkt, dass Elektronen von der Sourceelektrode 80 über die Sourcebereiche 22, den Kanal, die Seitenbereiche 33, den Driftbereich 28 und den Drainbereich 30 in Richtung der Drainelektrode 84 fließen. Next, an operation of the semiconductor device 10 described. In the semiconductor substrate 12 is an n-channel type MOSFET through the source regions 22 , the body area 26 , the drift area 28 , the page areas 33 , the drainage area 30 , the gate electrodes 40 , the gate insulating layers 38 and the like. So that the semiconductor device 10 works, is a higher potential than one to the source electrode 80 applied potential to the drain electrode 84 created. Further, application of a potential equal to or higher than a threshold value to the gate electrode 40 in that the MOSFET is turned on. That is, a channel in a section (ie, the upper area 26b ) of the body area 26 is formed, which is located in an area with the Seitenisolierschichten 38b in contact. This causes electrons from the source electrode 80 over the source areas 22 , the channel, the side areas 33 , the drift area 28 and the drainage area 30 in the direction of the drain electrode 84 flow.

Bei diesem Halbleiterbauelement 10 sind die Seitenbereiche 33, die mit Bezug auf den Driftbereich 28 in Richtung einer oberen Seite herausragen, an Positionen bereitgestellt, die mit den Seitenisolierschichten 38b in Kontakt stehen. Der Kanal, der in dem Körperbereich 26 ausgebildet wird, verbindet die Sourcebereiche 22 und die Seitenbereiche 33. Das heißt, dass eine Entfernung zwischen den Sourcebereichen 22 und den Seitenbereichen 33 einer Länge des Kanals entspricht. Die Bereitstellung der Seitenbereiche 33 bewirkt, dass die Kanallänge kürzer ist als eine Dicke des Körperbereichs 26 zwischen dem Driftbereich 28 und den Sourcebereichen 22. Aus diesem Grund weist dieses Halbleiterbauelement 10 einen geringeren Verlust in dem Kanal als ein herkömmliches Halbleiterbauelement auf. In this semiconductor device 10 are the page areas 33 related to the drift area 28 projecting toward an upper side, provided at positions with the side insulating layers 38b stay in contact. The channel in the body area 26 is formed, connects the source regions 22 and the page areas 33 , That is, a distance between the source regions 22 and the side panels 33 corresponds to a length of the channel. The provision of the page areas 33 causes the channel length to be shorter than a thickness of the body region 26 between the drift area 28 and the source areas 22 , For this reason, this semiconductor device 10 a lower loss in the channel than a conventional semiconductor device.

Wenn das Potential der Gateelektrode 40 auf ein Potential reduziert wird, das niedriger ist als der Schwellenwert, verschwindet der Kanal, wodurch bewirkt wird, dass der MOSFET ausgeschaltet wird. Dies verursacht, dass sich eine Verarmungsschicht ausgehend von einem p-n-Übergang 29 an einer Grenze zwischen dem Körperbereich 26 und dem Driftbereich 28 in den Körperbereich 26 und den Driftbereich 28 hinein ausdehnt. Die Verarmungsschicht, die sich ausgehend von dem p-n-Übergang 29 in den Driftbereich 28 erstreckt, erreicht die Bodenbereiche 32. Dann breitet sich die Verarmungsschicht ausgehend von den Bodenbereichen 32 in einem Abschnitt des Driftbereichs 28 aus, der sich rund um die Bodenbereiche 32 befindet. Das heißt, dass die Bodenbereiche 32 die Ausdehnung der Verarmungsschicht in den Driftbereich 28 ermöglichen bzw. fördern. Daraufhin erstreckt sich die Verarmungsschicht über eine im Wesentlichen gesamte Fläche des Driftbereichs 28. Da die Ausdehnung der Verarmungsschicht auf diese Weise durch die Bodenbereiche 32 ermöglicht bzw. gefördert wird, wird eine Erzeugung eines hohen elektrischen Felds nahe den Gateisolierschichten 38 verhindert. Dies verbessert eine Stehspannungs- bzw. Spannungsfestigkeitseigenschaft des Halbleiterbauelements 10. When the potential of the gate electrode 40 is reduced to a potential lower than the threshold, the channel disappears, causing the MOSFET to be turned off. This causes a depletion layer to start from a pn junction 29 on a border between the body area 26 and the drift area 28 in the body area 26 and the drift area 28 extends into it. The depletion layer extending from the pn junction 29 in the drift area 28 extends, reaches the bottom areas 32 , Then the depletion layer spreads from the bottom areas 32 in a section of the drift area 28 out, which is around the floor areas 32 located. That means the floor areas 32 the extent of the depletion layer in the drift region 28 enable or promote. Thereafter, the depletion layer extends over a substantially entire area of the drift region 28 , Because the extent of the depletion layer in this way through the bottom areas 32 is enabled, generating a high electric field near the gate insulating layers 38 prevented. This improves a withstand voltage characteristic of the semiconductor device 10 ,

Weiterhin erreicht die Verarmungsschicht, die sich ausgehend von dem p-n-Übergang 29 in den Körperbereich 26 erstreckt, bei normaler Verwendung nicht den Sourcebereich 22. Das heißt, dass die Ausdehnung der Verarmungsschicht, die sich ausgehend von dem p-n-Übergang 29 in den Körperbereich 26 erstreckt, in einem Zustand stoppt, in dem die Verarmungsschicht ihr oberes Ende innerhalb des oberen Bereichs 26b hat. Jedoch kann abhängig von einem Betriebszustand einer Schaltung, mit der das Halbleiterbauelement 10 verbunden ist, ein Potential der Drainelektrode 84 extrem hoch werden. Ein Anlegen eines derartigen extrem hohen Potentials an die Drainelektrode 84 kann verursachen, dass die Verarmungsschicht, die sich ausgehend von dem p-n-Übergang 29 in den Körperbereich 26 erstreckt, den Sourcebereich 22 erreicht. Das heißt, dass ein Durchgreifen auftritt. Das Halbleiterbauelement 10 gemäß dem vorliegenden Ausführungsbeispiel weist eine hohe Durchgreifspannung auf, da die Entfernung von dem Driftbereich 28 zu dem Sourcebereich 22 (d.h. die Entfernung von dem p-n-Übergang 29 zu dem Sourcebereich 22) ausreichend lang ist. Dies macht es schwer, dass das Durchgreifen in dem Halbleiterbauelement 10 auftritt. Furthermore, the depletion layer extending from the pn junction arrives 29 in the body area 26 does not extend the source area under normal use 22 , That is, the extent of the depletion layer extending from the pn junction 29 in the body area 26 extends, in a state in which the depletion layer has its upper end within the upper region 26b Has. However, depending on an operating state of a circuit with which the semiconductor device 10 is connected, a potential of the drain electrode 84 become extremely high. Application of such an extremely high potential to the drain electrode 84 may cause the depletion layer extending from the pn junction 29 in the body area 26 extends the source area 22 reached. This means that a breakthrough occurs. The semiconductor device 10 According to the present embodiment has a high punch-through voltage, since the distance from the drift region 28 to the source area 22 (ie the distance from the pn junction 29 to the source area 22 ) is sufficiently long. This makes it difficult to crack in the semiconductor device 10 occurs.

Bei dem Halbleiterbauelement 10 gemäß dem vorliegenden Ausführungsbeispiel ist, wie es vorstehend beschrieben ist, die Dicke des Körperbereichs 26 ausreichend groß, wodurch eine ausreichende Entfernung von dem Driftbereich 28 zu dem Sourcebereich 22 gewährleistet wird. Dies verwirklicht eine hohe Durchgreifspannung. Weiterhin sind bei dem Halbleiterbauelement 10 die n-Typ-Seitenbereiche 33, die von dem Driftbereich 28 nach oben herausragen, an einer Position bereitgestellt, die mit der Seitenisolierschicht 38b in Kontakt steht. Aus diesem Grund ist die Kanallänge (d.h. die Entfernung von dem Sourcebereich 22 zu den Seitenbereichen 33) kurz, obwohl die Dicke des Körperbereichs 26 groß ist. Dies verwirklicht eine Reduzierung des Verlusts in dem Halbleiterbauelement 10. Auf diese Weise macht es dieser Aufbau dieses Halbleiterbauelements 10 möglich, die Durchgreifspannung und die Kanallänge unabhängig anzupassen. Dies ermöglicht sowohl eine hohe Durchgreifspannung als auch die Reduzierung eines Verlusts in dem Kanal. In the semiconductor device 10 According to the present embodiment, as described above, the thickness of the body portion 26 sufficiently large, whereby a sufficient distance from the drift region 28 to the source area 22 is guaranteed. This realizes a high punch-through voltage. Furthermore, in the semiconductor device 10 the n-type page areas 33 that of the drift area 28 protrude upwards, provided at a position with the side insulating layer 38b in contact. For this reason, the channel length (ie, the distance from the source region 22 to the page areas 33 ) short, though the thickness of the body area 26 is great. This realizes a reduction of the loss in the semiconductor device 10 , In this way it makes this structure of this semiconductor device 10 possible to adapt the punch-through voltage and the channel length independently. This allows both a high punch-through voltage and the reduction of a loss in the channel.

Als Nächstes wird ein Verfahren zur Herstellung eines Halbleiterbauelements 10 beschrieben. Das Halbleiterbauelement 10 wird aus einem n-Typ-Halbleitersubstrat 12 hergestellt, das insgesamt eine im Wesentlichen gleiche n-Typ-Störstellenkonzentration wie diejenige eines Driftbereichs 28 aufweist. Zunächst werden durch Ionenimplantation von p-Typ-Störstellen, wie es in 2 gezeigt ist, ein unterer Bereich 26c und ein oberer Bereich 26b in dem Halbleitersubstrat 12 ausgebildet. Der untere Bereich 26c wird so ausgebildet, dass er sich auf und über dem Driftbereich 28 befindet. Der obere Bereich 26b wird so ausgebildet, dass er sich auf und über dem unteren Bereich 26c befindet. Der obere Bereich 26b weist eine höhere p-Typ-Störstellenkonzentration auf als diejenige des unteren Bereich 26c. In diesem Stadium ist der obere Bereich 26b an einer Oberfläche 12a des Halbleitersubstrats 12 exponiert bzw. freiliegend. Next, a method of manufacturing a semiconductor device will be described 10 described. The semiconductor device 10 becomes an n-type semiconductor substrate 12 as a whole, a substantially same n-type impurity concentration as that of a drift region 28 having. First, by ion implantation of p-type impurities, as in 2 shown is a lower area 26c and an upper area 26b in the semiconductor substrate 12 educated. The lower area 26c is designed to be on and above the drift area 28 located. The upper area 26b is designed so that it is on and above the lower area 26c located. The upper area 26b has a higher p-type impurity concentration than that of the lower region 26c , At this stage is the upper area 26b on a surface 12a of the semiconductor substrate 12 exposed or exposed.

Als Nächstes, wie es in 3 gezeigt ist, wird eine Ätzmaske 70 auf der Oberfläche 12a des Halbleitersubstrats 12 ausgebildet, und wird das Halbleitersubstrat 12 durch die Ätzmaske 70 geätzt. In diesem Stadium wird das Halbleitersubstrat 12 durch anisotropes Trockenätzen geätzt. Dies bewirkt, dass Gräben 34 in der Oberfläche 12a des Halbleitersubstrats 12 ausgebildet werden. Es sollte beachtet werden, dass die p-Typ-Störstellenkonzentration des oberen Bereichs 26b höher ist als diejenige des unteren Bereichs 26c. Aus diesem Grund ist eine Ätzrate in dem oberen Bereich 26b höher als diejenige in dem unteren Bereich 26c. Mit anderen Worten wird der obere Bereich 26b mit einer höheren Geschwindigkeit geätzt als der untere Bereich 26c. Aus diesem Grund, wie es in 3 gezeigt ist, bewirkt die Ausbildung der Gräben 34 die den Driftbereich 28 erreichen, dass eine Breite von jedem Graben 34 in dem oberen Bereich 26b größer ist als eine Breite von jedem Graben 34 in dem unteren Bereich 26c. Als Folge hiervon wird eine Stufe 35 in einer Seitenfläche von jedem Graben 34 auf einer Tiefe einer Grenze 27 zwischen dem oberen Bereich 26b und dem unteren Bereich 26c ausgebildet. Auf diese Weise ermöglicht dieses Verfahren, dass ein Graben 34 mit einer Stufe 35 in seiner Seitenfläche 50 ausgebildet wird, indem der Unterschied in der Ätzrate zwischen dem oberen Bereich 26b und dem unteren Bereich 26c, der durch den Unterschied in der Störstellenkonzentration verursacht wird, genutzt wird. Dieses Verfahren ermöglicht, dass die Gräben 34, die jeweils die Stufe 35 aufweisen, in einem einzigen Ätzprozess ausgebildet werden. Weiterhin ermöglicht dieses Verfahren, dass die Stufenfläche 50b der Stufe 35 in einer Form ausgebildet wird, die in ihrer Ausdehnung in Richtung einer Mitte des Grabens 34 nach unten abfällt. Sobald das Ätzen abgeschlossen ist, wird die Ätzmaske 70 entfernt. Next, as it is in 3 is shown, an etching mask 70 on the surface 12a of the semiconductor substrate 12 formed, and is the semiconductor substrate 12 through the etching mask 70 etched. At this stage, the semiconductor substrate becomes 12 etched by anisotropic dry etching. This causes trenches 34 in the surface 12a of the semiconductor substrate 12 be formed. It should be noted that the p-type impurity concentration of the upper range 26b is higher than that of the lower range 26c , For this reason, an etching rate is in the upper range 26b higher than that in the lower area 26c , In other words, the upper area 26b etched at a higher speed than the lower area 26c , For this Reason how it is in 3 shown, causes the formation of the trenches 34 the drift area 28 reach that one width of each trench 34 in the upper area 26b is greater than a width of each trench 34 in the lower area 26c , As a result, becomes a stage 35 in a side surface of each trench 34 on a depth of a border 27 between the upper area 26b and the lower area 26c educated. In this way, this procedure allows for a digging 34 with a step 35 in its side surface 50 is formed by the difference in the etching rate between the upper region 26b and the lower area 26c which is caused by the difference in impurity concentration is utilized. This method allows the trenches 34 , each one the level 35 have to be formed in a single etching process. Furthermore, this method allows the step surface 50b the stage 35 is formed in a shape that extends in the direction of a center of the trench 34 falls down. Once the etching is complete, the etch mask becomes 70 away.

Als Nächstes, wie es in 4 gezeigt ist, wird eine Ionenimplantationsmaske 72 auf der Oberfläche 12a des Halbleitersubstrats 12 ausgebildet, und werden p-Typ-Störstellen über die Ionenimplantationsmaske 72 in das Halbleitersubstrat 12 implantiert. In diesem Stadium werden die p-Typ-Störstellen in die Gräben 34 implantiert. Die p-Typ-Störstellen werden in eine Bodenfläche 54 von jedem Graben 34 und die Stufenfläche 50b von jeder Stufe 35 implantiert. Dies bewirkt, dass ein Bodenbereich 32 eines p-Typs in einem Gebiet ausgebildet wird, das an der Bodenfläche 54 exponiert bzw. freiliegend ist. Weiterhin wird ein Seitenbereich 133 des p-Typs in einem Gebiet ausgebildet, das an der Stufenfläche 50b der Stufe 35 exponiert bzw. freiliegend ist. Sobald die Ionenimplantation abgeschlossen ist, wird die Ionenimplantationsmaske 72 entfernt. Next, as it is in 4 is an ion implantation mask 72 on the surface 12a of the semiconductor substrate 12 are formed, and become p-type impurities via the ion implantation mask 72 in the semiconductor substrate 12 implanted. At this stage, the p-type impurities are in the trenches 34 implanted. The p-type impurities become a floor surface 54 from each ditch 34 and the step surface 50b from every level 35 implanted. This causes a floor area 32 of a p-type in a region formed on the bottom surface 54 exposed or exposed. Furthermore, a page area 133 p-type in a region formed on the step surface 50b the stage 35 exposed or exposed. Once the ion implantation is complete, the ion implantation mask becomes 72 away.

Als Nächstes wird ermöglicht, dass eine Isolierschicht in den Gräben 34 und auf dem Halbleitersubstrat 12 wächst. Die Isolierschicht wird in dem Graben 34, massiv, und ohne dass ein Raum zurück bleibt, ausgebildet. Als Nächstes wird die Isolierschicht so geätzt, dass ein Abschnitt der Isolierschicht, der sich auf dem Halbleitersubstrat 12 befindet, entfernt wird, und ein Abschnitt der Isolierschicht, der sich in den Gräben 34 befindet, teilweise entfernt wird. In diesem Stadium, wie es in 5 gezeigt ist, dürfen nur Abschnitte der Isolierschicht übrig bleiben, die sich mit Bezug auf die Stufen 35 auf einer unteren Seite befinden. Die verbleibenden Abschnitte der Isolierschicht dienen als Bodenisolierschichten 38a. Next, it will allow an insulating layer in the trenches 34 and on the semiconductor substrate 12 grows. The insulating layer is in the trench 34 , solid, and without any space left, trained. Next, the insulating layer is etched so that a portion of the insulating layer deposited on the semiconductor substrate 12 is located, removed, and a portion of the insulating layer, located in the trenches 34 is partially removed. At this stage, as in 5 As shown, only portions of the insulating layer may be left over which relate to the steps 35 located on a lower side. The remaining portions of the insulating layer serve as Bodenisolierschichten 38a ,

Als Nächstes, wie es in 6 gezeigt ist, wird eine Ionenimplantationsmaske 74 auf der Oberfläche 12a des Halbleitersubstrats 12 ausgebildet, und werden n-Typ-Störstellen durch die Ionenimplantationsmaske 74 in das Halbleitersubstrat 12 implantiert. In diesem Stadium werden die n-Typ-Störstellen in die Gräben 34 implantiert. Da die Bodenisolierschichten 38a in Abschnitten der Gräben 34 ausgebildet wurden, die sich mit Bezug auf die Stufen 35 auf einer unteren Seite befinden, werden die n-Typ-Störstellen nicht in die Bodenflächen 54 der Gräben 34 implantiert. In diesem Stadium werden die n-Typ-Störstellen in die Stufenflächen 50b der Stufen 35 implantiert. Die n-Typ-Störstellen werden in die Stufenflächen 50b der Stufen 35 mit einer Konzentration implantiert, die höher ist als diejenige der p-Typ-Störstellen, die unter Bezugnahme auf 4 beschrieben sind. Dies bewirkt, dass Halbleiterbereiche, die an den Stufenflächen 50b der Stufen 35 exponiert bzw. freiliegend sind, in einen n-Typ gewandelt werden. Dies bildet Seitenbereiche 33 eines n-Typs aus. Jeder Seitenbereich 33 hat sein unteres Ende mit dem Driftbereich 28 verbunden. Weiterhin, wie es vorstehend erwähnt ist, fällt die Stufenfläche 50b von jeder Stufe 35 in ihrer Ausdehnung in Richtung der Mitte des Grabens 34 nach unten ab. Da die Stufenfläche 50b der Stufe 35 auf diese Weise abfällt, macht es ein Ausbilden eines Seitenbereichs 33 durch Implantation der n-Typ-Störstellen in die Stufenfläche 50b von jeder Stufe 35 möglich, eine Breite Z1 des Seitenbereichs des Seitenbereichs 33 in einer vertikalen Richtung (d.h. einer Dickenrichtung des Halbleitersubstrats 12) zu erhöhen. Aus diesem Grund ist die Breite Z1 von jedem Seitenbereich 33 in der vertikalen Richtung größer als eine Breite Z2 von jedem Bodenbereich 32 in der vertikalen Richtung. Sobald die Ionenimplantation abgeschlossen ist, wird die Ionenimplantationsmaske 74 entfernt. Next, as it is in 6 is an ion implantation mask 74 on the surface 12a of the semiconductor substrate 12 formed, and become n-type impurities through the ion implantation mask 74 in the semiconductor substrate 12 implanted. At this stage, the n-type impurities are in the trenches 34 implanted. As the Bodenisolierschichten 38a in sections of the trenches 34 were trained, referring to the steps 35 located on a lower side, the n-type impurities are not in the bottom surfaces 54 the trenches 34 implanted. At this stage, the n-type impurities become the step surfaces 50b the steps 35 implanted. The n-type impurities become the step surfaces 50b the steps 35 implanted with a concentration higher than that of p-type impurities, with reference to 4 are described. This causes semiconductor areas that are at the step surfaces 50b the steps 35 exposed or exposed, be converted into an n-type. This forms side areas 33 of an n-type. Every page area 33 has its lower end with the drift area 28 connected. Furthermore, as mentioned above, the step surface falls 50b from every level 35 in its extent towards the middle of the trench 34 down from. Because the step surface 50b the stage 35 In this way, it makes forming a side area 33 by implantation of the n-type impurities in the step surface 50b from every level 35 possible, a width Z1 of the side area of the side area 33 in a vertical direction (ie, a thickness direction of the semiconductor substrate 12 ) increase. For this reason, the width Z1 of each side area 33 in the vertical direction, greater than a width Z2 of each floor area 32 in the vertical direction. Once the ion implantation is complete, the ion implantation mask becomes 74 away.

Als Nächstes, wie es in 7 gezeigt ist, wird ermöglicht, dass eine Seitenisolierschicht 38b auf einem Abschnitt der Seitenfläche 50 von jedem Graben 34 wächst, der sich mit Bezug auf die Bodenisolierschicht 38a auf einer oberen Seite befindet. Sobald die Seitenisolierschicht 38b ausgebildet ist, wird eine Gateelektrode 40 in jedem Graben 34 ausgebildet, wie es in 7 gezeigt ist. Next, as it is in 7 is shown, a side insulating layer is allowed 38b on a section of the side surface 50 from each ditch 34 growing, which is related to the floor insulation layer 38a located on an upper side. Once the side insulation layer 38b is formed, a gate electrode 40 in every ditch 34 trained as it is in 7 is shown.

Sobald die Gateelektroden 40 ausgebildet sind, werden Sourcebereiche 22 und ein Hochkonzentrationsbereich 26a des Körperbereichs 26 ausgebildet, wie es in 8 gezeigt ist, indem p-Typ- und n-Typ-Störstellen selektiv in die Oberfläche 12a des Halbleitersubstrats 12 implantiert werden. Als Nächstes werden Zwischenlagenisolierschichten 36 und eine Sourceelektrode 80 auf der Oberfläche 12a des Halbleitersubstrats 12 ausgebildet. Als Nächstes wird ein Drainbereich 30 durch Implantation von n-Typ-Störstellen in eine hintere Fläche 12b des Halbleitersubstrats 12 ausgebildet. Als Nächstes wird eine Drainelektrode 84 auf der hinteren Fläche 12b des Halbleitersubstrats 12 ausgebildet. Durch diese Prozessschritte wird ein Halbleiterbauelement 10 hergestellt, das in 1 gezeigt ist. As soon as the gate electrodes 40 are formed, become source areas 22 and a high concentration range 26a of the body area 26 trained as it is in 8th is shown by selectively introducing p-type and n-type impurities into the surface 12a of the semiconductor substrate 12 be implanted. Next, liner insulation layers will be used 36 and a source electrode 80 on the surface 12a of the semiconductor substrate 12 educated. Next will be a drain area 30 by implantation of n-type impurities into a posterior surface 12b of the semiconductor substrate 12 educated. Next, a drain electrode 84 on the back surface 12b of the semiconductor substrate 12 educated. Through this Process steps becomes a semiconductor device 10 made in 1 is shown.

Wie es vorstehend beschrieben ist, ermöglicht dieses Verfahren, dass ein Graben 34 mit einer Stufe 35 mit einem einzigen Ätzprozess ausgebildet wird. Dies macht es möglich, das Halbleiterbauelement 10 auf effiziente Weise herzustellen. As described above, this method allows a trench 34 with a step 35 is formed with a single etching process. This makes it possible for the semiconductor device 10 to produce efficiently.

Weiterhin ermöglicht dieses Verfahren, dass die Stufenfläche 50b der Stufe 35 in einer Form ausgebildet wird, die in ihrer Ausdehnung in Richtung der Mitte des Grabens 34 nach unten abfällt. Daher kann der Seitenbereich 33 mit der großen Breite Z1 in der vertikalen Richtung durch Implantation von n-Typ-Störstellen in die Stufenfläche 50b der Stufe 35 ausgebildet werden. Die große Breite Z1 des Seitenbereichs 33 in der vertikalen Richtung ermöglicht, dass der Seitenbereich 33 mit Bezug auf den Driftbereich 28 in hohem Maße in Richtung einer oberen Seite herausragt. Dies macht es möglich, die Kanallänge kürzer zu machen. Furthermore, this method allows the step surface 50b the stage 35 is formed in a shape that extends in the direction of the center of the trench 34 falls down. Therefore, the page area 33 with the large width Z1 in the vertical direction by implanting n-type impurities into the step surface 50b the stage 35 be formed. The large width Z1 of the page area 33 in the vertical direction allows the side area 33 with respect to the drift region 28 protrudes to a great extent in the direction of an upper side. This makes it possible to shorten the channel length.

AUSFÜHRUNGSBEISPIEL 2 EMBODIMENT 2

Wie es in 9 gezeigt ist, weist ein Halbleiterbauelement gemäß Ausführungsbeispiel 2 Stufen 35 auf, die sich auf einem Niveau befinden, das niedriger liegt als ein Niveau der Grenze 27 zwischen dem oberen Bereich 26b und dem unteren Bereich 26c. Die Stufen 35 befinden sich mit Bezug auf den p-n-Übergang 29 an einer Grenze zwischen dem unteren Bereich 26c und dem Driftbereich 28 auf einer oberen Seite. Die anderen Komponenten des Halbleiterbauelements gemäß Ausführungsbeispiel 2 sind identisch zu denjenigen des Halbleiterbauelements 10 gemäß Ausführungsbeispiel 1. Auch bei dem Halbleiterbauelement gemäß Ausführungsbeispiel 2 ragen die Seitenbereiche 33 mit Bezug auf den Driftbereich 28 in Richtung einer oberen Seite heraus. Dies macht es möglich, Kompatibilität zwischen der Kanallänge und der Durchgreifspannung zu erreichen. Indem eine längere Ätzzeit zur Ausbildung der Gräben 34 als bei Ausführungsbeispiel 1 genommen wird, können sich die Stufen 35 auf dem Niveau befinden, das niedriger liegt als das Niveau der Grenze 27 zwischen dem oberen Bereich 26b und dem unteren Bereich 26c, wie es bei Ausführungsbeispiel 2 der Fall ist. As it is in 9 1, a semiconductor device according to Embodiment 2 has stages 35 which are at a level lower than a level of the limit 27 between the upper area 26b and the lower area 26c , The steps 35 are related to the pn junction 29 at a border between the lower area 26c and the drift area 28 on an upper side. The other components of the semiconductor device according to Embodiment 2 are identical to those of the semiconductor device 10 According to Embodiment 1 Also in the semiconductor device according to Embodiment 2, the side portions protrude 33 with respect to the drift region 28 towards an upper side. This makes it possible to achieve compatibility between the channel length and the punch-through voltage. By a longer etching time to form the trenches 34 as is taken in Embodiment 1, the stages may 35 are at the level lower than the level of the border 27 between the upper area 26b and the lower area 26c as is the case with Embodiment 2.

AUSFÜHRUNGSBEISPIEL 3 EMBODIMENT 3

Wie es in 10 gezeigt ist, weist ein Halbleiterbauelement gemäß Ausführungsbeispiel 3 Stufen 35 auf, die nicht abfallen bzw. geneigt sind. Das heißt, dass die Stufen 35 im Wesentlichen parallel zu der Oberfläche 12a des Halbleitersubstrats 12 ausgebildet sind. Weiterhin umfasst bei dem Halbleiterbauelement gemäß Ausführungsbeispiel 3 der Körperbereich 26, auf einer unteren Seite mit Bezug auf den Hochkonzentrationsbereich 26a, nur einen Niederkonzentrationsbereich 26d. Das heißt, während bei Ausführungsbeispiel 1 der Körperbereich 26 den oberen Bereich 26b und den unteren Bereich 26c auf der unteren Seite mit Bezug auf den Hochkonzentrationsbereich 26a umfasst, ist eine p-Typ-Störstellenkonzentration in einem Abschnitt (d.h. dem Niederkonzentrationsbereich 26d) des Körperbereichs 26, der sich mit Bezug auf den Hochkonzentrationsbereich 26a auf der unteren Seite befindet, im Wesentlichen einheitlich bzw. konstant. Die p-Typ-Störstellenkonzentration des Niederkonzentrationsbereichs 26d ist niedriger als diejenige des Hochkonzentrationsbereichs 26a. Auch bei dem Halbleiterbauelement gemäß Ausführungsbeispiel 3 ragt der Seitenbereich 33 mit Bezug auf den Driftbereich 28 in Richtung einer oberen Seite heraus. Dies macht es möglich, die Kompatibilität zwischen der Kanallänge und der Durchgreifspannung zu erreichen. As it is in 10 1, a semiconductor device according to Embodiment 3 has stages 35 on, who do not fall off or are inclined. That means the steps 35 essentially parallel to the surface 12a of the semiconductor substrate 12 are formed. Furthermore, in the semiconductor device according to Embodiment 3, the body portion includes 26 , on a lower side with respect to the high concentration area 26a , only one low concentration range 26d , That is, while in Embodiment 1, the body area 26 the upper area 26b and the lower area 26c on the lower side with respect to the high concentration range 26a is a p-type impurity concentration in a portion (ie, the low concentration region 26d ) of the body area 26 referring to the high concentration range 26a located on the lower side, substantially uniform or constant. The p-type impurity concentration of the low concentration region 26d is lower than that of the high concentration range 26a , Also in the semiconductor device according to Embodiment 3, the side portion protrudes 33 with respect to the drift region 28 towards an upper side. This makes it possible to achieve the compatibility between the channel length and the punch-through voltage.

In einem Prozess zur Herstellung eines Halbleiterbauelements gemäß Ausführungsbeispiel 3 wird zunächst, wie es in 11 gezeigt ist, ein Niederkonzentrationsbereich 26d in einem Halbleitersubstrat 12 durch Ionenimplantation von p-Typ-Störstellen ausgebildet. Als Nächstes, wie es in 12 gezeigt ist, wird eine Ätzmaske 76 auf einer Oberfläche 12a des Halbleitersubstrats 12 ausgebildet, und wird das Halbleitersubstrat 12 durch die Ätzmaske 76 geätzt. In diesem Stadium werden Gräben 134 ausgebildet. Jeder Graben bzw. Trench 134 ist flacher als der Graben 34, der in 10 gezeigt ist. Jeder Graben 134 ist schmaler in der Breite als der Graben 34. Nachdem die Gräben 134 ausgebildet wurden, wird die Ätzmaske 76 entfernt. Als Nächstes, wie es in 13 gezeigt ist, wird eine Ätzmaske 78 ausgebildet. Die Ätzmaske 78 weist Öffnungen auf, die jeweils breiter sind als der Graben 134. Dann wird das Halbleitersubstrat 12 durch die Ätzmaske 78 geätzt. Indem das Ätzen auf diese Weise in zwei Schritten durchgeführt wird, können Gräben 34 ausgebildet werden, die jeweils eine flache Stufe 35 aufweisen, wie es in 13 gezeigt ist. In diesem Stadium werden die Gräben 34 so ausgebildet, dass sich die Stufen 35 mit Bezug auf das untere Ende des Niederkonzentrationsbereichs 26d auf einer oberen Seite befinden. Daraufhin kann ein in 10 gezeigtes Halbleiterbauelement erhalten werden, indem das Halbleitersubstrat 12 in der gleichen Weise wie bei Ausführungsbeispiel 1 bearbeitet wird. In a process for manufacturing a semiconductor device according to Embodiment 3, as shown in FIG 11 is shown, a low concentration range 26d in a semiconductor substrate 12 formed by ion implantation of p-type impurities. Next, as it is in 12 is shown, an etching mask 76 on a surface 12a of the semiconductor substrate 12 formed, and is the semiconductor substrate 12 through the etching mask 76 etched. At this stage, trenches 134 educated. Every trench or trench 134 is flatter than the ditch 34 who in 10 is shown. Every ditch 134 is narrower in width than the trench 34 , After the trenches 134 were formed, the etching mask 76 away. Next, as it is in 13 is shown, an etching mask 78 educated. The etching mask 78 has openings which are each wider than the trench 134 , Then, the semiconductor substrate becomes 12 through the etching mask 78 etched. By performing the etching in this way in two steps, trenches can 34 be formed, each having a flat step 35 exhibit as it is in 13 is shown. At this stage, the trenches 34 designed so that the steps 35 with respect to the lower end of the low concentration region 26d located on an upper side. Thereupon an in 10 shown semiconductor device can be obtained by the semiconductor substrate 12 is processed in the same manner as in Embodiment 1.

Bei der Implantation der n-Typ-Störstellen in die Stufen 35 gemäß jedem der vorstehend beschriebenen Ausführungsbeispiele können, wie es in 14 gezeigt ist, alle Öffnungen in der Maske 74 so ausgebildet sein, dass sie breiter sind als der Graben 34, und können die n-Typ-Störstellen auch in Abschnitte einer Oberfläche 12a des Halbleitersubstrats 12 implantiert werden, die benachbart zu den jeweiligen Gräben 34 sind. Dies macht es möglich, die Sourcebereiche 22 zu der gleichen Zeit wie die Seitenbereiche 33 auszubilden. When implanting the n-type impurities in the steps 35 According to each of the above-described embodiments, as shown in FIG 14 Shown is all the openings in the mask 74 be designed so that they are wider than the ditch 34 , and can also use the n-type impurities in sections of a surface 12a of the semiconductor substrate 12 implanted adjacent to the respective trenches 34 are. This makes it possible for the source regions 22 at the same time as the page areas 33 train.

Weiterhin ist bei jedem der vorstehend beschriebenen Ausführungsbeispiele das Potential von jedem Bodenbereich 32 ein schwebendes bzw. erdfreies Potential. Der Bodenbereich 32 kann jedoch mit einem vorbestimmten festen Potential verbunden sein. Furthermore, in each of the embodiments described above, the potential of each floor area 32 a floating or floating potential. The floor area 32 however, may be associated with a predetermined fixed potential.

Weiterhin wurde bei jedem der vorstehend beschriebenen Ausführungsbeispiele ein MOSFET eines n-Kanal-Typs beschrieben. Die hierin offenbarte Technik kann jedoch auf einen MOSFET eines p-Kanal-Typs angewandt werden. Furthermore, in each of the above-described embodiments, an n-channel type MOSFET has been described. However, the technique disclosed herein may be applied to a p-channel type MOSFET.

Weiterhin können die Bodenisolierschichten 38a ihre oberen Enden mit Bezug auf den p-n-Übergang 29 auf einer unteren Seite haben, obwohl bei Ausführungsbeispiel 1 die Bodenisolierschichten 38a ihre oberen Enden mit Bezug auf den p-n-Übergang 29 auf einer oberen Seite haben. Furthermore, the Bodenisolierschichten 38a their upper ends with respect to the pn junction 29 on a lower side, although in Embodiment 1, the bottom insulating layers 38a their upper ends with respect to the pn junction 29 on an upper side.

Es wird nun eine Entsprechung zwischen den Komponenten von jedem der vorstehend beschriebenen Ausführungsbeispiele und den Komponenten der Patentansprüche beschrieben. Der Sourcebereich 22 von jedem der Ausführungsbeispiele stellt ein Beispiel des ersten Bereichs gemäß den Patentansprüchen dar. Der Driftbereich 28 von jedem der Ausführungsbeispiele stellt ein Beispiel des zweiten Bereichs gemäß den Patentansprüchen dar. A correspondence between the components of each of the above-described embodiments and the components of the claims will now be described. The source area 22 of each of the embodiments represents an example of the first region according to the claims. The drift region 28 of each of the embodiments is an example of the second area according to the claims.

Im Folgenden werden einige der hierin offenbarten technischen Elemente aufgezählt. Es sollte beachtet werden, dass die folgenden technischen Elemente unabhängig voneinander nützlich bzw. verwendbar sind. In the following, some of the technical elements disclosed herein will be enumerated. It should be noted that the following technical elements are independently useful.

Bei einer Konfiguration, die hierin als Beispiel offenbart ist, kann die Stufenfläche in ihrer Ausdehnung in Richtung einer Mitte des Grabens nach unten abfallen. In a configuration disclosed herein as an example, the step surface may drop downwardly in extent toward a center of the trench.

Eine derartige Konfiguration macht es möglich, die Breite des Seitenbereichs in der vertikalen Richtung zu erhöhen. Dies macht es möglich, die Abwägungs- bzw. Ausgleichsbeziehung zwischen der Kanallänge und der Durchgreifspannung zu verbessern. Such a configuration makes it possible to increase the width of the side area in the vertical direction. This makes it possible to improve the trade-off relationship between the channel length and the punch-through voltage.

Bei einer Konfiguration, die hierin als Beispiel offenbart ist, kann der Körperbereich einen oberen Bereich und einen unteren Bereich umfassen. Der untere Bereich befindet sich auf einer Unterseite des oberen Bereichs. Eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps in dem unteren Bereich ist niedriger als diejenige in dem oberen Bereich. Die Stufe befindet sich auf einem Niveau, das gleich oder unter einem Niveau einer Grenze zwischen dem oberen Bereich und dem unteren Bereich ist. In a configuration disclosed herein by way of example, the body region may include an upper region and a lower region. The lower area is on a lower side of the upper area. A concentration of impurities of the second conductivity type in the lower region is lower than that in the upper region. The step is at a level equal to or below a level of a boundary between the upper region and the lower region.

Eine derartige Konfiguration ermöglicht, dass ein Graben mit einer Stufe in einem einzigen Ätzprozess ausgebildet wird, indem der Unterschied in der Ätzrate zwischen dem oberen Bereich und dem unteren Bereich genutzt wird. Such a configuration enables a one-step trench to be formed in a single etching process by utilizing the difference in etching rate between the upper region and the lower region.

Bei einer Konfiguration eines Verfahrens, das hierin als Beispiel offenbart ist, kann der Körperbereich einen unteren Bereich, der sich auf der oberen Seite des zweiten Bereichs befindet, und einen oberen Bereich, der sich auf der Oberseite des unteren Bereichs befindet, umfassen. Eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps in dem oberen Bereich ist höher als diejenige in dem unteren Bereich. Bei der Ausbildung des Grabens wird das Halbleitersubstrat so geätzt, dass der Graben so ausgebildet wird, dass er in den oberen Bereich und den unteren Bereich eindringt bzw. diese durchdringt und den zweiten Bereich erreicht. In one configuration of a method disclosed herein as an example, the body portion may include a lower portion located on the upper side of the second portion and an upper portion located on top of the lower portion. A concentration of impurities of the second conductivity type in the upper region is higher than that in the lower region. In the formation of the trench, the semiconductor substrate is etched so that the trench is formed so as to penetrate into and penetrate the upper region and the lower region and reach the second region.

Eine derartige Konfiguration ermöglicht, dass ein Graben mit einer Stufe in einem einzigen Ätzprozess ausgebildet wird, indem der Unterschied der Ätzrate zwischen dem oberen Bereich und dem unteren Bereich genutzt wird. Such a configuration enables a one-step trench to be formed in a single etching process by utilizing the difference in etching rate between the upper region and the lower region.

Bei einer Konfiguration eines Verfahrens, das hierin als Beispiel offenbart ist, können Störstellen des zweiten Leitfähigkeitstyps an einer Bodenfläche des Grabens so implantiert werden, dass ein Bodenbereich ausgebildet wird, der vom zweiten Leitfähigkeitstyp ist und der Bodenfläche gegenüber exponiert bzw. freiliegend ist. Die Ausbildung der Gateisolierschicht umfasst eine Ausbildung einer Bodenisolierschicht und eine Ausbildung einer Seitenisolierschicht. Die Bodenisolierschicht wird in einem Abschnitt des Grabens, der sich mit Bezug auf die Stufe auf einer unteren Seite befindet, nach der Implantation der Störstellen des zweiten Leitfähigkeitstyps und vor der Implantation der Störstellen des ersten Leitfähigkeitstyps ausgebildet. Die Seitenisolierschicht wird in einem Abschnitt der Seitenfläche, der sich mit Bezug auf die Bodenisolierschicht auf einer oberen Seite befindet, nach der Implantation der Störstellen des ersten Leitfähigkeitstyps ausgebildet. In a configuration of a method disclosed herein as an example, impurities of the second conductivity type may be implanted on a bottom surface of the trench so as to form a bottom region that is of the second conductivity type and exposed to the bottom surface. The formation of the gate insulating layer includes forming a bottom insulating layer and forming a side insulating layer. The bottom insulating layer is formed in a portion of the trench located on a lower side with respect to the step after implantation of the impurities of the second conductivity type and before implantation of the impurities of the first conductivity type. The side insulating layer is formed in a portion of the side surface located on an upper side with respect to the bottom insulating layer after implantation of the first conductivity type impurities.

Bei einer Konfiguration eines Verfahrens, das hierin als Beispiel offenbart ist, können bei der Implantation der Störstellen des ersten Leitfähigkeitstyps die Störstellen des ersten Leitfähigkeitstyps an einer Fläche des Halbleitersubstrats implantiert werden, die benachbart zu dem Graben ist. In one configuration of a method disclosed herein by way of example, upon implantation of the first conductivity type impurities, the first conductivity type impurities may be implanted on a surface of the semiconductor substrate that is adjacent to the trench.

Eine solche Konfiguration macht es möglich, die Störstellen des ersten Leitfähigkeitstyps in den ersten Bereich zu implantieren, während die Störstellen des ersten Leitfähigkeitstyps in den Seitenbereich implantiert werden. Such a configuration makes it possible, the Implanting impurities of the first conductivity type into the first region while implanting the impurities of the first conductivity type into the side region.

Die Ausführungsbeispiele wurden vorstehend ausführlich beschrieben. Diese stellen jedoch nur Beispiele dar und beschränken die Patentansprüche nicht. Die in den Patentansprüchen beschriebene Technik umfasst verschiedene Modifikationen und Änderungen der vorstehend dargelegten konkreten Beispiele. Die technischen Elemente, die in der vorliegenden Beschreibung oder den Zeichnungen dargelegt sind, weisen unabhängig voneinander oder in Kombination von einigen von diesen technische Nützlichkeit auf, und die Kombination ist nicht auf eine solche beschränkt, die in den ursprünglich eingereichten Patentansprüchen beschrieben ist. Außerdem erreicht die Technik, die in der vorliegenden Beschreibung oder den Zeichnungen beispielhaft dargelegt ist, eine Vielzahl von Aufgaben zugleich, und weist sie technische Nützlichkeit durch Erreichung von einer von solchen Aufgaben auf. The embodiments have been described in detail above. However, these are only examples and do not limit the claims. The technique described in the claims comprises various modifications and changes of the concrete examples set forth above. The technical elements set forth in the present specification or drawings, independently or in combination, have some of these technical utility, and the combination is not limited to those described in the initially filed claims. In addition, the technique exemplified in the present specification or drawings attains a variety of tasks at the same time, and has technical utility by achieving one of such tasks.

Ein Halbleiterbauelement umfasst ein Halbleitersubstrat mit einem Graben, eine Gateisolierschicht und eine Gateelektrode. In einer Seitenfläche des Grabens ist eine Stufe angeordnet. Das Halbleitersubstrat umfasst einen ersten und einen zweiten Bereich, einen Körperbereich und einen Seitenbereich. Der Körperbereich erstreckt sich von einer Position, die mit dem ersten Bereich in Kontakt steht, bis zu einer Position, die sich mit Bezug auf die Stufe auf der unteren Seite befindet. Der Körperbereich steht an einem Abschnitt der oberen Seitenfläche, der sich mit Bezug auf den ersten Bereich auf einer unteren Seite befindet, mit der Gateisolierschicht in Kontakt. Der zweite Bereich befindet sich auf einer Unterseite des Körperbereichs und steht an der unteren Seitenfläche mit der Gateisolierschicht in Kontakt. Der Seitenbereich steht an der Stufenfläche mit der Gateisolierschicht in Kontakt und ist mit dem zweiten Bereich verbunden. A semiconductor device includes a semiconductor substrate having a trench, a gate insulating layer, and a gate electrode. In a side surface of the trench, a step is arranged. The semiconductor substrate includes a first and a second region, a body region, and a side region. The body region extends from a position in contact with the first region to a position located on the lower side with respect to the step. The body portion is in contact with the gate insulating film at a portion of the upper side surface located on a lower side with respect to the first region. The second region is located on a lower side of the body region and is in contact with the gate insulating layer on the lower side surface. The side region is in contact with the gate insulating layer at the step surface and is connected to the second region.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

  • JP 2006-128507 A [0002, 0003] JP 2006-128507 A [0002, 0003]

Claims (7)

Halbleiterbauelement mit: einem Halbleitersubstrat (12), das eine Oberfläche (12a) und einen Graben (34) in der Oberfläche (12a) aufweist; einer Gateisolierschicht (38), die eine Innenfläche des Grabens (34) bedeckt; und einer Gateelektrode (40), die sich in dem Graben (34) befindet, wobei eine Stufe (35) in einer Seitenfläche (50) des Grabens (34) angeordnet ist; die Seitenfläche (50) des Grabens (34) eine obere Seitenfläche (50a), die sich mit Bezug auf die Stufe (35) auf einer oberen Seite befindet, eine Stufenfläche (50b), die eine Fläche der Stufe (35) darstellt, und eine untere Seitenfläche (50c), die sich mit Bezug auf die Stufe (35) auf einer unteren Seite befindet, umfasst, wobei das Halbleitersubstrat (12) aufweist: einen ersten Bereich (22), der von einem ersten Leitfähigkeitstyp ist und an der oberen Seitenfläche (50a) mit der Gateisolierschicht (38) in Kontakt steht; einen Körperbereich (26), der von einem zweiten Leitfähigkeitstyp ist, sich von einer Position, die mit dem ersten Bereich (22) in Kontakt steht, bis zu einer Position erstreckt, die sich mit Bezug auf die Stufe (35) auf der unteren Seite befindet, und an einem Abschnitt der oberen Seitenfläche (50a), der sich mit Bezug auf den ersten Bereich (22) auf einer unteren Seite befindet, mit der Gateisolierschicht (38) in Kontakt steht; einen zweiten Bereich (28), der von dem ersten Leitfähigkeitstyp ist, sich auf einer Unterseite des Körperbereichs (26) befindet, und an der unteren Seitenfläche (50c) mit der Gateisolierschicht (38) in Kontakt steht; und einen Seitenbereich (33), der von dem ersten Leitfähigkeitstyp ist, an der Stufenfläche (50b) mit der Gateisolierschicht (38) in Kontakt steht, und mit dem zweiten Bereich (28) verbunden ist. Semiconductor device comprising: a semiconductor substrate ( 12 ), which has a surface ( 12a ) and a ditch ( 34 ) in the surface ( 12a ) having; a gate insulating layer ( 38 ), which has an inner surface of the trench ( 34 covered); and a gate electrode ( 40 ), which are in the ditch ( 34 ), one stage ( 35 ) in a side surface ( 50 ) of the trench ( 34 ) is arranged; the side surface ( 50 ) of the trench ( 34 ) an upper side surface ( 50a ), which relate to the level ( 35 ) is located on an upper side, a step surface ( 50b ), which is an area of the level ( 35 ), and a lower side surface ( 50c ), which relate to the level ( 35 ) is located on a lower side, wherein the semiconductor substrate ( 12 ): a first area ( 22 ), which is of a first conductivity type and on the upper side surface ( 50a ) with the gate insulating layer ( 38 ) is in contact; a body area ( 26 ), which is of a second conductivity type, extending from a position coinciding with the first region ( 22 ) is in contact, up to a position extending with respect to the step ( 35 ) is located on the lower side, and on a portion of the upper side surface ( 50a ), referring to the first area ( 22 ) is located on a lower side, with the gate insulating layer ( 38 ) is in contact; a second area ( 28 ), which is of the first conductivity type, located on a lower side of the body region ( 26 ) and at the lower side surface ( 50c ) with the gate insulating layer ( 38 ) is in contact; and a page area ( 33 ), which is of the first conductivity type, at the step surface ( 50b ) with the gate insulating layer ( 38 ) and the second area ( 28 ) connected is. Halbleitersubstrat (12) gemäß Anspruch 1, wobei die Stufenfläche (50b) in ihrer Ausdehnung in Richtung einer Mitte des Grabens (34) nach unten abfällt. Semiconductor substrate ( 12 ) according to claim 1, wherein the step surface ( 50b ) in their extension towards a center of the trench ( 34 ) drops down. Halbleitersubstrat (12) gemäß Anspruch 1 oder 2, wobei der Körperbereich (26) einen oberen Bereich (26b) und einen unteren Bereich (26c) umfasst, der untere Bereich (26c) sich auf einer Unterseite des oberen Bereichs (26b) befindet, eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps in dem unteren Bereich (26c) niedriger ist als diejenige in dem oberen Bereich (26b), und die Stufe (35) sich auf einem Niveau befindet, das gleich oder unter einem Niveau einer Grenze zwischen dem oberen Bereich (26b) und dem unteren Bereich (26c) liegt. Semiconductor substrate ( 12 ) according to claim 1 or 2, wherein the body region ( 26 ) an upper area ( 26b ) and a lower area ( 26c ), the lower area ( 26c ) on a lower side of the upper area ( 26b ), a concentration of impurities of the second conductivity type in the lower region ( 26c ) is lower than that in the upper area ( 26b ), and the stage ( 35 ) is at a level equal to or below a level of a boundary between the upper region ( 26b ) and the lower area ( 26c ) lies. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren aufweist: Erstellen eines Halbleitersubstrats (12), das einen zweiten Bereich (28), der von einem ersten Leitfähigkeitstyp ist, und einen Körperbereich (26), der von einem zweiten Leitfähigkeitstyp ist und sich auf einer Oberseite des zweiten Bereichs (28) befindet, umfasst; Ausbilden eines Grabens (34) in dem Halbleitersubstrat (12) derart, dass der Graben (34) in den Körperbereich (26) eindringt, sodass er den zweiten Bereich (28) erreicht, und eine Seitenfläche (50) umfasst, in der eine Stufe (35) an einer Position ausgebildet ist, die sich mit Bezug auf den zweiten Bereich (28) auf einer oberen Seite befindet; Implantieren von Störstellen des ersten Leitfähigkeitstyps an einer Stufenfläche (50b), die eine Fläche der Stufe (35) darstellt, um einen Seitenbereich (33) auszubilden, der von dem ersten Leitfähigkeitstyp ist, der Stufenfläche (50b) gegenüber exponiert ist, und mit dem zweiten Bereich (28) verbunden ist; Ausbilden einer Gateisolierschicht (38), die eine Innenfläche des Grabens (34) bedeckt; Ausbilden einer Gateelektrode (40) in dem Graben (34); und Ausbilden eines ersten Bereichs (22), der von dem ersten Leitfähigkeitstyp ist, in dem Halbleitersubstrat (12), wobei in dem hergestellten Halbleiterbauelement der erste Bereich (22) an einem Abschnitt der Seitenfläche (50), der sich mit Bezug auf die Stufe (35) auf einer oberen Seite befindet, mit der Gateisolierschicht (38) in Kontakt steht. A method of manufacturing a semiconductor device, the method comprising: constructing a semiconductor substrate ( 12 ), which has a second area ( 28 ), which is of a first conductivity type, and a body region ( 26 ), which is of a second conductivity type and located on an upper side of the second region ( 28 ); Forming a trench ( 34 ) in the semiconductor substrate ( 12 ) such that the trench ( 34 ) in the body area ( 26 ) penetrates the second area ( 28 ), and a side surface ( 50 ), in which a stage ( 35 ) is formed at a position with respect to the second area ( 28 ) is located on an upper side; Implanting impurities of the first conductivity type on a step surface ( 50b ), which is an area of the level ( 35 ) to a page area ( 33 ), which is of the first conductivity type, the step surface ( 50b ) and with the second region ( 28 ) connected is; Forming a gate insulating layer ( 38 ), which has an inner surface of the trench ( 34 covered); Forming a gate electrode ( 40 ) in the trench ( 34 ); and forming a first area ( 22 ), which is of the first conductivity type, in the semiconductor substrate ( 12 ), wherein in the manufactured semiconductor device the first region ( 22 ) at a portion of the side surface ( 50 ) related to the level ( 35 ) is located on an upper side, with the gate insulating layer ( 38 ) is in contact. Verfahren gemäß Anspruch 4, wobei der Körperbereich (26) einen unteren Bereich (26c), der sich auf der Oberseite des zweiten Bereichs (28) befindet, und einen oberen Bereich (26b), der sich auf einer Oberseite des unteren Bereichs (26c) befindet, umfasst, eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps in dem oberen Bereich (26b) höher ist als diejenige in dem unteren Bereich (26c), und bei der Ausbildung des Grabens (34) das Halbleitersubstrat (12) geätzt wird, sodass der Graben (34) so ausgebildet wird, dass er in den oberen Bereich (26b) und den unteren Bereich (26c) eindringt und den zweiten Bereich (28) erreicht. Method according to claim 4, wherein the body region ( 26 ) a lower area ( 26c ) located on top of the second area ( 28 ) and an upper area ( 26b ) located on an upper side of the lower area ( 26c ), a concentration of impurities of the second conductivity type in the upper region ( 26b ) is higher than that in the lower region ( 26c ), and in the formation of the trench ( 34 ) the semiconductor substrate ( 12 ) is etched so that the trench ( 34 ) is formed so that it is in the upper area ( 26b ) and the lower area ( 26c ) and the second area ( 28 ) reached. Verfahren gemäß Anspruch 4 oder 5, zusätzlich mit: Implantieren von Störstellen des zweiten Leitfähigkeitstyps an einer Bodenfläche (54) des Grabens (34), um einen Bodenbereich (32) auszubilden, der von dem zweiten Leitfähigkeitstyp ist und der Bodenfläche (54) gegenüber exponiert ist, wobei die Ausbildung der Gateisolierschicht (38) aufweist: Ausbilden einer Bodenisolierschicht (38a) in einem Abschnitt des Grabens (34), der sich mit Bezug auf die Stufe (35) auf einer unteren Seite befindet, nach der Implantation der Störstellen des zweiten Leitfähigkeitstyps und vor der Implantation der Störstellen des ersten Leitfähigkeitstyps; und Ausbilden einer Seitenisolierschicht (38b) in einem Abschnitt der Seitenfläche (50), der sich mit Bezug auf die Bodenisolierschicht (38a) auf einer oberen Seite befindet, nach der Implantation der Störstellen des ersten Leitfähigkeitstyps. The method of claim 4 or 5, further comprising: implanting impurities of the second conductivity type on a bottom surface ( 54 ) of the trench ( 34 ) to a floor area ( 32 ), which is of the second conductivity type and the bottom surface ( 54 ) is exposed, the formation of the gate insulating layer ( 38 ): forming a floor insulating layer ( 38a ) in a section of the trench ( 34 ), referring to the stage ( 35 ) is located on a lower side after implantation of the second conductivity type impurities and before implantation of the first conductivity type impurities; and forming a side insulating layer ( 38b ) in a section of the side surface ( 50 ) related to the floor insulating layer ( 38a ) is located on an upper side after implantation of the first conductivity type impurities. Verfahren gemäß einem der Ansprüche 4 bis 6, wobei bei der Implantation der Störstellen des ersten Leitfähigkeitstyps die Störstellen des ersten Leitfähigkeitstyps an einer Oberfläche (12a) des Halbleitersubstrats (12) implantiert werden, die benachbart zu dem Graben (34) ist. Method according to one of claims 4 to 6, wherein in the implantation of the impurities of the first conductivity type, the impurities of the first conductivity type on a surface ( 12a ) of the semiconductor substrate ( 12 ), which are adjacent to the trench ( 34 ).
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