DE102014204110A1

DE102014204110A1 - Vorrichtung mit einer SRAM-Zelle und Verfahren mit einer Anpassung einer Schwellspannung von Transistoren in einer SRAM-Zelle

Info

Publication number: DE102014204110A1
Application number: DE102014204110.4A
Authority: DE
Inventors: Jongsin Yun
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries Inc
Priority date: 2014-03-06
Filing date: 2014-03-06
Publication date: 2015-09-10

Abstract

Eine Vorrichtung umfasst eine SRAM-Zelle, die eine Kippstufe, einen ersten Zugriffstransistor und einen zweiten Zugriffstransistor umfasst. Jeder von dem ersten und dem zweiten Zugriffstransistor umfasst mindestens ein Kanalgebiet, eine Gateelektrode und eine zwischen dem mindestens einen Kanalgebiet und der Gateelektrode angeordnete ferroelektrische Schicht.

Description

Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der integrierten Schaltkreise und insbesondere auf integrierte Schaltkreise mit statischen Direktzugriffsspeichervorrichtungen.
Aus dem Stand der Technik sind verschiedene Arten von Halbleiterspeichern bekannt. Diese umfassen den dynamischen Direktzugriffsspeicher (DRAM, die englische Abkürzung steht für ”Dynamic Random Access Memory”) und den statischen Direktzugriffspeicher (SRAM, die englische Abkürzung steht für ”Static Random Access Memory”). In DRAM-Vorrichtungen werden Speicherzellen mit einer relativ einfachen Struktur verwendet, in denen eine Ladungsmenge, die in einer Kapazität gespeichert ist, ein Datenbit darstellt. Die einfache Struktur von DRAM-Zellen ermöglicht eine hohe Integrationsdichte. Da in den Kapazitäten jedoch Leckströme auftreten, sind bei DRAM üblicherweise Auffrischungszyklen erforderlich, um einen Informationsverlust zu vermeiden.
In SRAM-Vorrichtungen werden bistabile Kippstufen verwendet, die über Kreuz gekoppelte Inverter umfassen können, um Datenbits zu speichern. In SRAM-Vorrichtungen müssen keine Auffrischungszyklen durchgeführt werden. Außerdem ermöglichen sie üblicherweise eine größere Arbeitsgeschwindigkeit als DRAM-Vorrichtungen. SRAM-Vorrichtungen enthalten jedoch Speicherzellen, die eine komplexere Struktur haben als die Speicherzellen von DRAM-Vorrichtungen, wodurch die in SRAM-Vorrichtungen erreichbare Integrationsdichte begrenzt wird. In einer häufig verwendeten Ausführung enthält jede SRAM-Speicherzelle sechs Transistoren.
Zur Vermeidung von Lesestörungen, bei denen der Zustand der Kippstufe einer SRAM-Zelle während des Lesevorgangs unbeabsichtigt verändert wird, und zur Vermeidung von Schreibfehler, bei denen sich der Zustand der Kippstufe der SRAM-Zelle nicht ändert, obwohl sich das Datenbit, das in der SRAM-Zelle gespeichert werden soll, von dem bisher gespeicherten Datenbit unterscheidet, kann eine Anpassung von Eigenschaften der Transistoren, aus denen die SRAM-Zelle aufgebaut ist, erforderlich sein. Insbesondere kann es erforderlich sein, die Transistoren so anzupassen, dass Verhältnisse zwischen Durchlassströmen, die im eingeschalteten Zustand durch die Transistoren fließen, bestimmte Bedingungen einhalten.
Konventionelle Techniken zur Anpassung der Eigenschaften der Transistoren umfassen eine Anpassung der Dimensionen der Transistoren. Beispielsweise kann ein größerer Durchlassstrom durch den Transistor im eingeschalteten Zustand durch eine Vergrößerung der Breite des Kanalgebiets des Transistors erreicht werden. Weitere konventionelle Techniken zur Anpassung von Eigenschaften von Transistoren umfassen eine Anpassung der Stärke der Dotierung von Teilen der Transistoren wie beispielsweise Wannengebieten und/oder Halogebieten.
Wenn die Strukturgrößen von Transistoren in SRAM-Zellen verkleinert werden, können sich Fluktuationen, die bei der Herstellung der Transistoren auftreten, in stärkerem Maß auf die Eigenschaften der Transistoren auswirken als das bei größeren Strukturgrößen der Fall ist. Dadurch wird die Herstellung von SRAM-Vorrichtungen, in denen die Transistoren, aus denen die SRAM-Zellen aufgebaut sind, so aneinander angepasst sind, dass Lesestörungen und Schreibfehler vermieden werden, erschwert. Nachteilige Auswirkungen von Fluktuationen bei der Herstellung der SRAM-Vorrichtungen können oft erst in einem relativ späten Stadium des Herstellungsprozesses oder nach Abschluss des Herstellungsprozesses erkannt werden, wodurch eine Korrektur der beim Herstellungsprozess verwendeten Parameter nur mit relativ großen Verzögerungen möglich ist. Fehler von SRAM-Vorrichtungen, die durch Fluktuationen bei Prozessen, die zur Herstellung der SRAM-Vorrichtungen durchgeführt werden, verursacht werden, können in späteren Stadien des Herstellungsprozesses oder gar nach Abschluss des Herstellungsprozesses oft nur noch in geringem Maße oder gar nicht mehr korrigiert werden.
Eine Aufgabe der Erfindung ist, eine Vorrichtung und ein Verfahren bereitzustellen, mit denen einige oder alle der oben erwähnten Probleme ganz oder teilweise gelöst werden.
Eine erfindungsgemäße Vorrichtung umfasst eine SRAM-Zelle, die eine Kippstufe, einen ersten Zugriffstransistor und einen zweiten Zugriffstransistor umfasst. Jeder von dem ersten und dem zweiten Zugriffstransistor umfasst mindestens ein Kanalgebiet, eine Gateelektrode und eine zwischen dem mindestens einen Kanalgebiet und der Gateelektrode angeordnete ferroelektrische Schicht.
Die ferroelektrische Polarisation der ferroelektrischen Schichten der Zugriffstransistoren kann Auswirkungen auf die Kanalgebiete der Zugriffstransistoren haben. In einer ferroelektrischen Schicht sind elektrische Dipole vorhanden, die ein elektrisches Feld erzeugen, das auf die ein oder mehreren unter der ferroelektrischen Schicht angeordneten Kanalgebiete wirken kann. Je nach Orientierung der Dipole kann das von den Dipolen erzeugte elektrische Feld die Bildung eines elektrisch leitfähigen Kanals durch das Kanalgebiet erleichtern oder erschweren. Deshalb kann die ferroelektrische Polarisation einer ferroelektrischen Schicht eine Schwellspannung des Zugriffstransistors, in dem sie sich befindet, beeinflussen.
Die ferroelektrische Polarisation der ferroelektrischen Schichten der Zugriffstransistoren kann durch Anlegen einer elektrischen Spannung über den ferroelektrischen Schichten beeinflusst werden. Das ist auch noch nach Abschluss der Herstellung der Vorrichtung möglich, beispielsweise, indem eine elektrische Spannung zwischen dem mindestens einen Kanalgebiet eines Zugriffstransistors und dessen Gateelektrode angelegt wird. Somit können Eigenschaften der Zugriffstransistoren einer SRAM-Zelle auch noch in einem relativ späten Stadium des Herstellungsprozesses oder nach Abschluss des Herstellungsprozesses beeinflusst werden.
Da die Schwellspannung der Zugriffstransistoren Auswirkungen auf den Durchlassstrom haben kann, der beim Betrieb der Vorrichtung durch die Zugriffstransistoren fließt, können Verhältnisse zwischen den Durchlassströmen der Transistoren in der SRAM-Zelle angepasst werden. Das kann dabei helfen, Lesestörungen und Schreibfehler beim Auslesen von Daten aus der SRAM-Zelle bzw. beim Speichern von Daten in der SRAM-Zelle zu vermeiden oder zumindest eine Wahrscheinlichkeit von deren Auftreten zu verringern.
Durch Verändern der ferroelektrischen Polarisation der ferroelektrischen Schichten der Zugriffstransistoren kann beispielsweise eine Anpassung der SRAM-Zelle an einen Betrieb mit einer niedrigen Versorgungsspannung durchgeführt werden, und unerwartete Veränderungen der Schwellspannungen der Zugriffstransistoren, die beispielsweise durch Fluktuationen bei den zur Herstellung der Vorrichtung verwendeten Prozessen verursacht werden, können ganz oder teilweise kompensiert werden.
In Ausführungsformen enthält die ferroelektrische Schicht ein hafniumhaltiges Oxid, das beispielsweise siliziumdotiertes Hafniumdioxid, aluminiumdotiertes Hafniumdioxid, yttriumdotiertes Hafniumdioxid, gadoliniumdotiertes Hafniumdioxid, im Wesentlichen undotiertes Hafniumdioxid und/oder Hafniumzirkoniumdioxid umfassen kann. Ferroelektrische Schichten auf Grundlage hafniumhaltiger Oxide weisen eine gute Kompatibilität mit CMOS-Prozessen zur Herstellung von integrierten Schaltkreisen auf und können vorteilhafte Eigenschaften im Hinblick auf die zum Erreichen einer gewünschten ferroelektrischen Polarisation erforderliche Schichtdicke, die Stabilität der ferroelektrischen Polarisation in Abwesenheit eines von außen angelegten elektrischen Felds und die zum Verändern der ferroelektrischen Polarisation erforderlichen Spannungen, die über der ferroelektrischen Schicht angelegt werden müssen, haben.
In Ausführungsformen umfasst die Gateelektrode eine Zwischenschicht, die Titannitrid enthalten kann und sich auf, insbesondere direkt auf, der ferroelektrischen Schicht befindet. Das hafniumhaltige Oxid kann eine Kristallstruktur haben, die durch Abscheiden einer amorphen Schicht aus dem hafniumhaltigen Oxid und Durchführen einer Wärmebehandlung in Anwesenheit der Titannitridschicht erhältlich ist. Durch die Rekristallisation einer amorphen Schicht aus hafniumhaltigem Oxid kann eine Kristallstruktur des Hafniumoxids erhalten werden, die ferroelektrische Eigenschaften hat, beispielsweise eine orthorhombische Kristallstruktur der Raumgruppe Pbc2₁.
In Ausführungsformen umfasst jeder von dem ersten und dem zweiten Zugriffstransistor zusätzlich eine Zwischenschicht zwischen dem mindestens einen Kanalgebiet und der ferroelektrischen Schicht. Die Zwischenschicht kann in manchen Ausführungsformen mindestens eines von Siliziumdioxid und Siliziumoxynitrid enthalten. Die Zwischenschicht kann die Oberfläche der Kanalgebiete der Zugriffstransistoren passivieren und im Vergleich zu einer direkten Abscheidung des hafniumhaltigen Oxids auf dem Halbleitermaterial des Kanalgebiets das Niveau von Grenzflächenzuständen verringern.
In Ausführungsformen enthält die Vorrichtung zusätzlich einen Programmierschaltkreis, der dafür ausgelegt ist, zwischen dem mindestens einen Kanalgebiet und der Gateelektrode von mindestens einem von dem ersten und dem zweiten Zugriffstransistor eine Programmierspannung anzulegen. Die Programmierspannung ist dafür geeignet, eine ferroelektrische Polarisation der ferroelektrischen Schicht des mindestens einen von dem ersten und dem zweiten Zugriffstransistor zu verändern. Mit Hilfe des Programmierschaltkreises kann die Veränderung der ferroelektrischen Polarisation der ferroelektrischen Schicht auch noch nach Abschluss der Herstellung der Vorrichtung auf einfache Art und Weise durchgeführt werden.
In Ausführungsformen umfasst die Vorrichtung zusätzlich einen Schreibschaltkreis und einen Leseschaltkreis. Der Schreibschaltkreis ist dafür ausgelegt, zum Speichern eines Datenbits in der SRAM-Zelle einen Zustand der Kippstufe zu setzen. Der Leseschaltkreis ist dafür ausgelegt, zum Lesen des in der SRAM-Zelle gespeicherten Datenbits den Zustand der Kippstufe zu bestimmen. Der Schreibschaltkreis und der Leseschaltkreis sind dafür ausgelegt, den ersten und den zweiten Zugriffstransistor durch Anlegen einer Schaltspannung an die Gateelektroden des ersten und des zweiten Zugriffstransistors in einen elektrisch leitfähigen Zustand zu schalten. Die Schaltspannung ist betragsmäßig kleiner als die Programmierspannung und dafür ausgelegt, eine ferroelektrische Polarisation der ferroelektrischen Schichten des ersten und des zweiten Zugriffstransistors im Wesentlichen nicht zu verändern. Durch das Verwenden einer Schaltspannung, die dafür ausgelegt ist, die ferroelektrische Polarisation der ferroelektrischen Schichten des ersten und zweiten Zugriffstransistors im Wesentlichen nicht zu verändern, kann eine Veränderung der Schwellspannung der Zugriffstransistoren während des Speicherns und Lesens von Informationen in der SRAM-Zelle vermieden werden, so dass eine zuvor vorgenommene Anpassung der Schwellspannung der Zugriffstransistoren während des normalen Betriebs der SRAM-Zelle, bei dem Datenbits in der SRAM-Zelle gespeichert und von der SRAM-Zelle gelesen werden, erhalten bleibt.
In Ausführungsformen umfasst die Vorrichtung zusätzlich eine Bitleitung, eine inverse Bitleitung, eine erste Stromversorgungsleitung, eine zweite Stromversorgungsleitung und eine Wortleitung. Jeder von dem ersten und dem zweiten Zugriffstransistor umfasst ein erstes Source/Drain-Gebiet und ein zweites Source/Drain-Gebiet. Das erste Source/Drain-Gebiet des ersten Zugriffstransistors ist elektrisch mit der Bitleitung verbunden. Das zweite Source/Drain-Gebiet des ersten Zugriffstransistors ist elektrisch mit einem ersten Knoten der Kippstufe verbunden. Das erste Source/Drain-Gebiet des zweiten Zugriffstransistors ist elektrisch mit der inversen Bitleitung verbunden. Das zweite Source/Drain-Gebiet des zweiten Zugriffstransistors ist elektrisch mit einem zweiten Knoten der Kippstufe verbunden. Die erste Stromversorgungsleitung ist elektrisch mit einem ersten Stromversorgungsanschluss der Kippstufe verbunden. Die zweite Stromversorgungsleitung ist elektrisch mit einem zweiten Stromversorgungsanschluss der Kippstufe verbunden. Der Programmierschaltkreis ist dafür ausgelegt, an die erste Stromversorgungsleitung, die zweite Stromversorgungsleitung, die Bitleitung und die inverse Bitleitung ein Massepotential anzulegen und die Programmierspannung an die Wortleitung anzulegen.
Dadurch kann das Anlegen der Programmierspannung zwischen den Kanalgebieten der Zugriffstransistoren und den Gateelektroden der Zugriffstransistoren über Leitungen erfolgen, die beim normalen Betrieb der SRAM-Zelle zum Speichern von Daten in der SRAM-Zelle und zum Lesen von Daten aus der SRAM-Zelle verwendet werden können, so dass zum Verändern der ferroelektrischen Polarisation der ferroelektrischen Schichten der Zugriffstransistoren keine zusätzlichen Leitungen in dem Bereich der Vorrichtung, in dem sich die SRAM-Zelle (sowie in Ausführungsformen eine Vielzahl weiterer SRAM-Zellen der Vorrichtung) befindet, bereitgestellt werden müssen.
In Ausführungsformen umfasst die Kippstufe einen ersten und einen zweiten Pull-Up-Transistor sowie einen ersten und einen zweiten Pull-Down-Transistor. Der erste und der zweite Pull-Up-Transistor, der erste und der zweite Pull-Down-Transistor sowie der erste und der zweite Zugriffstransistor sind als FinFET-Transistoren ausgebildet. FinFET-Transistoren können im Vergleich zu Planartransistoren insbesondere bei kleinen Strukturgrößen eine bessere Steuerbarkeit des Kanalgebiets aufweisen.
In Ausführungsformen haben der erste Zugriffstransistor, der erste Pull-Up-Transistor, der zweite Zugriffstransistor und der zweite Pull-Up-Transistor eine gleiche Anzahl von Finnen. Durch Verändern der ferroelektrischen Polarisation der ferroelektrischen Schichten zwischen den Kanalgebieten und den Gateelektroden der Zugriffstransistoren kann die Schwellspannung der Zugriffstransistoren beeinflusst werden. Da die Schwellspannung Auswirkungen auf den Durchlassstrom durch die Zugriffstransistoren, den man beim Anlegen der Schaltspannung an die Gateelektroden der Zugriffstransistoren erhält, hat, kann durch die ferroelektrische Polarisation der ferroelektrischen Schichten ein geeignetes Verhältnis zwischen dem Durchlassstrom durch die Zugriffstransistoren und dem Durchlassstrom durch die Pull-Up-Transistoren während des normalen Betriebs der Vorrichtung, bei dem an die Gateelektroden der Transistoren die Schaltspannung angelegt wird, erhalten werden, ohne dass hierfür zusätzliche Finnen gebildet werden müssen. Dadurch kann die Größe der SRAM-Zelle verringert werden, wodurch eine größere Anzahl von SRAM-Zellen auf der gleichen Chipfläche untergebracht werden kann.
Ein erfindungsgemäßes Verfahren umfasst ein Bereitstellen einer Vorrichtung mit einigen oder allen der oben beschriebenen Merkmale und ein Durchführen einer Anpassung einer Schwellspannung von mindestens einem von dem ersten und dem zweiten Zugriffstransistor. Die Anpassung der Schwellspannung umfasst ein Anlegen einer Programmierspannung zwischen dem mindestens einen Kanalgebiet und der Gateelektrode des mindestens einen von dem ersten und dem zweiten Zugriffstransistor. Die Programmierspannung ist so angepasst, dass eine ferroelektrische Polarisation der ferroelektrischen Schicht des mindestens einen von dem ersten und dem zweiten Zugriffstransistor verändert wird.
In Ausführungsformen umfasst das Verfahren zusätzlich ein Zugreifen auf die SRAM-Zelle, bei dem an die Gateelektrode des ersten Zugriffstransistors und an die Gateelektrode des zweiten Zugriffstransistors eine Schaltspannung angelegt wird, um den ersten und den zweiten Zugriffstransistor in einen elektrisch leitfähigen Zustand zu schalten. Die Schaltspannung ist betragsmäßig kleiner als die Programmierspannung und so angepasst, dass die ferroelektrische Polarisation der ferroelektrischen Schicht des ersten Zugriffstransistors und die ferroelektrische Polarisation der ferroelektrischen Schicht des zweiten Zugriffstransistors im Wesentlichen nicht verändert werden.
In Ausführungsformen umfasst das Zugreifen auf die SRAM-Zelle mindestens eines von einem Speichern eines Datenbits in der SRAM-Zelle durch Setzen eines Zustands der Kippstufe und einem Lesen des in der SRAM-Zelle gespeicherten Datenbits durch Bestimmen des Zustands der Kippstufe.
In Ausführungsformen umfasst das Verfahren ein Durchführen eines Tests der Vorrichtung, bei dem mindestens einmal ein Datenbit in der SRAM-Zelle gespeichert wird, danach das in der SRAM-Zelle gespeicherte Datenbit gelesen wird und das gelesene Datenbit mit dem gespeicherten Datenbit verglichen wird, um Fehler der Vorrichtung zu erkennen. Die Anpassung der Schwellspannung wird anhand eines Ergebnisses des Tests der Vorrichtung durchgeführt.
In Ausführungsformen umfasst die Vorrichtung, wie oben beschrieben, FinFET-Transistoren, und das Bereitstellen der Vorrichtung umfasst eine Herstellung der Vorrichtung. Das Verfahren umfasst außerdem ein Einstellen eines vorgegebenen Gamma-Verhältnisses der SRAM-Zelle durch Durchführen der Anpassung der Schwellspannung mit einem vorbestimmten Wert der Programmierspannung.
Im Folgenden werden Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in denen:
1A und 1B den Aufbau einer Vorrichtung gemäß einer Ausführungsform schematisch darstellen;
2 ein Layout einer SRAM-Zelle in der in 1A und 1B gezeigten Vorrichtung schematisch darstellt;
3A und 3B schematische Querschnitte durch einen Zugriffstransistor der in 2 dargestellten SRAM-Zelle darstellen;
4 ein Diagramm darstellt, das eine Abhängigkeit eines Drainstroms des in den 3A und 3B dargestellten Zugriffstransistors von einer Gatespannung für verschiedene ferroelektrische Polarisationen einer ferroelektrischen Schicht des Zugriffstransistors veranschaulicht;
5 eine schematische Querschnittsansicht eines Teils der in den 1A bis 4 dargestellten Vorrichtung in einem Stadium eines Herstellungsprozesses darstellt;
6 ein Layout einer SRAM-Zelle in einer Vorrichtung gemäß einer Ausführungsform schematisch darstellt; und
7 einen schematischen Querschnitt durch einen Zugriffstransistor der in 6 dargestellten SRAM-Zelle darstellt.
1A zeigt einen Schaltplan eines Teils einer Vorrichtung 100 gemäß einer Ausführungsform. Ein schematischer Schaltplan eines größeren Teils der Vorrichtung 100 ist in 1B dargestellt.
Die Vorrichtung 100 umfasst eine SRAM-Zelle 101, eine Wortleitung 117, eine Bitleitung 118, eine inverse Bitleitung 119, eine erste Stromversorgungsleitung 115 und eine zweite Stromversorgungsleitung 116. Die Stromversorgungsleitungen 115, 116 sind dafür ausgelegt, eine Versorgungsspannung der SRAM-Zelle 101 bereitzustellen. Beim normalen Betrieb der Vorrichtung 100 kann die Stromversorgungsleitung 117 auf einer Spannung (im Folgenden als „hohe Spannung” bezeichnet) gehalten werden, die höher ist als eine Spannung, die an die Stromversorgungsleitung 116 angelegt wird (im Folgenden als „niedrige Spannung bezeichnet). Beispielsweise kann an die Stromversorgungsleitung 116 beim normalen Betrieb der Vorrichtung 100 ein Massepotential von 0 Volt angelegt werden und an die Stromversorgungsleitung 117 kann eine Spannung in einem Bereich von ungefähr 0,5 Volt bis ungefähr 2 Volt, insbesondere eine Spannung von ungefähr 1 Volt angelegt werden. Die Bitleitung 118, die inverse Bitleitung 119 und die Wortleitung 117 können verwendet werden, um zum Speichern eines Datenbits in der SRAM-Zelle 101 und/oder zum Lesen des in der SRAM-Zelle 101 gespeicherten Datenbits auf die SRAM-Zelle 101 zuzugreifen.
Die SRAM-Zelle 101 umfasst eine Kippstufe 102. Wie unten genauer erläutert wird, kann sich die Kippstufe 102 in zwei verschiedenen Zuständen befinden, die einem Wert ”0” bzw. ”1” des in der SRAM-Zelle 101 bespeicherten Datenbits entsprechen. Die Kippstufe 102 weist einen ersten Knoten 107 und einen zweiten Knoten 108 auf. Zwischen der Bitleitung 118 und dem ersten Knoten 107 ist ein ersten Zugriffstransistor 103 verbunden und zwischen der inversen Bitleitung 119 und dem zweiten Knoten 108 der Kippstufe 102 ist ein zweiter Zugriffstransistor verbunden. Die Zugriffstransistoren 103, 104 können n-Kanal-Feldeffekttransistoren sein. Gateelektroden der Zugriffstransistoren 103, 104 sind mit der Wortleitung 117 verbunden. Um auf die SRAM-Zelle 101 zuzugreifen, kann an die Wortleitung 117 und die mit der Wortleitung 117 verbundenen Gateelektroden der Zugriffstransistoren 103, 104 eine positive Schaltspannung angelegt werden. Die Schaltspannung kann in manchen Ausführungsformen in einem Bereich ungefähr 0,5 Volt bis ungefähr 2 Volt liegen und beispielsweise einen Wert von ungefähr 1 Volt haben, wobei die Schaltspannung ungefähr gleich der an die Stromversorgungsleitung 115 angelegten hohen Spannung sein kann.
Durch das Anlegen der Schaltspannung an die Gateelektroden der Zugriffstransistoren 103, 104 können die Zugriffstransistoren 103, 104 in einen elektrisch leitfähigen Ein-Zustand geschaltet werden, wodurch die Bitleitung 118 elektrisch mit dem ersten Knoten 107 der Kippstufe 102 verbunden wird und die inverse Bitleitung 119 elektrisch mit dem zweiten Knoten 108 der Kippstufe 102 verbunden wird.
Die Kippstufe 102 umfasst einen ersten Inverter 105 und einen zweiten Inverter 106. Der erste Inverter 105 hat einen Eingang 109 und einen Ausgang, der den ersten Knoten 107 der Kippstufe 102 bildet. Der zweite Inverter 106 hat einen Eingang 110 und einen Ausgang, der den zweiten Knoten 108 der Kippstufe 102 bildet.
Der erste Inverter 105 umfasst einen Pull-Up-Transistor 113, der elektrisch zwischen der ersten Stromversorgungsleitung 115 und dem ersten Knoten 107 der Kippstufe 102 verbunden ist, und einen Pull-Down-Transistor 111, der elektrisch zwischen dem ersten Knoten 107 der Kippstufe 102 und der zweiten Stromversorgungsleitung 116 verbunden ist. Die Gateelektroden des Pull-Up-Transistors 113 und des Pull-Down-Transistors 111 sind elektrisch mit dem Eingang 109 des ersten Inverters 105 verbunden.
Der zweite Inverter 106 umfasst einen Pull-Up-Transistor 114, der elektrisch zwischen der ersten Stromversorgungsleitung 115 und dem zweiten Knoten 108 der Kippstufe 102 verbunden ist, und einen Pull-Down-Transistor 112, der elektrisch zwischen dem zweiten Knoten 108 der Kippstufe 102 und der zweiten Stromversorgungsleitung 116 verbunden ist. Die Gateelektroden des Pull-Up-Transistors 114 und des Pull-Down-Transistors 112 sind elektrisch mit dem Eingang 110 des zweiten Inverters verbunden.
Der Eingang 109 des ersten Inverters 105 ist elektrisch mit dem Knoten 108 verbunden, der den Ausgang des zweiten Inverters 106 bildet, und der Eingang 110 des zweiten Inverters 106 ist elektrisch mit dem Knoten 107 verbunden, der den Ausgang des ersten Inverters 105 bildet. Somit ist der Eingang eines jeden der Inverter 105, 106 mit dem Ausgang des jeweils anderen Inverters 105, 106 verbunden, so dass die Inverter 105, 106 über Kreuz gekoppelt sind.
Die Pull-Up-Transistoren 113, 114 können p-Kanal-Feldeffekttransistoren sein, die durch Anlegen der hohen Spannung an ihre Gateelektroden von einem elektrisch leitfähigen Ein-Zustand in einen elektrisch im Wesentlichen nichtleitenden Aus-Zustand geschaltet werden können. Die Pull-Down-Transistoren 111, 112 können n-Kanal-Feldeffekttransistoren sein, die durch Anlegen der hohen Spannung an ihre Gateelektroden von dem elektrisch im Wesentlichen nichtleitenden Aus-Zustand in den elektrisch leitfähigen Ein-Zustand geschaltet werden können.
Wenn am Eingang 109 des ersten Inverters 105 die hohe Spannung anliegt, befindet sich der Pull-Up-Transistor 113 im Aus-Zustand und der Pull-Down-Transistor 111 befindet sich im Ein-Zustand. Der Ausgang des ersten Inverters 105, der durch den ersten Knoten 107 der Kippstufe 102 gebildet wird, ist deshalb elektrisch mit der zweiten Stromversorgungsleitung 116 verbunden, so dass am Ausgang des ersten Inverters die niedrige Spannung anliegt. Wenn am Eingang 109 des ersten Inverters 105 die niedrige Spannung anliegt, befindet sich der Pull-Up-Transistor 113 im Ein-Zustand und der Pull-Down-Transistor 111 befindet sich im Aus-Zustand, so dass der Ausgang des ersten Inverters 105 elektrisch mit der ersten Stromversorgungsleitung 115 verbunden ist und am Ausgang des ersten Inverters 105 die hohe Spannung anliegt.
Entsprechend liegt am Ausgang des zweiten Inverters 106, der durch den zweiten Knoten 108 der Kippstufe 102 gebildet wird, die niedrige Spannung an, wenn an seinem Eingang 110 die hohe Spannung anliegt, während am Ausgang des zweiten Inverters 106 die hohe Spannung anliegt, wenn an seinem Eingang 110 die niedrige Spannung anliegt.
Die Kippstufe 102 kann sich deshalb in zwei verschiedenen stabilen Zuständen befinden, wenn an der ersten Stromversorgungsleitung 115 die hohe Spannung anliegt und an der zweiten Stromversorgungsleitung 116 die niedrige Spannung anliegt. Im ersten Zustand liegt am ersten Knoten 107 die hohe Spannung an und am zweiten Knoten 108 liegt die niedrige Spannung an. Im zweiten Zustand liegt am ersten Knoten 107 die niedrige Spannung an und am zweiten Knoten 108 liegt die hohe Spannung an. Die beiden Zustände der Kippstufe 102 können verwendet werden, um ein Datenbit in der SRAM-Zelle 101 zu speichern, wobei jeder der Zustände mit einem der Werte „0” und „1” des Datenbits identifiziert wird.
In einem Standby-Modus der SRAM-Zelle 101 wird die Wortleitung 117 auf der niedrigen Spannung gehalten. Dadurch befinden sich die Zugriffstransistoren 103, 104 im Aus-Zustand und die Kippstufe 102 ist elektrisch von der Bitleitung 118 und der inversen Bitleitung 119, die im Standby-Modus auf der hohen Spannung gehalten werden können, getrennt. Die über Kreuz gekoppelten Inverter 105, 106 verstärken sich gegenseitig, so dass die Kippstufe 102 ihren Zustand beibehält.
Um in der SRAM-Zelle 101 ein Datenbit zu speichern, kann an eine von der Bitleitung 118 und der inversen Bitleitung 119 die hohe Spannung angelegt werden und die niedrige Spannung kann an die andere von der Bitleitung 118 und der inversen Bitleitung 119 angelegt werden. Danach kann die Spannung der Wortleitung 117 von Niedrig auf Hoch geschaltet werden, um die Zugriffstransistoren 103, 104 in den Ein-Zustand zu schalten. Dadurch werden die Spannungen, die an der Bitleitung 118 und der inversen Bitleitung 119 anliegen, an die Knoten 107, 108 der Kippstufe 102 und die mit diesen verbundenen Eingänge 109, 110 der Inverter 105, 106 angelegt. Das führt üblicherweise dazu, dass die Kippstufe 102 einen Zustand annimmt, in die Spannungen an den Knoten 107, 108 den an die Bitleitung 118 bzw. die inverse Bitleitung 119 angelegten Spannungen entsprechen, und diesen gesetzten Zustand beibehält, wenn die Zugriffstransistoren wieder in den Aus-Zustand geschaltet werden.
Um die oben beschriebenen Operationen zum Speichern eines Datenbits in der SRAM-Zelle 101 und entsprechende Operationen zum Speichern von Datenbits in anderen SRAM-Zellen 101', 101'' 101''' (siehe 1b) der Vorrichtung 100 auszuführen, kann in einem Steuerschaltkreis 120 der Vorrichtung 100 ein Schreibschaltkreis 122 bereitgestellt werden.
Um das in der SRAM-Zelle 101 gespeicherte Datenbit zu lesen, können die Bitleitung 108 und die inverse Bitleitung 119 auf die hohe Spannung voraufgeladen werden. Dann werden die Bitleitung 118 und die inverse Bitleitung 119 elektrisch schwebend gelassen und die Wortleitung 117 wird von der niedrigen Spannung auf die hohe Spannung umgeschaltet, so dass die Zugriffstransistoren 103, 104 eine elektrische Verbindung zwischen der Bitleitung 118 und dem ersten Knoten 107 der Kippstufe 102 sowie eine elektrische Verbindung zwischen der inversen Bitleitung 119 und dem zweiten Knoten 108 der Kippstufe 102 herstellen. Abhängig vom Zustand der Kippstufe 102 entsteht eine Spannungsdifferenz zwischen der Bitleitung 118 und der inversen Bitleitung 119, die durch einen Leseverstärker erfasst werden kann, um den Zustand der Kippstufe 102 zu bestimmen.
Zum Ausführen der oben beschriebenen Operationen zum Lesen des in der SRAM-Zelle 101 gespeicherten Datenbits und zum Ausführen entsprechender Operationen zum Lesen von in anderen SRAM-Zellen 101', 101'', 101''' der Vorrichtung 100 gespeicherten Datenbits kann in dem Steuerschaltkreis 120 der Vorrichtung 100 ein Leseschaltkreis 123 vorgesehen sein, der unter anderem den Leseverstärker enthält.
Beim Speichern eines Datenbits in der SRAM-Zelle 101 kann das Problem auftreten, einen Schreibfehler zu vermeiden, bei dem die Kippstufe 102 ihren Zustand nicht ändert, obwohl sich der zu setzende Zustand der Kippstufe 102 von ihrem vorherigen Zustand unterscheidet. Die Wahrscheinlichkeit, dass ein Schreibfehler auftritt, kann von einem Gamma-Verhältnis zwischen einem elektrischen Leitwert der Kanalgebiete der Zugriffstransistoren 103, 104 und dem Leitwert der Kanalgebiete der Pull-Up-Transistoren 113, 114 beim Anliegen der Schaltspannung, d. h. der hohen Spannung, an den Gateelektroden der Zugriffstransistoren 103, 104 und der niedrigen Spannung an den Gateelektroden der Pull-Up-Transistoren 113, 114 abhängen.
Im Allgemeinen kann ein größeres Gamma-Verhältnis die Wahrscheinlichkeit, dass ein Schreibfehler auftritt, verringern.
Somit kann es zur Vermeidung von Schreibfehlern vorteilhaft sein, wenn die Kanalgebiete der Zugriffstransistoren 103, 104 beim Anliegen der Schaltspannung an ihren Gateelektroden einen relativ hohen Leitwert aufweisen.
Beim Lesen des in der SRAM-Zelle 101 gespeicherten Datenbits kann das Problem auftreten, eine Lesestörung zu vermeiden, bei der sich der Zustand der Kippstufe 102 während des Lesevorgangs unbeabsichtigt ändert. Die Stabilität der SRAM-Zelle 101 gegenüber einer Lesestörung kann von dem sogenannten Beta-Verhältnis zwischen dem Leitwert der Kanalgebiete der Pull-Down-Transistoren 111, 112 und dem Leitwert der Kanalgebiete der Zugriffstransistoren 103, 104 beim Anliegen der Schaltspannung, d. h. der hohen Spannung, an den Gateelektroden der Zugriffstransistoren 103, 104 und der Pull-Down-Transistoren 111, 112 abhängen. Ein größeres Beta-Verhältnis kann dabei helfen, die Stabilität der SRAM-Zelle 101 gegenüber Lesestörungen zu erhöhen.
Zum Vermeiden von Lesestörungen kann es deshalb vorteilhaft sein, wenn die Kanalgebiete der Zugriffstransistoren 103, 104 beim Anliegen der hohen Spannung an ihren Gateelektroden einen relativ geringen Leitwert aufweisen.
Um sowohl Schreibfehler als auch Lesestörungen zu vermeiden, kann deshalb eine relativ genaue Anpassung des Leitwerts der Zugriffstransistoren 103, 104 beim Anliegen der Schaltspannung an den Gateelektroden der Zugriffstransistoren 103, 104 erforderlich sein.
Wie unten genauer erläutert wird, kann der Leitwert der Zugriffstransistoren 103, 104, den man beim Anliegen der Schaltspannung an den Gateelektroden der Zugriffstransistoren 103, 104 erhält, durch eine Anpassung der Schwellspannung der Zugriffstransistoren 103, 104 eingestellt werden. Die Anpassung der Schwellspannung der Zugriffstransistoren 103, 104 erfolgt dabei durch ein Verändern einer ferroelektrischen Polarisation einer in den Zugriffstransistoren 103, 104 bereitgestellten ferroelektrischen Schicht. Zum Ausführen der unten genauer beschriebenen Operationen, die zum Verändern der ferroelektrischen Polarisation der ferroelektrischen Schicht durchgeführt werden, kann in dem Steuerschaltkreis 120 der Vorrichtung 100 ein Programmierschaltkreis 121 bereitgestellt werden.
Die Erfindung ist nicht auf Ausführungsformen beschränkt, in denen der Programmierschaltkreis 121, der Schreibschaltkreis 122 und der Leseschaltkreis 123 voneinander separate Schaltkreise sind. In manchen Ausführungsformen können der Programmierschaltkreis 121, der Schreibschaltkreis 122 und/oder der Leseschaltkreis 123 ein oder mehrere Schaltkreiselemente, wie beispielsweise Transistoren, Kondensatoren und Widerstände, gemeinsam haben.
Außer der SRAM-Zelle 101 kann die Vorrichtung 100 noch andere SRAM-Zellen umfassen, von denen in 1B drei SRAM-Zellen 101', 101'' und 101''' exemplarisch dargestellt sind. Die SRAM-Zellen der Vorrichtung 100 können eine Anordnung bilden, die, in Verbindung mit dem Steuerschaltkreis 120, zum Speichern einer Vielzahl von Datenbits verwendet werden kann, wobei in jeder der SRAM-Zellen ein Datenbit gespeichert werden kann.
Außerdem kann die Vorrichtung 100 zusätzlich zu den Stromversorgungsleitungen 115, 116, der Bitleitung 118, der inversen Bitleitung 119 und der Wortleitung 117 weitere Stromversorgungsleitungen 117', Bitleitungen 118', inverse Bitleitungen 119' und Wortleitungen 115' umfassen, wobei jeweils die SRAM-Zellen in einer Zeile der Anordnung von SRAM-Zellen mit der selben ersten Stromversorgungsleitung, der selben zweiten gleichen Stromversorgungsleitung und der selben Wortleitung verbunden sind, während die SRAM-Zellen in einer Spalte der Anordnung von SRAM-Zellen jeweils mit der selben Bitleitung und der selben inversen Bitleitung verbunden sind.
SRAM-Zellen in zueinander benachbarten Zeilen können einen zueinander spiegelsymmetrischen Aufbau haben. Beispielsweise kann die SRAM-Zelle 101'' im Wesentlichen spiegelsymmetrisch zur SRAM-Zelle 101 sein und die SRAM-Zelle 101''' kann im Wesentlichen spiegelsymmetrisch zur SRAM-Zelle 101' sein, wobei sich die Symmetrieachse in der Richtung der Zeilen von SRAM-Zellen (horizontal in der Darstellung der 1B) erstreckt. Durch die Spiegelsymmetrie der SRAM-Zellen in benachbarten Zeilen können die SRAM-Zellen in benachbarten Zeilen Stromversorgungsleitungen gemeinsam benutzen. Beispielsweise kann die zweite Stromversorgungsleitung 116 sowohl von den SRAM-Zellen 101, 101' in der oberen der in 1b dargestellten Zeilen der Anordnung von SRAM-Zellen als auch von den SRAM-Zellen 101'', 101''' in der unteren der in 1b dargestellten Zeilen benutzt werden, während für die SRAM-Zellen 101, 101' einerseits und die SRAM-Zellen 101'' und 101''' andererseits unterschiedliche erste Stromversorgungsleitungen 117, 117' vorgesehen sind.
SRAM-Zellen in zueinander benachbarten Spalten der Anordnung von SRAM-Zellen können ebenfalls zueinander spiegelsymmetrisch sein, wobei sich die Symmetrieachse in Richtung der Spalten (vertikal in Fig. 100) erstreckt. Beispielsweise ist die SRAM-Zelle 101 spiegelsymmetrisch zur SRAM-Zelle 101' und die SRAM-Zelle 101'' ist spiegelsymmetrisch zur SRAM-Zelle 101'''. Wegen der Spiegelsymmetrie der SRAM-Zellen ist deshalb in der Spalte, in der sich die SRAM-Zellen 101' und 101''' befinden, die Anordnung der Bitleitung 118' und der inversen Bitleitung 119' im Vergleich zur Anordnung der Bitleitungen 118, 119 vertauscht.
2 stellt schematisch ein Layout der SRAM-Zelle 101 in einer Ausführungsform, in der die Zugriffstransistoren 103, 104, die Pull-Up-Transistoren 113, 114 und die Pull-Down-Transistoren 111, 112, als Planartransistoren ausgebildet sind, dar.
Der Zugriffstransistor 103 und der Pull-Down-Transistor 111 können an einem aktiven Gebiet 238 gebildet sein. Das aktive Gebiet 238 kann eine Grunddotierung aufweisen, die eine p-Dotierung ist, entsprechend der Dotierung der Kanalgebiete des Zugriffstransistors 103 und des Pull-Down-Transistors 111, die als n-Kanal-Feldeffekttransistoren ausgebildet sind. Das Kanalgebiet des Zugriffstransistors 103 befindet sich im aktiven Gebiet 238 unter der Gateelektrode 220 des Zugriffstransistors 103. Neben der Gateelektrode 220 des Zugriffstransistors 103 befinden sich ein erstes Source/Drain-Gebiet 226, das über eine mit einem elektrisch leitfähigem Material gefüllte Kontaktöffnung 218 mit der Bitleitung 118 elektrisch verbunden ist, und ein zweites Source/Drain-Gebiet 227. Das Kanalgebiet des Pull-Down-Transistors 111 befindet sich unter der Gateelektrode 222 des Pull-Down-Transistors 111. Neben der Gateelektrode 222 des Pull-Down-Transistors 111 befinden sich ein Source-Gebiet 230 und ein Drain-Gebiet 231 des Pull-Down-Transistors 111. Das Source-Gebiet 230 ist durch eine mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnung 216a mit der zweiten Stromversorgungsleitung 116 elektrisch verbunden. Das zweite Source/Drain-Gebiet 227 des Zugriffstransistors 103 und das Drain-Gebiet 231 des Pull-Down-Transistors 111 sind direkt nebeneinander im aktiven Gebiet 238 angeordnet und befinden sich in elektrischem Kontakt miteinander. Die Source/Drain-Gebiete 226, 227, das Source-Gebiet 230 und das Drain-Gebiet 231 sind n-dotiert.
An einem aktiven Gebiet 239, das ebenfalls eine Grunddotierung haben kann, die eine p-Dotierung ist, befinden sich der Zugriffstransistor 104 und der Pull-Down-Transistor 112. Das Kanalgebiet des Zugriffstransistors 104 befindet sich unterhalb der Gateelektrode 221 des Zugriffstransistors 104. Neben der Gateelektrode 221 befinden sich ein erstes Source/Drain-Gebiet 228 und ein zweites Source/Drain-Gebiet 229 des Zugriffstransistors 104. Das erste Source/Drain-Gebiet 228 ist durch eine mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnung 219 elektrisch mit der inversen Bitleitung 119 verbunden.
Neben der Gateelektrode 223 des Pull-Down-Transistors 112 befinden sich ein Source-Gebiet 232 und ein Drain-Gebiet 233 des Pull-Down-Transistors 112. Das Source-Gebiet 232 ist durch eine mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnung 216b mit der zweiten Stromversorgungsleitung 116 elektrisch verbunden. Das Drain-Gebiet 233 des Pull-Down-Transistors 112 befindet sich neben dem zweiten Source/Drain-Gebiet 229 des Zugriffstransistors 104 und ist mit diesem elektrisch verbunden.
Der Pull-Up-Transistor 113 ist an einem aktiven Gebiet 240 gebildet und der Pull-Up-Transistor 114 ist an einem aktiven Gebiet 241 gebildet. Die aktiven Gebiete 240, 241 können eine Grunddotierung aufweisen, die eine n-Dotierung ist, entsprechend der Dotierung der Kanalgebiete der Pull-Up-Transistoren 113, 114, die als p-Kanaltransistoren ausgebildet sind. Das Kanalgebiet des Pull-Up-Transistors 113 befindet sich unter einer Gateelektrode 224 des Pull-Up-Transistors 113 und das Kanalgebiet des Pull-Up-Transistors 114 befindet sich unter einer Gateelektrode 225 des Pull-Up-Transistors 114. Neben der Gateelektrode 224 des Pull-Up-Transistors 113 befinden sich ein Source-Gebiet 234 und ein Drain-Gebiet 235 des Pull-Up-Transistors 113. Neben der Gateelektrode 225 des Pull-Up-Transistors 114 befinden sich ein Source-Gebiet 236 und ein Drain-Gebiet 237 des Pull-Up-Transistors 114. Das Source-Gebiet 234 des Pull-Up-Transistors 113 ist durch eine mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnung 215a mit der ersten Stromversorgungsleitung 115 elektrisch verbunden. Das Source-Gebiet 236 des Pull-Up-Transistors 114 ist durch eine mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnung 215b mit der ersten Stromversorgungsleitung 115 elektrisch verbunden.
Die Kontaktöffnungen 215a, 215b bilden einen ersten Stromversorgungsanschluss der Kippstufe 102, durch den die Kippstufe 102 mit der ersten Stromversorgungsleitung 105 verbunden ist, und die Kontaktöffnungen 216a, 216b bilden einen zweiten Stromversorgungsanschluss der Kippstufe 102, durch den die Kippstufe 102 mit der zweiten Stromversorgungsleitung 116 verbunden ist.
Die Gateelektroden 222, 224 des Pull-Up-Transistors 113 und des Pull-Down-Transistors 111 können miteinander zusammenhängend ausgebildet sein. In manchen Ausführungsformen können die Gateelektroden 222, 224 jeweils eine Schicht aus Polysilizium umfassen, wobei die Polysiliziumschichten der Gateelektroden 222, 224 einstückig ausgebildet sein können.
Entsprechend können die Gateelektroden 225 des Pull-Up-Transistors 114 und die Gateelektroden 223 des Pull-Down-Transistors 112 zusammenhängend ausgebildet sein. In manchen Ausführungsformen können die Gateelektroden 225, 223 jeweils eine Polysiliziumschicht umfassen, wobei die Polysiliziumschichten der Gateelektroden 225, 223 einstückig ausgebildet sein können.
Der Eingang 109 des ersten Inverters 105 kann in Form einer mit einem elektrisch leitfähigem Material gefüllten Kontaktöffnung bereitgestellt sein, die elektrisch mit der Gateelektrode 224 des Pull-Up-Transistors 113 und dem Drain-Gebiet 237 des Pull-Up-Transistors 114 verbunden ist. Der Eingang 110 des zweiten Inverters 106 kann durch eine mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnung bereitgestellt sein, die elektrisch mit der Gateelektrode 225 des Pull-Up-Transistors 114 und dem Drain-Gebiet 235 des Pull-Up-Transistors 113 verbunden ist.
Der erste Knoten 107 der Kippstufe 102 kann durch eine mit einem elektrisch leitfähigem Material gefüllte Kontaktöffnung bereitgestellt sein, die mit dem zweiten Source/Drain-Gebiet 227 des Zugriffstransistors 103 und dem Drain-Gebiet 231 des Pull-Up-Transistors 111 elektrisch verbunden ist. Der zweite Knoten 108 der Kippstufe 102 kann durch eine mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnung bereitgestellt sein, die elektrisch mit dem zweiten Source/Drain-Gebiet 229 des Zugriffstransistors 104 und dem Drain-Gebiet 233 des Pull-Down-Transistors 112 verbunden ist.
In höheren Schichten der Vorrichtung 100 kann sich eine elektrische Verbindung zwischen dem ersten Knoten 107 der Kippstufe 102 und dem Eingang 110 des zweiten Inverters befinden, die beispielsweise in Form einer in einem dielektrischen Material gebildeten Metallleitung bereitgestellt sein kann (in 2 nicht dargestellt). Entsprechend kann sich einer höheren Schicht der Vorrichtung 100 eine in 2 nicht dargestellte elektrische Verbindung zwischen dem zweiten Knoten 108 der Kippstufe 102 und dem Eingang 109 des ersten Inverters 105 befinden, die ebenfalls in Form einer in einem dielektrischen Material gebildeten Metallleitung bereitgestellt sein kann.
Die Stromversorgungsleitungen 115, 116, die Wortleitung 117, die Bitleitung 118 und die inverse Bitleitung 119 können ebenfalls in Form von Metallleitungen, die in einer höheren Schicht der Vorrichtung in einem dielektrischen Material gebildet sind, bereitgestellt werden.
Wie in 2 angedeutet, können die Gateelektroden 220, 221 der Zugriffstransistoren 103, 104 zusammenhängend mit den Gateelektroden von Zugriffstransistoren in benachbarten SRAM-Zellen, die sich in der gleichen Zeile der Anordnung von SRAM-Zellen der Vorrichtung 100 befinden wie die SRAM-Zelle 101 und ebenfalls mit der Wortleitung 117 elektrisch verbunden sind, ausgebildet sein. Elektrische Verbindungen zwischen den Gateelektroden 220, 221 der Zugriffstransistoren 103, 104 und der Wortleitung 117 können durch mit einem elektrisch leitfähigen Material gefüllte Kontaktöffnungen oberhalb der Gateelektroden 220, 221 (in 2 nicht dargestellt) bereitgestellt sein.
Zwischen den aktiven Gebieten 238, 239, 240, 241 und neben den aktiven Gebieten 238, 239 können sich Flachgrabenisolierungen befinden, die die aktiven Gebiete 238, 239, 240, 241 elektrisch voneinander und von aktiven Gebieten anderer SRAM-Zellen isolieren.
Im Hinblick auf ein vorteilhaftes Beta-Verhältnis der SRAM-Zelle 101 können die aktiven Gebiete 238, 239 im Bereich der Pull-Down-Transistoren 111, 112 eine größere Breite (in 2 ist die Breite eine Ausdehnung in der horizontalen Richtung) haben als die Zugriffstransistoren 103, 104.
3A zeigt eine schematische Querschnittsansicht des Zugriffstransistors 103 entlang der in 2 eingezeichneten Linie A-A. Wie in 3A dargestellt, können das erste Source/Drain-Gebiet 226 und das zweite Source/Drain-Gebiet 227 als n-dotierte Gebiete in dem mit einer Grunddotierung vom p-Typ dotierten aktiven Gebiet 238 ausgebildet sein. Das Kanalgebiet 308 des Zugriffstransistors 103 befindet sich zwischen dem Source/Drain-Gebiet 226 und dem zweiten Source/Drain-Gebiet 227, unterhalb der Gateelektrode 220 des Zugriffstransistors 103.
Neben der Gateelektrode 220 kann ein Seitenwandabstandshalter 305 vorhanden sein, der bei der Herstellung der Source/Drain-Gebiete 226, 227 mit Hilfe von Ionenimplantationsprozessen dazu verwendet werden kann, in den Übergangsbereichen zwischen den Source/Drain-Gebieten 226, 227 und dem Kanalgebiet 308 des Zugriffstransistors 103 ein zur Verringerung von Kurzkanaleffekten geeignetes Dotierprofil bereitzustellen. Die mit einem elektrisch leitfähigen Material gefüllten Kontaktöffnungen 218, 107 können in einem Zwischenschichtdielektrikum 306 gebildet sein, das sich oberhalb der Source/Drain-Gebiete und der vom Seitenwandabstandshalter 305 flankierten Gateelektrode 220 befindet. Der Seitenwandabstandshalter 305 kann in Ausführungsformen Siliziumnitrid, Siliziumoxynitrid und/oder Siliziumdioxid enthalten und das Zwischenschichtdielektrikum 306 kann Siliziumdioxid enthalten.
Zwischen der Gateelektrode 220 und dem Kanalgebiet 308 befindet sich eine ferroelektrische Schicht 302. In Ausführungsformen kann die ferroelektrische Schicht 302 ein hafniumhaltiges Oxid enthalten. Das hafniumhaltige Oxid kann insbesondere siliziumdotiertes Hafniumdioxid, aluminiumdotiertes Hafniumdioxid, yttriumdotiertes Hafniumdioxid, gadoliniumdotiertes Hafniumdioxid, im Wesentlichen undotiertes Hafniumdioxid und/oder Hafniumzirkoniumdioxid umfassen.
Das Material der ferroelektrischen Schicht 302, oder zumindest ein Teil davon, hat eine Kristallstruktur mit ferroelektrischen Eigenschaften. In Ausführungsformen, in denen die ferroelektrische Schicht 302 ein hafniumhaltiges Oxid enthält, kann dies eine orthorhombische Kristallstruktur der Raumgruppe Pbc2₁ sein, die nicht zentrosymmetrisch ist, wodurch ferroelektrische Eigenschaften ermöglicht werden. Die Erfindung ist jedoch nicht auf eine bestimmte Kristallstruktur des Materials der ferroelektrischen Schicht 302 eingeschränkt, und sie hängt nicht von bestimmten Theorien, durch welche Kristallstruktur die ferroelektrischen Eigenschaften des Materials der ferroelektrischen Schicht 302 bedingt sind, ab. Weiter unten werden Techniken beschrieben, die die Herstellung von hafniumhaltigen Oxidmaterialien mit ferroelektrischen Eigenschaften ermöglichen.
In manchen Ausführungsformen kann sich zwischen der ferroelektrischen Schicht 302 und dem Kanalgebiet 308 eine Zwischenschicht 301 befinden. Die Zwischenschicht 301 kann Siliziumdioxid und/oder Siliziumoxynitrid enthalten.
Die Gateelektrode 220 kann eine Deckschicht 303 umfassen, die sich direkt auf der ferroelektrischen Schicht 302 befindet. Die Deckschicht 303 kann eine Titannitridschicht sein.
In manchen Ausführungsformen kann die Gateelektrode 220 außerdem eine oder mehrere Schichten aus anderen Materialien als die Deckschicht 303 umfassen. Beispielsweise kann die Gateelektrode 220 in manchen Ausführungsformen eine Polysiliziumschicht 304 umfassen, die sich auf der Deckschicht 303 befindet.
Wie unten genauer erläutert wird, können in Ausführungsformen, in denen die ferroelektrische Schicht 302 ein hafniumhaltiges Oxid enthält, die ferroelektrischen Eigenschaften der Schicht 302 durch eine Kristallisation des Materials der ferroelektrischen Schicht 302 in Anwesenheit der Deckschicht 303 erhalten werden.
Wegen der Ferroelektrizität der ferroelektrischen Schicht 302 kann die ferroelektrische Schicht 302 eine elektrische Polarisation aufweisen, die auch in Abwesenheit eines von außen auf die ferroelektrische Schicht 302 einwirkenden elektrischen Felds erhalten bleibt, und die im Folgenden als ”ferroelektrische Polarisation” bezeichnet wird. Durch die ferroelektrische Polarisation sind in der ferroelektrischen Schicht 302 elektrische Dipole vorhanden, die in 3A schematisch dargestellt und durch das Bezugszeichen 307 bezeichnet sind. Die Dipole können in verschiedenen Richtungen ausgerichtet sein, entsprechend verschiedenen möglichen Richtungen der ferroelektrischen Polarisation der Schicht 302. In 3A ist ein Zustand der ferroelektrischen Schicht 302 dargestellt, in der die elektrischen Dipole der ferroelektrischen Schicht 302 in einer Richtung vom Kanalgebiet 308 zur Gateelektrode 220 ausgerichtet sind, so dass der Polarisationsvektor der ferroelektrischen Polarisation in der Richtung vom Kanalgebiet 308 zur Gateelektrode 220 zeigt.
In 3B ist eine schematische Querschnittsansicht des Zugriffstransistors 103 entlang der in 2 dargestellten Linie A-A dargestellt. Der in 3B dargestellte Querschnitt des Zugriffstransistors 103 entspricht dem in 3A dargestellten Querschnitt, jedoch ist in 3B ein Zustand des Zugriffstransistors 103 mit einer anderen ferroelektrischen Polarisation der ferroelektrischen Schicht 302 dargestellt. In dem in 3B dargestellten Zustand sind die Dipole 307 der ferroelektrischen Schicht 302 in der Richtung von der Gateelektrode 220 zum Kanalgebiet 308 ausgerichtet, so dass der Polarisationsvektor in der Richtung von der Gateelektrode 220 zum Kanalgebiet 308 zeigt.
Durch die ferroelektrische Polarisation der ferroelektrischen Schicht 302 entsteht ein elektrisches Feld, das auf das Kanalgebiet 308 einwirkt. In dem in 3A dargestellten Zustand des Zugriffstransistors 103 zeigt das elektrische Feld, das von der ferroelektrischen Polarisation der ferroelektrischen Schicht 302 verursacht wird, in der Richtung vom Kanalgebiet 308 zur Gateelektrode 220. In dem in 3B dargestellten Zustand zeigt das von der ferroelektrischen Polarisation der ferroelektrischen Schicht 302 verursachte elektrische Feld in der Richtung von der Gateelektrode 220 zum Kanalgebiet 308.
Wenn beim Betrieb der Vorrichtung 100 elektrische Spannungen an die Source/Drain-Gebiete 226, 227 und die Gateelektrode 220 angelegt werden, kann sich das von der ferroelektrischen Polarisation der ferroelektrischen Schicht 302 verursachte elektrische Feld mit einem elektrischen Feld, das durch die an die Source/Drain-Gebiete 226, 227 und die Gateelektrode 220 angelegten Spannungen verursacht wird, überlagern. Um den als n-Kanal-Feldeffekttransistor ausgebildeten Zugriffstransistor 103 in den elektrisch leitfähigen Zustand zu schalten, wird an die Gateelektrode 220 eine positive Schaltspannung angelegt, während sich der Körper des Zugriffstransistors 103 auf einem niedrigeren elektrischen Potential, beispielsweise dem Massepotential, befindet. Durch das Anlegen der Schaltspannung an die Gateelektrode 220 wird somit ein elektrisches Feld erzeugt, das in der Richtung von der Gateelektrode 220 zum Kanalgebiet 308 zeigt.
In dem in 3A dargestellten Zustand des Zugriffstransistors 103 zeigen das von der ferroelektrischen Polarisation der ferroelektrischen Schicht 302 erzeugte elektrische Feld und das durch das Anlegen der Schaltspannung an die Gateelektrode 220 erzeugte elektrische Feld in entgegengesetzten Richtungen, so dass durch die ferroelektrische Polarisation der ferroelektrischen Schicht 302 die Wirkung des durch das Anlegen der Schaltspannung an die Gateelektrode 220 erzeugten elektrischen Felds auf das Kanalgebiet 308 abgeschwächt wird.
In dem in 3B gezeigten Zustand des Zugriffstransistors 103 zeigen das durch die ferroelektrische Polarisation der ferroelektrischen Schicht 102 verursachte elektrische Feld und das durch das Anlegen der Schaltspannung an die Gateelektrode 220 verursachte elektrische Feld in der gleichen Richtung, so dass durch die ferroelektrische Polarisation der ferroelektrischen Schicht 302 die Wirkung die durch das Anlegen der Schaltspannung an die Gateelektrode 220 erzeugten elektrischen Felds verstärkt wird.
Die ferroelektrische Polarisation der ferroelektrischen Schicht 302 kann durch das Anlegen einer Programmierspannung zwischen dem Kanalgebiet 308 und der Gateelektrode 220 verändert werden. Dabei kann die Programmierspannung an die Gateelektrode 220 angelegt werden, während gleichzeitig an die Source/Drain-Gebiete 226, 227 und/oder den Körper des Zugriffstransistors 103 das Massepotential angelegt wird. Die Programmierspannung ist betragsmäßig größer als die Schaltspannung, die zum Schalten des Zugriffstransistors 103 in den elektrisch leitfähigen Zustand an die Gateelektrode 220 angelegt wird.
Wenn die Programmierspannung positiv ist, wird durch das Anlegen der Programmierspannung in der ferroelektrischen Schicht 302 ein elektrisches Feld erzeugt, das in der Richtung von der Gateelektrode 220 zum Kanalgebiet zeigt. Dadurch können die Dipole der ferroelektrischen Schicht 302 so ausgerichtet werden, wie dies in 3B dargestellt ist.
Wenn die Programmierspannung negativ ist, können sich durch die Wirkung des durch das Anlegen der Programmierspannung erzeugten elektrischen Felds die Dipole in der ferroelektrischen Schicht 302 so ausrichten, wie dies in 3A dargestellt ist.
Die zum Schalten des Zugriffstransistors 103 in den elektrisch leitfähigen Zustand an die Gateelektrode 220 angelegte Schaltspannung und die Programmierspannung können so ausgelegt sein, dass beim Anlegen der Schaltspannung an die Gateelektrode 220 die ferroelektrische Polarisation der ferroelektrischen Schicht 302 im Wesentlichen nicht verändert wird, während sich beim Anlegen der Programmierspannung an die Gateelektrode 220 die ferroelektrische Polarisation der ferroelektrischen Schicht 302 ändert. In manchen Ausführungsformen kann die Schaltspannung, wie oben erwähnt, in einem Bereich von ungefähr 0,5 Volt bis ungefähr 2 Volt liegen, insbesondere ungefähr gleich 1 Volt sein. Der Betrag der Programmierspannung kann größer als der Betrag der Schaltspannung sein und einen Wert von bis zu 20 V, insbesondere einen Wert von ungefähr 4 Volt haben. Je nach der gewünschten Richtung der ferroelektrischen Polarisation der ferroelektrischen Schicht 302 kann, wie oben ausgeführt, das Vorzeichen der Programmierspannung positiv oder negativ sein.
In manchen Ausführungsformen kann außerdem der Betrag der Programmierspannung angepasst werden, um eine betragsmäßig stärkere oder schwächere ferroelektrische Polarisation der ferroelektrischen Schicht 302 zu erhalten.
4 zeigt ein schematisches Diagramm 400, das eine Abhängigkeit eines Drain-Stroms von der an die Gateelektrode 220 angelegten Gatespannung darstellt. Der dargestellte Drain-Strom fließt zwischen den Source/Drain-Gebieten 226, 227, wenn zwischen den Source/Drain-Gebieten 226, 227 eine Spannung angelegt wird, die gleich der Differenz der im normalen Betrieb der Vorrichtung (in dem Daten in der SRAM-Zelle 101 gespeichert und gelesen werden) an die Stromversorgungsleitungen 115, 116 angelegten hohen und niedrigen Spannung ist. Eine horizontale Achse 401 bezeichnet die Gatespannung und eine vertikale Achse 402 bezeichnet den Drain-Strom.
Eine Kurve 403 stellt den Drain-Strom, den man erhält, wenn die ferroelektrische Schicht 302 im Wesentlichen keine ferroelektrische Polarisation aufweist, dar. Ein Zustand, in dem die ferroelektrische Schicht 302 im Wesentlichen keine ferroelektrische Polarisation aufweist, kann beispielsweise in einer neu hergestellten Vorrichtung 100, in der die ferroelektrische Schicht 302 noch nicht durch das oben beschriebene Anlegen der Programmierspannung polarisiert wurde, vorliegen, oder nachdem eine einmal vorhandene Polarisation durch Anlegen einer geeigneten Programmierspannung „gelöscht” wurde.
Wenn die an der Gateelektrode 220 anliegende Gatespannung größer als eine Schwellspannung V₁ ist, fließt ein Drain-Strom zwischen den Source/Drain-Gebieten 226, 227, wobei die Stärke des Drain-Stroms mit zunehmender Gatespannung zunimmt. In 4 bezeichnet eine gestrichelte Linie 406 die beim Speichern von Daten in der SRAM-Zelle 101 und beim Lesen von Daten aus der SRAM-Zelle 101 angelegte Schaltspannung 406, die, wie oben ausgeführt, beispielsweise einen Wert von ungefähr 1 Volt haben kann. Beim Anlegen der Schaltspannung an die Gateelektrode 220 erhält man einen Drain-Strom I₁, der durch einen Schnittpunkt zwischen der gestrichelten Linie 406 und der Kurve 403 gegeben ist.
Eine andere Kurve 404 stellt die Abhängigkeit des Drain-Stroms von der Gatespannung dar, wenn die ferroelektrische Polarisation der ferroelektrischen Schicht 302, wie in 3A dargestellt, in der Richtung vom Kanalgebiet 308 zur Gateelektrode 220 des Zugriffstransistors 103 zeigt. Eine derartige ferroelektrische Polarisation kann, wie oben ausgeführt, durch Anlegen einer negativen Programmierspannung von beispielsweise –4 Volt zwischen der Gateelektrode 220 und dem Kanalgebiet 308 erhalten werden. Da in diesem Fall das durch die ferroelektrische Polarisation der ferroelektrischen Schicht 302 erzeugte elektrische Feld dem durch das Anlegen der Gatespannung an die Gateelektrode 220 erzeugten elektrischen Feld entgegenwirkt, beginnt der Drain-Strom erst ab einer größeren Schwellspannung V₂ zu fließen. Entsprechend erhält man, wenn an die Gateelektrode 220 die Schaltspannung angelegt wird, einen kleineren Drain-Strom I₂.
Eine weitere Kurve 405 stellt die Abhängigkeit des Drain-Stroms von der Gatespannung dar, die man erhält, wenn die ferroelektrische Polarisation der ferroelektrischen Schicht 302 wie in 3B dargestellt in der Richtung von der Gateelektrode 220 zum Kanalgebiet 308 zeigt. Da in diesem Fall das durch die ferroelektrische Polarisation der ferroelektrischen Schicht 302 verursachte elektrische Feld und das durch das Anlegen der Gatespannung an die Gateelektrode 220 verursachte elektrische Feld in der gleichen Richtung zeigen, beginnt der Drain-Strom bereits bei einer Schwellspannung V₃ zu fließen, die kleiner als die in Abwesenheit einer ferroelektrischen Polarisation der ferroelektrischen Schicht 302 erhaltene Schwellspannung V₁ ist. Entsprechend erhält man, wenn an die Gateelektrode 220 die Schaltspannung angelegt wird, einen größeren Drain-Strom I₃.
Folglich kann die ferroelektrische Polarisation der ferroelektrischen Schicht 302 Auswirkungen sowohl auf die Schwellspannung als auch auf den Durchlassstrom durch den Zugriffstransistor 103 in dem elektrisch leitfähigen Zustand des Zugriffstransistors 103, den man beim Anlegen der Schaltspannung an die Gateelektrode 220 erhält, und damit auf den Leitwert des Kanalgebiets 308 beim Anliegen der Schaltspannung an der Gateelektrode 220 haben. Da, wie oben ausgeführt, die ferroelektrische Polarisation der ferroelektrischen Schicht 302 durch Anlegen einer geeigneten Programmierspannung an die Gateelektrode 220 beeinflusst werden kann, kann so der Durchlassstrom durch den Zugriffstransistor 103, den man beim Anlegen der Schaltspannung an die Gateelektrode 220 erhält, beeinflusst werden. Da die ferroelektrische Polarisation der ferroelektrischen Schicht 302 auch in Abwesenheit der Programmierspannung zumindest teilweise erhalten bleiben kann, kann somit der Leitwert des Kanalgebiets 308 des Zugriffstransistors, den man beim Anlegen der Schaltspannung an die Gateelektrode 220 des Zugriffstransistors 103 erhält, dauerhaft beeinflusst werden.
Die Struktur des Zugriffstransistors 104 kann der Struktur des Zugriffstransistors 103 entsprechen. Folglich gelten die obigen Ausführungen zum Zugriffstransistor 103 entsprechend auch für den Zugriffstransistor 104.
Zum Anlegen der Programmierspannung zwischen den Kanalgebieten und den Gateelektroden der Zugriffstransistoren 103, 104 kann an die mit den Gateelektroden 220, 221 der Zugriffstransistoren 103, 104 verbundene Wortleitung 117 die Programmierspannung angelegt werden. An die Bitleitung 118, die inverse Bitleitung 119 und die Stromversorgungsleitungen 115, 116 kann das Massepotential angelegt werden. Wenn in der Vorrichtung 100 ein Körperkontakt der Zugriffstransistoren 103, 104 vorhanden ist, der beispielsweise durch eine elektrische Kontaktierung des Bereichs der aktiven Gebiete 238, 239 unterhalb der Source/Drain-Gebiete 226, 227, 228, 229 bereitgestellt werden kann, kann an den Körperkontakt ebenfalls das Massepotential angelegt werden.
Durch das Anlegen des Massepotentials an beide Stromversorgungsleitungen 115, 116 ist die Kippstufe 102 der SRAM-Zelle 101 ausgeschaltet, und an beiden Knoten 107, 108 der Kippstufe 102 liegt das Massepotential an. Somit liegt an allen Source/Drain-Gebieten 226, 227, 228, 229 das Massepotential an.
Zum Anlegen der oben genannten Spannungen an die Stromversorgungsleitungen 115, 116, die Wortleitung 117, die Bitleitung 118, die inverse Bitleitung 119 und optional an die Körperkontakte der Zugriffstransistoren 103, 104 kann der im Steuerschaltkreis 120 vorhandene Programmierschaltkreis 121 verwendet werden (siehe 1B).
In manchen Ausführungsformen kann ein Test der Vorrichtung 100 durchgeführt werden. Bei dem Test werden Datenbits in den SRAM-Zellen 101, 101', 101'', 101''' der Vorrichtung 100 gespeichert. Anschließend werden die gespeicherten Datenbits gelesen, und die gelesenen Datenbits werden mit den gespeicherten Datenbits verglichen. Wenn sich das aus einer der SRAM-Zellen 101, 101', 101'', 101''' gelesene Datenbit von dem zuvor in der entsprechenden SRAM-Zelle gespeicherten Datenbit unterscheidet, zeigt dies einen Fehler der Vorrichtung 100 an. Das Auftreten von Fehlern der Vorrichtung 100 kann, wie oben erläutert, durch Schreibfehler und/oder Lesestörungen verursacht werden, deren Auftreten, wie oben erläutert, von dem Durchlassstrom durch die Zugriffstransistoren 103, 104 beim Anlegen der Schaltspannung an die Gateelektroden 220, 221 abhängen kann. Wenn beim Test der Vorrichtung 100 Fehler erkannt werden, kann durch Anlegen einer Programmierspannung an die Gateelektroden der Zugriffstransistoren in den SRAM-Zellen 101, 101', 101'', 101''' die Schwellspannung der Zugriffstransistoren und damit auch der Durchlassstrom durch die Zugriffstransistoren beim Anlegen der Schaltspannung an die Gateelektroden der Zugriffstransistoren bzw. das Gamma-Verhältnis der SRAM-Zellen der Vorrichtung 100 beeinflusst werden, um das Auftreten von Fehlern der Vorrichtung 100 zu verringern.
In manchen Ausführungsformen kann zu diesem Zweck eine Anzahl verschiedener Programmierspannungen an die Gateelektroden der Zugriffstransistoren der SRAM-Zellen 101, 101', 101'', 101''' angelegt werden, wobei die Anzahl verschiedener Programmierspannungen sowohl positive als auch negative Programmierspannungen umfassen kann. Nach dem Anlegen von jeder der verschiedenen Programmierspannungen kann ein Test der Vorrichtung durchgeführt werden, um eine Programmierspannung zu ermitteln, nach deren Anlegen die Anzahl der Fehler der Vorrichtung 100 minimal wird. Anschließend kann eine erneute Programmierung mit Hilfe der ermittelten Programmierspannung durchgeführt werden.
5 zeigt eine schematische Querschnittsansicht eines Teils der Vorrichtung 100, in dem der Zugriffstransistor 103 gebildet wird, in einem Stadium der Herstellung der Vorrichtung 100.
Auf einer Oberfläche des aktiven Gebiets 238, das in einem Substrat gebildet ist, das ein massives Siliziumsubstrat oder eine Silizium-auf-Isolatorsubstrat sein kann, befinden sich die Zwischenschicht 301, eine Schicht 502 aus dem Material der ferroelektrischen Schicht 302 und die Deckschicht 303.
Die Zwischenschicht 301 kann, in Ausführungsformen, in denen die Zwischenschicht 301 Siliziumdioxid enthält, durch thermische Oxidation von Silizium aus dem aktiven Gebiet 238 gebildet werden. Alternativ, sowie in Ausführungsformen, in denen die Zwischenschicht 301 Siliziumoxynitrid enthält, kann die Zwischenschicht 301 durch eine chemische Dampfabscheidung oder plasmaverstärkte chemische Dampfabscheidung von Siliziumdioxid oder Siliziumoxynitrid hergestellt werden.
Nach der Herstellung der Zwischenschicht 301 kann auf der Zwischenschicht 301 die Schicht 502 aus dem Material der ferroelektrischen Schicht 302 abgeschieden werden. Die Abscheidung des Materials der ferroelektrischen Schicht 302 kann so angepasst sein, dass die Schicht 502 aus dem Material der ferroelektrischen Schicht 302 unmittelbar nach der Abscheidung eine amorphe Struktur und noch keine ferroelektrischen Eigenschaften hat. Um die amorphe Struktur der Schicht 502 aus dem Material der ferroelektrischen Schicht 302 zu erhalten, kann die Abscheidung der Schicht 502 bei einer relativ niedrigen Temperatur durchgeführt werden. Die Schicht 502 aus dem Material der ferroelektrischen Schicht 302 kann eine Dicke in einem Bereich von ungefähr einigen Nanometern oder weniger haben.
In Ausführungsformen, in denen die ferroelektrische Schicht 302 siliziumdotiertes Hafniumdioxid enthält, kann zur Abscheidung der Schicht 502 aus dem Material der ferroelektrischen Schicht 302 eine Atomlagenabscheidung (ALD, die englische Abkürzung steht für ”Atomic Layer Deposition”) durchgeführt werden. Bei dem Atomlagenabscheidungsprozess können Tetrakis-(ethylmethylamino)-hafnium, Tetrakis-dimethylamino-silan und Ozon verwendet werden. In manchen Ausführungsformen können zusätzlich metallorganische Ausgangsstoffe verwendet werden. Die Atomlagenabscheidung kann bei einer Temperatur von weniger als 500°C, beispielsweise bei einer Temperatur in einem Bereich von 300 bis 400°C, insbesondere bei einer Temperatur von ungefähr 350°C durchgeführt werden. Die Schicht 502 kann einen Gehalt von Siliziumdioxid in einem Bereich von ungefähr 2 bis 5 mol% haben, insbesondere einen Siliziumdioxidgehalt in einem Bereich von ungefähr 2,5 bis 4,5 mol%. Der Siliziumdioxidgehalt der Schicht 502 kann durch Variieren der Zusammensetzung der beim Atomlagenabscheidungsprozess verwendeten Gase gesteuert werden.
In Ausführungsformen, in denen die Schicht 302 aus ferroelektrischem Material aluminiumdotiertes Hafniumdioxid, yttriumdotiertes Hafniumdioxid oder gadoliniumdotiertes Hafniumdioxid enthält, kann zur Abscheidung der Schicht 5502 ein Atomlagenabscheidungsprozess verwendet werden, bei dem Tetrakis(ethylmethylamino)hafnium, Hafniumtetrachlorid sowie Ozon und/oder Wasser verwendet werden. Außerdem können, je nachdem, ob die Schicht 502 Aluminium, Yttrium oder Gadolinium enthält, Trimethylaluminium, Tris(methylcyclopentadienyl)yttrium oder Tris(isopropylcyclopentadienyl)gadolinium verwendet werden. Weitere Parameter des Atomlagenabscheidungsprozesses können denen, die oben im Zusammenhang mit Ausführungsformen, in denen die ferroelektrische Schicht 302 siliziumdotiertes Hafniumdioxid enthält, beschrieben wurden, entsprechen.
In Ausführungsformen, in denen die Schicht 502 aus dem Material der ferroelektrischen Schicht 302 Hafniumzirkoniumdioxid enthält, kann zur Herstellung der Schicht 502 eine Atomlagenabscheidung unter Verwendung von Tetrakis(ethylmethylamino)zirkonium, Tetrakis(ethylmethylamino)hafnium und Ozon durchgeführt werden. Das Hafniumzirkoniumdioxid kann in Ausführungsformen eine Zusammensetzung Hf_0,5Zr_0,5O₂ haben. Weitere Parameter des Atomlagenabscheidungsprozesses können denen, die oben im Zusammenhang mit Ausführungsformen, in denen die ferroelektrische Schicht 302 siliziumdotiertes Hafniumdioxid enthält, beschrieben wurde, entsprechen.
In Ausführungsformen, in denen die ferroelektrische Schicht 302 im Wesentlichen undotiertes Hafniumdioxid enthält, kann zur Abscheidung der Schicht 502 aus dem Material der ferroelektrischen Schicht 302 eine chemische Dampfabscheidung oder eine Atomlagenabscheidung verwendet werden, bei denen Materialien und/oder Parameter entsprechend denen der oben beschriebenen Ausführungsformen verwendet werden können, aber die dort zur Dotierung der Schicht hinzugefügten Substanzen weggelassen werden.
In alternativen Ausführungsformen kann zur Abscheidung von siliziumdotiertem Hafniumdioxid, aluminiumdotiertem Hafniumdioxid, yttriumdotiertem Hafniumdioxid, gadoliniumdotiertem Hafniumdioxid, im Wesentlichen undotiertem Hafniumdioxid und/oder Hafniumzirkoniumdioxid eine physikalische Dampfabscheidung, beispielsweise ein Sputteringprozess, verwendet werden.
Nach der Abscheidung der Schicht 502 aus dem Material der ferroelektrischen Schicht 302 kann über der Vorrichtung 100 die Deckschicht 303 abgeschieden werden. In Ausführungsformen, in denen die Deckschicht 303 eine Titannitridschicht ist, kann zur Abscheidung der Titannitridschicht ein chemischer Dampfabscheidungsprozess oder ein plasmaverstärkter chemischer Dampfabscheidungsprozess verwendet werden, der bei einer Temperatur durchgeführt wird, die kleiner als die Kristallisationstemperatur der Schicht 502 aus dem Material der ferroelektrischen Schicht 302 ist, beispielsweise bei einer Temperatur von ungefähr 450°C. Als Reaktionsgase bei dem chemischen Dampfabscheidungsprozess oder plasmaverstärktem Dampfabscheidungsprozess, der zur Abscheidung der Titannitridschicht verwendet wird, können TiCl₄ und NH₃ verwendet werden.
Nach der Abscheidung der Zwischenschicht 303 kann die Zwischenschicht 303 von anderen Teilen der Vorrichtung 100 als den Teilen, in denen die Zugriffstransistoren 103, 104 und die Zugriffstransistoren anderer SRAM-Zellen der Vorrichtung 100 gebildet werden, entfernt werden. Zu diesem Zweck können Techniken der Fotolithografie und des Ätzens verwendet werden. Alternativ kann die Deckschicht 303 auch in anderen Teilen der Vorrichtung 100, als in den Teilen, in denen Zugriffstransistoren ausgebildet werden, belassen werden. Beispielsweise kann in manchen Ausführungsformen die Deckschicht 303 auch in den Teilen der Vorrichtung 100, in denen die Pull-Down-Transistoren 111, 112 und die Pull-Down-Transistoren anderer SRAM-Zellen gebildet werden, belassen werden.
Danach kann ein Wärmebehandlungsprozess durchgeführt werden, der in 5 schematisch durch Pfeile 501 dargestellt ist. Der Wärmebehandlungsprozess 501 kann ein schneller thermischer Wärmebehandlungsprozess sein, bei dem die Vorrichtung 100 einer Temperatur ausgesetzt wird, die größer als die Kristallisationstemperatur des Materials der ferroelektrischen Schicht 302 in der Schicht 502 ist. Insbesondere kann bei der Wärmebehandlung 501 die Vorrichtung 100 einer Temperatur von mehr als 450°C, insbesondere eine Temperatur in einem Bereich von ungefähr 450 bis 1000°C, einer Temperatur in einem Bereich von ungefähr 500°C bis ungefähr 800°C und/oder einer Temperatur von ungefähr 650°C ausgesetzt werden.
Bei dem Wärmebehandlungsprozess 501 kann das Material der Schicht 502 kristallisieren. Der Kristallisationsprozess kann durch die Anwesenheit der Deckschicht 303 beeinflusst werden, so dass man in den Teilen der Vorrichtung 100, in denen sich die Deckschicht 303 auf der Schicht 502 aus dem Material der ferroelektrischen Schicht 302 befindet, eine Kristallstruktur erhält, die ferroelektrische Eigenschaften aufweist. Dadurch wird in den Teilen der Vorrichtung 100, in denen die Deckschicht 303 belassen wurde, die ferroelektrische Schicht 302 erzeugt.
In den Teilen der Vorrichtung 100, in denen die Deckschicht 303 entfernt wurde, kann ebenfalls eine Kristallisation des Materials der Schicht 502 stattfinden, bei der aber eine andere Kristallstruktur entsteht, die keine ferroelektrischen Eigenschaften aufweist. Dadurch kann in manchen der Transistoren der Vorrichtung 100, insbesondere in den Zugriffstransistoren der SRAM-Zellen der Vorrichtung 100, die ferroelektrische Schicht 302 bereitgestellt werden, während in anderen Transistoren, beispielsweise den Pull-Up-Transistoren und/oder den Pull-Down-Transistoren, aus der Schicht 502 eine im Wesentlichen nicht ferroelektrische Gateisolierschicht gebildet werden kann.
Nach der Wärmebehandlung 501 können weitere Verfahrensschritte zur Herstellung der Vorrichtung 100 durchgeführt werden, die konventionellen Techniken zur Herstellung von Halbleiterstrukturen entsprechen.
Die Erfindung ist nicht auf Ausführungsformen beschränkt, in denen die Transistoren der SRAM-Zellen 101, 101', 101'', 101''' wie oben beschrieben als Planartransistoren ausgebildet sind. In anderen Ausführungsformen, die im Folgenden mit Bezug auf die 6 und 7 beschrieben werden, können die Zugriffstransistoren 103, 104, die Pull-Up-Transistoren 113, 114 und die Pull-Down-Transistoren 111, 112 sowie die entsprechenden Transistoren in anderen SRAM-Zellen der Vorrichtung 100 als FinFET-Transistoren ausgebildet sein.
6 stellt schematisch ein Layout der SRAM-Zelle 101 in einer Ausführungsform, in der die Transistoren der SRAM-Zelle 101 als FinFET-Transistoren ausgebildet sind, dar. Der Einfachheit halber werden in der 6 die gleichen Bezugszeichen verwendet wie in der 2 und auf eine ausführliche Beschreibung der einzelnen Elemente wird verzichtet. Eigenschaften der in 6 dargestellten Elemente können, soweit nicht ausdrücklich etwas anderes erwähnt wird, denen von in 2 dargestellten Elementen, die durch gleiche Bezugszeichen bezeichnet sind, entsprechen.
Anders als in den oben mit Bezug auf 2 beschriebene Ausführungsformen, in denen die Transistoren der SRAM-Zelle 101 als Planartransistoren ausgebildet sind, können in Ausführungsformen, in denen die Transistoren als FinFET-Transistoren ausgebildet sind, die Breiten der Teile der aktiven Gebiete 238, 239, in denen die Zugriffstransistoren 103, 104 einerseits und die Pull-Down-Transistoren 111, 112 andererseits gebildet sind, im Wesentlichen gleich sein.
7 zeigt eine schematische Querschnittsansicht des Zugriffstransistors 103 entlang der in 6 dargestellten Linie B-B. Der Zugriffstransistor 103 umfasst eine Finne 701, die auf einer Schicht 705 aus einem elektrisch isolierenden Material, beispielsweise Siliziumdioxid, gebildet sein kann. Zur Herstellung der Finne 701 und der Schicht 705 kann ein Silizium-auf-Isolator-Wafer mit einer Schicht aus Silizium, die sich über einem Trägerwafer befindet und von diesem durch die Schicht 705 aus elektrisch isolierendem Material getrennt ist, bereitgestellt werden. Anschließend kann die Siliziumschicht des Silizium-auf-Isolator-Wafers mit Hilfe von Techniken der Fotolithografie und des Ätzens strukturiert werden, um die Finne 701 zu bilden.
Über der Finne 701 sind eine optionale Zwischenschicht 301, eine ferroelektrische Schicht 302 und eine Deckschicht 303 gebildet. Eigenschaften der Schichten 301, 302, 303 können denen der entsprechenden Schichten in den oben mit Bezug auf die 1 bis 5 beschriebenen Ausführungsformen entsprechen, und zu ihrer Herstellung können entsprechende Techniken verwendet werden. In manchen Ausführungsformen kann sich auf der Deckschicht 303 noch eine der oben beschriebenen Polysiliziumschicht 304 entsprechende Polysiliziumschicht befinden.
In der Finne 701 befindet sich ein Kanalgebiet des Zugriffstransistors 103. Die Deckschicht 303 und eine optionale, auf der Deckschicht 303 vorgesehene Polysiliziumschicht, bilden die Gateelektrode 220 des Zugriffstransistors 103.
Ähnlich wie in den oben mit Bezug auf 1 bis 5 beschriebenen Ausführungsformen kann durch Anlegen einer Programmierspannung zwischen der Gateelektrode 220 und dem Kanalgebiet in der Finne 701 eine Schwellspannung des Zugriffstransistors 103 beeinflusst werden. Das Anlegen der Programmierspannung kann wie in den oben mit Bezug auf die 1 bis 5 beschriebenen Ausführungsformen durchgeführt werden.
Der Aufbau des Zugriffstransistors 104 kann gleich dem des Zugriffstransistors 103 sein. Die Pull-Up-Transistoren 113, 114 und die Pull-Down-Transistoren 111, 112 können ebenfalls Kanalgebiete aufweisen, die durch Finnen ähnlich der in 7 dargestellten Finne 701 gebildet sind. In den Pull-Up-Transistoren 113, 114 und/oder den Pull-Down-Transistoren 111, 112 kann jedoch die Deckschicht 303 vor der Kristallisation der Schicht aus dem Material der ferroelektrischen Schicht entfernt werden, so dass diese Transistoren eine im Wesentlichen nicht ferroelektrische Gateisolierschicht aufweisen.
In den Source/Drain-Gebieten 226, 227, 228, 229 der Zugriffstransistoren 103, 104 sowie in den Source- und Drain-Gebieten 230, 231, 232, 233, 234, 235, 236, 237 der Pull-Up-Transistoren 113, 114 und der Pull-Down-Transistoren 111, 112 können mit Hilfe eines selektiven epitaktischen Aufwachsprozesses erhöhte Source- und Drain-Gebiete gebildet werden.
Eine Anzahl der Finnen der Zugriffstransistoren 103, 104 einerseits und der Pull-Up-Transistoren 113, 114 andererseits kann gleich sein. In manchen Ausführungsformen kann jeder der Transistoren eine einzige Finne umfassen. Zum Bereitstellen eines geeigneten Gamma-Verhältnisses zwischen den Leitwerten der Kanalgebiete der Zugriffstransistoren 103, 104 und den Leitwerten der Kanalgebiete der Pull-Up-Transistoren 113, 114 beim Anlegen der Schaltspannung an die Kanalgebiete der Transistoren kann nach der Herstellung der Vorrichtung eine Programmierung durchgeführt werden, bei der zwischen den in den Finnen 701, 702, 703, 704 vorhandenen Kanalgebieten der Zugriffstransistoren 103, 104 und den Gateelektroden 220, 221 der Zugriffstransistoren 103, 104 eine Programmierspannung angelegt wird, die dafür geeignet ist, die Schwellspannung der Zugriffstransistoren 103, 104 zu verringern und den Durchlassstrom durch die Zugriffstransistoren 103, 104 im eingeschalteten Zustand zu vergrößern.
In manchen Ausführungsformen können die Pull-Down-Transistoren 111, 112 eine gleiche Anzahl von Finnen wie die Zugriffstransistoren 103, 104 und die Pull-Up-Transistoren 113, 114, beispielsweise eine einzige Finne haben.
Die Erfindung ist nicht auf Ausführungsformen beschränkt, in denen die FinFET-Transistoren jeweils eine einzige Finne umfassen. In anderen Ausführungsformen kann jeder der FinFET-Transistoren mehrere Finnen umfassen, beispielsweise zwei oder drei Finnen.
Die Erfindung ist außerdem nicht auf Ausführungsformen beschränkt, in denen jede der SRAM-Zellen sechs Transistoren umfasst. In anderen Ausführungsformen können die SRAM-Zellen mehr als sechs Transistoren enthalten, beispielsweise acht oder zehn Transistoren. In weiteren Ausführungsformen können SRAM-Zellen mit Zugriffstransistoren, die, wie oben beschrieben, eine ferroelektrische Schicht zwischen ihrem Kanalgebiet und ihrer Gateelektrode enthalten, in SRAM-Zellen verwendet werden, die sich in Assoziativspeicherstrukturen, beispielsweise CAM-Speichern (die englische Abkürzung „CAM” steht für „Content Associative Memory” oder TCAM-Speichern (die englische Abkützung TCAM steht für „Ternary Content Associative Memory”) befinden.

Claims

Vorrichtung (100) mit: einer SRAM-Zelle (101), die eine Kippstufe (102), einen ersten Zugriffstransistor (103) und einen zweiten Zugriffstransistor (104) umfasst, wobei jeder von dem ersten (103) und dem zweiten (104) Zugriffstransistor mindestens ein Kanalgebiet (308), eine Gateelektrode (220, 221) und eine zwischen dem mindestens einen Kanalgebiet (308) und der Gateelektrode (220, 221) angeordnete ferroelektrische Schicht (302) umfasst.
Vorrichtung (100) nach Anspruch 1, in der die ferroelektrische Schicht (302) ein hafniumhaltiges Oxid enthält.
Vorrichtung (100) nach Anspruch 2, in der das hafniumhaltige Oxid siliziumdotiertes Hafniumdioxid, aluminiumdotiertes Hafniumdioxid, yttriumdotiertes Hafniumdioxid, gadoliniumdotiertes Hafniumdioxid, im Wesentlichen undotiertes Hafniumdioxid und/oder Hafniumzirkoniumdioxid umfasst.
Vorrichtung (100) nach einem der Ansprüche 2 und 3, in der die Gateelektrode eine Deckschicht (303) umfasst, die sich auf, insbesondere direkt auf, der ferroelektrischen Schicht befindet.
Vorrichtung (100) nach Anspruch 4, in der die Deckschicht (303) Titannitrid enthält.
Vorrichtung (100) nach Anspruch 4 oder 5, in der das hafniumhaltige Oxid eine Kristallstruktur hat, die durch Abscheiden einer amorphen Schicht aus dem hafniumhaltigen Oxid und Durchführen einer Wärmebehandlung (501) in Anwesenheit der Deckschicht (303) erhältlich ist.
Vorrichtung (100) nach einem der Ansprüche 1 bis 6, in der jeder von dem ersten (103) und dem zweiten (104) Zugriffstransistor zusätzlich eine Zwischenschicht (301) zwischen dem mindestens einen Kanalgebiet (308) und der ferroelektrischen Schicht (302) umfasst.
Vorrichtung (100) nach Anspruch 7, in der die Zwischenschicht (301) mindestens eines von Siliziumdioxid und Siliziumoxynitrid enthält.
Vorrichtung (100) nach einem der Ansprüche 1 bis 8, die zusätzlich einen Programmierschaltkreis (121) umfasst, der dafür ausgelegt ist, zwischen dem mindestens einen Kanalgebiet (308) und der Gateelektrode (220) von mindestens einem von dem ersten (103) und dem zweiten (104) Zugriffstransistor eine Programmierspannung anzulegen, die dafür geeignet ist, eine ferroelektrische Polarisation der ferroelektrischen Schicht (302) des mindestens einen von dem ersten (103) und dem zweiten (104) Zugriffstransistor zu verändern.
Vorrichtung (100) gemäß Anspruch 9, die zusätzlich umfasst: einen Schreibschaltkreis (122), der dafür ausgelegt ist, zum Speichern eines Datenbits in der SRAM-Zelle (101) einen Zustand der Kippstufe (102) zu setzen; und einen Leseschaltkreis (123), der dafür ausgelegt ist, zum Lesen des in der SRAM-Zelle (101) gespeicherten Datenbits den Zustand der Kippstufe (102) zu bestimmen; wobei der Schreibschaltkreis (122) und der Leseschaltkreis (123) dafür ausgelegt sind, den ersten (103) und den zweiten (104) Zugriffstransistor durch Anlegen einer Schaltspannung an die Gateelektroden (220, 221) des ersten (103) und des zweiten (104) Zugriffstransistors in einen elektrisch leitfähigen Zustand zu schalten, wobei die Schaltspannung betragsmäßig kleiner als die Programmierspannung ist und dafür ausgelegt ist, eine ferroelektrische Polarisation der ferroelektrischen Schichten (302) des ersten (103) und des zweiten (104) Zugriffstransistors im Wesentlichen nicht zu verändern.
Vorrichtung (100) nach Anspruch 10, die zusätzlich eine Bitleitung (118), eine inverse Bitleitung (119), eine erste Stromversorgungsleitung (115), eine zweite Stromversorgungsleitung (116) und eine Wortleitung (117) umfasst; wobei jeder von dem ersten (103) und dem zweiten (104) Zugriffstransistor ein erstes Source/Drain-Gebiet (226, 228) und ein zweites Source/Drain-Gebiet (227, 229) umfasst, das erste Source/Drain-Gebiet (226) des ersten Zugriffstransistors (103) elektrisch mit der Bitleitung (118) verbunden ist, das zweite Source/Drain-Gebiet (227) des ersten Zugriffstransistors (103) elektrisch mit einem ersten Knoten (107) der Kippstufe (102) verbunden ist, das erste Source/Drain-Gebiet (228) des zweiten Zugriffstransistors (104) elektrisch mit der inversen Bitleitung (119) verbunden ist und das zweite Source/Drain-Gebiet (229) des zweiten Zugriffstransistors (104) elektrisch mit einem zweiten Knoten (108) der Kippstufe (102) verbunden ist; wobei die erste Stromversorgungsleitung (115) elektrisch mit einem ersten Stromversorgungsanschluss (215a, 215b) der Kippstufe (102) verbunden ist und die zweite Stromversorgungsleitung (116) elektrisch mit einem zweiten Stromversorgungsanschluss (216a, 216b) der Kippstufe (102) verbunden ist; und wobei der Programmierschaltkreis (121) dafür ausgelegt ist, an die erste Stromversorgungsleitung (115), die zweite Stromversorgungsleitung (116), die Bitleitung (118) und die inverse Bitleitung (119) ein Massepotential anzulegen und die Programmierspannung an die Wortleitung (117) anzulegen.
Vorrichtung (100) nach einem der Ansprüche 1 bis 11, in der die Kippstufe (102) einen ersten (113) und einen zweiten (114) Pull-Up-Transistor sowie einen ersten (111) und einen zweiten (112) Pull-Down-Transistor umfasst, wobei der erste (113) und der zweite (114) Pull-Up-Transistor, der erste (111) und der zweite (112) Pull-Down-Transistor sowie der erste (103) und der zweite (104) Zugriffstransistor als FinFET-Transistoren ausgebildet sind.
Vorrichtung (100) nach Anspruch 11, in der der erste Zugriffstransistor (103), der erste Pull-Up-Transistor (113), der zweite Zugriffstransistor (104) und der zweite Pull-Up-Transistor (114) eine gleiche Anzahl von Finnen (701) aufweisen.
Verfahren mit: Bereitstellen einer Vorrichtung (100) gemäß einem der Ansprüche 1 bis 13; Durchführen einer Anpassung einer Schwellspannung von mindestens einem von dem ersten (103) und dem zweiten (104) Zugriffstransistor, die ein Anlegen einer Programmierspannung zwischen dem mindestens einen Kanalgebiet (308) und der Gateelektrode (220, 221) des mindestens einen von dem ersten (103) und dem zweiten (104) Zugriffstransistor umfasst, wobei die Programmierspannung so angepasst ist, dass eine ferroelektrische Polarisation der ferroelektrischen Schicht (302) des mindestens einen von dem ersten (103) und dem zweiten (104) Zugriffstransistor verändert wird.
Verfahren nach Anspruch 14, das zusätzlich ein Zugreifen auf die SRAM-Zelle (101) umfasst, bei dem an die Gateelektrode (220) des ersten Zugriffstransistors (103) und an die Gateelektrode (221) des zweiten Zugriffstransistors (104) eine Schaltspannung angelegt wird, um den ersten (103) und den zweiten (104) Zugriffstransistor in einen elektrisch leitfähigen Zustand zu schalten, wobei die Schaltspannung betragsmäßig kleiner als die Programmierspannung ist und so angepasst ist, dass die ferroelektrische Polarisation der ferroelektrischen Schicht (302) des ersten Zugriffstransistors (103) und die ferroelektrische Polarisation der ferroelektrischen Schicht (302) des zweiten Zugriffstransistors (104) im Wesentlichen nicht verändert werden.
Verfahren gemäß Anspruch 15, in dem das Zugreifen auf die SRAM-Zelle (101) mindestens eines von einem Speichern eines Datenbits in der SRAM-Zelle (101) durch Setzen eines Zustands der Kippstufe (102) und einem Lesen des in der SRAM-Zelle (101) gespeicherten Datenbits durch Bestimmen des Zustands der Kippstufe (102) umfasst.
Verfahren gemäß Anspruch 16, das umfasst: Durchführen eines Test der Vorrichtung (100), bei dem mindestens einmal ein Datenbit in der SRAM-Zelle (101) gespeichert wird, danach das in der SRAM-Zelle (101) gespeicherte Datenbit gelesen wird und das gelesene Datenbit mit dem gespeicherten Datenbit verglichen wird, um Fehler der Vorrichtung (100) zu erkennen; und Durchführen der Anpassung der Schwellspannung anhand eines Ergebnisses des Tests der Vorrichtung.
Verfahren gemäß einem der Ansprüche 14 bis 17, bei dem die Vorrichtung (100) die Merkmale des Anspruchs 12 aufweist, das Bereitstellen der Vorrichtung (100) eine Herstellung der Vorrichtung (100) umfasst, und das Verfahren außerdem ein Einstellen eines vorgegebenen Gamma-Verhältnisses der SRAM-Zelle (101) durch Durchführen der Anpassung der Schwellspannung mit einem vorbestimmten Wert der Programmierspannung umfasst.