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Stand der Technik
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Die Erfindung betrifft eine Ausgangsschaltung mit den Merkmalen des Oberbegriffs des Anspruchs 1 und eine Transceiverschaltung für ein Bussystem mit den Merkmalen des Oberbegriffs des Anspruchs 5.
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Steuergeräte, Sensorik und Aktuatorik insbesondere eines Kraftfahrzeugs oder Nutzfahrzeugs sind oftmals mit Hilfe eines Kommunikationssystems, wie das unter der Bezeichnung „FlexRay“ bekannte Bussystem, miteinander verbunden. Der Kommunikationsverkehr auf dem Bussystem, Zugriffs- und Empfangsmechanismen, sowie Fehlerbehandlung werden über ein Protokoll geregelt. Bei FlexRay handelt es sich um ein schnelles, deterministisches und fehlertolerantes Bussystem, insbesondere für den Einsatz in Kraftfahrzeugen. Das FlexRay-Protokoll arbeitet nach dem Prinzip des Time Division Multiple Access (TDMA), wobei den Teilnehmern bzw. den zu übertragenden Botschaften feste Zeitschlitze zugewiesen werden, in denen sie einen exklusiven Zugriff auf die Kommunikationsverbindung haben. Die Zeitschlitze wiederholen sich dabei in einem festgelegten Zyklus, so dass der Zeitpunkt, zu dem eine Botschaft über den Bus übertragen wird, exakt vorausgesagt werden kann und der Buszugriff deterministisch erfolgt.
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Um die Bandbreite für die Übertragung von Botschaften auf dem Bussystem optimal zu nutzen, unterteilt FlexRay den Zyklus in einen statischen und einen dynamischen Teil. Die festen Zeitschlitze befinden sich dabei im statischen Teil am Anfang eines Buszyklusses. Im dynamischen Teil werden die Zeitschlitze dynamisch vorgegeben. Darin wird nun der exklusive Buszugriff jeweils nur für eine kurze Zeit, für die Dauer mindestens eines sogenannten Minislots, ermöglicht. Nur wenn innerhalb eines Minislots ein Buszugriff erfolgt, wird der Zeitschlitz um die benötigte Zeit verlängert. Damit wird Bandbreite also nur verbraucht, wenn sie auch tatsächlich benötigt wird. Dabei kommuniziert FlexRay über eine oder zwei physikalisch getrennte Leitungen mit einer Datenrate von jeweils maximal 10 Mbit/sec. FlexRay kann auch mit niedrigeren Datenraten betrieben werden. Mittels der Leitungen realisierte Kanäle entsprechen dabei der Bitübertragungsschicht, insbesondere des sogenannten OSI (Open System Architecture) Schichtenmodells. Die Verwendung zweier Kanäle dient hauptsächlich der redundanten und damit fehlertoleranten Übertragung von Botschaften, es können jedoch auch unterschiedliche Botschaften übertragen, wodurch sich dann die Datenrate verdoppeln würde. Üblicherweise werden die Botschaften mit Hilfe eines differentiellen Signals übertragen, das heißt das über die Verbindungsleitungen übertragene Signal ergibt sich aus der Differenz von über die beiden Leitungen übertragenen Einzelsignalen. Die im Schichtenmodell über der Bitübertragungsschicht liegende Schicht ist derart ausgestaltet, dass eine elektrische oder ein optische Übertragung des oder der Signale über die Leitung(en) oder eine Übertragung auf anderem Wege möglich ist.
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Bei der Übertragung von Daten oder Botschaften über ein solches Bussystem werden Impulse verzerrt, weil fallende (High-to-Low) bzw. steigende (Low-to-High) Flanken auf dem Übertragungsweg unterschiedlich stark verzögert werden. Die Verzögerung zwischen steigender und fallender Flanke eines Signals wird auch als Impulsverzerrung oder asymmetrische Verzögerung bezeichnet. Asymmetrische Verzögerungen können sowohl systematische als auch stochastische Ursachen haben. Insbesondere bei der in FlexRay-Systemen vorgesehenen vergleichsweise hohen Bitrate von 10 MHz kann sich ein derartiges bezüglich der steigenden und fallenden Flanken asymmetrisches Übertragungsverhalten störend auf die Qualität der Datenübertragungen auswirken. Folglich muss dieses asymmetrische Übertragungsverhalten auf der physikalischen Schicht möglichst weitgehend vermieden werden.
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Aus der
EP 0 236 525 A1 ist beispielsweise eine Verzögerungsleitung für Digitalsignale bekannt. Die
DE 10 2006 011 059 A1 offenbart ein Verfahren und System zum Übertragen von in einem Signal codierten Daten. Die
US 5 550 501 A offenbart eine Strompufferschaltung.
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5 zeigt einen allgemein bekannte Schaltungsanordnung in Form eines Treibers, der als ein Inverter mit komplementär zueinander angeordneten und ausgebildeten Isolierschicht-Feldeffekttransistoren (MOSFETs) ausgebildet ist. Bei der Herstellung dieses Treibers wird versucht, die komplementär zueinander ausgebildeten PMOS- und NMOS Transistoren so gut wie möglich zu paaren. Da PMOS und NMOS Transistoren nicht im selben Fertigungsschritt erzeugt werden, ist diese Paarung jedoch unzulänglich. Dies hat zur Folge, dass eine Dauer t1 einer steigenden Flanke eines von dem Treiber erzeugten Ausgangssignals sich von einer Dauer t2 einer fallenden Flanke unterscheidet. 6 zeigt das vom bekannten Treiber in Abhängigkeit von einem rechteckförmigen Eingangssignal des Treibers erzeugtes Ausgangssignal.
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Bei idealer Lage der Schaltschwelle des nachfolgenden Empfängers beträgt der Laufzeitfehler, der aus den unterschiedlichen Dauern t1 und t2 resultiert
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Transceiverschaltungen für Flexray-Anwendungen erfordern die gleiche Laufzeit für die steigende Flanke und für die fallende Flanke. Die Unterschiede in den Flankensteilheiten beispielsweise eines 5V-Ports (z. B. Pin RXD) tragen signifikant zu den Laufzeitfehlern im System bei.
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Offenbarung der Erfindung
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Aufgabe der Erfindung ist es, eine Ausgangsschaltung anzugeben, bei der die Dauer einer steigenden Flanke eines Ausgangsignals und die Dauer einer fallenden Flanke des Ausgangssignals sich auch dann möglichst geringfügig unterscheiden, wenn in der Ausgangsschaltung verwendete Feldeffekttransistoren komplementärer Zweige der Ausgangsschaltung hinsichtlich ihrer elektrischen Eigenschaften nicht exakt komplementär zueinander ausgebildet sind.
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Die Aufgabe wird durch eine Ausgangsschaltung mit den Merkmalen des Anspruchs 1 und durch eine Transceiverschaltung mit den Merkmalen des Anspruchs 5 gelöst.
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Erfindungsgemäß wurde erkannt, dass der Einfluss der elektrischen Eigenschaften der Feldeffekttransistoren auf die Dauern der Flanken durch die Verwendung der Stromquellen zumindest weitgehend eliminiert werden kann. Die Flankensteilheit eines durch die erfindungsgemäße Ausgangsschaltung erzeugten Ausgangssignals wird durch das Einfügen der Stromquellen unabhängig von der insbesondere aus technologischen Gründen unzulänglichen Paarung von NMOS- und PMOS-Transistoren. Das der Erfindung zugrunde liegende Schaltungskonzept eignet sich für alle Anwendungen, die für steigende Flanke und für fallende Flanke eines Signals die gleiche Verzögerung erfordern. Insbesondere kann die erfindungsgemäße Ausgangsschaltung als Treiber für einen Anschluss RxD und/oder für Busanschlüsse BP und BM einer Flexray-Transceiverschaltung ausgebildet sein.
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Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung, in welcher exemplarische Ausführungsformen anhand der Zeichnungen näher erläutert werden. Dabei zeigen:
- 1 ein Bussystem mit Knoten, die jeweils eine Transceiverschaltung aufweisen;
- 2 eine schematische Darstellung einer Ausgangsschaltung gemäß einer ersten bevorzugten Ausführungsform;
- 3 eine detaillierte Darstellung der Ausgangsschaltung aus 2;
- 4 eine Darstellung einer Ausgangsschaltung gemäß einer zweiten bevorzugten Ausführungsform, die einen niederohmigen Ausgangsfolger aufweist;
- 5 eine Darstellung einer bekannte Schaltungsanordnung; und
- 6 in einem Diagramm dargestellte Flankensteilheitsunterschiede bei der bekannten Schaltungsanordnung aus 5 und deren Auswirkung auf Signallaufzeiten.
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1 zeigt ein Bussystem 11, an das mehrere Knoten 13 angeschlossen sind. Bei dem Bussystem 11 kann es sich um ein FlexRay-Kommunikationssystem handeln, und somit kann das Bussystem 11 gemäß den Spezifikationen des FlexRay-Konsortiums aufgebaut sein.
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Die einzelnen Knoten 13 sind über Busleitungen 15 entweder direkt oder indirekt über einen Sternkoppler 17 miteinander verbunden. Jede Busleitung 15 ist als Kabel mit mindestens einem Adernpaar bestehend aus zwei Adern 19, die jeweils einen elektrischen Leiter bilden, ausgebildet. Das Bussystem 11 weist somit einen Kanal zum Übertragen von Daten auf, der durch die Adern 19 des Adernpaars gebildet wird. In einer nicht gezeigten Ausführungsform kann das Bussystem 11 mehrere Kanäle, vorzugsweise zwei Kanäle, aufweisen, welche durch zwei voneinander getrennte Adernpaare ausgeführt sind (nicht gezeigt). Durch die Verwendung von zwei Kanälen kann die Nutzdatenrate von Datenübertragungen zwischen den Knoten 13 durch Übertragung unterschiedlicher Daten über die beiden Kanäle erhöht werden. Da das Bussystem bei einem Defekt an einem der beiden Adernpaare weiterarbeiten kann, ergibt sich eine höhere Ausfallsicherheit des Bussystems 11.
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Jeder Knoten 13 weist eine Transceiverschaltung 21, die vorzugsweise als eine integrierte Schaltung ausgebildet ist, auf. Ein erster Busanschluss BP und ein zweiter Busanschluss BM der Transceiverschaltung 21 sind jeweils mit einer der Adern 19 einer der Busleitungen 15 verbunden.
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Die Transceiverschaltung 21 weist eine Empfängerschaltung 23 zum Empfangen von Daten über die Busleitung 15 sowie eine Senderschaltung 25 zum Senden von Daten über diejenige Busleitung 15, an die der Knoten 13 angeschlossen ist, auf. Sowohl die Empfängerschaltung 23 als auch die Senderschaltung 25 sind innerhalb der Transceiverschaltung 21 mit den beiden Busanschlüssen BP und BM verbunden. Sowohl die Empfängerschaltung 23 als auch die Senderschaltung 25 sind zum Übertragen eines differentiellen digitalen Signals über das Adernpaar der an die entsprechende Transceiverschaltung 21 angeschlossenen Busleitung 15 eingerichtet.
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Die Transceiverschaltung 21 weist außerdem eine Logikeinheit 27 auf, die mit der Empfängerschaltung 23 und mit der Senderschaltung 25 gekoppelt ist. Die Logikeinheit 27 weist Anschlüsse zum Anschließen der Transceiverschaltung 21 an eine beispielsweise von einem Mikrocontroller 31 oder einen Mikrocomputer gebildeten Steuerschaltung auf. Diese Anschlüsse bzw. daran angeschlossene Leitungen bilden eine Schnittstelle 29 zwischen der Transceiverschaltung 21 und der Steuerschaltung bzw. dem Mikrocontroller 31.
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Der Mikrocontroller 31 weist einen Kommunikationscontroller 33 zum Steuern von Kommunikationsvorgängen zwischen den Knoten 13 über die Busleitung 15 auf. Der Kommunikationscontroller 33 ist zum Steuern der Kommunikationsvorgänge gemäß den Protokollen des Bussystems 11, insbesondere zum Ausführen von Medienzugriffsverfahren des Bussystems 11 eingerichtet. Der Kommunikationscontroller 33 kann außerdem zum Berechnen von Prüfsummen von über die Busleitung 15 zu übertragenen Datenrahmen beispielsweise nach dem CRC-Verfahren und/oder zum Überprüfen der Prüfsummen der empfangenen Datenrahmen eingerichtet sein.
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Als Schnittstellenleitungen sind insbesondere eine Leitung RxD zum Übertragen von Daten, die die Transceiverschaltung 21 über die Busleitung 15 empfangen hat, von der Transceiverschaltung 21 zu dem Kommunikationscontroller 33 sowie eine Leitung TxD zum Übertragen von Daten, die die Transceiverschaltung 21 über die Busleitung 15 senden soll, von dem Kommunikationscontroller 33 zu der Transceiverschaltung 21 vorgesehen. Die Schnittstelle 29 umfasst außer den beiden Leitungen RxD und TXD auch weitere Leitungen 34, die beispielsweise dem Austausch von Steuerinformationen zwischen dem Kommunikationscontroller 33 und der Transceiverschaltung 21 dienen.
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Der Mikrocontroller 31 weist einen Rechenkern 35, Speicher 37 (Arbeitsspeicher und/oder Festwertspeicher) sowie Ein- und Ausgabeeinrichtungen 39 auf. Der Mikrocontroller 31 kann zum Ausführen von weiterer Protokollsoftware und/oder von Anwendungsprogrammen eingerichtet sein kann.
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In der gezeigten Ausführungsform ist der Kommunikationscontroller 33 in den Mikrocontroller 31 integriert. Abweichend hiervon ist in einer nicht gezeigten Ausführungsform der Kommunikationscontroller 33 als eine von dem Mikrocontroller 31 getrennte Schaltung, vorzugsweise als eine integrierte Schaltung, ausgebildet.
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2 zeigt eine Ausgangsschaltung 61 der Transceiverschaltung 21 zum Ausgeben eines digitalen Signals OUT. Bei dem digitalen Signal OUT kann es sich um das von der Logikeinheit 27 erzeugte digitale Signal RxD oder um die beiden von der Senderschaltung 25 erzeugten komplementären Bussignale BP und BM handeln. In der gezeigten Ausführungsform weist die Logikeinheit 27 und die Senderschaltung 25 eine oder mehrere Ausgangsschaltungen 61 auf. Zudem kann die Logikeinheit 27 auch eine weitere Ausgangsschaltung 61 zum Erzeugen eines Ausgangssignals OUT aufweisen, das über zumindest eine der weiteren Leitungen 34 von der Logikeinheit 27 zum Mikrocontroller 31 übertragen wird. Darüber hinaus ist auch denkbar, die Ausgangsschaltung 61 in andere Schaltungen oder Bauteile als in die Transceiverschaltung 21 zu integrieren. Beispielsweise kann die Ausgangsschaltung in den Mikrocontroller 31 oder in eine beliebige andere integrierte Schaltung integriert sein.
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Die Ausgangsschaltung 61 weist eine Transistorstufe 63 auf, die einen ersten Zweig 65 umfasst, der zwischen einer Versorgungsspannungsleitung 67 der Ausgangsschaltung 61 und einem Ausgang 69 der Ausgangsschaltung 61 angeordnet ist. Der erste Zweig 65 weist eine Serienschaltung aus einer ersten Stromquelle 71 und einer Drain-Source-Strecke eines p-Kanal-MOSFETs M1 auf. Zwischen dem Ausgang 69 und einer Masseleitung 73 der Ausgangsschaltung 61 ist ein zweiter Zweig 75 angeordnet, der komplementär zum ersten Zweig 65 ausgebildet ist. Der zweite Zweig 75 umfasst einen n-Kanal-MOSFET M2, dessen Drain-Source-Strecke mit einer zweiten Stromquelle 77 in Serie geschaltet ist.
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Zwischen dem Ausgang 69 der Ausgangsschaltung und der Masseleitung 73 ist eine Lastkapazität 79 angeordnet. Gate-Anschlüsse der beiden Transistoren M1 und M2 sind miteinander verbunden und bilden einen Eingang 78 der Ausgangsschaltung 61.
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In der in 3 gezeigten Ausführungsform sind die beiden Stromquellen 71, 77 als ein Stromspiegel ausgebildet. Der Stromspiegel weist einen Transistor M7 auf. Es kann eine Referenzstromquelle 81 zum Vorgeben eines Referenzstroms IREF vorgesehen werden, die mit einem Drain-Anschluss des Transistors M7 verbunden sein kann. Der Stromspiegel wird außer vom Transistor M7 von weiteren Transistoren M3, M4 und M6 gebildet, die dem ersten Zweig 65 zugeordnet sind. Ein Transistor M5 des Stromspiegels und der Transistor M7 sind dem zweiten Zweig 75 zugeordnet. In einer weiteren Ausführungsform der Erfindung ist die Referenzstromquelle 81 nicht vorgesehen.
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In der in 4 dargestellten weiteren Ausführungsform der Ausgangsschaltung 61 ist der Transistorstufe 63 ein als ein Stromverstärker 83 ausgeführter Ausgangsfolger nachgeschaltet. Der Stromverstärker 83 ist ähnlich wie die Transistorstufe 63 symmetrisch mit zwei zueinander komplementär ausgebildeten Zweigen realisiert. Ein oberer Zweig 85 ist zwischen der Versorgungsspannungsleitung 67 und dem Ausgang 69 angeordnet. Ein Eingang 87 des Stromverstärkers 83 ist mit einem Emitterfolger des Stromverstärkers 83, umfassend einen Widerstand R1 und einen PNP-Transistor Q1 verbunden. Dem Emitterfolger R1, Q1 ist ein als NPN-Transistor ausgebildeter Ausgangstransistor Q2 des oberen Zweigs 85 nachgeschaltet.
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Außerdem ist an den Eingang 87 des Stromverstärkers 83 ein unterer Zweig 89 des Stromverstärkers 83 angeschlossen, der zwischen dem Ausgang 69 und der Masseleitung 73 angeordnet ist. Der untere Zweig 89 weist einen an den Eingang 87 angeschlossenen Emitterfolger, der durch einen NPN-Transistor Q3 und einen Widerstand Q2 gebildet ist, und einen diesen nachgeschalteten als PNP-Transistor ausgebildeten Ausgangstransistor Q4 auf. Die Emitteranschlüsse der beiden Ausgangstransistoren Q2 und Q4 sind miteinander verbunden und an den Ausgang 69 der Ausgangsschaltung 61 abgeschlossen. Zwischen dem Ausgang 69 und der Masseleitung 73 ist die Lastkapazität 79 angeordnet. Zwischen einem mit dem Eingang 87 des Stromverstärkers 83 verbundenen Ausgang 91 der Transistorstufe 63 und der Masseleitung 73 ist eine zumindest im Wesentlichen konstante Kapazität C1 angeordnet. Die konstante Kapazität C1 kann in einem Halbleiterchip einer integrierten Schaltung, in die die Ausgangsschaltung 16 integriert ist, angeordnet sein. Ein Wert der konstanten Kapazität C1 ist durch deren Aufbau bzw. durch den Aufbau des Halbleiterchips vorgegeben.
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Beim Betrieb der in 3 gezeigten Ausgangsschaltung 61 wird an den Eingang der Ausgangsschaltung ein digitales Eingangssignal IN angelegt. In Abhängigkeit von einem logischen Zustand des Eingangssignals IN schaltet einer der beiden Transistoren M1 oder M2 durch. Sprungartig ansteigende bzw. abfallende Flanken des Eingangssignals IN werden von der Ausgangsschaltung aufgrund der Lastkapazität 79 in kontinuierlich ansteigender bzw. abfallender Flanken eines von der Ausgangsschaltung 61 erzeugten Ausgangssignals OUT umgewandelt. Die Stromquellen 71, 77 bzw. der entsprechende Stromspiegel prägen in denjenigen Zweig 65 bzw. 75, dessen Transistor M1 bzw. M2 durchgeschaltet ist, einen vorgegebenen Strom 11 bzw. 12 ein. Sind die vorgegebenen Ströme gleich gewählt, das heißt I1 = I2, dann ergeben sich betragsmäßig gleiche Steigungen der steigenden und fallenden Flanke des digitalen Ausgangssignals OUT.
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Die Ausgangsschaltung 61 ermöglicht somit die Implementierung eines Ports, beispielsweise eines 5V-Digitalausgangs, mit symmetrischen Flanken, das heißt mit gleicher Flankensteilheit für die steigende Flanke und die fallende Flanke.
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Bei der Ausgangsschaltung 61 ergibt sich sowohl für die steigende Flanke als auch für die fallende Flanke eines am Eingang 78 anliegenden digitalen Signals IN die gleiche Laufzeit durch die Ausgangsschaltung 61. Hierbei wird davon ausgegangen, dass der nachfolgende Empfänger (in der Regel der Eingang eines Microcontrollers) seine Schaltschwelle bei 0.5*VDD hat.
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Die Lastkapazität
79 erzeugt zusammen mit den Stromquellen
71,
77 zum Erzeugen von Strömen
11 und
12 durch die beiden Zweige
65,
75 eine definierte Flankensteilheit von
Bei Wahl von I = I1 = I2 entstehen symmetrische Flanken.
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Die Ausgangsschaltung 61 ist als ein stromgesteuerter Port mit den Transistoren M3 und M4 als Stromquellen ausgebildet. Der Strom durch den Transistor M3 ist eine Kopie des Stromes durch den Transistor M5. Diese Kopie wird durch M6 und den Stromspiegel M4, M3 erzeugt.
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Bei der in 3 gezeigten Ausgangsschaltung 61 hängt die Flankensteilheit von der Lastkapazität 79 ab. Um diese Abhängigkeit zu vermeiden, kann - wie in 4 dargestellt - an den Ausgang 91 der Transistorstufe 63 die konstante und vorgegebene Kapazität C1 vorgesehen werden. Die unbekannte, in der Regel von Verbindungsleitungen oder Busleitungen 15 abhängige Lastkapazität 79 wird anschließend durch den niederohmigen Verstärker 83 mit einer Verstärkung von zumindest im Wesentlichen 1 getrieben. Dadurch wird die Flankensteilheit unabhängig von der Lastkapazität 79.
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In Technologien, die keine bipolaren Transistoren bieten, können die Transistoren Q1 bis Q4 durch MOS-Transistoren mit einem sehr großem Verhältnis W/L zwischen einer Kanalweite und einer Kanallänge ersetzt werden (Ausgangsimpedanz |Z| = 1/(2*gm)).