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DE102008045024A1 - Halbleiterbauteil und Verfahren zur Herstellung desselben - Google Patents

Halbleiterbauteil und Verfahren zur Herstellung desselben Download PDF

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Abstract

Ein Halbleiterbauteil und ein Verfahren zum Herstellen desselben, das einen Prozessdefekt verringert, der durch eine Strukturabhängigkeit bei chemisch-mechanischer Polarisation (CMP) oder Ätzen verursacht wird, sind hervorragend. Das Halbleiterbauteil weist eine Bauteil-Struktur auf, die auf oder in einem Substrat ausgebildet ist; und eine Vielzahl an Füllstrukturen mit unterschiedlichen Längsschnittflächen, die an einer Seite der Bauteil-Struktur ausgebildet sind. Die Füllstrukturen, die dieselbe planare Größe aber unterschiedliche Längsschnitesehen aufweisen, enthalten eine erste Füllstruktur mit einer ersten Dicke und eine zweite Füllstruktur mit einer zweiten Dicke, die höher als die erste Dicke ist.

Description

    • Die vorliegende Offenlegung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2007-0090831 (eingereicht am 7. September 2007), die hierdurch per Referenz in ihrer Gesamtheit enthalten ist.
  • HINTERGRUND
  • Ein Halbleiterbauteil kann eine mehrschichtige Struktur aufweisen, bei der jede jeweilige Schicht durch Sputtern oder chemisches Aufdampfen gebildet und durch einen lithographischen Prozess dann strukturiert wird. Verschiedene Probleme werden auf Grund eines Unterschieds der Größen und Dichten einer Struktur auf und/oder über einem Substrat eines Halbleiterbauteils hervorgerufen, und so wurde eine Technologie zum Bilden von Füllstrukturen zusammen mit einer Hauptstruktur entwickelt.
  • ÜBERSICHT
  • Ausführungsformen beziehen sich auf ein Halbleiterbauteil und ein Verfahren zum Herstellen des Halbleiterbauteils mit einer Vielzahl an Füllstrukturen, die wirksam einen Prozessdefekt verringern, der durch eine Strukturabhängigkeit bei chemischmechanischer Polarisation (CMP) oder Ätzen verursacht wurde.
  • Ausführungsformen beziehen sich auf ein Halbleiterbauteil, das zumindest eines der folgenden Elemente enthalten kann:
    eine Bauteil-Struktur, die auf und/oder über einem Substrat ausgebildet ist; und eine
    Vielzahl an Füllstrukturen mit unterschiedlichen Längsschnittflächen, die an einer Seite der Bauteil-Struktur ausgebildet sind.
  • Ausführungsformen beziehen sich auf ein Verfahren zum Herstellen eines Halbleiterbauteils, das wenigstens einen der folgenden Schritte aufweisen kann:
    Ausbilden einer Bauteil-Struktur auf und/oder über einem Substrat;
    Ausbilden einer Vielzahl an Füllstrukturen mit unterschiedlichen Längsschnittflächen an einer Seite der Bauteil-Struktur.
  • Ausführungsformen beziehen sich auf ein Verfahren, das zumindest einen der folgenden Schritte enthalten kann:
    Ausbilden einer Flach-Graben-Isolationsstruktur in einem Substrat;
    Ausbilden von ersten Gräben in dem Substrat an einer ersten Tiefe an einer Seite der Flach-Graben-Isolationsstruktur durch Durchführen eines ersten Ätzprozesses auf dem Substrat;
    Ausbilden von zweiten Gräben in dem Substrat mit einer zweiten Tiefe, die größer als eine erste Tiefe ist, indem ein zweiter Ätzprozess bei einigen der ersten Gräben durchgeführt wird;
    Ausbilden einer ersten Füllstruktur mit einer ersten Dicke durch Auffüllen der ersten Gräben;
    Ausbilden einer zweiten Füllstruktur mit einer zweiten Dicke, die größer ist als die erste Dicke, indem die zweiten Gräben gefüllt werden.
  • ZEICHNUNGEN
  • Beispiel – 1 bis 3 veranschaulichen ein Verfahren zum Herstellen eines Halbleiterbauteils gemäß den Ausführungsformen.
  • BESCHREIBUNG
  • Es versteht sich, dass wenn ein Element wie eine Schicht, ein Gebiet oder ein Substrat als "auf/unter" einem anderen Element befindlich bezeichnet wird, es direkt auf/unter dem anderen Element sein kann oder auch dazwischen liegende Elemente vorhanden sein können.
  • Wie in Beispiel – 1 veranschaulicht, kann das Halbleiterbauteil gemäß den Ausführungsformen Bauteil-Strukturen 100 und Füllstrukturen 200 enthalten. Bauteil-Strukturen 100 werden auf und/oder über einem Substrat 50 ausgebildet und eine Vielzahl an Füllstrukturen 200 mit unterschiedlichen Längsschnittflächen ist an einer Seite der Bauteil-Strukturen 100 ausgebildet. Füllstrukturen 200 können dieselbe planare Größe aufweisen, wie in den Beispiel – 1 und 2 veranschaulicht, oder unterschiedliche planare Größen haben. Dementsprechend weisen die Füllstrukturen im Halbleiterbauteil gemäß den Ausführungsformen von einer dreidimensionalen Struktur her betrachtet unterschiedliche Längsschnittflächen auf, selbst wenn die Füllstrukturen dieselbe planare Größe haben. Somit wird ein Effekt der Verbesserung eines Prozessdefekts, der durch eine Strukturabhängigkeit bei chemisch-mechanischer Polarisation (CMP) verursacht wird, verringert.
  • Gemäß den Ausführungsformen kann die Bauteil-Struktur 100, die als eine Hauptstruktur dient, eine Flach-Graben-Isolationsstruktur (Shallow Trench Isolation (STI) Pattern) aufweisen. Die STI-Struktur wird im Substrat 50 durch ein beliebiges Isolationsverfahren gebildet. Die Füllstrukturen 200 enthalten eine erste Füllstruktur 210, die an einer Seite der Bauteil-Struktur 100 mit einer ersten Dicke ausgebildet ist, und eine zweite Füllstruktur 220, die mit einer zweiten Dicke ausgebildet ist, die höher ist als die erste Dicke. Gemäß den Ausführungsformen wird bei der Bildung der Füllstruktur 200 eine Vielzahl an ersten Gräben (T1) mit einer ersten Dicke im Substrat 50 an einer Seite der Bauteil-Struktur 100 ausgebildet. Dann werden zweite Gräben (T2) mit der zweiten Tiefe tiefer als die erste Tiefe im Substrat 50 ausgebildet. Wie oben beschrieben, werden erste Gräben (T1) und zweite Gräben (T2) getrennt ausgebildet. Alternativ wird eine Vielzahl an ersten Gräben (T1) mit der ersten Tiefe in dem Substrat 50 an einer Seite der Bauteil-Struktur 100 ausgebildet und dann werden zweite Gräben (T2) mit der zweiten Tiefe durch zusätzliches Ätzen von einigen der ersten Gräben (T1) ausgebildet.
  • Der obige Prozess der separaten Ausbildung erster Gräben (T1) und zweiter Gräben (T2) und der obige Prozess des Ausbildens zweiter Gräben (T2) durch Ausführen eines zweiten Ätzprozesses auf einigen der ersten Gräben (T1) kann durch Photolithographie und Ätzen mit einem photosensitiven Film durchgeführt werden und von einer detaillierten Beschreibung davon wird somit abgesehen.
  • Danach werden erste Gräben (T1) und zweite Gräben (T2) gefüllt, um dadurch eine erste Füllstruktur 210 mit der ersten Dicke und eine zweite Füllstruktur 220 mit der zweiten Dicke zu bilden. Um einen Effekt bei der Verwendung von mindestens zwei Arten von Füllstrukturen 200 zu zeigen, obwohl Füllstrukturen mit einer planaren Größe verwendet werden, werden die Füllstrukturen 200 mit unterschiedlichen Längsschnittflächen von einer dreidimensionalen Struktur her gesehen ausgebildet. Das bedeutet, falls die Bauteil-Struktur 100 eine STI-Struktur ist, wie in Beispiel – 2 veranschaulicht, werden erste Gräben (T1) mit einer flacheren Tiefe ausgebildet und zweite Gräben (T2) mit einer tieferen Tiefe werden gegenseitig in einer Gitterform ausgebildet, um Füllstrukturen zu bilden. Somit können die Oberflächenprofile eines Lückenfülloxids, das die Gräben T1 und T2 füllt, angepasst werden. Daher werden vollständig regelmäßige und sich wiederholende Füllstrukturen 210 und 220 gebildet. Somit ist es möglich, die Strukturabhängigkeit bei chemisch-mechanischer Polarisation (CMP) oder Grabenätzen zu beseitigen.
  • Wie in Beispiel – 3 gemäß den Ausführungsformen veranschaulicht, im Unterschied zu Ausführungsformen, die in Beispiel – 2 dargestellt sind, bei denen die Bauteil-Struktur eine STI-Struktur ist, kann die Bauteil-Struktur 300 eine Polystruktur sein, ist aber nicht darauf beschränkt. Zum Beispiel kann die Bauteil-Struktur 300 eine Metallstruktur sein. Die Polystruktur oder die Metallstruktur werden durch einen allgemeinen Prozess gebildet. Das heißt, eine Poly-Schicht oder eine Metallschicht werden auf und/oder über dem Substrat 50 durch Aufdampfung gebildet und dann mit einer Struktur versehen, wodurch die Bauteil-Struktur 300 erzeugt wird, d. h., die Polystruktur oder die Metallstruktur. Zu den Füllstrukturen 200 gehört eine dritte Füllstruktur 230, die an einer Seite der Bauteil-Struktur 300 mit einer dritten Höhe relativ zur obersten Oberfläche des Substrats 50 ausgebildet ist und eine vierte Füllstruktur 240, die mit einer vierten Höhe ausgebildet ist, die geringer ist als die dritte Höhe.
  • Gemäß den Ausführungsformen wird beim Bilden der Füllstrukturen 200 die dritte Füllstruktur 230 mit der dritten Höhe auf und/oder über dem Substrat 50 an einer Seite der Bauteil-Struktur 300 gebildet. Dann wird die vierte Füllstruktur 240 mit der vierten Höhe kleiner als die dritte Höhe auf und/oder über dem Substrat 50 ausgebildet. Wie oben beschrieben, werden die dritte Füllstruktur 230 und die vierte Füllstruktur 240 getrennt ausgebildet.
  • Alternativ wird beim Bilden der Füllstrukturen 200 eine Vielzahl von dritten Füllstrukturen 230 mit der dritten Höhe auf und/oder über dem Substrat 50 an einer Seite der Bauteil-Struktur 300 gebildet. Dann wird die vierte Füllstruktur 240 mit der vierten Höhe kleiner als die dritte Höhe auf und/oder über dem Substrat 50 durch zusätzliches Ätzen einiger dritter Füllstrukturen 230 gebildet. Zum Beispiel wird eine Materialschicht für dritte und vierte Füllstrukturen 230 und 240 auf und/oder über dem Substrat 50 durch Ablagerung ausgebildet, und dann werden dritte und vierte Füllstrukturen 230 und 240 durch Ätzen mit Hilfe einer allgemeinen Maske ausgebildet. Gemäß den Ausführungsformen können die Füllstrukturen, die in den Beispiel – 1 und 3 veranschaulicht sind, dieselbe planere Größe oder unterschiedliche planere Größen aufweisen.
  • Um einen Effekt bei Verwendung von mindestens zwei Arten von Füllstrukturen zu zeigen, obwohl Füllstrukturen in einer Größe verwendet werden, werden die Füllstrukturen gemäß den Ausführungsformen mit unterschiedlichen Längsschnittflächen von einer dreidimensionalen Struktur her gesehen ausgebildet. In dem Fall, in dem die Bauteil-Struktur 300 eine Metallstruktur oder eine Polystruktur ist, wie in Beispiel – 3 dargestellt, sind einige Strukturen 230 der Füllstrukturen 200 in einer großen Höhe ausgebildet, und der Rest 240 der Füllstruktur 200 ist in einer niedrigen Höhe ausgebildet. Somit können die Oberflächenprofile eines Intermetall-Dielektrikums (Inter Metal Dielectric, IMD), das an und/oder über den obersten Oberflächen der Füllstrukturen 230 und 240 aufgebracht ist, angepasst werden. Daher werden vollständig regel mäßige und sich wiederholende Füllstruktur 230 und 240 gebildet. Somit ist es möglich, die Strukturabhängigkeit bei nachfolgender chemisch-mechanischer Polarisation (CMP) des IMD zu beseitigen.
  • Im Halbleiterbauteil und dem Verfahren zum Herstellen desselben gemäß den Ausführungsformen, obwohl Füllstrukturen mit derselben planaren Größe verwendet werden, haben die Füllstrukturen von einer dreidimensionalen Struktur her gesehen unterschiedliche Längsschnittflächen, und somit ist ein Effekt der Verringerung eines Prozessdefekts, der durch eine Strukturabhängigkeit bei chemisch-mechanischer Polarisation (CMP) oder Ätzen verursacht wird, hervorragend.
  • Obwohl hier Ausführungen beschrieben wurden, sei bemerkt, dass zahlreiche weitere Abwandlungen und Ausführungen durch Fachleute entworfen werden können, welche unter Prinzip und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind verschiedene Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Umfangs der Offenbarung, der Zeichnungen und der beigefügten Ansprüche möglich. Zusätzlich zu Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen sind alternative Verwendungen gleichfalls für Fachleute ersichtlich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 10-2007-0090831 [0001]

Claims (20)

  1. Ein Halbleiterbauteil, aufweisend: eine Bauteil-Struktur, die angrenzend an ein Substrat ausgebildet ist; und eine Vielzahl an Füllstrukturen mit unterschiedlichen Längsschnittflächen, die an einer Seite der Bauteil-Struktur ausgebildet sind.
  2. Das Halbleiterbauteil gemäß Anspruch 1, wobei die Bauteil-Struktur eine Flach-Graben-Isolationsstruktur aufweist, die im Substrat ausgebildet ist, und die Vielzahl der Füllstrukturen eine erste Füllstruktur aufweist, die an einer Seite der Bauteil-Struktur mit einer ersten Dicke ausgebildet ist, und eine zweite Bauteil-Struktur, die mit einer zweiten Dicke größer als die erste Dicke ausgebildet ist.
  3. Das Halbleiterbauteil gemäß einem der Ansprüche 1 bis 2, wobei die Bauteil-Struktur eine Polystruktur aufweist, die auf dem Substrat ausgebildet ist, und die Vielzahl der Füllstrukturen eine erste Füllstruktur aufweist, die an einer Seite der Bauteil-Struktur mit einer ersten Höhe relativ zur obersten Oberfläche des Substrats ausgebildet ist, und eine zweite Füllstruktur, die mit einer zweiten Höhe geringer als die erste Höhe ausgebildet ist.
  4. Das Halbleiterbauteil gemäß einem der Ansprüche 1 bis 3, wobei die Bauteil-Struktur eine Metallstruktur aufweist, die auf dem Substrat ausgebildet ist, und die Vielzahl der Füllstrukturen eine erste Füllstruktur umfasst, die an einer Seite der Bauteil-Struktur in einer ersten Höhe relativ zur obersten Oberfläche des Substrats ausgebildet ist, und eine zweite Füllstruktur, die in einer zweiten Höhe geringer als die erste Höhe ausgebildet ist.
  5. Das Halbleiterbauteil gemäß einem der Ansprüche 1 bis 4, wobei die Vielzahl der Füllstrukturen dieselbe planare Größe haben.
  6. Das Halbleiterbauteil gemäß einem der Ansprüche 1 bis 5, wobei die Vielzahl der Füllstrukturen unterschiedliche planare Größen haben.
  7. Ein Verfahren zur Herstellung eines Halbleiterbauteils, aufweisend: Bilden einer Bauteil-Struktur angrenzend an ein Substrat; und dann Ausbilden einer Vielzahl an Füllstrukturen mit unterschiedlichen Längsschnittflächen an einer Seite der Bauteil-Struktur.
  8. Das Verfahren gemäß Anspruch 7, wobei die Bauteil-Struktur eine im Substrat gebildete Flach-Graben-Isolationsstruktur aufweist und das Ausbilden der Vielzahl an Füllstrukturen aufweist: Ausbilden erster Gräben mit einer ersten Tiefe an einer Seite der Bauteil-Struktur; und dann Ausbilden zweiter Gräben mit einer zweiten Tiefe größer als die erste Tiefe; und dann Ausbilden einer ersten Füllstruktur mit einer ersten Dicke durch Füllen der ersten Gräben und Ausbilden einer zweiten Füllstruktur mit einer zweiten Dicke größer als die erste Dicke durch Füllen der zweiten Gräben.
  9. Das Verfahren gemäß Anspruch 8, wobei die erste Füllstruktur und die zweite Füllstruktur gegenseitig in einer Gitterform angeordnet sind.
  10. Das Verfahren gemäß Anspruch 7, wobei die Bauteil-Struktur eine im Substrat gebildete Flach-Graben-Isolationsstruktur aufweist und das Ausbilden der Vielzahl an Füllstrukturen aufweist: Ausbilden von ersten Gräben mit einer ersten Tiefe an einer Seite der Bauteil-Struktur durch Durchführen eines ersten Ätzprozesses auf dem Substrat; und dann Ausbilden von zweiten Gräben mit einer zweiten Tiefe, die größer als die erste Tiefe ist, indem ein zweiter Ätzprozess bei einigen der ersten Gräben durchgeführt wird; und dann Ausbilden einer ersten Füllstruktur mit einer ersten Dicke durch Auffüllen der ersten Gräben, und Ausbilden einer zweiten Füllstruktur mit einer zweiten Dicke, die größer als die erste Dicke ist, indem die zweiten Gräben gefüllt werden.
  11. Das Verfahren gemäß Anspruch 10, wobei die erste Füllstruktur und die zweite Füllstruktur gegenseitig in einer Gitterform angeordnet sind.
  12. Das Verfahren gemäß Anspruch 7, wobei die Bauteil-Struktur eine auf dem Substrat gebildete Polystruktur aufweist und das Ausbilden der Vielzahl an Füllstrukturen aufweist: Ausbilden einer ersten Füllstruktur, die an einer Seite der Bauteilstruktur ausgebildet ist, mit einer ersten Höhe relativ zur obersten Oberfläche des Substrats; und dann Ausbilden einer zweiten Füllstruktur, die mit einer zweiten Höhe geringer als die erste Höhe ausgebildet ist.
  13. Das Verfahren gemäß Anspruch 12, wobei die erste Füllstruktur und die zweite Füllstruktur gegenseitig in einer Gitterform angeordnet sind.
  14. Das Verfahren gemäß Anspruch 7, wobei die Bauteil-Struktur eine auf dem Substrat gebildete Polystruktur aufweist und das Ausbilden der Vielzahl an Füllstrukturen aufweist: Ausbilden einer ersten Füllstruktur, die an einer Seite der Bauteilstruktur ausgebildet wird, in einer ersten Höhe relativ zur obersten Oberfläche des Substrats; und dann Ausbilden einer zweiten Füllstruktur, die in einer zweiten Höhe kleiner als die erste Höhe ausgebildet wird, indem ein Ätzprozess auf einigen der ersten Füllstrukturen durchgeführt wird.
  15. Das Verfahren gemäß Anspruch 7, wobei die Bauteil-Struktur eine auf dem Substrat gebildete Metallstruktur aufweist und das Ausbilden der Vielzahl an Füllstrukturen aufweist: Ausbilden einer ersten Füllstruktur, die an einer Seite der Bauteilstruktur ausgebildet wird, mit einer ersten Höhe relativ zur obersten Oberfläche des Substrats; und dann Ausbilden einer zweiten Füllstruktur, die mit einer zweiten Höhe geringer als die erste Höhe ausgebildet wird.
  16. Das Verfahren gemäß Anspruch 7, wobei die Bauteil-Struktur eine auf dem Substrat gebildete Metallstruktur aufweist und das Ausbilden der Vielzahl an Füllstrukturen aufweist: Ausbilden einer ersten Füllstruktur, die an einer Seite der Bauteilstruktur ausgebildet wird, mit einer ersten Höhe relativ zur obersten Oberfläche des Substrats; und dann Ausbilden einer zweiten Füllstruktur, die auf einer zweiten Höhe geringer als die erste Höhe ausgebildet wird, indem ein Ätzprozess bei einigen der ersten Füllstrukturen durchgeführt wird.
  17. Ein Verfahren, aufweisend: Ausbilden einer Flach-Graben-Isolationsstruktur in einem Substrat; und dann Ausbilden von ersten Gräben in dem Substrat an einer ersten Tiefe an einer Seite der Flach-Graben-Isolationsstruktur durch Durchführen eines ersten Ätzprozesses auf dem Substrat; und dann Ausbilden von zweiten Gräben in dem Substrat mit einer zweiten Tiefe, die größer als eine erste Tiefe ist, indem ein zweiter Ätzprozess bei einigen der ersten Gräben durchgeführt wird; und dann Ausbilden einer ersten Füllstruktur mit einer ersten Dicke durch Auffüllen der ersten Gräben; und dann Ausbilden einer zweiten Füllstruktur mit einer zweiten Dicke, die größer als die erste Dicke ist, indem die zweiten Gräben gefüllt werden.
  18. Das Verfahren gemäß Anspruch 17, wobei die Flach-Graben-Isolationsstruktur eine Polystruktur umfasst.
  19. Das Verfahren gemäß Anspruch 17, wobei die Flach-Graben-Isolationsstruktur eine Metallstruktur umfasst.
  20. Das Verfahren gemäß Anspruch 17, wobei die erste Füllstruktur und die zweite Füllstruktur gegenseitig in einer Gitterform angeordnet sind.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8730473B2 (en) * 2010-09-28 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple edge enabled patterning
CN102969269A (zh) * 2011-08-31 2013-03-13 上海华力微电子有限公司 半导体器件及其制作方法
US8697537B2 (en) * 2012-02-01 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning for a semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070090831A (ko) 2006-03-02 2007-09-06 스미토모 덴소 가부시키가이샤 레버 타입 커넥터 및 커넥터 조립체

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04283932A (ja) * 1991-03-13 1992-10-08 Fujitsu Ltd 半導体装置およびその製造方法
JP3006425B2 (ja) * 1994-09-09 2000-02-07 日本電気株式会社 半導体装置及びその製造方法
TW341721B (en) * 1996-03-14 1998-10-01 Matsushita Electric Ind Co Ltd Formation of flat pattern, flat pattern forming apparatus, and semiconductor integrated circuit device
JPH11330223A (ja) * 1998-05-15 1999-11-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2000349145A (ja) * 1999-04-02 2000-12-15 Oki Electric Ind Co Ltd 半導体装置
JP2002198419A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法、半導体装置の設計方法
EP1315200B1 (de) * 2001-11-26 2008-07-09 Interuniversitair Microelektronica Centrum Vzw Herstellungsverfahren für CMOS-Halbleiter-Bauelemente mit wählbaren Gatedicken
JP3536104B2 (ja) * 2002-04-26 2004-06-07 沖電気工業株式会社 半導体装置の製造方法
JP2004153015A (ja) 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
US6913990B2 (en) 2003-07-28 2005-07-05 Infineon Technologies Ag Method of forming isolation dummy fill structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070090831A (ko) 2006-03-02 2007-09-06 스미토모 덴소 가부시키가이샤 레버 타입 커넥터 및 커넥터 조립체

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