DE102005057553A1

DE102005057553A1 - Nicht volatiles Speicherbauelement und Verfahren zur Verhinderung eines Heisse-Elektronen-Programmier-Störungsphänomens

Info

Publication number: DE102005057553A1
Application number: DE102005057553A
Authority: DE
Inventors: Seok Jin Joo
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-04-11
Filing date: 2005-11-30
Publication date: 2006-10-12
Also published as: JP2006294205A; JP2011238348A; US20060227613A1; US7596019B2; CN100511483C; TWI303429B; JP2011204357A; KR100680462B1; KR20060107697A; US7304894B2; US20080055981A1; TW200636725A; CN1848297A; US20080055982A1; US7428166B2

Abstract

Ein Verfahren zum Verhindern einer Erzeugung einer Programmierstörung, verursacht durch heiße Elektronen, in einen NAND-Flash-Speicherbauelement. Eine Kanalverstärkungsstörungsverhinderungsspannung niedriger als eine Programmierverhinderungsspannung, angelegt an andere Wortleitungen, wird an Randwortleitungen angelegt, die mit Speicherzellen gekoppelt ist, die am nächsten zu den Auswahltransistoren liegen. Als ein Ergebnis wird ein elektrisches Feld zwischen den Speicherzellen, gekoppelt mit den Randwortleitungen, und den Auswahltransistoren geschwächt, und die Energie der heißen Elektronen wird reduziert.

Description

HINTERGRUND
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf ein nicht volatiles Speicherbauelement und auf ein Verfahren zur Verhinderung eines Heiße-Elektronen-Programmierstörungsphänomens, und weiter insbesondere auf ein Verfahren zum Verhindern einer Erzeugung einer Programmierstörung, verursacht durch heiße Elektronen in einem NAND-Flash-Speicherbauelement.

Es besteht eine erhöhte Nachfrage für Halbleiterspeicherbauelemente, welche elektrisch programmiert und gelöscht werden können, ohne eine Auffrischfunktion eines nochmaligen Schreibens von Daten mit einem vorbestimmten Zyklus. Der Begriff "Programmier" bezieht sich auf eine Operation eines Schreibens von Daten in Speicherzellen.

Um das Niveau einer Integration von Speicherbauelementen zu erhöhen, wurde ein NAND-Flash-Speicherbauelement entwickelt, in welchem eine Mehrzahl von Speicherzellen in Serie verbunden ist (d.h. eine Struktur, in welcher benachbarte Zellen Drain oder Source teilen), um eine Kette zu bilden. Das NAND-Flash-Speicherbauelement ist ein Speicherbauelement, welches Information sequenziell liest, anders als ein NOR-Flash-Speicherbauelement.

1 ist ein Schaltungsdiagramm eines herkömmlichen NAND-FIash-Speicherbauelements. 2 ist eine Tabelle, die eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 1 darstellt.

Gemäß 1 und 2 wird eine ausgewählte Bitleitung BLo mit der Erdspannung (0V) versorgt, eine nicht ausgewählte Bitleitung BLe mit der Energieversorgungsspannung (VCC) versorgt, eine Drain-Auswahlleitung DSL mit der Energieversorgungsspannung (VCC) versorgt, eine Source-Auswahlleitung SSL mit der Erdspannung (0V) versorgt, eine Wortleitung WL2 mit einer Programmierspannung (Vpgm) von etwa 16 bis 19 V versorgt, und die verbleibenden Wortleitungen WL0, WL1, WL3 bis WL31 werden mit einer Durchlassspannung versorgt, d.h. einer programmierverhindernden Spannung (Vpass) von 8 V bis 10 V. Wenn die zuvor erwähnte Programmierspannungsbedingung erfüllt ist, werden Daten in einer Speicherzelle MC2' programmiert.

Das NAND-Flash-Speicherbauelement gemäß 1 weist zwei Arten von Störungsmoden in einer Programmieroperation auf. Ein Modus ist der Vpass-Störungsmodus und der andere Modus ist der Vpgm-Störungsmodus.

Im Vpass-Störungsmodus werden Speicherzellen MC0', MC1', MC3' bis MC31' gestört. Diese Speicherzellen existieren in der gleichen Kette 12, wie die Speicherzelle MC2', die zu programmieren ist. Der Begriff "Vpass Störung" bezieht sich auf ein Phänomen, in welchem die Speicherzellen MC0', MC1', MC3' bis MC31' unter der Bedingung programmiert werden, bei welcher eine Spannung jeder der Wortleitungen WL0 bis WL1 und WL3 bis WL31 10V ist, und eine Kanalspannung jeder der Speicherzellen MC0', MC1', MC3' bis MC31' 0 V beträgt.

Im Vpgm-Störungsmodus wird die Speicherzelle MC2 gestört. Diese Speicherzelle existiert in der gleichen Wortleitung WL2 wie die Speicherzelle MC2', die zu programmieren ist. Der Begriff "Vpgm Störung" bezieht sich auf ein Phänomen, in welchem die Speicherzelle MC2 unter der Bedingung programmiert wird, bei welcher eine Spannung der Wortleitung WL2 18V beträgt und eine Kanalspannung der Speicherzelle MC2 8V beträgt.

Die Kanalspannung der Speicherzellen MC0 bis MC31, verbunden mit der nicht ausgewählten Bitleitung BLe, welcher die Energieversorgungsspannung (VCC) zugeführt wird, ist überall auf 8 V verstärkt. Dies liegt daran, dass die nicht ausgewählte Bitleitung BLe mit der Energieversorgungsspannung (VCC) versorgt wird, im Unterschied zu der ausgewählten Bitleitung BLo.

Ein Grund, warum der Kanal auf 8 V verstärkt ist, wird unten mit Bezug auf die 3 beschrieben.

Wenn die nicht ausgewählte Bitleitung BLe mit der Energieversorgungsspannung (VCC) versorgt wird und ein Drain-Auswahltransistor DST eingeschaltet wird, dann wird eine Spannung in Richtung auf die Kanäle der Speicherzellen MC0 bis MC31 bis zu (Vcc – Vt) (wobei Vt die Threshold-Spannung von DST ist) verschoben, so dass der Kanal der Speicherzellen MC0 bis MC31 anfänglich mit (Vcc – Vt) geladen wird. Der Drain-Auswahltransistor DST wird dann ohne Bildung eines Kanals ausgeschaltet.

Zwischen dem Kanal der Speicherzellen MC0 bis MC31 und einem Steuer-Gate CG existieren Tunneloxidschichtkapazität (Cox) und Oxidnitridoxid-(ONO)-Kapazität (Cono). Zwischen dem Kanal und einem Volumen (einem Substrat Si-Sub) existiert eine Verarmungskapazität (Cch). Somit werden die Kanäle Vch0 bis Vch31 erhöht, um zu der Kopplung von drei Arten von Kapazitäten (Cono, Cox, und Cch) zu passen, etwa 8 V entsprechend.

Die programmierunterbundenen Zellen MC0 bis MC31, die mit der nicht selektierten Bitleitung BLe verbunden sind, welcher die Energieversorgungsspannung (Vcc) zugeführt wird, werden nicht programmiert.

Vpass Störung und Vpgm Störung sind Faktoren, die einen signifikanten Einfluss auf die Ausbeute an NAND-Flash-Speicherprodukten haben.

Es treten jedoch zusätzliche Störungsphänomene, wie etwa Kanalverstärkungsstörung und Heiße-Elektronen-Programmierstörung auf, wenn die Größe von Speicherzellen auf 100 nm oder weniger reduziert wird. Der Begriff "Kanalverstärkungsstörung" bezieht sich auf ein Phänomen, bei welchem Daten in unerwünschte Speicherzellen MC0 und MC31 durch heiße Elektronen programmiert werden, welche erzeugt werden, wenn die Kanäle Vch0 bis Vch31 der Speicherzellen MC0 bis MC31 verstärkt werden.

Das Kanalverstärkungsstörungsphänomen durch diese heiße Elektronen wird typischerweise nur in den Speicherzellen MC0, MC31 erzeugt, die mit den Randwortleitungen WL0, WL31 innerhalb der nicht ausgewählten Kette 11 gemäß 3 verbunden sind. Von diesen wird das Kanalverstärkungsstörungsphänomen in der Speicherzelle MC0 erzeugt, die mit den meisten der Wortleitung WL0 verbunden ist.

Das Kanalverstärkungsstörungsphänomen durch heiße Elektronen wird unten mit Bezug auf die 3 detaillierter beschrieben.

Ein Kanal Vchs eines Source-Auswahltransistors SST ist auf einer Spannung von etwa 0 V durch seine Gate-Spannung (0V) fixiert. Ein Kanal Vchd eines Drain-Auswahltransistors DST ist auf eine Spannung von etwa 1 V durch seine Gate-Spannung (VCC) fixiert. Die Kanäle Vch0, Vch31 der Speicherzellen MC0, MC31 werden jedoch auf etwa 8 V verstärkt, wie oben beschrieben.

Ein elektrisches Feld einer starken lateralen Richtung (ein elektrisches Feld aufgrund einer Spannungsdifferenz zwischen der Kanalspannung von 0 V des SST und der Kanalspannung von 8 V der MC0) existiert zwischen dem Source-Auswahltransistor SST und der Speicherzelle MC0. Ein elektrisches Feld einer starken lateralen Richtung (ein elektrisches Feld aufgrund einer Spannungsdifferenz zwischen der Kanalspannung von 1 V des DST und der Kanalspannung von 8 V der MC31) existiert auch zwischen dem Drain-Auswahltransistor DST und der Speicherzelle MC31).

Ein Grund, warum das Kanalverstärkungsstörungsphänomen durch die heißen Elektronen im Allgemeinen in den Speicherzellen MC0, die mit der Wortleitung WL0 verbunden sind, ist der, dass eine Spannungsdifferenz zwischen der Kanalspannung (Vchs) von 0 V des Source-Auswahltransistors SST und der Kanalspannung (Vch0) von 8 V der Speicherzelle MC0 größer ist als eine Spannungsdifferenz zwischen der Kanalspannung (Vchd) von 1 V des Drain-Auswahltransistors DST und der Kanalspannung (Vch31) von 8 V der Speicherzelle MC31.

Zusätzlich wird ein Strom von Elektronen und Löchern (e-h-Paar) an der Grenzfläche zwischen einer Gate-Oxidschicht des Source-Auswahltransistors SST und einem Siliziumsubstrat Si-Sub erzeugt. Die Löcher existieren in Richtung auf das Siliziumsubstrat Si-Sub und die Elektronen bewegen sich in Richtung auf die Speicherzelle MC0 entlang der Oberfläche des Siliziumsubstrats Si-Sub. Das gleiche Phänomen, wie jenes, welches oben beschrieben ist, wird auch an der Grenzfläche zwischen der Gate-Oxidschicht des Source-Auswahltransistors SST und dem Siliziumsubstrat Si-Sub erzeugt.

Wenn die Elektronen durch das starke elektrische Feld der lateralen Richtung, wie oben beschrieben, hindurchtreten, werden die Elektronen zu heißen Elektronen. Wenn diese heißen Elektronen um die Speicherzellen MC0, MC31 herum gestreut werden, dann werden die heißen Elektronen in ein Floating Gate FG der Speicherzellen MC0, MC31 so eingeführt, dass die Daten in die programmierunterdrückten Zellen MC0, MC31 programmiert werden.

Je kleiner die Größe der Speicherzellen, desto größer ist das elektrische Feld der lateralen Richtung (da der Abstand zwischen MC0 und SST oder MC31 und DST verkleinert wird). Daher ist das Kanalsverstärkungsstörungsphänomen durch heiße Elektronen umso schwer wiegender, je kleiner die Größe der Speicherzellen ist.

Darüber hinaus verwendet ein Multi-Niveau-Zellen-(MLC)-Flash-Speicherbauelement eine hohe Programmierspannung (Vpgm) und eine hohe programmierunterdrückende Spannung (Vpass). Daher weist das MLC, um die Threshold-Spannungsverteilung des MLC sehr klein zu halten, Programmierpulse auf, die sechsmal größer sind als die einer Ein-Niveau-Zelle (SLC). Dies verursacht, dass die MLC eine schwer wiegendere Kanalverstärkungsstörung durch die zuvor erwähnten heißen Elektronen aufweist.

4 ist eine Ansicht, die zeigt, dass die Kanalverstärkungsstörung durch heiße Elektronen in den Speicherzellen MC0, MC31, die mit den Randwortleitungen WL0, WL31 verbunden sind, aufgetreten ist.

In 4 zeigen Abschnitte, die durch schwarze Linien dargestellt sind, Fehlerbits an.

5 ist ein Graph, welcher die Relation zwischen einer Threshold-Spannung (Vt) der Zellen MC0, MC31 (Zellen, in denen eine Kanalverstärkungsstörung durch heiße Elektronen erzeugt wird) und der Programmierverhinderungsspannung (Vpass) darstellt.

Aus den 4 und 5 kann erkannt werden, dass die Speicherzellen MC0, MC31, die mit den Randwortleitungen WL0, WL31 verbunden sind, eine Eigenschaft aufweisen, die ziemlich unterschiedlich von der der Speicherzellen MC31 bis MC30 ist, die mit anderen Wortleitungen WL1 bis WL30 verbunden sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Ausführungsformen der vorliegenden Erfindung verhindern eine Programmierstörung durch heiße Elektronen, was zu einem schwächeren elektrischen Feld zwischen Speicherzellen, die mit Randwortleitungen verbunden sind, und einem Auswahltransistor führt.

Gemäß einer Ausführungsform der vorliegenden Erfindung schließt ein Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements Verstärkungskanäle einer ersten Gruppe von Speicherzellen auf eine erste Spannung ein. Diese erste Gruppe von Speicherzellen ist mit einer ersten und einer N^ten Wortleitung von N (wobei N eine positive ganze Zahl ist) Wortleitungen von Speicherzellen verbunden, die in Serie zwischen einem ersten Auswahltransistor, gekoppelt an Bitleitungen, und einem zweiten Auswahltransistor verbunden sind. Der zweite Auswahltransistor ist mit einer gemeinsamen Source-Leitung und einer Bitleitung verbunden. Das Verfahren schließt weiterhin Verstärkungskanäle einer zweiten Gruppe von Speicherzellen auf eine zweite Spannung ein, wobei die zweite Gruppe von Speicherzellen mit den verbleibenden Wortleitungen außer der ersten und der N^ten Wortleitung verbunden ist. Die zweite Gruppe von Speicherzellen ist auch mit einer Pro grammierwortleitung und nicht ausgewählten Bitleitungen gekoppelt. Bei dieser Ausführungsform ist die erste Spannung niedriger als die zweite Spannung.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung schließt ein Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements Verstärkungskanäle einer ersten Gruppe von Speicherzellen auf eine erste Spannung ein. Diese Gruppe von Speicherzellen ist mit einer ersten und einer N^ten Wortleitung von N (wobei N eine positive ganze Zahl ist) Wortleitungen von Speicherzellen verbunden, die in Serie zwischen einem ersten Auswahltransistor, gekoppelt an Bitleitungen, und einen zweiten Auswahltransistor verbunden sind. Der zweite Auswahltransistor ist an eine gemeinsame Source-Leitung und eine Bitleitung gekoppelt. Das Verfahren schließt weiterhin Verstärkungskanäle einer zweiten Gruppe von Speicherzellen auf eine zweite Spannung ein, welche mit der zweiten und der (N-1)^ten Wortleitung verbunden sind, die am nächsten zu der ersten und der N^ten Wortleitung und den nicht ausgewählten Bitleitungen liegen. Das Verfahren schließt weiterhin Verstärkungskanäle einer dritten Gruppe von Speicherzellen auf eine dritte Spannung ein, wobei die dritte Gruppe von Speicherzellen mit den verbleibenden Wortleitungen außer der ersten und der N^ten Randwortleitung, der zweiten und der (N-1)^ten Wortleitung verbunden sind. Die dritte Gruppe von Speicherzellen ist auch mit einer Programmierwortleitung und den nicht ausgewählten Bitleitungen gekoppelt. In dieser Ausführungsform ist die erste Spannung niedriger als die zweite Spannung und die zweite Spannung niedriger als die dritte Spannung.

Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung schließt ein Verfahren zum Verhindern von Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements ein Anlegen einer Programmierspannung an eine der N Wortleitungen der Speicherzellen ein. Diese Speicherzellen sind in Serie zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor verbunden sind, wobei der zweite Auswahltransistor an eine gemeinsame Source-Leitung gekoppelt ist. Das Verfahren schließt weiterhin ein Anlegen einer Kanalverstärkungsstörungsverhinderungsspannung an die erste und die N^te Randwortleitung ein; und ein Anlegen einer programmierverhindernden Spannung an die verbleibenden Wortleitungen. In dieser Aus führungsform ist die Kanalverstärkungsstörungsverhinderungsspannung niedriger als die Programmierverhinderungsspannung.

Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung schließt ein Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements ein Anlegen einer Programmierspannung an eine von N (wobei N eine positive ganze Zahl ist) Wortleitungen von Speicherzellen ein, welche in Serie zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor verbunden sind, wobei der zweite Auswahltransistor an eine gemeinsame Source-Leitung gekoppelt ist. Das Verfahren schließt weiterhin ein Anlegen einer ersten Kanalverstärkungsstörungsunterdrückungsspannung an die erste und die N^te Randwortleitung ein; ein Anlegen einer zweiten Kanalverstärkungsstörungsunterdrückungsspannung an die zweite und die (N-1)^te Wortleitung ein; und ein Anlegen einer Programmierverhinderungsspannung an die verbleibenden Wortleitungen. In dieser Ausführungsform ist die erste Kanalverstärkungsstörungsverhinderungsspannung niedriger als die zweite Kanalverstärkungsstörungsverhinderungsspannung und die zweite Kanalverstärkungsstörungsverhinderungsspannung ist niedriger als die Programmierverhinderungsspannung.

Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung schließt ein nicht volatiles Speicherbauelement eine Speicherzellenanordnung einschließlich Speicherzellen in einer Region von Wortleitungen und Bitleitungen ein, die einander schneiden, wobei die Speicherzellenanordnung in Serie zwischen einem ersten Auswahltransistor verbunden ist, in welchem die Speicherzellen jeweils an die Bitleitungen gekoppelt sind, und einen zweiten Auswahltransistor, gekoppelt an eine gemeinsame Source-Leitung; eine Pumpschaltung, die eine Programmierspannung und eine Programmierunterdrückungsspannung erzeugt; und eine Spannungsteilungseinheit, die die programmierverhindernde Spannung, die von der Pumpschaltung ausgegeben wird, teilt, eine Kanalverstärkungsstörungsunterdrückungsspannung erzeugend, die niedriger ist als die Programmierverhinderungsspannung. Die Spannungsteilungseinheit legt die erzeugte Kanalverstärkungsstörungsverhinderungsspannung an die erste und die N^te Wortleitung auch an.

KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltungsdiagramm eines herkömmlichen NAND-FIash-Speicherbauelements;
2 ist eine Tabelle, die eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 1 darstellt;
3 ist ein Querschnitt des NAND-Flash-Speicherbauelements gemäß 1;
4 ist eine Ansicht, die die Fehlerbits zeigt, die durch die durch heiße Elektronen in 1 erzeugte Kanalverstärkungsstörung erzeugt werden;
5 ist ein Graph, welcher die Beziehung zwischen der Programmierverhinderungsspannung (Vpass) und der Threshold-Spannung (Vt) der Zellen in Programmierstörung durch heiße Elektronen darstellt;
6 ist ein Schaltungsdiagramm eines NAND-FIash-Speicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung;
7 ist eine Tabelle, die eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 6 darstellt;
8 ist ein Querschnitt einer nicht ausgewählten Kette gemäß 6;
9 ist ein detaillierter Querschnitt einer Speicherzelle, verbunden mit den Auswahltransistoren und der Randwortleitung gemäß 8;
10 ist ein Schaltungsdiagramm eines NAND-FIash-Speicherbauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung;
11 ist eine Tabelle, die eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 10 darstellt;
12 ist ein Querschnitt einer durch eine nicht ausgewählte Kette gemäß 10;
13 ist ein Schaltungsdiagramm eines NAND-FIash-Speicherbauelements gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung;
14 ist eine Tabelle, die eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 13 darstellt;
15 ist ein Querschnitt der nicht ausgewählten Kette gemäß 13; und
16 ist ein Graph, welcher die Beziehung zwischen der Kanalverstärkungsstörungsunterdrückungsspannung (Vcbd) und der Threshold-Spannung (Vt) einer Zelle darstellt, in welcher eine Programmierstörung durch heiße Elektronen verhindert wird.
DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die begleitenden Zeichnungen beschrieben. Diese Ausführungsformen werden so zur Verfügung gestellt, dass der Durchschnittsfachmann der Technik die vorliegende Erfindung verstehen kann. Es sollte anerkannt werden, dass die Ausführungsformen der vorliegenden Erfindung auf verschiedene Weisen modifiziert werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen.
6 ist ein Schaltungsdiagramm eines NAND-FIash-Speicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 7 ist eine Tabelle, die eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 6 darstellt.
Gemäß 6 schließt das NAND-Flash-Speicherbauelement eine Vpgm-Pumpe 110, eine Vpass-Pumpe 120, Schaltungseinheiten 130, 140, einen Spannungsteiler 150 und eine Speicherzellenanordnung 160 ein.
Eine Speicherzellenanordnung 160 schließt Speicherzellen MC, einen Source-Auswahltransistor SST und einen Drain-Auswahltransistor DST ein. Bitleitungen BLe, BLo, jeweils als Drains für die Speicherzellenanordnung 160 wirkend, sind mit dem Drain-Auswahltransistor DST zum Auswählen einer Drain-Auswahlleitung DSL gekoppelt. Eine gemeinsame Source-Leitung CSL, als die Source für die Speicherzellenanordnung 160 wirkend, ist mit dem Source-Auswahltransistor SST zum Auswählen einer Source-Auswahlleitung SSL gekoppelt. In einer Ausführungsform der vorliegenden Erfindung kann die Anzahl von Speicherzellen MC, welche in Serie zwischen dem Drain-Auswahltransistor DST und dem Source-Auswahltransistor SST verbunden sind, 16, 32 oder 64 sein, abhängig von dem Bauelement und der Dichte. Obwohl zwei Ketten 161, 162, die 32 Speicherzellen für jede Kette darstellen, in 6 dargestellt sind, kann die Anzahl der Ketten variieren. Jede Speicherzelle (z.B. MC1) wird durch eine Wortleitung (z.B. WL1) gesteuert und bildet eine Seite. In 6 sind 32 Seiten dargestellt.
Die Vpgm-Pumpe 110 erzeugt eine Programmierspannung (Vpgm) und die Vpass-Pumpe 120 erzeugt eine Programmierverhinderungsspannung (Vpass).
Die Vpass-Schaltungseinheit 130 schließt die gleiche Anzahl von Schaltungselementen SW0 bis SW31 ein, wie jene der Wortleitungen und legt die Programmierverhinderungsspannung (Vpass) an Wortleitungen an, die nicht programmiert sind. Die Vpgm-Schaltungseinheit 140 schließt auch die gleiche Anzahl von Schaltungselementen SW0 bis SW31 ein, wie die der Wortleitungen und legt die Programmierspannung (Vpgm) an eine Wortleitung an, die zu programmieren ist.
Darüber hinaus werden, um die Programmierspannung (Vpgm) an eine ausgewählte Wortleitung während der Programmieroperation anzulegen, die Schaltungselemente SW0 bis SW31 der Vpgm-Schaltungseinheit 140 einge schaltet, und es werden die Schaltungselemente SW0 bis SW31 der Vpass-Schaltungseinheit 130 abgeschaltet. Um die Programmierverhinderungsspannung (Vpass) an die nicht ausgewählten Wortleitungen anzulegen, werden die Schaltungselemente SW0 bis SW31 der Vpgm-Schaltungseinheit 140 abgeschaltet, und es werden die Schaltungselemente SW0 bis SW31 der Vpass-Schaltungseinheit 130 eingeschaltet.
Der Spannungsteiler 150 schließt zwei Spannungsteiler, VD1 und VD2, ein. Die Spannungsteiler VD1, VD2 teilen die Programmierverhinderungsspannung (Vpass), welche durch die Vpass-Schaltungselemente SW0, SW31 empfangen wird, eine Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) erzeugend. Die erzeugte Kanalsverstärkungsstörungsverhinderungsspannung (Vcbd) wird an Randwortleitungen WL0 und WL31 angelegt.
In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung werden Spannungsteiler VD1, VD2 nur in den Vpass-Schaltungselementen SW0, SW31 (d.h. nur in globalen Wortleitungen) installiert. In diesem Fall beeinflussen diese Spannungsteiler VD1, VD2 selten die Chipgröße. Die Spannungsteiler VD1, VD2 können unter Verwendung verschiedener Dioden oder verschiedener Widerstände ohne Implementieren einer komplizierten Logik gebildet werden. Eine detaillierte Beschreibung derselben wird weggelassen.
Eine Programmierspannungsbedingung wird unten mit Bezug auf die 6 und 7 beschrieben.
In dem Fall beispielsweise, in dem Daten in die Speicherzelle MC2' programmiert werden, wird die ungerade Bitleitung BLo mit einer Erdspannung (0V) versorgt, die gerade Bitleitung BLe mit einer Energieversorgungsspannung (VCC) versorgt, die Drain-Auswahlleitung DSL mit der Energieversorgungsspannung (VCC) versorgt, die Source-Auswahlleitung SSL mit der Erdspannung (0V) versorgt, die Wortleitung WL2 mit einer Programmierspannung (Vpgm) von etwa 16 bis 20 V versorgt, die Randwortleitungen WL0, WL31 mit einer Kanalverstärkungsstörungsunterdrückungsspannung (Vcbd) von 4 bis 9 V oder 4 bis 7 V versorgt, und die verbleibenden Wortleitungen WL1; WL3 bis WL30 mit einer Pro grammierverhinderungsspannung (Vpass) von 8 V bis 10 V, wie in den 6 und 7 dargestellt, versorgt.
In einem weiteren Beispiel, in dem Fall, in dem Daten in die Speicherzellen MC0' programmiert werden, wird die Wortleitung WL0 mit der Programmierspannung (Vpgm) von etwa 16 bis 20 V, die Randwortleitung WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) von 4 bis 9 V oder 4 bis 7 V versorgt, und die verbleibenden Wortleitungen WL1 bis WL30 werden mit der Programmierverhinderungsspannung (Vpass) von 8 V bis 10 V versorgt, wie in 7 dargestellt ist. In dem Fall, in dem Daten in die Speicherzelle MC31' programmiert werden, wird die Wortleitung WL31 mit der Programmierspannung (Vpgm) von etwa 16 bis 20 V versorgt, die Randwortleitung WL0 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) von 4 bis 9 V oder 4 bis 7 V versorgt, und die verbleibenden Wortleitungen WL1 bis WL30 werden mit der Programmierverhinderungsspannung (Vpass) von 8 V bis 10 V versorgt, wie in 7 dargestellt ist.
8 ist ein Querschnitt einer Kette 161 gemäß 6. 9 ist ein Querschnitt des Source-Auswahltransistors SST und der Speicherzelle MC0, oder ein detaillierter Querschnitt des Drain-Auswahltransistors DST und der Speicherzelle MC31 der 8.
Ein Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung wird unten mit Bezug auf die 8 und 9 im Detail beschrieben. In Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung wird eine Heiße-Elektronen-Programmierstörung nur in der mit einer nicht ausgewählten Bitleitung BLe verbundenen Zellenkette 161 erzeugt.
Gemäß 8 wird eine zu programmierende (z.B. WL2) Wortleitung mit der Programmierspannung (Vpgm) von 16 V bis 29 V versorgt, werden Randwortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) von 4 bis 9 V (oder 4 bis 7 V) versorgt, und werden die verbleibenden Wortleitungen WL1, WL3 bis WL30 mit der Programmierverhinderungsspannung (Vpass) von 8 V bis 10 V versorgt.
Wenn die Wortleitung WL2 beispielsweise zu programmieren ist, wird die Wortleitung WL2 mit der Programmierspannung (Vpgm) von 18 V, die verbleibenden Wortleitungen WL1, WL3 bis WL30 mit der Programmierverhinderungsspannung (Vpass) von 10 V und die Randwortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) von 4 bis 9 V versorgt. In einer weiteren Ausführungsform der vorliegenden Erfindung werden die Randwortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) von 4 bis 7 V versorgt, wenn die Wortleitungen WL1, WL2 bis WL30 mit der Programmierverhinderungsspannung (Vpass) von 8 V versorgt werden.
Die Spannungsbedingung gemäß 8 führt zu einem reduzierten elektrischen Feld zwischen einem Source-Auswahltransistor SST und der Speicherzelle MC0 und einem reduzierten elektrischen Feld zwischen dem Drain-Auswahltransistor DST und der Speicherzelle MC31.
In 8 ist der Kanal Vchs des Source-Auswahltransistors SST auf ungefähr die Erdspannung (0V) durch seine Gate-Spannung (0V) fixiert. Der Kanal Vchd des Drain-Auswahltransistors DST weist eine Spannung von etwa 1 V durch die Gate-Spannung (VCC) auf. Der Kanal Vch0 der Speicherzelle MC0 und der Kanal Vch31 der Speicherzelle M31 werden auf etwa 5 bis 6 V verstärkt. Zuvor wird der Kanal Vch0 mit einer Spannung von 4 bis 9 V durch die Randwortleitung WL0 versorgt, und der Kanal Vch31 der Speicherzelle M31 wird mit einer Spannung von 4 bis 9 V durch die Randwortleitung WL31 versorgt. Zusätzlich werden die Kanäle Vch1, Vch3 bis Vch30 der Speicherzellen MC1, MC3 bis MC30 auf etwa 8 V verstärkt. Diese Speicherzellen werden zuvor mit einer Spannung von 8 bis 10 V durch die Wortleitungen WL1, WL3 bis WL30 jeweils versorgt. In dieser Ausführungsform werden die Kanäle Vch0, Vch31 der Speicherzellen MC0, MC31 auf etwa 5 bis 6 V verstärkt. Die vorliegende Erfindung ist jedoch nicht auf diesen Spannungsbereich beschränkt. In einer anderen Ausführungsform können die Kanäle Vch0, Vch31 der Speicherzellen MC0, MC31 auf etwa 8 V oder weniger verstärkt werden.
Ein elektrisches Feld einer lateralen Richtung (ein elektrisches Feld aufgrund einer Spannungsdifferenz zwischen der Kanalspannung 0V von SST und der Kanalspannung von 5 bis 6 V von MC0) existiert zwischen dem Source-Auswahltransistor SST und der Speicherzelle MC0, wie in 9 dargestellt ist. Ein elektrisches Feld einer lateralen Richtung (ein elektrisches Feld aufgrund einer Spannungsdifferenz zwischen der Kanalspannung 1V von DST und der Kanalspannung 5 bis 6V von MC31) existiert auch zwischen dem Drain-Auswahltransistor DST und der Speicherzelle MC31, wie in 9 dargestellt ist. In diesem Fall wird das elektrische Feld der lateralen Richtung in 9 schwächer als das elektrische Feld der lateralen Richtung, da die Spannung von 4 bis 9 V an die Randwortleitungen WL0, WL31 angelegt wird.
An der Grenzfläche zwischen einer Gate-Oxidschicht des Source-Auswahltransistors SST und einem Siliziumsubstrat Si-Sub und zwischen einer Gate-Oxidschicht des Drain-Auswahltransistors DST und des Siliziumsubstrats Si-Sub wird ein Strom aus Elektronenlochpaaren (e-h-Paar) oder der Leckstrom durch ein Gate-induziertes Drain-Leck (GIDL) erzeugt. Die erzeugten Löcher verlassen das Siliziumsubstrat Si-Sub und es werden Elektronen in Richtung auf die Speicherzellen MC0 oder MC31 entlang der Oberfläche des Siliziumsubstrats Si-Sub bewegt.
Wenn die Elektronen durch das elektrische Feld (das elektrische Feld wird schwach, da eine Spannungsdifferenz reduziert wird) der lateralen Richtung hindurchtreten, werden die Elektronen zu heißen Elektronen mit schwächerer Energie. Heiße Elektronen, die eine schwache Energie aufweisen, treten nicht in ein Floating Gate FG der Speicherzellen MC0, MC31 ein, obwohl die heißen Elektronen um die Speicherzellen MC0, MC31 herum streuen. Dies liegt daran, dass diese heiße Elektronen eine schwache Energie aufweisen und nicht in der Lage sind, sich in einer longitudinalen Richtung zu bewegen. Aus diesem Grund wird eine Heiße-Elektronen-Programmierstörung in den programmierunterdrückten Zellen MC0, MC31 nicht erzeugt.
10 zeigt ein NAND-Flash-Speicherbauelement zur Verhinderung von Heißer-Elektronen-Programmierstörung gemäß einer Ausführungsform der vorliegenden Erfindung. 11 zeigt eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 10.
Gemäß 10 schließt das NAND-Flash-Speicherbauelement eine Vpgm-Pumpe 110, eine Vpass-Pumpe 120, Schaltungseinheiten 130, 140, einen Spannungsteiler 150 und eine Speicherzellenanordnung 160 ein.
Das NAND-Flash-Speicherbauelement gemäß 10 unterscheidet sich von dem der 6 darin, dass der Spannungsteiler 150 der 6 zwei Spannungsteiler aufweist, während der Spannungsteiler 150 der 10 vier Spannungsteiler VD1, VD1', VD2 und VD2' aufweist. In 10 teilen die beiden Spannungsteiler VD1, VD1' eine Programmierverhinderungsspannung (Vpass), um eine Kanalverstärkungsstörungsverhinderungsspannung (Vcbd1) zu erzeugen. Die beiden Spannungsteiler VD2, VD2' teilen die Programmierverhinderungsspannung (Vpass), um eine Kanalverstärkungsstörungsverhinderungsspannung (Vcbd2) zu erzeugen.
Die Programmierspannungsbedingung der 11 unterscheidet sich von der der 7, in welcher eine Spannung an die Wortleitungen angelegt wird, welche nicht programmiert werden, um eine Heiße-Elektronen-Programmierstörung zu verhindern. In 7 werden die Wortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) von 4 bis 9 V (oder 4 bis 7 V) versorgt, während in 11 die Wortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd1) von 2 bis 8 V (oder 2 bis 6 V) und die Wortleitungen WL1, WL30 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd2) von 4 bis 9 V (oder 4 bis 7 V) versorgt werden.
12 ist ein Querschnitt einer nicht ausgewählten Kette 161 gemäß 10. Ein Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung wird im Detail mit Bezug auf die 12 beschrieben.
Gemäß 12 wird eine Wortleitung (z.B. WL2) mit der Programmierspannung (Vpgm) von 16 bis 20 V versorgt, die Randwortleitungen WL0, WL31 werden mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd1) von 2 bis 8 V versorgt, die Wortleitungen WL1, WL30 werden mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd2) von 4 bis 9 V versorgt, und die verbleibenden Wortleitungen WL1, WL3 bis WL30 werden mit der Programmierverhinderungsspannung (Vpass) von 8 V bis 10 V versorgt.
Wenn beispielsweise die zu programmierende Wortleitung WL2 mit der Programmierspannung (Vpgm) von 18 V und die verbleibenden Wortleitungen WL3 bis WL29 mit der Programmierverhinderungsspannung (Vpass) von 10 V versorgt werden, dann werden die Randwortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd1) von 2 bis 8 V und die Wortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd2) von 4 bis 9 V versorgt. In einer weiteren Ausführungsform der vorliegenden Erfindung werden die Wortleitungen WL3 bis WL29 mit der Programmierverhinderungsspannung (Vpass) von 8 V, die Randwortleitungen WL0, WL31 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd1) von 2 bis 6 V und die Wortleitungen WL1, WL30 mit der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd2) von 4 bis 7 V versorgt.
Wenn eine wie in 12 dargestellte Spannungsbedingung erfüllt ist, wird ein elektrisches Feld zwischen dem Source-Auswahltransistor SST und den Speicherzellen MC0, MC1 schwächer. Auch wird ein elektrisches Feld zwischen dem Drain-Auswahltransistor DST und den Speicherzellen MC30, MC31 schwächer.
Dies wird detaillierter beschrieben. In 11 ist der Kanal Vchs des Source-Auswahltransistors SST auf etwa die Erdspannung (0V) durch seine Gate-Spannung (0V) fixiert. Der Kanal Vchd des Drain-Auswahltransistors DST weist eine Spannung von etwa 1 V durch seine Gate-Spannung (VCC) auf. Die Kanäle Vch3 bis Vch29 der Speicherzellen MC3 bis MC29 werden auf etwa 8 V verstärkt, die Kanäle Vch1, Vch30 der Speicherzellen MC1, MC30 werden auf etwa 5 bis 6 V verstärkt, und die Kanäle Vch0, Vch31 der Speicherzellen MC0, MC31 werden auf eine Spannung von weniger als 5 bis 6 V verstärkt. Es sollte anerkannt werden, dass die Verstärkungsspannung nicht auf 5 bis 6 V beschränkt ist. Beispielsweise könnte die Verstärkungsspannung auch bei etwa 8 V oder darunter liegen.
Wie oben beschrieben, werden die Kanäle Vch3 bis Vch29 auf etwa 8 V verstärkt, die Kanäle Vch1, Vch30 auf etwa 5 bis 6 V verstärkt, und die Kanäle Vch0, Vch31 werden auf etwa 5 bis 6 V oder weniger verstärkt. Eine aufgrund des Phänomens auftretende Heiße-Elektronen-Programmierstörung, die mit Bezug auf 9 beschrieben wurde, wird in den programmierverhinderten Zellen MC0, MC31 nicht erzeugt.
13 zeigt ein NAND-Flash-Speicherbauelement zum Verhindern einer Heiße-Elektronen-Programmierstörung gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. 14 zeigt eine Programmierspannungsbedingung des NAND-Flash-Speicherbauelements gemäß 13.
Gemäß 13 schließt das NAND-Flash-Speicherbauelement eine Vpgm-Pumpe 110, eine Vpass-Pumpe 120, Schaltungseinheiten 130, 140 und eine Speicherzellenanordnung 160 ein. Das NAND-Flash-Speicherbauelement der 13 unterscheidet sich von jenen der 6 und 10 darin, dass in den 6 und 10 der Spannungsteiler 150 existiert, während in der 13 der Spannungsteiler nicht existiert.
Darüber hinaus unterscheidet sich die 14 von den 7 und 11 in der Spannung, die an die Wortleitungen angelegt wird, die nicht programmiert werden, um eine Heiße-Elektronen-Programmierstörung zu verhindern. In 14 werden die verbleibenden Wortleitungen WL0, WL1, WL3 bis WL31 außer der Programmierwortleitung (z.B. WL2) mit einer Programmierverhinderungsspannung (Vpass) von 5 bis 9 V versorgt, um eine Heiße-Elektronen-Programmierstörung zu verhindern.
15 ist ein Querschnitt einer Kette 161 gemäß 13. Ein Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung wird im Detail mit Bezug auf 15 beschrieben.
Gemäß 15 wird eine zu programmierende Wortleitung (z.B. WL2) mit der Programmierspannung (Vpgm) von 16 bis 20 V versorgt, und es werden die verbleibenden Wortleitungen WL0, WL1, WL3 bis WL31 mit der Programmierverhinderungsspannung (Vpass) von 5 bis 9 V versorgt. Wenn die Span nungsbedingung erfüllt ist, wie in 5 dargestellt, dann wird ein elektrisches Feld zwischen dem Source-Auswahltransistor SST und der Speicherzelle MC0 schwächer. Ein elektrisches Feld zwischen dem Drain-Auswahltransistor DST und der Speicherzelle MC31 wird auch schwächer.
In einer Ausführungsform der vorliegenden Erfindung wird der Kanal Vchs des Source-Auswahltransistors SST auf eine Spannung von etwa 0 V durch seine Gate-Spannung (0V) fixiert. Ein Kanal Vchd des Drain-Auswahltransistors DST ist auf eine Spannung von etwa 1 V durch seine Gate-Spannung (VCC) fixiert. Kanäle Vch0, Vch1, Vch3 bis Vch31 der Speicherzellen MC0, MC1, MC3 bis MC31 werden auf etwa 5 bis 6 V verstärkt. Es sollte anerkannt werden, dass die Verstärkungsspannung nicht auf 5 bis 6 V beschränkt ist. Beispielsweise könnte die Verstärkungsspannung auch etwa 8 V oder weniger sein.
In dieser Ausführungsform werden die Kanäle Vch0, Vch1, Vch3 bis Vch31 auf etwa 8 V oder weniger verstärkt. Eine aufgrund des mit Bezug auf 9 beschriebenen Phänomens verursachte Heiße-Elektronen-Programmierstörung wird in der programmierverhinderten Zelle MC0, MC31 nicht erzeugt.
16 zeigt die Abhängigkeit zwischen der Threshold-Spannung (Vt) der Speicherzellen MC0, MC31 und der Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) mit der Programmierverhinderungsspannung (Vpass) auf 10 V fixiert und die Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) fixiert auf 6 bis 10 V oder weniger.
In 16 entscheidet eine Anzahl von Programmierungen (NOP) eine Eigenschaft, wie viele Male Zellen in einer Seite programmiert werden. 16 zeigt, dass NOP 32 beträgt.
Gemäß 16 variiert die Threshold-Spannung (Vt) der Speicherzellen MC1 bis MC30, lokalisiert in den Wortleitungen WL1 bis WL30, nicht stark. Die Threshold-Spannung (Vt) der Speicherzelle WL0 steigt an, wenn die angelegte Spannung von 6 V auf 10 V ansteigt. Die Threshold-Spannung der in den Wortleitungen WL0, WL31 lokalisierten Speicherzellen MC0, MC31 variiert jedoch stark, wenn die Kanalverstärkungsstörungsverhinderungsspannung (Vcbd), die an die Wortleitungen WL0, WL31 angelegt ist, reduziert wird. Wenn beispielsweise die Kanalverstärkungsstörungsverhinderungsspannung (Vcbd) 6V beträgt, d.h. wenn die Kanalverstärkungsstörungsverhinderungsspannung abgesenkt wird, weist sie nahezu die gleiche Eigenschaft auf, wie die der Threshold-Spannung (Vt) der Speicherzellen MC1 bis MC30 der Wortleitungen WL1 bis WL30.
Wie oben beschrieben, wenn eine Programmierverhinderungsspannung und eine Kanalverstärkungsstörungsverhinderungsspannung an die verbleibenden Wortleitungen, außer an die zu programmierende Wortleitung, gemäß den Ausführungsformen der vorliegenden Erfindung angelegt werden, kann eine Programmierstörung, verursacht durch heiße Elektronen, an einem Entstehen in Speicherzellen verhindert werden, deren Programmierung unterdrückt ist.
Es sollte anerkannt werden, dass die Ausführungsformen der vorliegenden Erfindung sowohl auf MLC als auch auf SLC angewendet werden können.
In Übereinstimmung mit der vorliegenden Erfindung kann, wie oben beschrieben, eine Heiße-Elektronen-Programmierstörung, welche in Speicherzellen erzeugt wird, die an Randwortleitungen benachbart zu einer Source-Auswahlleitung und einer Drain-Auswahlleitung verbunden sind, durch eine einfache Schaltungskonstruktion verhindert werden.
Da ein Wafertestschritt zum Erfassen von durch Heiße-Elektronen-Programmierstörung verursachtes Versagen weggelassen werden kann, kann eine Wafertestzeit reduziert werden.
Da ein Versagen aufgrund einer Heiße-Elektronen-Programmierstörung verhindert werden kann, kann die Ausbeute verbessert werden, und es kann ein Spielraum zwischen Vpass Störung und Vpgm Störung erhöht werden.
Obwohl die vorstehende Beschreibung mit Bezug auf diese Ausführungsformen vorgenommen wurde, ist klar, dass Veränderungen und Modifikationen der vorliegenden Erfindung durch den Durchschnittsfachmann der Technik ohne Abweichen von dem Geist und dem Bereich der vorliegenden Erfindung und der anhängenden Ansprüche vorgenommen werden können.

Claims

Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements, wobei das Verfahren aufweist: Verstärken von Kanälen einer ersten Gruppe von Speicherzellen auf eine erste Spannung, wobei die erste Gruppe von Speicherzellen mit einerersten und einer N^ten Wortleitung von N Wortleitungen gekoppelt ist, wobei die erste Gruppe von Speicherzellen in Serie zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor gekoppelt ist, wobei der erste und zweite Auswahltransistor mit einer ersten Bitleitung gekoppelt sind, wobei der zweite Auswahltransistor mit einer gemeinsamen Source-Leitung gekoppelt ist; und Verstärken von Kanälen einer zweiten Gruppe von Speicherzellen auf eine zweite Spannung, wobei die zweite Gruppe von Speicherzellen mit einer Vielzahl von verbleibenden Wortleitungen, außer der ersten Wortleitung, der N^ten Wortleitung, und einer Programmierwortleitung, gekoppelt ist, wobei die zweite Gruppe von Speicherzellen mit der ersten Bitleitung gekoppelt ist, wobei die erste Spannung niedriger ist als die zweite Spannung, wobei N eine positive ganze Zahl ist.
Verfahren nach Anspruch 1, weiterhin aufweisend: Anlegen einer programmierverhindernden Spannung an die zweite Gruppe von Speicherzellen; und Anlegen einer Kanalverstärkungsstörungsverhinderungsspannung niedriger als die Programmierverhinderungsspannung an die erste und die N^ten Wortleitung.
Verfahren nach Anspruch 1, wobei ein erstes elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung der ersten Gruppe der Speicherzellen, niedriger ist als ein zweites elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwi schen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung der zweiten Gruppe der Speicherzellen.
Verfahren nach Anspruch 2, wobei die Kanalverstärkungsstörungsverhinderungsspannung 4 V bis 7 V niedriger als die Programmierverhinderungsspannung ist.
Verfahren nach Anspruch 2, wobei die Kanalverstärkungsstörungsverhinderungsspannung 4 V bis 9 V niedriger als die Programmierverhinderungsspannung ist.
Verfahren nach Anspruch 1, wobei jeder der Speicherzellen eine Multi-Niveau-Zelle (MLC) oder eine Einzel-Niveau-Zelle (SLC) ist.
Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements, wobei das Verfahren aufweist: Verstärken von Kanälen einer ersten Gruppe von Speicherzellen auf eine erste Spannung, wobei die erste Gruppe von Speicherzellen mit einer ersten und einer N^ten Wortleitung von N Wortleitungen gekoppelt ist, wobei die erste Gruppe von Speicherzellen in Serie zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor gekoppelt ist, wobei der erste und zweite Auswahltransistor mit einer ersten Bitleitung gekoppelt sind, wobei der zweite Auswahltransistor mit einer gemeinsamen Source-Leitung gekoppelt ist; Verstärken von Kanälen einer zweiten Gruppe von Speicherzellen auf eine zweite Spannung, wobei die zweite Gruppe von Speicherzellen mit einer zweiten und einer (N-1)^ten Wortleitung am nächsten zu der ersten und der N^ten Wortleitung gekoppelt ist; Verstärken von Kanälen einer dritten Gruppe von Speicherzellen auf eine dritte Spannung, wobei die dritte Gruppe von Speicherzellen mit einer Vielzahl von verbleibenden Wortleitungen, außer der ersten und der N^ten Wortleitung, der zweiten und der (N-1)^ten Wortleitung und einer Programmierwortleitung, gekoppelt ist, wobei die erste Spannung niedriger als die zweite Spannung ist und die zweite Spannung niedriger als die dritte Spannung ist, wobei N eine ganze Zahl ist.
Verfahren nach Anspruch 7, weiterhin aufweisend: Anlegen einer Programmierverhinderungsspannung an die dritte Gruppe von Speicherzellen; Anlegen einer ersten Kanalverstärkungsstörungsverhinderungsspannung niedriger als die Programmierverhinderungsspannung an die erste und die N^te Wortleitung; und Anlegen einer zweiten Kanalverstärkungsstörungsverhinderungsspannung niedriger als die erste Kanalverstärkungsstörungsverhinderungsspannung an die zweite und die (N-1)^te Wortleitung.
Verfahren nach Anspruch 7, wobei ein erstes elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung der ersten Gruppe der Speicherzellen niedriger ist als ein zweites elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung der zweiten Gruppe von Speicherzellen, und das zweite elektrische Feld niedriger als ein drittes elektrisches Feld ist, assoziiert mit einer Spannungsdifferenz zwischen der Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung einer dritten Gruppe von Speicherzellen.
Verfahren nach Anspruch 8, wobei die erste Kanalverstärkungsstörungsverhinderungsspannung 2 bis 8 V niedriger ist als die zweite Kanalverstärkungsstörungsverhinderungsspannung, und die zweite Kanalverstärkungsstörungsverhinderungsspannung 4 bis 9 V niedriger ist als die Programmierverhinderungsspannung.
Verfahren nach Anspruch 7, wobei jede der Speicherzellen eine Multi-Niveau-Zelle (MLC) ist.
Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements, wobei das Verfahren aufweist: Anlegen einer Programmierspannung an eine Programmierwortleitung, wobei die Programmierwortleitung eine von N Wortleitungen von Speicherzellen ist, wobei die Speicherzellen in Serie zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor gekoppelt sind, wobei der zweite Auswahltransistor mit einer gemeinsamen Source-Leitung gekoppelt ist; Anlegen einer Kanalverstärkungsstörungsverhinderungsspannung an eine erste und eine N^te Wortleitung; und Anlegen einer Programmierverhinderungsspannung an eine Vielzahl von verbleibenden Wortleitungen, außer der Programmierwortleitung und der ersten und der N^ten Wortleitung, wobei die Kanalverstärkungsstörungsverhinderungsspannung niedriger ist als die Programmierverhinderungsspannung, wobei N eine ganze Zahl ist.
Verfahren nach Anspruch 12, wobei die Kanalverstärkungsstörungsverhinderungsspannung an die erste und die N^te Wortleitung angelegt wird, so dass eine Kanalspannung von Speicherzellen, die mit der ersten und der N^ten Wortleitung gekoppelt sind, weniger verstärkt wird als eine Kanalspannung der Speicherzellen, die mit den verbleibenden Wortleitungen gekoppelt sind.
Verfahren nach Anspruch 12, wobei die Kanalverstärkungsstörungsverhinderungsspannung an die erste und die N^te Wortleitung angelegt wird, so dass ein erstes elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung der Speicherzellen, verbunden mit der ersten und der N^ten Wortleitung, niedriger ist als ein zweites elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung der Speicherzellen, die mit den verbleibenden Wortleitungen gekoppelt sind.
Verfahren nach Anspruch 12, wobei die Kanalverstärkungsstörungsverhinderungsspannung an die verbleibenden Wortleitungen anstelle der Programmierverhinderungsspannung angelegt wird.
Verfahren nach Anspruch 12, wobei die Programmierverhinderungsspannung und die Kanalverstärkungsstörungsverhinderungsspannung 5 bis 9 V betragen.
Verfahren nach Anspruch 12, wobei die Kanalverstärkungsstörungsverhinderungsspannung 4 V bis 9 V niedriger ist als die Programmierverhinderungsspannung.
Verfahren nach Anspruch 12, wobei die Kanalverstärkungsstörungsverhinderungsspannung 4 V bis 7 V niedriger ist als die Programmierverhinderungsspannung, wobei jede der Speicherzellen eine Einzel-Niveau-Zelle (SLC) ist.
Verfahren nach Anspruch 12, wobei jede der Speicherzellen eine Multi-Niveau-Zelle (MLC) ist.
Verfahren zum Verhindern einer Heiße-Elektronen-Programmierstörung eines nicht volatilen Speicherbauelements, wobei das Verfahren aufweist: Anlegen einer Programmierspannung an eine Programmierwortleitung, wobei die Programmierwortleitung eine von N Wortleitungen von Speicherzellen ist, wobei die Speicherzellen in Serie zwischen einem ersten Auswahltransistor und einem zweiten Auswahltransistor gekoppelt sind, wobei der zweite Auswahltransistor mit einer gemeinsamen Source-Leitung gekoppelt ist; Anlegen einer ersten Kanalverstärkungsstörungsverhinderungsspannung an eine erste und eine N^te Wortleitung, jeweils an einem ersten und einem zweiten Ende der Wortleitungen vorgesehen; Anlegen einer zweiten Kanalverstärkungsstörungsverhinderungsspannung an eine zweite und eine (N-1)^te Wortleitung; und Anlegen einer Programmierverhinderungsspannung an eine Vielzahl der verbleibenden Wortleitungen, außer der Programmierwortleitung, der ersten Wortleitung, der N^ten Wortleitung und der zweiten Wortleitung und der (N-1)^ten Wortleitung, wobei die erste Kanalverstärkungsstörungsverhinderungsspannung niedriger ist als die zweite Kanalverstärkungsstörungsverhinderungsspannung und wobei die zweite Kanalverstärkungsstörungsverhinderungsspannung niedriger ist als die Programmierverhinderungsspannung.
Verfahren nach Anspruch 20, wobei die erste Kanalverstärkungsstörungsverhinderungsspannung an die erste und die N^te Wortleitung angelegt wird, so dass eine Kanalspannung von Speicherzellen, gekoppelt an die erste und die N^te Wortleitung, weniger verstärkt wird als eine Kanalspannung der Speicherzellen, die an die zweite und die N^te Wortleitung gekoppelt sind.
Verfahren nach Anspruch 20, wobei die zweite Kanalverstärkungsstörungsverhinderungsspannung an die zweite und die (N-1)^te Wortleitung angelegt wird, so dass eine Kanalspannung von Speicherzellen, die an die zweite und die (N-1)^te Wortleitung gekoppelt sind, weniger verstärkt wird als eine Kanalspannung von Speicherzellen, die an die verbleibenden Wortleitungen gekoppelt sind.
Verfahren nach Anspruch 20, wobei die erste Kanalverstärkungsstörungsverhinderungsspannung an die erste und die N^te Wortleitung angelegt wird, so dass ein erstes elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung von Speicherzellen, die mit der ersten und der N^ten Wortleitung gekoppelt sind, niedriger ist als ein zweites elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung von Speicherzellen, die mit der zweiten und der (N-1)^ten Wortleitung gekoppelt sind.
Verfahren nach Anspruch 20, wobei die zweite Kanalverstärkungsstörungsverhinderungsspannung an die zweite und die (N-1)^te Wortleitung angelegt wird, so dass ein erstes elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung von Speicherzellen, die mit der zweiten und der (N-1)^ten Wortleitung gekoppelt sind, niedriger ist als ein zweites elektrisches Feld, assoziiert mit einer Spannungsdifferenz zwischen einer Kanalspannung der ersten und zweiten Auswahltransistoren und einer Kanalspannung von Speicherzellen, die mit den verbleibenden Wortleitungen gekoppelt sind.
Verfahren nach Anspruch 20, wobei die erste Kanalverstärkungsstörungsverhinderungsspannung 2 bis 8 V niedriger ist als die zweite Kanalverstärkungsstörungsverhinderungsspannung.
Verfahren nach Anspruch 20, wobei die zweite Kanalverstärkungsstörungsverhinderungsspannung 4 V bis 9 V niedriger ist als die Programmierverhinderungsspannung, wobei die Speicherzellen Einzel-Niveau-Zellen (SLC) sind.
Verfahren nach Anspruch 20, wobei jede der Speicherzellen eine Multi-Niveau-Zelle (MLC) ist.
Nicht volatiles Speicherbauelement, aufweisend: eine Speicherzellenanordnung einschließlich N Speicherzellen, assoziiert mit N Wortleitungen, wobei die Speicherzellenanordnung in Serie gekoppelt ist zwischen einem Drain-Auswahltransistor und einem Source-Auswahltransistor, gekoppelt an eine gemeinsame Source-Leitung; eine Pumpschaltung, die eine Programmierspannung und eine Programmierverhinderungsspannung erzeugt; und eine Spannungsteilereinheit, die den Programmierverhinderungsspannungsausgang der Pumpschaltung teilt, um eine Kanalverstärkungsstörungsverhinderungsspannung niedriger als die Programmierverhinderungsspannung zu erzeugen und die erzeugte Kanalver stärkungsstörungsverhinderungsspannung an eine erste und eine N^te Wortleitung anlegt, wobei die erste und die N^te Wortleitung jeweils an einem ersten bzw. einem zweiten Ende der Wortleitungen vorgesehen sind.
Nicht volatiles Speicherbauelement nach Anspruch 28, wobei die Spannungsteilereinheit aufweist: einen ersten Spannungsteiler, der die Kanalverstärkungsstörungsverhinderungsspannung an die erste Wortleitung anlegt; und einen zweiten Spannungsteiler, der die Kanalverstärkungsstörungsverhinderungsspannung an die N^te Wortleitung anlegt.
Nicht volatiles Speicherbauelement nach Anspruch 28, wobei die Kanalverstärkungsstörungsverhinderungsspannung 4 V bis 9 V niedriger ist als die Programmierverhinderungsspannung.
Nicht volatiles Speicherbauelement nach Anspruch 28, wobei die Kanalverstärkungsstörungsverhinderungsspannung 4 V bis 7 V niedriger ist als die Programmierverhinderungsspannung.
Nicht volatiles Speicherbauelement nach Anspruch 28, wobei der Spannungsteiler den Programmierverhinderungsspannungsausgang der Pumpschaltung teilt, um eine erste Kanalverstärkungsstörungsverhinderungsspannung niedriger als die Programmierverhinderungsspannung zu erzeugen, und eine zweite Kanalverstärkungsstörungsverhinderungsspannung niedriger als die erste Kanalverstärkungsstörungsverhinderungsspannung, die erzeugte erste Kanalverstärkungsstörungsverhinderungsspannung an eine erste und eine N^te Wortleitung der Wortleitungen anlegt, und die erzeugte zweite Kanalverstärkungsstörungsverhinderungsspannung an die zweite und die (N-1)^te Wortleitung anlegt, die am nächsten zu der ersten und der N^ten Wortleitung liegen.
Nicht volatiles Speicherbauelement nach Anspruch 32, wobei die Spannungsteilereinheit aufweist: einen ersten Spannungsteiler, der die erste Kanalverstärkungsstörungsverhinderungsspannung an die erste Wortleitung anlegt; einen zweiten Spannungsteiler, der die erste Kanalverstärkungsstörungsverhinderungsspannung an die N^te Wortleitung anlegt; einen dritten Spannungsteiler, der die zweite Kanalverstärkungsstörungsverhinderungsspannung an die zweite Wortleitung anlegt; und einen vierten Spannungsteiler, der die zweite Kanalverstärkungsstörungsverhinderungsspannung an die (N-1)^te Wortleitung anlegt.
Nicht volatiles Speicherbauelement nach Anspruch 32, wobei die erste Kanalverstärkungsstörungsverhinderungsspannung 4 bis 9V niedriger ist als die Programmierverhinderungsspannung, und die zweite Kanalverstärkungsstörungsverhinderungsspannung 2 bis 8V niedriger ist als die erste Kanalverstärkungsstörungsverhinderungsspannung.
Nicht volatiles Speicherbauelement nach Anspruch 32, wobei die erste Kanalverstärkungsstörungsverhinderungsspannung 4 bis 7V niedriger ist als die Programmierverhinderungsspannung, und die zweite Kanalverstärkungsstörungsverhinderungsspannung 2 bis 6V niedriger ist als die erste Kanalverstärkungsstörungsverhinderungsspannung.
Nicht volatiles Speicherbauelement nach Anspruch 28, wobei die Pumpschaltung weiterhin eine erste Gruppe von Schaltungselementen zum selektiven Schalten der Programmierspannung aufweist, und eine zweite Gruppe von Schaltungselementen zum selektiven Schalten der Programmierverhinderungsspannung.
Nicht volatiles Speicherbauelement nach Anspruch 36, wobei die Anzahl der ersten und zweiten Gruppen der Schaltungselemente die gleiche ist, wie die Anzahl der Wortleitungen, wobei jede der Speicherzellen eine Einzel-Niveau-Zelle (SLC) ist.
Nicht volatiles Speicherbauelement nach Anspruch 28, wobei jede der Speicherzellen eine Multi-Niveau-Zelle (MLC) ist.