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GEBIET DER VORLIEGENDEN ERFINDUNG
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft dabei die Herstellung von Halbleitergebieten mit
verbesserten Dotierstoffprofilen, die mittels Halo-Gebieten gebildet
sind.
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BESCHREIBUNG DES STANDS DER
TECHNIK
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Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem
spezifizierten Schaltungslayout. Zu diesem Zwecke werden im Wesentlichen
kristalline Halbleitergebiete mit oder ohne zusätzliche Dotierstoffmaterialien
an speziellen Substratpositionen definiert, um als „aktive” Gebiete
zu dienen, d. h. um zumindest zeitweilig als leitende Bereiche zu
dienen. Im Allgemeinen werden mehrere Prozesstechnologien gegenwärtig eingesetzt,
wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen
die MOS-Technologie gegenwärtig
eine der vielversprechendsten Lösungen
auf Grund der guten Eigenschaften hinsichtlich der Betriebsgeschwindigkeit
und/oder der Leistungsaufnahme und/oder der Kosteneffizienz ist.
Während
der Herstellung komplexer integrierter Schaltungen unter Einsatz
beispielsweise der MOS-Technologie werden Millionen von Transistoren,
z. B. n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem
Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist.
Ein Transistor, unabhängig
davon, ob ein n-Kanaltransistor oder p-Kanaltransistor oder eine
andere Transistorarchitektur betrachtet wird, weist sogenannte pn-Übergänge auf,
die an einer Grenzfläche stark
dotierter Gebiete, etwa Drain- und Sourcegebiete, zu einem leicht
dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet
sind, das benachbart zu den stark dotierten Gebieten angeordnet
ist. Im Falle eines Feldeffekttransistors wird die Leitfähigkeit
des Kanalgebiets, d. h., die Stromtreiberfähigkeit des leitenden Kanals,
durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet
ausgebildet und davon mittels einer dünnen isolierenden Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund
des Anliegens einer geeigneten Steuerspannung an der Gateelektrode
hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Ab stand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit beeinflusst die Leitfähigkeit des Kanalgebiets wesentlich
das Leistungsverhalten der MOS-Transistoren in Verbindung mit der
Fähigkeit, rasch
einen leitenden Kanal unterhalb der isolierenden Schicht beim Anlegen
der Steuerspannung an die Gateelektrode zu bilden. Da die Geschwindigkeit des
Aufbaus des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und
der Kanalwiderstand im Wesentlichen die Transistoreigenschaften
bestimmen, wird beim Größenreduzieren
der Kanallänge und
damit verbunden bei der Verringerung des Kanalwiderstands und beim
Vergrößern des
Gatewiderstands die Kanallänge
zu einem wesentlichen Entwurfskriterium, um einen Anstieg der Betriebsgeschwindigkeit
der integrierten Schaltungen zu erreichen.
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Die
ständige
Größenverringerung
der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme
nach sich, die es zu lösen
gilt, um nicht die durch das ständige
Verringern der Abmessungen der Transistoren gewonnenen Vorteile unnötig aufzuheben.
Ein wesentliches Problem in dieser Hinsicht ist die Entwicklung
verbesserter Photolithographie- und Ätzverfahren, um zuverlässig und reproduzierbar
Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode
der Transistoren, für
eine neue Bauteilgeneration herzustellen. Ferner sind äußerst anspruchsvolle
Dotierstoffprofile in der vertikalen Richtung sowie in der lateralen
Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen
Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu gewährleisten.
Ferner repräsentiert
die vertikale Lage der pn-Übergänge in Bezug
auf die Gateisolationsschicht ebenso ein wichtiges Entwurfskriterium
im Hinblick auf die Steuerung der Leckströme, da das Verringern der Kanallänge auch
eine Verringerung der Tiefe der Drain- und Sourcegebiete in Bezug
auf die Grenzfläche
erfordert, die durch die Gateisolationsschicht und das Kanalgebiet
gebildet wird, wodurch anspruchsvolle Implantationstechniken erforderlich
sind. Gemäß anderer
Vorgehensweisen werden epitaktisch gewachsene Gebiete mit einem
spezifizierten Versatz zu der Gateelektrode ausgebildet, wobei diese
Gebiete als erhöhte
oder erhabene Drain- und Sourcegebiete bezeichnet werden, um eine
erhöhte
Leitfähigkeit
dieser erhöhten
Drain- und Sourcegebiete zu erreichen, während gleichzeitig ein flacher
pn-Übergang
in Bezug auf die Gateisolationsschicht beibehalten wird.
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Da
ferner die ständige
Verringerung der kritischen Abmessungen, beispielsweise der Gatelänge der
Transistoren, die Anpassung und möglicherweise die Neuentwicklung äußerst komplexer
Prozesstechniken für
die oben genannten Prozessschritte erfordert, wurde auch vorgeschlagen,
das Leistungsverhalten der Transistorelemente durch Steigern der
Ladungsträgerbeweglichkeit
beispielsweise in dem Kanalgebiet für eine gegebene Kanallänge zu verbessern,
wodurch die Möglichkeit
geschaffen wird, eine Leistungsverbesserung zu erreichen, die vergleichbar
ist mit dem Fortschreiten zu einer neuen Technologie mit größenreduzierten
Bauelementen, während viele
der obigen Prozessanpassungen, die mit der Größenreduzierung der Bauteile
verknüpft
sind, vermieden werden können.
Im Prinzip können
zumindest zwei Mechanismen in Kombination oder separat eingesetzt
werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens,
in Feldeffekttransistoren kann die Dotierstoffkonzentration in dem
Kanalgebiet verringert werden, wodurch Streuereignisse für die Ladungsträger reduziert
werden und damit die Leitfähigkeit
erhöht
wird. Das Verringern der Dotierstoffkonzentration in dem Kanalgebiet
beeinflusst jedoch die Schwellwertspannung des Transistorbauelements,
wodurch eine Verringerung der Dotierstoffkonzentration gegenwärtig eine
wenige attraktive Lösung
darstellt, sofern nicht andere Mechanismen entwickelt werden, um
eine gewünschte
Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in
entsprechenden Halbleitergebieten, etwa dem Kanalgebiet, kann gestaucht/gedehnt
werden, indem beispielsweise eine Zugverformung oder Druckverformung
darin erzeugt wird, woraus eine modifizierte Beweglichkeit für Elektronen
bzw. Löcher
resultiert. Beispielsweise erhöht das
Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet eines
Feldeffekttransistors in Bezug auf die Stromfließrichtung die Beweglichkeit
von Elektronen, wobei abhängig
von der Größe und der Richtung
der Zugverformung ein Anstieg der Beweglichkeit von bis zu 120%
oder mehr erhalten werden kann, was sich wiederum direkt in einer
entsprechenden Steigerung der Leitfähigkeit ausdrückt. Andererseits
kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von
Löchern
erhöhen,
wodurch die Möglichkeit
zur Leistungsverbesserung von p-Transistoren geschaffen wird. Die
Einführung
der Spannungs- bzw. Verformungstechnik bei der Herstellung integrierter
Schaltungen ist ein äußerst vielversprechender
Ansatz für
weitere Bauteilgenerationen, da beispielsweise verformtes Silizium
als eine „neue” Art von
Halbleiter angesehen werden kann, die die Herstellung schneller
leistungsfähiger
Halbleiterelemente ermöglicht,
ohne dass teuere Halbleitermaterialien und Herstellungstechniken
erforderlich sind.
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Folglich
wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht
in oder unterhalb des Kanalgebiets so vorzusehen, um eine Zug- oder
Druckspannung zu erzeugen, die zu einer entsprechenden Verformung
führen
kann.
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Mit
Bezug zu den 1a bis 1c wird nun
eine typische konventionelle Anwendung für epitaktisch gewachsene Silizium/Germanium-Gebiete
in p-Kanaltransistoren detaillierter erläutet, um die mit der konventionellen
Lösung
verknüpften
Probleme darzustellen.
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1a zeigt
schematisch eine Querschnittsansicht eines p-Kanaltransistors 100 mit
einem Substrat 101, etwa einem kristallinen Vollsubstrat
auf Siliziumbasis, einem SOI-(Silizium auf Isolator)Substrat mit
einer darauf ausgebildeten kristallinen Siliziumschicht und dergleichen.
Das Substrat 101 umfasst ein Kanalgebiet 102,
das leicht n-dotiert sein kann, und das von einer Gateelektrode 104 durch eine
dünne Gateisolationsschicht 103 getrennt
ist. Typischerweise kann die Gateelektrode 104 im Wesentlichen
auf Polysilizium aufgebaut sein, wohingegen die Gateisolationsschicht 103 aus
Siliziumdioxid und/oder Siliziumnitrid und/oder Siliziumoxidnitrid oder
einem anderen geeigneten dielektrischen Material hergestellt sein
kann. An Seitenwänden
der Gateelektrode 104 sind Abstandselemente 106 ausgebildet,
die von der Gateelektrode 104 durch entsprechende Beschichtungen 105 getrennt
sind. Beispielsweise kann die Beschichtung 105 aus Siliziumdioxid aufgebaut
sein, während
die Abstandselemente aus Siliziumnitrid gebildet sind. Jedoch sind
andere Konfigurationen, etwa Siliziumnitridbeschichtungen und Siliziumdioxidabstandselemente
ebenso mit einer typischen Transistorarchitektur verträglich. Ferner
bedeckt eine Deckschicht 107, die beispielsweise aus Siliziumnitrid
aufgebaut ist, die Gateelektrode 104, so dass in Verbindung
mit den Abstandselementen 106 damit die Gateelektrode 104 vollständig in
ein dielektrisches Material eingebettet ist.
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Ein
typischer Prozessablauf zur Herstellung des p-Kanaltransistors 100,
wie er in 1a gezeigt ist, kann die folgenden
Prozesse umfassen. Nach der Herstellung von Isolationsstrukturen
(nicht gezeigt) kann ein entsprechendes vertikales Dotierstoffprofil in
dem Substrat 101 durch entsprechend gestaltete Implantationssequenzen
definiert werden. Danach können
entsprechende Materialschichten für die Gateisolationsschicht 103 und
die Gateelektrode 104 durch geeignete Techniken, etwa thermische
oder nasschemische Oxidation und/oder Abscheidung für die dielektrische
Schicht der Gateisolationsschicht 103 gebildet werden,
während
chemische Dampfabscheideverfahren mit geringem Druck (LPCVD) zum Abscheiden
von Polysilizium für
die Gateelektrode 104 eingesetzt werden können. Ferner
können
weitere Materialschichten, etwa das Material für die Deckschicht 107,
die als ein Teil einer antireflektierenden Beschichtung (ARC) dienen
kann, ebenso gemäß gut etablierter
Prozessrezepte abgeschieden werden. Der resultierende Schichtstapel
kann dann durch moderne Photolithographie- und Ätztechniken strukturiert werden,
woran sich die Herstellung der Beschichtung 105 beispielsweise
durch thermische Oxidation und eine nachfolgende Abscheidung von Abstandsschichtmaterial
anschließt,
das dann durch gut etablierte anisotrope Ätztechniken strukturiert wird,
woraus die Seitenwandabstandselemente 106 entstehen.
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Wie
zuvor erläutert
ist, kann uniaxiale Druckverformung in dem Kanalgebiet 102 in
der Stromflussrichtung deutlich die Beweglichkeit von Löchern verbessern,
wodurch das Gesamtleistungsverhalten des p-Kanaltransistors 100 gesteigert
wird. Um die gewünschte
Druckverformung bereitzustellen, wird das Transistorelement 100 einem
anisotropen Ätzprozess 108 unterzogen,
um geeignete Vertiefungen, die durch gestrichelte Linien und das
Bezugszeichen 109 angedeutet sind, innerhalb des Substrats 101 benachbart
zu den Seitenwandabstandselementen 106 zu bilden. Nach
der Ausbildung der Vertiefungen 109 können Reinigungsprozesse ausgeführt werden, um
Kontaminationsstoffe und Ätzprodukte
aus dem Inneren der Vertiefungen 109 zu entfernen, um damit einen äußerst selektiven
epitaktischen Wachstumsprozess zu ermöglichen, in welchem eine pseudomorphologische
Schicht aus Si/Ge bei moderat tiefen Temperaturen in Bereich von
ungefähr
700 bis 900°C erzeugt
wird. Während
dieses epitaktischen Wachstumsprozesses wird ein p-Dotierstoff,
etwa Bor, der Abscheideatmosphäre
hinzugefügt,
um nicht nur ein Silizium/Germaniummaterial in den Vertiefungen 109 bereitzustellen,
sondern auch ein erforderliches Maß an Dotierung zu ermöglichen,
wodurch Drain- und Sourcegebiete 110 für den Transistor 100 gebildet werden.
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1b zeigt
schematisch den Transistor 100 nach dem Ende der zuvor
beschriebenen Prozesssequenz. Somit umfasst das Transistorelement 100 ein
Silizium/Germaniummaterial mit Source- und Draingebieten 100,
die stark p-dotiert sind, beispielsweise durch Bor, um damit den
Gebieten 110 die erwünschte
Leitfähigkeit
zu verleihen. Auf Grund der geringfügigen Gitterfehlanpassung zwischen
dem kristallinen Silizium/Germaniummaterial und dem umgebenden Siliziumsubstrat 101 und
dem Kanalgebiet 102 wird eine entsprechende Druckverformung in
dem Kanalgebiet 102 durch die Druck spannung in den Drain-
und Sourcegebieten 110 erzeugt, wodurch in diesen der angestrebte
Anstieg der Löcherbeweglichkeit
hervorgerufen wird. Jedoch zeigt Bor ein hohes Diffusionsvermögen während erhöhter Temperaturen,
die während
der weiteren Bearbeitung des Bauelements 100 angetroffen
werden oder selbst während
des selektiven epitaktischen Wachstumsprozesses zur Bildung der
Gebiete 110 auftreten. Folglich kann das Dotierstoffprofil,
das den pn-Übergang
zwischen dem Substrat 101 und insbesondere dem Kanalgebiet 102 und
den bordotierten Source- und Draingebieten 110 bildet,
verschmiert werden und dadurch die Steuerbarkeit der Kurzkanaleffekte
im Kanalgebiet 102 während
des Betriebs des Transistorelements 100 nachteilig beeinflussen. Um
die Auswirkungen einer ungewünschten
Bordiffusion auf das Transistorverhalten zu verringern und um die
Kurzkanaleffekte zu steuern, wird ein sogenanntes Halo-Gebiet um
die Source- und Draingebiete 110 herum gebildet, indem
ein Dotierstoffmaterial mit umgekehrten Dotiereigenschaften eingeführt wird,
etwa Arsen, um damit den pn-Übergang
zwischen den bordotierten Source- und Draingebieten 110 und
dem n-dotierten Kanalgebiet 102 und dem Substrat 101 zu „verstärken”.
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1c zeigt
schematisch das Transistorbauelement 100 während einer
geneigten Halo-Implantation 113 zum
Einführen
eines n-Dotierstoffes, etwa Arsen, in das Substrat 101,
wodurch Halo-Gebiete 111 benachbart zu den Drain- und Sourcegebieten 110 hergestellt
werden. Jedoch werden während der
Halo-Implantation 113 eine Vielzahl von Kristalldefekten
in Form von Dislokationen, Punktdefekten, Stapelfehlern und (prismatischen)
Versetzungsringen, die als 112 bezeichnet sind, innerhalb
der unter Spannung stehenden Source- und Draingebiete 110 erzeugt,
wodurch sich ein hohes Maß an
unerwünschter
Entspannung der Druckspannung in diesen Gebieten ergibt, was wiederum
eine Verringerung der in dem Kanalgebiet 102 induzierten
Verformung hervorruft. Somit wird die Wirkung der Steigerung der
Löcherbeweglichkeit
in dem Kanalgebiet 102 deutlich reduziert. Obwohl das Problem
der nachteiligen Bordiffusion und damit einer beeinträchtigen
Kanalsteuerbarkeit zumindest zu einem gewissen Maße durch
den oben beschriebenen konventionellen Ansatz berücksichtigt
wird, ergibt sich dennoch als Folge eine geringere Transistorleistungsfähigkeit
hinsichtlich der Betriebsgeschwindigkeiten und der Stromtreiberfähigkeit
auf Grund der geringeren Verformung in dem Kanalgebiet 102.
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Die
US 2003/0080361 A1 offenbart PMOS-Transistoren
mit in Vertiefungen epitaxial gebildeten Source- und Draingebieten.
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Angesichts
der zuvor beschriebenen Sachlage besteht die Aufgabe für eine verbesserte
Technik, die eine erhöhte
Flexibilität
beim Erzeugen dotierter Gebiete auf der Grundlage selektiver Epitaxieprozesse
ermöglicht,
wobei die Auswirkungen eines oder mehrerer der zuvor erkannten Probleme
vermieden oder zumindest reduziert werden, zu sorgen.
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Diese
Aufgabe wird mit den Verfahren gemäß der Ansprüche 1 und 18 gelöst.
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ÜBERBLICK ÜBER DIE ERFINDUNG
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Die
vorliegende Erfindung richtet sich an eine Technik, die die Ausbildung
selektiv epitaktisch gewachsener Halbleitergebiete ermöglicht,
wobei mindestens eine Dotierstoffgattung während des epitaktischen Wachstumsprozesses
eingeführt
wird und wobei eine Grenzfläche
in einem Halbleitermaterial, die durch mindestens zwei unterschiedliche
Dotierstoffgattungen, die in das Halbleitermaterial eingeführt sind,
gebildet wird, im Wesentlichen ohne kristalline Defekte, etwa Dislokationen,
Punktdefekte, Stapelfehler und (prismatische) Versetzungsringe, bereitgestellt
wird.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden eines
ersten kristallinen Halbleitergebiets durch einen ersten selektiven
epitaktischen Wachstumsprozess, wobei das erste kristalline Halbleitergebiet
eine erste Dotierstoffgattung aufweist. Ferner wird ein zweites
kristallines Halbleitergebiet benachbart zu dem ersten kristallinen
Halbleitergebiet durch einen zweiten epitaktischen Wachstumsprozess
gebildet, wobei das zweite kristalline Halbleitergebiet eine zweite
Dotierstoffgattung aufweist, die sich von der ersten Dotierstoffgattung
unterscheidet.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
Vertiefung in einer Halbleiterschicht benachbart zu einer Gateelektrodenstruktur,
die über
der Halbleiterschicht ausgebildet ist, und das Einführen einer
ersten Dotierstoffgattung in die Halbleiterschicht durch die Vertiefung. Des
weiteren umfasst das Verfahren das Bilden eines kristallinen Halbleitergebiets
in der Vertiefung durch einen selektiven epitaktischen Wachstumsprozess, wobei
das kristalline Halbleitergebiet eine zweite Dotierstoffgattung
aufweist, die sich von der ersten Dotierstoffgattung unterscheidet.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird;
es zeigen:
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1a bis 1c schematisch
Querschnittsansichten eines konventionellen p-Kanaltransistors, der
ein vordotiertes Silizium/Germanium-Source- und Draingebiet erhält, während diverser
Herstellungsstadien entsprechend einem konventionellen Prozessablauf;
und
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2a bis 2d schematisch
Querschnittsansichten eines Halbleiterschaltungselements während diverser
Herstellungsphasen beim Bilden epitaktisch gewachsener Halbleitergebiete,
um zumindest zwei unterschiedliche Dotierstoffgattungen in oder
auf und benachbart zu dem epitaktisch gewachsenen Halbleitergebiet
bereitzustellen, gemäß anschaulicher
Ausführungsformen
der vorliegenden Erfindung.
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DETAILLILERTE BESCHREIBUNG
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung von
Halbleitergebieten mittels eines selektiven epitaktischen Wachstumsprozesses,
wobei mindestens eine Dotierstoffgattung in das epitaktisch gewachsene
Halbleitergebiet eingeführt wird,
indem ein Vorstufenmaterial, das die Dotierstoffgattung enthält, der
Abscheideatmosphäre
hinzugefügt
wird. Wie zuvor dargestellt ist, ist es in vielen Anwendungen wünschenswert,
auch eine zweite Dotierstoffgattung innerhalb des Halbleitergebiets oder
benachbart dazu vorzusehen, um eine gut definierte Grenzfläche zwischen
der ersten Dotierstoffgattung und der zweiten Dotierstoffgattung
zu bilden. In einigen speziellen Ausführungsformen repräsentiert
die Grenzfläche
einen pn-Übergang,
wobei die Lage der Grenzfläche
sowie die Dotierstoffkonzentrationen Gradienten an und in der Nähe der Grenzfläche deutlich
das elektrische Gesamtverhalten sowie die Langzeitdiffusionseigenschaften
des betrachteten Halbleiterbauelements beeinflussen. Zum Zwecke
des Ausbildens einer gut definierten Grenzfläche zweier unterschiedlicher
Dotierstoffgattungen, etwa Dotierstoffgattungen unterschiedlicher
Art an Leitfähigkeit,
stellt die vorliegende Erfindung eine Technik bereit, die das Bilden
der Grenzfläche
ermöglicht,
indem mindestens eine der Dotierstoffgattungen während des selektiven epitaktischen
Wachstumsprozesses eingeführt
wird, wobei das Erzeugen unerwünschter
Gittereffekte reduziert ist, anders als dies beispielsweise in der
konventionellen Prozesstechnik der Fall ist, die mit Bezug zu den 1a bis 1c beschrieben
ist, wodurch die Möglichkeit
geschaffen wird, in geeigneter Weise die Eigenschaften der Grenzfläche zu gestalten,
ohne unerwünschte
nachteilige Auswirkungen von Kristalleffekten, etwa Dislokationen
und Versetzungen zu erzeugen. Somit ist die vorliegende Erfindung
insbesondere vorteilhaft in Verbindung mit epitaktisch gewachsenen
Halbleitergebieten, die eine geringe Gitterfehlanpassung zu dem
umgebenden Halbleitermaterial aufweisen, um damit spezielle vorteilhafte
Eigenschaften bereitzustellen, etwa eine erhöhte Ladungsträgerbeweglichkeit
und dergleichen. In einigen anschaulichen Ausführungsformen kann ein epitaktisch
gewachsenes Halbleitergebiet mit einer spezifizierten Gitterfehlanpassung
zu dem benachbarten Substratmaterial verwendet werden, um eine spezifizierte
Verformung in einem Kanalgebiet eines Feldeffekttransistors zu erzeugen,
wobei der Verformungsübertragungsmechanismus
von dem epitkatisch gewachsenen Halbleitergebiet in das Kanalgebiet
deutlich im Vergleich zu konventionellen Lösungen auf Grund der Reduzierung
oder gar Vermeidung von Versetzungen und Dislokationen verbessert
ist, während
trotzdem ein ausgeprägter
pn-Übergang
geschaffen wird.
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Obwohl
die vorliegende Erfindung äußerst vorteilhaft
in Verbindung mit Transistorelementen ist, die ein epitaktisch gewachsenes
Drain- und Sourcegebiet erhalten, oder zumindest ein Teil davon,
wobei die epitaktisch gewachsenen Gebiete auf Grund einer Gitterfehlanpassung
zu dem umgebenden Halbleitermaterial unter mechanischer Spannung
stehen, beispielsweise ein p-Kananaltransistor, der ein Silizium/Germanium-Drain-Source-Gebiet
erhält,
bietet die vorliegende Erfindung auch ein hohes Maß an Flexibilität bei der
Gestaltung beliebiger kristalliner Halbleitergebiete, die eine gut
definierte Grenzfläche oder
einen pn-Übergang
erfordern, wobei die Dotierstoffkonzentration und der Gradient sowie
die Art des Dotierstoffmaterials und die Art des Halbleitermaterials
effektiv entsprechend den Prozess- und Bauteilerfordernissen ausgewählt werden
können.
Es soll daher betont werden, dass obwohl viele der dargestellten
Ausführungsformen,
die mit Bezug zu den 2a bis 2d beschrieben
sind, sich auf ein Transistorelement beziehen, das ein verformtes Drain- und Sourcegebiet
erhält,
die vorliegende Erfindung nicht auf diese anschaulichen Ausführungsformen
einzuschränken
ist, sofern derartige Einschränkungen
nicht explizit in den angefügten
Patentansprüchen
beschrieben sind.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200,
das ein beliebiges Schaltungselement repräsentieren kann, das ein kristallines
Halbleitergebiet mit speziellen Eigenschaften erfordert und eine
gut definierte Grenzfläche
zweier unterschiedlicher Dotierstoffgattungen enthält, etwa
einen pn-Übergang
in einem Transistorelement, einer Diode und dergleichen. In einer
speziellen Ausführungsform
repräsentiert
das Halbleiterbauelement 200 einen Feldeffekttransistor,
wobei Drain- und Sourcegebiete zumindest teilweise aus einem epitaktisch
gewachsenen Halbleitergebiet gebildet sind. Das Halbleiterbauelement 200 kann
ein Substrat 201 aufweisen, das ein beliebiges geeignetes
Substrat repräsentieren
kann, um darauf oder darin die entsprechenden Komponenten des Bauelements 200 herzustellen.
In anschaulichen Ausführungsformen
repräsentiert
das Substrat 201 ein Siliziumvollsubstrat oder ein SOI-(Silizium
auf Isolator)Substrat mit einer darauf ausgebildeten kristallinen
Siliziumschicht. In anderen Ausführungsformen kann
das Substrat 201 ein beliebiges Halbleitervollsubstrat
oder ein isolierendes Substrat mit einer darauf ausgebildeten geeigneten
Halbleiterschicht repräsentieren.
Beispielsweise kann das Substrat 201 eine Halbleiterschicht
aus Silizium mit lokal unterschiedlichen Oberflächenorientierungen aufweisen, oder
das Substrat 201 kann eine Silizium/Germanium-Halbleiterschicht,
eine Germaniumhalbleiterschicht oder ein beliebiges anderes geeignetes
Verbundhalbleitermaterial repräsentieren.
Wenn das Bauelement 200 einen Feldeffekttransistor repräsentiert,
kann dieses ein Kanalgebiet 202 aufweisen, über welchem
eine Gateelektrodenstruktur 214 mit einer Gateelektrode 204 ausgebildet
ist, die von dem Kanalgebiet 202 durch eine Gateisolationsschicht 203 getrennt
und isoliert ist. Die Gateelektrode 204 kann aus dotiertem
Polysilizium oder einem anderen geeigneten Material hergestellt
sein. In einigen Transistorarchitekturen wird die Gateelektrode 204 nicht in
diesem Herstellungsstadium vorgesehen, sondern wird stattdessen
durch eine Platzhalterstruktur repräsentiert, die durch ein äußerst leitfähiges Material
in einem späteren
Herstellungsstadium ersetzt wird. Die Gateelektrodenstruktur 214 kann
an ihren Seitenwändenabstandselemente 206 aufweisen,
die eine Beschichtung 205 enthalten, wobei das Abstandselement 206 und
die Beschichtung 205 aus dielektrischem Materialien mit
hoher Ätzselektivität in Bezug
auf ein spezifiziertes anisotropes Ätzrezept, das zur Herstellung
der Abstandselemente 206 ver wendet wird, gebildet sein.
Beispielsweise kann das Abstandselement 206 aus Siliziumnitrid
aufgebaut sein, während
die Beschichtung 205 aus Siliziumdioxid aufgebaut sein
kann, oder umgekehrt. Ferner ist die Gateelekrode 204 durch
eine Deckschicht 207 bedeckt, die beispielsweise aus Siliziumnitrid,
Siliziumoxynitrid und dergleichen hergestellt sein kann, während in
Ausführungsformen,
in denen die Gateelektrodenstruktur 214 einen dielektrischen
Platzhalter anstelle der Gateelektrode 204 enthält, die
Deckschicht 207 weggelassen sein kann.
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Das
Halbleiterbauelement 200, wie es in 2a gezeigt
ist, kann gemäß den folgenden
Prozessen hergestellt werden. Zunächst kann das Substrat 201 von
einem geeigneten Hersteller bezogen werden oder es kann gemäß gut etablierter
Prozesse, etwa einem globalen epitaktischen Wachstumsprozess und
dergleichen hergestellt werden. Danach werden Isolationsstrukturen
(nicht gezeigt) durch gut bekannte Techniken gebildet, woran sich
Implantationssequenzen anschließen,
um ein gewünschtes vertikales
Dotierstoffprofil in dem Substrat 201 und insbesondere
in dem Kanalgebiet 202 zu erzeugen. Danach wird die Gateelektrodenstruktur 214 hergestellt
mittels gut etablierter und moderner Photolithographie- und Ätztechniken,
wobei die Deckschicht 207 vor der Strukturierung der Gateelektrode 204 gebildet
werden kann. Danach werden die Seitenwandabstandselemente 206 gemäß gut etablierter Abstandselements-Techniken
hergestellt, wobei eine Breite 206a des Abstandselements 206 auf
der Grundlage eines Sollabstands 216 einer Grenzfläche zwischen
zwei unterschiedlichen Dotierstoffgattungen, die innerhalb des Substrats 201 herzustellen
ist, eingestellt wird. Beispielsweise kann der Sollabstand 216 den
Sollabstand eines pn-Übergangs
in Bezug auf die Seitenwand der Gateelektrode 204 repräsentieren.
In einer speziellen Ausführungsform
kann das Bauelement 200 einen p-Transistor repräsentieren, in
welchem das Kanalgebiet 202 und das Substrat 201 zumindest
in der Nähe
der GateeLektrodenstruktur 214 leicht n-dotiert sind. Dabei
kann der Sollabstand 216 die laterale Position eines pn-Übergangs zwischen
dem Kanalgebiet 202 und einem Drain- und Sourcegebiet repräsentieren,
die benachbart zu der Gateelekrodenstruktur 214 zu bilden
sind. Folglich kann die Breite 206a des Abstandselements 206 einschließlich der
Breite oder Dicke der Beschichtung 205 so festgelegt werden,
um die Dicke eines Halbleitermaterials zu berücksichtigen, die in einem nachfolgenden
selektiven epitaktischen Wachstumsprozess mit einem ersten Dotierstoff
abzuscheiden ist, um damit eine Grenzfläche zwischen einem ersten Dotierstoff
und einem zweiten Dotierstoff im Wesentlichen an der Sollentfernung 216 zu
positionieren.
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In ähnlicher
Weise kann eine Solltiefe 219 im Voraus festgelegt werden,
die dann beim Steuern eines nachfolgenden anisotropen Ätzprozesses
zur Herstellung von Vertiefungen 209 benachbart zu der Gateelektrodenstruktur 214 und
den Abstandselementen 206 verwendet werden kann. Ein entsprechender
selektiver anisotroper Ätzprozess
zum Materialabtrag des kristallinen Substrats 201 kann
auf der Grundlage gut etablierter Prozessrezepte ausgeführt werden,
wobei der Materialabtrag der Abstandselemente 206 und der
Deckschicht 207 auf Grund einer moderat hohen Ätzselektivität deutlich
geringer ist. Ferner kann während
dieses anisotropen Ätzprozesses
die Ätzzeit
für ansonsten
festgelegte Prozessparameter so gesteuert werden, um eine Tiefe 209a zu
erreichen, die auf der Grundlage der Solltiefe 219 festgelegt
ist, wodurch auch eine gewünschte
Dicke an Halbleitermaterial, das die erste Dotierstoffgattung enthält, berücksichtigt
wird, während
die Solltiefe 219 im Wesentlichen eine Sollposition der
Grenzfläche zwischen
der ersten und der zweiten Dotierstoffgattung bestimmt. In einigen
anschaulichen Ausführungsformen,
in denen das Bauelement 200 einen modernen p-Kanaltransistor
mit einer Gatelänge,
d. h. in 2a die horizontale Abmessung
der Gateelektrode 204, von weniger als ungefähr 100 nm
oder selbst von weniger als ungefähr 50 nm repräsentiert, kann
die Differenz zwischen der Solltiefe 219 und der tatsächlichen
Tiefe 209a der Vertiefung 209 im Bereich von ungefähr 5 nm
bis 20 nm liegen. Es sollte jedoch beachtet werden, dass in anderen
Transistorarchitekturen die entsprechende Differenz zwischen der
Solltiefe 219 und der Tiefe 209a entsprechend
den Prozess- und Bauteilerfordernissen festgelegt werden kann. In ähnlicher
Weise kann die Differenz zwischen der lateralen Sollentfernung 216 und der
Abstandselementsbreite 206a entsprechend den Entwurfserfordernissen
eingestellt werden und kann im Bereich von ungefähr 5 bis 20 nm für einen
modernen p-Kanaltransistor liegen. Es sollte beachtet werden, dass
das individuelle Einstellen der Abstandselementsbreite 206a und
der Tiefe 209a der Vertiefung, der lateralen und vertikalen
Position einer Dotierstoffgrenzfläche, beispielsweise eines pn-Übergangs,
im Wesentlichen voneinander entkoppelt ist. Somit kann in einer
Transistoranordnung, in der ein „verstärkter” pn-Übergang zu bilden ist, des
individuelle Einstellen der Abstandselementsbreite 206a und der
Tiefe 209a ein gewisses Maß an Flexibilität bei der
Gestaltung des entsprechenden „Halo”-Gebiets während der
nachfolgenden selektiven epitaktischen Wachstumsprozesse erfordern,
wie dies mit Bezug zu den 2b und 2c beschrieben
ist.
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2b zeigt
schematisch das Halbleiterbauelement 200, wenn dieses einem
ersten selektiven epitaktischen Wachstumsprozess 220 unterzogen wird.
Während
des Wachstumsprozesses 220 wird ein erstes Halbleitermaterial,
das als S1 gekennzeichnet ist, innerhalb der Vertiefungen 209 abgeschieden,
wohingegen eine Abscheidung des ersten Halbleitermaterials S1 auf
dielektrischen Bereichen, etwa den Abstandselementen 206 und
der Deckschicht 207, im Wesentlichen verhindert wird. Des weiteren
ist ein Vorstufengas zu der Atmosphäre des Wachstumsprozesses 220 hinzugefügt, das
eine spezifizierte erste Dotierstoffgattung, die als D1 benannt
ist, enthält,
um damit ein erstes epitaktisch gewachsenes Halbleitergebiet 211 innerhalb
den Vertiefungen 209 zu bilden, wobei das erste Halbleitergebiet 211 die
erste Dotierstoffgattung D1 in einer Konzentration und einer Verteilung
entlang der Wachstumsrichtung 221 aufweist, wie dies durch Prozessparameter
des Wachstumsprozesses 220 vorgegeben ist. D. h., in einigen
anschaulichen Ausführungsformen
kann ein Vorstufengas mit der ersten Dotierstoffgattung D1 der Abscheideatmosphäre in im
Wesentlichen kontinuierlicher und konstanter Weise, beginnend von
einem spezifizierten Zeitpunkt mit Bezug zu dem Beginn des Abscheideprozesses,
hinzugefügt
werden, wodurch eine im Wesentlichen konstante Konzentration der
ersten Dotierstoffgattung innerhalb eines Bereichs des Gebiets 211 geschaffen
wird, der nach der Initiierung der Vorstufengaszufuhr zu der Abscheideatmosphäre abgeschieden
wird. In anderen Ausführungsformen
kann die Zufuhr der ersten Dotierstoffgattung während zumindest einer spezifizierten
Zeitdauer der Abscheidung 220 so variiert werden, um ein
entlang der Wachstumsrichtung 221 des ersten Halbleitergebiets 211 eine
variierende Dotierstoffkonzentration zu erreichen. Beispielsweise
kann nach dem Beginn des Wachstumsprozesses 220 die Zufuhr
eines dotierstoffenthaltenden Vorstufengases kontinuierlich oder schrittweise
erhöht
werden, um eine graduell veränderliche
Dotierstoffkonzentration entlang der Wachstumsrichtung 221 des
Gebiets 211 zu erzeugen.
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Es
sollte beachtet werden, dass durch entsprechendes Variieren der
Vorstufengaskonzentration innerhalb der Abscheideatmosphäre eine
gewünschte
Konzentrationsänderung
so geschaffen werden kann, dass die gewünschten Eigenschaften an einer
Grenzfläche
zwischen dem ersten Halbleitergebiet 211 und einem zweiten
Halbleitergebiet, das benachbart zu dem ersten Gebiet 211 zu
bilden ist, geschaffen werden. In einigen anschaulichen Ausführungsformen
kann das erste Halbleitergebiet 211 aus einem Material
aufgebaut sein, das eine ähnliche
aber dennoch leicht unterschiedliche Gitterstruktur im Vergleich
zu dem Material des angrenzenden Substrats 201 aufweist,
so dass das Halbleitermaterial 211 als ein verspanntes
Material betrachtet werden kann, das die Gitterstruktur des Substratmaterials 201 besitzt.
Beispielsweise kann das Halbleitergebiet 211 aus einer
Mischung aus Silizium/Germanium oder Silizium/Kohlenstoff aufgebaut
sein, wenn das Substratmaterial 201 Silizium, Germanium oder
eine Mischung davon aufweist. Folglich kann durch geeignetes Festlegen
des Verhältnisses
von Silizium und Germanium oder Silizium und Kohlenstoff während des
Wachstumsprozesses 220 ein gewünschtes Maß an Gitterfehlanpassung und
damit an Verspannung in dem Gebiet 211 eingestellt werden.
In einer speziellen Ausführungsform
repräsentiert
das Bauelement 200 einen p-Kanaltransistor, in welchem
das erste Halbleitergebiet 211 auf einem Substratmaterial
auf Siliziumbasis abgeschieden ist, das als eine Kristallschablone
dient und eine Silizium/Germanium-Verbindung aufweist, wobei ein n-Dotiermaterial,
etwa Arsen, in das Gebiet 211 in einer graduellen oder
schrittweisen Art mit einer gewünschten
Konzentration so eingebaut wird, um ein Halo-Gebiet zu bilden, das
noch auszubildende Source- und Draingebiete einschließt. Die
Eigenschaften des Halo-Gebiets 211 können durch
das Dotierstoffprofil innerhalb des Gebiets 211, d. h. durch
die Dotierstoffkonzentration und ihre lokale Änderung entlang der Wachstumsrichtung 221,
und durch die Dicke des Gebiets 211 eingestellt werden, die
durch die Prozessparameter des Wachstumsprozesses 220 bestimmt
ist.
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Es
sollte beachtet werden, dass vor dem Wachstumsprozess 220 Trocken-
und Nassreinigungsprozesse ausgeführt werden, um Kontaminationsstoffe
an Oberflächenbereichen
der Vertiefungen 209 zu entfernen oder zumindest deutlich
zu reduzieren, um damit eine zuverlässige selektive Abscheidung
des ersten Halbleitermaterials S1 bei moderat geringen Abscheidetemperaturen
zu ermöglichen. Beispielsweise
kann in Abhängigkeit
von der Wirksamkeit der vorhergehenden Reinigungsprozesse und abhängig von
der Fähigkeit,
die Abscheideatmosphäre
des Prozesses 220 präzise
zu steuern, eine selektive Abscheidung bei so geringen Temperaturen,
wie etwa 650°C
erreicht werden, wobei geringere Temperaturen in Zukunft erreichbar
sind, abhängig von
den Fortschritten bei der Gestaltung geeigneter Abscheidereaktoren,
der Entwicklung der Reinigungsrezepte und dergleichen.
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2c zeigt
schematisch das Bauelement 200 während eines epitaxialen Wachstumsprozesses 225 zum
selektiven Abscheiden eines zweiten Halbleitermaterials, das als
S2 bezeichnet ist, bei Vorhandensein, zumindest zeitweilig, einer
zweiten Dotierstoffgattung, die als D2 bezeichnet ist, wodurch ein zweites
kristallines Halbleitergebiet 210 benachbart zu dem ersten
Gebiet 211 gebildet wird. In einer speziellen Ausführungsform
können
der erste Wachstumsprozess 220 und der zweite Wachstumsprozess 225 als
eine in-situ-Sequenz ausgeführt
werden, wobei zumindest die Zufuhr des zweiten Dotierstoffmaterials
D2 während
des zweiten Schritts 225 initiiert wird, um eine gewünschte Grenzfläche 210a mit
erforderlichen Eigenschaften im Hinblick auf den Dotierstoffgradienten,
der Gesamtkonzentration und die laterale und vertikale Position
zu bilden. Daher kann in einigen Ausführungsformen im Wesentlichen
das gleiche Halbleitermaterial wie in dem ersten Prozess 220 auch
während
des zweiten Prozesses 225 abgeschieden werden, wobei zusätzlich oder
alternativ der zweite Dotierstoff D2 während des zweiten Prozesses 225 zugeführt wird.
Wie zuvor mit Bezug zu dem Gebiet 211 erläutert ist,
kann auch während
des zweiten epitaktischen Wachstumsprozesses 225 die Zufuhr
der zweiten Dotierstoffgattung D2 so gesteuert werden, um eine spezielle
Dotierstoffkonzentration und eine gewünschte Änderung insbesondere in der
Nähe der
Grenzfläche 210a zu
erhalten. Somit kann abhängig
von Bauteilerfordernissen ein moderat scharfer oder abgestufter Übergang
von dem Gebiet 211 zu dem Gebiet 210 hinsichtlich
der Art des Dotierstoffmaterials und möglicherweise hinsichtlich der
Art des Halbleitermaterials entsprechend mit Prozessparametern,
etwa einer Vorstufengaskonzentration in der Abscheideatmosphäre der Schritte 220 und 225 erhalten
werden. Für
die zuvor beschriebene spezielle Ausführungsform kann, wenn das Bauelement 200 den
p-Kanaltransistor
repräsentiert,
das zweite Halbleitermaterial S2, das beispielsweise aus Silizium/Germanium
aufgebaut ist, in Anwesenheit eines p-Dotierstoffmaterials, etwa
Bor, abgeschieden werden, um einen pn-Übergang an der Grenzfläche 210a zu
bilden, dessen Eigenschaften durch Steuern der Zufuhr der ersten
und der zweiten Dotierstoffgattung während des ersten und des zweiten
Wachstumsprozesses 220 und 225 eingestellt werden
können.
Folglich kann das Gebiet 211 ein Halo-Gebiet repräsentieren,
das die Eigenschaften des pn-Übergangs 210a im
Hinblick auf Diffusion stabilisiert, selbst wenn ein äußerst diffusionsfreudiges
Dotierstoffmaterial, etwa Bor, in das Gebiet 210 eingebaut wird.
Ferner sind im Gegensatz zu dem konventionellen Verfahren, das mit
Bezug zu den 1a bis 1c beschrieben
ist, die Gebiete 210 und 211 durch Epitaxie gebildet,
um damit die Grenzfläche 210a,
beispielsweise in Form eines pn-Übergangs, zu
definieren, ohne dass die Implantation einer Dotierstoffgattung
erforderlich ist. Somit können
durch Implantation hervorgerufene Gitterschäden innerhalb der Gebiete 210 und 211 im
Wesentlichen vermieden werden, so dass die Gitterstruktur, wie sie
durch die epitaktischen Wachstumsprozesse 220 und 225 geschaffen
werden, im Wesentlichen erhalten bleibt. Wenn daher die Halbleitergebiete 211 und/oder 210 mit
einer Materialzusammensetzung bereitgestellt werden, die zur Ausbildung
einer oder zweier verspannter Bereiche auf Grund einer Gitterfehlanpassung
zu dem be nachbarten kristallinen Material führt, bleibt die intrinsische
Verspannung im Wesentlichen erhalten und kann daher in äußerst effizienter
Weise eine entsprechende Verformung in dem Kanalgebiet 202 erzeugen.
Wenn z. B. die anschauliche Ausführungsform
eines p-Kanaltransistors
betrachtet wird, kann das zweite Halbleitergebiet 210 mit
einer gewünschten
hohen Borkonzentration in einer Silizium/Germanium-Verbindung vorgesehen
werden, während
das Gebiet 211, das als ein Halo-Gebiet dient, die erforderliche
n-Leitfähigkeit
beispielsweise in Form von Arsen liefert, wobei eine unerwünschte Verspannungsrelaxation
in den Gebieten 210 und 211 im Wesentlichen vermieden
wird. In anderen Ausführungsformen
kann eine andere geeignete Materialzusammensetzung durch den ersten
und zweiten Wachstumsprozess 220 und 225 gebildet
werden, etwa Silizium/Kohlenstoff, oder andere binäre, ternäre oder
noch komplexere Halbleiterzusammensetzungen, wie sie zum Bereitstellen
der gewünschten
Spannungseigenschaften und/oder Ladungsträgerbeweglichkeitseigenschaften
innerhalb der Gebiete 210 und 211 erforderlich
sind. Beispielsweise müssen
die Gebiete 211 und/oder 210 nicht notwendigerweise
so abgeschieden werden, dass diese verspannte Gebiete werden. In
diesem Falle können
gut definierte pn-Übergänge mit
gut definierten Dotierstoffkonzentrationen aus einem Material gebildet werden,
das im Wesentlichen identisch zu dem Substratmaterial ist, wohingegen
auf Grund des epitaktischen Wachstums der Prozesse 220 und 225 entsprechende
Ausheizvorgänge
zum Aktivieren von Dotierstoffen und zum Ausheizen von Gitterschäden unnötig sind.
Folglich kann das vertikale und laterale Gesamtdotierprofil innerhalb
des Kanalgebiets 202 und der Gebiete 210 und 211 in
einer präziseren
Weise definiert werden, wohingegen insbesondere ein retrogrades
vertikales Profil in dem Kanalgebiet 202 auf Grund des
Fehlens von Hochtemperaturausheizprozessen, die in Transistorbauelementen
erforderlich sein können,
die Source- und Draingebiete durch Ionenimplantation erhalten, im
Wesentlichen erhalten bleiben.
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In
anderen Ausführungsformen
kann ein weiterer epitaktischer Wachstumsprozess so ausgeführt werden,
um die Höhe
der Gebiete 210 auf einen spezifizierten Wert anzuheben,
wie dies durch die gestrichelten Linien 210b gezeigt ist,
da dies häufig
in Transistorarchitekturen erforderlich ist, die äußerst flache
pn-Übergänge aufweisen,
wobei das erhöhte oder
erhabene Drain- und Sourcegebiet den gewünschten geringen Kontaktwiderstand
ermöglichen.
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In
den zuvor beschriebenen Ausführungsformen
wird ein hohes Maß an
Flexibilität
bei der Positionierung der Grenzfläche 210a bereitgestellt,
wobei gleichzeitig die Eigenschaften der Grenzfläche 210a und der Bereiche
in der Nähe
der Grenzfläche 210a durch
entsprechendes Steuern der Wachstumsprozesse 220 und 225 gestaltet
werden können.
Beispielsweise kann die Dicke des Gebiets 211 durch entsprechendes
Einstellen der Abstandselementsbreiten 216a und der Tiefe 209a der
Vertiefung (siehe 2a) in Verbindung mit Prozessparametern
der Wachstumsprozesse 220 und 225, etwa der Abscheidezeit
bei vorgegebener Abscheiderate, gesteuert werden. In einigen Ausführungsformen
kann es wünschenswert
sein, eine noch höhere
Flexibilität
bei der Gestaltung des Gebiets 211 zu ermöglichen,
insbesondere wenn das Gebiet 211 als ein Halo-Gebiet dient,
das dann deutlich die Eigenschaften des sich ergebenden pn-Übergangs
beeinflusst und damit das Gesamtverhalten des resultierenden Transistorelements
bestimmt.
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2d zeigt
schematisch das Halbleiterbauelement 200 in einer Fertigungsphase,
die im Wesentlichen der Fertigungsphase entspricht, wie sie in 2a gezeigt
ist, wobei das Bauelement 200 einer Ionenimplantation 230 oder
einer Plasmabehandlung unterliegt, um damit eine gewünschte Menge
der ersten Dotierstoffgattung in Oberflächenbereiche der Vertiefung 209 einzuführen. Als
Folge der Ionenimplantation 230 oder der Plasmabehandlung
wird das erste Halbleitergebiet 211 gebildet, wobei dessen
Abmessungen und Eigenschaften im Hinblick auf die Dotierstoffkonzentration
und das Profil durch die entsprechende Abstandselementsbreite 206b und
die Tiefe 219b der Vertiefung bestimmt sind, die sich von den
entsprechenden Werten unterscheiden können, die zuvor mit Bezug zu 2a beschrieben
sind. Beispielsweise können
die Abstandselementsbreite 206b und die Tiefe 219b im
Wesentlichen mit den entsprechenden Sollwerten 216 und 219 übereinstimmen.
Des weiteren kann die Konfiguration des sich ergebenden dotierten
Halbleitergebiets 211 im Wesentlichen durch die Prozessparameter
der Ionenimplantation 230 oder Plasmabehandlung bestimmt
werden. Beispielsweise kann durch Ausführen einer geneigten Implantation,
wobei der Neigungswinkel kontinuierlich oder schrittweise variiert werden
kann, ein äußerst komplexes
Dotierstoffprofil für
das Halo-Gebiet 211 geschaffen werden. Da die erforderliche
Eindringtiefe der Dotierstoffgattung während der Implantation 230 oder
der Plasmabehandlung relativ gering ist, sind die erforderlichen
Implantationsenergie ebenso relativ gering und damit bleiben auch
die entsprechenden durch Implantation hervorgerufenen Schäden gering.
Ferner kann bei Anwendungen, in denen eine im Wesentlichen asymmetrische
Gestaltung der Transistorarchitektur im Hinblick auf das Halo-Gebiet
und/oder im Hinblick auf einen entsprechenden pn-Übergang
erforderlich ist, eine entsprechende asymmetrische Ionenimplantation 230 ausgeführt werden.
Z. B. können
eine oder mehrere Dotierstoffgattungen durch geneigte Implantationen
in äußerst asymmetrischer
Weise eingeführt werden,
wohingegen der Hauptanteil des Drain- und Sourcematerials mit der
hohen Dotierstoffkonzentration dann durch einen nachfolgenden selektiven
epitaktischen Wachstumsprozess gebildet werden kann. Ein entsprechender
Prozessablauf kann vorteilhaft sein, wenn eine asymmetrische Transistorkonfiguration
mit einem effizienten Mechanismus zur Erzeugung von Verformung kombiniert
werden soll, da der Gesamtgitterschaden auf einem geringen Niveau
gehalten wird. In einigen Ausführungsformen
kann ein zusätzlicher
Ausheizzyklus bei moderat geringen Temperaturen und kurzer Dauer
ausgeführt
werden, um selbst die geringe Anzahl von Gitterdefekten zu reduzieren,
indem durch Implantation hervorgerufene Schäden im Wesentlichen rekristallisiert
werden. In anderen Ausführungsformen
können
Trockenreinigungsprozesse, die vor dem selektiven epitaktischen Wachstumsprozess
erforderlich sind, so ausgeführt werden,
um eine Plasmaumgebung zu erzeugen, in er eine spezifizierte Dotierstoffgattung
in die freigelegten Oberflächen
der Vertiefung 209 getrieben wird. Auch in diesem Falle
können
entsprechende Prozessparameter der Plasmabehandlung gesteuert werden,
um eine gewünschte
Menge von beispielsweise Arsen an der Oberflächenschicht der Vertiefungen 209 abzuscheiden.
Nach der Beendigung der Reinigungsprozesse, die mit oder ohne eine
Plasmabehandlung ausgeführt
werden, kann das Abscheiden von weiterem Halbleitermaterial im Wesentlichen in
der gleichen Weise ausgeführt
werden, wie dies auch mit Bezug zu 2c beschrieben
ist, um damit das Gebiet 210 zu bilden, das eine spezifizierte
intrinsische Verspannung und/oder eine spezifizierte weitere Dotierstoffgattung
enthält.
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Es
gilt also: die vorliegende Erfindung stellt eine verbesserte Technik
bereit, die die Herstellung von dotierten Halbleitergebieten mit
mindestens zwei unterschiedlichen Arten an Dotierstoffgattungen
ermöglicht,
um damit die Eigenschaften einer Grenzfläche zwischen den zwei Dotierstoffgattungen
in äußerst präziser Weise
zu definieren, wobei Gitterdefekte innerhalb des dotierten Halbleitergebiets
auf einem moderat geringen Pegel gehalten werden. Dazu kann eine
Sequenz aus epitaktischen Wachstumsprozessen so ausgeführt werden,
um zumindest zwei Dotierstoffgattungen in äußerst präziser Weise im Wesentlichen
ohne Gitterschäden,
wie sie bei konventionellen Halo-Implantationen durch ein dotiertes epitaktisch
gewachsenes Halbleitergebiet erzeugt werden, vorzusehen. Folglich
wird eine verbesserte Flexibilität
bei der Gestaltung von beispielsweise pn-Übergängen in Verbindung mit einem
verbesserten Bauteilverhalten auf Grund einer reduzierten Zahl von
Gitterdefekten erreicht. In speziellen Ausführungsformen kann des epitaktisch
gewachsene Halb leitergebiet ein verspanntes Gebiet repräsentieren, das
die Spannung auf ein Kanalgebiet in effizienterer Weise auf Grund
der reduzierten Anzahl an Gitterdefekten übertragen und damit einen deutlich
schwächeren
Relaxationsmechanismus während
der Ausbildung von Halo-Gebieten bereitstellen kann. Ferner können in
einigen Ausführungsformen äußerst effiziente
Implantations- oder Plasmabehandlungsprozesse mit einem selektiven
epitaktischen Wachstumsprozess so kombiniert werden, um beispielsweise Halo-Gebiete
und/oder pn-Übergänge in äußerst flexibler
Weise, beispielsweise in einer asymmetrischen Konfiguration, zu
bilden, wobei dennoch durch Implantation hervorgerufene Gitterschäden gering
gehalten werden. Wenn daher das epitaktisch gewachsene Halbleitergebiet
mit intrinsischer Spannung vorgesehen wird, so kann eine entsprechende
Verformung in dem Kanalgebiet des Transistors in äußerst effizienter
Weise geschaffen werden.