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DE102004051952A1 - Data allocation method for multiprocessor system involves performing data allocation according to operating mode to which mode switch is shifted - Google Patents

Data allocation method for multiprocessor system involves performing data allocation according to operating mode to which mode switch is shifted Download PDF

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DE102004051952A1
DE102004051952A1 DE102004051952A DE102004051952A DE102004051952A1 DE 102004051952 A1 DE102004051952 A1 DE 102004051952A1 DE 102004051952 A DE102004051952 A DE 102004051952A DE 102004051952 A DE102004051952 A DE 102004051952A DE 102004051952 A1 DE102004051952 A1 DE 102004051952A1
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DE
Germany
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data
processor
mode
unit
memory
Prior art date
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Withdrawn
Application number
DE102004051952A
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German (de)
Inventor
Thomas Kottke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
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Filing date
Publication date
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Abstract

A data allocation unit has at least one data source and at least two arithmetic logic units (ALUs). A mode switch switches between at least two operating modes. Data allocation is performed based on the operating mode.

Description

Stand der TechnikState of technology

In technischen Anwendungen, wie insbesondere im Kraftfahrzeug oder im Industriegüterbereich also z.B. Maschinenbereich und in der Automatisierung werden ständig mehr und mehr mikroprozessor- oder rechnerbasierte Steuerungs- und Regelungssysteme für sicherheitskritische Anwendungen eingesetzt. Dabei sind Zweirechnersysteme oder Zweiprozessorsysteme (Dual Cores) heutzutage gängige Rechnersysteme für sicherheitskritische Anwendungen, insbesondere im Fahrzeug wie beispielsweise für Antiblockiersysteme, das Elektronische Stabilitätsprogramm (ESP), X-by-Wire-Systeme wie Drive-by-Wire oder Steer-by-Wire sowie Break-by-Wire, usw. oder auch bei sonstigen vernetzten Systemen. Um diese hohen Sicherheitsansprüche in zukünftigen Anwendungen zu befriedigen, sind mächtige Fehlermechanismen und Fehlerbehandlungsmechanismen erforderlich, insbesondere um transienten Fehler, die beispielsweise bei Verkleinerung der Halbleiterstrukturen der Rechnersysteme entstehen, zu begegnen. Dabei ist es relativ schwierig den Core selbst, also den Prozessor zu schützen. Eine Lösung hierfür ist wie erwähnt die Verwendung eines Zweirechnersystems oder Dual Core-Systems zur Fehlerdetektion.In technical applications, such as in particular in the motor vehicle or in the industrial goods sector e.g. Machine area and in automation are constantly increasing and more microprocessor or computer-based control systems for safety critical Applications used. These are two-computer systems or two-processor systems (Dual Cores) today's popular computer systems for safety critical Applications, especially in the vehicle such as for anti-lock braking systems, the electronic stability program (ESP), X-by-wire systems like drive-by-wire or steer-by-wire as well as break-by-wire, etc. or also with other networked systems. To meet these high security demands in future To satisfy applications are powerful failure mechanisms and Error handling mechanisms required, in particular transient errors, For example, when reducing the semiconductor structures of Computer systems arise to counter. It is relatively difficult the core itself, so to protect the processor. A solution for this is like mentioned the use of a dual-processor or dual-core system for Error detection.

Solche Prozessoreinheiten mit wenigstens zwei integrierten Ausführungseinheiten sind somit als Dual-Core- oder Multi-Core-Architekturen bekannt. Solche Dual-Core- oder Multi-Core-Architekturen werden nach heutigem Stand der Technik hauptsächlich aus zwei Gründen vorgeschlagen:
Zum Einen kann damit eine Leistungssteigerung, also eine Performance-Steigerung erreicht werden, indem die beiden Ausführungseinheiten oder Cores als zwei Recheneinheiten auf einem Halbleiterbaustein betrachtet und behandelt werden. In dieser Konfiguration bearbeiten die zwei Ausführungseinheiten oder Cores unterschiedliche Programme respektive Tasks. Dadurch lässt sich eine Leistungssteigerung erzielen, weshalb diese Konfiguration als Leistungsmodus oder Performance-Mode bezeichnet wird.Such processor units with at least two integrated execution units are thus known as dual-core or multi-core architectures. Such dual-core or multi-core architectures are proposed in the current state of the art mainly for two reasons:
On the one hand, an increase in performance, ie a performance increase, can be achieved by considering and treating the two execution units or cores as two arithmetic units on a semiconductor component. In this configuration, the two execution units or cores process different programs or tasks. As a result, an increase in performance can be achieved, which is why this configuration is referred to as a power mode or performance mode.

Der zweite Grund, eine Dual-Core- oder Multi-Core-Architektur zu realisieren, ist eine Sicherheitssteigerung, indem die beiden Ausführungseinheiten redundant das gleiche Programm abarbeiten. Die Ergebnisse der beiden Ausführungseinheiten oder CPUs, also Cores werden verglichen und ein Fehler kann bei dem Vergleich auf Übereinstimmung erkannt werden. Im Folgenden wird diese Konfiguration als Sicherheitsmodus oder Safety-Mode oder auch Fehlererkennungsmodus bezeichnet.Of the second reason to realize a dual-core or multi-core architecture, is an increase in security by the two execution units redundantly execute the same program. The results of the two Execution units or CPUs, so cores are compared and an error can be compared recognized for agreement become. In the following, this configuration becomes a security mode or safety mode or error detection mode.

Heutzutage gibt es somit einerseits Zwei- oder Mehrprozessorsysteme die zur Erkennung von Hardware-Fehlern redundant arbeiten (siehe Dual-Core oder Master-Checker-Systeme) und anderseits Zwei- oder Mehrprozessorsysteme, die auf ihren Prozessoren unterschiedliche Daten abarbeiten. Kombiniert man nun diese beiden Betriebsarten in einem Zwei- oder Mehrprozessorsystem (der Einfachheit halber wird nun nur noch von einem Zweiprozessorsystem gesprochen, die nachfolgende Erfindung ist aber genauso auf Mehrprozessorsystemen anwendbar), so müssen die beiden Prozessoren im Performance-Modus unterschiedliche Daten erhalten und im Fehlererkennungsmodus die gleichen Daten.nowadays Thus, on the one hand, there are two- or multi-processor systems for Detection of hardware errors redundant work (see dual-core or master-checker-systems) and on the other hand two- or multi-processor systems running on their processors to process different data. Combine these two now Operating modes in a two or more processor system (simplicity now half spoken only of a two-processor system, but the following invention is as well on multiprocessor systems applicable), so must the two processors in performance mode get different data and in error detection mode the same data.

Die Aufgabe der Erfindung ist nun eine Einheit und eine Verfahren vorzustellen, die den wenigstens beiden Prozessoren abhängig vom Modus die Instruktionen/Daten redundant oder unterschiedlich liefert und insbesondere im Performance-Modus die Speicherzugriffsrechte aufteilt.The The object of the invention is now to present a unit and a method the at least two processors depending on the mode the instructions / data redundant or different supplies and especially in the performance mode allocates the memory access rights.

Solch eine Einheit ist bis jetzt noch nicht bekannt. Sie ermöglicht den effektiven Betrieb eines Zweiprozessorsystems, so dass in den beiden Modi Sicherheit und Performance im Betrieb umgeschaltet werden kann. Dabei wird im weiteren von Prozessoren gesprochen, was aber ebenso Cores bzw. Recheneinheiten begrifflich einschließt.Such One unit is not known yet. It allows the effective operation of a two-processor system, so that in the two Modes safety and performance can be switched during operation. It is spoken in the further of processors, but as well Cores or computing units conceptually includes.

Beschreibung der Ausführungsbeispiele und Vorteile der Erfindungdescription the embodiments and advantages of the invention

Somit geht die Erfindung vorteilhafter Weise von einer Einheit zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten aus, wobei Umschaltmittel (ModeSwitch) enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschalten werden kann, wobei die Einheit derart ausgestaltet ist, dass die Datenverteilung und/oder die Datenquelle abhängig von dem Betriebsmodus ist. Gelichermaßen ist ein System mit einer solchen Einheit gezeigt.Consequently The invention advantageously proceeds from a unit for data distribution from at least one data source in a system with at least two Calculating units, wherein switching means (ModeSwitch) included are by which between at least two operating modes of the system can be switched, the unit configured in such a way is that the data distribution and / or the data source depends on is the operating mode. So to speak, a system with one shown in such a unit.

Ebenso zeigt die Erfindung ein entsprechendes Verfahren zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten, wobei Umschaltmittel enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschalten werden kann, wobei die Datenverteilung und/oder eine Auswahl einer Datenquelle (insbesondere Instr.Speicher, Datenspeicher, Cache) abhängig von dem Betriebsmodus ist.As well the invention shows a corresponding method for data distribution from at least one data source in a system with at least two Arithmetic units, wherein switching means are included by which be switched between at least two operating modes of the system may, wherein the data distribution and / or a selection of a data source (in particular memory, data memory, cache) depends on is the operating mode.

Dabei entspricht der erste Betriebsmodus einem Sicherheitsmodus, bei dem die zwei Recheneinheiten gleiche Programme und/oder Daten abarbeiten und Vergleichsmittel vorgesehen sind, welche die bei der Abarbeitung der gleichen Programme entstehenden Zustände auf Übereinstimmung vergleichenIn this case, the first operating mode corresponds to a safety mode, in which the two arithmetic units execute the same programs and / or data and comparison means are provided, which generate the same during the execution of the same programs compare conditions to match

Die erfindungsgemäße Einheit bzw. das erfindungsgemäße Verfahren ermöglicht die Implementierung der beiden Modi in einem Zweiprozessorsystem.The unit according to the invention or the inventive method allows the implementation of the two modes in a two-processor system.

Arbeiten die beiden Prozessoren im Fehlererkennungsmodus (F-Modus), so erhalten die beiden Prozessoren die gleichen Daten/Instruktionen und arbeiten sie im Performancemodus (P-Modus), so kann jeder Prozessor auf den Speicher zugreifen. Dann verwaltet diese Einheit die Zugriffe auf den nur einfach vorhandenen Speicher oder Peripherie.Work the two processors in error detection mode (F-mode), so obtained the two processors the same data / instructions and work they are in performance mode (P mode), so every processor can access the Memory access. Then this unit manages the accesses the only simple existing memory or peripherals.

Im F-Modus übernimmt die Einheit die Daten/Adressen eines Prozessors (hier Master genannt) und leitet diese an die Komponenten wie Speicher, Bus, usw. weiter. Der zweite Prozessor (hier Slave) möchte den gleichen Zugriff machen. Die Datenverteilungseinheit nimmt dies an einem zweiten Port entgegen, aber leitet die Anfrage nicht an die weiteren Komponenten weiter. Die Datenverteilungseinheit übergibt dem Slave die gleichen Daten wie dem Master und vergleicht die Daten der beiden Prozessoren. Sind diese unterschiedlich, so zeigt dies die Datenverteilungseinheit (hier DVE) durch ein Fehlersignal an. Es arbeitet somit nur der Master auf den Bus/Speicher und der Slave bekommt die selben Daten (Funktionsweise wie bei einem Dual-Core System).in the F mode takes over the unit the data / addresses of a processor (here called Master) and forwards them to the components such as memory, bus, etc. The second processor (here slave) wants to make the same access. The data distribution unit accepts this at a second port, but does not forward the request to the other components. The data distribution unit passes the slave the same data as the master and compares the data the two processors. If these are different, this shows the Data distribution unit (here DVE) by an error signal. It Thus, only the master works on the bus / memory and the slave gets the same data (working like a dual-core System).

Im P-Modus arbeiten die beiden Prozessoren unterschiedliche Programmteile ab. Die Speicherzugriffe sind somit auch unterschiedlich. Die DVE nimmt somit die Anforderung der Prozessoren entgegen und gibt die Ergebnisse/angeforderte Daten an den Prozessor zurück, der sie angefordert hat. Möchten nun beide Prozessoren gleichzeitig auf eine Komponenten zugreifen, so wird ein Prozessor in einen Wartezustand versetz, bis der andere bedient wurde.in the P mode, the two processors work different parts of the program from. The memory accesses are thus also different. The DVE thus accepts the request of the processors and gives the Results / requested data back to the processor, the she has requested. Would like now both processors access a component at the same time one processor is put in a wait state until the other one was served.

Die Umschaltung zwischen den beiden Modi und somit der unterschiedlichen Arbeitsweise der Datenverteilungseinheit erfolgt durch ein Steuersignal. Dies kann entweder von einem der beiden Prozessoren generiert werden oder extern.The Switching between the two modes and thus the different ones Operation of the data distribution unit is performed by a control signal. This can either be generated by one of the two processors or externally.

Wird das Zweiprozessorsystem im F-Modus mit einem Taktversatz betrieben und im P-Modus nicht, so verzögert die DVE-Einheit die Daten für den Slave entsprechend, bzw. speichert die Ausgangsdaten des Master solange, bis sie mit den Ausgangsdaten des Slave zur Fehlererkennung verglichen werden können.Becomes operated the two-processor system in F-mode with a clock offset and not in P-mode, so delayed the DVE unit the data for corresponding to the slave, or stores the output data of the master until they match the output data of the slave for error detection can be compared.

Der Taktversatz wird anhand der 1 näher erläutert:The clock skew is based on the 1 explained in more detail:

1 zeigt ein Zweirechnersystem mit einem ersten Rechner 100, insbesondere einem Masterrechner und einem zweiten Rechner 101, insbesondere einem Slave-Rechner. Das gesamte System wird dabei mit einem vorgebbaren Takt bzw. in vorgebbaren Taktzyklen (clock cycle) CLK betrieben. Über den Takteingang CLK1 des Rechners 100 sowie über den Takteingang CLK2 des Rechners 101 wird diesem der Takt zugeführt. Bei diesem Zweirechnersystem ist darüber hinaus beispielhaft ein spezielles Merkmal zur Fehlererkennung enthalten, in dem nämlich der erste Rechner 100 sowie der zweite Rechner 101 mit einem Zeitversatz, insbesondere einem vorgebbaren Zeitversatz bzw. einem vorgebbaren Taktversatz arbeiten. Dabei ist jede beliebige Zeit für einen Zeitversatz vorgebbar und auch jeder beliebige Takt bezüglich eines Versatzes der Taktzyklen. Dies kann ein ganzzahliger Versatz des Taktzyklus (clock cycle) sein, aber eben auch wie in diesem Beispiel dargestellt, beispielsweise ein Versatz von 1,5 Taktzyklen, wobei hier der erste Rechner 100 eben 1,5 Taktzyklen vor dem zweiten Rechner 101 arbeitet respektive betrieben wird. Durch diesen Versatz kann vermieden werden, dass Gleichtaktfehler, sogenannte common mode failures, die Rechner oder Prozessoren, also die Cores des Dual Cores Systems, gleichartig stören und damit unerkannt bleiben. D.h. solche Gleichtaktfehler betreffen durch den Versatz die Rechner zu unterschiedlichen Zeitpunkten im Programmablauf und bewirken demnach unterschiedliche Effekte bezüglich der beiden Rechner wodurch Fehler erkennbar werden. Gleichartige Fehlerwirkungen ohne Taktversatz wären u.U. in einem Vergleich nicht erkennbar, dies wird dadurch vermieden. Um diesen Versatz bezüglich der Zeit oder des Taktes, hier insbesondere 1,5 Taktzyklen im Zweirechnersystem zum implementieren sind die Versatzbausteine 112 bis 115 implementiert. 1 shows a dual-computer system with a first computer 100 , in particular a master computer and a second computer 101 , in particular a slave computer. The entire system is operated with a predeterminable clock or in predeterminable clock cycles (clock cycle) CLK. About the clock input CLK1 of the computer 100 as well as via the clock input CLK2 of the computer 101 this is the clock supplied. In this dual-computer system, moreover, by way of example, a special feature for error detection is included, in which the first computer 100 as well as the second computer 101 operate with a time offset, in particular a predetermined time offset or a predetermined clock offset. In this case, any time can be predetermined for a time offset and also any desired clock with respect to an offset of the clock cycles. This can be an integer offset of the clock cycle, but just as shown in this example, for example, an offset of 1.5 clock cycles, in which case the first computer 100 just 1.5 clock cycles before the second computer 101 works respectively is operated. By this offset can be avoided that common mode failures, the computers or processors, so the cores of the dual-core system, disturbing similar and thus remain unrecognized. That is to say, such common-mode errors relate to the computers at different times in the program sequence due to the offset, and thus cause different effects with respect to the two computers, as a result of which errors become recognizable. Similar error effects without clock skew could not be detected in a comparison, this is avoided. To implement this offset with respect to time or clock, in particular 1.5 clock cycles in the dual-processor system, the offset blocks 112 to 115 implemented.

Um die genannten Gleichtaktfehler zu erkennen ist dieses System eben beispielsweise dazu ausgelegt in einem vorgegebenen Zeitversatz oder Taktzyklenversatz zu arbeiten, insbesondere hier 1,5 Taktzyklen, d.h. während der eine Rechner, z. B. Rechner 100 direkt die Komponenten, insbesondere die externen Komponenten 103 und 104 anspricht, arbeitet der zweite Rechner 101 mit einer Verzögerung von genau 1,5 Taktzyklen dazu. Um in diesem Fall die gewünschte Eineinhalbzyklusverzögerung, also von 1,5 Taktzyklen zu erzeugen wird Rechner 101 mit der invertierten Clock, also dem invertierten Takt am Takteingang CLK2 gespeist. Dadurch müssen aber auch die vorgenannten Anschlüsse des Rechners also seine Daten bzw. Befehle über die Busse um die genannten Taktzyklen, also hier insbesondere 1,5 Taktzyklen verzögert werden, wozu eben wie gesagt die Versatz- oder Verzögerungsbausteine 112 bis 115 vorgesehen sind. Neben den beiden Rechnern oder Prozessoren 100 und 101 sind Komponenten 103 und 104 vorgesehen, die über Busse 116, bestehend aus den Busleitungen 116A und 116B und 116C sowie 117, bestehend aus den Busleitungen 117A und 117B mit den beiden Rechnern 100 und 101 in Verbindung stehen. 117 ist dabei ein Befehlsbus, bei welchem mit 117A ein Befehlsadressbus und mit 117B der Teil-Befehls(daten)bus bezeichnet ist. Der Adressbus 117A ist über einen Befehlsadressanschluss IA1 (Instruction Adress 1) mit Rechner 100 und über einen Befehlsadressanschluss IA2 (Instruction Adress 2) mit Rechner 101 verbunden. Die Befehle selbst werden über den Teil-Befehlsbus 117B übertragen, der über einen Befehlsanschluss I1 (Instruction 1) mit Rechner 100 und über einen Befehlsanschluss I2 (Instruction 2) mit Rechner 101 verbunden ist. In diesem Befehlsbus 117 bestehend aus 117A und 117B ist eine Komponente 103 z. B. ein Befehlsspeicher, insbesondere ein sicherer Befehlsspeicher oder dergleichen zwischengeschaltet. Auch diese Komponente, insbesondere als Befehlsspeicher wird in diesem Beispiel mit dem Takt CLK betrieben. Daneben ist mit 116 ein Datenbus dargestellt, welcher einen Datenadressbus oder eine Datenadressleitung 116A und einen Datenbus oder eine Datenleitung 116B enthält. Dabei ist 116A, also die Datenadressleitung, über einen Datenadressanschluss DA1 (Data Adress 1) mit dem Rechner 100 und über einen Datenadressanschluss DA2 (Data Adress 2) mit Rechner 101 verbunden. Ebenso ist der Datenbus oder die Datenleitung 116B über einen Datenanschluss DO1 (Data Out 1) und einen Datenanschluss DO2 (Data Out 2) mit Rechner 100 bzw. Rechner 101 verbunden. Weiterhin zu Datenbus 116 gehört die Datenbusleitung 116C, welche über einen Datenanschluss DI1 (Data In 1) und einen Datenanschluss DI2 (Data In 2) jeweils mit Rechner 100 bzw. Rechner 101 verbunden ist. In diesem Datenbus 116 bestehend aus den Leitungen 116A, 116B und 116C ist eine Komponente 104 zwischengeschaltet, beispielsweise ein Datenspeicher, insbesondere ein sicherer Datenspeicher o. ä. Auch diese Komponente 104 wird in diesem Beispiel mit dem Takt CLK versorgt.In order to detect the said common mode errors, this system is just designed, for example, to operate in a predetermined time offset or clock cycle offset, in particular here 1.5 clock cycles, ie during the one computer, z. Eg calculator 100 directly the components, in particular the external components 103 and 104 responds, works the second computer 101 with a delay of exactly 1.5 clock cycles. To generate in this case the desired one and a half cycle delay, ie of 1.5 clock cycles will be computer 101 with the inverted clock, so the inverted clock fed to the clock input CLK2. As a result, but also the aforementioned connections of the computer so its data or commands on the buses to the clock cycles mentioned, so here in particular 1.5 clock cycles are delayed, including just said as the offset or delay blocks 112 to 115 are provided. In addition to the two computers or processors 100 and 101 are components 103 and 104 provided by buses 116 , consisting of the bus lines 116A and 116B and 116C such as 117 , consisting of the bus lines 117A and 117B with the two computers 100 and 101 keep in touch. 117 is a command bus, with which 117A a command address bus and with 117B the sub-command (data) bus is designated. The address bus 117A is via a command address port IA1 (Instruction Address 1) with computer 100 and via a command address port IA2 (Instruction Address 2) with computer 101 connected. The commands themselves are over the sub-command bus 117B transmitted via a command I1 (Instruction 1) with computer 100 and via a command port I2 (Instruction 2) with computer 101 connected is. In this command bus 117 consisting of 117A and 117B is a component 103 z. B. an instruction memory, in particular a secure instruction memory or the like interposed. This component, in particular as a command memory is operated in this example with the clock CLK. Besides that is with 116 a data bus representing a data address bus or a data address line 116A and a data bus or a data line 116B contains. It is 116A , So the data address line, via a data address port DA1 (Data Address 1) with the computer 100 and via a data address connection DA2 (Data Address 2) with computer 101 connected. Likewise, the data bus or the data line 116B via a data port DO1 (Data Out 1) and a data port DO2 (Data Out 2) with computer 100 or computer 101 connected. Continue to data bus 116 belongs to the data bus 116C , Which via a data terminal DI1 (Data In 1) and a data terminal DI2 (Data In 2) each with computer 100 or computer 101 connected is. In this data bus 116 consisting of the lines 116A . 116B and 116C is a component 104 interposed, for example, a data memory, in particular a secure data storage o. Ä. Also this component 104 is supplied in this example with the clock CLK.

Dabei stehen die Komponenten 103 und 104 stellvertretend für beliebige Komponenten die über einen Datenbus und/oder Befehlsbus mit den Rechnern des Zweirechnersystems verbunden sind und entsprechend der Zugriffe über Daten und/oder Befehle des Zweirechnersystems bezüglich Schreiboperationen und/oder Leseoperationen fehlerhafte Daten und/oder Befehle erhalten oder abgeben können. Zur Fehlervermeidung sind zwar Fehlerkennungsgeneratoren 105, 106 und 107 vorgesehen welche eine Fehlerkennung erzeugen wie beispielsweise ein Parity-Bit oder auch einen anderen Fehlercode wie beispielsweise einen Error- Correction-Code, also ECC, o. ä.. Dazu vorgesehen sind dann auch die entsprechenden Fehlerkennungsprüfeinrichtungen oder Check-Einrichtungen 108 und 109 zur Überprüfung der jeweiligen Fehlerkennung also beispielsweise des Parity-Bit oder eines anderen Fehlercodes wie ECC.Here are the components 103 and 104 representative of any components which are connected via a data bus and / or command bus to the computers of the dual-computer system and corresponding to the accesses via data and / or commands of the dual-processor system with respect to write operations and / or read operations receive or give erroneous data and / or commands. To avoid errors are indeed error detection generators 105 . 106 and 107 provided which generate an error identifier such as a parity bit or other error code such as an error correction code, so ECC, o. Ä .. This is then also the corresponding Fehlerkennungsprüfeinrichtungen or check facilities 108 and 109 for checking the respective error identifier, for example the parity bit or another error code such as ECC.

Der Vergleich der Daten und/oder Befehle bezüglich der redundanten Ausführung im Zweirechnersystem erfolgt in den Vergleichern oder Komparatoren 110 und 111 wie in 1 dargestellt. Existiert nun aber ein Zeitversatz, insbesondere ein Takt- oder Taktzyklusversatz zwischen den Rechnern 100 und 101, entweder hervorgerufen durch ein nichtsynchrones Zweiprozessorsystem oder bei einem synchronen Zweiprozessorsystem durch Fehler in der Synchronisierung oder auch wie in diesem speziellen Beispiel durch einen zur Fehlererkennung gewünschten Zeit- bzw. Taktzyklusversatz, insbesondere hier von 1,5 Taktzyklen, so kann in diesem Zeit- oder Taktversatz ein Rechner hier insbesondere Rechner 100 fehlerhafte Daten und/oder Befehle in Komponenten, insbesondere externe Komponenten wie z. B. hier insbesondere die Speicher 103 oder 104, aber auch bezüglich anderen Teilnehmern oder Aktuatoren oder Sensoren schreiben oder lesen. So kann er auch in fehlerhafter Weise einen Schreibzugriff anstatt eines vorgesehenen Lesezugriffs durch diesen Taktversatz durchführen. Diese Szenarien führen selbstverständlich zu Fehlern im gesamten System, insbesondere ohne klare Anzeigemöglichkeit welche Daten und/oder Befehle gerade fehlerhaft geändert wurden, wodurch auch die Recovery-Problematik entsteht.The comparison of the data and / or commands relating to the redundant execution in the dual-computer system takes place in the comparators or comparators 110 and 111 as in 1 shown. But now exists a time offset, especially a clock or clock cycle offset between the computers 100 and 101 either caused by a non-synchronous Zweiprozessorsystem or in a synchronous Zweiprozessorsystem by errors in the synchronization or as in this particular example by a desired error detection time or clock cycle offset, in particular here of 1.5 clock cycles, so may in this time or Clock offset a computer here especially computers 100 erroneous data and / or commands in components, especially external components such. B. here in particular the memory 103 or 104 , but also with respect to other participants or actuators or sensors write or read. Thus, it may also erroneously perform a write access instead of a designated read access by this clock offset. Of course, these scenarios lead to errors in the entire system, in particular without clear display possibility which data and / or commands have just been changed incorrectly, which also causes the recovery problem.

Um diese Problematik zu lösen wird nun eine Verzögerungseinheit 102 wie dargestellt in die Leitungen des Datenbusses und/oder in den Befehlsbus geschaltet. Aus Gründen der Übersichtlichkeit ist nur die Einschaltung in den Datenbus dargestellt. Bezüglich des Befehlsbusses ist dies natürlich genauso möglich und denkbar. Diese Verzögerungseinheit 102 oder die Delay Unit verzögert die Zugriffe, hier insbesondere die Speicherzugriffe so, dass ein möglicher Zeit- oder Taktversatz kompensiert wird, insbesondere bei einer Fehlererkennung beispielsweise über die Komparatoren 110 und 111 z.B. mindestens solange, bis das Fehlersignal im Zweirechnersystem erzeugt ist, also die Fehlererkennung im Zweirechnersystem durchgeführt ist. Dabei können verschiedene Varianten implementiert sein:
Verzögerung der Schreib- und Leseoperationen, Verzögerung nur der Schreiboperationen oder auch, wenn auch nicht bevorzugt, eine Verzögerung der Leseoperationen. Dabei kann durch ein Änderungssignal, insbesondere das Fehlersignal, eine verzögerte Schreiboperation in eine Leseoperation gewandelt werden um fehlerhaftes Schreiben zu unterbinden.To solve this problem now becomes a delay unit 102 as shown in the lines of the data bus and / or in the command bus switched. For reasons of clarity, only the activation in the data bus is shown. Of course, this is just as possible and imaginable with regard to the command bus. This delay unit 102 or the delay unit delays the accesses, here in particular the memory accesses, in such a way that a possible time or clock offset is compensated, in particular for an error detection, for example via the comparators 110 and 111 For example, at least until the error signal is generated in the dual-computer system, that is, the error detection is performed in the dual-computer system. Different variants can be implemented:
Delay the write and read operations, delay only the write operations, or, although not preferred, delay the read operations. It can be converted by a change signal, in particular the error signal, a delayed write operation in a read operation to prevent erroneous writing.

Nachfolgend anhand 2 nun eine beispielhafte Implementierung bezüglich der Datenverteilungseinheit (DVE), die sich vorzugsweise aus einer Vorrichtung zur Detektierung des Umschaltwumsches (durch IIIOPDetect), der Mode-Switch-Einheit sowie dem Iram- und Dram-Control-Baustein zusammensetzt:
IIIOpDetect: Die Umschaltung zwischen den beiden Modi wird durch die Einheiten "'Switch-Detect'" erkannt. Diese Einheit liegt zwischen dem Cache und dem Prozessor auf dem Instruktionsbus und schaut ob der Befehl IIIOp in den Prozessor geladen wird. Wird der Befehl detektiert, so wird dieses Ereignis der Modeswitch Einheit mitgeteilt. Die "'Switch-Detect'" Einheit ist für jeden Prozessor einzeln vorhanden. Die Einheit "'Switch-Detect'" muss nicht fehlertolerant ausgeführt sein, da sie doppelt und somit redundant vorhanden ist. Andererseits ist es denkbar diese Einheit fehlertolerant und damit singulär auszuführen, bevorzugt ist aber die redundante Ausführung.Below based on 2 now an exemplary implementation with respect to the data distribution unit (DVE), which preferably consists of a device for detecting the switching load (by IIIOPDetect), the mode switch unit and the Iram and Dram Control module:
IIIOpDetect: Switching between the two modes is detected by the units''Switch-Detect'". This unit lies between the cache and the processor on the instruction bus and looks to load the IIIOp instruction into the processor. If the command is detected, this event is communicated to the Modeswitch unit. The Switch-Detect unit is unique to each processor. The unit "Switch-Detect '" does not have to be fault-tolerant because it is duplicated and therefore redundant. On the other hand, it is conceivable to perform this unit fault-tolerant and thus singular, but preferred is the redundant design.

Modeswitch: Die Umschaltung zwischen den beiden Modi wird durch die "'Switch-Detect'" Einheit getriggert. Soll eine Umschaltung vom Lock in den Split Modus erfolgen, detektieren beide "'Switch-Detect'" Einheiten die Umschaltung, da beide Prozessoren den gleichen Programmcode im Lock Modus abarbeiten. Die "'Switch-Detect"' Einheit des Prozessor 1 erkennt dies 1,5 Takte vor der "'Switch-Detect'" Einheit des Prozessors 2. Die "'Modeswitch'" Einheit hält mit Hilfe des Wait Signals den Prozessor 1 um 2 Takte an. Der Prozessor 2 wird 1,5 Takte später ebenfalls angehalten, aber nur um einen halben Takt, damit er zum Systemtakt synchronisiert wird. Anschließend wird das Status-Signal auf Split geschaltet für die weiteren Komponenten und die beiden Prozessoren arbeiten weiter. Damit die beiden Prozessoren nun unterschiedliche Tasks ausführen, müssen sie im Programmcode auseinanderlaufen. Dies erfolgt, indem direkt nach Umschalten in den Split-Modus ein Lesezugriff auf die Prozessor-ID erfolgt. Diese ausgelesene Prozessor-ID ist für jeden der beiden Prozessoren unterschiedlich. Wird nun auf eine Soll-Prozessor-ID verglichen, kann anschließend mit einem Conditional Jump Befehl der entsprechende Prozessor an eine andere Programmstelle gebracht werden. Bei einer Umschaltung vom Split-Modus in den Lock-Modus wird dies ein Prozessor bemerken, bzw. einer der beiden zuerst. Dieser Prozessor wird Programmcode ausführen, in dem der Umschaltbefehl enthalten ist. Dies wird nun durch die "'Switch-Detect'" Einheit registriert und teilt dies der Modeswitch Einheit mit. Diese hält den entsprechenden Prozessor an und teilt dem zweiten den Wunsch der Synchronisation durch einen Interrupt mit. Der zweite Prozessor erhält einen Interrupt und kann nun eine Softwareroutine zur Beendigung seines Tasks ausführen. Nun springt er ebenfalls an die Programmstelle, in der sich der Befehl zur Umschaltung befindet. Seine "'Switch-Detect'" Einheit signalisiert nun ebenfalls den Wunsch zum Moduswechsel an die Modeswitch Einheit. Zur nächsten steigenden Systemtaktflanke wird nun das Wait Signal für den Prozessor 1 deaktiviert und 1,5 Takte später für den Prozessor 2. Nun arbeiten beide wieder mit einem Taktversatz von 1,5 Takten synchron.Mode Switch: Switching between the two modes is triggered by the Switch-Detect unit. If you want to switch from Lock to Split mode, detect Both '' Switch-Detect '"units are switching as both Processors execute the same program code in lock mode. The "Switch-Detect" unit of the processor 1 recognizes this 1.5 clocks before the "Switch-Detect" unit of the processor 2. The "'Modeswitch'" unit keeps up Help the wait signal the processor 1 by 2 bars. The processor 2 will be 1.5 bars later also stopped, but only by half a beat, so he to System clock is synchronized. Subsequently, the status signal switched to split for the other components and the two processors continue to work. So that the two processors now perform different tasks, they must Diverge in the program code. This is done by looking right after Switch to split mode read access to the processor ID he follows. This read processor ID is for each of the two processors differently. Now compared to a target processor ID, can subsequently with a conditional jump command the appropriate processor be brought to another program point. When switching from split mode to lock mode, a processor will notice this or one of the two first. This processor becomes program code To run, in which the switching command is included. This will now be done by the '' Switch-Detect '"unit registers and reports this to the Modeswitch unit. This holds the appropriate Processor and tells the second the desire of synchronization through an interrupt with. The second processor receives one Interrupt and can now use a software routine to stop his Execute tasks. Now he also jumps to the program point in which the Command for switching is located. His "Switch-Detect" unit now signals as well the desire to change mode to the Modeswitch unit. To the next rising System clock edge is now the Wait signal for the processor 1 disabled and 1.5 bars later for the Processor 2. Now both work again with a clock offset of 1.5 clocks synchronously.

Befinden sich das System im Lock Modus, so müssen beide "'Switch-Detect'" Einheiten der Modeswitch Einheit mitteilen, dass sie in den Split Modus wollen. Erfolgt der Umschaltwunsch nur von einer Einheit, so wird der Fehler von den Vergleichseinheiten erkannt, da diese von einem der beiden Prozessoren weiterhin Daten geliefert bekommen und diese nicht mit dem angehaltenen Prozessoren übereinstimmen.Are located If the system is in Lock mode, both 'Switch-Detect' units must notify the Modeswitch unit that they want to split mode. If the changeover request only occurs from one unit, so will the error from the comparison units detected as these from one of the two processors continue to receive data delivered and these do not match the stopped processor.

Sind die beiden Prozessoren im Split Modus und einer schaltet nicht zurück in den Lock-Modus, so kann dies durch einen externen Watchdog erkannt werden. Bei einem Triggersignal für jeden Prozessor bemerkt der Watchdog dass der wartende Prozessor sich nicht mehr meldet. Ist nur ein Watchdogsignal für das Prozessorsystem vorhanden, so darf die Triggerung des Watchdogs nur im Lock-Modus erfolgen. Somit würde der Watchdog erkennen, dass die Modusumschaltung nicht erfolgte. Das Modussignal liegt als Dual-Rail Signal vor. Dabei steht "'10'" für den Lock-Modus und "'01'" für den Split-Modus. Bei "'00'" und "'11'" sind Fehler aufgetreten.are the two processors in split mode and one does not switch back to the Lock mode, so can this can be detected by an external watchdog. With a trigger signal for each Processor notices the watchdog that the waiting processor itself no longer reports. If there is only one watchdog signal for the processor system, Thus the triggering of the watchdog may only take place in lock mode. Consequently would the Watchdog detect that the mode switch was not made. The Mode signal is available as a dual-rail signal. Where "'10'" stands for lock mode and '' 01 '"for the split mode. Errors have occurred with "'00'" and "'11'".

IramControl: Der Zugriff auf den Befehlsspeicher der beiden Prozessoren wird über die IRAM Control gesteuert. Diese muss sicher ausgelegt sein, da sie ein Single Point of Failure ist. Sie besteht aus zwei Zustandsautomaten für jeden Prozessor: als je einen taktsynchronen iram 1 clkreset und einen asynchronen readiram1. Im sicherheitskritischen Modus überwachen sich die Zustandsautomaten der beiden Prozessoren gegenseitig und im Performancemodus arbeiten sie getrennt.IramControl: Access to the instruction memory of the two processors is via the Controlled by IRAM Control. This must be designed securely, as it is a single point of failure is. It consists of two state machines for each Processor: as each one isochronous iram 1 clkreset and one asynchronous readiram1. Monitor in safety-critical mode the state machines of the two processors mutually and in performance mode, they work separately.

Das Nachladen der beiden Caches der Prozessoren werden durch 2 Zustandsautomaten gesteuert. Einem synchronen Zustandsautomaten iramclkreset und einem asynchronen readiram. Durch diese beiden Zustandsautoamten werden auch die Speicherzugriffe im Split-Modus verteilt. Hierbei hat Prozessor 1 die höhere Priorität. Nach einem Zugrif auf den Hauptspeicher durch Prozessor 1 bekommt nun – wenn beide Prozessoren wieder auf den Hauptspeicher zugreifen wollen – Prozessor2 die Speicherzugriffserlaubnis zugeteilt. Diese beiden Zustandsautomaten sind für jeden Prozessor implementiert. Im Lock-Modus werden die Ausgangssignale der Automaten verglichen um auftretende Fehler erkennen zu können.The Reloading the two caches of the processors are done by 2 state machines controlled. A synchronous state machine iramclkreset and a asynchronous readiram. By these two state car offices are also the memory accesses are distributed in split mode. This processor has 1 the higher Priority. After accessing the main memory by processor 1 gets Well, if both processors want to access the main memory again - Prozessor2 allocated the memory access permission. These two state machines are for implemented every processor. In lock mode, the output signals compared the machine to be able to detect errors occurring.

Die Daten zum Aktualisieren des Cache 2 im Lock-Modus werden in der IRAM-Control Einheit μm 1,5 Takte verzögert.The Data for updating the cache 2 in the lock mode are in the IRAM control unit μm 1.5 Clocks delayed.

In Bit 5 im Register 0 der SysControl wird codiert um welchen Core es sich handelt. Core 1 ist das Bit 0 und bei Core 2 ist es High. Dieses Register ist in den Speicherbereich mit der Adresse 65528 gespiegelt.In bit 5 in register 0 of the SysControl is encoded which core is concerned. Core 1 is bit 0 and Core 2 is high. This register is in mirrored the memory area with the address 65528.

Bei einem Speicherzugriff von Core 2 wird erst überprüft in welchem Modus sich der Rechner befindet. Ist er im Lock-Modus so wird sein Speicherzugriff unterdrückt. Dieses Signal liegt als Common-Rail Signal vor, da es sicherheitskritisch ist.at Memory access by Core 2 is first checked in which mode the Computer is located. If it is in lock mode, then its memory access suppressed. This signal is available as a common-rail signal because it is safety-critical is.

Der Programmcounter des Prozessors 1 wird um 1,5 Takte verzögert um im Lock-Modus mit dem Programmcounter des Prozessors 2 verglichen werden zu können.Of the Program counter of processor 1 is delayed by 1.5 clocks be compared in lock mode with the program counter of the processor 2 to be able to.

Im Split Modus können die Caches der beiden Prozessoren unterschiedlich nachgeladen werden. Wenn nun in den Lock-Modus umgeschaltet wird, sind die beiden Caches nicht kohärent zueinander. Dadurch können die beiden Prozessoren auseinanderlaufen und die Vergleicher signalisieren folglich einen Fehler. Um dies zu vermeiden, ist in der IRAM Control eine Flag Tabelle aufgebaut. In dieser wird vermerkt, ob eine Cachezeile im Lock- oder im Split-Modus geschrieben wurde. Im Lock-Modus wird der für die Cachezeile entsprechende Eintrag bei einer Cachezeilennachladung auf 0 gesetzt und im Split-Modus – auch bei einer Cacheaktualisierung der Cachezeile von nur einem Cache – auf 1. Führt der Prozessor nun im Lock-Modus einen Speicherzugriff aus, so wird überprüft, ob diese Cachezeile im Lock-Modus aktualisiert wurde, d.h. in beiden Caches gleich ist. Im Split-Modus kann der Prozessor immer auf die Cachezeile zugreifen, unabhängig wie der Flag_Vector ist. Diese Tabelle muss nur einmal vorhanden sein, da bei einem Fehler die beiden Prozessoren auseinanderlaufen und somit an den Vergleichern dieser Fehler sicher erkannt wird. Da die Zugriffszeiten auf der zentralen Tabelle relativ hoch sind, kann diese Tabelle auch zu jedem Cache kopiert werden.in the Split mode can the caches of the two processors are loaded differently. When switching to lock mode, the two caches are now not coherent to each other. Thereby can the two processors diverge and the comparators signal consequently a mistake. To avoid this, is in the IRAM Control built a flag table. In this is noted whether a cache line was written in lock or split mode. In lock mode, the for the Cache line corresponding entry for a cache line reload set to 0 and in split mode - even with a cache update of Cache line of just one cache - up 1. Performs the Processor now in lock mode memory access, it will check if this Cache line has been updated in lock mode, i. in both caches is equal to. In split mode, the processor can always access the cache line access, independently as the Flag_Vector is. This table only needs to exist once be because in an error, the two processors diverge and thus at the comparators of these errors is reliably detected. Since the access times on the central table are relatively high, This table can also be copied to any cache.

DramControl: In dieser Komponente werden für die Adress-, Daten- und Speichersteuersignale von jedem Prozessor das Parity gebildet.DramControl: In this component are for the address, data and memory control signals from each processor the parity formed.

Es gibt einen Prozess für beide Prozessor zum Sperren des Speichers. Dieser Prozess muss nicht sicher implementiert sein, da im Lock-Modus fehlerhafte Speicherzugriffe durch die Vergleicher erkannt werden und im Split-Modus keine sicherheitsrelevanten Anwendungen ausgeführt werden. Hierin wird überprüft, ob der Prozessor den Speicher für den anderen Prozessor sperren möchte. Dieses Sperren des Datenspeichers erfolgt durch einen Zugriff auf die Speicheradresse $FBFF$=64511. Dieses Signal soll genau ein Takt lang anliegen, auch wenn am Prozessor zum Zeitpunkt des Aufrufens ein waitcommand anliegt. Der Zustandsautomat zur Verwaltung der Datenspeicherzugriffe besteht aus 2 Hauptzuständen:

  • – Prozessorstatus Lock: Die beiden Prozessoren arbeiten im Lock-Modus. D.h. die Funktionalität des Datenspeicherlocking ist nicht notwendig. Prozessor 1 koordiniert die Speicherzugriffe.
  • – Prozessorstatus Split: Nun ist eine Zugriffskonfliktauflösung auf den Datenspeicher nötig und ein Speichersperren muss erfolgen können.
There is a process for both processors to lock the memory. This process does not have to be implemented safely because in Lock mode faulty memory accesses are detected by the comparators and no safety-relevant applications are executed in split mode. Here it is checked if the processor wants to lock the memory for the other processor. This data memory is locked by accessing the memory address $ FBFF $ = 64511. This signal should be present for exactly one cycle, even if a waitcommand is present at the processor at the time of the call. The state machine for managing the data storage access consists of 2 main states:
  • - Processor Status Lock: The two processors are in lock mode. That is, the functionality of data storage locking is not necessary. Processor 1 coordinates the memory accesses.
  • - Processor status Split: An access conflict resolution to the data storage is now necessary and a storage lock must be possible.

Der Zustand im Split-Modus ist wiederum in 7 Zustände untergliedert, die die Zugriffskonflikte auflösen und den Datenspeicher für jeweils den anderen Prozessor sperren können. Bei gleichzeitigem Wunsch der beiden Prozessoren bei einem Zugriff, stellt die aufgeführte Reihenfolge gleichzeitig die Priorisierung dar.

  • – Core1\_Lock: Prozessor 1 hat den Datenspeicher gesperrt. Möchte in diesem Zustand Prozessor 2 auf den Speicher zugreifen, so wird er durch ein Wartesignal angehalten, bis Prozessor 1 den Datenspeicher wieder freigibt.\
  • – Core2\_Lock: Ist der gleiche Zustand wie der vorige nur dass nun Prozessor 2 den Datenspeicher gesperrt hat und Prozessor 1 bei Datenspeicheroperationen angehalten wird.
  • – lock1\_wait: Der Datenspeicher war durch den Prozessor 2 gesperrt als Prozessor 1 ihn ebenfalls für sich reservieren wollte. Prozessor 1 ist somit für die nächste Speichersperrung vorgemerkt.
  • – nex: Das gleiche für Prozessor 2. Der Datenspeicher war während des Sperrversuchs durch Prozessor 1 gesperrt. Prozessor 2 bekommt den Speicher vorreserviert. Bei normalen Speicherzugriff ohne Sperren kann hier Prozessor 2 vor Prozessor 1 zugreifen wenn davor Prozessor 1 dran war.
  • – Speicherzugriff von Prozessor 1: Der Speicher ist in diesem Fall nicht gesperrt. Prozessor 1 darf auf den Datenspeicher zugreifen. Falls er ihn sperren möchte, kann er dies in diesem Zustand vornehmen.
  • – Speicherzugriff durch Prozessor 2. Im selben Takt wollte Prozessor 1 nicht auf den Speicher zugreifen somit ist der Speicher frei für den Prozessor 2.
  • – kein Prozessor möchte auf den Datenspeicher zugreifen
The state in split mode is again divided into 7 states, which can resolve the access conflicts and lock the data memory for each other processor. At the same time request of the two processors in an access, the listed order is also the prioritization.
  • - Core1 \ _Lock: Processor 1 has locked the data memory. If processor 2 wants to access the memory in this state, it is stopped by a waiting signal until processor 1 releases the data memory again.
  • - Core2 \ _Lock: Is the same state as the previous one except that now processor 2 has locked the data memory and processor 1 is stopped during data storage operations.
  • - lock1 \ _wait: The data memory was locked by the processor 2 as processor 1 wanted to reserve it for himself as well. Processor 1 is thus flagged for the next memory lock.
  • - nex: The same for processor 2. The data store was locked during the attempted lock by processor 1. Processor 2 gets the memory pre-reserved. In the case of normal memory access without locks, processor 2 can access processor 1 before processor 1 if processor 1 was in front of it.
  • Memory access of processor 1: The memory is not locked in this case. Processor 1 is allowed to access the data store. If he wants to lock him, he can do so in this condition.
  • Memory access by processor 2. In the same clock processor 1 did not want to access the memory thus the memory is free for the processor 2.
  • - no processor wants to access the data store

Die DVE setzt sich wie erwähnt zusammen aus dem Detektierung des Umschaltwunsches (IIIOPDetect) der ModeSwitch-Einheit und der Iram- und DramControl.The DVE sits down as mentioned together from the detection of the changeover request (IIIOPDetect) the ModeSwitch unit and the Iram and DramControl.

Der Kern der Erfindung ist wie oben ausgeführt die generelle Funktionsweise der Datenverteilungseinheit DVE (je nach Modus unterschiedliche Datenzuteilung und somit auch Auswahl des Betriebsmodus).Of the The core of the invention, as stated above, is the general mode of operation the data distribution unit DVE (depending on the mode different data allocation and thus also selection of the operating mode).

Daneben löst aber auch die dargestellte spezielle Implementierung der DVE die Eingangs genannte Aufgabe.In addition, however, the illustrated special implementation of the DVE solves the input ge called task.

Claims (4)

Einheit zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten, wobei Umschaltmittel enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschalten werden kann, wobei die Einheit derart ausgestaltet ist, dass die Datenverteilung und/oder die Datenquelle abhängig von dem Betriebsmodus ist.Unit for data distribution from at least one Data source in a system with at least two processing units, wherein switching means are included by which between at least two operating modes of the system can be switched, the Unit is designed such that the data distribution and / or the data source depends from the operating mode. Verfahren zur Datenverteilung aus wenigstens einer Datenquelle in einem System mit wenigstens zwei Recheneinheiten, wobei Umschaltmittel enthalten sind durch welche zwischen wenigstens zwei Betriebsmodi des Systems umgeschalten werden kann, wobei die Datenverteilung und/oder eine Auswahl einer Datenquelle abhängig von dem Betriebsmodus ist.Method for data distribution from at least one Data source in a system with at least two processing units, wherein switching means are included by which between at least two operating modes of the system can be switched, the Data distribution and / or a selection of a data source depending on is the operating mode. Einheit nach Anspruch 1, dadurch gekennzeichnet, dass der erste Betriebsmodus einem Sicherheitsmodus entspricht, bei dem die zwei Recheneinheiten gleiche Programme abarbeiten und Vergleichsmittel vorgesehen sind, welche die bei der Abarbeitung der gleichen Programme entstehenden Zustände auf Übereinstimmung vergleichenUnit according to claim 1, characterized in that that the first operating mode corresponds to a safety mode, in which the two arithmetic units execute the same programs and comparison means are provided, which in the execution of the same programs resulting states on agreement to compare System mit einer Einheit zur Datenverteilung nach Anspruch 1.System with a unit for data distribution according to Claim 1.
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