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DE102004047522B3 - Halbleiterchip mit einer Metallbeschichtungsstruktur und Verfahren zur Herstellung desselben - Google Patents

Halbleiterchip mit einer Metallbeschichtungsstruktur und Verfahren zur Herstellung desselben Download PDF

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DE102004047522B3
DE102004047522B3 DE102004047522A DE102004047522A DE102004047522B3 DE 102004047522 B3 DE102004047522 B3 DE 102004047522B3 DE 102004047522 A DE102004047522 A DE 102004047522A DE 102004047522 A DE102004047522 A DE 102004047522A DE 102004047522 B3 DE102004047522 B3 DE 102004047522B3
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DE
Germany
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semiconductor chip
metal layer
semiconductor
metal
copper
Prior art date
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Application number
DE102004047522A
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English (en)
Inventor
Michael Bauer
Angela Dr. Kessler
Wolfgang Dr. Schober
Alfred Dr. Haimerl
Joachim Dr. Mahler
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Abstract

Die Erfindung betrifft einen Halbleiterchip (1) mit einer Metallbeschichtungsstruktur (2) und ein Verfahren zur Herstellung desselben. Dazu weist die Metallbeschichtungsstruktur (2) auf einer aktiven Oberseite (3) des Halbleiterchips (1) mindestens eine untere Kupfer oder Kupferlegierung ausweisende Metalllage (8) auf, auf der eine Nickel aufweisende mittlere Metalllage (9) angeordnet ist, wobei die Metallbeschichtungsstruktur (2) durch eine obere Metalllage (10) aus Palladium und/oder einem Edelmetall abgeschlossen wird. Dabei hat die Nickel und/oder Nickelphosphid aufweisende mittlere Metalllage (9) eine raue Grenzfläche (11) zu der die Metallbeschichtungsstruktur (2) umgebenden Kunststoffgehäusemasse.

Description

  • Die Erfindung betrifft einen Halbleiterchip mit einer Metallbeschichtungsstruktur und ein Verfahren zur Herstellung derselben. Dazu ist die Metallbeschichtungsstruktur auf der aktiven Oberseite des Halbleiterchips oberhalb von Passivierungsschichten angeordnet. Diese Metallbeschichtungsstruktur weist kupferhaltige Leiterbahnen und Kontaktanschlussflächen zu Kontaktflächen der Halbleiterelemente des Halbleiterchips auf. Dabei übernimmt eine kupferhaltige Metalllage die Hauptlast der Stromzuführung und weist entsprechend dicke Leiterbahnquerschnitte auf. Diese kupferhaltigen Lagen der Metallbahnen werden zur besseren Stromtragfähigkeit bei Leistungshalbleitertechnologien anstelle der sonst üblichen Aluminiumlage eingesetzt.
  • Eine derartige kupferhaltige stromführende Lage der Leiterbahnen kann über die Hälfte der aktiven Oberseite des Halbleiterchips bedecken. Um einen Korrosionsschutz des Kupfers und um ein Bonden von entsprechend dicken Aluminiumdrähten zu ermöglichen, ist diese kupferhaltige Metalllage von einer Folge von Metalllagen aus NiP/Pd/Au bedeckt. Um eine Diffusion des Kupfers in die darunter liegenden Passivierungsschichten der Halbleiterchipoberfläche zu vermeiden, ist darüber hinaus eine unterste Lage aus einem kupferdiffusionshemmenden Material, wie Wolfram und/oder Titan, auf der Passivierungsschicht des Halbleiterchips angeordnet.
  • Das besondere Kennzeichen derartiger Metallbeschichtungen des Halbleiterchips sind spiegelglatte Oberflächen, um eine geo metrisch und topographisch exakte Beschichtungsstruktur zu ermöglichen und einen sicheren Korrosionsschutz für die stromführende Kupferlage zu gewährleisten. Derartige spiegelglatte Oberflächen aus Metall haben den Nachteil einer schlechten Pressmassenhaftung für eine polymeren Kunststoffgehäusemasse auf der spiegelglatten metallbeschichteten Chipoberseite. Dadurch besteht die Gefahr einer Delamination zwischen der Kunststoffgehäusemasse und der spiegelglatten Oberfläche der Leiterbahnen auf der Chipoberseite. Dies kann zur Folge haben, dass die Metallisierung und/oder die Chip-Passivierung insbesondere bei thermischen Wechselbelastungen beschädigt werden. An den delaminierten Chipoberflächen kann Feuchtigkeit eindiffundieren, die unter anderem zu Leckströmen und sogar zu Kurzschlüssen zwischen benachbarten Leiterbahnen führen kann. Außerdem kann eine Feuchtigkeitsdiffusion im Falle von Mikrorissen in der Passivierungsschicht weiter in den Chip eindringen und dort zu Chip-Fehlfunktionen führen.
  • Die schlechte Pressmassenhaftung auf der Chipoberseite, die üblicherweise bei spiegelglatten Aluminiummetallisierungen auftritt, kann durch Aufbringen einer Polymerschicht, beispielsweise eines Photoimids, oder durch andere Standardmaßnahmen zur Verbesserung der Adhäsion zwischen der Chipoberfläche und der umgebenden Kunststoffpressmasse nur deshalb bei spiegelglatten Aluminiummetallisierungen und/oder Edelmetallisierungen erfolgreich überwunden werden, weil die Metallisierungen eine extrem geringe Topologie aufweisen. Diese Metallisierungen sind nämlich üblicherweise weniger als 1 μm dick, sodass die Schichtdickenstufen auf der Halbleiterchipoberseite zwischen Leiterbahnen und Passivierungsschicht vernachlässigbar klein gegenüber der Dicke der polymeren Adhäsionsbeschichtungen sind.
  • Bei der extrem starken Topologie der Kupferleitungslagen mit Höhendifferenzen teilweise über 5 μm ist jedoch die Übertragbarkeit dieses Polymerprozesses zur Verbesserung der Adhäsion problematisch. Das Polyimid verteilt sich schwierig und nicht vollständig in alle Gräben, welche die Metallisierungsstruktur mit einer derartigen Dicke verursacht. Dadurch können Hohlräume beim Aufbringen des Polyimids entstehen, in denen sich wiederum Feuchtigkeit ansammeln kann, was zu den oben erwähnten Nachteilen führen kann. Darüber hinaus wäre es notwendig, beim Aushärten des Polyimids Spezialöfen für die kupferhaltige Metallisierung vorzusehen, um Kontaminationen zu Standardscheiben, die lediglich Aluminiumleiterbahnen aufweisen, zu vermeiden. Auch der Versuch, die Pressmassen an beispielsweise die obersten Edelmetalllagen in ihrer Haftungseigenschaft anzupassen, ist problematisch, zumal diese Edelmetalle, wie Palladium und Gold, von vornherein für eine Pressmassenhaftung ungeeignet erscheinen.
  • Aus der US 2001/0040291 A1 ist ein Halbleiterbauteil bekannt, bei dem zur besseren Haftvermittlung zwischen dem Halbleiterchip und einem Umverdrahtungssubstrat die Oberfläche beispielsweise durch chemische Abrasion zumindest teilweise aufgeraut wird. Das Aufrauen erfordert in diesem Fall einen zusätzliche Prozessschritt und ist zudem zumindest bei kleinräumigen Gebieten verhältnismäßig zeitaufwendig.
  • Ein Aufbringen von speziellen galvanisch abgeschiedenen Keramikschichten, wie sie aus der DE 101 48 120 A1 bekannt sind, können praktisch nicht auf der Halbleiter-Waferebene aufgebracht werden, um sie gleichmäßig auf allen Chipoberflächen anzubringen, da diese Prozesse zwar für den endmontierten Halbleiterchip geeignet sind, aber für einen Halbleiterwafer ein Kontaminationsrisiko für Anlagen und Geräte darstellen.
  • Es besteht jedoch der Bedarf, gleichzeitig für mehrere Halbleiterchips auf Halbleiter-Waferebene diese Metallbeschichtungsflächen mit kupferhaltigen Lagen, geeignet für ein Weiterverarbeiten, vorzusehen, bevor der Halbleiterwafer in ein zelne Halbleiterchips aufgetrennt wird, ohne zusätzliche Prozessschritte vorzunehmen.
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  • Aufgabe der Erfindung ist es, die Pressmassenhaftung von Chipoberflächen mit hohem Flächenanteil an kupferhaltigen spiegelglatten Metallbeschichtungsstrukturen zu verbessern und einen Halbleiterchip mit einer Metallbeschichtungsstruktur anzugeben, welcher die Gefahr einer Delamination zwischen einer Metallisierungsbeschichtungsstruktur und einer Kunststoffgehäusemasse vermindert. Darüber hinaus ist es Aufgabe der Erfindung, ein Verfahren anzugeben, mit dem eine Metallbeschichtungsstruktur mit verbesserter Pressmassenhaftung auf einem Halbleiterwafer für eine Vielzahl von Halbleiterchips parallel und gleichzeitig hergestellt werden kann.
  • Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein Halbleiterchip mit einer Metallbeschichtungsstruktur auf der aktiven Oberseite des Halbleiterchips geschaffen, bei dem die Metallbeschichtungsstruktur kupferhaltige Leiterbahnen und Kontaktanschlussflächen sowie edelmetallhaltige Bondflächen auf der Oberseite des Halbleiterchips aufweist. Dazu weist die Metallbeschichtungsstruktur mehrere übereinander angeordnete Metalllagen auf. Eine kupferhaltige untere Metalllage bildet die Leiterbahnen und die Kontaktanschlussflächen, während eine mittlere Lage Nickel und/oder Nickelphosphid aufweist und die untere Metalllage bedeckt. Die oberen Metalllagen aus Edelmetallen, wie Palladium und/oder Gold, bedecken zumindest die Bondflächenbereiche des Halbleiterchips. Dabei weist die mittlere Nickel- und/oder Nickelphosphidlage eine rauhe Grenzfläche zu einer die Metallbeschichtungsstruktur umgebenden Kunststoffgehäusemasse und/oder zu den oberen Metalllagen auf.
  • Dieser Halbleiterchip hat den Vorteil, dass entgegen der Tendenz bei dem Aufbringen von Metalllagen auf einen Halbleiterwafer keine spiegelglatten Metalloberflächen bereitgestellt werden, sondern für diese Halbleiterchips mit besonderer Haftfähigkeit zu einer Kunststoffpressmasse der Halbleiterwafer mit einer rauhen Metalloberfläche der Metallbeschichtungsstruktur versehen wird. Erfindungsgemäß wird diese rauhe Metalloberfläche durch die mittlere Nickel und/oder Nickelphosphid aufweisende Metalllage realisiert. Dabei hat der Halbleiterchip den Vorteil, dass für das Aufbringen dieser Metalllagen keine Sonderprozesse oder Zusatzprozesse erforderlich sind. Auch kann auf ein Aufbringen von Polyimiden verzichtet werden, was die Fertigungsprozesse vereinfacht. Auch das komplexe Aufbringen von galvanisch abgeschiedenen Keramikschichten kann unterbleiben. Vielmehr kann dieser Halbleiterchip mit vollkommen konventionellen Metallisierungen versehen werden mit dem einzigen Unterschied, dass auf eine spiegelblanke Abscheidung von Nickel auf der kupferhaltigen Lage der Leiterbahnen verzichtet wird. Vielmehr wird eine rauhe Oberfläche der mittleren Metalllage aus Nickel oder Nickelphosphid erfindungsgemäß vorgesehen, um damit die große Fläche von über der Hälfte des Halbleiterchips für eine intensive Haftung der umgebenen Kunststoffpressmasse zu gewinnen.
  • Beim Aufbringen der Edelmetalllage auf diese rauhe nickelhaltige Lage hat sich darüber hinaus überraschenderweise herausgestellt, dass die Bondfähigkeit der Edelmetalllagen in keiner Weise unter der nun praktizierten Rauhigkeit der Grenzschicht der darunter angeordneten Nickellage vermindert wird.
  • Vielmehr konnte überraschend festgestellt werden, dass die Bondfähigkeit verbessert wird, wobei mit einem verminderten Bondanpressdruck gearbeitet werden kann, da die rauhen Spitzen der Nickelbeschichtung, die sich auch in der Edelmetalllage abbilden, ein intensives Bonden von Bonddrähten auf der Edelmetalllage fördern. Somit kann die Beschichtungsreihenfolge für die mehrlagigen Leiterbahnen mit einer kupferhaltigen Metalllage beibehalten werden, ohne dass ein selektives Freihalten von Bondflächen mit spiegelblanken Oberflächen für ein konventionelles Bonden erforderlich ist.
  • In einer bevorzugten Ausführungsform der Erfindung wird die Rauhigkeit der Grenzfläche der mittleren Metalllage aus Nickel und/oder Nickelphosphid galvanisch in einem Frontend-Prozess durch Variation der Stromdichten beim Abschalten des Nickels auf einem Halbleiterwafer gebildet. Dabei können verschiedene Strukturen der rauhen Oberfläche des Nickels realisiert werden, die entweder mehr kugelförmige Konturen aufweisen oder dentritische Konturen zeigen oder stachelförmige oder faserige Konturen bilden. In allen Fällen wird die Verankerung der Kunststoffgehäusemasse auf oder an der rauhen Grenzschicht derart verbessert, dass weder eine Polyimidschicht erforderlich wird noch andere spezielle Übergangsschichten zur Haftverbesserung im Bereich der kupferhaltigen Metallisierung erforderlich werden.
  • In einer bevorzugten Ausführungsform der Erfindung ist die Rauhigkeit der mittleren Metalllage so groß, dass eine hohe Haftfähigkeit zu der Kunststoffgehäusemasse vorhanden ist und die Rauhigkeit der Grenzfläche der mittleren Metalllage so gering ist, dass die Bondbarkeit der Bondflächen noch nicht beeinträchtigt wird. Zwischen diesen beiden Grenzzuständen ergibt sich jedoch für die Rauhigkeit der Nickelschicht ein weites Feld, zumal die Bondfähigkeit erst bei extrem hoher Rauhigkeit beeinträchtigt wird und die Haftfähigkeit zu der Kunststoffgehäusemasse erst nachlässt, wenn praktisch eine spiegelblanke Oberfläche der mittleren Metalllage verwirklicht wird.
  • In einer weiteren bevorzugten Ausführungsform der Erfindung liegt die Dicke du der kupferhaltigen Metalllage der Metallbeschichtungsstruktur zwischen 2 μm ≤ du ≤ 50 μm. Bei dieser extremen großen Dicke für eine Metallisierungsstruktur sind wie oben erwähnt herkömmliche haftvermittelnde Beschichtungen aus Polyimid oder anderen Haftvermittlern nicht ohne Probleme zu verwirklichen. Demgegenüber lässt sich bei der erfindungsgemäßen Metallbeschichtung eine Verankerung zwischen Metallbeschichtungsstrukturen und Kunststoffgehäusemasse sicherstellen. Selbst das Aufbringen der obersten Edelmetalllagen vermindert nicht die Rauhtiefe der darunter angeordneten mittleren Metalllage aus einem nickelhaltigen Material. Die Gesamtdicke d0 der oberen Metalllagen liegt vorzugsweise zwischen 0,1 μm ≤ d0 ≤ 1,0 μm. Eine derart hauchdünne Metalllage kann die rauhe Struktur der mittleren Nickelschicht nicht einebnen. Vielmehr bleibt die Kontur der mittleren Metalllage erhalten und wird eventuell noch durch die oberen Metalllagen verstärkt.
  • In einer weiteren bevorzugten Ausführungsform der Erfindung liegt die Dicke der mittleren Rauhtiefe tm zwischen 0,05 μm ≤ tm ≤ 1,00 μm. Diese mittlere Rauhtiefe tm in einem derartigen Bereich zwischen 50 nm und 1.000 nm hat den Vorteil, dass eine intensive Verzahnung und Verankerung der Kunststoffgehäusemasse in der Grenzfläche der rauhen Nickelschicht sichergestellt ist. Die Dicke dm der mittleren Metalllage aus Nickel und/oder Nickelphosphid liegt vorzugsweise zwischen 0,1 μm ≤ dm ≤ 1,00 μm.
  • Für eine weitere bevorzugte Ausführungsform der Metallbeschichtungsstruktur auf dem erfindungsgemäßen Halbleiterchip ist es vorgesehen, dass zwischen der kupferhaltigen Metalllage der Kontaktanschlussflächen und den Kontaktflächen des Halbleiterchips, die mit den Elektroden von Halbleiterelementen des Halbleiterchips in Verbindung stehen, eine diffusionshemmende Wolfram und/oder Titan aufweisende Metalllage angeordnet ist. Diese Wolfram und/oder Titan aufweisende Metalllage soll verhindern, dass kupferhaltige Metalllagen im Bereich der Kontaktflächen des Halbleiterchips das Halbleitermaterial kontaminieren. Für die anderen Oberflächenbereiche des Halbleiterchips ist zwischen der kupferhaltigen Metalllage der Leiterbahnen und den Passivierungsschichten der Oberseite des Halbleiterchips eine Wolfram und/oder Titan aufweisende Metalllage als Diffusionsbarriere angeordnet. Eine derartige Diffusionsbarriere soll verhindern, dass Kupferionen in Passivierungsschichten eindringen und an oberflächennahen PN-Übergängen die Raumladungszone vermindern und/oder die Sperrfähigkeit der PN-Übergänge beeinträchtigen.
  • Weiterhin ist es vorgesehen, dass die Querschnitte der Leiterbahnen der Metallbeschichtungsstruktur derartige Dimensionen aufweisen, dass die Leiterbahnen in der Lage sind, Source- oder Emitterströme von Leistungshalbleiterchips zu führen. Dazu ist es erforderlich, dass der Querschnitt der kupferhaltigen Lage, wie oben bereits erwähnt, mit einer entsprechend hohen Dicke zwischen 2 μm und 50 μm ausgeführt wird. Gleichzeitig soll die Metallbeschichtungsstruktur einen Flächenanteil ΔF der aktiven Oberseite des Halbleiterchips von über 50 % bedecken, d. h. ΔF ≥ 50 %.
  • Halbleiterbauteile mit derartigen Halbleiterchips sind insbesondere für den Bereich der Leistungsbauteile vorgesehen. Diese Halbleiterbauteile haben den Vorteil, dass die Gefahr einer Delamination von Kunststoffgehäusemasse von der Metallbeschichtungsstruktur vermindert ist. Gleichzeitig wird damit verhindert, dass sich Mikrorisse in der Kunststoffgehäusemasse oder in Grenzfläche zwischen Kunststoffgehäusemasse und Metallbeschichtungsstruktur ausbilden, durch die Feuchtigkeit diffundieren und die Funktionalität des Halbleiterbauteils beeinträchtigen könnte.
  • Ein Verfahren zur Herstellung mehrerer Halbleiterchips mit einer Metallbeschichtungsstruktur aus mehreren Metalllagen weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Halbleiterwafer mit in Zeilen und Spalten angeordneten Halbleiterchippositionen, die Halbleiterelektrodenflächen auf den aktiven Oberseiten der Halbleiterchippositionen aufweisen, hergestellt.
  • Danach können Passivierungsschichten auf die aktiven Oberseiten der Halbleiterchippositionen unter Freilassen der Halbleiterelektrodenflächen aufgebracht werden. Dann können die Halbleiterelektrodenflächen durch Beschichten zu Kontaktflächen verstärkt werden. Nun folgt ein selektives galvanisches oder chemisches Abscheiden einer unteren Kupfer oder Kupferlegierung aufweisenden Metalllage. Dabei werden Leiterbahnen, Kontaktanschlussflächen auf den Kontaktflächen und Bondflächenbereiche gebildet. Danach erfolgt ein selektives galvanisches Abscheiden einer rauhen Nickelbeschichtung als mittlere Metalllage auf der unteren Metalllage. Auf die mittlere Metalllage können dann obere Metalllagen einer Palladium und/oder einer Edelmetall aufweisenden Beschichtung mindes tens in den Bondflächenbereichen aufgebracht werden. Nach diesem mehrlagigen Beschichten wird der Halbleiterwafer zu einzelnen Halbleiterchips getrennt.
  • Dieses Verfahren hat den Vorteil, dass durch das Abscheiden einer rauhen Nickelbeschichtung als mittlere Lage einer Metallbeschichtungsstruktur auf dem Halbleiterchip bzw. dem Halbleiterwafer eine Grenzschicht geschaffen wird, die bei nachfolgenden Schritten, wie dem Einbetten des Halbleiterchips in eine Kunststoffgehäusemasse eine zuverlässige Verankerung und Haftung zwischen den Metalloberflächen der Verdrahtungsstruktur der einzelnen Halbleiterchips und der Kunststoffgehäusemasse trotz extrem starker Topologie der Verdrahtungsstruktur sicherstellt. Somit ermöglicht das rauhe Nickel auf der Chipoberseite eine gegenüber dem Stand der Technik verbesserte Pressmassenhaftung. Da das Erzeugen der rauhen Oberfläche der Halbleiterchips bzw. des Halbleiterwafers in den Frontend-Prozess mit einbezogen werden kann, kann auf weitere zusätzliche Haftvermittler und die damit verbundenen zusätzlichen Prozessschritte verzichtet werden. Es wird somit eine Chipoberfläche erhalten, die eine sehr gute Haftung zur Kunststoffgehäusemasse aufweist, so dass eine derartige Frontend-Technologie ohne das Aufbringen eines polymeren Haftvermittlers, wie einer Polyimidschicht, gesteigerten Anforderungen des Marktes in Bezug auf Qualität und Preis entsprechen kann.
  • In einem weiteren Durchführungsbeispiel des Verfahrens wird nach dem Aufbringen der Passivierungsschichten und nach dem Verstärken der Halbleiterelektrodenflächen zu Kontaktflächen auf die gesamte Oberfläche des Halbleiterwafers ein elektrisch leitendes Material gebracht, um die Oberfläche für ein galvanisches Abscheiden der kupferhaltigen Schicht zu präpa rieren. Dabei wird die gesamte Oberfläche in einen elektrisch leitenden Zustand durch physikalisches Abscheiden eines elektrisch leitenden Materials mittels Sputtern oder Aufdampfen oder Plasmabeschichten überführt. Dieses Aufbringen einer elektrisch leitenden Schicht kann mit dem Aufbringen eines diffusionshemmenden Metalls verbunden werden, indem noch vor dem Aufbringen der kupferhaltigen Metalllage der Halbleiterwafer und damit die Halbleiterchippositionen mit Wolfram und/oder Titan beschichtet werden, die als Diffusionsbarrieren für Kupferionen und Kupferatome bekannt sind.
  • Diese metallischen Beschichtungen erfüllen somit zwei Funktionen, einerseits sorgen sie dafür, dass galvanisch eine mehrere Mikrometer dicke Kupferschicht abgeschieden werden kann und andererseits lassen sie keine Kupferionen und Kupferatome in die darunter liegenden Passivierungs- bzw. Oxidschichten eindiffundieren. Damit schützen die Wolfram- und/oder die Titanlagen insbesondere die Raumleitungszonen des Halbleitermaterials, die sich bis an die Oberfläche erstrecken und damit besonders gefährdet sind.
  • In einem weiteren Durchführungsbeispiel des Verfahrens werden nach dem Abscheiden eines elektrisch leitenden Materials auf der gesamten Oberfläche die Bereiche der Oberfläche mit einer Photolackschicht geschützt, auf denen keine untere kupfer- oder kupferlegierungshaltige Metalllage abgeschieden werden soll. Solange diese Photolackstruktur auf dem Halbleiterwafer ist, können sämtliche Metalllagen, die selektiv aufeinander zu einer Metallbeschichtungsstruktur aufzubringen sind, mit den unterschiedlichsten Verfahren aufgebracht werden. Auch stromlose Abscheideverfahren für die weiteren Metalllagen sind möglich. Nachdem die oberste Lage, die in diesem Fall aus einer Palladium- und/oder Edelmetallschicht besteht, strukturiert und selektiv auf die nicht von Photolack geschützten Bereiche des Halbleiterwafers aufgebracht ist, kann die Photolackschicht entfernt werden. Anschließend kann die darunter angeordnete leitende Beschichtung aus vorzugsweise Wolfram und/oder Titan selbstjustierend entfernt werden, wobei hier als Maske die fertiggestellte Metallbeschichtungsstruktur dient.
  • Reicht die Leitfähigkeit einer Wolfram- und/oder Titanbeschichtung nicht aus, um ausreichend Strom für die galvanische Abscheidung zur Verfügung zu stellen, so kann auch auf der gesamten Oberseite des Halbleiterwafers auf der Wolfram- und/oder Titanlage eine dünne Kupferlage als Vorbeschichtung oder Keimschicht für das Abscheiden der unteren Kupferlage aufgebracht werden. Diese kupferhaltige Keimschicht kann am Schluss des Prozesses nach dem Entfernen des Photolacks mit der darunter liegenden Wolfram- und/oder Titanlage ebenfalls entfernt werden.
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  • Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
  • 1-8 zeigen schematische Querschnitte durch einen Oberseitenbereich eines Halbleiterwafers bzw. Halbleiterchips nach Fertigungsschritten für eine Metallbeschichtungsstruktur;
  • 1 zeigt einen schematischen Querschnitt eines Oberseitenbereichs mit Passivierungsschichten und frei liegender Kontaktfläche auf einem Halbleiterwafer in einer Halbleiterchipposition;
  • 2 zeigt einen schematischen Querschnitt des Oberseitenbereichs gemäß 1 nach ganzflächigem Aufbringen einer diffusionshemmenden Metalllage und einer kupferhaltigen Vorbeschichtung;
  • 3 zeigt einen schematischen Querschnitt des Oberseitenbereichs gemäß 2 nach Aufbringen einer strukturierten Photolackschicht;
  • 4 zeigt einen schematischen Querschnitt des Oberseitenbereichs gemäß 3 nach galvanischer Abscheidung einer Kupfer aufweisenden unteren Metalllage in Gräben der Photolackschicht;
  • 5 zeigt einen schematischen Querschnitt des Oberseitenbereichs gemäß 4 nach Aufbringen einer Nickel aufweisenden rauhen mittleren Metalllage;
  • 6 zeigt einen schematischen Querschnitt des Oberseitenbereichs gemäß 5 nach Entfernen der Photolackschicht;
  • 7 zeigt einen schematischen Querschnitt des Oberseitenbereichs gemäß 6 nach Entfernen der ganzflächigen Metalllagen;
  • 8 zeigt einen schematischen Querschnitt des Oberseitenbereichs gemäß 7 nach Fertigstellung der Metallbeschichtungsstruktur und Auftrennen des Halbleiterwafers in einzelne Halbleiterchips;
  • 9 zeigten einen schematischen Querschnitt einer Grenzfläche zwischen einer Nickel aufweisenden mittleren Metalllage und einer Kunststoffgehäusemasse eines Halbleiterbauteils.
  • Die 1-8 zeigen schematische Querschnitte durch einen Oberseitenbereich 16 eines Halbleiterwafers bzw. eines Halbleiterchips 1 nach Fertigungsschritten für eine Metallbeschichtungsstruktur 2. Komponenten mit gleichen Funktionen in den 1-8 werden mit gleichen Bezugszeichen gekennzeichnet und nicht mehrfach erörtert.
  • 1 zeigt einen schematischen Querschnitt eines Oberseitenbereichs 16 mit Passivierungsschichten 14 und frei liegenden Kontaktflächen 15 auf einem Halbleiterwafer in einer Halbleiterchipposition 23. Die Kontaktfläche 15 ist auf einer Halbleiterelektrodenfläche 13 angeordnet, die über Leiterbahnen mit entsprechenden Elektroden der Halbleiterelemente, beispielsweise einer integrierten Schaltung, in Verbindung steht. Die leitende Schicht 26, welche die frei liegende Kontaktfläche 15 mit der vergrabenen Halbleiterelektrodenfläche 13 verbindet, ist aus einem elektrisch leitenden Material hergestellt, das sowohl ein hoch dotiertes Halbleitermaterial, wie Polysilicium oder ein Metall, sein kann. Die frei liegende Kontaktfläche 15 ist umgeben von einer Isolationsschicht 17 aus Siliciumdioxid, die unmittelbar auf der aktiven Oberseite 3 des Halbleiterchips 1 angeordnet ist, und einer Passivierungsschicht 14, die beispielsweise Siliciumnitrid aufweist, die die aktive Oberfläche 3 des Halbleiterchips 1 schützt.
  • 2 zeigt einen schematischen Querschnitt des Oberseitenbereichs 16 gemäß 1 nach ganzflächigem Aufbringen einer diffusionshemmenden Metalllage 22 und einer kupferhaltigen Vorbeschichtung 24 auf die Gesamtfläche 19 eines Halbleiterwafers. Die diffusionshemmende Metalllage 22 dieser Ausführungsform der Erfindung ist eine aufgesputterte Schicht, die auf den gesamten Halbleiterwafer aufgebracht werden kann und somit auch in dieser Halbleiterchipposition 23 vorliegt. Auf diese wenige Nanometer dicke diffusionshemmende Metalllage 22 aus Wolfram und/oder Titan wird eine gut elektrisch leitende und kupferhaltige Vorbeschichtung 24 aufgebracht, um bei den nachfolgenden Verfahrensschritten im Galvanikprozess eine entsprechend dicke untere Kupfer aufweisende Metalllage 22 zu schaffen.
  • 3 zeigt einen schematischen Querschnitt des Oberseitenbereichs 16 gemäß 2 nach Aufbringen einer strukturierten Photolackschicht 21. Diese Photolackschicht 21 begrenzt einerseits die Leiterbahnbreite, die auf der Vorbeschichtung 24 abgeschieden werden soll, und außerdem begrenzt sie die einzelnen Positionen der über die Leiterbahnen zu verbindenden Kontaktflächen 15 des Halbleiterchips 1.
  • Derartige strukturierte Photolackschichten 21 werden mit Hilfe der sog. Photolithographie eingebracht, indem beispielsweise eine nicht ausgehärtete Schicht vollständig den Halbleiterwafer bedeckt und eine Vorvernetzung durch Belichtung von Metallbereichen der Photolackschicht 21 folgt, die beim anschließenden Entwicklungsprozess nicht durch entsprechende Entwickler oder Lösungsmittel angegriffen werden, sodass nur die Bereiche des Photolacks, die galvanisch mit einer unteren Kupferlage zu versehen sind, frei von Photolack entwickelt werden. Dabei werden Gräben 25 in der Photolackbeschichtung gebildet, die anschließend galvanisch mit entsprechenden Metalllagen zu Kontaktanschlussflächen 5 aufgefüllt werden können. In einem anschließendem Aushärteschritt kann der Photolack weiter vernetzt werden, sodass er in einem Galvanikbad die Struktur beibehält.
  • 4 zeigt einen schematischen Querschnitt des Oberseitenbereichs 16 gemäß 3 nach galvanischer Abscheidung einer Kupfer aufweisenden unteren Metalllage 8 in den Gräben 25 der Photolackschicht 21. In dieser Durchführung des Verfahrens wird dafür der Photolack 21 in einer Dicke D aufgebracht, die dicker ist als die Gesamtdicke dG der aufeinander gestapelten Metalllagen 8, 22 und 24.
  • 5 zeigt einen schematischen Querschnitt des Oberseitenbereichs 16 gemäß 4 nach Aufbringen einer Nickel aufweisenden rauhen mittleren Metalllage 9. Dabei wird in einem von dem galvanischen Kupferbad getrennten galvanischen Bad für Nickel das Nickel mit unterschiedlicher Stromdichte abgeschieden, so dass durch die Variation der Stromdichte keine glatte Nickeloberseite aufgebaut wird, sondern eine relativ zerklüftete rauhe Oberseite 18 des abgeschiedenen Nickels als rauhe Grenzfläche 11 der rauhen Nickelbeschichtung 18 entsteht. Da die Dicke D der Photolithographieschicht 21 dicker ist als die Gesamtdicke dG der Metalllagen, kann die strukturierte Photolackschicht 21 auch für ein selektives Abscheiden der rauhen Nickelbeschichtung 18 dienen.
  • 6 zeigt einen schematischen Querschnitt des Oberseitenbereichs 16 gemäß 5 nach Entfernen der Photolackschicht 21. Die mittlere Rauhtiefe tm der rauhen Grenzfläche 11 beträgt zwischen 0,05 μm ≤ tm ≤ 1,00 μm. Die Dicke du der dar unter angeordneten unteren kupferhaltigen Metalllage 8 der Metallbeschichtungsstruktur liegt zwischen 2 μm ≤ du ≤ 50 μm und die Dicke dm der mittleren Metalllage 9 aus Nickel beträgt 0,1 μm ≤ dm ≤ 1,00 μm.
  • 7 zeigt einen schematischen Querschnitt des Oberseitenbereichs 16 gemäß 6 nach Entfernen der ganzflächigen Metalllagen 22 und 24. Da die Dicke dieser Metalllagen 22 und 24 sehr gering ist und nur im Bereich von einigen Nanometern liegt, kann zum Wegätzen dieser ganzflächigen Beschichtungen 22 und 24 die vorhandene Struktur dicker metallischer Lagen eine Ätzmaske bilden, sodass kein weiterer Justageschritt erforderlich ist. Zum Schutz der rauhen Nickelbeschichtung 18 vor Korrosion wird diese mit einer dünnen Palladium- und/oder Edelmetallbeschichtung versehen. Durch diese oberen Metalllagen 10 aus einer dünnen Palladium- und/oder Edelmetallbeschichtung im Bereich von wenigen Nanometern bis zu einem Mikrometer wird die Rauheit der Nickelbeschichtung 18 bzw. die rauhe Grenzfläche 11 der Nickelbeschichtung auf der Oberfläche der Palladium- und/oder Edelmetalllage widergespiegelt. Ein Bonden auf dieser rauhen Bondfläche 6 ist unproblematisch, zumal der Anpressdruck auf die Spitzen der rauhen Grenzfläche 11 um ein vielfaches höher ist, als auf eine spiegelglatte Metalloberfläche.
  • 8 zeigt einen schematischen Querschnitt des Oberseitenbereichs 16 gemäß 7 nach Fertigstellung der Metallbeschichtungsstruktur 2 und nach Auftrennen des Halbleiterwafers in einzelne Halbleiterchips 1. Der Korrosionsschutz sowohl für das Kupfer als auch für das Nickel wird dadurch gewährleistet, dass rund um die Oberflächen der Leiterbahnen 4 bzw. der Kontaktanschlussflächen 15 aus kupferhaltigem bzw. nickelhaltigem Material nun eine Edelmetallbeschichtung auf gebracht ist. Dieses Aufbringen auch auf die Randseiten 27 und 28 der Metalllagen 7 erfordert wieder einen photolacktechnischen Justageschritt.
  • 9 zeigt einen schematischen Querschnitt einer Grenzfläche 11 zwischen einer Nickel aufweisenden mittleren Metalllage 9 und einer Kunststoffgehäusemasse 12. Auf eine Edelmetallbeschichtung kann in Bereichen, die von der Kunststoffgehäusemasse 12 abgedeckt werden, verzichtet werden, zumal die Verzahnung zwischen der Kunststoffgehäusemasse 12 und der rauhen Grenzfläche 11 der mittleren Metalllage 9 aus Nickel intensiv ist, wie es diese aus einer REM-Aufnahme gewonnene schematische Darstellung zeigt. Dabei kann die rauhe Grenzfläche 11 unterschiedliche Strukturen von kugelförmig über faserartig bzw. whiskermäßig bis hin zu dentritischen Formen aufweisen.
    • 1
    Halbleiterchip
    2
    Halbleiterchip
    3
    aktive Oberseite des Halbleiterchips
    4
    Leiterbahn
    5
    Kontaktanschlussfläche
    6
    Bondfläche aus Edelmetall bzw. Bondflächenbereich
    7
    Metalllagen
    8
    untere Metalllage
    9
    mittlere Metalllage
    10
    obere Metalllage
    11
    rauhe Grenzfläche
    12
    Kunststoffgehäusemasse
    13
    Halbleiterelektrodenfläche bzw. Halbleiterelektrode
    14
    Passivierungsschicht
    15
    Kontaktflächen
    16
    Oberseitenbereich
    17
    Isolationsschicht
    18
    rauhe Nickelbeschichtung bzw. rauhe Oberseite
    des abgeschiedenen Nickels
    19
    gesamte Oberfläche (eines Halbleiterchips
    bzw. Halbleiterwafers)
    20
    elektrisch leitendes Material für die gesamte Oberfläche
    21
    Photolackschicht
    22
    Wolfram oder Titan aufweisende diffusionshemmende
    Metalllage
    23
    Halbleiterchipposition
    24
    kupferhaltige Vorbeschichtung
    25
    Graben im Photolack
    26
    leitende Schicht
    27
    Randseite
    28
    Randseite
    d0
    Gesamtdicke der oberen Metalllage
    du
    Dicke der unteren Metalllage
    dm
    Dicke der mittleren Metalllage
    dG
    Gesamtdicke der Metalllagen
    D
    Dicke des Photolacks
    Δf
    Flächenanteil
    tm
    mittlere Rauhtiefe

Claims (16)

  1. Halbleiterchip mit einer Metallbeschichtungsstruktur (2) auf der aktiven Oberseite (3) des Halbleiterchips (1), wobei die Metallbeschichtungsstruktur (2) Kupfer enthaltende Leiterbahnen (4) und Kontaktanschlussflächen (5) und Edelmetall enthaltende Bondflächen (6) auf der Oberseite (3) des Halbleiterchips (1) aufweist, und wobei die Metallbeschichtungsstruktur (2) mehrere übereinander angeordnete Metalllagen (7) aufweist, wobei eine kupferhaltige untere Metalllage (8) die Leiterbahnen (4) und die Kontaktanschlussflächen (5) bildet, eine mittlere Nickel und/oder Nickelphosphid aufweisende Metalllage (9) die untere Metalllage (8) bedeckt und obere Palladium- und/oder Edelmetalle aufweisende Metalllagen (10) mindestens die Bondflächenbereiche (6) bedecken, und wobei die mittlere Nickel und/oder Nickelphosphid aufweisende Metalllage (9) eine rauhe Grenzfläche (11) zu einer die Metallbeschichtungsstruktur (2) umgebenden Kunststoffgehäusemasse (12) und/oder zu den oberen Metalllagen (10) aufweist.
  2. Halbleiterchip nach Anspruch 1, dadurch gekennzeichnet, dass die Rauhigkeit der Grenzfläche (11) der mittleren Metalllage (9) galvanisch in einem Frontend-Prozess durch Variation der Stromdichten beim Abscheiden gebildet ist.
  3. Halbleiterchip nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass die Rauhigkeit der Grenzfläche (11) der mittleren Metalllage (9) so groß ist, dass eine hohe Haftfähigkeit zu der Kunststoffgehäusemasse (12) vorhanden ist und die Rauhigkeit der Grenzfläche (11) der mittleren Metalllage (9) so gering ist, dass die Bondbarkeit der Bondflächen (6) noch nicht beeinträchtigt ist.
  4. Halbleiterchip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke du der unteren kupferhaltigen Metalllage (8) der Beschichtungsstruktur zwischen 2 μm ≤ du ≤ 50 μm ist.
  5. Halbleiterchip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gesamtdicke do der oberen Metalllagen (10) 0,1 μm ≤ do ≤ 1,0 μm ist.
  6. Halbleiterchip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mittlere Rauhtiefe tm der mittleren Metalllage (9) zwischen 0,05 μm ≤ tm ≤ 1,00 μm ist.
  7. Halbleiterchip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen der kupferhaltigen Metalllage (8) der Kontaktanschlussflächen (5) und Kontaktflächen (15) des Halbleiterchips (1), die mit den Elektroden von Halbleiterelementen des Halbleiterchips (1) in Verbindung stehen, eine diffusionshemmende Wolfram und/oder Titan aufweisende Metalllage (22) angeordnet ist.
  8. Halbleiterchip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zwischen der kupferhaltigen Metalllage (8) der Leiterbahnen (4) und Passivierungsschichten (14) der Oberseite (3) des Halbleiterchips (1) eine Wolfram und/oder Titan aufweisende Metalllage (22) als Diffusionsbarriere angeordnet ist.
  9. Halbleiterchip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Querschnitte der Leiterbahnen (4) der Metallbeschichtungsstruktur (2) derartige Dimensionen aufweisen, dass sie in der Lage sind, Source- oder Emitterströme von Leistungshalbleiterchips zu führen.
  10. Halbleiterchip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Metallbeschichtungsstruktur (2) einen Flächenanteil ΔF der aktiven Oberseite (3) des Halbleiterchips (1) mit ΔF ≥ 50% bedeckt.
  11. Halbleiterbauteil mit einem Halbleiterchip (1) gemäß einem der Ansprüche 1 bis 10.
  12. Halbleiterbauteil nach Anspruch 11, dadurch gekennzeichnet, dass das Halbleiterbauteil ein Leistungsbauteil ist.
  13. Leistungshalbleitermodul mit einem Halbleiterchip (1) gemäß einem der Ansprüche 1 bis 10.
  14. Verfahren zur Herstellung mehrerer Halbleiterchips (1) mit einer Metallbeschichtungsstruktur (2) aus mehreren Metalllagen (8, 9, 10), wobei das Verfahren folgende Verfahrenschritte aufweist: – Herstellen eines Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterchippositionen (23) mit Halbleiterelektrodenflächen (13) auf den aktiven Oberseiten (3) der Halbleiterchippositionen (23); – Aufbringen einer Passivierungsschicht (14) auf die aktiven Oberseiten (3) unter Freilassen der Halbleiterelektrodenflächen (13); – Verstärken der Halbleiterelektrodenflächen (13) durch Beschichten zu Kontaktflächen (15); – selektives galvanisches oder chemisches Abscheiden einer unteren Kupfer oder Kupferlegierung aufweisenden Metalllage (8) einer mehrlagigen Metallbeschichtungsstruktur (2) unter Bilden von Leiterbahnen (4) und Kontaktanschlussflächen (5) zu den Kontaktflächen (15) und unter Bilden von Bondflächenbereichen (6); – selektives galvanisches Abscheiden einer rauhen Nickelbeschichtung (18) als mittlere Metalllage (9) auf der unteren Metalllage (8); – selektives Aufbringen einer Palladium- und/oder einer Edelmetalllage mindestens in den Bondflächenbereichen (6) auf die rauhe Nickelbeschichtung (18); – Auftrennen des Halbleiterwafers zu einzelnen Halbleiterchips (1).
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass nach dem Aufbringen der Passivierungsschicht (14) und dem Verstärken der Halbleiterelektrodenflächen (18) zu Kontaktflächen (15) auf die gesamte Oberfläche (19) in einen elektrisch leitenden Zustand durch physikalisches Abscheiden eines elektrisch leitenden Materials mittels Sputterns oder Aufdampfens oder Plasma-Beschichtens überführt wird.
  16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass nach dem Abscheiden eines elektrisch leitenden Materials (20) auf der gesamten Oberfläche (19) die Bereiche der Oberfläche (19) mit einer Photolackschicht (21) geschützt werden, auf denen keine untere kupfer- oder kupferlegierungshaltige Metalllage (8) abgeschieden werden soll.
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