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DE102004038874B4 - 1-Bit-SONOS-Speicherzelle und Herstellungsverfahren - Google Patents

1-Bit-SONOS-Speicherzelle und Herstellungsverfahren Download PDF

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DE102004038874B4
DE102004038874B4 DE102004038874A DE102004038874A DE102004038874B4 DE 102004038874 B4 DE102004038874 B4 DE 102004038874B4 DE 102004038874 A DE102004038874 A DE 102004038874A DE 102004038874 A DE102004038874 A DE 102004038874A DE 102004038874 B4 DE102004038874 B4 DE 102004038874B4
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insulating layer
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Hee-Seog Jeon
Seung-Beom Yoon
Yong-Tae Kim
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

Verfahren zur Herstellung einer selbstjustierten 1-Bit-Silicium-Oxid-Nitrid-Oxid-Silicium-Zelle mit folgenden Schritten:
– Bilden einer isolierenden Schichtstruktur (220) mit zwei gegenüberliegenden Seitenwänden auf einem Halbleitersubstrat (200),
– Bilden einer ONO-Schicht (230), die eine untere Oxidschicht (207), eine Nitridschicht (208) und eine obere Oxidschicht (209) beinhaltet, auf dem Halbleitersubstrat (200) und der isolierenden Schichtstruktur (220),
– Bilden von selbstjustierten Ätzabstandshaltern (210) an beiden Seitenwänden der isolierenden Schichtstruktur (220),
– Ätzen von Teilen der oberen Oxidschicht (209) und der Nitridschicht (208) der ONO-Schicht unter Verwendung der selbstjustierten Ätzabstandshalter (210) als Ätzmaske,
– Entfernen der selbstjustierten Ätzabstandshalter (210),
– Entfernen der oberen Oxidschicht (209), die durch Entfernen der selbstjustierten Ätzabstandshalter freigelegt wurde, und der unteren Oxidschicht (207) der ONO-Schicht auf dem Halbleitersubstrat (200),
– Bilden einer Oxidschicht (211) auf der resultierenden Struktur auf dem Halbleitersubstrat (200) und
– Bilden einer Wortleitung (212) für eine Gateelektrode der SONOS-Zelle unter...

Description

  • Die Erfindung bezieht sich auf eine 1-Bit-Silicium-Oxid-Nitrid-Oxid-Silicium(SONOS)-Zelle eines nichtflüchtigen Speichers (NVM) sowie auf ein zugehöriges Herstellungsverfahren.
  • Halbleiterspeicherbauelemente werden in flüchtige Speicher und NVMs abhängig davon klassifiziert, ob Daten verloren gehen beziehungsweise gehalten werden, wenn die Leistungszufuhr abgeschaltet wird. Flüchtige Speicher, wie DRAMs, verlieren gespeicherte Daten, wenn die Leistung unterbrochen wird. Im Gegensatz dazu gehen in NVMs, wie Flash-Speichern, keine Daten verloren, auch wenn die Leistung unterbrochen wird.
  • Daher wurden NVMs verbreitet für Bauelemente, die keine sichere kontinuierliche Leistungszufuhr haben, wie Mobiltelefonsysteme und Bauelemente, die eine Speicherkarte zum Speichern von Musik- und Videodaten erfordern, oder für elektronische Anwendungen verwendet, die möglicherweise abrupt Leistung verlieren.
  • Im Allgemeinen weist eine Speicherzelle eines NVM eine Gatestruktur vom Stapeltyp auf und kann eine SONOS-Zelle sein. Die SONOS-Zelle wird durch sequentielles Stapeln einer Oxidschicht, die einen Kanalbereich auf einem Halbleiterbauelement bildet, auf einer ersten Siliciumschicht, einer Nitridschicht, die als Ladungseinfangschicht verwendet wird, einer Oxidschicht, die als Blockier- bzw. Sperrschicht verwendet wird, und einer zweiten Siliciumschicht gebildet, die als Steuergateelektrode verwendet wird.
  • Bei einem herkömmlichen Verfahren zur Herstellung einer 1-Bit-SONOS-Zelle beeinflussen eine Ladungseinfangschicht, die durch einen photolithographischen Prozess gebildet wird, und spezieller eine Länge einer Nitridschicht, die als diese Ladungseinfangschicht dient, die Charakteristika einer NVM signifikant. Die als die Ladungseinfangschicht verwendete Nitridschicht wird durch Ätzen gebildet, das zweimal durchgeführt wird. Gegenwärtig ist die Schwankung der Länge der Nitridschicht, die aus einer Fehljustierung während des Ätzens entsteht, ein Faktor, der die Gleichmäßigkeit der SONOS-Zelle nachteilig beeinflusst.
  • Die 1 bis 8 stellen Querschnittansichten von Stufen eines Verfahrens zur Herstellung einer SONOS-Zelle eines herkömmlichen NVM dar.
  • Bezugnehmend auf die 1 bis 4 wird eine ONO-Schicht 101, 102 und 103 durch sequentielles Stapeln einer ersten Oxidschicht 101, einer Nitridschicht 102 und einer zweiten Oxidschicht 103 auf einem Halbleitersubstrat 100 gebildet, wie in 1 gezeigt. Eine erste Photoresiststruktur 104 wird auf der zweiten Oxidschicht 103 gebildet, wie in 2 gezeigt. Die ONO-Schicht 101, 102 und 103 wird unter Verwendung der ersten Photoresiststruktur 104 als Ätzmaske geätzt, woraus die in 3 gezeigte Struktur resultiert. Nach Entfernen der ersten Photoresiststruktur 104 wird auf der resultierenden Struktur eine obere Oxidschicht 105 gebildet, wie in 4 gezeigt.
  • Bezugnehmend auf die 5 bis 8 wird auf der oberen Oxidschicht 105 eine leitfähige Polysiliciumschicht 106 gebildet, wie in 5 gezeigt. Dann wird auf der leitfähigen Polysiliciumschicht 106 eine zweite Photoresiststruktur 111 gebildet, wie in 6 gezeigt. Die zweite Photoresiststruktur 111 wird während des Ätzens der Polysiliciumschicht 106, der oberen Oxidschicht 105 und der ONO-Schicht 101, 102 und 103 als Ätzmaske verwendet, woraus die in 7 gezeigte Struktur resultiert. Dann wird die zweite Photoresiststruktur 111 entfernt, und in dem Substrat 100 werden Störstellenübergangsbereiche 109 und 110 gebildet, wie in 8 gezeigt.
  • Das herkömmliche Verfahren zur Herstellung der SONOS-Zelle des NVM weist die folgenden Probleme auf.
  • Wenn eine Fehljustierung beim Bilden der ersten Photoresiststruktur 104 oder bei Verwendung derselben zum Ätzen der darunterliegenden Schichten auftritt, können sich die Längen 107a und 107b der Nitridschicht 108, die als die Ladungseinfangschicht verwendet wird, in benachbarten 1-Bit-SONOS-Zellen unterscheiden. In gleicher Weise können sich, wenn eine Fehljustierung beim Bilden der zweiten Photoresiststruktur 111 oder bei Verwendung derselben zum Ätzen der darunterliegenden Schichten auftritt, die Längen 107a und 107b der Nitridschicht 108, die als die Ladungseinfangschicht verwendet wird, in benachbarten 1-Bit-SONOS-Zellen unterscheiden.
  • Die Längenschwankung der Nitridschicht 108, die in benachbarten 1-Bit-SONOS-Zellen aufgrund der vorstehend erwähnten Fehljustierungen auftritt, verschlechtert die Gleichmäßigkeit der 1-Bit-SONOS-Zelle, was wiederum Charakteristika des NVM verschlechtert.
  • Spezieller werden, wenn die Länge der als Ladungseinfangschicht verwendeten Nitridschicht 108 zunimmt, Datenprogrammiercharakteristika der 1-Bit-SONOS-Zelle verbessert, Datenlöschcharakteristika der 1-Bit-SONOS-Zelle werden jedoch verschlechtert. Andererseits werden, wenn die Länge der Nitridschicht 108 abnimmt, Datenlöschcharakteristika verbessert, Datenprogrammiercharakteristika werden jedoch verschlechtert.
  • In der Patentschrift US 6.413.821 B1 ist ein Verfahren zur Herstellung einer selbstjustierten SONOS-Zelle offenbart, die voneinander beabstandete Gate-Wortleitungen beinhaltet, an deren Seitenwänden unter Zwischenfügung einer ONO-Schicht Steuergateelektroden gebildet sind, die ihrerseits als selbstjustierte Ätzabstandshalter zum Ätzen von Teilen der ONO-Schicht fungieren.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer 1-Bit-SONOS-Speicherzelle und eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeiden lassen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer selbstjustierten 1-Bit-SONOS-Speicherzelle mit den Merkmalen des Anspruchs 15 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 1.
  • Erfindungsgemäß wird die Speicherzelle unter Verwendung eines selbstjustierten Ätzprozesses gebildet, durch den die Längenschwankung der als Ladungseinfangschicht fungierenden Nitridschicht vermieden werden kann. Dazu können selbstjustierte Ätzmasken verwendet werden. Insbesondere können 1-Bit-SONOS-Speicherzellen mit einer zu einem Drainbereich symmetrischen, integralen Struktur bereitgestellt werden. Alle 1-Bit-SONOS-Speicherzellen eines NVM fassen sich erfindungsgemäß mit einheitlicher Nitridschichtlänge realisieren.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Eine vorteilhafte, nachfolgend beschriebene Ausführungsform der Erfindung sowie das zu deren besserem Verständnis oben erläuterte her kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 bis 8 Querschnittansichten von aufeinanderfolgenden Stufen eines Verfahrens zur Herstellung einer SONOS-Zelle eines herkömmlichen NVM und
  • 9 bis 17 Querschnittansichten von aufeinanderfolgenden Stufen eines Verfahrens zur Herstellung einer SONOS-Zelle eines NVM gemäß der Erfindung.
  • Ein Ausführungsbeispiel der Erfindung wird nunmehr unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen exemplarische Ausführungsformen der Erfindung gezeigt sind. Es versteht sich hierbei, dass wenn eine Schicht als "auf' einer anderen Schicht oder einem Substrat bezeichnet wird, diese direkt auf der anderen Schicht oder dem Substrat sein kann oder auch zwischenliegende Schichten vorhanden sein können. Des Weiteren versteht es sich, dass wenn eine Schicht als "unter" einer anderen Schicht bezeichnet wird, diese direkt darunter liegen kann oder auch eine oder mehrere zwischenliegende Schichten vorhanden sein können. Außerdem versteht es sich, dass wenn eine Schicht als "zwischen" zwei Schichten bezeichnet wird, diese die einzige Schicht zwischen den zwei Schichten sein kann oder auch eine oder mehrere weitere zwischenliegende Schichten vorhanden sein können.
  • Bezugnehmend auf 9 wird zunächst ein Isolationsprozess auf einem Halbleitersubstrat 200 durchgeführt, um unter Verwendung irgendeines herkömmlichen Verfahrens eine nicht gezeigte Feldoxidschicht zu bilden. Nachfolgend wird eine erste isolierende Schicht, wie eine Nitridschicht, z.B. unter Verwendung chemischer Gasphasenabscheidung (CVD) auf dem Halbleitersubstrat 200 mit einer Dicke von etwa 100 nm bis 300 nm aufgebracht. Die erste isolierende Schicht wird z.B. unter Verwendung von Photolithographie strukturiert, um eine erste isolierende Schichtstruktur 201 mit einem mittig positionierten Graben 202 zu bilden.
  • Bezugnehmend auf 10 wird nach dem Bilden einer zweiten isolierenden Schicht, z.B. einer Oxidschicht, auf dem Halbleitersubstrat 200 und der ersten isolierenden Schichtstruktur 201 die zweite isolierende Schicht z.B. unter Verwendung von reaktivem Ionenätzen (RIE) selektiv entfernt, um dadurch einen Abstandshalter 204 aus der zweiten isolierenden Schicht an einer Seitenwand des Grabens 202 zu bilden. Die erste isolierende Schichtstruktur 201 und der Abstandshalter 204 aus der zweiten isolierenden Schicht werden als Ionenimplantationsmasken während einer anschließenden Ionenimplantation verwendet, um dadurch einen dotierten Bereich 205, z.B. einen n+-dotierten Bereich, in dem Halbleitersubstrat 200 zu bilden. Der Abstandshalter 204 wird so gebildet, dass er ein Steuerübergangsgebiet eines Wortleitungstransistors überlappt, das optional in einem nachfolgenden Prozess gebildet wird, aber auch weggelassen werden kann, wenn es nicht notwendig ist.
  • Bezugnehmend auf 11 wird eine dritte isolierende Schicht 206, wie eine Oxidschicht, z.B. unter Verwendung von CVD mit einer Dicke von etwa 100 nm bis 500 nm auf dem Halbleitersubstrat 200, der ersten isolierenden Schichtstruktur 201 und dem Abstandshalter 204 gebildet, um den Graben 202 zu füllen. Dann wird die erste isolierende Schichtstruktur 201 als Polierstoppschicht bei einer anschließenden Planarisierung z.B. unter Verwendung von chemisch-mechanischem Polieren (CMP) verwendet, so dass die dritte isolierende Schicht 206 lediglich in dem Graben 202 verbleibt. Zu diesem Zeitpunkt werden der Abstandshalter 204 und die dritte isolierende Schicht 206, die den Graben 202 füllen, als eine isolierende Schichtstruktur 220 verwendet, die eine Seitenwand-Wortleitung bildet.
  • Bezugnehmend auf 12 wird die erste isolierende Schichtstruktur 201 z.B. unter Verwendung eines Nassätzvorgangs entfernt, der während etwa 100 Minuten bis 300 Minuten unter Verwendung einer Phosphorsäurelösung (H3PO4-Lösung) als Ätzmittel durchgeführt wird. Die isolierende Schichtstruktur 220, die auf dem Substrat 200 verbleibt, weist eine im Wesentlichen rechteckige Form mit gegenüberliegenden Seitenwänden auf. Danach wird eine ONO-Schicht 230, die eine untere Oxidschicht 207, eine Nitridschicht 208 und eine obere Oxidschicht 209 beinhaltet, auf dem Halbleitersubstrat 200 und der isolierenden Schichtstruktur 220 gebildet. Die untere Oxidschicht 207 ist eine Tunnelschicht, die z.B. unter Verwendung von thermischer Oxidation mit einer Dicke von etwa 6 nm bis 13 nm gebildet werden kann. Die Nitridschicht 208 ist eine Ladungseinfangschicht, die z.B. unter Verwendung von CVD mit einer Dicke von etwa 4 nm bis 12 nm gebildet werden kann. Die obere Oxidschicht 209 ist eine Sperrschicht, die z.B. unter Verwendung von CVD mit einer Dicke von etwa 5 nm bis 8 nm gebildet werden kann.
  • Eine undotierte Polysiliciumschicht kann auf der ONO-Schicht 230 mit einer Dicke von etwa 20 nm bis 100 nm aufgebracht werden. Dann wird ein Teil der undotierten Polysiliciumschicht z.B. unter Verwendung von RIE entfernt, um einen selbstjustierten Ätzabstandshalter 210 an jeder Seitenwand der an den Seitenwänden der isolierenden Schichtstruktur 220 ausgebildeten ONO-Schicht 230 zu bilden. Statt aus Polysilicium kann der selbstjustierte Ätzabstandshalter 210 aus jedem beliebigen Material gebildet werden, das durch Strukturierung, z.B. unter Verwendung von RIE, zu einem Abstandshalter geformt werden kann und das eine Ätzselektivität bezüglich eines Materials einer angrenzenden Schicht aufweist.
  • Nach dem RIE-Vorgang bestimmt die Dicke der undotierten Polysiliciumschicht eine Breite des selbstjustierten Ätzabstandshalters 210 und eine endgültige Länge der darunterliegenden Nitridschicht 208, welche die Ladungseinfangschicht ist. Mit anderen Worten ist die endgültige Länge der Nitridschicht 208, die als die Ladungseinfangschicht verwendet wird, von der Dicke der undotierten Polysiliciumschicht abhängig. Daher ist die undotierte Polysiliciumschicht dünner als eine leitfähige Polysiliciumschicht, die eine Wortleitung für eine Gateelektrode bildet, die in einem nachfolgenden Prozess verwendet wird.
  • Bezugnehmend auf 13 wird der selbstjustierte Ätzabstandshalter 210 während der Entfernung eines freiliegenden Teils der oberen Oxidschicht 209 und der Nitridschicht 208 der ONO-Schicht 230 auf der isolierenden Schichtstruktur 220 in einer selbstjustierten Weise als Ätzmaske verwendet. Demgemäß kann die Nitridschicht 208, d.h. die Ladungseinfangschicht, so gebildet werden, dass sie auf beiden Seiten der isolierenden Schichtstruktur 220 die gleiche Länge aufweist.
  • Wie vorstehend beschrieben, weist die Nitridschicht 208, die als die Ladungseinfangschicht verwendet wird, aufgrund des selbstjustierten Ätzabstandshalters 210 auf beiden Seiten der isolierenden Schichtstruktur 220 die gleiche Länge auf. Als Ergebnis können Längenschwankungen der Nitridschicht 208 von benachbarten Wortleitungstransistoren verringert werden. Somit kann eine Mehrzahl von 1-Bit-SONOS-Zellen des NVM mit gleichmäßigen Charakteristika gebildet werden.
  • Bezugnehmend auf 14 wird der selbstjustierte Ätzabstandshalter 210 z.B. durch Nassätzen von der isolierenden Schichtstruktur 220 und der ONO-Schicht 230 entfernt. Zu diesem Zeitpunkt werden auch der auf dem Halbleitersubstrat 200 verbliebene, freiliegende Teil der unteren Oxidschicht 207 und die obere Oxidschicht 209 auf der isolierenden Schichtstruktur 220 entfernt. Die daraus resultierende Struktur ist in 14 gezeigt.
  • Bezugnehmend auf 15 wird eine Oxidschicht 211 als Gateisolationsschicht z.B. unter Verwendung von CVD mit einer Dicke von etwa 2 nm bis 10 nm auf der resultierenden Struktur auf dem Halbleitersubstrat 200 aufgebracht. Dann wird während 20 Minuten bis 30 Minuten eine thermische Behandlung bei einer Temperatur von etwa 950°C bis 1100°C durchgeführt, um den dotierten Bereich 205 zu aktivieren, der unter der isolierenden Schichtstruktur 220 ausgebildet ist.
  • Bezugnehmend auf 16 wird durch Dotieren mit Störstellen eine Polysiliciumschicht leitfähig gemacht. Dabei wird die leitfähige Polysiliciumschicht mit einer Dicke von etwa 100 nm bis 300 nm auf der Oxidschicht 211 gebildet und z.B. durch RIE derart abgetragen, dass noch Gate-Wortleitungen 212 verbleiben, die zu Wortleitungstransistoren gehören. Die Wortleitungen 212 werden auf beiden Seiten der isolierenden Schichtstruktur 220 gebildet. Jede der Wortleitungen 212 funktioniert als entsprechender Bestandteil der 1-Bit-SONOS-Zelle. Die Wortleitungen 212 und die isolierende Schichtstruktur 220 werden als Ionenimplantationsmasken verwendet, wenn anschließend ein dotierter Source-Bereich 213, z.B. ein n+-dotierter Source-Bereich, in dem Halbleitersubstrat 200 gebildet wird.
  • Im Folgenden werden eine Struktur und Charakteristika der selbstjustierten 1-Bit-SONOS-Zelle gemäß einer derart hergestellten Ausführungsform der Erfindung unter Bezugnahme auf 16 beschrieben.
  • Die selbstjustierte 1-Bit-SONOS-Zelle beinhaltet das Halbleitersubstrat 200 und den in einem vorgegebenen Bereich des Halbleitersubstrats 200 ausgebildeten dotierten Drainbereich 205. Die isolierende Schichtstruktur 220, die eine Seitenwand-Wortleitung bildet, ist auf dem dotierten Drainbereich 205 angeordnet. Außerdem ist der dotierte Sourcebereich 213, der in einem vorgegebenen Bereich des Halbleitersubstrats 200 angeordnet ist, von dem dotierten Drainbereich 205 um eine vorge gebene Entfernung beabstandet, wobei sich dazwischen ein Kanalbereich befindet. Die ONO-Schicht 230 ist auf einer Seitenwand der isolierenden Schichtstruktur 220 und auf einem Teil des Kanalbereichs angeordnet. Die Gateisolationsschicht 211 ist auf dem gesamten Kanalbereich außer dort angeordnet, wo die ONO-Schicht 230 ausgebildet ist. Die Wortleitung 212, die als Abstandshalter geformt ist, ist auf der ONO-Schicht 230 an der Seitenwand der isolierenden Schichtstruktur 220 und auf oberen Teilen der ONO-Schicht 230 und der Gateisolationsschicht 211 angeordnet.
  • Die selbstjustierte 1-Bit-SONOS-Zelle gemäß dieser Ausführungsform der Erfindung beinhaltet somit die isolierende Schichtstruktur 220, welche die Seitenwand für die Wortleitung bildet und die Wortleitung 212 an dieser Seitenwand bildet, was der Nitridschicht 208, welche die Ladungseinfangschicht ist, ermöglicht, die gleiche Länge auf beiden Seiten der isolierenden Schichtstruktur 220 aufzuweisen. Des Weiteren kann die L-förmige Nitridschicht 208 ohne Fehljustierung in benachbarten 1-Bit-SONOS-Zellen gebildet werden, da die selbstjustierten Ätzabstandshalter 210, siehe 12, bei der Herstellung der 1-Bit-SONOS-Zelle verwendet werden. Die L-förmige Nitridschicht 208 wirkt als Ladungseinfangschicht, die in der Lage ist, Ladungen an einer Kante des dotierten Sourcebereichs 213 zu speichern.
  • Bezugnehmend auf 17 wird eine isolierende Zwischenschicht 214, z.B. eine Kompositschicht aus einer Oxidbasisschicht, auf der isolierenden Gateschicht 211 und der Wortleitung 212 gebildet. Nachfolgend wird eine Kontaktöffnung in der isolierenden Zwischenschicht 214 gebildet, und ein Bitleitungskontakt 215 wird in der Kontaktöffnung unter Verwendung eines Kontaktstifts aus einem elektrisch leitfähigen Material gebildet, z.B. aus Wolfram oder Aluminium. Schließlich wird eine Bitleitung 216, z.B. eine Aluminiumzwischenverbindung, auf der isolierenden Zwischenschicht 214 und dem Bitleitungskontakt 215 gebildet.
  • Daher werden, wie vorstehend beschrieben, in der 1-Bit-SONOS-Zelle des NVM gemäß einer Ausführungsform der Erfindung die isolierende Schichtstruktur, welche die Wortleitungs-Seitenwand bildet, und der selbstjustierte Ätzabstandshalter dazu verwendet, die Nitridschicht, die als die Ladungseinfangschicht verwendet wird, gleichmäßig mit einer vorgegebenen Länge zu bilden, wodurch die Gleichmäßigkeit des NVM verbessert wird.

Claims (19)

  1. Verfahren zur Herstellung einer selbstjustierten 1-Bit-Silicium-Oxid-Nitrid-Oxid-Silicium-Zelle mit folgenden Schritten: – Bilden einer isolierenden Schichtstruktur (220) mit zwei gegenüberliegenden Seitenwänden auf einem Halbleitersubstrat (200), – Bilden einer ONO-Schicht (230), die eine untere Oxidschicht (207), eine Nitridschicht (208) und eine obere Oxidschicht (209) beinhaltet, auf dem Halbleitersubstrat (200) und der isolierenden Schichtstruktur (220), – Bilden von selbstjustierten Ätzabstandshaltern (210) an beiden Seitenwänden der isolierenden Schichtstruktur (220), – Ätzen von Teilen der oberen Oxidschicht (209) und der Nitridschicht (208) der ONO-Schicht unter Verwendung der selbstjustierten Ätzabstandshalter (210) als Ätzmaske, – Entfernen der selbstjustierten Ätzabstandshalter (210), – Entfernen der oberen Oxidschicht (209), die durch Entfernen der selbstjustierten Ätzabstandshalter freigelegt wurde, und der unteren Oxidschicht (207) der ONO-Schicht auf dem Halbleitersubstrat (200), – Bilden einer Oxidschicht (211) auf der resultierenden Struktur auf dem Halbleitersubstrat (200) und – Bilden einer Wortleitung (212) für eine Gateelektrode der SONOS-Zelle unter Verwendung wenigstens einer der Seitenwände der isolierenden Schichtstruktur (220) als Seitenwand für die Wortleitung (212).
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden der isolierenden Schichtstruktur (220) folgende Schritte umfasst: – Bilden einer ersten isolierenden Schichtstruktur (201) mit einem Graben (202) auf dem Halbleitersubstrat (200), – Bilden von Abstandshaltern (204) aus einer zweiten isolierenden Schicht an Seitenwänden des Grabens (202), – Füllen des Grabens (202) mit einer dritten isolierenden Schicht (206), – Planarisieren der dritten isolierenden Schicht (206) und – Entfernen der ersten isolierenden Schichtstruktur (201), wodurch die isolierende Schichtstruktur (220) aus der zweiten und der dritten isolierenden Schicht gebildet wird.
  3. Verfahren nach Anspruch 2, weiter gekennzeichnet durch das Durchführen einer Ionenimplantation nach der Bildung des Abstandshalters (204) aus der zweiten isolierenden Schicht, um einen dotierten Drainbereich (205) in dem Halbleitersubstrat (200) unterhalb des Grabens (202) zu bilden.
  4. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die erste isolierende Schichtstruktur (201) aus einer Nitridschicht gebildet wird.
  5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass die zweite isolierende Schicht (204) eine Oxidschicht beinhaltet.
  6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass die dritte isolierende Schicht (206) eine Oxidschicht beinhaltet.
  7. Verfahren nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass der Abstandshalter (204) aus der zweiten isolierenden Schicht durch reaktives Ionenätzen gebildet wird.
  8. Verfahren nach einem der Ansprüche 2 bis 7, dadurch gekennzeichnet, dass die dritte isolierende Schicht (206) durch chemisch-mechanisches Polieren planarisiert wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die selbstjustierten Ätzabstandshalter (210) aus Polysilicium gebildet werden.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die selbstjustierten Ätzabstandshalter (210) durch reaktives Ionenätzen gebildet werden.
  11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die selbstjustierten Ätzabstandshalter (210) dünner als die Wortleitung (212) für die Gateelektrode gebildet werden.
  12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass nach der Bildung der Oxidschicht (211), die dem Schritt des Entfernens der oberen und der unteren Oxidschicht (209, 207) der ONO-Schicht folgt, eine thermische Behandlung durchgeführt wird.
  13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Bildung der Wortleitung (212) für die Gateelektrode der SONOS-Zelle folgende Schritte umfasst: – Aufbringen einer leitfähigen Polysiliciumschicht auf der Oxidschicht (211) und – Ätzen der leitfähigen Polysiliciumschicht.
  14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass nach der Bildung der Wortleitung (212) für die Gateelektrode der SONOS-Zelle eine Ionenimplantation unter Verwendung der isolierenden Schichtstruktur (220) und der Wortleitung (212) für die Gateelektrode der SONOS-Zelle als Ionenimplantationsmaske durchgeführt wird, wodurch ein dotierter Sourcebereich (213) gebildet wird.
  15. 1-Bit-Silicium-Oxid-Nitrid-Oxid-Silicium-Zelle, die folgenden selbstjustiert gebildeten Aufbau aufweist: – ein Halbleitersubstrat (200), – einen dotierten Drainbereich (205) für eine Drainelektrode, der in einem vorgegebenen Teil des Halbleitersubstrats (200) ausgebildet ist, – eine isolierende Schichtstruktur (220), die eine Seitenwand einer Wortleitung (212) bildet, wobei sich die isolierende Schichtstruktur (220) über dem dotierten Drainbereich (205) befindet, – einen dotierten Sourcebereich (213) auf einem vorgegebenen Teil des Halbleitersubstrats (200), wobei der dotierte Sourcebereich (213) von dem dotierten Drainbereich (205) um einen zwischenliegenden Kanalbereich separiert ist, – einen Rest einer ONO-Schicht (230) an einer Seitenwand der isolierenden Schichtstruktur (220) und über einem Teil des Kanalbereichs, – eine Gateisolationsschicht (211), die über dem Kanalbereich dort ausgebildet ist, wo der ONO-Schichtrest nicht ausgebildet ist, und – eine abstandshalterförmige Wortleitung (212) für eine Gateelektrode, wobei die Wortleitung (212) auf dem ONO-Schichtrest an der Seitenwand der isolierenden Schichtstruktur (220) und auf Oberseiten des ONO-Schichtrestes und der Gateisolationsschicht (211) angeordnet ist.
  16. 1-Bit-SONOS-Zelle nach Anspruch 15, dadurch gekennzeichnet, dass die isolierende Schichtstruktur (220) Abstandshalter (204) aus einer zweiten isolierenden Schicht und eine dritte isolierende Schicht (206) beinhaltet, die einen Bereich zwischen den Abstandshaltern (204) füllt.
  17. 1-Bit-SONOS-Zelle nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass die Nitridschicht (208) der ONO-Schicht (230) einen im Querschnitt L-förmigen Verlauf besitzt.
  18. 1-Bit-SONOS-Zelle nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass ihr eine zweite 1-Bit-SONOS-Zelle benachbart ist, die symmetrisch an einer gegenüberliegenden Seitenwand der isolierenden Schichtstruktur (220) gebildet ist.
  19. 1-Bit-SONOS-Zelle nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die isolierende Schichtstruktur (220) des Weiteren eine Oxidschicht beinhaltet, die aus dem gleichen Material wie die Gateisolationsschicht (211) gebildet ist.
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